KR0162510B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치는 반도체 기판 (1) 상에 제 1 절연층 (2) 을 매개로 형성된 다수의 섬형상의 단결정 반도체 층 (3) 을 포함하여, 그 섬형상의 단결정 반도체 층들은 제 2 절연층 (8) 에 의해 서로 분리된다. 섬형상의 단결정 반도체 층들의 형성에 있어서는, 단결정 반도체 층 (3) 이 형성되고 제 1 절연층 (2) 상에서 선택적으로 제거된다. 제 2 절연층 (8) 은 섬형상의 단결정 반도체 층들의 인접한 반도체층들 사이에 매설된다. 섬형상의 단결정 반도체 층들을 포함하는 전체면에 걸쳐 제 2 절연층이 형성되고 에칭법 또는 연마법에 의해 제 2 절연층의 표면부가 제거된다.
비소자 영역 (6) 은 제 2 절연층에 의해 매설되고 섬형상의 단결정 반도체 층들 (3) 은 서로 완전히 분리되므로, 배선영역 및 저항부에서와 같은 기판 관련 용량은 감소한다.

Description

반도체 장치 및 그 제조방법
제1도는 종래 기술에서 선택적 산화방법에 의한 소자간 분리를 나타내는 단면도.
제2도는 종래기술에서 홈 분리법에 의한 소자간 분리 를 나타내는 단면도.
제3도는 종래 기술에서 SOI 기판을 이용한 소자분리의 형성을 나타내는 단면도.
제4도는 종래 기술에서 소자간 분리를 위한 깊은 홈과 기판에 대한 용량을 최소화하기 위한 얕은 홈을 조합한 반도체 칩을 나타내는 단면도.
제5도는 소자영역에서 발생한 열의 방산을 설명하는데 사용하기 위한 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도.
제6도는 산화 실리콘 막의 연마중 평탄화 공정에서 형성된 요홈부 를 나타내는 도면.
제7a도 내지 제7d도는 본 발명에 따른 제 1 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들.
제8도는 제 1 실시예의 반도체 장치의 평면도.
제9a도 내지 제9d도는 본 발명에 따른 제 2 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들.
제10a도 내지 제10d도는 본 발명에 따른 제 3 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들.
제11a도 내지 제11d도는 본 발명에 따른 제 4 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들.
제12a도 내지 제12d도는 본 발명에 따른 제 5 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들.
제13도는 제 5 실시예의 반도체 장치의 평면도.
제14a도 내지 제14d도는 본 발명에 따른 제 6 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들.
제15a도 내지 제15d도는 본 발명에 따른 제 7 실시예를 설명하기 위해 공정수능로 나타낸 반도체 칩의 단면도들.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화 실리콘 막
3 : 단결정 실리콘 층 4, 4A : 질화 실리콘 막
5 : 소자영역 6 : 비소자영역
7 : 탄화 실리콘 막 9 : BPSG 막
11 : 더미영역 12 : 다결정 실리콘 막
13a, 13b : 산화 실리콘 막
본 발명은 반도체 장치 및 그 반도체 장치를 제조하는 방법에 관한 것으로서, 보다 구체적으로는 SOI (silicon - on insulator) 기판상에 형성되는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 이해를 돕기 위하여, 제1도 내지 제4도를 참조로 종래 기술을 먼저 개시하였다. 제1도는 종래 기술에서 선택적 산화법에 의한 소자간 분리 를 나타내는 단면도이고, 제2도는 종래 기술에서 홈분리법에 의한 소자간 분리 를 나타내는 단면도이다.
제3도는 종래 기술에서 SOI 기판을 사용한 소자분리의 형성을 나타내는 단면도이고, 제4도는 종래 기술예에서 소자간 분리를 위한 깊은 홈과 기판 관련 용량 (즉, 기판에 대한 용량) 을 최소화하기 위한 얕은 홈을 조합한 반도체 칩을 나타내는 단면도이다.
제1도 내지 제4도에서, 같은 부분은 동일한 참조번호 및 부호로 지시하였고, 지시번호 1 은 실리콘 기판, 2는 산화 실리콘 막, 3은 단결정 실리콘 층, 3a 는 n+매립층, 3c 는 에미터 (emitter) 영역, 3d 는 베이스 영역, 3e 는 콜렉터 영역, 8 및 8a 는 산화 실리콘막이다. 지시번호 5 는 소자영역, 6은 비소자영역이다.
지금까지, 실리콘 기판을 이용한 바이폴라형 반도체 직접회로에서는, 제1도에 예시한 바와 같은 선택적 산화법을 이용하거나 제2도에 예시한 바와 같은 홈 분리법을 이용하여 소자간 분리가 행해졌다.
선택적 산화법에서는, 패턴화한 실리콘 질화막등을 이용하여 산화 실리콘막 (8) 을 선택적으로 형성함으로써 소자간 분리를 행하였다 (제1도 참조). 홈 분리법에서는 각 소자의 둘레에 실리콘 에칭 (etching) 으로 홈을 형성하고 그 홈을 다결정 실리콘 또는 절연물 예컨대, 산화 실리콘 막 (8a) 으로 매설하여 소자간 분리를 행하였다 (제2도 참조).
최근에는, SIMOX (separation by implanted oxygen : 주입 산소에 의한 분리)법 및 기판 적합법에 기초한 양질의 SOI 기판이 입수가능하게 되었고, 따라서 제3도에 도시된 바와 같이 실리콘 기판 (1) 상에 산화 실리콘 막 (2) 을 매개로 형성된 단결정 실리콘 층 (3) 의 비소자 영역 (6) 의 표면으로부터 산화 실리콘 막 (2) 에 이르는 홈을 형성하고, 그 홈 안을 산화 실리콘막 (8a) 으로 매립함으로써 소자영역 (5) 을 절연물로 완전히 분리하는 것이 가능하게 되었다.
제3도에 도시된 구조에서, 소자영역 (5) 내의 단결정 실리콘층은 절연물에 의해 완전히 둘러싸인다. 따라서, 이러한 구조에 의하면, 실리콘 기판을 사용한 통상의 선택적 산화 분리구조 (제1도 참조) 나 홈 분리구조 (제2도 참조) 와 비교하여 절연 분리의 신뢰성이 향상된다. 더욱이 다음과 같은 이점을 갖는다.
제3도에 도시된 SOI 구조가 이용되는 경우에는, 제1도의 선택적 산화법 또는 제2도의 홈 분리법에서의 n 형 콜렉터 영역 (3e) 과 p 형 실리콘 기판 (1) 사이에 존재하는 것에 해당하는 적합 용량은 산화 실리콘 막 (2) (제3도 참조)의 절연막 용량이다. 산화 실리콘 막 (2) 의 두께가 약 0.2μm 이상이면, 용량은 상기한 접합용량과 비교하여 작아진다. 이것은 소자의 작동속도 증가를 위해 유리하다.
이러한 SOI 기판을 사용한 소자분리는, 실리콘 기판을 이용한 통상의 홈 분리법 (제2도 참조) 과 기본적으로 동일하다. 이 경우에, 비소자 영역의 표면으로부터 통상의 포토그리소그래픽 (photolithographic) 기술을 이용하여 선택적으로 단결정 실리콘 층 (3) 에 홈을 형성한다(제3도 참조).
이 기술에서, 에칭은 드라이 에칭법에 근거한 실리콘 에칭이고, 제3도에 도시한 바와 같은 홈은 산화 실리콘막에 대해 선택성이 만족스런 조건을 적절히 선택함으로써 용이하게 형성될 수 있다.
더욱이 홈 내의 절연물 매설도 실리콘 기판을 사용한 통상의 홈 분리법에서 처럼 가능하고, 실질적인 공정변화없이 완전한 절연물 분리구조를 얻을 수 있다.
제3도에 도시된 구조에서, 비소자영역 (6) 은 소자영역 (5) 에서와 마찬가지로 단결정 실리콘 층 (3) 에 의해 구성된다. 단결정 실리콘 층 (3) 은 통상적으로 불순물이 도입된 전도체이다. 그러므로, 이 층에 절연물을 매개로 배선을 형성한 경우, 제1도에 도시된 바와 같은 선택적 산화법에 의해 형성된 두꺼운 산화 실리콘 막 (8) 이 존재하는 경우와 비교하여 배선 - 기판 용량이 크다.
따라서, 제3도에 도시된 바와 같은 종래 기술 구조에는 제1도에 도시된 바와 같은 선택적 산화가 행해진다. 또 다르게는, 제4도에 도시된 바와 같이, 소자간 분리를 위한 깊은 홈과 기판 관련 용량을 감소 시키기 위한 얕은 홈을 제공할 수 있다.
이러한 구조에 따르면, 배선-기판 용량을 어느정도 감소시키고 반도체 집적회로의 스위칭 속도를 향상시킬 수 있다.
제4도에 도시된 바와 같은 구조는 에이치. 니시자와 (H. Nishizawa) 등에 의해 1991년 심포지움 온 VLSI 테크놀로지 다이제스트 pp.51-52 에 FULLY SiO2HIGH SPEED SELF - ALIGNED BIPOLAR TRANSISTOR ON THIN SOI 라는 명칭으로 보고되어 있다.
제4도에 도시된 종래기술예에서, 비소자 영역 (6) 의 얕은 홈부분에는 단결정 실리콘 층 (3) 이 그 얕은 홈 아래에서 산화 실리콘 막 (2) 위에 계속 잔류한다. 따라서, 배선-기판 용량은 얕은 홈에서의 산화 실리콘 막 (8a)과 산화 실리콘 막 (2) 의 절연막 용량이다.
반도체 집적회로의 속도증가의 견지에서, 비소자 영역 (6) 은 적절하게 두꺼운 절연막이다. 그러나, 제1도에 도시된 바와 같은 선택적 산화법에 의해 두께를 증가시키고자 하면, 소자영역상에 높은 응력이 발생하는 원인이 된다. 그러한 구조는 부적합하다.
더욱이, 깊은 홈과 얕은 홈을 별도로 형성하는데 제4도에 도시된 바와 같은 구조가 요구되므로, 소자 분리를 위한 제조공정 수가 많아진다.
제5도는 후에 상세히 기술될 본 발명에 다른 제 1 반도체 장치를 나타내는 단면도이다. 이 도면은 소자영역에 발생한 열의 방산을 기술하기 위한 것이다.
이 경우에, 제5도에 도시된 바와 같이, 산화 실리콘 막 (2) 상의 소자영역 (5) 이외의 전체 비소자영역 (6) 을 산화 실리콘 막 (8) 등의 절연물로 매설할 수 있다. 이러한 구조에 따르면 배선-기판 용량의 대폭적인 감소를 할 수 있다.
그러나, 제5도에 도시된 구조는 소자영역 (5) 에 발생한 열 및 비소자 영역 (6) 의 배선부와 저항소자부에 발생한 열의 방산이 열악한 결점을 갖는다.
특히, 실리콘의 열전도성은 약 170 Wm-1k-1인 반면, 산화 실리콘 막의 열전도성은 그 값의 약 1/100 이다. 따라서, 반도체 직접회로에 발생한 열이 실리콘 기판에 효과적으로 방산되지 않으므로, 그러한 반도체 집적회로는 전력소비가 큰 경우에 사용하기에는 부적합하다.
제6도는 산화 실리콘 막의 연마에 의한 평탄화 처리에 따라 형성된 요홈부 를 설명하기 위한 도면이다.
이 요홈부는 후에 상세히 설명한다. 산화 실리콘 막 (8) 을 연마에 의해 평탄하게 하기 위하여, 실리콘 기판 (1) 의 표면내의 연마속도의 변동을 고려하여 다소 초과하는 연마처리를 행할 필요가 있다. 그러므로, 제6도에 도시된 바와 같은 요홈부 (15) 는 비록 연마처리의 방법과 조건에 따라 변하더라도, 비소자영역 (6) 에 형성되며, 따라서 완전한 평탄화 또는 균일한 표면을 형성하기가 곤란하다.
본 발명은 상술한 문제들을 해결하기 위해 이루어진 것으로서, 그 목적은 SOI 기판을 사용한 반도체 장치 및 그 제조방법을 제공하는 것이며, 이것은,
기판과 배선영역 또는 저항부들 사이의 용량을 감소시키고,
소자영역, 배선영역 및 저항부에 발생한 열을 효율적으로 기판에 방산시키고,
연마에 의한 산화 실리콘 막 (8) 의 평탄화 처리시 형성되는 상기한 요홈부를 방지하고,
소자분리를 위한 제조 공정 수를 감소시킨다.
본 발명은 6 가지 측면에서 각각의 기능과 더불어 기술한다.
본 발명의 첫번째 측면으로서 제공되는 제 1 반도체 장치는,
반도체 기판의 표면상에 형성된 제 1 절연층,
제 1 절연층상에 형성된 다수의 섬형상의 단결정 반도체 층,
제 1 절연층상에 형성되어 다수의 섬형상의 단결정 반도체 층들을 서로 완전히 분리하는 제 2 절연층으로 이루어진다.
첫번째 양상의 반도체 장치에 따르면, 비소자 영역에서 SOI 기판상의 매설된 산화 실리콘 막은 전체적으로 절연물이고, 따라서 배선 관련 용량을 감소시킨다.
본 발명의 두번째 측면으로서 제공되는 제 2 반도체 장치의 제조방법은,
반도체 기판의 표면상에 절연층을 매개로 형성된 단결정 반도체 층을 부분적으로 제거함으로써 다수의 섬형상의 단결정 반도체 층을 형성하는 공정과,
섬형상의 단결정 반도체 층들을 포함하는 전체면에 걸쳐 제 2 절연층을 형성한 후 에칭법 및 연마법중 하나에 의해 제 2 절연층의 표면부를 제거함으로써 섬형상의 단결정 반도체 층들의 인접 반도체 층들 사이에 제 2 절연층을 매설하는 공정으로 이루어진다.
두번째 측면의 반도체 장치에 따르면, 제 1 반도체 장치의 형성에 있어서, 절연물 매설 공정에 사용되는 절연막 연마에 의해 발생되는 비소자 영역의 요홈부의 형성을 억제할 수 있다.
본 발명의 세번째 측면으로서 제공되는 제 3 반도체 장치는, 실리콘 기판상에 형성된 산화 실리콘 막, 그 산화 실리콘 막 상에 형성된 섬형상의 단결정 실리콘 층, 및 산화 실리콘 층상에 형성되어 절연물에 의해 섬형상의 단결정 층으로부터 분리된 섬형상의 유전체 층으로 이루어진다.
세번째 측면의 반도체 장치에 따르면, 두번째 양상의 반도체 장치처럼 비소자 영역에서의 요홈부의 형성을 억제할 수 있다. 더욱이, 산화 실리콘 막 보다 높은 열전도성을 갖는 섬형상의 유전체 층을 사용함으로써, 배선영역, 저항부 등에서 발생한 열을 실리콘 기판에 효과적으로 방산할 수 있다.
본 발명의 네번째 측면으로서 제공되는 제 4 반도체 장치는 실리콘 기판상에 형성된 산화 실리콘 막, 그 산화 실리콘 막 상에 형성된 섬형상의 제 1 단결정 실리콘 층, 및 산화 실리콘 막 상에 형성되어 섬형상의 제 1 단결정 실리콘 층, 및 산화 실리콘 막 상에 형성되어 섬형상의 제 1 단결정 실리콘 층을 둘러싸도록 그 섬형상의 제 1 단결정 실리콘 층으로부터 절연물에 의해 분리된 섬형상의 제 2 단결정 시리콘 층에 의해 구성되는 더미층으로 이루어진다.
네번째 측면의 반도체 장치에 따르면, 소자영역으로서의 섬형상의 단결정 실리콘 층에 발생한 열을, 섬형상의 단결정 실리콘 층을 둘러싸는 더미층을 통해 실리콘 기판에 효과적으로 방산시킬 수 있다.
본 발명의 다섯번째 측면으로서 제공되는 제 5 반도체 장치는, 제1 실리콘 막, 다결정 실리콘 막, 제 2 산화 실리콘 막, 그 제 2 산화 실리콘 막상에 형성되어 절연물에 의해 서로 분리된 다수의 섬형상의 단결정 실리콘 층들로 이루어지고, 상기 막들은 언급한 순서대로 실리콘 기판 상에 형성된다.
다섯번째 측면의 반도체 장치에 따르면, 절연물에 의해 분리된 소자영역으로서의 섬형상의 단결정 실리콘 층에 발생한 열을 얇은 층으로 형성된 제 1 및 제 2 산화 실리콘 층들을 통해 다결정 실리콘 층 및 또한 실리콘 기판에 효과적으로 방산할 수 있다.
또한, 다결정 실리콘 층은 임의의 불순물이 도입되지 않았다면, 유전체로서 작용하며 따라서 소자와 실리콘 기판사이의 용량이 증가하지 않는다.
본 발명의 여섯번째 측면으로서 제공되는 제 6 반도체 장치는, 실리콘 기판상에 제 1 산화 실리콘 층을 매기로 형성되어 절연체에 의해 서로 분리되어 있고 다결정 실리콘 층을 각각 포함하는 다수의 섬형상의 적층 영역, 제 2 산화 실리콘 층 및 단결정 실리콘 층으로 이루어진다.
이 여섯번째 측면의 반도체 장치에 따르면, 절연물에 의해 부리된 소자영역으로서의 단결정 실리콘 층에 발생한 열을 얇은 제 1 산화 실리콘 층, 다결정 실리콘 층 및 얇은 제 2 산화 실리콘 층을 통해 실리콘 기판에 효과적으로 방산시킬 수 있다.
더욱이, 다결정 실리콘 층은 임의의 불순물이 도입되지 않았다면, 유전체로서 작용하며, 따라서 소자와 실리콘 기판사이의 용량이 증가하지 않는다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
제7a도 내지 제7d도는 본 발명의 제 1 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들이다.
먼저, 제 7a도의 공정에서는, 실리콘 기판 (1) 상에 산화 실리콘 막 (2) 을 매개로 형성된 단결정 실리콘 층 (3) 을 갖는 SOI 기판을 준비한다.
이 SOI 기판은 SIMOX 법 또는 기판 접합법에 의해 주입될 수 있다.
이 실시예를 바이폴라 반도체 집적회로에 적용하는 경우, 단결정 실리콘 층 (3) 의 두께는 약 2μm 로 설정하고, n+형 매립층 (3a) 및 n 형 에피텍셜 (epitaxial) 층 (3b) 으로 이루어진다 (제7a도의 공정 참조).
산화 실리콘 막 (2) 의 두께는 0.3 내지 1.0μm 로 설정한다.
그다음, 제7a도에 도시된 공정에서 처럼, 단결정 실리콘 층 (3) 상에 후공정에서의 에칭 스토퍼로서 작용하는 질화 실리콘 막 (4) 을 얇게 형성한다. 그후, 통상의 포토리소그래피를 이용한 드라이 에칭 가공에 의해 질화 실리콘 막 (4) 과 단결정 실리콘 층 (3) 을 선택적으로 제거함으로써 소자영역 (5) 에 섬형상의 단결정 실리콘 층 (3) 을 형성한다.
다음에, 제7b도의 공정에 도시된 바와 같이, 두꺼운 산화 실리콘층 (8) 을 전체면에 퇴적시킨다. 이 층의 두께는 단결정 실리콘 층 (3) 의 두께의 두배이상으로 하는 것이 바람직하다.
이어서, 산화 실리콘층 (8) 은 제7c도의 공정에 도시된 바와 같이 그 평탄화를 위해 연마된다.
이러한 연마를 위한 통상의 수단으로서는 알칼리용액에 20 내지 30 nm 의 실리카 입자를 혼입하여 얻어지는 슬러리가 흔히 사용된다. 이 슬러리 및 연마판을 적당한 조건하에서 사용함으로써, 산화 실리콘 막과 질화 실리콘 막 또는 다른 재료들 사이에 다양한 값의 연마율을 설정할 수 있다.
본 발명의 제 1 실시예에서는, 산화 실리콘 막 (8) 을 연마하기 위한 스토퍼로서 질화 실리콘 막 (4) 이 사용된다.
보다 구체적으로, 질화 실리콘 막과 산화 실리콘막 사이의 연마비율은 1 : 5 또는 그 이상으로 설정할 수 있고 따라서 질화 실리콘 막 (4) 은 그 두께를 적절히 선택함으로써 스토퍼로 충분히 사용될 수 있다.
이어서, 이 질화 실리콘 막 (4) 을 제거한 후 제7d도의 공정에 도시한 바와 같이, 소자영역 (5) 의 단결정 실리콘 층 (3) 에 반도체 소자 (즉, 에미터 영역 (3c), 베이스 영역(3d) 및 콜렉터 영역 (3e)) 을 형성한다.
제 1 실시예에서 형성된 반도체 장치의 예를 제8도(평면도)를 참조로 설명한다. 도시된 바와 같이, 비소자 영역 (6) 에 필요에 따라 소자영역들 (5) 을 형성할 수 있다. 비소자영역 (6) 은 제7d도의 공정에 도시한 바와 같이 산화 실리콘 막 (8) 에 완전히 매설된다.
이 제 1 실시예에서 비소자 영역 (6) 상에 형성된 배선영역들과 저항부들의 기판 관련 용량은 종래 기술의 것과 비교하여 크게 감소될 수 있다. 이것은 반도체 집적회로의 작동속도 증가를 위해 유리하다.
예컨대, 제3도에 도시한 종래 예에서는 산화 실리콘 막 (2) 의 두께가 통상적으로 약 0.5μm 인 반면, 이 제 1 실시예에서는 제7d도에 도시한 산화 실리콘 막들 (2,8) 의 총두께가 1.5 내지 2.5μm 이다. 즉, 기판 관련 용량은 종래 기술의 것보다 ⅓ 내지 1/5로 감소될 수 있다.
또한, 제4도에 도시한 종래 기술예에서, 얕은 홈에 매설된 산화 실리콘 막 (8a) 의 두께가 일반적으로 0.5μm인 반면, 산화 실리콘 막 (2) 의 두께는 0.5 μm 이고, 따라서 총 두께는 약 1μm 이다. 그러므로, 제 1 실시예에서는 제4도의 종래 기술예에서 보다 1/1.5 내지 1/2.5 정도의 기판 관련 용량 감소가 예측된다.
더욱이, 제 1 실시예에서는 제4도에 도시한 종래 기술예와 비교하여 대폭적인 제조공정의 감소가 가능하다.
예를 들어, 제4도의 경우에는 깊은 홈과 얕은 홈을 형성하기 위해 두개의 포토리소그래픽 단계가 필요하다. 반면에 제 1 실시예에서는 단지 하나의 공정이 요구된다. 따라서 소자분리를 위한 공정 수를 감소시킬 수 있다.
더욱이, 제 1 실시예는 산화 실리콘 연마에 있어서 소자영역이 밀집해 있는 부분과 소자영역이 밀집하지 않은 부분 사이에 평탄화의 차이가 생긴다는 문제점을 갖는다.
즉, 제6도에 도시한 바와 같이, 인접 소자 영역들 (5) 이 넓게 이격된 산화 실리콘 막 (8) 의 부분에 요홈부 (15) 가 생긴다.
요홈부가 형성되는 이유는 기판 표면상의 퇴적된 산화 실리콘 막 두께의 변동 및 또는 기판 표면내의 연마속도의 변동 에 대한 여유도를 제공하기 위하여 어느정도의 초과연마를 할 필요가 있다는 사실에 기인한다.
예를 들어, 인접 소자영역들 사이의 거리가 약 100μm 라면, 연마의 변동에 대한 견지에서 총 연마량의 약 20% 에 해당하는 요홈부가 생긴다.
소자영역의 두께가 2μm이고 산화 실리콘 막이 약 3μm 로 퇴적된 경우, 이 요홈부의 양은 0.6μm 이다. 소자영역의 두께가 2μm 이므로, 요홈부는 소자영역의 두께의 약 ⅓ 이다. 이러한 요홈부로 인해 평탄화가 완전할 수는 없다.
제9a도 내지 제9d도는 본 발명의 제 2 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들이다.
제 2 실시예는 제 1 실시예에서 평탄화가 변한다 고 하는 문제점을 해결하는 목적을 갖는다.
먼저, 제 1 실시예에서와 동일한 SOI 기판이 준비된다. 따라서 제9a도의 공정에 도시된 바와 같이, 제 1 실시예에서와 마찬가지로, 단결정 실리콘 층 (3) 상에, 후공정에서의 에칭스토퍼로서 작용하는 질화 실리콘 막(4) 을 얇게 형성한 후, 통상의 포토리소그래피를 이용한 드라이 에칭법에 의해 비소자영역 (6) 의 질화 실리콘 막 (4) 및 단결정 실리콘 층 (3) 을 선택적으로 제거한다.
이때, 소자들이 밀집하지 않은 비소자 영역 (6) 의 일부에 소자 영역 (5) 과 동일한 구조를 갖는 더미 (dummy) 영역이 형성된다 (제9a도 참조).
후속 공정들은 제9b도 내지 제9d도에 나타낸 바와 같다. 이들 공정들은 제 1 실시예에 있어서의 제7b도 내지 제7d도의 공정들과 동일하므로 여기에서 다시 설명하지 않는다.
본 발명의 제 2 실시예를 행하는데 있어서는, 다음을 고려할때 충분한 효과가 얻어질 수 있다.
소자영역 (5) 이외의 영역에 넓은 면적에 걸쳐 더미 영역 (11) 이 제공되면, 그 더미영역의 바로 위의 배선에 기판 관련 용량이 존재한다.
이러한 이유로, 일측이 5μm 인 정방형 면적을 각각 가지며, 그들사이의 간격이 50μm 이하인 간격으로 드문드문 배치한 기둥형 더미 영역들을 제공하면 충분하다.
비소자 영역 (6) 에 그와 같이 기둥형 더미 영역들 (11) 을 제공하면, 배선에 존재하는 여분의 용량을 제거하기 위해, 소자영역 이외의 다른 영역에 매설된 산화 실리콘막 (8) 이 다소 초과하여 연마되더라도, 산화 실리콘 매설 영역내의 요홈부를 최소화할 수 있다.
더미영역 (110 의 배치간격이 작을수록 초과 연마량과 같은량의 요홈부는 작아진다. 그러나 더미영역 (11) 을 너무 밀접하게 배치하는 것은 의미가 없다. 따라서, 소자영역 (5) 의 두께, 산화 실리콘막 (8) 의 두께변동, 기파내막 두께변동, 기판내의 연마속도 변동을 고려하여, 요홈부가 문제를 야기하지 않는 간격으로 더미영역 (11) 을 제공할 수 있다.
제10a도 내지 제 10d도는 본 발명의 제 3 실시예를 설명하기 위해 공정순으로 나타낸 반도체 장치의 단면도들이다.
먼저, 제10a 도에 도시한 바와 같이, 실리콘 기판 (1) 상에 산화 실리콘막 (2) 을 매개로 형성된 단결정 실리콘층 (3) 을 갖는 SOI 기판이 준비된다.
SOI 기판은 SIMOX 법 또는 기판접합법을 이용하여 형성될 수 있다.
이 실시예가 바이폴라 반도체 집적회로에 적용되는 경우, 단결정 실리콘 층 (3) 의 두께는 약 2μm 로 설정되고, 산화 실리콘 막 (2) 의 두께는 0.3 내지 1.0 μm 로 설정된다.
그 다음, 후공정에서 에칭 스토퍼로서 작용하는 질화 실리콘 막 (4) 이 단결정 실리콘 층 (3) 상에 얇게 형성된다. 그리고, 통상의 포토리소그래피를 이용한 드라이 에칭법에 의해 질화 실리콘막 (4) 과 단결정 실리콘 층 (3) 이 선택적으로 제거됨으로써 섬형상의 단결정 실리콘 층 (3) 을 형성한다(제10a도의 공정 참조).
이어서, 제10b도의 단계에 도시한 바와 같이, 전체 표면을 단결정 실리콘층 (3) 과 동일한 두께로 탄화 실리콘막 (7) 으로 피복한다.
이 탄화 실리콘막 (7) 은 C2H2및 Si2H2와 같은 반응가스를 이용한 CVD (Chemical Vapor Deposition : 화학적 기상 증착)법에 의해 형성될 수 있다.
다음에, 탄화 실리콘막 (7) 을 패턴화하여 섬형상의 탄화 실리콘막 (7) 을 형성한다 (제10b도의 공정 참조).
섬형상의 탄화 실리콘막 (7) 은 소자영역 (5) 으로부터의 이격되도록 비소자 영역 (6) 의 대부분에 걸쳐 형성될 수 있다. 또 다르게, 탄화 실리콘막은 반도체 집적회로로 부터의 열발생이 많은 부분에 걸쳐서만 형성될 수 있다.
그 다음, 산화 실리콘막 (9) 이 전체 표면상에 두껍게 침착된다. 이 두께는 단결정 실리콘 층 (3) 의 두께의 두배 이상이 바람직하다.
이어서, 제10c도의 공정에 도시한 바와 같이 섬형상의 단결정 실리콘 층 (3) 과 탄화 실리콘 층 (7) 사이에 산화 실리콘 막을 매설하기 위해 산화 실리콘 막 (8) 을 연마한다. 그리고, 제10d도의 공정에 도시한 바와 같이, 상기 제 1 및 제 2 실시예와 마찬가지로 소자영역 (5) 의 단결정 실리콘 층 (3) 에 반도체소자 (즉, 에미터영역 (3c), 베이스영역 (3d) 및 콜렉터 영역 (3e)) 가 형성된다.
이 제 3 실시예에서, 비소자 영역 (6) 의 대부분은 종래기술의 산화 실리콘 막 대신에 탄화 실리콘막 (7) 에 의해 형성될 수 있다 (제10d도의 단계 참조).
탄화 실리콘은 일반적으로 반도체 특성을 갖는 세라믹 재료이다. 그러나 불순물이 도입되지 않은 경우에는 이것은 유전율이 약 10 인 유전체로서 취급될 수 있다.
더욱이, 탄화 실리콘은 열전도성이 실리콘 결정의 것과 같거나 그 보다 높은 값인 약 270 Wm-1k-1을 갖는다. 이 값은 산화 실리콘 막의 열전도성인 1.4 내지 1.6 Wm-1k-1의 약 100배이고, 따라서 비소자 영역의 표면에 발생한 열을 실리콘 기판 (1) 의 측에 효과있게 방산할 수 있다.
탄화 실리콘의 다른 특징은 열확장 계수가 실리콘 단결정의 것과 거의 같다는데 있다.
따라서, 비소자영역 (6) 의 대부분이 탄화실리콘막 (7) 으로 형성된 경우 비소자영역 (6) 상의 응력의 영향을 최소화할 수 있다.
제11a도 내지 제11d도는 본 발명의 제 4 실시예를 설명하기 위해 공정순으로 반도체 칩을 나타내는 단면도들이다.
먼저, 제11a도의 공정에 도시한 바와 같이, 제 3 실시예에서 처럼 산화 실리콘 막 (2) 사의 단결정 실리콘 층 (3) 을 소자영역 (5) 에만 잔류 하도록 선택적으로 에칭한다. 그다음 전체면에 질화 실리콘 막 (4A) 을 형성한다.
다음에, 탄화 실리콘막 (7) 을 전체면에 형성한 후, 패턴화하여 비소자 영역 (6) 에 섬형상을 남긴다. 이 실시예에서, 이때의 섬형상의 단결정 실리콘 층 (3) 과 탄화 실리콘 층 사이의 거리 (10B) 는 인접한 섬형상의 단결정 실리콘 층 사이의 거리 (10A) 와 동일하도록 설정한다.
이 경우에, 제3도에 도시한 종래 기술예와 같은 매설 공정이 사용될 수 있고, 따라서 제 1 내지 제 3 실시예들과 관련하여 전술한 연마방법을 이용할 필요가 없다.
다음에, 제11b도의 공정에 도시한 바와 같이, 두꺼운 보로포스포실리케이트 글라스 (borophosphosilicate glass) (BPSG 막) (9) 이 퇴적된다.
이어서, 제11c도의 공정에 도시한 바와 같이, 이 BPSG 막 (9) 을 1000℃ 에서 열처리하여 리플로우 (reflow) 시킨후, 드라이 에칭법에 의한 에칭백 (etching back) 을 향하여 BPSG 막을 홈들 (10A 및 10B) 내에만 잔류시켜 표면을 평탄화한다.
또한, 제11d도의 공정에 도시한 바와 같이, 소자영역 (5) 의 단결정 실리콘 층 (3) 에 반도체 소자 (에미터 영역 (3c), 베이스 영역 (3d) 및 콜렉터 영역 (3e))가 형성된다.
이 제 4 실시예는 종래 기술의 매립공정을 직접 사용할 수 있다는 이점을 갖는다. 따라서, 제6도에 도시한 바와 같은 연마공정에 의한 절연물 분리영역에서의 요홈부의 문제를 해결할 수 있다.
또한, 산화 실리콘 막 (2) 상에 질화 실리콘 막 (4A) 이 형성되어 있으므로, BSPG 막 (9) 으로부터의 불순물의 확산을 방지할 수 있다.
제12a도 내지 제12d도는 본 발명의 제 5 실시예를 설명하기 위해 공정순으로 나타낸 반도체 칩의 단면도들이다. 제13도는 제 5 실시예에서 형성된 반도체 칩의 평면도들이다. 제13도에서 12A - 12A 선을 따라 취한 단면도는 제12a도 내지 제 12d도의 공정에 대응한다.
먼저, 제 1 실시예의 것과 동일한 SOI 기판이 준비된다.
그다음, 제12a도의 공정에 도시된 바와 같이, 제 1 실시예와 마찬가지로, 후공정에서 에칭 스토퍼로서 작용하는 질화 실리콘 막 (4) 이 단결정 실리콘 층 (3) 상에 얇게 형성된다. 이어서, 소자영역 (5) 및 더미영역 (11) 이외의 비소자영역 (6) 의 질화 실리콘막 (4) 및 단결정 실리콘 층 (3) 을 통상의 포토리소그래픽 기술을 이용한 드라이 에칭법에 의해 선택적으로 제거함으로써, 섬형상의 단결정 실리콘 층 (3) 을 형성한다.
이때, 제13도의 도시한 바와 같이, 더미 영역 (11)의단결정 실리콘 층 (3) 은 관련 소자영역 (5) 을 둘러싸도록 형성된다. 그러나, 소자영역은 완전히 둘러싸일 필요는 없다.
소자영역 (5) 과 관련 더미영역 (11) 사이의 거리는 통상의 홈 분리에서 처럼 약 0.5 내지 1.0 μm 로 설정될 수 있지만, 가공기술에 따라 그 이하로 할 수도 있다.
소자영역 (5) 과 더미영역 (11) 사이의 거리가 너무 크면, 장치의 크기가 증가할 뿐아니라 후술하는 바와 같이 방열 효과도 감소하기 때문에 바람직하지 않다.
거리를 일정하게 설정하면 열이 모든 방향으로 균일하게 방산될 수 있으므로 바람직하다.
다음에, 제12b도의 공정에 도시한 바와 같이, 두꺼운 산화 실리콘 막 (8) 이 전체면에 걸쳐 퇴적된다. 산화 실리콘 막 (8) 의 두께는 단결정 실리콘 층 (3) 의 두께 이상으로 하는 것이 바람직하다.
이어서, 산화 실리콘막 (8) 이 연마되고 제12c도의 공정에 도시한 바와 같이 섬형상의 단결정 실리콘 층들 (3) 사이에 매설된다. 이때 사용하는 연마수단은 제 1 실시예를 참조로 전술한 방법에서와 동일하다.
그 다음, 제12d도의 공정에 도시한 바와 같이, 질화 실리콘 막 (4) 이 제거된 다음, 종래기술에서 처럼, 소자영역 (5) 의 단결정 실리콘 층 (3) 에 반도체소자 (에미터 영역 (3c), 베이스영역 (3d) 및 콜렉터 영역 (3e)) 가 형성된다.
제 5 실시예에서는, 소자영역 (5) 에서 발생한 열이 소자영역 (5) 의 바로 아래에만 방산되는 것이 아니라, 더미영역 (11) 의 단결정 실리콘 층 (3) 의 경로를 통해 실리콘 기판 (1) 에도 방산된다 (제12d도 참조). 제12d도의 참조번호 (14) 는 열방산의 경로와 방향을 나타낸다. 따라서, 제 1 실시예와 비교하여 기판에 대한 방열의 효율을 증가시킬 수 있다.
방열의 효율은 더미영역 (11) 의 폭을 증가시킴으로써 증가될 수 있다. 그러나 폭을 과도하게 증가시키면, 제 1 실시예와 관련하여 도시한 효과 (즉, 기판관련 용량을 감소시키는 효과) 는 감소된다. 그러므로, 설계상 최적의 폭을 설정할 필요가 있다.
제14a도 내지 제14d도는 본 발명의 제 6 실시예를 설명하기 위한 공정순으로 반도체 칩을 나타내는 단면도들이다.
먼저 제14a도에 도시한 바와 같이, 실리콘 기판 (1) 상에 산화 실리콘 막 (13a), 다결정 실리콘 막 (12) 및 산화 실리콘 막 (13b) 을 매개로 형성된 단결정 실리콘 층 (3) 을 갖는 SOI 기판이 준비된다.
이 SOI 기판은 임의의 위치에 접합면을 갖는 접합기판이다. 그러나, 다결정 실리콘막 (12) 은 일반적으로 비평탄 표면을 갖는다. 그러므로, 이 표면은 산화 실리콘막에 접합하기 전에 연마하는 것이 바람직하다.
그다음, 후공정에서 에칭 스토퍼로서 작용하는 질화 실리콘 막 (4) 이 단결정 실리콘 층 (3) 상에 얇게 형성된 후, 통상의 포토리소그래픽 기술을 이용한 드라이 에칭 공정에 의해, 비소자 영역 (6) 의 질화 실리콘 막 (4) 과 단결정 실리콘 층 (3) 이 선택적으로 제거되므로서, 섬형상의 단결정 실리콘 층 (3) 을 형성한다 (제14a도의 공정참조).
이어서, 제14b도 및 제14c도의 공정에 도시한 바와 같이, 제 1 실시예와 마찬가지로, 산화 실리콘 막 (8) 이 전체면에 두껍게 퇴적한 다음 연마된다. 다음에, 제14d도에 도시한 바와 같이 질화 실리콘 막 (4) 이 제거된다. 그리고, 종래 기술에서 처럼, 소자영역 (5) 의 단결정 실리콘 층 (3) 에 반도체 소자 (에미터 영역 (3c), 베이스 영역 (3d) 및 콜렉터 영역 (3e)) 가 형성된다.
이 제 6 실시예에서는 제14d도에 도시한 바와 같이, 소자영역 (5) 의 단결정 실리콘 층 (3) 에서 발생한 열이 산화 실리콘 막 (13b) 을 통해 다결정 실리콘 막 (12) 에 방산되고 또한 산화 실리콘 막 (13a) 을 통해 실리콘 기판 (1) 에 방산된다.
이 경우에, 산화 실리콘 막들 (13a, 13b) 의 두께를 1000 옹스트롬(Angstrom)또는 그 이하로 설정함으로써 방열 효율을 더욱 향상시킬 수 있다.
더욱이, 이 실시예에서 산화 실리콘 막들 (13a, 13b) 사이에 끼여진 다결정 실리콘 막 (12) 은 불순물이 도입되지 않았다면, 유전율이 약 11.0 인 유전체로서 작용한다.
이 때문에 비도입 다결정 실리콘을 유전율이 약 3.9 의 산화 실리콘과 조합한 경우, 산화 실리콘 막들 (13a, 13b) 의 두께를 약 1000 옹스트롬으로 설정하고, 다결정 실리콘 막 (12) 의 두께를 약 6000 옹스트롬으로 설정함으로써, 다결정 실리콘 막 (12) 은 다결정 실리콘 막 (12) 이 산화 실리콘막으로 변환되었다면 5,000 옹스트롬의 두께를 갖는 산화 실리콘 막에 상당하다고 추정할 수 있다. 따라서 소자영역 (5) 의 기판 관련 용량을 증가시키기 않고 방열효과만을 증가시킬 수 있다.
제15a도 내지 제15d도는 본 발명의 제 7 실시예를 설명하기 위해 공정순으로 도시한 반도체 칩의 단면도들이다.
먼저, 제 6 실시예의 것과 같은 다층 SOI 기판이 준비된다. 특히, 제15a도의 공정에 도시한 바와 같이, 실리콘 기판 (1) 상에 산화 실리콘 층 (13a), 다결정 실리콘 막 (12) 및 이들 사이에 개재된 산화 실리콘 층 (13b) 을 매개로 형성된 단결정 실리콘 층 (3) 을 갖는 SOI 기판이 준비된다.
다음에, 후공정에서 에칭 스토퍼로서 작용하는 질화 실리콘 막 (4) 이 단결정 실리콘 층 (3) 상에 얇게 형성된 다음, 통상의 포토리소그래픽 기술을 이용한 드라이 에칭법에 의해 질화 실리콘 막 (4), 단결정 실리콘 층 (3) 및 다결정 실리콘 막 (12) 이 선택적으로 제거됨으로써, 다결정 실리콘 막 (12), 산화 실리콘 막 (13b) 및 단결정 실리콘 층 (3) 으로이루어지는 섬형상의 적층구조를 형성한다 (제15a도의 공정 참조).
이어서, 제15b도 및 제 15c도에 도시된 바와 같이, 제 6 실시예에서 처럼, 산화 실리콘 막 (8) 이 두껍게 전체적으로 퇴적된 다음 연마된다. 그다음, 제15d도에 도시한 바와 같이, 질화 실리콘 막 (4) 이 제거되고 나서, 소자영역 (5) 의 단결정 실리콘 층 (3) 에 반도체 소자 (에미터 영역 (3c), 베이스 영역 (3d)및 콜렉터 영역 (3e))가 형성된다.
이 제 7 실시예에서는, 제15d도의 공정에 도시된 바와 같이 제 6 실시예처럼, 소자영역 (5) 의 단결정 실리콘 층 (3) 에 발생한 열은 참조번호 (14) 의 화살표로 나타낸 바와 같이 산화 실리콘 막 (13b) 을 매개로 다결정 실리콘 막 (12) 에 방산되고 또한 산화 실리콘 막 (13a) 을 통해 실리콘 기판 (1) 에 방산된다.
이 방열효과는 이전의 제 6 실시예의 경우와 비교하여 다소 작지만 기판 관련 용량에 대해서는 더 좋은 효과가 얻어진다.
보다 구체적으로, 제15d도에 도시한 바와 같이, 만일 반전층에 이한 용량 (반전층 용량 (16)) 이 다결정 실리콘 층 (12) 내에 발생한 경우, 다결정 실리콘 막 (12) 이 제 6 실시예에서처럼 분리되어 있지 않다면 (제14d도의 공정 참조), 큰 용량이 기판에 대해 존재할 수 있다.
이 제 7 실시예에서는, 제 6 실시예와 달리, 단결정 실리콘 층 (3) 외에도 다결정 실리콘 막 (12) 이 절연체 즉, 산화 실리콘 막 (8) 에 의해 분리되므로 (제15d도의 공정 참조), 기판 관련 용량의 증가를 제 6 실시예보다 큰 범위까지 억제할 수 있다.
본 발명의 제 1 내지 제 7 실시예가 각각 기술된 반면, 또 다른 실시예로서 제 2 실시예의 기술적 내용을 제 5 내지 제 7 실시예에 조합할 수 있다.
더욱이, 제 1 내지 제 3 및 제 5 내지 제 7 실시예들에서의 산화 실리콘 막들 대신에 제 4 실시예에서 사용된 BPSG 막 (9) 을 사용할 수 있다.
위에 상세히 기술한 바와 같이 본 발명에 따라 다음의 이점들을 얻을 수 있다 :
(1) 배선 DUDUDR, 저항부 등에서의 기판 관련 용량을 감소시킬 수 있고,
(2) 소자영역, 배선영역, 저항부 등에서 발생한 열을 기판에 효율적으로 방산시킬 수 있으며,
(3) 연마에 의한 평탄화 공정에서 발생하는 요홈부 를 해소할 수 있고,
(4) 소자 분리구조의 제조를 위한 공정수를 감소시킬 수 있다.
또한, 본 발명에 따른 반도체 장치에 의하면 다음의 효과를 얻을 수 있다.
(A) 소자영역이 SOI 기판상에 섬형상으로 남아있고, 절연물을 모든 다른 영역에 매설하므로, 배선영역 및 저항부에서 기판관련 용량을 1/1.5 ~ 1/5 로 감소시키고, 또한 포토리소그래피 공정을 종래 기술보다 한단계 감소시키면서 종래기술에서 얻을 수 있는 것과 동등 이상의 기판 관련 용량 감소 효과를 얻을 수 있다.
(B) 제 1 실시예의 반도체 장치에서 갖는 연마에 의한 비소자 영역에서의 요홈부 의 문제를 비소자영역에 더미영역을 제공함으로써 해결할 수 있다.
(C) 제 1 실시예의 반도체 장치에서 갖는 나쁜 방열성 의 문제를 소자영역 둘레에 더미영역을 형성함으로써 해결할 수 있다.
(D) 더미영역 을 열전도성이 높은 탄화 실리콘 막으로 사용하고 이 영역을 비소자영역의 넓은 면적에 걸쳐 사용함으로써 배선영역 및 저항부로 부터의 효과적인 열의 방산을 얻을 수 있다.
(E) 상방으로 실리콘 기판, 제 1 산화 실리콘 막, 다결정 실리콘 막, 제 2 산화 실리콘 막 및 단결정 실리콘 층으로 이루어지는 다층 구조를 SOI 기판으로서 사용하고 제 1 및 제 2 산화 실리콘막들이 얇게 형성되어 비도입 다결정 실리콘 막을 그 얇은 산화 실리콘 막들 사이에 끼움으로써 소자영역의 기판관련 용량을 증가시킴이 없이 소자영역에 발생한 열을 기판에 효율적으로 방산할 수 있다.
본 발명이 그 바람직한 실시예와 관련하여 기술되었지만, 사용된 용어는 제한 보다는 설명을 위한 것이며, 본 발명의 진정한 범위 및 사상으로부터 벗어남이 없이 첨부한 청구의 범위내에서의 변경이 광범위한 면에서 행해질 수 있다.

Claims (12)

  1. 실리콘 기판 (1); 상기 실리콘 기판 상에 형성된 산화 실리콘 막 (2); 상기 산화 실리콘 막 상에 형성된 섬형상의 실리콘 단결정 층 (3); 및 상기 산화 실리콘 막 상에 형성되며, 상기 섬형상의 실리콘 단결정층과 절연물 (8) 에 의해 분리된 섬형상의 탄화 실리콘 유전체 층 (7); 을 포함하는 구조로 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 절연물 (8) 은 보로포스포실리 케이트 글라스 (BPSG)로 제조되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 섬형상의 실리콘 단결정 층 (3) 및 상기 섬형상의 탄화 실리콘 유전체 층 (7) 은 실질상 동일한 두께를 가지는 것을 특징으로 하는 반도체 장치.
  4. 실리콘 기판 (1) 상에 산화 실리콘 막 (2) 을 경유하여 형성된 실리콘 단결정 층의 일부를 제거하여 섬형상의 실리콘 단결정 층 (3) 을 형성하는 공정; 상기 섬형상의 실리콘 단결정 층을 포함하는 전체 표면에 걸쳐 탄화 실리콘 막을 형성한 후, 그 막을 패턴화하여, 상기 섬형상의 실리콘 단결정 층 (3) 과 소정의 간격을 두는 탄화 실리콘 유전체 층 (7) 을 형성하는 공정; 및 상기 전체표면에 걸쳐 상기 산화 실리콘 막을 형성한 후, 에칭법 또는 연마법에 의해 표면의 산화 실리콘 막을 제거하여, 상기 섬형상의 실리콘 단결정 층과 상기 탄화 실리콘 유전체 층 사이에 산화 실리콘 막 (8) 을 매설하는 공정; 을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 실리콘 기판 (1); 상기 실리콘 기판 (1) 상에 형성된 산화 실리콘 막 (2); 소자영역 (5) 에서 상기 산화 실리콘 막 (2) 상에 형성된 섬형상의 제 1 실리콘 단결정 층 (3); 및 비소자 영역 (6) 에서 상기 산화 실리콘 막 (2) 상에 형성된 상기 섬형상의 제 1 실리콘 단결정 층 (3) 과 절연물 (8) 에 의해 분리되며, 상기 섬형상의 제 1 실리콘 단결정 층 (3) 을 둘러싸도록 형성된 섬형상의 제 2 실리콘 단결정 층 (3) 으로 이루어지는 더미 층 (11); 을 포함하는 구조로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 절연물 (8) 은 보로포스포실 리케이트 글라스 (BPSG)로 제조되는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 소자영역 (5) 에 형성된 상기 섬형상의 제 1 실리콘 단결정 층 (3) 및 상기 비소자 영역 (6) 에 더미 영역으로서 형성된 상기 섬형상의 제 2 실리콘 단결정 층 (3) 은, 동일한 두께를 가지는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서, 상기 소자영역 (5) 의 상기 섬형상의 제 1 실리콘 단결정 층 (3) 및 상기 비소자영역 (6) 의 더미영역으로서의 상기 섬형상의 제 2 실리콘 단결정 층 (3) 사이의 간격은, 일정한 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치에 있어서, 실리콘 기판(1); 상기 실리콘 기판 상에 형성된 제 1 산화 시리콘 막 (13a) ; 상기 제 1 산화 실리콘 막 (13a) 상에 형성된 다결정 실리콘 막 (12); 상기 다결정 실리콘 막 상에 형성된 제 2 산화 시리콘 막 (13b); 및 상기 제 2 산화 실리콘 막 상에 형성되어 절연물 (8) 에 의해 서로 분리된 다수의 섬형상의 시리콘의 단결정 층들 (3); 로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 다결정 실리콘 막 (12) 은 불순물이 도입되지 않은 다결정 실리콘 막인 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치에 있어서, 실리콘 기판 (1); 상기 실리콘 기판 상에 형성된 제 1 산화 실리콘 막 (13a); 및 상기 제 1 산화 실리콘 막으로부터 다결정 실리콘 막 (12), 제 2 산화 실리콘 막 (13b) 및 실리콘 단결정 막 (3) 을 그 순서대로 각각 포함하고, 상기 제 1 산화 실리콘 막상에 형성되어 절연물에 의해 서로 분리된 다수의 섬형상의 다층 영역들 (12, 13b, 3); 로 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 다결정 실리콘 막 (12) 은 불순물이 도입되지 않는 다결정 실리콘 막인 것을 특징으로 하는 반도체 장치.
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