JP2565098B2

JP2565098B2 - 半導体装置及びその製造方法

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Publication number: JP2565098B2
Application number: JP5195120A
Authority: JP
Inventors: 光弘杉山
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1992-09-03
Filing date: 1993-07-12
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: JPH06177235A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にSOI(シリコン・オン・インシュレ−
タ“Silicon On Insulator”)基板上に形成される半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来例について、図10〜13を参照して説
明する。なお、図10は、従来の“選択酸化法による素子
間分離”を、また、図11は、従来の“溝分離法による素
子間分離”をそれぞれ説明するための図であり、各従来
例の断面図を示す。また、図12は“SOI基板を用いた素
子分離の形成”を説明するための従来例の断面図であ
り、図13は“素子間分離のための深い溝と対基板容量低
減のための浅い溝とを組合せた半導体チップ”を説明す
るための従来例の断面図である。

【０００３】図10〜13において、共通部分は同一符号を
付してあり、ここでまとめて説明すると、１はシリコン
基板、２は酸化シリコン膜、３は単結晶シリコン層、３
ａはｎ⁺埋込層、３ｃはエミッタ領域、３ｄはベ−ス領
域、３ｅはコレクタ領域、８、８ａは酸化シリコン膜で
ある。５は素子領域、６は非素子領域を示す。

【０００４】以下、従来技術について説明すると、従来
より、シリコン基板を用いたバイポ−ラ型半導体集積回
路は、図10に示すような選択酸化法や図11に示すような
溝分離法により、素子間分離が行われている。

【０００５】選択酸化法は、パタ−ニングしたシリコン
窒化膜などをマスクとして酸化シリコン膜８を選択的に
形成することにより素子間分離を行い(図10参照)、ま
た、溝分離法は、素子のまわりをシリコンエッチして溝
を形成し、この溝内を多結晶シリコンもしくは絶縁物
(例えば酸化シリコン膜８ａ)で埋設して素子間分離を行
っている(図11参照)。

【０００６】ところで、近年になってSIMOX法、基板貼
合せ法による良質なSOI基板が入手可能になるに至り、
図12に示すように、シリコン基板１上に酸化シリコン膜
２を介して形成された単結晶シリコン層３の非素子領域
６の表面から酸化シリコン膜２に至る溝を形成し、この
溝内を酸化シリコン膜８ａで埋めることにより、素子領
域５を絶縁物で完全に分離することが可能になった。

【０００７】この図12に示す構造では、素子領域５の単
結晶シリコン層は完全に絶縁物により囲まれているた
め、通常のシリコン基板を使った選択酸化分離構造(前
記図10参照)や溝分離構造(前記図11参照)と比較して
“絶縁分離の信頼性”が向上すると共に、更に次のよう
な利点を有する。前記図10の選択酸化法、前記図11の溝
分離法での“Ｎ型のコレクタ領域３ｅとＰ型のシリコン
基板１との間の接合容量”は、図12のSOI構造を利用し
た場合、酸化シリコン膜２(図12参照)の絶縁膜容量とな
り、この酸化シリコン膜２の厚さが約0.2μｍ以上にな
ると、上記“接合容量”の場合と比較して容量が小さく
なり、素子の高速化にとって有利となる。

【０００８】このようなSOI基板を使った素子分離の形
成法は、通常シリコン基板を使った溝分離形成プロセス
(図11参照)と基本的には同じであり、非素子領域表面か
ら、通常のフォトリソグラフイ−技術を用いて選択的に
単結晶シリコン層３に溝を形成する(図12参照)。

【０００９】このときのエッチングは、ドライエッチン
グ法によるシリコンエッチであり、酸化シリコン膜との
選択性のよい条件を選定することにより図12に示した溝
が簡単に形成できる。また、溝内の絶縁物埋設も通常の
シリコン基板を使った溝分離プロセスと全く同様に形成
することが可能であり、プロセスの大きな変更なしに完
全な絶縁物分離構造を得ることができる。

【００１０】ところで、図12に示した構造では、非素子
領域６は素子領域５と同様な単結晶シリコン層３であ
り、この単結晶シリコン層３は、通常、不純物が導入さ
れた導電体であるため、この上に絶縁物を介して配線を
形成した場合、前記図10で示した選択酸化法による厚い
酸化シリコン膜８が存在する場合に比較して、配線対基
板容量が大きい。

【００１１】そこで、従来より、図12で示す構造に更に
前記図10のような選択酸化を施すかもしくは図13に示す
ように、素子間分離のための深い溝と対基板容量低減の
ための浅い溝とを組合わせることが行われている。この
ような構造にすることにより、配線対基板容量をある程
度低減することができ、集積回路としてのスイッチング
速度を向上させることができる。なお、図13に示すよう
な構造は、ニシザワ(H.Nishizawa)等により「1991年シ
ンポジウムオン VLSIテクノロジイダイジェスト“Sim
posium on VLSI Technology Digest”、PP51−52」に報
告されている。

【００１２】

【発明が解決しようとする課題】図13で示した従来例で
は、非素子領域６の浅い溝の箇所において、その浅い溝
の下であって酸化シリコン膜２の上に単結晶シリコン層
３がまだ残存しており、このため、配線対基板容量は、
浅い溝における酸化シリコン膜８ａと酸化シリコン膜２
の絶縁膜容量となる。

【００１３】集積回路の高速化を考えた場合、この非素
子領域６はもっと厚い絶縁膜であることが好ましいが、
図10に示すような選択酸化法による厚膜化は、素子領域
に大きな応力を与える原因となり、適当な構造ではな
い。また、図13のような構造は、深い溝と浅い溝をそれ
ぞれ別々に形成する必要があるため、素子分離のための
工程数が多いという問題点も有している。

【００１４】図14は、後に詳記する本発明の第１の半導
体装置を示す断面図であって、素子領域で発生する熱の
放散を説明するための図である。図14に示すように、酸
化シリコン膜２上の素子領域５以外の非素子領域６を全
て酸化シリコン膜８などの絶縁物で埋設してしまう構造
とすることが考えられ、これにより配線対基板間容量を
大幅に低下させることが可能である。

【００１５】しかしながら、図14に示す構造では、素子
領域５で発生した熱14及び非素子領域６上の配線部や抵
抗素子部で発生した熱(図示せず)の放熱性が悪いという
欠点を有している。つまり、シリコンの熱伝導度は約17
0Ｗｍ^-1Ｋ^-1であるのに対し、酸化シリコン膜の熱伝導
度はその約1／100である。従って、集積回路で発生した
熱がシリコン基板に効率よく放熱しないため、消費電力
を大きくすることができない。

【００１６】図15は、酸化シリコン膜の研磨による平坦
化処理に伴う“へこみ”を説明するための図である。こ
の“へこみ”については後に詳記するが、酸化シリコン
膜８を研磨によって形成するには、シリコン基板１面内
の研磨速度のばらつきを考慮して多少多めに研磨処理を
施す必要がある。このため、研磨方法や研磨条件などに
より差はあるが、一般に非素子領域６に、図15に示すよ
うなへこみ15が生じ、完全な平坦化が困難であるという
問題があった。

【００１７】本発明は、前記した諸問題に鑑み成された
ものであって、その目的は、SOI基板を用いた半導体装
置において、第１に、配線領域、抵抗部などの対基板間
容量を低減すること、第２に、素子領域や配線領域、抵
抗部などに発生する熱を効率よく基板に放散させるこ
と、第３に、研磨による平坦化処理に伴う前記した“へ
こみ”を解消すること、第４に、素子分離のための工程
数を削減すること、などを意図した半導体装置及びその
製造方法を提供することにある。

【００１８】

【課題を解決するための手段】そして、本発明は、次の
第１〜第３の半導体装置及びその製造方法を含むもので
あり、これにより上記目的とする半導体装置を提供する
ものである。以下、本発明の第１〜第３の半導体装置及
びその製造方法を、その作用と共に説明する。なお、本
発明の前提とする半導体装置(参考例１〜参考例３)も併
せて以下に説明する。

【００１９】まず、本発明の前提の一例である半導体装
置及びその製造方法(参考例１)は、基板表面の第１の絶
縁層を介して複数の島状単結晶半導体層が形成され、各
々の島状単結晶半導体層が第２の絶縁層によって分離さ
れているものである。この参考例１の半導体装置では、
非素子領域におけるSOI基板の埋込酸化シリコン膜上を
すべて絶縁物とすることにより、配線対基板間容量を低
減させうることを期待するものである。

【００２０】本発明の前提の他の例である半導体装置及
びその製造方法(参考例２)は、基板表面の第１の絶縁層
を被覆する第１の島状単結晶半導体層からなる素子領域
及び第２の島状単結晶半導体層からなるダミ−領域と、
前記第１の島状単結晶半導体層及び第２の島状単結晶半
導体層との間に形成された第２の絶縁層とを有するもの
である。この参考例２の半導体装置では、前記した参考
例１の半導体装置を形成する際に、絶縁埋設工程で使わ
れる絶縁膜ポリッシングによって発生する非素子領域の
へこみ(前記図15参照)を抑制する作用を期待するもので
ある。

【００２１】これに対して、本発明の第１の半導体装置
及びその製造方法は、シリコン基板上に形成された酸化
シリコン膜と、この酸化シリコン膜上に形成された島状
シリコン単結晶層と、前記酸化シリコン膜上に形成され
前記島状シリコン単結晶層と絶縁物によって分離された
炭化シリコン誘電体層とを含むものである。この第１の
半導体装置では、前記した本発明の参考例２である半導
体装置と同様“非素子領域のへこみ”を抑制する作用効
果が生じると共に、酸化シリコン膜と比較して熱伝導度
の高い炭化シリコン誘電体層を使うことにより、配線
部、抵抗部などで発生した熱を効率よくシリコン基板に
放散させることができる作用効果が生じる。

【００２２】本発明の第２の半導体装置及びその製造方
法は、シリコン基板上に形成された酸化シリコン膜と、
この酸化シリコン膜上に形成された島状シリコン単結晶
層と、前記酸化シリコン膜上に形成され前記島状シリコ
ン単結晶層と絶縁物によって分離され前記島状シリコン
単結晶層を囲むように形成された島状シリコン単結晶層
からなるダミ−層を含むものである。この第２の半導体
装置では、素子領域となる島状単結晶層で発生した熱
を、それを囲むように形成したダミ−層を介して効率よ
くシリコン基板へ放散することができる作用効果が生じ
る。

【００２３】なお、本発明の前提とするその他の半導体
装置及びその製造方法(参考例３)としては、シリコン基
板上に第１酸化シリコン膜、多結晶シリコン膜、第２酸
化シリコン膜が順次形成され、この第２酸化シリコン膜
上に複数の島状シリコン単結晶層が形成され、各々の島
状シリコン単結晶層が絶縁物によって分離されているも
のである。この参考例３の半導体装置では、素子領域と
なる絶縁物によって分離された単結晶シリコン層で発生
した熱を、薄く形成した第１、第２酸化シリコン膜を介
して多結晶シリコン層及びシリコン基板へ効率よく放散
させることができる。

【００２４】本発明の第３の半導体装置及びその製造方
法は、シリコン基板上に第１酸化シリコン膜を介して多
結晶シリコン膜、第２酸化シリコン膜、シリコン単結晶
層からなる複数の島状積層領域が形成され、各々の島状
積層領域が絶縁物によって分離されているものである。
この第３の半導体装置では、素子領域となる絶縁物で分
離された単結晶シリコン層で発生した熱を、薄く形成し
た第１酸化シリコン膜、多結晶シリコン膜、薄く形成し
た第２酸化シリコン膜を介してシリコン基板へ効率よく
放散させることができる。また、このとき、多結晶シリ
コン層に不純物を導入していなければ、この多結晶シリ
コン層は誘電体として作用するため、素子対シリコン基
板間容量を増大させることがない。

【００２５】

【実施例】次に、本発明の第１〜第７実施例を図１〜９
に基づいて説明する。

【００２６】（第１実施例）図１は、本発明の第１実施
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図である。まず、図１工程Ａに示すよう
に、シリコン基板１上に酸化シリコン膜２を介して形成
された単結晶シリコン層３を有するSOI基板を用意す
る。

【００２７】上記SOI基板としては、SIMOX法や基板貼合
せ法により形成したものを用いることができる。これを
バイポ−ラ型集積回路に応用する場合、単結晶シリコン
層３の厚さを約2μｍとし、ｎ⁺埋込層３ａ及びｎ型エピ
タキシャル層３ｂから成る(図１工程Ａ参照)。また、酸
化シリコン膜２の厚さを0.3〜0.1μｍとする。

【００２８】次に、同じく図１工程Ａに示すように、単
結晶シリコン層３上に、後工程でのエッチングストッパ
としての窒化シリコン膜４を薄く形成した後、通常のフ
ォトリソグラフィ−を用いた加工により非素子領域６の
窒化シリコン膜４及び単結晶シリコン層３を部分的にド
ライエッチング法にて除去し、素子領域５に島状の単結
晶シリコン層３を形成する。

【００２９】次に、図１工程Ｂに示すように、全面に酸
化シリコン膜８を厚く堆積させる。この厚さは、単結晶
シリコン層３の厚さの倍以上とすることが好ましい。続
いて、研磨によって酸化シリコン膜８を削っていき、図
１工程Ｃに示すように平坦化する。

【００３０】このような研磨手段としては、通常、アル
カリ溶液中に20〜30ｎｍ程度のシリカ粒を混入したスラ
リ−が使われることが多く、このスラリ−及び研磨板を
適当な条件で使用することにより、酸化シリコン膜と窒
化シリコン膜又はそれ以外の物質との研磨レ−トを異な
った値にすることができる。

【００３１】本第１実施例においては、窒化シリコン膜
４を酸化シリコン膜８の研磨のためのストッパ−として
使うことができる。即ち、現在、窒化シリコン膜と酸化
シリコン膜の研磨速度比を1：5又はそれ以上にすること
ができるため、窒化シリコン膜４の膜厚を適当に選ぶこ
とで十分ストッパ−として使用することができる。

【００３２】次に、この窒化シリコン膜４を除去した
後、図１工程Ｄに示すように、従来と同様の手段で素子
領域５の単結晶シリコン層３に半導体素子（エミッタ領
域３ｃ、ベ−ス領域３ｄ、コレクタ領域３ｅ）を形成す
る。

【００３３】本第１実施例により形成した半導体装置の
一例を図２(その上面図)に基づいて説明すると、素子領
域５は、非素子領域６内に任意に形成することが可能で
ある。なお、非素子領域６は、図１工程Ｄで示したよう
に、酸化シリコン膜８によってすべて埋設されている。

【００３４】本第１実施例によれば、従来例と比較して
非素子領域６上に形成された配線領域及び抵抗領域など
の対基板容量を大幅に低下させることができ、集積回路
の高速化に有利となる利点を有する。例えば前記図12で
示した従来例では、一般に酸化シリコン膜２の厚さは0.
5μｍ程度であるのに対して、本第１実施例では、図１
工程Ｄに示す酸化シリコン膜２、同８の合計膜厚は1.5
〜2.5μｍとなり、図12の従来例より1／3〜1／5の対基
板容量の低減効果が生じる。

【００３５】また、前記図13で示した従来例では、浅い
溝に埋設された酸化シリコン膜８ａの膜厚が一般的には
0.5μｍ程度であり、酸化シリコン膜２の膜厚0.5μｍと
で合計１μｍ程度であるため、本第１実施例では、図13
の従来例より1／1.5〜1／2.5の対基板容量低減が見込ま
れる。

【００３６】更に、本第１実施例によれば、図13で示し
た従来例と比較して大幅な製造工程削減が可能である。
例えば図13では、深い溝と浅い溝の２回のフォトリソグ
ラフィ−工程が必要であるが、本第１実施例では、１回
でよく、このように素子分離のための工程数を削減し得
る効果が生じる。

【００３７】以上のような第１実施例では、酸化シリコ
ン研磨において素子領域が密集している部分と、そうで
ない部分とに平坦化の差が生じるという問題点がある。
即ち、前記図15に示すように、素子領域５と素子領域５
との間隔が広い部分の酸化シリコン膜８にへこみ15が生
じる。

【００３８】この理由としては、まず、堆積した酸化シ
リコン膜の厚さが基板面内で“ばらつき”があること
と、その他、研磨速度も基板面内で“ばらつき”が生じ
るため、これ等“ばらつき”に対する余裕度を持たせる
ため、研磨はある程度多めに行われなければならないと
いうことに起因する。例えば素子領域５と素子領域５の
間隔が100μｍ程度となると、研磨の余裕度から考え
て、総研磨量の２割程度の膜厚分へこむことになる。

【００３９】素子領域の厚さが2μｍ、酸化シリコン膜
を3μｍ程度堆積した場合、このへこみ量は0.6μｍとな
り、2μｍの素子領域の厚さから考えて、へこみ量は素
子領域の厚さの1／3程度となり、完全な平坦化とはいえ
ない。

【００４０】（第２実施例）図３は、本発明の第２実施
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図である。本第２実施例の目的は、前記第
１実施例の“平坦化に差が生じる”という問題点を解決
することにある。

【００４１】まず、第１実施例と同様のSOI基板を用意
する。次に、図３工程Ａに示すように、第１実施例同
様、単結晶シリコン層３上に、後工程でのエッチングス
トッパ−としての窒化シリコン膜４を薄く形成した後、
通常のフォトリソグラフィ−を用いた加工により非素子
領域６の窒化シリコン膜４及び単結晶シリコン層３を部
分的にドライエッチング法にて除去する。

【００４２】このとき、素子の密集していない非素子領
域６の一部をダミ−領域11として素子領域３と同様の構
造に形成する(図３工程Ａ参照)。以降の工程は、図３工
程Ｂ〜Ｄに示すとおりであり、これは、第１実施例の図
１工程Ｂ〜Ｄと同様であるので、その説明を省略する。

【００４３】本第２実施例を行うに当たっては、次の点
を考慮に入れることでその効果を十分に発揮させること
ができる。ダミ−領域11は、素子領域５以外の領域に広
い面積で配置すると、その直上の配線に対基板容量が付
くため、5μｍ四方の面積のものを例えば間隔が50μｍ
を越えないように、ところどころに柱状に配置すれば十
分である。

【００４４】このようにダミ−領域11を柱状に配置する
ことにより、配線に余分な容量を付けることなく素子間
埋設のための酸化シリコン膜８の研磨を多少余分に行っ
たとしても、酸化シリコン埋設領域に生じるへこみ量
は、最小限にすることが可能である。

【００４５】ダミ−領域11の配置間隔が少ない程同じオ
−バ−研磨量におけるへこみは少なくなるが、ダミ−領
域11をあまり密集させることは意味がなく、素子領域５
の厚さ、酸化シリコン膜８の膜厚ばらつき、基板内膜厚
ばらつき、研磨速度の基板内ばらつき等を考慮したうえ
で、問題とならないへこみ量での間隔でダミ−領域11を
配置すればよい。

【００４６】（第３実施例）図４は、本発明の第３実施
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図である。まず、図４工程Ａに示すよう
に、シリコン基板１上に酸化シリコン膜２を介して形成
された単結晶シリコン層３を有するSOI基板を用意す
る。

【００４７】このSOI基板としては、SIMOX法や基板貼合
せ法により形成したものを用いることができる。これを
バイポ−ラ型集積回路に応用する場合、単結晶シリコン
層３の厚さを約2μｍ、酸化シリコン膜２の厚さを0.3
〜1.0μｍとする。

【００４８】次に、この単結晶シリコン層３上に、後工
程でのエッチングストッパとしての窒化シリコン膜４を
薄く形成した後、通常のフォトレリソグラフィ−を用い
た加工により非素子領域６の窒化シリコン膜４及び単結
晶シリコン層３を部分的にドライエッチング法にて除去
し、島状の単結晶シリコン層３を形成する(図４工程Ａ
参照)。

【００４９】続いて、図４工程Ｂに示すように、全面に
炭化シリコン膜７を単結晶シリコン層３と同じ厚さだけ
被着させる。炭化シリコン層７は、例えばC₂H₂とSi₂H₂
のような反応ガスによりCVD法により被着することがで
きる。

【００５０】その後、この炭化シリコン膜７をパタ−ニ
ングし、島状の炭化シリコン膜７を形成する(図４工程
Ｂ参照)。この島状炭化シリコン膜７は、素子領域５か
ら離れて、非素子領域６の大部分にわたって形成しても
よいし、また、集積回路の熱発生が多い部分にのみ形成
してもよい。

【００５１】次に、全面に酸化シリコン膜８を厚く堆積
させる。この厚さは、単結晶シリコン層３の厚さの倍以
上あることが好ましい。続いて、研磨によって酸化シリ
コン膜８を削っていき、図４工程Ｃに示すように、酸化
シリコン膜８を島状の単結晶シリコン層３と炭化シリコ
ン膜７の間に埋設する。以降は、図４工程Ｄに示すよう
に、前記第１、２実施例と同様、素子領域５の単結晶シ
リコン層３に半導体素子（エミッタ領域３ｃ、ベ−ス領
域３ｄ、コレクタ領域３ｅ）を形成する。

【００５２】本第３実施例によれば、非素子領域６の大
部分を従来の酸化シリコン膜から炭化シリコン膜７に置
きかえることができる(図４工程Ｄ参照)。炭化シリコン
は、一般的に半導体の性質を持ったセラミックスである
が、不純物が導入されていない状態では非誘電率が約10
の誘電体として扱える。

【００５３】また、炭化シリコンは、その熱伝導率が約
270Ｗｍ^-1Ｋ^-1であり、シリコン結晶と同等以上の高い
値を有する。この値は、酸化シリコン膜の1.4〜1.6Ｗｍ
^-1Ｋ^-1の約100倍の熱伝導率であり、非素子領域の表面
で発生した熱を効率よくシリコン基板１側に放散するこ
とが可能である。

【００５４】また、炭化シリコンのもう一つの特徴は、
熱膨張係数がシリコン結晶とほぼ同じ値であるという点
にある。このため、非素子領域６の大部分に炭化シリコ
ン膜７を形成した場合の非領域に与える応力の影響を最
小限にすることができる。

【００５５】（第４実施例）図５は、本発明の第４実施
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図である。まず、図５工程Ａに示すよう
に、第３実施例と同様、酸化シリコン膜２上の単結晶シ
リコン層３をエッチングし、素子領域５にのみ残した
後、全面に窒化シリコン膜４Ａを形成する。

【００５６】次に、炭化シリコン膜７を全面に形成した
後、パタ−ニングし、非素子領域６に島状に残す。この
とき、本第４実施例では、島状の単結晶シリコン層３と
炭化シリコン層７の間隔が、島状の単結晶シリコン層３
間の間隔と同一になるように、即ち溝10Ａ、10Ｂ間の幅
が一定となるように配置する(図５工程Ｂ参照)。この場
合、前記図12で示した従来例と同じような溝埋設プロセ
スを用いることができ、前記第１〜第３実施例に記載し
たような研磨による方法を用いる必要は少なくなる。

【００５７】次に、図５工程Ｂに示すように、ボロンリ
ンシリケ−トグラス膜(BPSG膜９)を厚く堆積させる。続
いて、図５工程Ｃに示すように、このBPSG膜９を1000℃
で熱処理してリフロ−させた後、ドライエッチングによ
るエッチングバックを行い、BPSG膜９を溝10Ａ及び溝10
Ｂ内にのみ残し、表面を平坦化する。その後、図５工程
Ｄのように、素子領域５の単結晶シリコン層３に半導体
素子(エミッタ領域３ｃ、ベ−ス領域３ｄ、コレクタ領
域３ｅ)を形成する。

【００５８】本第４実施例の利点は、従来から行われて
いる溝埋設プロセスをそのまま用いることができる点で
あり、従って、前記図15に示す“研磨法による絶縁分離
領域のへこみ”の問題が解消し得ることにある。また、
酸化シリコン膜２上に窒化シリコン膜４Ａを形成してい
るため、BPSG膜９からの不純物の拡散を防止できる利点
を有する。

【００５９】（第５実施例）図６は、本発明の第５実施
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図であり、図７は、この第５実施例で形成
した半導体チップの上面図である。なお、図７のＡ−Ａ
線断面は図６の工程Ｄに相当する。

【００６０】まず、第１実施例と同様のSOI基板を用意
する。次に、図６工程Ａに示すように、第１実施例と同
様、単結晶シリコン層３上に後工程のエッチングストッ
パ−としての窒化シリコン膜４を薄く形成した後、通常
のフォトリソグラフィ−を用いた加工により、素子領域
５とダミ−領域11を除いた非素子領域６の窒化シリコン
膜４及び単結晶シリコン層３を部分的にドライエッチン
グ法にて除去し、島状のシリコン単結晶層３を形成す
る。

【００６１】このとき、ダミ−領域11の単結晶シリコン
層３は、図７に示すように、素子領域５を囲むように形
成する。ただし、完全に囲まれている必要はない。ま
た、この素子領域５とダミ−領域11との間隔は、一般的
な溝分離にみられる約0.5〜1.0μｍの幅とすることがで
きるが、加工技術によってはそれ以下とすることもでき
る。

【００６２】素子領域５とダミ−領域11との間隔が大き
すぎると、デバイスサイズが増大するのみならず、後記
する放熱効果が低下するので好ましくない。この間隔を
一定とすれば、放熱が均一に四方に分散するので好まし
い。

【００６３】次に、図６工程Ｂに示すように、全面に酸
化シリコン膜８を厚く堆積させる。この厚さは、単結晶
シリコン層３の厚さ以上であることが望ましい。続い
て、研磨によって酸化シリコン膜８を削っていき、図６
工程Ｃに示すように、酸化シリコン膜８を島状の単結晶
シリコン層３の間に埋設する。この際の研磨手段は、前
記第１実施例で記載した方法と同様である。

【００６４】以下、図６工程Ｄに示すように、窒化シリ
コン膜４を除去した後、従来と同様にして素子領域５の
単結晶シリコン層３に半導体素子(エミッタ領域３ｃ、
ベ−ス領域３ｄ、コレクタ領域３ｅ)を形成する。

【００６５】本第５実施例によれば、素子領域５で発生
した熱14は、素子領域５の直下だけでなく、ダミ−領域
11の単結晶シリコン層３を介してシリコン基板１へ放熱
する経路も加わるため(図６工程Ｄ参照)、前記第１実施
例と比較して基板への熱放散の効率を上げることができ
る利点を有する。ダミ−領域11の幅は、大きいほど効率
は上がるが、あまり大きくすると、第１実施例で示した
効果(対基板容量の低減効果)が低下するので、設計上最
適な値にする必要がある。

【００６６】（第６実施例）図８は、本発明の第６実施
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図である。まず、図８工程Ａに示すよう
に、シリコン基板１上に、酸化シリコン膜13ａ、多結晶
シリコン膜12、酸化シリコン膜13ｂを介して形成された
単結晶シリコン層３を有するSOI基板を用意する。

【００６７】このSOI基板として、貼合せ基板を使う
が、貼合せ面はどこでもよい。ただし、多結晶シリコン
膜12は、一般にその表面に凹凸があるため、これを研磨
した後、酸化シリコン膜との間で貼り合わせるのが好ま
しい。

【００６８】次に、単結晶シリコン３上に、後工程での
エッチングストッパ−としての窒化シリコン膜４を薄く
形成した後、通常のフォトリソグラフィ−技術を用いた
加工により非素子領域６の窒化シリコン膜４及び単結晶
シリコン層３を部分的にドライエッチング法にて除去
し、島状の単結晶シリコン層３を形成する(図８工程Ａ
参照)。

【００６９】次に、図８工程Ｂ、同Ｃに示すように、前
記第１実施例と同様、酸化シリコン膜８を堆積し、これ
を研磨した後、図８工程Ｄに示すように、窒化シリコン
膜４を除去した後、従来と同様にして素子領域５の単結
晶シリコン層３に半導体素子(エミッタ領域３ｃ、ベ−
ス領域３ｄ、コレクタ領域３ｅ)を形成する。

【００７０】本第６実施例によれば、素子領域５の単結
晶シリコン層３で発生した熱14を、図８工程Ｄに示すよ
うに、酸化シリコン膜13ｂを介して多結晶シリコン膜12
に放散し、更に、酸化シリコン膜13ａを介してシリコン
基板１側に放散する。この際、酸化シリコン膜13ａ、13
ｂの膜厚を1000オングストロ−ムもしくはそれ以下にす
ることにより、放熱効率をより一層向上させることがで
きる。

【００７１】また、本第６実施例における酸化シリコン
膜13ａ、13ｂに挟まれた多結晶シリコン膜12は、この膜
12に不純物が導入されていなければ、比誘電率約11.0の
誘電体として作用する。このため、比誘電率約3.9の酸
化シリコンと組合わせた場合、酸化シリコン膜13ａ、13
ｂの厚さを約1000オングストロ−ムとし、多結晶シリコ
ン膜12の厚さを約6000オングストロ−ムとすることによ
り、多結晶シリコン膜12は、酸化シリコン膜に換算して
5000オングストロ−ム程度と同等の誘電率の値をもった
厚さになるため、素子領域５の対基板容量を増加させ
ず、放熱効果のみを高めることができる利点を有する。

【００７２】（第７実施例）図９は、本発明の第７実施
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図である。まず、前記第６実施例と同様の
多層のSOI基板を用意する。即ち、図９工程Ａに示すよ
うに、シリコン基板１上に、酸化シリコン膜13ａ、多結
晶シリコン膜12、酸化シリコン膜13ｂを介して形成され
た単結晶シリコン層３を有するSOI基板を用意する。

【００７３】次に、単結晶シリコン層３上に、後工程で
のエッチングストッパ−としての窒化シリコン膜４を薄
く形成した後、通常のフォトリソグラフィ−技術を用い
た加工により、非素子領域６の窒化シリコン膜４、単結
晶シリコン層３、酸化シリコン膜13ｂ及び多結晶シリコ
ン膜12を部分的にドライエッチング法にて除去し、多結
晶シリコン膜12、酸化シリコン膜13ｂ及び単結晶シリコ
ン層３からなる島状の積層構造を形成する(図９工程Ａ
参照)。

【００７４】続いて、図９工程Ｂ、同Ｃに示すように、
前記第６実施例と同様、酸化シリコン膜８を堆積し、こ
れを研磨した後、図９工程Ｄに示すように、窒化シリコ
ン膜４を除去した後、従来と同様にして素子領域５の単
結晶シリコン層３に半導体素子(エミッタ領域３ｃ、ベ
−ス領域３ｄ、コレクタ領域３ｅ)を形成する。

【００７５】本第７実施例によれば、前記第６実施例と
同様、素子領域５の単結晶シリコン層３で発生した熱14
を、図９工程Ｄに示すように、酸化シリコン膜13ｂを介
して多結晶シリコン膜12に放散し、更に、酸化シリコン
膜13ａを介してシリコン基板１側に放散する。この放熱
効果は、前記第６実施例に比して幾分低下するが、対基
板容量については、より良い効果が得られる。

【００７６】即ち、図９工程Ｄに示すように、多結晶シ
リコン膜12内に反転層による容量(反転層容量16)が発生
した場合、前記第６実施例のように多結晶シリコン膜12
が分離されていないと(図８工程Ｄ参照)、大きな容量が
対基板に付くことが考えられる。しかしながら、本第７
実施例では、前記第６実施例とは異なり、多結晶シリコ
ン膜12をも絶縁物(酸化シリコン膜８)で分離されるため
(図９工程Ｄ参照)、対基板容量の増加を、前記第６実施
例に比してより抑制できる利点を有する。

【００７７】以上、本発明の第１〜第７実施例について
説明したが、他の実施例として、第５実施例〜第７実施
例において、第２実施例の技術内容を更に適用すること
ができる。また、第１実施例〜第３実施例、第５実施例
〜第７実施例における酸化シリコン膜８に代えて、第４
実施例で用いたBPSG膜９を使用することもできる。

【００７８】

【発明の効果】以上詳記したように本発明は、(1) 配線
領域、抵抗部などの対基板間容量を低減すること、(2)
素子領域や配線領域、抵抗部などに発生する熱を効率よ
く基板に放熱すること、(3) 研磨による平坦化処理に伴
う“へこみ”を解消すること、(4) 素子分離のための工
程数を削減すること、などの顕著な効果が生じる。

【００７９】本発明に係る半導体装置で生じる効果につ
いて、さらに詳細に説明すると、次の第１〜第５の点を
挙げることができる。第１に、SOI基板を使い、素子領
域を島状に残し、それ以外をすべて絶縁物で埋設したた
め、配線領域及び抵抗部の対基板容量を1/1.5〜1/5に低
減すると共にフォトリソグラフィ−工程を従来法より１
回少なくし、従来と同等以上の対基板容量低減効果を得
ることができる。

【００８０】第２に、本発明の第１の半導体装置で有す
る問題点“研磨による非素子領域のへこみ”について、
ダミ−領域を設けることにより解決したものである。第
３に、同じく本発明の第１の半導体装置で有する問題点
“放熱性の悪さ”について、ダミ−領域を素子領域のま
わりに形成することにより解決したものである。

【００８１】第４に、上記第２の点に記載した「ダミ−
領域」を熱伝導率の高い炭化シリコン膜とし、更に非素
子領域の広い範囲に使うことにより、配線領域、抵抗部
の熱の放散を効果的にすることができる。第５に、SOI
基板として、下層からシリコン基板、酸化シリコン、多
結晶シリコン、酸化シリコン、単結晶シリコンの多層か
らなるものを使用し、酸化シリコン膜を薄くし、不純物
が導入されていない多結晶シリコンを薄い酸化シリコン
膜で挟むことにより、素子領域の対基板容量を増大する
ことなく、素子領域で発生した熱を基板側に効率よく放
散させることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の製造工程(工程Ａ〜Ｄ)を
示す半導体チップの断面図。

【図２】本発明の第１実施例で形成した半導体チップの
上面図。

【図３】本発明の第２実施例の製造工程(工程Ａ〜Ｄ)を
示す半導体チップの断面図。

【図４】本発明の第３実施例の製造工程(工程Ａ〜Ｄ)を
示す半導体チップの断面図。

【図５】本発明の第４実施例の製造工程(工程Ａ〜Ｄ)を
示す半導体チップの断面図。

【図６】本発明の第５実施例の製造工程(工程Ａ〜Ｄ)を
示す半導体チップの断面図。

【図７】本発明の第５実施例で形成した半導体チップの
上面図。

【図８】本発明の第６実施例の製造工程(工程Ａ〜Ｄ)を
示す半導体チップの断面図。

【図９】本発明の第７実施例の製造工程(工程Ａ〜Ｄ)を
示す半導体チップの断面図。

【図１０】従来例(選択酸化法による素子間分離)を説明
するための断面図。

【図１１】従来例(溝分離法による素子間分離)を説明す
るための断面図。

【図１２】従来例(SOI基板を用いた素子分離の形成)を
説明するための断面図。

【図１３】従来例(素子間分離のための深い溝と対基板
容量低減のための浅い溝とを組合せた半導体チップ)を
説明するための断面図。

【図１４】素子領域で発生する熱の放散を説明するため
の図。

【図１５】酸化シリコン膜の研磨による平坦化処理に伴
うへこみを説明するための図。

【符号の説明】

１シリコン基板２酸化シリコン膜３単結晶シリコン層３ａｎ⁺埋込層３ｂｎ型エピタキシャル層３ｃエミッタ領域３ｄベ−ス領域３ｅコレクタ領域４、４Ａ窒化シリコン膜５素子領域６非素子領域７炭化シリコン膜８、８ａ酸化シリコン膜９ＢＰＳＧ膜１０Ａ、１０Ｂ溝１１ダミ−領域１２多結晶シリコン膜１３ａ、１３ｂ酸化シリコン膜１４熱１５へこみ１６反転層容量

Claims

(57)【特許請求の範囲】

【請求項１】シリコン基板上に形成された酸化シリコ
ン膜と、この酸化シリコン膜上に形成された島状シリコ
ン単結晶層と、前記酸化シリコン膜上に形成され前記島
状シリコン単結晶層と絶縁物によって分離された炭化シ
リコン誘電体層とを含む構造からなることを特徴とする
半導体装置。
【請求項２】前記炭化シリコン誘電体層は、島状の炭
化シリコンから形成されていることを特徴とする請求項
１記載の半導体装置。
【請求項３】前記島状のシリコン単結晶層と炭化シリ
コン誘電体層は、同じ厚さに形成されていることを特徴
とする請求項１記載の半導体装置。
【請求項４】 (1)シリコン基板上にシリコン酸化膜を
介して形成されたシリコン単結晶層の一部を除去して島
状シリコン単結晶層を形成する工程、 (2)該島状シリコン単結晶層を含む全面に炭化シリコン
膜を形成した後、パタ−ニングし島状シリコン単結晶層
と所定の間隔をおいた炭化シリコン誘電体層を形成する
工程、 (3)全面に酸化シリコン膜を形成した後、エッチング法
又は研磨法により表面の酸化シリコン膜を除去し前記島
状シリコン単結晶層と前記炭化シリコン誘電体層との間
に酸化シリコン膜を埋設する工程、とを含むことを特徴とする半導体装置の製造方法。
【請求項５】シリコン基板上に形成された酸化シリコ
ン膜と、この酸化シリコン膜上に形成された島状シリコ
ン単結晶層と、前記酸化シリコン膜上に形成され前記島
状シリコン単結晶層と絶縁物によって分離され前記島状
シリコン単結晶層を囲むように形成された島状シリコン
単結晶層からなるダミ−層を含む構造からなることを特
徴とする半導体装置。
【請求項６】前記島状シリコン単結晶層とダミ−層
は、同じ厚さに形成されていることを特徴とする請求項
５記載の半導体装置。
【請求項７】前記島状シリコン単結晶層とダミ−層の
間隔が、一定であることを特徴とする請求項５記載の半
導体装置。
【請求項８】シリコン基板上に、第１酸化シリコン膜
を介して多結晶シリコン膜、第２酸化シリコン膜、シリ
コン単結晶層からなる複数の島状積層領域が形成され、
各々の島状積層領域が絶縁物によって分離されているこ
とを特徴とする半導体装置。