JPH1050999A

JPH1050999A - 半導体装置及びその製造方法

Info

Publication number: JPH1050999A
Application number: JP20083096A
Authority: JP
Inventors: Yoshifumi Shirai; 良史白井; Masahiko Suzumura; 正彦鈴村; Yoshiki Hayazaki; 嘉城早崎; Yuji Suzuki; 裕二鈴木; Takashi Kishida; 貴司岸田; Masamichi Takano; 仁路高野; Takeshi Yoshida; 岳司吉田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1996-07-30
Filing date: 1996-07-30
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】耐圧を低下させることなく、高効率の放熱効
果を有し、かつ、容易にアライメントマークを形成する
ことのできる半導体装置及びその製造方法を提供する。【解決手段】先ず、支持体シリコン基板１の一主表面
にポリシリコン膜２を形成し、ポリシリコン膜２上に配
線３及びアライメントマーク４を形成し、支持体シリコ
ン基板１の一主表面側にシリコン酸化膜５を形成する。
続いて、表面にシリコン酸化膜７を有する活性シリコン
基板６を別途用意し、シリコン酸化膜５，７を貼り合わ
せ、活性シリコン基板６を研削，研磨等を行うことによ
り、薄膜化して活性シリコン層８を形成する。次に、活
性シリコン層８内に、素子間分離用のシリコン酸化膜９
及び半導体素子１０，１１を形成し、支持体シリコン基
板１の一主表面側にシリコン酸化膜１２を形成する。そ
して、配線３上のシリコン酸化膜５，７，半導体素子１
０，１１及びシリコン酸化膜１２にコンタクトホール１
３を形成し、最後に、コンタクトホール１３を埋め込む
ように配線１４を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】図３は、従来例に係る半導体装置の製造
工程を示す略断面図であり、図４は、従来例に係る半導
体装置の上面から見た状態を示す略平面図である。従来
の半導体装置は、先ず、支持体シリコン基板１５と、支
持体シリコン基板１５上に形成されたシリコン酸化膜等
の絶縁層１６と、絶縁層１６上に形成された活性シリコ
ン層１７とが一体的に構成されたＳＯＩ基板（図３
（ａ））の活性シリコン層１７に、素子間分離を行うシ
リコン酸化膜９及び半導体素子１０，１１を形成し、活
性シリコン層１７上に保護膜としてのシリコン酸化膜１
２を形成する（図３（ｂ））。

【０００３】なお、シリコン酸化膜９の形成方法の一例
としては、トレンチを形成してシリコン酸化膜によりト
レンチを埋め込むことにより素子間分離を行う方法や、
ＬＯＣＯＳ（Local Oxidation of Silicon）により
素子間分離を行う方法がある。また、半導体素子１０，
１１の形成方法の一例としては、シリコン酸化膜の所望
の位置に開口部を形成し、開口部が形成されたシリコン
酸化膜をマスクとしてボロン（Ｂ）等の不純物をイオン
注入及び熱処理を行うことにより形成する方法がある。

【０００４】次に、半導体素子１０，１１上のシリコン
酸化膜１２にコンタクトホール１８を開孔し（図３
（ｃ））、コンタクトホール１８を埋め込むように配線
１９を形成することにより、素子間の接続を行う（図３
（ｄ））。

【０００５】なお、配線１９の形成方法の一例として
は、ターゲットにアルミニウム（Ａｌ）を用いてスパッ
タリングを行うことによりアルミニウム層を形成し、フ
ォトリソグラフィ技術及びエッチング技術を用いて所定
形状にパターニングする方法がある。

【０００６】上記工程により形成された半導体装置は、
図４に示すように、半導体素子１０が素子間分離を行う
シリコン酸化膜９に囲まれており、配線１９はシリコン
酸化膜９と交差するように形成されている。

【０００７】

【発明が解決しようとする課題】ところが、上述のよう
な構成の半導体装置においては、半導体素子１０がパワ
ー素子の場合、高電位を印加する必要があり、配線１９
に高電位を印加した場合、シリコン酸化膜１２を介して
配線１９直下とその近傍の活性シリコン層１７内に空乏
層が形成される。

【０００８】このとき、半導体素子１０の低電位領域、
例えばＭＯＳＦＥＴのソース領域は、表面的には半導体
素子１０内に設けられているから、空乏層形状は、ソー
ス領域と配線１９との位置関係及び活性シリコン層１７
内の不純物濃度分布に大きく影響を受け、一般的には、
高電位を引き出さない場合に比べて曲率の大きくなる部
分が存在する。

【０００９】そして、曲率の大きい部分での電界集中が
半導体素子１０のブレークダウンを引き起こすという問
題があった。

【００１０】そのときの耐圧は、半導体素子１０本来の
耐圧、即ち高電位を引き出さない場合の耐圧よりも低
く、配線１９は、一般的には素子本来の耐圧よりも低い
電圧でブレークダウンするという問題があった。

【００１１】また、パワー素子には高電圧のみならず大
電流が流れる場合が多く、その電流は配線１９を経由し
て半導体素子１０で消費され、半導体素子１０での損失
は熱の発生となる。

【００１２】ここで、半導体素子１０は、絶縁層１６及
びシリコン酸化膜９で囲い込まれた構造であるため、放
熱性が悪く、唯一良好な放熱効果を有する部位は、高い
熱伝導率を有する配線１９のみであり、ここの効率を高
めようとすれば、厚みを厚くして幅を広くする必要があ
る。

【００１３】厚みは、配線１９の材料の堆積及びエッチ
ング工程による制約があり、幅に関しても広げればその
分、配線１９下の活性シリコン層１７内での空乏層領域
も広がるため、更に耐圧が低下する。つまり、耐圧低下
と放熱効果とはトレードオフの関係にあるという問題が
ある。

【００１４】また、ＳＯＩ基板に半導体素子を形成する
プロセスとして、ＣＭＯＳのウェル領域形成や薄膜ＬＤ
ＭＯＳの横方向濃度分布形成は、比較的高温で長時間の
熱拡散を行うため、他の熱拡散工程より前に配置する必
要があり、通常、レジストマスクを用いてイオン注入を
行う。そして、注入後はレジストを除去するため、活性
シリコン層表面にアライメントマークを残すことができ
ず、次のマスク工程でＣＭＯＳのウェル領域や薄膜ＬＤ
ＭＯＳの横方向濃度分布に対して位置合わせができない
という問題があった。

【００１５】上記問題を解決する方法として、図５に示
すように、活性シリコン層１７の表面に溝２０を形成
し、溝２０をアライメントマークとして用いるという方
法がある。

【００１６】上記構成であると、マスク工程でのアライ
メントマークが確保されるという利点があるが、溝２０
を形成するための工程を、半導体素子形成工程以外に実
施しなければならないという問題があった。

【００１７】更に、溝２０は、活性シリコン層１７の表
面に形成されているため、素子間分離酸化やフィールド
酸化のような活性シリコン層１７上に厚い酸化膜を形成
するときには、溝２０が酸化されないような工夫、例え
ば溝２０をシリコン窒化膜で埋め込むという工程が必要
となり、素子形成工程以外の工程が増えるという問題が
あった。

【００１８】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、耐圧を低下させるこ
となく、高効率の放熱効果を有し、かつ、容易にアライ
メントマークを形成することのできる半導体装置及びそ
の製造方法を提供することにある。

【００１９】

【課題を解決するための手段】請求項１記載の発明は、
支持体シリコン基板と、該支持体シリコン基板上に形成
された高熱伝導率を有する第一絶縁層と、該第一絶縁層
上に形成された所定形状にパターニングされた第一導電
層と、前記第一絶縁層及び前記第一導電層上に形成され
た第二絶縁層と、該第二絶縁層上に形成された素子形成
シリコン層と、該素子形成シリコン層内に形成された素
子間分離層と、該素子間分離層により素子間分離された
前記素子形成シリコン層内に形成された半導体素子と、
前記素子形成シリコン層上に形成された保護膜と、前記
第一導電層上の前記第二絶縁膜，前記半導体素子及び前
記保護膜に形成されたコンタクトホールと、該コンタク
トホールを埋め込むように形成された第二導電層とを有
してなり、前記半導体素子は、前記第二導電層を介して
前記第一導電層に電気的に接続されることを特徴とする
ものである。

【００２０】請求項２記載の発明は、請求項１記載の半
導体装置において、前記第一絶縁層上に前記第一導電層
を形成する際に、同時に前記第一絶縁層上にアライメン
トマークを形成するようにしたことを特徴とするもので
ある。

【００２１】請求項３記載の発明は、支持体シリコン基
板上に高熱伝導率を有する第一絶縁層を形成し、該第一
絶縁層上に導電層を形成し、該導電層をフォトリソグラ
フィ技術及びエッチング技術により所定形状にパターニ
ングすることにより第一導電層及びアライメントマーク
を形成し、前記第一絶縁層，前記第一導電層及び前記ア
ライメントマーク上に第二絶縁層を形成し、表面に第三
絶縁層を有する素子形成シリコン基板を別途用意し、前
記第二絶縁層と前記第三絶縁層とを張り合わせ、前記素
子形成シリコン基板を研削，研磨を行うことにより薄膜
化して素子形成シリコン層を形成し、該素子形成シリコ
ン層内の所望の位置に素子間分離層を形成することによ
り前記素子形成シリコン層の素子間分離を行い、素子間
分離された前記素子形成シリコン層内に半導体素子を形
成し、前記素子形成シリコン層上に保護膜を形成し、前
記第一導電層上の前記第二絶縁膜，前記第三絶縁膜，前
記半導体素子及び保護膜にコンタクトホールを形成し、
該コンタクトホールを埋め込むように第二導電層を形成
し、前記半導体素子は前記第二導電層を介して前記第一
導電層に電気的に接続されることを特徴とするものであ
る。

【００２２】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係る半導体装置の製造工程を示す略断面図であり、図
２は、本実施形態に係る半導体装置の上面から見た状態
を示す略平面図である。本実施形態に係る半導体装置
は、先ず、支持体シリコン基板１上に高熱伝導率を有す
る第一絶縁膜としての高抵抗のポリシリコン膜２をプラ
ズマＣＶＤ法等により約１μｍ形成する（図１
（ａ））。

【００２３】なお、本実施形態においては、支持体シリ
コン基板１として４インチウェハで、厚さが５００μｍ
のものを用いた。また、本実施形態においては、高熱導
電率を有する第一絶縁膜として高抵抗のポリシリコン膜
２を用いたが、これに限定される必要はなく、例えばダ
イヤモンド膜やシリコンカーバイト膜のような高熱伝導
率と電気的絶縁性を有する材料であれば良い。

【００２４】続いて、ポリシリコン膜２上に第一導電層
としての配線３及びアライメントマーク４を形成し（図
１（ｂ））、ポリシリコン膜２，配線３及びアライメン
トマーク４上に第二絶縁膜としてのシリコン酸化膜５を
約３μｍ形成する（図１（ｃ））。このとき、約３μｍ
のシリコン酸化膜５を形成することにより、表面は十分
に平坦化される。

【００２５】なお、配線３及びアライメントマーク４の
形成方法の一例としては、アルミニウム（Ａｌ）をター
ゲットとしてスパッタリングを行うことによりアルミニ
ウム層を形成し、フォトリソグラフィ技術及びエッチン
グ技術を用いてアルミニウム層を所定形状にパターニン
グすることにより形成する方法がある。また、シリコン
酸化膜５の形成方法の一例としては、シラン（Ｓｉ
Ｈ₄）を原料ガスとしてプラズマＣＶＤ法により形成す
る方法がある。

【００２６】次に、表面にシリコン酸化膜７が形成され
た素子形成用の活性シリコン基板６を別途用意し（図１
（ｄ））、シリコン酸化膜５とシリコン酸化膜７とを貼
り合わせ、活性シリコン基板６を研削，研磨等の薄膜化
工程により厚み約１μｍに加工して活性シリコン層８を
形成する（図１（ｅ））。

【００２７】なお、本実施形態においては、シリコン酸
化膜７を、１１００℃，１００分のパイロジェニック
（Pyrogenic）酸化により約１μｍ形成した。

【００２８】次に、活性シリコン層８内に、素子間分離
用のシリコン酸化膜９を形成することにより、活性シリ
コン層８の素子間分離を行い、素子間分離された活性シ
リコン層８に半導体素子１０，１１を形成し、活性シリ
コン層８，シリコン酸化膜９及び半導体素子１０，１１
上に、保護膜としてのシリコン酸化膜１２を形成する
（図１（ｆ））。

【００２９】なお、活性シリコン層８の素子間分離を行
う方法の一例としては、トレンチを形成してシリコン酸
化膜によりトレンチを埋め込むことにより素子間分離を
行う方法や、ＬＯＣＯＳ（Local Oxidation of Sili
con）により素子間分離を行う方法がある。また、本実
施形態においては、半導体素子１０として５００Ｖ，１
ＡクラスのパワーＭＯＳＦＥＴを形成し、半導体素子１
１として抵抗層を形成した。更に、本実施形態において
は、半導体素子１０，１１は、配線１３上の活性シリコ
ン層８に形成するようにした。

【００３０】次に、配線３上のシリコン酸化膜５，７，
半導体素子１０，１１及びシリコン酸化膜１２にコンタ
クトホール１３を形成する（図１（ｇ））。

【００３１】なお、コンタクトホール１３は、所定形状
にパターニングされたフォトレジストをマスクとしてエ
ッチングを行うことにより形成され、本実施形態におい
ては、エッチングとして異方性に優れたドライエッチン
グを用いた。

【００３２】最後に、コンタクトホール１３を埋め込む
ように配線１４を形成する（図１（ｈ））。このとき、
シリコン酸化膜１２上に形成された配線１４は、パワー
ＭＯＳＦＥＴとしての半導体素子１０の低電位領域近傍
に形成されないようにパターニングしておく。

【００３３】なお、配線１４の形成方法の一例として
は、アルミニウム（Ａｌ）をターゲットとしてスパッタ
リングにより形成する方法がある。

【００３４】また、本実施形態において形成された各層
の膜厚は、本実施形態の膜厚に限定されるものではな
い。

【００３５】従って、本実施形態においては、高電位の
引き出し領域が、パワーＭＯＳＦＥＴの低電位領域を含
む活性シリコン層８と、厚いシリコン酸化膜５，７によ
り離間されているので、活性シリコン層８内に空乏層を
形成することがなく、配線に高電位を印加したことによ
る表面でのブレークダウンが起こらないため、耐圧の低
下を防止することができる。

【００３６】また、配線１４と半導体素子１０，１１と
のコンタクト構造は、従来は２次元的であったのに対
し、本実施形態においては３次元的であるため、従来と
表面積が同じであれば接触面積が増大し、それによって
コンタクト抵抗を低減できる。

【００３７】また、配線１４は、パワーＭＯＳＦＥＴと
しての半導体素子１０の電熱路の働きを有するため、半
導体素子１０と配線１４との接触面積が増大すれば、熱
伝導率が向上する。

【００３８】また、配線３は、熱伝導率の大きいポリシ
リコン膜２上に形成され、ポリシリコン膜２は支持体シ
リコン基板１上に形成されているので、熱はポリシリコ
ン膜２を通して支持体シリコン基板１に伝えられ、本実
施形態においては、支持体シリコン基板１の厚みは５０
０μｍであり、活性シリコン層８の厚みは１μｍである
ため、約５００倍の熱量を貯めることができ、良好なヒ
ートシンクとして機能する。

【００３９】また、本実施形態においては、配線３を形
成すると同時にアライメントマーク４を形成するように
しているため工程が増加することがなく、更に、アライ
メントマーク４上にシリコン酸化膜５を形成しているた
め、アライメントマーク４を保護するための工程を行う
必要がない。また、アライメントマーク４を基準として
半導体素子１０，１１の形成の位置合わせを行うように
すれば、配線３と同時にアライメントマーク４を形成す
るようにしているため、半導体素子１０，１１と配線３
との位置合わせを容易に行うことができる。

【００４０】

【発明の効果】請求項１記載の発明は、支持体シリコン
基板と、支持体シリコン基板上に形成された高熱伝導率
を有する第一絶縁層と、第一絶縁層上に形成された所定
形状にパターニングされた第一導電層と、第一絶縁層及
び第一導電層上に形成された第二絶縁層と、第二絶縁層
上に形成された素子形成シリコン層と、素子形成シリコ
ン層内に形成された素子間分離層と、素子間分離層によ
り素子間分離された素子形成シリコン層内に形成された
半導体素子と、素子形成シリコン層上に形成された保護
膜と、第一導電層上の第二絶縁膜，半導体素子及び保護
膜に形成されたコンタクトホールと、コンタクトホール
を埋め込むように形成された第二導電層とを有してな
り、半導体素子は、第二導電層を介して第一導電層に電
気的に接続されるので、高電位の引き出し領域が、半導
体素子の低電位領域を含む素子形成シリコン層と、厚い
第二絶縁層により離間されているので、素子形成シリコ
ン層内に空乏層を形成することがなく、第一導電層及び
第二導電層に高電位を印加したことによる表面でのブレ
ークダウンが起こらず、また、第二導電層と半導体素子
とのコンタクト構造は３次元的であるため、従来と表面
積が同じであれば接触面積が増大し、それによってコン
タクト抵抗を低減でき、また、第二導電層は、半導体素
子の電熱路の働きを有するため、半導体素子と第二導電
層との接触面積が増大することにより熱伝導率が向上
し、更に、第一導電層は、熱伝導率の大きい第一絶縁層
上に形成され、第一絶縁層は支持体シリコン基板上に形
成されているので、熱は第一絶縁層を通して支持体シリ
コン基板に伝えられ、支持体シリコン基板は良好なヒー
トシンクとして機能し、耐圧を低下させることなく、高
効率の放熱効果を有する半導体装置を提供することがで
きた。

【００４１】請求項２記載の発明は、第一絶縁層上に第
一導電層を形成する際に、同時に第一絶縁層上にアライ
メントマークを形成するようにしたので、アライメント
マーク形成のための工程が増加することがなく、また、
アライメントマーク上に第二絶縁膜を形成しているた
め、アライメントマークを保護するための工程を行う必
要がなく、また、アライメントマークを基準として半導
体素子の形成の位置合わせを行うようにすれば、第一導
電層と同時にアライメントマークを形成するようにして
いるため、半導体素子と第一導電層との位置合わせを容
易に行うことができる。

【００４２】請求項３記載の発明は、支持体シリコン基
板上に高熱伝導率を有する第一絶縁層を形成し、第一絶
縁層上に導電層を形成し、導電層をフォトリソグラフィ
技術及びエッチング技術により所定形状にパターニング
することにより第一導電層及びアライメントマークを形
成し、第一絶縁層，第一導電層及びアライメントマーク
上に第二絶縁層を形成し、表面に第三絶縁層を有する素
子形成シリコン基板を別途用意し、第二絶縁層と第三絶
縁層とを張り合わせ、素子形成シリコン基板を研削，研
磨を行うことにより薄膜化して素子形成シリコン層を形
成し、素子形成シリコン層内の所望の位置に素子間分離
層を形成することにより素子形成シリコン層の素子間分
離を行い、素子間分離された素子形成シリコン層内に半
導体素子を形成し、素子形成シリコン層上に保護膜を形
成し、第一導電層上の第二絶縁膜，第三絶縁膜，半導体
素子及び保護膜にコンタクトホールを形成し、コンタク
トホールを埋め込むように第二導電層を形成し、半導体
素子は第二導電層を介して第一導電層に電気的に接続さ
れるので、高電位の引き出し領域が、半導体素子の低電
位領域を含む素子形成シリコン層と、厚い第二絶縁層に
より離間されているので、素子形成シリコン層内に空乏
層を形成することがなく、第一導電層及び第二導電層に
高電位を印加したことによる表面でのブレークダウンが
起こらず、また、第二導電層と半導体素子とのコンタク
ト構造は３次元的であるため、従来と表面積が同じであ
れば接触面積が増大し、それによってコンタクト抵抗を
低減でき、また、第二導電層は、半導体素子の電熱路の
働きを有するため、半導体素子と第二導電層との接触面
積が増大することにより熱伝導率が向上し、また、第一
導電層は、熱伝導率の大きい第一絶縁層上に形成され、
第一絶縁層は支持体シリコン基板上に形成されているの
で、熱は第一絶縁層を通して支持体シリコン基板に伝え
られ、支持体シリコン基板は良好なヒートシンクとして
機能し、また、アライメントマーク形成のための工程が
増加することがなく、また、アライメントマーク上に第
二絶縁膜及び第三絶縁膜を形成しているため、アライメ
ントマークを保護するための工程を行う必要がなく、更
に、アライメントマークを基準として半導体素子の形成
の位置合わせを行うようにすれば、第一導電層と同時に
アライメントマークを形成するようにしているため、半
導体素子と第一導電層との位置合わせを容易に行うこと
ができ、耐圧を低下させることなく、高効率の放熱効果
を有し、かつ、容易にアライメントマークを形成するこ
とのできる半導体装置の製造方法を提供することができ
た。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置の製造工
程を示す略断面図である。

【図２】本実施形態に係る半導体装置の上面から見た状
態を示す略平面図である。

【図３】従来例に係る半導体装置の製造工程を示す略断
面図である。

【図４】従来例に係る半導体装置の上面から見た状態を
示す略平面図である。

【図５】従来例に係る半導体装置を示す模式図であり、
（ａ）は略断面図を示し、（ｂ）は上面から見た状態を
示す略平面図である。

【符号の説明】

１支持体シリコン基板２ポリシリコン膜３配線４アライメントマーク５シリコン酸化膜６活性シリコン基板７シリコン酸化膜８活性シリコン層９シリコン酸化膜１０，１１半導体素子１２シリコン酸化膜１３コンタクトホール１４配線１５支持体シリコン基板１６絶縁層１７活性シリコン層１８コンタクトホール１９配線２０溝

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木裕二大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者高野仁路大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者吉田岳司大阪府門真市大字門真1048番地松下電工株式会社内

Claims

【特許請求の範囲】

【請求項１】支持体シリコン基板と、該支持体シリコ
ン基板上に形成された高熱伝導率を有する第一絶縁層
と、該第一絶縁層上に形成された所定形状にパターニン
グされた第一導電層と、前記第一絶縁層及び前記第一導
電層上に形成された第二絶縁層と、該第二絶縁層上に形
成された素子形成シリコン層と、該素子形成シリコン層
内に形成された素子間分離層と、該素子間分離層により
素子間分離された前記素子形成シリコン層内に形成され
た半導体素子と、前記素子形成シリコン層上に形成され
た保護膜と、前記第一導電層上の前記第二絶縁膜，前記
半導体素子及び前記保護膜に形成されたコンタクトホー
ルと、該コンタクトホールを埋め込むように形成された
第二導電層とを有してなり、前記半導体素子は、前記第
二導電層を介して前記第一導電層に電気的に接続される
ことを特徴とする半導体装置。
【請求項２】前記第一絶縁層上に前記第一導電層を形
成する際に、同時に前記第一絶縁層上にアライメントマ
ークを形成するようにしたことを特徴とする請求項１記
載の半導体装置。
【請求項３】支持体シリコン基板上に高熱伝導率を有
する第一絶縁層を形成し、該第一絶縁層上に導電層を形
成し、該導電層をフォトリソグラフィ技術及びエッチン
グ技術により所定形状にパターニングすることにより第
一導電層及びアライメントマークを形成し、前記第一絶
縁層，前記第一導電層及び前記アライメントマーク上に
第二絶縁層を形成し、表面に第三絶縁層を有する素子形
成シリコン基板を別途用意し、前記第二絶縁層と前記第
三絶縁層とを張り合わせ、前記素子形成シリコン基板を
研削，研磨を行うことにより薄膜化して素子形成シリコ
ン層を形成し、該素子形成シリコン層内の所望の位置に
素子間分離層を形成することにより前記素子形成シリコ
ン層の素子間分離を行い、素子間分離された前記素子形
成シリコン層内に半導体素子を形成し、前記素子形成シ
リコン層上に保護膜を形成し、前記第一導電層上の前記
第二絶縁膜，前記第三絶縁膜，前記半導体素子及び保護
膜にコンタクトホールを形成し、該コンタクトホールを
埋め込むように第二導電層を形成し、前記半導体素子は
前記第二導電層を介して前記第一導電層に電気的に接続
されることを特徴とする半導体装置の製造方法。