JP2003289144A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 素子分離形成時の応力を緩和し、応力による
駆動電流の低下を抑制する半導体装置およびその製造方
法を提供する。 【解決手段】 支持シリコン基板１００上に、例えばシ
リコン酸化膜からなるＢＯＸ層１０１が積層されてい
る。さらに、ＢＯＸ層１０１の素子領域上に、第１のシ
リコン窒化膜１０２（応力緩和層）が形成されている。
そして、第１のシリコン窒化膜１０２上に、例えば単結
晶シリコンからなるＳＯＩ層１０４が形成されている。
また、ＢＯＸ層１０１上の素子分離領域には、ＳＴＩ１
０８が形成されている。ＳＴＩ１０８はシリコン酸化膜
で形成されており、これにより各素子を電気的に離間し
ている。ＳＯＩ層１０４よりも下層、且つ、ＳＯＩ層１
０４と同一パターンで、第１のシリコン窒化膜１０２を
形成することにより、ＳＯＩ層１０４に内在する応力を
緩和している。
駆動電流の低下を抑制する半導体装置およびその製造方
法を提供する。 【解決手段】 支持シリコン基板１００上に、例えばシ
リコン酸化膜からなるＢＯＸ層１０１が積層されてい
る。さらに、ＢＯＸ層１０１の素子領域上に、第１のシ
リコン窒化膜１０２（応力緩和層）が形成されている。
そして、第１のシリコン窒化膜１０２上に、例えば単結
晶シリコンからなるＳＯＩ層１０４が形成されている。
また、ＢＯＸ層１０１上の素子分離領域には、ＳＴＩ１
０８が形成されている。ＳＴＩ１０８はシリコン酸化膜
で形成されており、これにより各素子を電気的に離間し
ている。ＳＯＩ層１０４よりも下層、且つ、ＳＯＩ層１
０４と同一パターンで、第１のシリコン窒化膜１０２を
形成することにより、ＳＯＩ層１０４に内在する応力を
緩和している。
Description
【０００１】
【発明の属する技術分野】本発明は、特にＳＯＩウェハ
を用いた半導体装置およびその製造方法に関するもので
ある。
を用いた半導体装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】図１１は、従来におけるＳＯＩ（Silico
n On Insulator）ウェハを用いた半導体装置の断面図で
ある。従来のＳＯＩウェハは、支持シリコン基板２００
上にシリコン酸化膜からなるＢＯＸ層２０１が形成され
ている。さらにＢＯＸ層２０１上に、単結晶シリコンか
らなるＳＯＩ層２０２が形成され、ＳＯＩウェハを形成
している。
n On Insulator）ウェハを用いた半導体装置の断面図で
ある。従来のＳＯＩウェハは、支持シリコン基板２００
上にシリコン酸化膜からなるＢＯＸ層２０１が形成され
ている。さらにＢＯＸ層２０１上に、単結晶シリコンか
らなるＳＯＩ層２０２が形成され、ＳＯＩウェハを形成
している。
【０００３】ＳＯＩ層２０２上には素子が形成されてい
る。また、各素子を電気的に分離するための素子分離領
域に、ＳＴＩ２０３が形成されている。ＳＴＩ２０３内
には、シリコン酸化膜が埋設されている。
る。また、各素子を電気的に分離するための素子分離領
域に、ＳＴＩ２０３が形成されている。ＳＴＩ２０３内
には、シリコン酸化膜が埋設されている。
【０００４】そして、素子領域のＳＯＩ層２０２中に、
一導電型の不純物がインプラされ、ウェル／チャネル拡
散層が形成されている。また、ＳＯＩ層２０２上に、シ
リコン酸化膜からなるゲート絶縁膜２０５が形成され、
ゲート絶縁膜２０５上に多結晶シリコンからなるゲート
電極２０６が形成されている。さらに、ゲート電極２０
６の側壁には、シリコン酸化膜およびシリコン窒化膜か
らなるサイドウォール２０７が形成されている。また、
図示されていないが、ゲート電極２０６上およびソース
・ドレイン領域のＳＯＩ層２０２上にはＣｏサリサイド
が形成されている。
一導電型の不純物がインプラされ、ウェル／チャネル拡
散層が形成されている。また、ＳＯＩ層２０２上に、シ
リコン酸化膜からなるゲート絶縁膜２０５が形成され、
ゲート絶縁膜２０５上に多結晶シリコンからなるゲート
電極２０６が形成されている。さらに、ゲート電極２０
６の側壁には、シリコン酸化膜およびシリコン窒化膜か
らなるサイドウォール２０７が形成されている。また、
図示されていないが、ゲート電極２０６上およびソース
・ドレイン領域のＳＯＩ層２０２上にはＣｏサリサイド
が形成されている。
【０００５】また、素子領域および素子分離領域上にシ
リコン酸化膜からなる層間絶縁膜２０８が堆積されてい
る。素子領域のゲート領域およびソース・ドレイン領域
上の層間絶縁膜２０８にコンタクトホールが形成され、
バリアメタルとタングステンでコンタクトホールが埋め
込まれ、コンタクト２０９が形成されている。そして、
コンタクト２０９上には、Ａｌ配線２１０が形成されて
いる。
リコン酸化膜からなる層間絶縁膜２０８が堆積されてい
る。素子領域のゲート領域およびソース・ドレイン領域
上の層間絶縁膜２０８にコンタクトホールが形成され、
バリアメタルとタングステンでコンタクトホールが埋め
込まれ、コンタクト２０９が形成されている。そして、
コンタクト２０９上には、Ａｌ配線２１０が形成されて
いる。
【０００６】
【発明が解決しようとする課題】Ａｌ配線２１０に外部
から電圧を加えることによって、Ａｌ配線２１０からコ
ンタクト２０９、そしてゲート電極２０６に電界が加わ
り、チャネル部分に反転層が出来ることによって、ＭＯ
ＳＦＥＴの素子として機能する。
から電圧を加えることによって、Ａｌ配線２１０からコ
ンタクト２０９、そしてゲート電極２０６に電界が加わ
り、チャネル部分に反転層が出来ることによって、ＭＯ
ＳＦＥＴの素子として機能する。
【０００７】しかしながら、このような従来の半導体装
置では、素子分離領域形成時に素子分離領域に挟まれた
ＳＯＩ層２０２に高い圧縮応力がかかる。この高い圧縮
応力値は、ＭＯＳトランジスタにおいて、駆動電流を低
下させてしまう原因となっている。
置では、素子分離領域形成時に素子分離領域に挟まれた
ＳＯＩ層２０２に高い圧縮応力がかかる。この高い圧縮
応力値は、ＭＯＳトランジスタにおいて、駆動電流を低
下させてしまう原因となっている。
【０００８】本発明の目的は、素子分離形成時の応力を
緩和し、応力による駆動電流の低下を抑制する半導体装
置およびその製造方法を提供することである。
緩和し、応力による駆動電流の低下を抑制する半導体装
置およびその製造方法を提供することである。
【０００９】
【課題を解決するための手段】この発明による半導体装
置は、支持シリコン基板上に形成されたシリコン酸化膜
からなるＢＯＸ層と、前記ＢＯＸ層の素子領域上に形成
された応力緩和層と、前記応力緩和層上に形成された単
結晶シリコンからなるＳＯＩ層と、前記ＳＯＩ層表面に
形成されたゲート領域となる一導電型のチャネル拡散層
と、前記ＳＯＩ層表面に互いに離間して形成された逆導
電型のソースまたはドレイン拡散層と、前記ＢＯＸ層の
素子分離領域上に形成された素子分離と、前記ＳＯＩ層
のゲート領域上にゲート絶縁膜を介して形成された一導
電型のゲート電極と、前記ゲート電極の側面に形成され
たサイドウォールとを具備することを特徴としている。
置は、支持シリコン基板上に形成されたシリコン酸化膜
からなるＢＯＸ層と、前記ＢＯＸ層の素子領域上に形成
された応力緩和層と、前記応力緩和層上に形成された単
結晶シリコンからなるＳＯＩ層と、前記ＳＯＩ層表面に
形成されたゲート領域となる一導電型のチャネル拡散層
と、前記ＳＯＩ層表面に互いに離間して形成された逆導
電型のソースまたはドレイン拡散層と、前記ＢＯＸ層の
素子分離領域上に形成された素子分離と、前記ＳＯＩ層
のゲート領域上にゲート絶縁膜を介して形成された一導
電型のゲート電極と、前記ゲート電極の側面に形成され
たサイドウォールとを具備することを特徴としている。
【００１０】また、この発明による半導体装置の製造方
法は、支持シリコン基板上にシリコン酸化膜を積層し、
ＢＯＸ層を形成する工程と、前記ＢＯＸ層上に第１のシ
リコン窒化膜を積層し、応力緩和層を形成する工程と、
前記応力緩和層上に単結晶シリコンを積層し、ＳＯＩ層
を形成する工程と、素子分離領域上の前記応力緩和層お
よび前記ＳＯＩ層をエッチング除去しトレンチを形成
し、前記トレンチ内をシリコン酸化膜で埋め込み、素子
分離を形成する工程と、前記ＳＯＩ層内に一導電型の不
純物をイオン注入し、ウェル・チャネル拡散層を形成す
る工程と、前記ＳＯＩ層上のゲート領域にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記ゲート電極をマスクとして、前記
ＳＯＩ層内に逆導電型の不純物をイオン注入し、ソース
およびドレイン拡散層を形成する工程と、前記ゲート電
極の側面にサイドウォールを形成する工程とを具備する
ことを特徴としている。
法は、支持シリコン基板上にシリコン酸化膜を積層し、
ＢＯＸ層を形成する工程と、前記ＢＯＸ層上に第１のシ
リコン窒化膜を積層し、応力緩和層を形成する工程と、
前記応力緩和層上に単結晶シリコンを積層し、ＳＯＩ層
を形成する工程と、素子分離領域上の前記応力緩和層お
よび前記ＳＯＩ層をエッチング除去しトレンチを形成
し、前記トレンチ内をシリコン酸化膜で埋め込み、素子
分離を形成する工程と、前記ＳＯＩ層内に一導電型の不
純物をイオン注入し、ウェル・チャネル拡散層を形成す
る工程と、前記ＳＯＩ層上のゲート領域にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記ゲート電極をマスクとして、前記
ＳＯＩ層内に逆導電型の不純物をイオン注入し、ソース
およびドレイン拡散層を形成する工程と、前記ゲート電
極の側面にサイドウォールを形成する工程とを具備する
ことを特徴としている。
【００１１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。ＬＤＤ構造を例に説明
する。
の実施の形態について説明する。ＬＤＤ構造を例に説明
する。
【００１２】図１は、本実施の形態における半導体装置
の断面図である。支持シリコン基板１００上に、例えば
シリコン酸化膜からなるＢＯＸ層１０１が厚さ５０〜４
００ｎｍ程度積層されている。さらに、ＢＯＸ層１０１
の素子領域上に、厚さ１５０ｎｍ程度の第１のシリコン
窒化膜１０２（応力緩和層）が形成されている。そし
て、第１のシリコン窒化膜１０２上に、厚さ２ｎｍ程度
の第１のシリコン酸化膜１０３を介して、厚さ１００〜
２００ｎｍ程度の例えば単結晶シリコンからなるＳＯＩ
層１０４が形成されている。
の断面図である。支持シリコン基板１００上に、例えば
シリコン酸化膜からなるＢＯＸ層１０１が厚さ５０〜４
００ｎｍ程度積層されている。さらに、ＢＯＸ層１０１
の素子領域上に、厚さ１５０ｎｍ程度の第１のシリコン
窒化膜１０２（応力緩和層）が形成されている。そし
て、第１のシリコン窒化膜１０２上に、厚さ２ｎｍ程度
の第１のシリコン酸化膜１０３を介して、厚さ１００〜
２００ｎｍ程度の例えば単結晶シリコンからなるＳＯＩ
層１０４が形成されている。
【００１３】また、ＢＯＸ層１０１上の素子分離領域に
は、ＳＴＩ（Shallow Trench Isolation）１０８が形成
されている。ＳＴＩ１０８はシリコン酸化膜で形成され
ており、これにより各素子を電気的に離間している。
は、ＳＴＩ（Shallow Trench Isolation）１０８が形成
されている。ＳＴＩ１０８はシリコン酸化膜で形成され
ており、これにより各素子を電気的に離間している。
【００１４】素子領域のＳＯＩ層１０４表面には互いに
離間して、ソースまたはドレイン領域である拡散層が形
成されている。一方、ソース・ドレイン拡散層間のＳＯ
Ｉ層１０４表面のゲート領域には、チャネル拡散層が形
成されている。
離間して、ソースまたはドレイン領域である拡散層が形
成されている。一方、ソース・ドレイン拡散層間のＳＯ
Ｉ層１０４表面のゲート領域には、チャネル拡散層が形
成されている。
【００１５】そして、これら拡散層が形成されたＳＯＩ
層１０４のゲート領域上には、厚さ２ｎｍ程度の例えば
シリコン酸化膜からなるゲート絶縁膜１０９が形成され
ている。さらに、ゲート絶縁膜１０９上には、厚さ１７
５ｎｍ程度の例えば多結晶シリコンからなるゲート電極
１１０が形成されている。また、ゲート電極１１０側壁
には、シリコン酸化膜およびシリコン窒化膜の層からな
るサイドウォールが形成されている。尚、図示されてい
ないが、ゲート電極１１０上およびソース・ドレイン領
域のＳＯＩ層１０４上にはＣｏサリサイドが形成されて
いる。
層１０４のゲート領域上には、厚さ２ｎｍ程度の例えば
シリコン酸化膜からなるゲート絶縁膜１０９が形成され
ている。さらに、ゲート絶縁膜１０９上には、厚さ１７
５ｎｍ程度の例えば多結晶シリコンからなるゲート電極
１１０が形成されている。また、ゲート電極１１０側壁
には、シリコン酸化膜およびシリコン窒化膜の層からな
るサイドウォールが形成されている。尚、図示されてい
ないが、ゲート電極１１０上およびソース・ドレイン領
域のＳＯＩ層１０４上にはＣｏサリサイドが形成されて
いる。
【００１６】また、素子領域および素子分離領域上に、
例えばシリコン酸化膜からなる層間絶縁膜１１４が堆積
されている。素子領域のゲート領域およびソース・ドレ
イン領域上の層間絶縁膜１１４にコンタクトホールが形
成され、バリアメタルとタングステンでコンタクトホー
ル内が埋め込まれ、コンタクト１１５が形成されてい
る。そして、コンタクト１１５上にＡｌ配線１１６が形
成され、素子と電気的に接続されている。
例えばシリコン酸化膜からなる層間絶縁膜１１４が堆積
されている。素子領域のゲート領域およびソース・ドレ
イン領域上の層間絶縁膜１１４にコンタクトホールが形
成され、バリアメタルとタングステンでコンタクトホー
ル内が埋め込まれ、コンタクト１１５が形成されてい
る。そして、コンタクト１１５上にＡｌ配線１１６が形
成され、素子と電気的に接続されている。
【００１７】次に、本実施の形態における半導体装置の
製造方法について、図１〜図９を用いて説明する。支持
シリコン基板１００上に、厚さ５０〜４００ｎｍ程度の
例えばシリコン酸化膜からなるＢＯＸ層１０１を形成す
る。また、ＢＯＸ層１０１上に、厚さ１５０ｎｍ程度の
第１のシリコン窒化膜１０２（応力緩和層）を積層す
る。さらに、第１のシリコン窒化膜１０２上に、厚さ２
ｎｍ程度の第１のシリコン酸化膜１０３および厚さ２０
０ｎｍ程度の例えば単結晶シリコンからなるＳＯＩ層１
０４を順に積層する。
製造方法について、図１〜図９を用いて説明する。支持
シリコン基板１００上に、厚さ５０〜４００ｎｍ程度の
例えばシリコン酸化膜からなるＢＯＸ層１０１を形成す
る。また、ＢＯＸ層１０１上に、厚さ１５０ｎｍ程度の
第１のシリコン窒化膜１０２（応力緩和層）を積層す
る。さらに、第１のシリコン窒化膜１０２上に、厚さ２
ｎｍ程度の第１のシリコン酸化膜１０３および厚さ２０
０ｎｍ程度の例えば単結晶シリコンからなるＳＯＩ層１
０４を順に積層する。
【００１８】さらに、図２に示すように、ＳＯＩ層１０
４上に順に、厚さ５ｎｍ程度の第２のシリコン酸化膜１
０５、厚さ１５０ｎｍ程度の第２のシリコン窒化膜１０
６、マスク材１０７を積層する。
４上に順に、厚さ５ｎｍ程度の第２のシリコン酸化膜１
０５、厚さ１５０ｎｍ程度の第２のシリコン窒化膜１０
６、マスク材１０７を積層する。
【００１９】続いて、マスク材１０７上にレジスト（図
示せず）を塗布し、光学的パターニングを行う。レジス
トをマスクとして、マスク材１０７、第２のシリコン窒
化膜１０６、第２のシリコン酸化膜１０５を順にエッチ
ングし、除去する。そして、レジストを除去する。さら
に、マスク材１０７をマスクとして、ＳＯＩ層１０４、
第１のシリコン酸化膜１０３、第１のシリコン窒化膜１
０２を順にエッチングし、ＳＴＩトレンチ１０８を形成
する。そして、マスク材１０７を除去する（図３）。
示せず）を塗布し、光学的パターニングを行う。レジス
トをマスクとして、マスク材１０７、第２のシリコン窒
化膜１０６、第２のシリコン酸化膜１０５を順にエッチ
ングし、除去する。そして、レジストを除去する。さら
に、マスク材１０７をマスクとして、ＳＯＩ層１０４、
第１のシリコン酸化膜１０３、第１のシリコン窒化膜１
０２を順にエッチングし、ＳＴＩトレンチ１０８を形成
する。そして、マスク材１０７を除去する（図３）。
【００２０】次に、例えばシリコン酸化膜をＳＯＩウェ
ハ全面に堆積させ、ＳＴＩトレンチ１０８内を埋める。
そして、堆積させたシリコン酸化膜を第２のシリコン窒
化膜１０６上の高さまでポリッシングして平坦化させ、
その後１０００℃以上でアニール処理を行う。そして、
第２のシリコン窒化膜１０６および第２のシリコン酸化
膜１０５をウエットエッチングにより剥離する（図
４）。
ハ全面に堆積させ、ＳＴＩトレンチ１０８内を埋める。
そして、堆積させたシリコン酸化膜を第２のシリコン窒
化膜１０６上の高さまでポリッシングして平坦化させ、
その後１０００℃以上でアニール処理を行う。そして、
第２のシリコン窒化膜１０６および第２のシリコン酸化
膜１０５をウエットエッチングにより剥離する（図
４）。
【００２１】次に、ＳＯＩ層１０４上に、厚さ８ｎｍ程
度の犠牲酸化膜（図示せず）を塗布する。素子領域とな
るＳＯＩ層１０４に一導電型の不純物をイオン注入し、
１０００℃以上の熱処理を行い、ＳＯＩ層１０４表面に
一導電型のチャネル拡散層を形成する。そして、犠牲酸
化膜をウエットエッチングにより除去する。（図５）続
いて、ＳＯＩ層１０４上に、ゲート絶縁膜１０９となる
厚さ２ｎｍ程度の例えばシリコン酸化膜を堆積する。さ
らに、多結晶シリコンを厚さ１７５ｎｍ程度、ゲート絶
縁膜１０９上に堆積する。この多結晶シリコンを、光学
的パターニングとドライエッチングにより加工し、ゲー
ト電極１１０を形成する。また、ＳＯＩ層１０４上に露
出しているシリコン酸化膜を、ゲート電極１１０をマス
クとして、ウエットエッチングにより除去し、ゲート絶
縁膜１０９を形成する（図６）。
度の犠牲酸化膜（図示せず）を塗布する。素子領域とな
るＳＯＩ層１０４に一導電型の不純物をイオン注入し、
１０００℃以上の熱処理を行い、ＳＯＩ層１０４表面に
一導電型のチャネル拡散層を形成する。そして、犠牲酸
化膜をウエットエッチングにより除去する。（図５）続
いて、ＳＯＩ層１０４上に、ゲート絶縁膜１０９となる
厚さ２ｎｍ程度の例えばシリコン酸化膜を堆積する。さ
らに、多結晶シリコンを厚さ１７５ｎｍ程度、ゲート絶
縁膜１０９上に堆積する。この多結晶シリコンを、光学
的パターニングとドライエッチングにより加工し、ゲー
ト電極１１０を形成する。また、ＳＯＩ層１０４上に露
出しているシリコン酸化膜を、ゲート電極１１０をマス
クとして、ウエットエッチングにより除去し、ゲート絶
縁膜１０９を形成する（図６）。
【００２２】次に、ＳＯＩ層１０４表面のソース・ドレ
イン拡散層の形成を行う。ＳＯＩ層１０４上に第３のシ
リコン酸化膜１１１を堆積する。そして、ＳＯＩ層１０
４のソース・ドレイン領域に、ウェル・チャネル領域と
は異なる導電型（逆導電型）の不純物をイオン注入す
る。約８００度、１０秒程度の熱処理を行い、ソース・
ドレイン拡散層を形成する（図７）。
イン拡散層の形成を行う。ＳＯＩ層１０４上に第３のシ
リコン酸化膜１１１を堆積する。そして、ＳＯＩ層１０
４のソース・ドレイン領域に、ウェル・チャネル領域と
は異なる導電型（逆導電型）の不純物をイオン注入す
る。約８００度、１０秒程度の熱処理を行い、ソース・
ドレイン拡散層を形成する（図７）。
【００２３】さらに、第３のシリコン酸化膜１１１上
に、厚さ２０ｎｍ程度の第４のシリコン酸化膜１１２お
よび厚さ７０ｎｍ程度の第３のシリコン窒化膜１１３を
堆積する。そして、異方性エッチングにより、第３のシ
リコン窒化膜１１３、第４のシリコン酸化膜１１２およ
び第３のシリコン酸化膜１１１をエッチングし、ゲート
電極１１０の側面にサイドウォールを形成する（図
８）。
に、厚さ２０ｎｍ程度の第４のシリコン酸化膜１１２お
よび厚さ７０ｎｍ程度の第３のシリコン窒化膜１１３を
堆積する。そして、異方性エッチングにより、第３のシ
リコン窒化膜１１３、第４のシリコン酸化膜１１２およ
び第３のシリコン酸化膜１１１をエッチングし、ゲート
電極１１０の側面にサイドウォールを形成する（図
８）。
【００２４】そして、ゲート電極１１０およびサイドウ
ォール（第３のシリコン酸化膜１１１、第４のシリコン
酸化膜１１２および第３のシリコン窒化膜１１３）をマ
スクとして、再度ＳＯＩ層１０４のソース・ドレイン領
域に逆導電型の不純物をイオン注入し、１０００℃以上
のアニールを行う。こうして、ＬＤＤ構造のソース・ド
レイン拡散層が形成される。
ォール（第３のシリコン酸化膜１１１、第４のシリコン
酸化膜１１２および第３のシリコン窒化膜１１３）をマ
スクとして、再度ＳＯＩ層１０４のソース・ドレイン領
域に逆導電型の不純物をイオン注入し、１０００℃以上
のアニールを行う。こうして、ＬＤＤ構造のソース・ド
レイン拡散層が形成される。
【００２５】続いて、サリサイド技術を用い、ＳＯＩ層
１０４上およびゲート電極１１０上にＣｏサリサイド
（図示せず）を形成する。さらに、ＳＯＩウェハ全面
に、例えばシリコン酸化膜からなる層間絶縁膜１１４を
堆積する。パターンニング、エッチング加工を行い、Ｓ
ＯＩ層１０４のゲート領域およびソース・ドレイン領域
上にコンタクトホールを形成する。コンタクトホール内
側面にバリアメタル、そして、タングステンを埋め込
む。平坦化技術を用い、層間絶縁膜１１４上に露出した
タングステンおよびバリアメタルを削り取り、さらに層
間絶縁膜１１４を平坦化して、コンタクト１１５を形成
する。
１０４上およびゲート電極１１０上にＣｏサリサイド
（図示せず）を形成する。さらに、ＳＯＩウェハ全面
に、例えばシリコン酸化膜からなる層間絶縁膜１１４を
堆積する。パターンニング、エッチング加工を行い、Ｓ
ＯＩ層１０４のゲート領域およびソース・ドレイン領域
上にコンタクトホールを形成する。コンタクトホール内
側面にバリアメタル、そして、タングステンを埋め込
む。平坦化技術を用い、層間絶縁膜１１４上に露出した
タングステンおよびバリアメタルを削り取り、さらに層
間絶縁膜１１４を平坦化して、コンタクト１１５を形成
する。
【００２６】そして、層間絶縁膜１１４上に例えばアル
ミニウムを堆積し、光学的パターンニング、エッチング
加工を行い、Ａｌ配線１１６を形成する（図１）。
ミニウムを堆積し、光学的パターンニング、エッチング
加工を行い、Ａｌ配線１１６を形成する（図１）。
【００２７】図１０は、従来および本実施の形態の半導
体装置をシミュレーションしたグラフである。このシミ
ュレーションに用いた半導体装置のＳＯＩ層は、３×１
４μｍである。グラフの横軸にＳＯＩ層中心からＳＴＩ
までの距離（μｍ）、縦軸に圧縮応力値（ＭＰａ）を示
している。図１０からわかるように、ＳＯＩ層中心部分
（０μｍ）の圧縮応力値が、従来技術において８０ＭＰ
ａであるのに対し、本実施の形態においては３０ＭＰａ
となっている。本実施の形態の半導体装置は、圧縮応力
値を低減させることがシミュレーション結果からわか
る。
体装置をシミュレーションしたグラフである。このシミ
ュレーションに用いた半導体装置のＳＯＩ層は、３×１
４μｍである。グラフの横軸にＳＯＩ層中心からＳＴＩ
までの距離（μｍ）、縦軸に圧縮応力値（ＭＰａ）を示
している。図１０からわかるように、ＳＯＩ層中心部分
（０μｍ）の圧縮応力値が、従来技術において８０ＭＰ
ａであるのに対し、本実施の形態においては３０ＭＰａ
となっている。本実施の形態の半導体装置は、圧縮応力
値を低減させることがシミュレーション結果からわか
る。
【００２８】本実施の形態において、ＳＯＩ層１０４よ
りも下層、且つ、ＳＯＩ層１０４と同一パターンで、第
１のシリコン窒化膜１０２を形成することにより、ＳＯ
Ｉ層１０４に内在する応力を緩和することができる。圧
縮応力値の低減により、駆動電流の低下を抑制すること
ができる。
りも下層、且つ、ＳＯＩ層１０４と同一パターンで、第
１のシリコン窒化膜１０２を形成することにより、ＳＯ
Ｉ層１０４に内在する応力を緩和することができる。圧
縮応力値の低減により、駆動電流の低下を抑制すること
ができる。
【００２９】また、第１のシリコン窒化膜１０２とＳＯ
Ｉ層１０４の間に、薄い第１のシリコン酸化膜１０３を
介することによって、ＳＯＩ層１０４下部面での界面準
位を抑制することができる。
Ｉ層１０４の間に、薄い第１のシリコン酸化膜１０３を
介することによって、ＳＯＩ層１０４下部面での界面準
位を抑制することができる。
【００３０】尚、上記説明では、第１のシリコン窒化膜
１０２とＳＯＩ層１０４の間に、薄い第１のシリコン酸
化膜１０３を形成する場合について説明したが、この第
１のシリコン酸化膜１０３を介さず、第１のシリコン酸
化膜１０２上にＳＯＩ層１０４を形成してもよい。
１０２とＳＯＩ層１０４の間に、薄い第１のシリコン酸
化膜１０３を形成する場合について説明したが、この第
１のシリコン酸化膜１０３を介さず、第１のシリコン酸
化膜１０２上にＳＯＩ層１０４を形成してもよい。
【００３１】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００３２】
【発明の効果】本実施の形態において、ＳＯＩ層１０４
よりも下層、且つ、ＳＯＩ層１０４と同一パターンで、
第１のシリコン窒化膜１０２を形成することにより、Ｓ
ＴＩ形成後のＳＯＩ層１０４に内在する応力を緩和する
ことができる。圧縮応力値の低減により、駆動電流の低
下を抑制することができる。
よりも下層、且つ、ＳＯＩ層１０４と同一パターンで、
第１のシリコン窒化膜１０２を形成することにより、Ｓ
ＴＩ形成後のＳＯＩ層１０４に内在する応力を緩和する
ことができる。圧縮応力値の低減により、駆動電流の低
下を抑制することができる。
【００３３】また、第１のシリコン窒化膜１０２とＳＯ
Ｉ層１０４の間に、薄い第１のシリコン酸化膜１０３を
介することによって、ＳＯＩ層下部面での界面準位を抑
制することができる。
Ｉ層１０４の間に、薄い第１のシリコン酸化膜１０３を
介することによって、ＳＯＩ層下部面での界面準位を抑
制することができる。
【図１】本実施の形態における半導体装置の断面図。
【図２】本実施の形態における半導体装置の製造工程
図。
図。
【図３】本実施の形態における半導体装置の製造工程
図。
図。
【図４】本実施の形態における半導体装置の製造工程
図。
図。
【図５】本実施の形態における半導体装置の製造工程
図。
図。
【図６】本実施の形態における半導体装置の製造工程
図。
図。
【図７】本実施の形態における半導体装置の製造工程
図。
図。
【図８】本実施の形態における半導体装置の製造工程
図。
図。
【図９】本実施の形態における半導体装置の製造工程
図。
図。
【図１０】従来および本実施の形態における半導体装置
をシミュレーションしたグラフ。
をシミュレーションしたグラフ。
【図１１】従来における半導体装置の断面図。
【符号の説明】
１００，２００…支持シリコン基板
１０１，２０１…ＢＯＸ層
１０２…第１のシリコン窒化膜（応力緩和層）
１０３…第１のシリコン酸化膜
１０４，２０２…ＳＯＩ層
１０８，２０３…ＳＴＩ
１０９，２０５…ゲート絶縁膜
１１０，２０６…ゲート電極
１１４，２０８…層間絶縁膜
１１５，２０９…コンタクト
１１６，２１０…Ａｌ配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 藤井 修
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F032 AA03 AA35 AA44 AA77 BB01
CA17 DA24 DA33 DA74
5F110 AA07 CC02 DD05 DD13 DD14
DD17 EE05 EE09 EE14 EE32
EE42 FF02 FF27 GG02 GG13
GG52 HJ13 HJ23 HL01 HL03
HL04 HL12 HM15 NN02 NN23
NN33 NN65 QQ11 QQ19
Claims (5)
- 【請求項１】支持シリコン基板上に形成されたシリコン
酸化膜からなるＢＯＸ層と、 前記ＢＯＸ層の素子領域上に形成された応力緩和層と、 前記応力緩和層上に形成された単結晶シリコンからなる
ＳＯＩ層と、 前記ＳＯＩ層表面に形成されたゲート領域となる一導電
型のチャネル拡散層と、 前記ＳＯＩ層表面に互いに離間して形成された逆導電型
のソースまたはドレイン拡散層と、 前記ＢＯＸ層の素子分離領域上に形成された素子分離
と、 前記ＳＯＩ層のゲート領域上にゲート絶縁膜を介して形
成された一導電型のゲート電極と、 前記ゲート電極の側面に形成されたサイドウォールと を具備することを特徴とする半導体装置。 - 【請求項２】前記ＳＯＩ層は、シリコン酸化膜を介して
前記応力緩和層上に形成されていることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】前記応力緩和層は、シリコン窒化膜からな
ることを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項４】支持シリコン基板上にシリコン酸化膜を積
層し、ＢＯＸ層を形成する工程と、 前記ＢＯＸ層上に第１のシリコン窒化膜を積層し、応力
緩和層を形成する工程と、 前記応力緩和層上に単結晶シリコンを積層し、ＳＯＩ層
を形成する工程と、 素子分離領域上の前記応力緩和層および前記ＳＯＩ層を
エッチング除去しトレンチを形成し、前記トレンチ内を
シリコン酸化膜で埋め込み、素子分離を形成する工程
と、 前記ＳＯＩ層内に一導電型の不純物をイオン注入し、ウ
ェル・チャネル拡散層を形成する工程と、 前記ＳＯＩ層上のゲート領域にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして、前記ＳＯＩ層内に逆導
電型の不純物をイオン注入し、ソースおよびドレイン拡
散層を形成する工程と、 前記ゲート電極の側面にサイドウォールを形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項５】前記ＳＯＩ層は、 前記応力緩和層上にシリコン酸化膜を積層する工程の
後、形成されることを特徴とする請求項４に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002090391A JP2003289144A (ja) | 2002-03-28 | 2002-03-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002090391A JP2003289144A (ja) | 2002-03-28 | 2002-03-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003289144A true JP2003289144A (ja) | 2003-10-10 |
Family
ID=29235711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002090391A Pending JP2003289144A (ja) | 2002-03-28 | 2002-03-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003289144A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911379B2 (en) | 2003-03-05 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming strained silicon on insulator substrate |
| US6949451B2 (en) * | 2003-03-10 | 2005-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | SOI chip with recess-resistant buried insulator and method of manufacturing the same |
| US7368334B2 (en) | 2003-04-04 | 2008-05-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
| US9136386B2 (en) | 2011-02-02 | 2015-09-15 | Lapis Semiconductor Co., Ltd. | SOI substrate, method of manufacturing the SOI substrate, semiconductor device, and method of manufacturing the semiconductor device |
-
2002
- 2002-03-28 JP JP2002090391A patent/JP2003289144A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911379B2 (en) | 2003-03-05 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming strained silicon on insulator substrate |
| US6949451B2 (en) * | 2003-03-10 | 2005-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | SOI chip with recess-resistant buried insulator and method of manufacturing the same |
| US7372107B2 (en) | 2003-03-10 | 2008-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | SOI chip with recess-resistant buried insulator and method of manufacturing the same |
| US7368334B2 (en) | 2003-04-04 | 2008-05-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
| US7704809B2 (en) | 2003-04-04 | 2010-04-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
| US9136386B2 (en) | 2011-02-02 | 2015-09-15 | Lapis Semiconductor Co., Ltd. | SOI substrate, method of manufacturing the SOI substrate, semiconductor device, and method of manufacturing the semiconductor device |
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