JP2009099993A - デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造 - Google Patents
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Abstract
【課題】デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造を提供する。
【解決手段】半導体デバイスは、シリコン層と、該シリコン層中に電気的接続領域を有するトランジスタと、該電気的接続領域上に形成されかつ該領域と電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れると内側に傾斜する側壁を有する。
【選択図】図14
【解決手段】半導体デバイスは、シリコン層と、該シリコン層中に電気的接続領域を有するトランジスタと、該電気的接続領域上に形成されかつ該領域と電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れると内側に傾斜する側壁を有する。
【選択図】図14
Description
本発明は、半導体装置に係わり、特に半導体装置のコンタクト構造に関する。
デュアル−ストレス・ライナ技術は、歪シリコン・プロセスとして知られ、それはn−型電界効果型トランジスタ(nFET)とp−型電界効果型トランジスタ(pFET)のうちの1つの型のトランジスタのシリコン原子間のボンドを伸ばすことにより、そしてもう一方のボンドを圧縮することにより、nFETとpFETの性能を高める。デュアル−ストレス・ライナを作るために、強い引張りのSi3N4ライナが、1又はそれより多くのpFETとnFETを含んでいる半導体デバイス全体を覆い堆積される。この膜は、その後パターニングされ、そしてpFET領域からエッチングされる。次に、強い圧縮のSi3N4ライナが、堆積され、そしてこの膜は、その後パターニングされ、そしてnFET領域からエッチングされる。
デュアル−ストレス・ライナ技術は、nFETとpFETの両方の性能を向上させることが知られている。しかしながら、2つのストレス・ライナ材料が、それぞれ、nFETとpFETに対して必要とされる。水分又は可動イオンが製造のバックエンド(BEOL)プロセスの間にFETへ侵入することを防止するために、2つのライナ材料がいかなるボイドを又はそれらの間に継ぎ目を持たないことが重要である。これは、2つのライナ材料が重なることが必要であることを意味する。
ライナ膜が付けられた後で、コンタクト構造のプラグは、所望の場所のライナ材料中にホールをエッチングし、次にプラグを形成するために所望の金属でそのホールを埋めることにより追加される。
しかしながら、コンタクト構造(それはプラグとコンタクトの両方を含む)の配置を決定するときに、あるコンタクト構造は、チップのその重なり領域の近くに、又は直接その上にさえ配置されることも必要である。重なり領域のライナ厚さは、重ならない領域の2倍の厚さであるため、重なり領域と重ならない領域の両方で、あるコンタクト・ホールにアンダー・エッチング又はオーバー・エッチングをもたらすことなくコンタクト・ホールを同時にエッチすることは困難であり得る。アンダー・エッチングは、意図しない回路のオープンをもたらし、そしてオーバー・エッチングは、デバイスを破壊する又は少なくとも性能を著しく損なうことがある。
その上、エッチング・プロセスの本質により、プラグのために形成されるホールは、内側に傾斜する側面を有し、その結果、結果としてのプラグは、上部よりも底部で小さい。すなわち、テーパの付いたプラグは、90°よりも大きな底部内側テーパ角で形成される。プラグの底面とシリコン層の間のコンタクト・エリアが小さくなるほど、そのコンタクト・エリアの抵抗は大きくなる。あるプラグとそのプラグにより取り扱われる回路素子との間のコンタクト抵抗が可能な限り小さいことが一般に好ましい。より高いコンタクト抵抗は、性能を低下させ、そして電力消費を増加させる。
例えば、図1に示されるように、nFET2とpFET3は、シリコン層1上に形成される。ダミー・ゲート又はポリ配線4は、nFET2とpFET3との間に形成される。第1シリコン・ナイトライド層5(引張りストレス・ライナ)は、シリコン層に付けられ、そして第1シリコン・ナイトライド層の一部は、除去される。第2シリコン・ナイトライド層6(圧縮ストレス・ライナ)は、シリコン層に付けられ、そして第2シリコン・ナイトライド層の一部は、除去される。プラグ7aと7bは、次にシリコン・ナイトライド層にホールをエッチングし、そしてそのホールを埋めることにより付加される。プラグのエッチングは、一般的に全半導体ウェハにわたり同時に行われる。
シリコン・ナイトライドの厚さが不均一であるために、シリコン・ナイトライドの一部は、オーバー・エッチされる又はアンダー・エッチされることがある。例えば、図1では、引張りストレス・ライナ5と圧縮ストレス・ライナ6の重なりは、その重なり領域でアンダー・エッチングを引き起こす。アンダー・エッチングは、例えば、プラグ7bがシリコン層1に接触しないことをもたらし、pFET3の性能に影響を及ぼすギャップ又はオープン・エリアを形成する。
半導体デバイスにおいてそれぞれの回路素子と適切なコンタクトを有するプラグを生成することが望まれる。プラグの底面とシリコン層との間に大きなコンタクト・エリアを与えることは、それらの間の抵抗を低減させるために、同様に望ましい。
したがって、本明細書は、シリコン層と;該シリコン層中に電気的接続領域を有するトランジスタと;該電気的接続領域上に形成されかつ該領域に電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れるにつれ内側に傾斜する側壁を有する、半導体デバイスを形成することを記述する。
本明細書は、シリコン層と、該シリコン層上に形成されたゲートを有するFETとを有する半導体デバイスを形成することを同様に記述する。金属層は、該シリコン層上に設けられ、そして該FETのソース又はドレインに電気的に接続され、該金属層は該シリコン層から離れるにつれ内側に傾斜する側壁を有する。
本明細書は、半導体デバイスを製造するための方法を同様に記述する。ポリシリコン層は、シリコン層上の絶縁膜上に形成されることができる。金属層は、該シリコン層上と該ポリシリコン層上に形成されることができる。該金属層の一部は、該金属層の少なくともある部分が該シリコン層上に設けられて残るように除去されることができる。
これらの態様及び他の態様は、下記の例示の実施形態の詳細な説明を考慮すると明瞭になるであろう。
より完全な理解は、添付した図面を考慮して下記の説明を参照することにより得られることができる。図面では、類似の参照番号は類似の特徴を示す。
逆テーパを有する導電性プラグを形成することは、図1に示されたようなアンダー・エッチングの問題、同様にオーバー・エッチングの問題を回避することを可能にすることが、明らかにされてきている。逆テーパが、単一ライナ・プロセスとデュアル−ストレス・ライナ・プロセスの両方を含む、プラグを提供するいずれかのプロセスにより使用され得ることが、さらに明らかにされてきており、そのプロセスは本構造でない場合には望ましくないオープン・エリアを結果としてもたらすことがある。
図2−図4は、pFETとnFETの両方の領域を有し、各pFETとnFETのソースとドレインを電気的にそして物理的に接続するプラグを有する半導体デバイスを図示する。
具体的に、図2は、シリコン層1と電気的にそして直接物理的に接触するテーパ付きプラグ7を有し、そして90°より小さい、例えば、80から87°までの範囲のような87°以下の底面内側テーパ角を有する構造を示す。図15参照。
プラグ7の側壁7xの鋭角の内側テーパ角は、内側テーパ角が鈍角である場合と比較して、シリコン層1との電気的コンタクトの際により大きな底面積を与えることができる。コンタクト面積が大きいほど、プラグ7とシリコン層1との間の抵抗Rは小さくなる。その上、ゲート2,3とそれぞれのテーパ付きプラグ7との間の寄生容量Cは、一般にゲートと同じサイズの従来プラグ構造との間の容量にほぼ等しい。そのため、それぞれのテーパ付きプラグ7に関係するRC伝搬遅延は、回路集積度又はレイアウトに影響することなく低減されることができる。
プラグ7は、シリコン層上への金属又は他の導電性材料のパターニングされた層として、例えば、リソグラフィ及びエッチングにより形成されることができる。一般的に、所望のゲートは、シリコン層上に既に形成されている。
図3と図4は、それぞれ少なくとも1つのバリア層8,9上に形成されたプラグ7を示す。バリア層は、本技術の知識の範囲内であり、そして異なる物質間の原子のマイグレーションを防止する又はそうでなければ低減する。ここで、プラグ7は、図2の構造と類似のテーパ付き構造そして90°未満の、例えば、80から87°までの範囲のような87°以下の底部内側テーパ角を有する。バリア層8は、図3に示されるように、それぞれのプラグ7の底面積よりも小さい面積を有することができる。又はバリア層9は、図4に示されるように、それぞれのプラグ7の底面積よりも大きな面積を有することができる。あるいは、バリア層は、それぞれのプラグ7の底面積に等しい面積を有することができる。バリア層8,9は、プラグ7を形成する前にシリコン層1上に形成される。プラグ7とバリア層8,9は、同じ材料又は別の材料を備えることができる。例えば、プラグ7とバリア層8,9は、同じ金属又は別の金属であり得る。もし、1より多くのバリア層が所定のプラグ7に対して存在する場合には、各バリア層は、同じ材料又は別の材料であり得る。
バリア層8又は9は、任意の好適な材料、例えば、チタン又はチタン・ナイトライド、から形成されることができるが、しかしこれらに限定されない。バリア層8又は9は、プラグ7とシリコン層1との間のプラグ7の底部に形成される。バリア層は、プラグの側壁7xには這い上がらない。
バリア層8又は9は、シリコン層にバリア材料を付けることにより形成されることができ、そしてバリア層8又は9の必要ない部分が、リソグラフィ及びエッチングにより除去されることができる。バリア層9の幅が各プラグ7の幅と同じになるかそれよりも大きくなる場合には、プラグ7の金属は、バリア層9のエッチングの前に又はその後で付けられることができる。すなわち、プラグ7とバリア層9は、同時にエッチされることが可能である。バリア層8の幅がプラグ7の幅よりも狭くなる場合には、バリア層8は、プラグ7を形成する前にエッチされることができ、次に所望のシリコン・ナイトライドがバリア層の厚さまで形成されることができ、そしてその後プラグ7が上に記述したように形成されることが可能である。様々な表面にバリア層を付けるための技術は、本技術の知識の範囲内である。
図5−図14は、図2にしたがった半導体デバイスを製造する方法の1つの実施形態を示す。
特に、図5は、そのシリコン層上にnFETとpFETゲート及びスペーサ構造を既に有するシリコン層1上に金属(又は他の導電性材料)層7’を形成することを図示する。いずれかの好ましい方法が、金属を付けるために使用されることができる。金属は、少なくとも所望のプラグの厚さに付けられる。
図6は、金属層7’のリソグラフィ及びエッチングの結果としてプラグ7の形成を図示する。複数のプラグ7がそれぞれシリコン層から内側に向かって形成されるテーパを有して形成されるように、金属層7’はエッチされる。背の高い構造にそのようなテーパを付けることは、標準のリソグラフィ及びエッチング技術の自然なそして本質的な結果である。
図7は、シリコン層上に第1シリコン・ナイトライド層5’を形成することを図示し、そして図8は、第1シリコン・ナイトライド層5’の一部の除去を図示する。図9は、シリコン層と第1シリコン・ナイトライド層5’上に第2シリコン・ナイトライド層6’を形成することを図示し、そして図10は、第2シリコン・ナイトライド層6’の一部の除去を図示する。シリコン・ナイトライド層を付けることと除去することは、公知技術であり、そしていずれかの適した手段により行われることができる。
図11は、例えば、ケミカル−メカニカル・ポリッシングを実行することにより、ストッパとしてプラグ7を使用してシリコン・ナイトライド層を平坦にすることを図示する。最後に、図12−図14は、従来の製造のバックエンド(BEOL)プロセスを図示する。具体的に、図12と図13は、絶縁膜層10’、例えば、標準的な層間絶縁膜(ILD)を付けること、そして絶縁膜10を形成するためにその膜の引き続くエッチングを示す。図14は、各プラグ7への導電性コンタクト11の付加を示し、コンタクト構造を完成する。コンタクト11は、プラグ7と同じ材料であることも異なる導電性材料であることもある。
そのように、半導体デバイスにおける新たなコンタクト構造、及びそのような半導体デバイスを作成する方法が、説明されてきている。オーバーレイ層及び介在層(例えば、ストレス・ライナ)を形成する前に導電性プラグを形成することにより、導電性プラグは、従来プラグの逆であるテーパを有することができる。そのような逆テーパの結果は、プラグの電気的特性が改善され、そしてプラグ・ホールのオーバー・エッチングとアンダー・エッチングの従来の問題を、回避することができる。
以下に、本願発明の種々の観点に基づく発明を付記する。
[1]シリコン層と;該シリコン層中に電気的接続領域を有するトランジスタと;該電気的接続領域上に形成され、かつ該領域と電気的にコンタクトする導電性プラグとを具備し、該プラグは該シリコン層から離れるにつれ内側に傾斜する側壁を有する、半導体デバイス。
[2]該プラグは、該シリコン層に対して87°以下の底部内側テーパ角を有する、[1]の半導体デバイス。
[3]該プラグは、約80°から約87°の底部内側テーパ角を有する、[1]の半導体デバイス。
[4]該プラグは、金属で形成される、[1]の半導体デバイス。
[5]該シリコン層上に設けられ、かつ該プラグの該側壁と接触するシリコン・ナイトライド層をさらに含む、[1]の半導体デバイス。
[6]該プラグと該電気的接続領域との間に設けられた導電性バリア層をさらに含む、[1]の半導体デバイス。
[7]シリコン層と;該シリコン層上に形成されたゲートを有するFETと;該シリコン層上に設けられ、かつ該FETのソース又はドレインに電気的に接続された金属層とを具備し、該金属層は該シリコン層から離れるにつれ内側に傾斜する側壁を有する、半導体デバイス。
[8]該金属層は、80°から87°の範囲の底部内側テーパ角を有する、[7]の半導体デバイス。
[9]該シリコン層上に設けられ、かつ該金属層の該側壁と接触するシリコン・ナイトライド層をさらに含む、[7]の半導体デバイス。
[10]該金属層が電気的に接続される該ソース又は該ドレインと該金属層との間に設けられた導電性バリア層をさらに含む、[7]の半導体デバイス。
[11]シリコン層を用意すること;該シリコン層上にポリシリコン層を形成すること;該シリコン層上と該ポリシリコン層上に金属層を形成すること;該金属層の少なくとも一部分が該シリコン層上に設けられて残るように該金属層の一部を除去すること、を具備する半導体デバイスを製造するための方法。
[12]該除去する工程は、該シリコン層から離れるにつれて内側に傾斜する側壁をそれぞれが有する複数の金属構造を結果としてもたらす、[11]の方法。
[13]該側壁は、87°以下の内側テーパ角を有する、[12]の方法。
[14]該金属層上と該ポリシリコン上に第1ストレス層を形成することをさらに具備し、該第1ストレス層は引張りストレス層と圧縮ストレス層とのうちの一方である、[11]の方法。
[15]該第1ストレス層上に第2ストレス層を形成することをさらに具備し、該第2ストレス層は引張りストレス層と圧縮ストレス層のうちの他方である、[14]の方法。
[16]該第1ストレス層と該第2ストレス層とのうちの少なくとも1つを平坦にすることをさらに含む、[15]の方法。
1…シリコン層,2…nFET,3…pFET,4…ダミー・ゲート又はポリ配線,5…第1シリコン・ナイトライド層(引張りストレス・ライナ),6…第2シリコン・ナイトライド層(圧縮ストレス・ライナ),7…プラグ,7x…側壁,8,9…バリア層,10…絶縁膜,11…コンタクト。
Claims (5)
- シリコン層と;
該シリコン層中に電気的接続領域を有するトランジスタと;
該電気的接続領域上に形成され、かつ該領域と電気的にコンタクトする導電性プラグとを具備し、該プラグは該シリコン層から離れるにつれ内側に傾斜する側壁を有する、
半導体デバイス。 - 該シリコン層上に設けられ、かつ該プラグの該側壁と接触するシリコン・ナイトライド層をさらに含む、請求項1の半導体デバイス。
- シリコン層と;
該シリコン層上に形成されたゲートを有するFETと;
該シリコン層上に設けられ、かつ該FETのソース又はドレインに電気的に接続された金属層とを具備し、該金属層は該シリコン層から離れるにつれ内側に傾斜する側壁を有する、
半導体デバイス。 - 該金属層は、80°から87°の範囲の底部内側テーパ角を有する、請求項3の半導体デバイス。
- シリコン層を用意すること;
該シリコン層上にポリシリコン層を形成すること;
該シリコン層上と該ポリシリコン層上に金属層を形成すること;
該金属層の少なくとも一部分が該シリコン層上に設けられて残るように該金属層の一部を除去すること、を具備し、
該除去することは、該シリコン層から離れるにつれて内側に傾斜する側壁をそれぞれが有する複数の金属構造を結果としてもたらす、
半導体デバイスを製造するための方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/873,733 US7652335B2 (en) | 2007-10-17 | 2007-10-17 | Reversely tapered contact structure compatible with dual stress liner process |
Publications (1)
Publication Number | Publication Date |
---|---|
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008268674A Pending JP2009099993A (ja) | 2007-10-17 | 2008-10-17 | デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7652335B2 (ja) |
JP (1) | JP2009099993A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015173284A (ja) * | 2012-09-28 | 2015-10-01 | 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. | パッド構造 |
WO2022219987A1 (ja) * | 2021-04-12 | 2022-10-20 | パナソニックIpマネジメント株式会社 | 撮像装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7727834B2 (en) * | 2008-02-14 | 2010-06-01 | Toshiba America Electronic Components, Inc. | Contact configuration and method in dual-stress liner semiconductor device |
CN102738234B (zh) * | 2011-04-15 | 2016-09-07 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
US9023696B2 (en) | 2011-05-26 | 2015-05-05 | Globalfoundries Inc. | Method of forming contacts for devices with multiple stress liners |
US20130270647A1 (en) * | 2012-04-17 | 2013-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for nfet with high k metal gate |
US9418886B1 (en) * | 2015-07-24 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming conductive features |
US10522403B2 (en) | 2018-01-11 | 2019-12-31 | Globalfoundries Inc. | Middle of the line self-aligned direct pattern contacts |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6379347A (ja) * | 1986-09-24 | 1988-04-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH04247642A (ja) * | 1991-02-01 | 1992-09-03 | Sony Corp | メタルプラグの形成方法 |
JPH0621234A (ja) * | 1992-07-06 | 1994-01-28 | Hitachi Ltd | 薄膜多層配線及びその製造方法 |
JPH1187505A (ja) * | 1997-09-11 | 1999-03-30 | Nec Corp | 半導体装置の製造方法 |
JPH11288935A (ja) * | 1998-04-06 | 1999-10-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2000068228A (ja) * | 1998-08-24 | 2000-03-03 | Sumitomo Metal Ind Ltd | 半導体装置およびその製造方法 |
JP2005236201A (ja) * | 2004-02-23 | 2005-09-02 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2007027367A (ja) * | 2005-07-15 | 2007-02-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100338767B1 (ko) * | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
JP3878374B2 (ja) * | 1999-12-01 | 2007-02-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3577024B2 (ja) * | 2001-10-09 | 2004-10-13 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
US6882025B2 (en) * | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
JP2005109236A (ja) * | 2003-09-30 | 2005-04-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2006041118A (ja) * | 2004-07-26 | 2006-02-09 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2007
- 2007-10-17 US US11/873,733 patent/US7652335B2/en active Active
-
2008
- 2008-10-17 JP JP2008268674A patent/JP2009099993A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6379347A (ja) * | 1986-09-24 | 1988-04-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH04247642A (ja) * | 1991-02-01 | 1992-09-03 | Sony Corp | メタルプラグの形成方法 |
JPH0621234A (ja) * | 1992-07-06 | 1994-01-28 | Hitachi Ltd | 薄膜多層配線及びその製造方法 |
JPH1187505A (ja) * | 1997-09-11 | 1999-03-30 | Nec Corp | 半導体装置の製造方法 |
JPH11288935A (ja) * | 1998-04-06 | 1999-10-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2000068228A (ja) * | 1998-08-24 | 2000-03-03 | Sumitomo Metal Ind Ltd | 半導体装置およびその製造方法 |
JP2005236201A (ja) * | 2004-02-23 | 2005-09-02 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2007027367A (ja) * | 2005-07-15 | 2007-02-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015173284A (ja) * | 2012-09-28 | 2015-10-01 | 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. | パッド構造 |
WO2022219987A1 (ja) * | 2021-04-12 | 2022-10-20 | パナソニックIpマネジメント株式会社 | 撮像装置 |
Also Published As
Publication number | Publication date |
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US7652335B2 (en) | 2010-01-26 |
US20090101943A1 (en) | 2009-04-23 |
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