JP2006041118A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】pMISFET及びnMISFETにおけるキャリアのモビリティーの向上を図ること。
【解決手段】nMISFETとpMISFETとからなるCMISFETを具備する半導体装置であって、nMISFETは、第1のゲート電極14bと、この第1のゲート電極の側面に形成された圧縮応力を有する第1のスペーサ15を具備し、pMISFETは、第2のゲート電極14aと、この第2のゲート電極の側面に形成された圧縮応力が第1のスペーサ15より小さい第2のスペーサ16とを具備してなる。
【選択図】 図1
【解決手段】nMISFETとpMISFETとからなるCMISFETを具備する半導体装置であって、nMISFETは、第1のゲート電極14bと、この第1のゲート電極の側面に形成された圧縮応力を有する第1のスペーサ15を具備し、pMISFETは、第2のゲート電極14aと、この第2のゲート電極の側面に形成された圧縮応力が第1のスペーサ15より小さい第2のスペーサ16とを具備してなる。
【選択図】 図1
Description
本発明は、相補型のMISFET(CMISFET)を具備する半導体装置及びその製造方法に関し、特にnMISFETのチャネルに応力を加える半導体装置及びその製造方法に関する。
CMIS回路における駆動電流向上施策としてMISFETのチャネル領域のシリコンへ応力を加えることが知られている。
MISFETの駆動電流向上施策として、ゲート電極上にシリコン窒化膜を堆積し、MISFETのチャネル領域に応力を加える方法が知られている(特許文献1)。ところが、この方法は、キャリアが電子となるnMISFETに対しては有効な手法であるが、キャリアが正孔となるpMISFETに対してはモビリティー劣化を招き駆動電流が低下してしまう問題があった。
特開2003−179157号公報
本発明の目的は、pMISFET及びnMISFETにおけるキャリアのモビリティーの向上を図り得る半導体装置及びその製造方法を提供することにある。
本発明は、上記目的を達成するために以下のように構成されている。
本発明の一例に係わる半導体装置は、nMISFETとpMISFETとからなるCMISFETを具備する半導体装置であって、前記nMISFETは、第1のゲート電極と、この第1のゲート電極の側面に形成された、圧縮応力を有する第1のスペーサとを具備し、前記pMISFETは、第2のゲート電極と、この第2のゲート電極の側面に形成された、第1のスペーサの圧縮応力よりも小さい圧縮応力を有する第2のスペーサとを具備してなることを特徴とする。
本発明の一例に係わる半導体装置の製造方法は、p型半導体層及びn型半導体層上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、前記p型半導体層上に形成されたゲート電極の側面に、圧縮応力を有する第1のスペーサを選択形成する工程と、前記n型半導体層上に形成されたゲート電極の側面に、前記第1のスペーサの圧縮応力よりも小さい圧縮応力を有する第2のスペーサを選択形成する工程と、含むことを特徴とする。
本発明の一例に係わる半導体装置の製造方法は、p型半導体層及びn型半導体層上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、前記p型半導体層及びn型半導体層上に形成されたゲート電極の側面に、圧縮応力を有する第1のスペーサを形成する工程と、前記n型半導体層上のゲート電極の側面に形成された第1のスペーサを選択除去する工程と、前記n型半導体層上のゲート電極の側面及び第1のスペーサの側面に前記第1のスペーサの圧縮応力よりも小さい圧縮応力を有する第2のスペーサを形成する工程と、前記第1のスペーサの側面に形成された第2のスペーサを選択除去する工程と、含むことを特徴とする。
本発明によれば、nMISFETのスペーサには圧縮応力を有する材料を使用し、pMISFETのスペーサにはnMISFETの圧縮応力より圧縮応力が小さい材料を使用することで、pMISFETの性能を劣化させることなく、nMISFETの性能向上を図ることができる。
本発明の実施の形態を以下に図面を参照して説明する。
先ず、図1(a)に示すように、シリコン基板11にシリコン酸化膜を選択的に埋めこんで素子分離絶縁膜12を形成する。シリコン基板11上にSiO2 からなるゲート絶縁膜13を堆積する。なお、ゲート絶縁膜13は、SiO2 以外の絶縁材料からなる膜であっても良い。イオン注入及びアニーリングにより、pMISFETが形成されるn型シリコン層11aと、nMISFETが形成されるp型シリコン層11bとを形成する。ゲート絶縁膜13上に、LPCVD技術を使用して多結晶シリコン膜を堆積する。リソグラフィ技術を使用して、多結晶シリコン膜上に図示されないレジストパターンを形成する。レジストパターンをマスクに、ドライエッチング技術を使用して、多結晶シリコン膜をエッチングし、n型シリコン層11a上にゲート電極(第2のゲート電極)14aを形成し、p型シリコン層11b上にゲート電極(第1のゲート電極)14bを形成する。レジストパターンを除去する。更に酸化性雰囲気において図示されない後酸化膜を形成する。
次いで、n型シリコン層11a及びゲート電極14aには1014cm-2オーダーのBF2を、p型シリコン層11b及びゲート電極14bに1014cm-2オーダーのAsを、それぞれイオン注入技術で注入し非酸化性雰囲気でアニーリングをする。
次いで、図1(b)に示すように、ゲート電極14a,14bの側壁に、シリコン窒化膜からなる第1のスペーサ15を形成する。第1のスペーサ15は、LPCVD技術を使用しシリコン窒化膜を堆積した後、ドライエッチング技術を使用し全面をエッチバックすることで形成される。
次いで、図1(c)に示すように、n型シリコン層11a上のゲート電極14aの側壁に形成された第1のスペーサ15を選択除去する。ここではp型シリコン層11b上にゲート電極14b及び第1のスペーサ15を覆うレジストパターンをリソグラフィ技術によって形成し、n型シリコン層11a上に形成されている第1のスペーサ15をウェットエッチング技術を使用して除去した後に、レジストを除去する。
次いで、図1(d)に示すように、第1のスペーサ15の側壁及びゲート電極14aの側壁にシリコン酸化膜からなる第2のスペーサ16を形成する。シリコン基板上にLPCVD技術を使用しシリコン酸化膜を堆積し、ドライエッチング技術を使用し全面をエッチバックすることでp型シリコン層11b上のゲート電極14bの側壁には第1のスペーサ15と第2のスペーサ16の積層膜が形成され、n型シリコン層11a上のゲート電極14aの側壁には第2のスペーサ16が形成される。
次に、図1(e)に示すように、p型シリコン層11b上の第1のスペーサ15の側壁に形成された第2のスペーサ16を選択除去する。ここでは、リソグラフィ技術を使用してn型シリコン層11a上にゲート電極14a及び第2のスペーサ16を覆うレジストパターンを選択形成し、基板上にシリコン酸化膜を選択エッチングする溶液を供給した後、レジストパターンを除去する。
続いて、図1(f)に示すように、リソグラフィ技術を使用しp型シリコン層11b及びゲート電極14bを覆うようにレジストパターンを形成し、n型シリコン層11aに1015cm-2オーダーのPをイオン注入技術で注入してp+拡散層17を形成する。その後レジストパターンを除去する。更に、リソグラフィ技術を使用しn型シリコン層11a及びゲート電極14aを覆うようにレジストパターンを形成し、1015cm-2オーダーのBをイオン注入技術でp型シリコン層11bに注入して、n+拡散層18を形成する。その後、レジストパターンを除去する。
本実施形態では、MISFETのチャネル領域へ応力を加える手段として、ゲート電極の側壁材料の膜応力を使用することに加え、nMISFETの側壁材料には圧縮応力を有するシリコン窒化膜を使用し、pMISFETの側壁材料にはnMISFETの側壁材料より圧縮応力が小さいシリコン酸化膜を使用することで、pMISFETの性能を劣化させることなく、nMISFETの性能向上を図ることができる。
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
11…シリコン基板,11a…n型シリコン層,11b…p型シリコン層,12…素子分離絶縁膜,13…ゲート絶縁膜,14a,14b…ゲート電極,15…第1のスペーサ,16…第2のスペーサ,17…p+拡散層,18…n+拡散層
Claims (5)
- nMISFETとpMISFETとからなるCMISFETを具備する半導体装置であって、
前記nMISFETは、第1のゲート電極と、この第1のゲート電極の側面に形成された、圧縮応力を有する第1のスペーサとを具備し、
前記pMISFETは、第2のゲート電極と、この第2のゲート電極の側面に形成された、第1のスペーサの圧縮応力よりも小さい圧縮応力を有する第2のスペーサとを具備してなることを特徴とする半導体装置。 - 前記第1のスペーサの材料が、シリコン窒化膜であることを特徴とする請求項1に記載の半導体装置。
- p型半導体層及びn型半導体層上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、
前記p型半導体層上に形成されたゲート電極の側面に、圧縮応力を有する第1のスペーサを選択形成する工程と、
前記n型半導体層上に形成されたゲート電極の側面に、前記第1のスペーサの圧縮応力よりも小さい圧縮応力を有する第2のスペーサを選択形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - p型半導体層及びn型半導体層上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、
前記p型半導体層及びn型半導体層上に形成されたゲート電極の側面に、圧縮応力を有する第1のスペーサを形成する工程と、
前記n型半導体層上のゲート電極の側面に形成された第1のスペーサを選択除去する工程と、
前記n型半導体層上のゲート電極の側面及び第1のスペーサの側面に前記第1のスペーサの圧縮応力よりも小さい圧縮応力を有する第2のスペーサを形成する工程と、
前記第1のスペーサの側面に形成された第2のスペーサを選択除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1のスペーサとしてシリコン窒化膜を形成することを特徴とする請求項3または4に記載の半導体装置の製造方法。
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