JP4590979B2 - 半導体装置及びその製造方法 - Google Patents
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IEEE Electron Device Letters, Vol.25, No.4, 2004, PP191-193
以下、本発明の第1の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
11a Pウェル領域
11b Nウェル領域
12 素子分離領域
13 ゲート絶縁膜
14a、14b ゲート電極
15a n型拡散領域
15b p型拡散領域
16a、16b 第1のサイドウォール
17 圧縮応力含有絶縁膜
17a 第2のサイドウォール
18 レジスト
18a 開口
19 レジスト
20a n型ソース・ドレイン領域
20b p型ソース・ドレイン領域
21 層間絶縁膜
Claims (2)
- N型の第1のMISトランジスタとP型の第2のMISトランジスタを有する半導体装置において、
前記第1のMISトランジスタは、
基板に設けられたP型の半導体領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極の側面上に形成された引張応力を有する第1のサイドウォールとを備え、
前記第2のMISトランジスタは、
前記基板に設けられたN型の半導体領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極の側面上に前記引張応力を有する前記第1のサイドウォールを挟んで形成された、圧縮応力を有する第2のサイドウォールとを備え、
前記第1のゲート電極の側面上には、前記第2のサイドウォールが形成されておらず、
前記第1のサイドウォールが有する前記引張応力に比べて、前記第2のサイドウォールが有する前記圧縮応力の方が、応力が大きく、
前記第1のサイドウォールが側面上に形成された前記第1のゲート電極と、前記第1のサイドウォール及び前記第2のサイドウォールが側面上に形成された前記第2のゲート電極を覆うように、前記基板上に、実質的に応力が生じない層間絶縁膜が形成されていることを特徴とする半導体装置。 - 基板上に、N型の半導体領域及びP型の半導体領域を形成する工程(a)と、
前記P型の半導体領域上に第1のゲート絶縁膜を形成するとともに、前記N型の半導体領域上に第2のゲート絶縁膜を形成する工程(b)と、
前記第1のゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のゲート絶縁膜上に第2のゲート電極を形成する工程(c)と、
前記第1のゲート電極及び前記第2のゲート電極の各側面上に引張応力を有する第1のサイドウォールを形成する工程(d)と、
前記工程(d)の後に、前記第2のゲート電極の側面上に、前記第1のサイドウォールを挟んで圧縮応力を有する第2のサイドウォールを形成する工程(e)と、
前記工程(e)の後に、前記第1のサイドウォールが側面上に形成された前記第1のゲート電極と、前記第1のサイドウォール及び前記第2のサイドウォールが側面上に形成された前記第2のゲート電極を覆うように、前記基板上に、実質的に応力が生じない層間絶縁膜を形成する工程(f)とを備え、
前記工程(e)は、前記基板上に絶縁膜を形成する工程(e1)と、前記絶縁膜を選択的にエッチングして、前記絶縁膜からなる前記第2のサイドウォールを形成する工程(e2)と、前記工程(e2)の後に、前記P型の半導体領域上に形成した前記絶縁膜を除去する工程(e3)とを有し、
前記第1のサイドウォールが有する前記引張応力に比べて、前記第2のサイドウォールが有する前記圧縮応力の方が、応力が大きいことを特徴とする半導体装置の製造方法。
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