JP4811581B2

JP4811581B2 - 半導体装置、半導体装置の製造方法及び電子モジュールの製造方法

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Publication number: JP4811581B2
Application number: JP2006164611A
Authority: JP
Inventors: 真一三溝; 一博木島; 靖彦友廣
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-06-14
Filing date: 2006-06-14
Publication date: 2011-11-09
Anticipated expiration: 2026-06-14
Also published as: JP2007335572A

Description

本発明は、半導体装置及び電子モジュール並びにこれらの製造方法に関する。

半導体装置は、多種多様な微細加工プロセスを経て製造されており、集積回路を構成する素子の数が膨大であるため、わずかな誤差があるだけで所定の性能が得られないことがある。従来、特性が許容範囲から外れると不良品として廃棄処分するしかなく、歩留まりを上げることには限界があった。
特開２００２−１９８３７４号公報

本発明の目的は、特性の調整が可能な半導体装置及び電子モジュール並びにこれらの製造方法を提供することにある。

（１）本発明に係る半導体装置の製造方法は、
半導体基板に、Ｎチャネル形及びＰチャネル形の電界効果トランジスタを含む集積回路を形成し、前記集積回路に電気的に接続されるようにパッドを形成し、前記パッド上に第１のバンプを形成すること、
前記集積回路の動作速度を測定すること、
前記Ｎチャネル形又はＰチャネル形の電界効果トランジスタの上方に第２のバンプを設けること、
を含み、
前記動作速度が基準値より遅いことが測定された場合に、前記Ｎチャネル形の前記電界効果トランジスタのチャネル上方に前記第２のバンプを設け、
前記動作速度が前記基準値より速いことが測定された場合に、前記Ｐチャネル形の前記電界効果トランジスタのチャネル上方に前記第２のバンプを設ける。本発明によれば、第２のバンプを介して電界効果トランジスタのチャネルに力を加えることができ、チャネルに力を加えるとその動作速度が変化する性質を利用して、特性を調整することができる。
（２）この半導体装置の製造方法において、
前記集積回路は、Ｎ形半導体及びＰ形半導体からなるＮ形抵抗及びＰ形抵抗をさらに含み、
前記Ｎ形抵抗及び前記Ｐ形抵抗の抵抗値を測定すること、
前記Ｎ形抵抗及び前記Ｐ形抵抗の少なくとも一方の上方に第３のバンプを設けること、
をさらに含み、
前記Ｎ形抵抗の抵抗値が基準値より高いことが測定された場合に、前記Ｎ形抵抗の上方に前記第３のバンプを設け、
前記Ｐ形抵抗の抵抗値が基準値より低いことが測定された場合に、前記Ｐ形抵抗の上方に前記第３のバンプを設けてもよい。
（３）本発明に係る電子モジュールの製造方法は、
Ｎチャネル形及びＰチャネル形の電界効果トランジスタを含む集積回路と、前記集積回路に電気的に接続されるパッドと、前記パッド上に形成された第１のバンプと、を有する半導体装置を用意し、前記集積回路の動作速度を測定すること、
前記Ｎチャネル形又はＰチャネル形の電界効果トランジスタの上方に第２のバンプを設けること、
前記半導体装置を、配線基板にフェースダウンボンディングすること、
を含み、
前記動作速度が基準値より遅いことが測定された場合に、前記Ｎチャネル形の前記電界効果トランジスタのチャネル上方に前記第２のバンプを設け、
前記動作速度が前記基準値より速いことが測定された場合に、前記Ｐチャネル形の前記電界効果トランジスタのチャネル上方に前記第２のバンプを設ける。本発明によれば、第２のバンプを介して電界効果トランジスタのチャネルに力を加えることができ、チャネルに力を加えるとその動作速度が変化する性質を利用して、特性を調整することができる。
（４）この電子モジュールの製造方法において、
前記集積回路は、Ｎ形半導体及びＰ形半導体からなるＮ形抵抗及びＰ形抵抗をさらに含み、
前記Ｎ形抵抗及び前記Ｐ形抵抗の抵抗値を測定すること、
前記Ｎ形抵抗及び前記Ｐ形抵抗の少なくとも一方の上方に第３のバンプを設けること、
をさらに含み、
前記Ｎ形抵抗の抵抗値が基準値より高いことが測定された場合に、前記Ｎ形抵抗の上方に前記第３のバンプを設け、
前記Ｐ形抵抗の抵抗値が基準値より低いことが測定された場合に、前記Ｐ形抵抗の上方に前記第３のバンプを設けてもよい。
（５）本発明に係る半導体装置は、
Ｎチャネル形及びＰチャネル形の電界効果トランジスタを含む集積回路が形成されてなる半導体チップと、
前記集積回路に電気的に接続されるように前記半導体チップに設けられたパッドと、
前記パッドの少なくとも一部を避けて形成されてなるパッシベーション膜と、
前記パッド上に形成された第１のバンプと、
前記パッシベーション膜上であって、前記Ｎチャネル形又はＰチャネル形の電界効果トランジスタのチャネル上方に設けられた第２のバンプと、
を含む。本発明によれば、第２のバンプを介して電界効果トランジスタのチャネルに力を加えることができ、チャネルに力を加えるとその動作速度が変化する性質を利用して、特性を調整することができる。
（６）この半導体装置において、
前記集積回路は、Ｎ形半導体及びＰ形半導体からなるＮ形抵抗及びＰ形抵抗をさらに含み、
前記Ｎ形抵抗及び前記Ｐ形抵抗の少なくとも一方の上方に設けられてなる第３のバンプをさらに含んでもよい。
（７）本発明に係る電子モジュールは、
上述した半導体装置と、
前記半導体チップがフェースダウンボンディングされた配線基板と、
を含む。

以下、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の実施の形態に係る半導体装置を示す断面図である。半導体装置は半導体チップ１０を含む。半導体チップ１０には、複数の電界効果トランジスタ２０を含む集積回路が作り込まれているが、図１には１つの電界効果トランジスタ２０のみが示されている。電界効果トランジスタ２０は、ソース及びドレインとなる拡散層２１，２２と、拡散層２１，２２にそれぞれ電気的に接続されるソース電極２３及びドレイン電極２４と、を有する。ゲート電極２５に電圧を加えるとチャネル２６が形成されて電流が流れる。電界効果トランジスタ２０は、チャネル２６に対して力が加えられると動作速度が変化する特性を有する。例えば、チャネル２６がＮチャネルであれば、力を加えた場合の方が加えない場合よりも動作速度は速くなる。チャネル２６がＰチャネルであれば、力を加えた場合の方が加えない場合よりも動作速度は遅くなる。本実施の形態では、複数の電界効果トランジスタ２０は、Ｎチャネル形の電界効果トランジスタ及びＰチャネル形の電界効果トランジスタの両方を含む。

集積回路は、複数の抵抗３０を含むが、図１には１つの抵抗３０のみが示されている。複数の抵抗３０は、Ｎ形半導体からなるＮ形抵抗及びＰ形半導体からなるＰ形抵抗の両方を含む。抵抗３０は、力が加えられると抵抗値が変化する特性を有する。例えば、Ｎ形抵抗は、力を加えた場合の方が加えない場合よりも抵抗値が下がる。Ｐ形抵抗は、力を加えた場合の方が加えない場合よりも抵抗値が上がる。

集積回路上には、絶縁層３２が形成されており、絶縁層３２上にパッド１２が設けられている。パッド１２は、集積回路に電気的に接続されている配線の一部である。また、パッシベーション膜３４が、パッド１２の少なくとも一部を避けて形成されている。パッド１２の少なくとも一部（例えば中央部）は、パッシベーション膜３４から露出している。パッシベーション膜３４はＳｉＯ_２、ＳｉＮ等の無機材料から構成されている。

パッド１２上には、第１のバンプ４１が設けられている。第１のバンプ４１は、パッド１２に接触かつ電気的に接続している。電界効果トランジスタ２０のチャネル２６上方には、第２のバンプ４２が設けられている。第２のバンプ４２は、パッシベーション膜３４上に設けられている。抵抗３０の上方には第３のバンプ４３が設けられている。第３のバンプ４３も、パッシベーション膜３４上に設けられている。

図２は、本実施の形態の変形例を示す図であり、図１に示す第１及び第２のバンプ４１，４２の代わりにバンプ４０が設けられている。バンプ４０は、第１及び第２のバンプ４１，４２が連結された形状をなしている。したがって、バンプ４０は、パッド１２に接触かつ電気的に接続する部分と、電界効果トランジスタ２０のチャネル２６上方であってパッシベーション膜３４上の部分と、を含む。さらに、図示しない変形例として、バンプ４０を抵抗３０の上方に至るまで大きくしてもよい。本発明は、このような例も含む。

次に、本実施の形態に係る半導体装置の製造方法を説明する。本実施の形態では、半導体基板（半導体チップ１０又はそれに切断される前の半導体ウエハ）に、Ｎチャネル形及びＰチャネル形の電界効果トランジスタ２０を含む集積回路を形成する。また、集積回路に電気的に接続されるようにパッド１２を形成する。

また、第１、第２及び第３のバンプ４１，４２，４３を形成する。ここで、第１のバンプ４１を設ける位置は、パッド１２上であって設計上決められた通りである。

これに対して、第２のバンプ４２を設ける位置は、集積回路の動作速度の測定後に決める。詳しくは、動作速度が基準値より遅いことが測定された場合に、Ｎチャネル形の電界効果トランジスタ２０のチャネル２６上方（のみ）に第２のバンプ４２を設ける。こうすることで、第２のバンプ４２を介してチャネル２６に力を加えて動作速度を速めることができる。あるいは、動作速度が基準値より速いことが測定された場合に、Ｐチャネル形の電界効果トランジスタ２０のチャネル２６上方（のみ）に第２のバンプ４２を設ける。こうすることで、第２のバンプ４２を介してチャネル２６に力を加えて動作速度を遅らせることができる。

また、第３のバンプ４３を設ける位置は、抵抗３０の抵抗値の測定後に決める。詳しくは、抵抗３０がＮ形抵抗であってその抵抗値が基準値より高いことが測定された場合には、その抵抗３０の上方（のみ）に第３のバンプ４３を設ける。こうすることで、第３のバンプ４３を介して抵抗３０に力を加えて抵抗値を下げることができる。あるいは、抵抗３０がＰ形抵抗であってその抵抗値が基準値より低いことが測定された場合には、その抵抗３０の上方（のみ）に第３のバンプ４３を設ける。こうすることで、第３のバンプ４３を介して抵抗３０に力を加えて抵抗値を上げることができる。

本実施の形態によれば、第２のバンプ４２を介して電界効果トランジスタ２０のチャネル２６に力を加えることができ、チャネル２６に力を加えるとその動作速度が変化する性質を利用して、特性を調整することができる。また、第３のバンプ４３を介して抵抗３０に力を加えることができ、抵抗３０に力を加えるとその抵抗値が変化する性質を利用して、特性を調整することができる。これにより、半導体装置の製造で歩留まりを上げることができる。

図３は、本実施の形態に係る電子モジュール及びその製造方法を説明する図である。電子モジュールの製造方法では、上述した半導体装置を、配線基板（例えば液晶パネルで液晶を挟む一対の基板のうちの一方）５０にフェースダウンボンディングする。詳しくは、第１のバンプ４１を、基板（例えばガラス基板）５２に形成された配線パターン５４に対向させて電気的に接続する。電気的接続は、第１のバンプ４１と配線パターン５４の金属接合を適用してもよいし、異方性導電材料を使用してもよい。また、第２及び第３のバンプ４２，４３は、基板５２から反力を受けるように、図３に示すように基板５２に接触させてもよいが、第２及び第３のバンプ４２，４３と基板５２との間に樹脂（例えば接着剤）を介在させてもよい。こうして、第２及び第３のバンプ４２，４３を介して、チャネル２６及び抵抗３０に力を加えることができる。本実施の形態に係る電子モジュールは、上記製造方法から導き出される構成を有する。

本実施の形態によれば、半導体装置の製造プロセスで、所定の特性が得られなくても、電子モジュールの製造プロセスで特性を調整することができる。

図４は、具体例に係る半導体装置の平面レイアウトを示す図である。半導体装置５１０は、メモリ内蔵のＴＦＴパネル用表示ドライバである。図４に示すデータドライバ５５０又は走査ドライバ５７０の出力回路５５６，５７８（図５（Ａ）及び図５（Ｂ）参照）は、図示しない電界効果トランジスタを有している。出力回路５５６，５７８の特性が許容範囲から外れる場合、その電界効果トランジスタのチャネル上方に、上述した第２及び第３のバンプ４２，４３を設けると、特に特性を効果的に調整することができる。以下、回路の詳細を説明する。

図４では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

図４では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図４では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

図４のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域５１２へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。

データドライバ５５０は表示パネルのデータ線を駆動するための回路であり、図５（Ａ）にその構成例を示す。データラッチ回路５５２は、メモリ５２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５５４（電圧選択回路）は、データラッチ回路５５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路５３０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５５６の一部（例えば演算増幅器の出力段）をデータドライバ５５０には含ませずに、他の領域に配置する構成としてもよい。

走査ドライバ５７０は表示パネルの走査線を駆動するための回路であり、図５（Ｂ）にその構成例を示す。シフトレジスタ５７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ５７６は、シフトレジスタ５７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路５７８は、レベルシフタ５７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。

本実施形態では図６に示すように、回路ブロックＣＢ１〜ＣＢＮが、走査線を駆動するための第１の走査ドライバブロックＳＢ１と第２の走査ドライバブロックＳＢ２を含む。具体的には回路ブロックＣＢ１〜ＣＢＮのうちの第１の回路ブロックＣＢ１（辺ＳＤ１側の回路ブロック）として第１の走査ドライバブロックＳＢ１が配置される。またＣＢ１〜ＣＢＮのうちの第Ｎの回路ブロックＣＢＮ（辺ＳＤ２側の回路ブロック）として第２の走査ドライバブロックＳＢ２が配置される。即ち、半導体装置５１０のＤ１方向に沿って配置される回路ブロックＣＢ１〜ＣＢＮの両端の回路ブロックが、第１及び第２の走査ドライバブロックＳＢ１、ＳＢ２である。この場合、半導体装置５１０のＤ１方向に沿って配置される回路ブロックは３以上（Ｎ≧３）である。

そして図６では、回路ブロックＣＢ１〜ＣＢＮのうち走査ドライバブロックＳＢ１、ＳＢ２を除く回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロック（図６ではデータドライバブロックＤＢ１〜ＤＢ４）を含むことができる。

また図６では走査ドライバブロックＳＢ１とデータドライバブロックＤＢ１〜ＤＢ４の間に、電源回路ブロックＰＢが配置される。また走査ドライバブロックＳＢ２とデータドライバブロックＤＢ１〜ＤＢ４の間に、ロジック回路ブロックＬＢ及び階調電圧生成回路ブロックＧＢが配置される。

図６に示すように、半導体装置５１０の両端に位置する回路ブロックＣＢ１、ＣＢＮとして走査ドライバブロックＳＢ１、ＳＢ２を配置すれば、ＳＢ１からの第１の走査信号群を表示パネルの例えば左側から入力し、ＳＢ２からの第２の走査信号群を表示パネルの例えば右側から入力することが可能になる。こうすることで、効率的な実装や表示パネルの櫛歯駆動等を実現できる。

そして図６に示すように半導体装置５１０の両端に走査ドライバブロックＳＢ１、ＳＢ２を配置した場合、走査信号の出力パッド５１６についても出力側Ｉ／Ｆ領域５１２の両端に配置することが、配線効率を考慮すると望ましい。一方、図６では、データドライバブロックＤＢ１〜ＤＢ４は半導体装置５１０の中央付近に配置される。従ってデータ信号の出力パッド５１８についても、出力側Ｉ／Ｆ領域５１２の中央付近に配置することが、配線効率を考慮すると望ましい。

そして図６に示すように、回路面積が比較的大きい電源回路ブロックＰＢやロジック回路ブロックＬＢを、データドライバブロックＤＢ１〜ＤＢ４の両側に配置すれば、これらのＰＢやＬＢのＤ２方向側の空きスペース（Ｃ３、Ｃ４に示すスペース）を利用して、走査信号の出力パッド５１６やそのパッド５１６下に形成される出力用トランジスタを配置できるようになる。従って、出力側Ｉ／Ｆ領域５１２での配線効率を向上でき、半導体装置５１０のＤ２方向での幅Ｗを小さくでき、スリムな細長の半導体装置５１０を実現できる。

本実施形態では図７に示すように、回路ブロックＣＢ１〜ＣＢＮのうち走査ドライバブロックＳＢ１、ＳＢ２を除く回路ブロックが、階調特性の調整データの設定を行うロジック回路ブロックＬＢと、設定された調整データに基づいて階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。また階調電圧生成回路ブロックＧＢからの階調電圧を受け、データ線を駆動するためのデータドライバブロックＤＢ１〜ＤＢ４（広義には少なくとも１つのデータドライバブロック）と、電源電圧を生成する電源回路ブロックＰＢを含む。そして本実施形態では、データドライバブロックＤＢ１〜ＤＢ４が、ロジック回路ブロックＬＢ及び階調電圧生成回路ブロックＧＢと、電源回路ブロックＰＢとの間に配置されている。

図７の配置によれば、回路面積が比較的大きいロジック回路ブロックＬＢ及び階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢが、データドライバブロックＤＢ１〜ＤＢ４の両側に配置されるようになる。従って、ロジック回路ブロックＬＢ及び階調電圧生成回路ブロックＧＢのＤ４方向側の空きスペース（Ｃ１に示すスペース）を利用して、ロジック回路用パッドやそのパッド下に形成される入力用トランジスタ等を配置できるようになる。また電源回路ブロックＰＢのＤ４方向側の空きスペース（Ｃ２に示すスペース）を利用して、トランジスタサイズが大きい電源回路の昇圧用トランジスタ等を配置できるようになる。また図７の配置によれば、データドライバブロックＤＢ１〜ＤＢ４を半導体装置の中央付近に集中して配置できるようになるため、ＤＢ１〜ＤＢ４からのデータ信号の出力線を、出力側Ｉ／Ｆ領域５１２において効率良くシンプルに配線できる。従って、出力側Ｉ／Ｆ領域５１２や入力側Ｉ／Ｆ領域５１４での配線効率や配置効率を向上でき、半導体装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の半導体装置を実現できる。

また図７の配置によれば、ロジック回路ブロックＬＢからの調整データに基づき階調電圧生成回路ブロックＧＢにより生成された階調電圧の出力線を、グローバル線等を利用して効率良く配線してデータドライバブロックＤＢ１〜ＤＢ４に接続できる。従って、配線効率を向上でき、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅を小さくでき、スリムな細長の半導体装置を実現できる。

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

図１は、本発明の実施の形態に係る半導体装置を示す断面図である。図２は、本実施の形態の変形例を示す図である。図３は、本実施の形態に係る電子モジュール及びその製造方法を説明する図である。図４は、具体例に係る半導体装置の平面レイアウトを示す図である。図５（Ａ）及び図５（Ｂ）は、データドライバ、走査ドライバの構成例である。図６は、走査ドライバのブロックの配置を説明する図である。図７は、データドライバのブロックの配置を説明する図である。

符号の説明

１０…半導体チップ、１２…パッド、２０…電界効果トランジスタ、２１…拡散層２２…拡散層２３…ソース電極２４…ドレイン電極、２５…ゲート電極、２６…チャネル、３０…抵抗、３２…絶縁層、３４…パッシベーション膜、４０…バンプ、４１…第１のバンプ、４２…第２のバンプ、４３…第３のバンプ、５０…配線基板５２…基板、５４…配線パターン

Claims

半導体基板に、Ｎチャネル形及びＰチャネル形の電界効果トランジスタ、並びに、Ｎ形半導体及びＰ形半導体からなるＮ形抵抗及びＰ形抵抗を含む集積回路を形成し、前記集積回路に電気的に接続されるようにパッドを形成し、前記パッド上に第１のバンプを形成すること、
前記集積回路の動作速度を測定すること、
前記Ｎ形抵抗及び前記Ｐ形抵抗の抵抗値を測定すること、
前記Ｎチャネル形又はＰチャネル形の電界効果トランジスタの上方に第２のバンプを設けること、
前記Ｎ形抵抗及び前記Ｐ形抵抗の少なくとも一方の上方に第３のバンプを設けること、
を含み、
前記動作速度が基準値より遅いことが測定された場合に、前記Ｎチャネル形の前記電界効果トランジスタのチャネル上方に前記第２のバンプを設け、
前記動作速度が前記基準値より速いことが測定された場合に、前記Ｐチャネル形の前記電界効果トランジスタのチャネル上方に前記第２のバンプを設け、
前記Ｎ形抵抗の抵抗値が基準値より高いことが測定された場合に、前記Ｎ形抵抗の上方に前記第３のバンプを設け、
前記Ｐ形抵抗の抵抗値が基準値より低いことが測定された場合に、前記Ｐ形抵抗の上方に前記第３のバンプを設ける半導体装置の製造方法。
Ｎチャネル形及びＰチャネル形の電界効果トランジスタ、並びに、Ｎ形半導体及びＰ形半導体からなるＮ形抵抗及びＰ形抵抗を含む集積回路と、前記集積回路に電気的に接続されるパッドと、前記パッド上に形成された第１のバンプと、を有する半導体装置を用意すること、
前記集積回路の動作速度を測定すること、
前記Ｎ形抵抗及び前記Ｐ形抵抗の抵抗値を測定すること、
前記Ｎチャネル形又はＰチャネル形の電界効果トランジスタの上方に第２のバンプを設けること、
前記Ｎ形抵抗及び前記Ｐ形抵抗の少なくとも一方の上方に第３のバンプを設けること、
前記半導体装置を、配線基板にフェースダウンボンディングすること、
を含み、
前記動作速度が基準値より遅いことが測定された場合に、前記Ｎチャネル形の前記電界効果トランジスタのチャネル上方に前記第２のバンプを設け、
前記動作速度が前記基準値より速いことが測定された場合に、前記Ｐチャネル形の前記電界効果トランジスタのチャネル上方に前記第２のバンプを設け、
前記Ｎ形抵抗の抵抗値が基準値より高いことが測定された場合に、前記Ｎ形抵抗の上方に前記第３のバンプを設け、
前記Ｐ形抵抗の抵抗値が基準値より低いことが測定された場合に、前記Ｐ形抵抗の上方に前記第３のバンプを設ける電子モジュールの製造方法。
Ｎチャネル形及びＰチャネル形の電界効果トランジスタ、並びに、Ｎ形半導体及びＰ形半導体からなるＮ形抵抗及びＰ形抵抗を含む集積回路が形成されてなる半導体チップと、
前記集積回路に電気的に接続されるように前記半導体チップに設けられたパッドと、
前記パッドの少なくとも一部を避けて形成されてなるパッシベーション膜と、
前記パッド上に形成された第１のバンプと、
前記パッシベーション膜上であって、動作速度が基準値よりも遅い前記Ｎチャネル形の電界効果トランジスタ又は動作速度が基準値よりも速い前記Ｐチャネル形の電界効果トランジスタのチャネル上方に設けられた第２のバンプと、
抵抗値が基準値よりも高い前記Ｎ形抵抗及び抵抗値が基準値よりも低い前記Ｐ形抵抗の少なくとも一方の上方に設けられてなる第３のバンプと、
を含む半導体装置。