JP5492535B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置の構造、特に、ＭＩＳ（Metal Insulator Semiconductor ）トランジスタにより構成される半導体回路等が設けられた半導体装置の構造に関するものである。
図９（ａ）は、従来の半導体装置の断面構造の一例を示す図であり、図９（ｂ）は、従来の半導体装置の上面構造の一例を示す図である。
図９（ａ）、（ｂ）に示すように、一般的に、ＳｉやＧａＡｓなどからなるウェハ状の半導体基板１上に、半導体装置を構成するトランジスタ５が形成される。トランジスタ５は、半導体基板１上にゲート絶縁膜３を介して形成されたゲート電極２と、半導体基板１におけるゲート電極２の両側に形成されたソースドレイン領域４とを有する。トランジスタ５上を含む半導体基板１上には、層間絶縁膜６が形成されており、層間絶縁膜６上には、トランジスタ５から構成された半導体装置と外部装置との電気的接続をとるための電極パッド７が設けられている。通常、電極パッド７はＡｌを用いて形成されている。また、電極パッド７の形成領域を除く層間絶縁膜６は、通常、２層構造の表面保護膜、具体的には、ＳｉＮなどからなる１層目表面保護膜８と、ポリイミドなどからなる２層目表面保護膜９とによって覆われている。
特開２００６−０２４８５３号公報
しかしながら、図９（ａ）及び（ｂ）に示す従来の半導体装置の構造には、以下のような問題がある。
通常、半導体装置を構成するトランジスタ５においては、製造途中にトランジスタ能力のばらつきが発生する。すなわち、１つの半導体装置内においてもトランジスタ５の能力にばらつきが発生してしまう。その結果、従来の半導体装置には、期待通りの性能を発揮することができないという問題がある。
前記に鑑み、本発明は、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することを目的とする。
前記の目的を達成するために、本発明に係る第１の半導体装置は、半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第１のトランジスタの上側領域を除く前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力を基準として、前記第１のトランジスタのトランジスタ能力が相対的に高く変動している。
また、本発明に係る第２の半導体装置は、半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第１のトランジスタの上側領域を除く前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力を基準として、前記第１のトランジスタのトランジスタ能力が相対的に低く変動している。
本発明に係る第１又は第２の半導体装置において、前記第２の保護膜の膜厚を調整することにより、前記第１のトランジスタのトランジスタ能力の変動を制御してもよい。
本発明に係る第１又は第２の半導体装置において、前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタと、前記第３のトランジスタの上側領域の前記第２の保護膜を覆うように形成され且つ凸方向に応力を生じる第３の保護膜とをさらに備え、前記第３の保護膜によって、前記第３のトランジスタのトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動してもよい。この場合、前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタのトランジスタ能力の変動を制御してもよい。
本発明に係る第３の半導体装置は、半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第１のトランジスタの上側領域を除く前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力を基準として、前記第１のトランジスタのトランジスタ能力が相対的に高く変動している。
また、本発明に係る第４の半導体装置は、半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第１のトランジスタの上側領域を除く前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力を基準として、前記第１のトランジスタのトランジスタ能力が相対的に低く変動している。
本発明に係る第３又は第４の半導体装置において、前記第２の保護膜の膜厚を調整することにより、前記第１のトランジスタのトランジスタ能力の変動を制御してもよい。
本発明に係る第３又は第４の半導体装置において、前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタと、前記第３のトランジスタの上側領域の前記第２の保護膜を覆うように形成され且つ凹方向に応力を生じる第３の保護膜とをさらに備え、前記第３の保護膜によって、前記第３のトランジスタのトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動してもよい。この場合、前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタのトランジスタ能力の変動を制御してもよい。
本発明に係る第５の半導体装置は、半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第２のトランジスタの上側領域の前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて高く変動している。
また、本発明に係る第６の半導体装置は、半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第２のトランジスタの上側領域の前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて低く変動している。
本発明に係る第５又は第６の半導体装置において、前記第２の保護膜の膜厚を調整することにより、前記第２のトランジスタのトランジスタ能力の変動を制御してもよい。
本発明に係る第５又は第６の半導体装置において、前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタと、前記第３のトランジスタの上側領域の前記第２の保護膜を覆うように形成され且つ凸方向に応力を生じる第３の保護膜とをさらに備え、前記第３の保護膜によって、前記第３のトランジスタのトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動してもよい。この場合、前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタのトランジスタ能力の変動を制御してもよい。
本発明に係る第７の半導体装置は、半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第２のトランジスタの上側領域の前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて高く変動している。
また、本発明に係る第８の半導体装置は、半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第２のトランジスタの上側領域の前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて低く変動している。
本発明に係る第７又は第８の半導体装置において、前記第２の保護膜の膜厚を調整することにより、前記第２のトランジスタのトランジスタ能力の変動を制御してもよい。
本発明に係る第７又は第８の半導体装置において、前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタと、前記第３のトランジスタの上側領域の前記第２の保護膜を覆うように形成され且つ凹方向に応力を生じる第３の保護膜とをさらに備え、前記第３の保護膜によって、前記第３のトランジスタのトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動してもよい。この場合、前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタのトランジスタ能力の変動を制御してもよい。
本発明に係る第１〜第８の半導体装置において、前記第１の保護膜はＳｉＮ膜であってもよい。また、ＳｉＮ膜に代えて、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。また、第２の保護膜としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。
尚、本発明に係る第１〜第８の半導体装置において、前記半導体基板は半導体ウェハであってもよい。
また、本発明に係る第１〜第８の半導体装置において、前記第１の保護膜は、前記電極パッドの端部を覆っていてもよい。
本発明によると、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
図１（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１（ｄ）は、図１（ｃ）に対応する平面図である。 図２は、第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図３（ａ）は、第２の実施形態に係る半導体装置の構造を示す断面図であり、図３（ｂ）は、図３（ａ）に対応する平面図である。 図４は、第２の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図５は、第３の実施形態に係る半導体装置の構造を示す断面図である。 図６は、第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図７は、第４の実施形態に係る半導体装置の構造を示す断面図である。 図８は、第４の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図９（ａ）は、従来の半導体装置の断面構造の一例を示す図であり、図９（ｂ）は、従来の半導体装置の上面構造の一例を示す図である。
（第１の実施形態）
以下、第１の実施形態に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
図１（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１（ｄ）は、図１（ｃ）に対応する平面図である。
まず、図１（ａ）に示すように、例えばＳｉやＧａＡｓなどからなる半導体基板１００上に、半導体装置を構成するトランジスタ１０４Ａ及び１０４Ｂを形成する。ここで、トランジスタ１０４Ａは、半導体基板１００上にゲート絶縁膜１０２Ａを介して形成されたゲート電極１０１Ａと、半導体基板１００におけるゲート電極１０１Ａの両側に形成されたソースドレイン領域１０３Ａとを有している。また、トランジスタ１０４Ｂは、半導体基板１００上にゲート絶縁膜１０２Ｂを介して形成されたゲート電極１０１Ｂと、半導体基板１００におけるゲート電極１０１Ｂの両側に形成されたソースドレイン領域１０３Ｂとを有している。
次に、トランジスタ１０４Ａ及び１０４Ｂのそれぞれの上を含む半導体基板１００上に層間絶縁膜１０５を形成した後、トランジスタ１０４Ａ及び１０４Ｂから構成された半導体装置と外部装置との電気的接続をとるための電極パッド１０６を層間絶縁膜１０５上に形成する。電極パッド１０６は、例えばＡｌ等の導電性材料からなる。尚、図示は省略しているが、層間絶縁膜１０５中には、トランジスタ１０４Ａ及び１０４Ｂと電極パッド１０６とを電気的に接続する配線、ビア、コンタクト等が形成されている。
次に、電極パッド１０６の上側領域を除く半導体基板１００を覆うように、例えばＳｉＮ膜からなる膜厚１μｍ程度の１層目表面保護膜１０７を形成する。ここで、１層目表面保護膜１０７は、電極パッド１０６の端部を覆っていてもよい。
次に、図１（ｂ）に示すように、半導体装置の電気的特性の測定を行う。具体的には、プローブカード１５０の針先を電極パッド１０６に接触させながら電流を流すことによって、トランジスタ１０４Ａ及び１０４Ｂ等の電気的特性の測定を行う。
次に、図１（ｂ）に示す電気的特性測定の結果、他のトランジスタを基準として、トランジスタ能力（例えばＩｄｓａｔ能力、Ｖｔ能力又はキャリア移動度等：以下同じ）を変動させたいトランジスタが存在することが判明した場合（本実施形態ではトランジスタ１０４Ａの能力を変動させたいものとする）、図１（ｃ）及び（ｄ）に示すように、トランジスタ１０４Ａの上側領域を除く１層目表面保護膜１０７を覆うように、凸方向応力（基板主面に対して垂直上向きに作用する応力：以下同じ）１６０を生じる２層目表面保護膜１０８を形成する。２層目表面保護膜１０８としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。
このようにすると、２層目表面保護膜１０８の下側に位置するトランジスタ１０４Ｂの能力が、２層目表面保護膜１０８の生じる凸方向応力１６０によって変動する。その結果、２層目表面保護膜１０８の下側に位置していないトランジスタ１０４Ａの能力が、トランジスタ１０４Ｂの能力を基準として相対的に変動する。すなわち、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
具体的には、本実施形態のように、凸方向応力１６０を生じる２層目表面保護膜１０８を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＮｃｈ型トランジスタであるとすると、トランジスタ１０４Ｂの能力が高くなる結果、トランジスタ１０４Ａの能力が相対的に低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ａの能力が高めにばらついていたとしても、２層目表面保護膜１０８によってトランジスタ１０４Ａの能力を相対的に低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
また、本実施形態のように、凸方向応力１６０を生じる２層目表面保護膜１０８を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＰｃｈ型トランジスタであるとすると、トランジスタ１０４Ｂの能力が低くなる結果、トランジスタ１０４Ａの能力が相対的に高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ａの能力が低めにばらついていたとしても、２層目表面保護膜１０８によってトランジスタ１０４Ａの能力を相対的に高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
以上のように、本実施形態においては、半導体基板１００の主面の結晶方位、及びトランジスタ１０４Ｂの導電型（Ｎｃｈ又はＰｃｈ）に注意して、２層目表面保護膜１０８を使用する必要がある。
また、本実施形態においては、２層目表面保護膜１０８の膜厚を変えることにより、凸方向応力１６０を変化させることも可能である。これにより、能力を変動させたいトランジスタの能力変動値を制御することも可能となる。
尚、本実施形態において、半導体基板１００は半導体ウェハであってもよい。また、１層目表面保護膜１０７として、ＳｉＮ膜を用いたが、これに代えて、例えばポリイミド膜又はＰＢＯ膜等の他の絶縁膜を用いてもよい。また、２層目表面保護膜１０８としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
（第１の実施形態の変形例）
以下、第１の実施形態の変形例に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
図２は、第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図２において、図１（ａ）〜（ｄ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本変形例が第１の実施形態と異なっている点は、図２に示すように、１層目表面保護膜１０７及び２層目表面保護膜１０８によって覆われたトランジスタ１０４Ｃが半導体基板１００上に形成されていること、及び、トランジスタ１０４Ｃの上側領域の２層目表面保護膜１０８を覆うように、凸方向応力１６５を生じる３層目表面保護膜１０９が形成されていることである。ここで、トランジスタ１０４Ｃは、半導体基板１００上にゲート絶縁膜１０２Ｃを介して形成されたゲート電極１０１Ｃと、半導体基板１００におけるゲート電極１０１Ｃの両側に形成されたソースドレイン領域１０３Ｃとを有している。また、第１の実施形態の図１（ｂ）に示す電気的特性測定の結果、トランジスタ１０４Ｃが、その能力を変動させたいトランジスタであると判明しているものとする。尚、凸方向応力１６５は、２層目表面保護膜１０８による凸方向応力１６０に３層目表面保護膜１０９による凸方向応力を加えたものである。また、第１の実施形態と同様に、本変形例においても、トランジスタ１０４Ａの上側領域を除く１層目表面保護膜１０７を覆うように、凸方向応力１６０を生じる２層目表面保護膜１０８が形成されている。
本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、凸方向応力１６５を生じる２層目表面保護膜１０８及び３層目表面保護膜１０９の積層構造の下側に位置するトランジスタ１０４Ｃの能力が、凸方向応力１６５によって大きく変動する。言い換えると、トランジスタ１０４Ｃの能力が、３層目表面保護膜１０９が形成されていない場合と比べてより大きく変動する。従って、半導体装置を構成するトランジスタの能力をより一層選択的に制御することが可能となる。
具体的には、本変形例のように、凸方向応力１６５を生じる３層目表面保護膜１０９を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＮｃｈ型トランジスタであるとすると、トランジスタ１０４Ｃの能力は、３層目表面保護膜１０９が形成されていない場合と比べてより高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｃの能力が低めにばらついていたとしても、３層目表面保護膜１０９によってトランジスタ１０４Ｃの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
また、本変形例のように、凸方向応力１６５を生じる３層目表面保護膜１０９を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＰｃｈ型トランジスタであるとすると、トランジスタ１０４Ｃの能力は、３層目表面保護膜１０９が形成されていない場合と比べてより低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｃの能力が高めにばらついていたとしても、３層目表面保護膜１０９によってトランジスタ１０４Ｃの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
尚、本変形例において、２層目表面保護膜１０８の膜厚及び３層目表面保護膜１０９の膜厚の少なくとも一方を変えることにより、凸方向応力１６５を変化させることも可能である。これにより、能力を変動させたいトランジスタの能力変動値を制御することも可能となる。
また、本変形例において、３層目表面保護膜１０９としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
（第２の実施形態）
以下、第２の実施形態に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
図３（ａ）は、第２の実施形態に係る半導体装置の構造を示す断面図であり、図３（ｂ）は、図３（ａ）に対応する平面図である。尚、図３（ａ）及び（ｂ）において、図１（ａ）〜（ｄ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本実施形態が第１の実施形態と異なっている点は、第１の実施形態の図１（ａ）及び図１（ｂ）に示す工程を順次実施した後、図３（ａ）及び（ｂ）に示すように、トランジスタ１０４Ａの上側領域を除く１層目表面保護膜１０７を覆うように、凹方向応力（基板主面に対して垂直下向きに作用する応力：以下同じ）１７０を生じる２層目表面保護膜１１０を形成することである。２層目表面保護膜１１０としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。ここで、本実施形態においても、図１（ｂ）に示す電気的特性測定の結果、他のトランジスタを基準として、トランジスタ能力を変動させたいトランジスタがトランジスタ１０４Ａであると判明しているものとする。
このようにすると、２層目表面保護膜１１０の下側に位置するトランジスタ１０４Ｂの能力が、２層目表面保護膜１１０の生じる凹方向応力１７０によって変動する。その結果、２層目表面保護膜１１０の下側に位置していないトランジスタ１０４Ａの能力が、トランジスタ１０４Ｂの能力を基準として相対的に変動する。すなわち、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
具体的には、本実施形態のように、凹方向応力１７０を生じる２層目表面保護膜１１０を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＮｃｈ型トランジスタであるとすると、トランジスタ１０４Ｂの能力が低くなる結果、トランジスタ１０４Ａの能力が相対的に高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ａの能力が低めにばらついていたとしても、２層目表面保護膜１１０によってトランジスタ１０４Ａの能力を相対的に高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
また、本実施形態のように、凹方向応力１７０を生じる２層目表面保護膜１１０を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＰｃｈ型トランジスタであるとすると、トランジスタ１０４Ｂの能力が高くなる結果、トランジスタ１０４Ａの能力が相対的に低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ａの能力が高めにばらついていたとしても、２層目表面保護膜１１０によってトランジスタ１０４Ａの能力を相対的に低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
以上のように、本実施形態においては、半導体基板１００の主面の結晶方位、及びトランジスタ１０４Ｂの導電型（Ｎｃｈ又はＰｃｈ）に注意して、２層目表面保護膜１１０を使用する必要がある。
また、本実施形態においては、２層目表面保護膜１１０の膜厚を変えることにより、凹方向応力１７０を変化させることも可能である。これにより、能力を変動させたいトランジスタの能力変動値を制御することも可能となる。
尚、本実施形態において、２層目表面保護膜１１０としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
（第２の実施形態の変形例）
以下、第２の実施形態の変形例に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
図４は、第２の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図４において、図１（ａ）〜（ｄ）に示す第１の実施形態の半導体装置、又は図３（ａ）及び（ｂ）に示す第２の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本変形例が第２の実施形態と異なっている点は、図４に示すように、１層目表面保護膜１０７及び２層目表面保護膜１１０によって覆われたトランジスタ１０４Ｃが半導体基板１００上に形成されていること、及び、トランジスタ１０４Ｃの上側領域の２層目表面保護膜１１０を覆うように、凹方向応力１７５を生じる３層目表面保護膜１１１が形成されていることである。ここで、トランジスタ１０４Ｃは、半導体基板１００上にゲート絶縁膜１０２Ｃを介して形成されたゲート電極１０１Ｃと、半導体基板１００におけるゲート電極１０１Ｃの両側に形成されたソースドレイン領域１０３Ｃとを有している。また、第１の実施形態の図１（ｂ）に示す電気的特性測定の結果、トランジスタ１０４Ｃが、その能力を変動させたいトランジスタであると判明しているものとする。尚、凹方向応力１７５は、２層目表面保護膜１１０による凹方向応力１７０に３層目表面保護膜１１１による凹方向応力を加えたものである。また、第２の実施形態と同様に、本変形例においても、トランジスタ１０４Ａの上側領域を除く１層目表面保護膜１０７を覆うように、凹方向応力１７０を生じる２層目表面保護膜１１０が形成されている。
本変形例によると、第２の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、凹方向応力１７５を生じる２層目表面保護膜１１０及び３層目表面保護膜１１１の積層構造の下側に位置するトランジスタ１０４Ｃの能力が、凹方向応力１７５によって大きく変動する。言い換えると、トランジスタ１０４Ｃの能力が、３層目表面保護膜１１１が形成されていない場合と比べてより大きく変動する。従って、半導体装置を構成するトランジスタの能力をより一層選択的に制御することが可能となる。
具体的には、本変形例のように、凹方向応力１７５を生じる３層目表面保護膜１１１を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＮｃｈ型トランジスタであるとすると、トランジスタ１０４Ｃの能力は、３層目表面保護膜１１１が形成されていない場合と比べてより低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｃの能力が高めにばらついていたとしても、３層目表面保護膜１１１によってトランジスタ１０４Ｃの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
また、本変形例のように、凹方向応力１７５を生じる３層目表面保護膜１１１を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＰｃｈ型トランジスタであるとすると、トランジスタ１０４Ｃの能力は、３層目表面保護膜１１１が形成されていない場合と比べてより高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｃの能力が低めにばらついていたとしても、３層目表面保護膜１１１によってトランジスタ１０４Ｃの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
尚、本変形例において、２層目表面保護膜１１０の膜厚及び３層目表面保護膜１１１の膜厚の少なくとも一方を変えることにより、凹方向応力１７５を変化させることも可能である。これにより、能力を変動させたいトランジスタの能力変動値を制御することも可能となる。
また、本変形例において、３層目表面保護膜１１１としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
（第３の実施形態）
以下、第３の実施形態に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
図５は、第３の実施形態に係る半導体装置の構造を示す断面図である。尚、図５において、図１（ａ）〜（ｄ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本実施形態が第１の実施形態と異なっている点は、第１の実施形態の図１（ａ）及び図１（ｂ）に示す工程を順次実施した後、図５に示すように、トランジスタ１０４Ｂの上側領域の１層目表面保護膜１０７を覆うように、凸方向応力１６０を生じる２層目表面保護膜１１２を形成することである。２層目表面保護膜１１２としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。ここで、本実施形態においては、図１（ｂ）に示す電気的特性測定の結果、他のトランジスタを基準として、トランジスタ能力を変動させたいトランジスタがトランジスタ１０４Ｂであると判明しているものとする。
このようにすると、２層目表面保護膜１１２の下側に位置するトランジスタ１０４Ｂの能力が、２層目表面保護膜１１２の生じる凸方向応力１６０によって変動する。すなわち、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
具体的には、本実施形態のように、凸方向応力１６０を生じる２層目表面保護膜１１２を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＮｃｈ型トランジスタであるとすると、２層目表面保護膜１１２が形成されていない場合と比べて、トランジスタ１０４Ｂの能力が高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｂの能力が低めにばらついていたとしても、２層目表面保護膜１１２によってトランジスタ１０４Ｂの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
また、本実施形態のように、凸方向応力１６０を生じる２層目表面保護膜１１２を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＰｃｈ型トランジスタであるとすると、２層目表面保護膜１１２が形成されていない場合と比べて、トランジスタ１０４Ｂの能力が低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｂの能力が高めにばらついていたとしても、２層目表面保護膜１１２によってトランジスタ１０４Ｂの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
以上のように、本実施形態においては、半導体基板１００の主面の結晶方位、及びトランジスタ１０４Ｂの導電型（Ｎｃｈ又はＰｃｈ）に注意して、２層目表面保護膜１１２を使用する必要がある。
また、本実施形態においては、２層目表面保護膜１１２の膜厚を変えることにより、凸方向応力１６０を変化させることも可能である。これにより、能力を変動させたいトランジスタの能力変動値を制御することも可能となる。
尚、本実施形態において、２層目表面保護膜１１２としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
（第３の実施形態の変形例）
以下、第３の実施形態の変形例に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
図６は、第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図６において、図１（ａ）〜（ｄ）に示す第１の実施形態の半導体装置、又は図５に示す第３の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本変形例が第３の実施形態と異なっている点は、図６に示すように、１層目表面保護膜１０７及び２層目表面保護膜１１２によって覆われたトランジスタ１０４Ｃが半導体基板１００上に形成されていること、及び、トランジスタ１０４Ｃの上側領域の２層目表面保護膜１１２を覆うように、凸方向応力１６５を生じる３層目表面保護膜１１３が形成されていることである。ここで、トランジスタ１０４Ｃは、半導体基板１００上にゲート絶縁膜１０２Ｃを介して形成されたゲート電極１０１Ｃと、半導体基板１００におけるゲート電極１０１Ｃの両側に形成されたソースドレイン領域１０３Ｃとを有している。また、第１の実施形態の図１（ｂ）に示す電気的特性測定の結果、トランジスタ１０４Ｃが、その能力を変動させたいトランジスタであると判明しているものとする。尚、凸方向応力１６５は、２層目表面保護膜１１２による凸方向応力１６０に３層目表面保護膜１１３による凸方向応力を加えたものである。
本変形例によると、第３の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、凸方向応力１６５を生じる２層目表面保護膜１１２及び３層目表面保護膜１１３の積層構造の下側に位置するトランジスタ１０４Ｃの能力が、凸方向応力１６５によって大きく変動する。言い換えると、トランジスタ１０４Ｃの能力が、３層目表面保護膜１１３が形成されていない場合と比べてより大きく変動する。従って、半導体装置を構成するトランジスタの能力をより一層選択的に制御することが可能となる。
具体的には、本変形例のように、凸方向応力１６５を生じる３層目表面保護膜１１３を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＮｃｈ型トランジスタであるとすると、トランジスタ１０４Ｃの能力は、３層目表面保護膜１１３が形成されていない場合と比べてより高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｃの能力が低めにばらついていたとしても、３層目表面保護膜１１３によってトランジスタ１０４Ｃの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
また、本変形例のように、凸方向応力１６５を生じる３層目表面保護膜１１３を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＰｃｈ型トランジスタであるとすると、トランジスタ１０４Ｃの能力は、３層目表面保護膜１１３が形成されていない場合と比べてより低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｃの能力が高めにばらついていたとしても、３層目表面保護膜１１３によってトランジスタ１０４Ｃの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
尚、本変形例において、２層目表面保護膜１１２の膜厚及び３層目表面保護膜１１３の膜厚の少なくとも一方を変えることにより、凸方向応力１６５を変化させることも可能である。これにより、能力を変動させたいトランジスタの能力変動値を制御することも可能となる。
また、本変形例において、３層目表面保護膜１１３としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
（第４の実施形態）
以下、第４の実施形態に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
図７は、第４の実施形態に係る半導体装置の構造を示す断面図である。尚、図７において、図１（ａ）〜（ｄ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本実施形態が第１の実施形態と異なっている点は、第１の実施形態の図１（ａ）及び図１（ｂ）に示す工程を順次実施した後、図７に示すように、トランジスタ１０４Ｂの上側領域の１層目表面保護膜１０７を覆うように、凹方向応力１７０を生じる２層目表面保護膜１１４を形成することである。２層目表面保護膜１１４としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。ここで、本実施形態においては、図１（ｂ）に示す電気的特性測定の結果、他のトランジスタを基準として、トランジスタ能力を変動させたいトランジスタがトランジスタ１０４Ｂであると判明しているものとする。
このようにすると、２層目表面保護膜１１４の下側に位置するトランジスタ１０４Ｂの能力が、２層目表面保護膜１１４の生じる凹方向応力１７０によって変動する。すなわち、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
具体的には、本実施形態のように、凹方向応力１７０を生じる２層目表面保護膜１１４を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＮｃｈ型トランジスタであるとすると、２層目表面保護膜１１４が形成されていない場合と比べて、トランジスタ１０４Ｂの能力が低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｂの能力が高めにばらついていたとしても、２層目表面保護膜１１４によってトランジスタ１０４Ｂの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
また、本実施形態のように、凹方向応力１７０を生じる２層目表面保護膜１１４を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＰｃｈ型トランジスタであるとすると、２層目表面保護膜１１４が形成されていない場合と比べて、トランジスタ１０４Ｂの能力が高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｂの能力が低めにばらついていたとしても、２層目表面保護膜１１４によってトランジスタ１０４Ｂの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
以上のように、本実施形態においては、半導体基板１００の主面の結晶方位、及びトランジスタ１０４Ｂの導電型（Ｎｃｈ又はＰｃｈ）に注意して、２層目表面保護膜１１４を使用する必要がある。
また、本実施形態においては、２層目表面保護膜１１４の膜厚を変えることにより、凹方向応力１７０を変化させることも可能である。これにより、能力を変動させたいトランジスタの能力変動値を制御することも可能となる。
尚、本実施形態において、２層目表面保護膜１１４としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
（第４の実施形態の変形例）
以下、第４の実施形態の変形例に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
図８は、第４の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図８において、図１（ａ）〜（ｄ）に示す第１の実施形態の半導体装置、又は図７に示す第４の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
本変形例が第４の実施形態と異なっている点は、図８に示すように、１層目表面保護膜１０７及び２層目表面保護膜１１４によって覆われたトランジスタ１０４Ｃが半導体基板１００上に形成されていること、及び、トランジスタ１０４Ｃの上側領域の２層目表面保護膜１１４を覆うように、凹方向応力１７５を生じる３層目表面保護膜１１５が形成されていることである。ここで、トランジスタ１０４Ｃは、半導体基板１００上にゲート絶縁膜１０２Ｃを介して形成されたゲート電極１０１Ｃと、半導体基板１００におけるゲート電極１０１Ｃの両側に形成されたソースドレイン領域１０３Ｃとを有している。また、第１の実施形態の図１（ｂ）に示す電気的特性測定の結果、トランジスタ１０４Ｃが、その能力を変動させたいトランジスタであると判明しているものとする。尚、凹方向応力１７５は、２層目表面保護膜１１４による凹方向応力１７０に３層目表面保護膜１１５による凹方向応力を加えたものである。
本変形例によると、第４の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、凹方向応力１７５を生じる２層目表面保護膜１１４及び３層目表面保護膜１１５の積層構造の下側に位置するトランジスタ１０４Ｃの能力が、凹方向応力１７５によって大きく変動する。言い換えると、トランジスタ１０４Ｃの能力が、３層目表面保護膜１１５が形成されていない場合と比べてより大きく変動する。従って、半導体装置を構成するトランジスタの能力をより一層選択的に制御することが可能となる。
具体的には、本変形例のように、凹方向応力１７５を生じる３層目表面保護膜１１５を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＮｃｈ型トランジスタであるとすると、トランジスタ１０４Ｃの能力は、３層目表面保護膜１１５が形成されていない場合と比べてより低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｃの能力が高めにばらついていたとしても、３層目表面保護膜１１５によってトランジスタ１０４Ｃの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
また、本変形例のように、凹方向応力１７５を生じる３層目表面保護膜１１５を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＰｃｈ型トランジスタであるとすると、トランジスタ１０４Ｃの能力は、３層目表面保護膜１１５が形成されていない場合と比べてより高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタを基準として、トランジスタ１０４Ｃの能力が低めにばらついていたとしても、３層目表面保護膜１１５によってトランジスタ１０４Ｃの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
尚、本変形例において、２層目表面保護膜１１４の膜厚及び３層目表面保護膜１１５の膜厚の少なくとも一方を変えることにより、凹方向応力１７５を変化させることも可能である。これにより、能力を変動させたいトランジスタの能力変動値を制御することも可能となる。
また、本変形例において、３層目表面保護膜１１５としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
本発明は、半導体装置の構造、特に、ＭＩＳトランジスタにより構成される半導体回路等が設けられた半導体装置の構造に適用した場合に有用である。
１００ 半導体基板
１０１Ａ、１０１Ｂ、１０１Ｃ ゲート電極
１０２Ａ、１０２Ｂ、１０２Ｃ ゲート絶縁膜
１０３Ａ、１０３Ｂ、１０３Ｃ ソースドレイン領域
１０４Ａ、１０４Ｂ、１０４Ｃ トランジスタ
１０５ 層間絶縁膜
１０６ 電極パッド
１０７ １層目表面保護膜
１０８、１１０、１１２、１１４ ２層目表面保護膜
１０９、１１１、１１３、１１５ ３層目表面保護膜
１５０ プローブカード
１６０、１６５ 凸方向応力
１７０、１７５ 凹方向応力

Claims (21)

  1. 半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、
    前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    前記第１のトランジスタの上側領域を除く前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、
    前記第１の保護膜及び前記第２の保護膜は絶縁膜からなり、
    前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力を基準として、前記第１のトランジスタのトランジスタ能力が相対的に高く変動していることを特徴とする半導体装置。
  2. 半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、
    前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    前記第１のトランジスタの上側領域を除く前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、
    前記第１の保護膜及び前記第２の保護膜は絶縁膜からなり、
    前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力を基準として、前記第１のトランジスタのトランジスタ能力が相対的に低く変動していることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第２の保護膜の膜厚を調整することにより、前記第１のトランジスタのトランジスタ能力の変動を制御することを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタと、
    前記第３のトランジスタの上側領域の前記第２の保護膜を覆うように形成され且つ凸方向に応力を生じる第３の保護膜とをさらに備え、
    前記第３の保護膜は絶縁膜からなり、
    前記第３の保護膜によって、前記第３のトランジスタのトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動していることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタのトランジスタ能力の変動を制御することを特徴とする半導体装置。
  6. 半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、
    前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    前記第１のトランジスタの上側領域を除く前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、
    前記第１の保護膜及び前記第２の保護膜は絶縁膜からなり、
    前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力を基準として、前記第１のトランジスタのトランジスタ能力が相対的に高く変動していることを特徴とする半導体装置。
  7. 半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、
    前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    前記第１のトランジスタの上側領域を除く前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、
    前記第１の保護膜及び前記第２の保護膜は絶縁膜からなり、
    前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力を基準として、前記第１のトランジスタのトランジスタ能力が相対的に低く変動していることを特徴とする半導体装置。
  8. 請求項６又は７に記載の半導体装置において、
    前記第２の保護膜の膜厚を調整することにより、前記第１のトランジスタのトランジスタ能力の変動を制御することを特徴とする半導体装置。
  9. 請求項６〜８のいずれか１項に記載の半導体装置において、
    前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタと、
    前記第３のトランジスタの上側領域の前記第２の保護膜を覆うように形成され且つ凹方向に応力を生じる第３の保護膜とをさらに備え、
    前記第３の保護膜は絶縁膜からなり、
    前記第３の保護膜によって、前記第３のトランジスタのトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動していることを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタのトランジス
    タ能力の変動を制御することを特徴とする半導体装置。
  11. 半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、
    前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    前記第２のトランジスタの上側領域の前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、
    前記第１の保護膜及び前記第２の保護膜は絶縁膜からなり、
    前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて高く変動していることを特徴とする半導体装置。
  12. 半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、
    前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    前記第２のトランジスタの上側領域の前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、
    前記第１の保護膜及び前記第２の保護膜は絶縁膜からなり、
    前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて低く変動していることを特徴とする半導体装置。
  13. 請求項１１又は１２に記載の半導体装置において、
    前記第２の保護膜の膜厚を調整することにより、前記第２のトランジスタのトランジスタ能力の変動を制御することを特徴とする半導体装置。
  14. 請求項１１〜１３のいずれか１項に記載の半導体装置において、
    前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタと、
    前記第３のトランジスタの上側領域の前記第２の保護膜を覆うように形成され且つ凸方向に応力を生じる第３の保護膜とをさらに備え、
    前記第３の保護膜は絶縁膜からなり、
    前記第３の保護膜によって、前記第３のトランジスタのトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動していることを特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタのトランジスタ能力の変動を制御することを特徴とする半導体装置。
  16. 半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、
    前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    前記第２のトランジスタの上側領域の前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、
    前記第１の保護膜及び前記第２の保護膜は絶縁膜からなり、
    前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて高く変動していることを特徴とする半導体装置。
  17. 半導体基板上に形成された第１のトランジスタ及び第２のトランジスタと、
    前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    前記第２のトランジスタの上側領域の前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、
    前記第１の保護膜及び前記第２の保護膜は絶縁膜からなり、
    前記第２の保護膜によって、前記第２のトランジスタのトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて低く変動していることを特徴とする半導体装置。
  18. 請求項１６又は１７に記載の半導体装置において、
    前記第２の保護膜の膜厚を調整することにより、前記第２のトランジスタのトランジスタ能力の変動を制御することを特徴とする半導体装置。
  19. 請求項１６〜１８のいずれか１項に記載の半導体装置において、
    前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタと、
    前記第３のトランジスタの上側領域の前記第２の保護膜を覆うように形成され且つ凹方向に応力を生じる第３の保護膜とをさらに備え、
    前記第３の保護膜は絶縁膜からなり、
    前記第３の保護膜によって、前記第３のトランジスタのトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動していることを特徴とする半導体装置。
  20. 請求項１９に記載の半導体装置において、
    前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタのトランジスタ能力の変動を制御することを特徴とする半導体装置。
  21. 請求項１〜２０のいずれか１項に記載の半導体装置において、
    前記第１の保護膜はＳｉＮ膜であることを特徴とする半導体装置。
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