WO2011067885A1 - 半導体装置 - Google Patents

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松本健
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Definitions

  • the present invention relates to the structure of a semiconductor device, and more particularly to the structure of a semiconductor device provided with a semiconductor circuit or the like composed of MIS (Metal Insulator Semiconductor) transistors.
  • MIS Metal Insulator Semiconductor
  • FIG. 9A is a diagram illustrating an example of a cross-sectional structure of a conventional semiconductor device
  • FIG. 9B is a diagram illustrating an example of a top surface structure of the conventional semiconductor device.
  • a transistor 5 constituting a semiconductor device is generally formed on a wafer-like semiconductor substrate 1 made of Si, GaAs, or the like.
  • the transistor 5 has a gate electrode 2 formed on the semiconductor substrate 1 via a gate insulating film 3 and source / drain regions 4 formed on both sides of the gate electrode 2 in the semiconductor substrate 1.
  • An interlayer insulating film 6 is formed on the semiconductor substrate 1 including the transistor 5, and an electrical connection between the semiconductor device including the transistor 5 and an external device is formed on the interlayer insulating film 6.
  • An electrode pad 7 is provided. Usually, the electrode pad 7 is formed using Al.
  • the interlayer insulating film 6 excluding the formation region of the electrode pad 7 is usually a two-layer surface protective film, specifically, a first surface protective film 8 made of SiN or the like, and a two-layer made of polyimide or the like. It is covered with the eye surface protective film 9.
  • the transistor capability varies during the manufacturing process. In other words, the capability of the transistor 5 varies even within one semiconductor device. As a result, the conventional semiconductor device has a problem that it cannot perform as expected.
  • an object of the present invention is to provide a semiconductor device capable of exhibiting expected performance even when variations in transistor performance occur when manufacturing transistors constituting the semiconductor device.
  • a first semiconductor device includes a first transistor group and a second transistor group formed on a semiconductor substrate, and an external device formed on the semiconductor substrate. Electrode pads, a first protective film formed so as to cover the semiconductor substrate excluding the upper region of the electrode pads, and the first region excluding the upper region of the first transistor group. And a second protective film that is formed so as to cover the first protective film and that generates stress in a convex direction, and the first protective film is used as a reference based on the transistor capability of the second transistor group.
  • the transistor capability of these transistor groups fluctuates relatively high.
  • a second semiconductor device is provided on the first and second transistor groups formed on the semiconductor substrate and to be electrically connected to the outside formed on the semiconductor substrate.
  • a second protective film that generates stress in a convex direction, and the transistor capacity of the first transistor group is based on the transistor capacity of the second transistor group by the second protective film. Fluctuates relatively low.
  • the fluctuation of the transistor capability of the first transistor group may be controlled by adjusting the thickness of the second protective film.
  • the transistor capability may be more varied as compared to the case where the third protective film is not formed.
  • the variation in the transistor capability of the third transistor group may be controlled by adjusting the thickness of the third protective film.
  • a third semiconductor device includes a first transistor group and a second transistor group formed on a semiconductor substrate, and electrodes formed on the semiconductor substrate and electrically connected to the outside.
  • a second protective film that generates stress in the concave direction, the transistor capacity of the first transistor group being relative to the transistor capacity of the second transistor group based on the transistor capacity of the second transistor group. Highly fluctuating.
  • a fourth semiconductor device for electrically connecting a first transistor group and a second transistor group formed on a semiconductor substrate to the outside formed on the semiconductor substrate.
  • a second protective film that generates stress in the concave direction, and the transistor capacity of the first transistor group is based on the transistor capacity of the second transistor group by the second protective film. Fluctuates relatively low.
  • the fluctuation of the transistor capability of the first transistor group may be controlled by adjusting the thickness of the second protective film.
  • the transistor capability may be more varied as compared to the case where the third protective film is not formed. In this case, the variation in the transistor capability of the third transistor group may be controlled by adjusting the thickness of the third protective film.
  • a fifth semiconductor device includes a first transistor group and a second transistor group formed on a semiconductor substrate, and electrodes formed on the semiconductor substrate and electrically connected to the outside.
  • a second protective film that generates stress in a convex direction, and the second protective film has a transistor capability of the second transistor group as compared with the case where the second protective film is not formed. Highly fluctuating.
  • the first transistor group and the second transistor group formed on the semiconductor substrate are electrically connected to the outside formed on the semiconductor substrate.
  • An electrode pad, a first protective film formed to cover the semiconductor substrate excluding an upper region of the electrode pad, and a first protective film in an upper region of the second transistor group A second protective film that is formed and generates stress in a convex direction, and the second protective film has a transistor capability of the second transistor group when the second protective film is not formed. Compared to low fluctuations.
  • the fluctuation of the transistor capability of the second transistor group may be controlled by adjusting the thickness of the second protective film.
  • the transistor capability may be more varied as compared to the case where the third protective film is not formed.
  • the variation in the transistor capability of the third transistor group may be controlled by adjusting the thickness of the third protective film.
  • a seventh semiconductor device includes a first transistor group and a second transistor group formed on a semiconductor substrate, and electrodes formed on the semiconductor substrate and electrically connected to the outside.
  • a second protective film that generates stress in the concave direction, and the second protective film has a transistor capability of the second transistor group as compared with the case where the second protective film is not formed. Highly fluctuating.
  • an eighth semiconductor device for electrically connecting a first transistor group and a second transistor group formed on a semiconductor substrate to the outside formed on the semiconductor substrate.
  • An electrode pad, a first protective film formed to cover the semiconductor substrate excluding an upper region of the electrode pad, and a first protective film in an upper region of the second transistor group And a second protective film that is formed and generates stress in the concave direction, and the second protective film has a transistor capability of the second transistor group when the second protective film is not formed. Compared to low fluctuations.
  • the fluctuation of the transistor capability of the second transistor group may be controlled by adjusting the thickness of the second protective film.
  • the transistor capability may be more varied as compared to the case where the third protective film is not formed. In this case, the variation in the transistor capability of the third transistor group may be controlled by adjusting the thickness of the third protective film.
  • the first protective film may be a SiN film.
  • a polyimide film or a PBO film may be used.
  • the second protective film for example, a polyimide film or a PBO film may be used.
  • the semiconductor substrate may be a semiconductor wafer.
  • the first protective film may cover an end portion of the electrode pad.
  • the present invention it is possible to selectively control the capability of the transistors constituting the semiconductor device. Therefore, even when the transistor capability varies when manufacturing the transistors constituting the semiconductor device, the expected performance is achieved.
  • a semiconductor device capable of exhibiting performance can be provided.
  • FIGS. 1A to 1C are cross-sectional views showing respective steps of the method of manufacturing a semiconductor device according to the first embodiment
  • FIG. 1D is a plan view corresponding to FIG. It is.
  • FIG. 2 is a cross-sectional view showing a structure of a semiconductor device according to a modification of the first embodiment.
  • FIG. 3A is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment, and FIG. 3B is a plan view corresponding to FIG.
  • FIG. 4 is a cross-sectional view illustrating a structure of a semiconductor device according to a modification of the second embodiment.
  • FIG. 5 is a cross-sectional view showing the structure of the semiconductor device according to the third embodiment.
  • FIG. 1A to 1C are cross-sectional views showing respective steps of the method of manufacturing a semiconductor device according to the first embodiment
  • FIG. 1D is a plan view corresponding to FIG. It is.
  • FIG. 2 is a cross-sectional view showing a structure of a
  • FIG. 6 is a cross-sectional view illustrating the structure of a semiconductor device according to a modification of the third embodiment.
  • FIG. 7 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 8 is a cross-sectional view showing the structure of a semiconductor device according to a modification of the fourth embodiment.
  • FIG. 9A is a diagram illustrating an example of a cross-sectional structure of a conventional semiconductor device
  • FIG. 9B is a diagram illustrating an example of a top surface structure of the conventional semiconductor device.
  • FIGS. 1A to 1C are cross-sectional views showing respective steps of the method of manufacturing a semiconductor device according to the first embodiment
  • FIG. 1D is a plan view corresponding to FIG. It is.
  • transistors 104A and 104B constituting a semiconductor device are formed on a semiconductor substrate 100 made of, for example, Si or GaAs.
  • the transistor 104A includes a gate electrode 101A formed over the semiconductor substrate 100 via a gate insulating film 102A, and a source / drain region 103A formed on both sides of the gate electrode 101A in the semiconductor substrate 100.
  • the transistor 104B includes a gate electrode 101B formed over the semiconductor substrate 100 with a gate insulating film 102B interposed therebetween, and source / drain regions 103B formed on both sides of the gate electrode 101B in the semiconductor substrate 100.
  • an interlayer insulating film 105 is formed on the semiconductor substrate 100 including each of the transistors 104A and 104B, electrodes for electrically connecting the semiconductor device including the transistors 104A and 104B to an external device
  • a pad 106 is formed on the interlayer insulating film 105.
  • the electrode pad 106 is made of a conductive material such as Al.
  • wirings, vias, contacts, and the like for electrically connecting the transistors 104A and 104B and the electrode pads 106 are formed. Further, in FIGS. 1A to 1C, each transistor is shown larger than the actual size for easy explanation.
  • each of the transistors 104A and 104B is actually formed in a larger number than the illustrated number, and a transistor group including a plurality of transistors 104A (first transistor group) and a transistor group including a plurality of transistors 104B. (Second transistor group) exists.
  • a first surface protective film 107 made of, for example, a SiN film and having a thickness of about 1 ⁇ m is formed so as to cover the semiconductor substrate 100 excluding the upper region of the electrode pad 106.
  • the first surface protective film 107 may cover the end of the electrode pad 106.
  • the electrical characteristics of the semiconductor device are measured. Specifically, the electrical characteristics of each transistor are measured by passing a current while bringing the needle tip of the probe card 150 into contact with the electrode pad 106.
  • a second-layer surface protective film 108 that generates 160 is formed.
  • the second surface protective film 108 for example, a polyimide film or a PBO film may be used.
  • each transistor 104B constituting the “second transistor group” located below the second-layer surface protective film 108 varies depending on the convex stress 160 generated by the second-layer surface protective film 108.
  • the capability of each transistor 104A that constitutes the “first transistor group” that is not located below the second-layer surface protective film 108 is the capability of each transistor 104B that constitutes the “second transistor group”.
  • a semiconductor device that can be provided can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104B is Nch. If the transistor is a type transistor, the capability of the transistor 104B increases, and as a result, the capability of the transistor 104A relatively decreases.
  • the ability of each transistor 104A constituting the “first transistor group” was highly varied with reference to the other transistor groups. Even so, the second-layer surface protective film 108 can relatively reduce the capability of each transistor 104A to suppress the variation in capability, so that a semiconductor device that can exhibit the expected performance can be provided. it can.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104B is a Pch transistor. If so, the capability of transistor 104B is reduced, resulting in a relatively higher capability of transistor 104A.
  • the ability of each of the transistors 104A constituting the “first transistor group” varied slightly with respect to other transistor groups.
  • the second layer surface protective film 108 can relatively increase the capability of each transistor 104A and suppress the variation in capability, it is possible to provide a semiconductor device that can exhibit the expected performance. it can.
  • the second-layer surface protective film 108 it is necessary to use the second-layer surface protective film 108 while paying attention to the crystal orientation of the main surface of the semiconductor substrate 100 and the conductivity type (Nch or Pch) of the transistor 104B. .
  • the convex stress 160 can be changed by changing the film thickness of the second surface protective film 108. Thereby, it is also possible to control the capability variation value of the transistor group whose capability is to be varied.
  • the semiconductor substrate 100 may be a semiconductor wafer.
  • the SiN film is used as the first surface protective film 107, another insulating film such as a polyimide film or a PBO film may be used instead.
  • the second surface protective film 108 for example, an insulating film such as a polyimide film or a PBO film may be used.
  • the second-layer surface protective film 108 is formed so as to cover the first-layer surface protective film 107 excluding the upper region of the “first transistor group including a plurality of transistors 104A”.
  • the “first transistor group including a plurality of transistors 104 ⁇ / b> A” is disposed in the lower region of the opening of the second surface protective film 108.
  • a small number of transistors 104B or other transistors may be arranged in the lower region of the opening of the second surface protective film 108.
  • a small number of transistors 104 ⁇ / b> A may be disposed in the outer region of the opening of the second surface protective film 108.
  • FIG. 2 is a cross-sectional view showing the structure of a semiconductor device according to a modification of the first embodiment.
  • the same components as those of the semiconductor device of the first embodiment shown in FIGS. 1A to 1D are denoted by the same reference numerals, and redundant description is omitted.
  • each transistor is shown larger than the actual size for easy explanation. That is, each of the transistors 104A, 104B, and 104C is actually formed in a larger number than the illustrated number, and includes a transistor group including a plurality of transistors 104A (first transistor group) and a transistor including a plurality of transistors 104B. There are a group (second transistor group) and a transistor group (third transistor group) including a plurality of transistors 104C.
  • This modification is different from the first embodiment in that, as shown in FIG. 2, “a first transistor composed of a plurality of transistors 104 ⁇ / b> C covered by a first surface protective film 107 and a second surface protective film 108.
  • the third transistor group is formed on the semiconductor substrate 100, and the convex direction so as to cover the second layer surface protective film 108 in the upper region of the“ third transistor group including a plurality of transistors 104C ”. That is, the third-layer surface protective film 109 that generates the stress 165 is formed.
  • each transistor 104C has a gate electrode 101C formed on the semiconductor substrate 100 via a gate insulating film 102C, and a source / drain region 103C formed on both sides of the gate electrode 101C in the semiconductor substrate 100.
  • the transistor 104C is a transistor whose capability is to be changed.
  • the convex stress 165 is obtained by adding the convex stress by the third surface protective film 109 to the convex stress 160 by the second surface protective film 108.
  • the stress in the convex direction is applied so as to cover the first surface protective film 107 excluding the upper region of the “first transistor group including a plurality of transistors 104A”.
  • a second surface protective film 108 that generates 160 is formed.
  • each transistor 104C constituting the “third transistor group” located below the stacked structure of the second-layer surface protective film 108 and the third-layer surface protective film 109 that generates the convex-direction stress 165 is Fluctuates greatly depending on the directional stress 165.
  • the capability of each transistor 104 ⁇ / b> C constituting the “third transistor group” varies more than that in the case where the third-layer surface protective film 109 is not formed. Therefore, it becomes possible to more selectively control the capability of the transistors constituting the semiconductor device.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104C is Nch If it is a type transistor, the capability of each transistor 104C constituting the “third transistor group” is higher than that in the case where the third-layer surface protective film 109 is not formed.
  • the ability of each of the transistors 104C constituting the “third transistor group” varied slightly with respect to other transistor groups. Even so, the third layer surface protective film 109 can increase the capability of each transistor 104C constituting the “third transistor group” and suppress the variation in capability, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100), and the transistor 104C is a Pch transistor. If there is, the capability of each transistor 104C constituting the “third transistor group” is lower than that in the case where the third-layer surface protective film 109 is not formed.
  • the ability of each transistor 104C constituting the “third transistor group” was highly varied with reference to another transistor group. Even so, the capability of each transistor 104C constituting the “third transistor group” can be reduced by the third-layer surface protective film 109, and the variation in capability can be suppressed, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the third-layer surface protective film 109 for example, an insulating film such as a polyimide film or a PBO film may be used.
  • the second-layer surface protective film 108 is formed so as to cover the first-layer surface protective film 107 excluding the upper region of the “first transistor group including a plurality of transistors 104A”.
  • the “first transistor group including a plurality of transistors 104 ⁇ / b> A” is disposed in the lower region of the opening of the second surface protective film 108.
  • a small number of transistors 104 ⁇ / b> B, 104 ⁇ / b> C or other transistors may be disposed in the lower region of the opening of the second-layer surface protective film 108.
  • a small number of transistors 104 ⁇ / b> A may be disposed in the outer region of the opening of the second surface protective film 108.
  • the third-layer surface protective film 109 is formed so as to cover the second-layer surface protective film 108 in the upper region of the “third transistor group including a plurality of transistors 104C”.
  • a “third transistor group including a plurality of transistors 104 ⁇ / b> C” is disposed in the lower region of the third-layer surface protective film 109.
  • a small number of transistors 104 ⁇ / b> A, 104 ⁇ / b> B or other transistors may be arranged in the lower region of the third-layer surface protective film 109.
  • a small number of transistors 104 ⁇ / b> C may be disposed in the outer region of the third-layer surface protective film 109.
  • FIG. 3A is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment
  • FIG. 3B is a plan view corresponding to FIG.
  • the same components as those in the semiconductor device of the first embodiment shown in FIGS. 1A to 1D are denoted by the same reference numerals, thereby overlapping description. Is omitted.
  • each transistor is shown larger than the actual size for ease of explanation.
  • each of the transistors 104A and 104B is actually formed in a larger number than the illustrated number, and a transistor group including a plurality of transistors 104A (first transistor group) and a transistor group including a plurality of transistors 104B. (Second transistor group) exists.
  • This embodiment is different from the first embodiment in that the steps shown in FIGS. 1A and 1B of the first embodiment are sequentially performed, and then FIGS. ), A concave stress (acting downward in a direction perpendicular to the main surface of the substrate) so as to cover the first surface protective film 107 excluding the upper region of the “first transistor group including a plurality of transistors 104A”, as shown in FIG.
  • the second layer surface protective film 110 that generates 170 is the same.
  • the second-layer surface protective film 110 for example, a polyimide film or a PBO film may be used.
  • the transistor whose transistor capability is to be changed is the transistor 104A on the basis of another transistor. .
  • each transistor 104B constituting the “second transistor group” located below the second-layer surface protective film 110 varies depending on the concave stress 170 generated by the second-layer surface protective film 110.
  • the capability of each transistor 104A constituting the “first transistor group” that is not located below the second-layer surface protective film 110 is the capability of each transistor 104B constituting the “second transistor group”. Relative to In other words, it is possible to selectively control the capabilities of the transistors constituting the semiconductor device, so that even if variations in transistor capabilities occur when manufacturing the transistors constituting the semiconductor device, the expected performance is exhibited.
  • a semiconductor device that can be provided can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104B is Nch.
  • the transistor is a type transistor
  • the capability of each transistor 104B constituting the “second transistor group” is lowered, and as a result, the capability of each transistor 104A constituting the “first transistor group” is relatively increased.
  • the ability of each of the transistors 104A constituting the “first transistor group” varied slightly with respect to other transistor groups. Even so, the capability of each transistor 104A constituting the “first transistor group” can be relatively increased by the second-layer surface protective film 110 to suppress the variation in capability, so that the expected performance is exhibited.
  • a semiconductor device which can be provided can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104B is a Pch transistor. If there is, the capability of each transistor 104B constituting the “second transistor group” becomes higher, and as a result, the capability of each transistor 104A constituting the “first transistor group” becomes relatively lower.
  • the ability of each transistor 104A constituting the “first transistor group” was highly varied with reference to the other transistor groups. Even so, the capability of each transistor 104A constituting the “first transistor group” can be relatively lowered by the second-layer surface protective film 110, so that the variation in capability can be suppressed.
  • a semiconductor device which can be provided can be provided.
  • the second-layer surface protective film 110 it is necessary to use the second-layer surface protective film 110 while paying attention to the crystal orientation of the main surface of the semiconductor substrate 100 and the conductivity type (Nch or Pch) of the transistor 104B. .
  • the concave stress 170 can be changed by changing the film thickness of the second surface protective film 110. Thereby, it is also possible to control the capability variation value of the transistor group whose capability is to be varied.
  • the second surface protective film 110 for example, an insulating film such as a polyimide film or a PBO film may be used.
  • the second-layer surface protective film 110 is formed so as to cover the first-layer surface protective film 107 excluding the upper region of the “first transistor group including a plurality of transistors 104A”.
  • the “first transistor group including a plurality of transistors 104 ⁇ / b> A” is disposed in the lower region of the opening of the second surface protective film 110.
  • a small number of transistors 104B or other transistors may be arranged in the lower region of the opening of the second surface protective film 110.
  • a small number of transistors 104 ⁇ / b> A may be disposed in the outer region of the opening of the second-layer surface protective film 110.
  • FIG. 4 is a cross-sectional view showing the structure of a semiconductor device according to a modification of the second embodiment. 4, the same configuration as the semiconductor device of the first embodiment shown in FIGS. 1A to 1D or the semiconductor device of the second embodiment shown in FIGS. 3A and 3B is used.
  • the duplicate description is abbreviate
  • each of the transistors 104A, 104B, and 104C is actually formed in a larger number than the illustrated number, and includes a transistor group including a plurality of transistors 104A (first transistor group) and a transistor including a plurality of transistors 104B. There are a group (second transistor group) and a transistor group (third transistor group) including a plurality of transistors 104C.
  • This modification is different from the second embodiment in that, as shown in FIG. 4, “a first transistor composed of a plurality of transistors 104C covered by a first-layer surface protective film 107 and a second-layer surface protective film 110”.
  • the third transistor group is formed on the semiconductor substrate 100, and the concave direction is formed so as to cover the second-layer surface protective film 110 in the upper region of the“ third transistor group including the plurality of transistors 104C ”. That is, the third-layer surface protective film 111 that generates the stress 175 is formed.
  • each transistor 104C has a gate electrode 101C formed on the semiconductor substrate 100 via a gate insulating film 102C, and a source / drain region 103C formed on both sides of the gate electrode 101C in the semiconductor substrate 100.
  • the transistor 104C is a transistor whose capability is to be changed.
  • the concave direction stress 175 is obtained by adding the concave direction stress by the third layer surface protective film 111 to the concave direction stress 170 by the second layer surface protective film 110.
  • the concave direction stress is applied so as to cover the first surface protective film 107 excluding the upper region of the “first transistor group including the plurality of transistors 104A”.
  • a second-layer surface protective film 110 that generates 170 is formed.
  • the capability of each transistor 104C constituting the “third transistor group” located below the stacked structure of the second-layer surface protective film 110 and the third-layer surface protective film 111 that generates the concave-direction stress 175 is Fluctuates greatly depending on the directional stress 175.
  • the capability of each transistor 104 ⁇ / b> C constituting the “third transistor group” varies more greatly than in the case where the third surface protective film 111 is not formed. Therefore, it becomes possible to more selectively control the capability of the transistors constituting the semiconductor device.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104C is Nch If it is a type transistor, the capability of each transistor 104C constituting the “third transistor group” is lower than that in the case where the third-layer surface protective film 111 is not formed.
  • the ability of each transistor 104C constituting the “third transistor group” was highly varied with reference to another transistor group. Even so, the capability of each transistor 104C constituting the “third transistor group” can be reduced by the third-layer surface protective film 111, and the variation in capability can be suppressed, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100), and the transistor 104C is a Pch transistor. If there is, the capability of each transistor 104C constituting the “third transistor group” is higher than that in the case where the third-layer surface protective film 111 is not formed.
  • the ability of each of the transistors 104C constituting the “third transistor group” varied slightly with respect to other transistor groups. Even so, the third layer surface protective film 111 can increase the capability of each transistor 104C that constitutes the “third transistor group” and suppress the variation in capability, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the concave direction stress 175 can be changed by changing at least one of the film thickness of the second-layer surface protective film 110 and the film thickness of the third-layer surface protective film 111. Thereby, it is also possible to control the capability variation value of the transistor group whose capability is to be varied.
  • an insulating film such as a polyimide film or a PBO film may be used.
  • the second-layer surface protective film 110 is formed so as to cover the first-layer surface protective film 107 excluding the upper region of the “first transistor group including a plurality of transistors 104A”.
  • the “first transistor group including a plurality of transistors 104 ⁇ / b> A” is disposed in the lower region of the opening of the second surface protective film 110.
  • a small number of transistors 104 ⁇ / b> B, 104 ⁇ / b> C or other transistors may be arranged in the lower region of the opening of the second surface protective film 110.
  • a small number of transistors 104 ⁇ / b> A may be disposed in the outer region of the opening of the second-layer surface protective film 110.
  • the third-layer surface protective film 111 is formed so as to cover the second-layer surface protective film 110 in the upper region of the “third transistor group including a plurality of transistors 104C”.
  • a “third transistor group including a plurality of transistors 104 ⁇ / b> C” is disposed in the lower region of the third-layer surface protective film 111.
  • a small number of transistors 104 ⁇ / b> A, 104 ⁇ / b> B or other transistors may be arranged in the lower region of the third-layer surface protective film 111.
  • a small number of transistors 104 ⁇ / b> C may be arranged in the outer region of the third-layer surface protective film 110.
  • FIG. 5 is a cross-sectional view showing the structure of the semiconductor device according to the third embodiment.
  • the same components as those in the semiconductor device according to the first embodiment shown in FIGS. 1A to 1D are denoted by the same reference numerals, and redundant description is omitted.
  • each transistor is shown larger than the actual size for easy explanation. That is, each of the transistors 104A and 104B is actually formed in a larger number than the illustrated number, and a transistor group including a plurality of transistors 104A (first transistor group) and a transistor group including a plurality of transistors 104B. (Second transistor group) exists.
  • This embodiment is different from the first embodiment in that after the steps shown in FIGS. 1A and 1B of the first embodiment are sequentially performed, as shown in FIG.
  • the second-layer surface protective film 112 that generates the convex direction stress 160 is formed so as to cover the first-layer surface protective film 107 in the upper region of the “second transistor group including a plurality of transistors 104B”.
  • the second-layer surface protective film 112 for example, a polyimide film or a PBO film may be used.
  • the transistor whose transistor capability is to be changed is the transistor 104B on the basis of another transistor. .
  • each transistor 104B constituting the “second transistor group” located below the second-layer surface protective film 112 varies depending on the convex stress 160 generated by the second-layer surface protective film 112. To do. In other words, it is possible to selectively control the capabilities of the transistors constituting the semiconductor device, so that even if variations in transistor capabilities occur when manufacturing the transistors constituting the semiconductor device, the expected performance is exhibited.
  • a semiconductor device that can be provided can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104B is Nch.
  • the transistor is a type transistor, the capability of each transistor 104B constituting the “second transistor group” is higher than that in the case where the second surface protective film 112 is not formed.
  • the ability of each transistor 104B constituting the “second transistor group” was varied to be low with respect to the other transistor groups. Even so, the second layer surface protective film 112 can increase the capability of each transistor 104B that constitutes the “second transistor group” and suppress the variation in capability, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100), and the transistor 104B is a Pch transistor. If there is, the capability of each transistor 104B constituting the “second transistor group” becomes lower than that in the case where the second surface protective film 112 is not formed.
  • the ability of each transistor 104B constituting the “second transistor group” was highly varied with reference to the other transistor groups. Even so, the capability of each transistor 104B that constitutes the “second transistor group” can be reduced by the second-layer surface protective film 112 and the variation in capability can be suppressed, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the second-layer surface protective film 112 it is necessary to use the second-layer surface protective film 112 while paying attention to the crystal orientation of the main surface of the semiconductor substrate 100 and the conductivity type (Nch or Pch) of the transistor 104B. .
  • the convex stress 160 can be changed by changing the thickness of the second surface protective film 112. Thereby, it is also possible to control the capability variation value of the transistor group whose capability is to be varied.
  • the second surface protective film 112 for example, an insulating film such as a polyimide film or a PBO film may be used.
  • the second-layer surface protective film 112 is formed so as to cover the first-layer surface protective film 107 in the upper region of the “second transistor group including a plurality of transistors 104B”.
  • a “second transistor group including a plurality of transistors 104B” is disposed in the lower region of the second-layer surface protective film 112.
  • a small number of transistors 104 ⁇ / b> A or other transistors may be disposed in the lower region of the second-layer surface protective film 112.
  • a small number of transistors 104B may be arranged in the outer region of the second surface protective film 112.
  • FIG. 6 is a cross-sectional view showing a structure of a semiconductor device according to a modification of the third embodiment.
  • each transistor is shown larger than the actual size for ease of explanation. That is, each of the transistors 104A, 104B, and 104C is actually formed in a larger number than the illustrated number, and includes a transistor group including a plurality of transistors 104A (first transistor group) and a transistor including a plurality of transistors 104B. There are a group (second transistor group) and a transistor group (third transistor group) including a plurality of transistors 104C.
  • This modification is different from the third embodiment in that, as shown in FIG. 6, “a first transistor composed of a plurality of transistors 104 ⁇ / b> C covered with a first surface protective film 107 and a second surface protective film 112.
  • the third transistor group is formed on the semiconductor substrate 100, and a convex direction is formed so as to cover the second-layer surface protective film 112 in the upper region of the“ third transistor group including a plurality of transistors 104C ”. That is, the third-layer surface protective film 113 that generates the stress 165 is formed.
  • each transistor 104C has a gate electrode 101C formed on the semiconductor substrate 100 via a gate insulating film 102C, and a source / drain region 103C formed on both sides of the gate electrode 101C in the semiconductor substrate 100.
  • the transistor 104C is a transistor whose capability is to be changed.
  • the convex stress 165 is obtained by adding the convex stress by the third surface protective film 113 to the convex stress 160 by the second surface protective film 112.
  • the convex direction stress 160 is applied so as to cover the first surface protective film 107 in the upper region of the “second transistor group including the plurality of transistors 104B”.
  • the capability of each transistor 104C constituting the “third transistor group” located below the stacked structure of the second-layer surface protective film 112 and the third-layer surface protective film 113 that generates the convex direction stress 165 is Fluctuates greatly depending on the directional stress 165.
  • the capability of each transistor 104 ⁇ / b> C constituting the “third transistor group” varies more greatly than in the case where the third-layer surface protective film 113 is not formed. Therefore, it becomes possible to more selectively control the capability of the transistors constituting the semiconductor device.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104C is Nch. If it is a type transistor, the capability of each transistor 104C constituting the “third transistor group” is higher than that in the case where the third-layer surface protective film 113 is not formed.
  • the ability of each of the transistors 104C constituting the “third transistor group” varied slightly with respect to other transistor groups. Even so, the third layer surface protective film 113 can increase the capability of each transistor 104C constituting the “third transistor group” and suppress the variation in capability, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100), and the transistor 104C is a Pch transistor. If there is, the capability of each transistor 104C constituting the “third transistor group” is lower than that in the case where the third-layer surface protective film 113 is not formed.
  • the ability of each transistor 104C constituting the “third transistor group” was highly varied with reference to another transistor group. Even so, the capability of each transistor 104C constituting the “third transistor group” can be reduced by the third-layer surface protective film 113 and the variation in capability can be suppressed, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the third-layer surface protective film 113 for example, an insulating film such as a polyimide film or a PBO film may be used.
  • the second-layer surface protective film 112 is formed so as to cover the first-layer surface protective film 107 in the upper region of the “second transistor group including a plurality of transistors 104B”.
  • a “second transistor group including a plurality of transistors 104B” is disposed in the lower region of the second-layer surface protective film 112.
  • a small number of transistors 104 ⁇ / b> A or other transistors may be disposed in the lower region of the second-layer surface protective film 112.
  • a small number of transistors 104B may be arranged in the outer region of the second surface protective film 112.
  • the third-layer surface protective film 113 is formed so as to cover the second-layer surface protective film 112 in the upper region of the “third transistor group including a plurality of transistors 104C”.
  • the “third transistor group including a plurality of transistors 104 ⁇ / b> C” is disposed in the lower region of the third-layer surface protective film 113.
  • a small number of transistors 104A and 104B or other transistors may be arranged in the lower region of the third-layer surface protective film 113.
  • a small number of transistors 104 ⁇ / b> C may be arranged in the outer region of the third-layer surface protective film 113.
  • FIG. 7 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment.
  • the same components as those in the semiconductor device according to the first embodiment shown in FIGS. 1A to 1D are denoted by the same reference numerals, and redundant description is omitted.
  • each transistor is shown larger than the actual size for easy explanation. That is, each of the transistors 104A and 104B is actually formed in a larger number than the illustrated number, and a transistor group including a plurality of transistors 104A (first transistor group) and a transistor group including a plurality of transistors 104B. (Second transistor group) exists.
  • This embodiment is different from the first embodiment in that after the steps shown in FIGS. 1A and 1B of the first embodiment are sequentially performed, as shown in FIG.
  • the second-layer surface protective film 114 that generates the concave direction stress 170 is formed so as to cover the first-layer surface protective film 107 in the upper region of the “second transistor group including a plurality of transistors 104B”.
  • the second-layer surface protective film 114 for example, a polyimide film or a PBO film may be used.
  • the transistor whose transistor capability is to be changed is the transistor 104B on the basis of another transistor. .
  • each transistor 104B constituting the “second transistor group” located below the second-layer surface protective film 114 varies depending on the concave stress 170 generated by the second-layer surface protective film 114. To do. In other words, it is possible to selectively control the capabilities of the transistors constituting the semiconductor device, so that even if variations in transistor capabilities occur when manufacturing the transistors constituting the semiconductor device, the expected performance is exhibited.
  • a semiconductor device that can be provided can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104B is Nch. If it is a type transistor, the capability of each transistor 104B constituting the “second transistor group” is lower than that in the case where the second-layer surface protective film 114 is not formed.
  • the ability of each transistor 104B constituting the “second transistor group” was highly varied with reference to the other transistor groups. Even so, the capability of each transistor 104B that constitutes the “second transistor group” can be reduced by the second-layer surface protective film 114, so that the variation in capability can be suppressed, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100), and the transistor 104B is a Pch transistor. If it exists, the capability of each transistor 104B which comprises a "2nd transistor group" becomes high compared with the case where the 2nd layer surface protection film 114 is not formed.
  • the ability of each transistor 104B constituting the “second transistor group” was varied to be low with respect to the other transistor groups. Even so, the capability of each transistor 104B that constitutes the “second transistor group” can be increased by the second-layer surface protective film 114 and the variation in capability can be suppressed, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the second-layer surface protective film 114 it is necessary to use the second-layer surface protective film 114 while paying attention to the crystal orientation of the main surface of the semiconductor substrate 100 and the conductivity type (Nch or Pch) of the transistor 104B. .
  • the concave direction stress 170 can be changed by changing the thickness of the second surface protective film 114. Thereby, it is also possible to control the capability variation value of the transistor group whose capability is to be varied.
  • the second-layer surface protective film 114 for example, an insulating film such as a polyimide film or a PBO film may be used.
  • the second-layer surface protective film 114 is formed so as to cover the first-layer surface protective film 107 in the upper region of the “second transistor group including a plurality of transistors 104B”.
  • a “second transistor group including a plurality of transistors 104B” is disposed in the lower region of the second-layer surface protective film 114.
  • a small number of transistors 104A or other transistors may be arranged in the lower region of the second-layer surface protective film 114.
  • a small number of transistors 104B may be arranged in the outer region of the second-layer surface protective film 114.
  • FIG. 8 is a sectional view showing the structure of a semiconductor device according to a modification of the fourth embodiment.
  • each transistor is shown larger than the actual size for easy explanation. That is, each of the transistors 104A, 104B, and 104C is actually formed in a larger number than the illustrated number, and includes a transistor group including a plurality of transistors 104A (first transistor group) and a transistor including a plurality of transistors 104B. There are a group (second transistor group) and a transistor group (third transistor group) including a plurality of transistors 104C.
  • This modification is different from the fourth embodiment in that, as shown in FIG. 8, “a first transistor composed of a plurality of transistors 104 ⁇ / b> C covered with a first-layer surface protective film 107 and a second-layer surface protective film 114.
  • the third transistor group is formed on the semiconductor substrate 100, and the concave direction is formed so as to cover the second-layer surface protective film 114 in the upper region of the“ third transistor group including the plurality of transistors 104C ”. That is, the third-layer surface protective film 115 that generates the stress 175 is formed.
  • each transistor 104C has a gate electrode 101C formed on the semiconductor substrate 100 via a gate insulating film 102C, and a source / drain region 103C formed on both sides of the gate electrode 101C in the semiconductor substrate 100.
  • the transistor 104C is a transistor whose capability is to be changed.
  • the concave stress 175 is obtained by adding the concave stress due to the third surface protective film 115 to the concave stress 170 due to the second surface protective film 114.
  • the concave direction stress 170 is applied so as to cover the first surface protective film 107 in the upper region of the “second transistor group including the plurality of transistors 104B”.
  • the capability of each transistor 104C constituting the “third transistor group” located below the stacked structure of the second-layer surface protective film 114 and the third-layer surface protective film 115 generating the concave direction stress 175 is Fluctuates greatly depending on the directional stress 175.
  • the capability of each transistor 104 ⁇ / b> C constituting the “third transistor group” varies more than that in the case where the third surface protective film 115 is not formed. Therefore, it becomes possible to more selectively control the capability of the transistors constituting the semiconductor device.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104C is Nch.
  • the transistor is a type transistor, the capability of each transistor 104C constituting the “third transistor group” is lower than that in the case where the third-layer surface protective film 115 is not formed.
  • the ability of each transistor 104C constituting the “third transistor group” was highly varied with reference to another transistor group. Even so, the capability of each transistor 104C constituting the “third transistor group” can be reduced by the third-layer surface protective film 115 and the variation in capability can be suppressed, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the crystal orientation of the main surface of the semiconductor substrate 100 is (100) and the transistor 104C is a Pch transistor. If there is, the capability of each transistor 104C constituting the “third transistor group” is higher than that in the case where the third-layer surface protective film 115 is not formed.
  • the ability of each of the transistors 104C constituting the “third transistor group” varied slightly with respect to other transistor groups. Even so, the third layer surface protective film 115 can increase the capability of each transistor 104C constituting the “third transistor group” and suppress the variation in capability, so that the expected performance can be exhibited.
  • a semiconductor device can be provided.
  • the third surface protective film 115 for example, an insulating film such as a polyimide film or a PBO film may be used.
  • the second-layer surface protective film 114 is formed so as to cover the first-layer surface protective film 107 in the upper region of the “second transistor group including the plurality of transistors 104B”.
  • a “second transistor group including a plurality of transistors 104B” is disposed in the lower region of the second-layer surface protective film 114.
  • a small number of transistors 104A or other transistors may be arranged in the lower region of the second-layer surface protective film 114.
  • a small number of transistors 104B may be arranged in the outer region of the second-layer surface protective film 114.
  • the third-layer surface protective film 115 is formed so as to cover the second-layer surface protective film 114 in the upper region of the “third transistor group including a plurality of transistors 104C”.
  • a “third transistor group including a plurality of transistors 104 ⁇ / b> C” is disposed in the lower region of the third-layer surface protective film 115.
  • a small number of transistors 104 ⁇ / b> A, 104 ⁇ / b> B or other transistors may be disposed in the lower region of the third-layer surface protective film 115.
  • a small number of transistors 104 ⁇ / b> C may be disposed in the outer region of the third-layer surface protective film 115.
  • the present invention is useful when applied to the structure of a semiconductor device, in particular, the structure of a semiconductor device provided with a semiconductor circuit constituted by MIS transistors.
  • Electrode pad 107 First layer surface protective film 108, 110, 112, 114 Second layer surface protective film 109, 111, 113, 115 Third layer surface protective film 150
  • Probe card 160 165 Convex direction stress 170, 175 Concave direction stress

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Abstract

　半導体基板（１００）上に、第１のトランジスタ（１０４Ａ）群、第２のトランジスタ（１０４Ｂ）群、及び電極パッド（１０６）が形成されている。電極パッド（１０６）の上側領域を除く半導体基板（１００）を覆うように第１の保護膜（１０７）が形成されている。第１のトランジスタ（１０４Ａ）群の上側領域を除く第１の保護膜（１０７）を覆うように、凸方向に応力（１６０）を生じる第２の保護膜（１０８）が形成されている。第２の保護膜（１０８）によって、第２のトランジスタ（１０４Ｂ）群のトランジスタ能力を基準として、第１のトランジスタ（１０４Ａ）群のトランジスタ能力が相対的に高く変動している。

Description

半導体装置
　本発明は、半導体装置の構造、特に、ＭＩＳ（Metal Insulator Semiconductor ）トランジスタにより構成される半導体回路等が設けられた半導体装置の構造に関するものである。
　図９（ａ）は、従来の半導体装置の断面構造の一例を示す図であり、図９（ｂ）は、従来の半導体装置の上面構造の一例を示す図である。
　図９（ａ）、（ｂ）に示すように、一般的に、ＳｉやＧａＡｓなどからなるウェハ状の半導体基板１上に、半導体装置を構成するトランジスタ５が形成される。トランジスタ５は、半導体基板１上にゲート絶縁膜３を介して形成されたゲート電極２と、半導体基板１におけるゲート電極２の両側に形成されたソースドレイン領域４とを有する。トランジスタ５上を含む半導体基板１上には、層間絶縁膜６が形成されており、層間絶縁膜６上には、トランジスタ５から構成された半導体装置と外部装置との電気的接続をとるための電極パッド７が設けられている。通常、電極パッド７はＡｌを用いて形成されている。また、電極パッド７の形成領域を除く層間絶縁膜６は、通常、２層構造の表面保護膜、具体的には、ＳｉＮなどからなる１層目表面保護膜８と、ポリイミドなどからなる２層目表面保護膜９とによって覆われている。
特開２００６－０２４８５３号公報
　しかしながら、図９（ａ）及び（ｂ）に示す従来の半導体装置の構造には、以下のような問題がある。
　通常、半導体装置を構成するトランジスタ５においては、製造途中にトランジスタ能力のばらつきが発生する。すなわち、１つの半導体装置内においてもトランジスタ５の能力にばらつきが発生してしまう。その結果、従来の半導体装置には、期待通りの性能を発揮することができないという問題がある。
　前記に鑑み、本発明は、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することを目的とする。
　前記の目的を達成するために、本発明に係る第１の半導体装置は、半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第１のトランジスタ群の上側領域を除く前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力を基準として、前記第１のトランジスタ群のトランジスタ能力が相対的に高く変動している。
　また、本発明に係る第２の半導体装置は、半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第１のトランジスタ群の上側領域を除く前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力を基準として、前記第１のトランジスタ群のトランジスタ能力が相対的に低く変動している。
　本発明に係る第１又は第２の半導体装置において、前記第２の保護膜の膜厚を調整することにより、前記第１のトランジスタ群のトランジスタ能力の変動を制御してもよい。
　本発明に係る第１又は第２の半導体装置において、前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタ群と、前記第３のトランジスタ群の上側領域の前記第２の保護膜を覆うように形成され且つ凸方向に応力を生じる第３の保護膜とをさらに備え、前記第３の保護膜によって、前記第３のトランジスタ群のトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動してもよい。この場合、前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタ群のトランジスタ能力の変動を制御してもよい。
　本発明に係る第３の半導体装置は、半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第１のトランジスタ群の上側領域を除く前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力を基準として、前記第１のトランジスタ群のトランジスタ能力が相対的に高く変動している。
　また、本発明に係る第４の半導体装置は、半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第１のトランジスタ群の上側領域を除く前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力を基準として、前記第１のトランジスタ群のトランジスタ能力が相対的に低く変動している。
　本発明に係る第３又は第４の半導体装置において、前記第２の保護膜の膜厚を調整することにより、前記第１のトランジスタ群のトランジスタ能力の変動を制御してもよい。
　本発明に係る第３又は第４の半導体装置において、前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタ群と、前記第３のトランジスタ群の上側領域の前記第２の保護膜を覆うように形成され且つ凹方向に応力を生じる第３の保護膜とをさらに備え、前記第３の保護膜によって、前記第３のトランジスタ群のトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動してもよい。この場合、前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタ群のトランジスタ能力の変動を制御してもよい。
　本発明に係る第５の半導体装置は、半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第２のトランジスタ群の上側領域の前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて高く変動している。
　また、本発明に係る第６の半導体装置は、半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第２のトランジスタ群の上側領域の前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて低く変動している。
　本発明に係る第５又は第６の半導体装置において、前記第２の保護膜の膜厚を調整することにより、前記第２のトランジスタ群のトランジスタ能力の変動を制御してもよい。
　本発明に係る第５又は第６の半導体装置において、前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタ群と、前記第３のトランジスタ群の上側領域の前記第２の保護膜を覆うように形成され且つ凸方向に応力を生じる第３の保護膜とをさらに備え、前記第３の保護膜によって、前記第３のトランジスタ群のトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動してもよい。この場合、前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタ群のトランジスタ能力の変動を制御してもよい。
　本発明に係る第７の半導体装置は、半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第２のトランジスタ群の上側領域の前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて高く変動している。
　また、本発明に係る第８の半導体装置は、半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、前記第２のトランジスタ群の上側領域の前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて低く変動している。
　本発明に係る第７又は第８の半導体装置において、前記第２の保護膜の膜厚を調整することにより、前記第２のトランジスタ群のトランジスタ能力の変動を制御してもよい。
　本発明に係る第７又は第８の半導体装置において、前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタ群と、前記第３のトランジスタ群の上側領域の前記第２の保護膜を覆うように形成され且つ凹方向に応力を生じる第３の保護膜とをさらに備え、前記第３の保護膜によって、前記第３のトランジスタ群のトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動してもよい。この場合、前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタ群のトランジスタ能力の変動を制御してもよい。
　本発明に係る第１～第８の半導体装置において、前記第１の保護膜はＳｉＮ膜であってもよい。また、ＳｉＮ膜に代えて、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。また、第２の保護膜としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。
　尚、本発明に係る第１～第８の半導体装置において、前記半導体基板は半導体ウェハであってもよい。
　また、本発明に係る第１～第８の半導体装置において、前記第１の保護膜は、前記電極パッドの端部を覆っていてもよい。
　本発明によると、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
図１（ａ）～（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１（ｄ）は、図１（ｃ）に対応する平面図である。 図２は、第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図３（ａ）は、第２の実施形態に係る半導体装置の構造を示す断面図であり、図３（ｂ）は、図３（ａ）に対応する平面図である。 図４は、第２の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図５は、第３の実施形態に係る半導体装置の構造を示す断面図である。 図６は、第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図７は、第４の実施形態に係る半導体装置の構造を示す断面図である。 図８は、第４の実施形態の変形例に係る半導体装置の構造を示す断面図である。 図９（ａ）は、従来の半導体装置の断面構造の一例を示す図であり、図９（ｂ）は、従来の半導体装置の上面構造の一例を示す図である。
　（第１の実施形態）
　以下、第１の実施形態に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
　図１（ａ）～（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図１（ｄ）は、図１（ｃ）に対応する平面図である。
　まず、図１（ａ）に示すように、例えばＳｉやＧａＡｓなどからなる半導体基板１００上に、半導体装置を構成するトランジスタ１０４Ａ及び１０４Ｂを形成する。ここで、トランジスタ１０４Ａは、半導体基板１００上にゲート絶縁膜１０２Ａを介して形成されたゲート電極１０１Ａと、半導体基板１００におけるゲート電極１０１Ａの両側に形成されたソースドレイン領域１０３Ａとを有している。また、トランジスタ１０４Ｂは、半導体基板１００上にゲート絶縁膜１０２Ｂを介して形成されたゲート電極１０１Ｂと、半導体基板１００におけるゲート電極１０１Ｂの両側に形成されたソースドレイン領域１０３Ｂとを有している。
　次に、トランジスタ１０４Ａ及び１０４Ｂのそれぞれの上を含む半導体基板１００上に層間絶縁膜１０５を形成した後、トランジスタ１０４Ａ及び１０４Ｂから構成された半導体装置と外部装置との電気的接続をとるための電極パッド１０６を層間絶縁膜１０５上に形成する。電極パッド１０６は、例えばＡｌ等の導電性材料からなる。尚、図示は省略しているが、層間絶縁膜１０５中には、トランジスタ１０４Ａ及び１０４Ｂと電極パッド１０６とを電気的に接続する配線、ビア、コンタクト等が形成されている。また、図１（ａ）～（ｃ）においては、説明を容易にするため、各トランジスタを実寸よりも大きく図示している。すなわち、トランジスタ１０４Ａ及び１０４Ｂのそれぞれは、実際には、図示した数よりも多く形成されており、複数のトランジスタ１０４Ａからなるトランジスタ群（第１のトランジスタ群）、及び複数のトランジスタ１０４Ｂからなるトランジスタ群（第２のトランジスタ群）が存在している。
　次に、電極パッド１０６の上側領域を除く半導体基板１００を覆うように、例えばＳｉＮ膜からなる膜厚１μｍ程度の１層目表面保護膜１０７を形成する。ここで、１層目表面保護膜１０７は、電極パッド１０６の端部を覆っていてもよい。
　次に、図１（ｂ）に示すように、半導体装置の電気的特性の測定を行う。具体的には、プローブカード１５０の針先を電極パッド１０６に接触させながら電流を流すことによって、各トランジスタの電気的特性の測定を行う。
　次に、図１（ｂ）に示す電気的特性測定の結果、他のトランジスタ群を基準として、トランジスタ能力（例えばＩｄｓａｔ能力、Ｖｔ能力又はキャリア移動度等：以下同じ）を変動させたいトランジスタ群が存在することが判明した場合（本実施形態では「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力を変動させたいものとする）、図１（ｃ）及び（ｄ）に示すように、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」の上側領域を除く１層目表面保護膜１０７を覆うように、凸方向応力（基板主面に対して垂直上向きに作用する応力：以下同じ）１６０を生じる２層目表面保護膜１０８を形成する。２層目表面保護膜１０８としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。
　このようにすると、２層目表面保護膜１０８の下側に位置する「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が、２層目表面保護膜１０８の生じる凸方向応力１６０によって変動する。その結果、２層目表面保護膜１０８の下側に位置していない「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力が、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力を基準として相対的に変動する。すなわち、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
　具体的には、本実施形態のように、凸方向応力１６０を生じる２層目表面保護膜１０８を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＮｃｈ型トランジスタであるとすると、トランジスタ１０４Ｂの能力が高くなる結果、トランジスタ１０４Ａの能力が相対的に低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力が高めにばらついていたとしても、２層目表面保護膜１０８によって各トランジスタ１０４Ａの能力を相対的に低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　また、本実施形態のように、凸方向応力１６０を生じる２層目表面保護膜１０８を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＰｃｈ型トランジスタであるとすると、トランジスタ１０４Ｂの能力が低くなる結果、トランジスタ１０４Ａの能力が相対的に高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力が低めにばらついていたとしても、２層目表面保護膜１０８によって各トランジスタ１０４Ａの能力を相対的に高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　以上のように、本実施形態においては、半導体基板１００の主面の結晶方位、及びトランジスタ１０４Ｂの導電型（Ｎｃｈ又はＰｃｈ）に注意して、２層目表面保護膜１０８を使用する必要がある。
　また、本実施形態においては、２層目表面保護膜１０８の膜厚を変えることにより、凸方向応力１６０を変化させることも可能である。これにより、能力を変動させたいトランジスタ群の能力変動値を制御することも可能となる。
　尚、本実施形態において、半導体基板１００は半導体ウェハであってもよい。また、１層目表面保護膜１０７として、ＳｉＮ膜を用いたが、これに代えて、例えばポリイミド膜又はＰＢＯ膜等の他の絶縁膜を用いてもよい。また、２層目表面保護膜１０８としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
　また、本実施形態において、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」の上側領域を除く１層目表面保護膜１０７を覆うように２層目表面保護膜１０８を形成した。言い換えると、２層目表面保護膜１０８の開口部の下側領域に、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」を配置した。ここで、２層目表面保護膜１０８の開口部の下側領域に、少数のトランジスタ１０４Ｂ又はその他のトランジスタが配置されていてもよい。また、２層目表面保護膜１０８の開口部の外側領域に少数のトランジスタ１０４Ａが配置されていてもよい。
　（第１の実施形態の変形例）
　以下、第１の実施形態の変形例に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
　図２は、第１の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図２において、図１（ａ）～（ｄ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、図２においても、図１（ａ）～（ｃ）と同様に、説明を容易にするため、各トランジスタを実寸よりも大きく図示している。すなわち、トランジスタ１０４Ａ、１０４Ｂ及び１０４Ｃのそれぞれは、実際には、図示した数よりも多く形成されており、複数のトランジスタ１０４Ａからなるトランジスタ群（第１のトランジスタ群）、複数のトランジスタ１０４Ｂからなるトランジスタ群（第２のトランジスタ群）、及び複数のトランジスタ１０４Ｃからなるトランジスタ群（第３のトランジスタ群）が存在している。
　本変形例が第１の実施形態と異なっている点は、図２に示すように、１層目表面保護膜１０７及び２層目表面保護膜１０８によって覆われた「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」が半導体基板１００上に形成されていること、及び、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」の上側領域の２層目表面保護膜１０８を覆うように、凸方向応力１６５を生じる３層目表面保護膜１０９が形成されていることである。ここで、各トランジスタ１０４Ｃは、半導体基板１００上にゲート絶縁膜１０２Ｃを介して形成されたゲート電極１０１Ｃと、半導体基板１００におけるゲート電極１０１Ｃの両側に形成されたソースドレイン領域１０３Ｃとを有している。また、第１の実施形態の図１（ｂ）に示す電気的特性測定の結果、トランジスタ１０４Ｃが、その能力を変動させたいトランジスタであると判明しているものとする。尚、凸方向応力１６５は、２層目表面保護膜１０８による凸方向応力１６０に３層目表面保護膜１０９による凸方向応力を加えたものである。また、第１の実施形態と同様に、本変形例においても、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」の上側領域を除く１層目表面保護膜１０７を覆うように、凸方向応力１６０を生じる２層目表面保護膜１０８が形成されている。
　本変形例によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、凸方向応力１６５を生じる２層目表面保護膜１０８及び３層目表面保護膜１０９の積層構造の下側に位置する「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が、凸方向応力１６５によって大きく変動する。言い換えると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が、３層目表面保護膜１０９が形成されていない場合と比べてより大きく変動する。従って、半導体装置を構成するトランジスタの能力をより一層選択的に制御することが可能となる。
　具体的には、本変形例のように、凸方向応力１６５を生じる３層目表面保護膜１０９を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＮｃｈ型トランジスタであるとすると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力は、３層目表面保護膜１０９が形成されていない場合と比べてより高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が低めにばらついていたとしても、３層目表面保護膜１０９によって「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　また、本変形例のように、凸方向応力１６５を生じる３層目表面保護膜１０９を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＰｃｈ型トランジスタであるとすると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力は、３層目表面保護膜１０９が形成されていない場合と比べてより低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が高めにばらついていたとしても、３層目表面保護膜１０９によって「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　尚、本変形例において、２層目表面保護膜１０８の膜厚及び３層目表面保護膜１０９の膜厚の少なくとも一方を変えることにより、凸方向応力１６５を変化させることも可能である。これにより、能力を変動させたいトランジスタ群の能力変動値を制御することも可能となる。
　また、本変形例において、３層目表面保護膜１０９としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
　また、本変形例において、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」の上側領域を除く１層目表面保護膜１０７を覆うように２層目表面保護膜１０８を形成した。言い換えると、２層目表面保護膜１０８の開口部の下側領域に、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」を配置した。ここで、２層目表面保護膜１０８の開口部の下側領域に、少数のトランジスタ１０４Ｂ、１０４Ｃ又はその他のトランジスタが配置されていてもよい。また、２層目表面保護膜１０８の開口部の外側領域に少数のトランジスタ１０４Ａが配置されていてもよい。
　また、本変形例において、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」の上側領域の２層目表面保護膜１０８を覆うように３層目表面保護膜１０９を形成した。言い換えると、３層目表面保護膜１０９の下側領域に、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」を配置した。ここで、３層目表面保護膜１０９の下側領域に、少数のトランジスタ１０４Ａ、１０４Ｂ又はその他のトランジスタが配置されていてもよい。また、３層目表面保護膜１０９の外側領域に少数のトランジスタ１０４Ｃが配置されていてもよい。
　（第２の実施形態）
　以下、第２の実施形態に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
　図３（ａ）は、第２の実施形態に係る半導体装置の構造を示す断面図であり、図３（ｂ）は、図３（ａ）に対応する平面図である。尚、図３（ａ）及び（ｂ）において、図１（ａ）～（ｄ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、図３（ａ）においても、図１（ａ）～（ｃ）と同様に、説明を容易にするため、各トランジスタを実寸よりも大きく図示している。すなわち、トランジスタ１０４Ａ及び１０４Ｂのそれぞれは、実際には、図示した数よりも多く形成されており、複数のトランジスタ１０４Ａからなるトランジスタ群（第１のトランジスタ群）、及び複数のトランジスタ１０４Ｂからなるトランジスタ群（第２のトランジスタ群）が存在している。
　本実施形態が第１の実施形態と異なっている点は、第１の実施形態の図１（ａ）及び図１（ｂ）に示す工程を順次実施した後、図３（ａ）及び（ｂ）に示すように、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」の上側領域を除く１層目表面保護膜１０７を覆うように、凹方向応力（基板主面に対して垂直下向きに作用する応力：以下同じ）１７０を生じる２層目表面保護膜１１０を形成することである。２層目表面保護膜１１０としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。ここで、本実施形態においても、図１（ｂ）に示す電気的特性測定の結果、他のトランジスタを基準として、トランジスタ能力を変動させたいトランジスタがトランジスタ１０４Ａであると判明しているものとする。
　このようにすると、２層目表面保護膜１１０の下側に位置する「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が、２層目表面保護膜１１０の生じる凹方向応力１７０によって変動する。その結果、２層目表面保護膜１１０の下側に位置していない「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力が、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力を基準として相対的に変動する。すなわち、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
　具体的には、本実施形態のように、凹方向応力１７０を生じる２層目表面保護膜１１０を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＮｃｈ型トランジスタであるとすると、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が低くなる結果、「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力が相対的に高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力が低めにばらついていたとしても、２層目表面保護膜１１０によって「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力を相対的に高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　また、本実施形態のように、凹方向応力１７０を生じる２層目表面保護膜１１０を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＰｃｈ型トランジスタであるとすると、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が高くなる結果、「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力が相対的に低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力が高めにばらついていたとしても、２層目表面保護膜１１０によって「第１のトランジスタ群」を構成する各トランジスタ１０４Ａの能力を相対的に低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　以上のように、本実施形態においては、半導体基板１００の主面の結晶方位、及びトランジスタ１０４Ｂの導電型（Ｎｃｈ又はＰｃｈ）に注意して、２層目表面保護膜１１０を使用する必要がある。
　また、本実施形態においては、２層目表面保護膜１１０の膜厚を変えることにより、凹方向応力１７０を変化させることも可能である。これにより、能力を変動させたいトランジスタ群の能力変動値を制御することも可能となる。
　尚、本実施形態において、２層目表面保護膜１１０としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
　また、本実施形態において、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」の上側領域を除く１層目表面保護膜１０７を覆うように２層目表面保護膜１１０を形成した。言い換えると、２層目表面保護膜１１０の開口部の下側領域に、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」を配置した。ここで、２層目表面保護膜１１０の開口部の下側領域に、少数のトランジスタ１０４Ｂ又はその他のトランジスタが配置されていてもよい。また、２層目表面保護膜１１０の開口部の外側領域に少数のトランジスタ１０４Ａが配置されていてもよい。
　（第２の実施形態の変形例）
　以下、第２の実施形態の変形例に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
　図４は、第２の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図４において、図１（ａ）～（ｄ）に示す第１の実施形態の半導体装置、又は図３（ａ）及び（ｂ）に示す第２の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、図４においても、図１（ａ）～（ｃ）及び図３（ａ）と同様に、説明を容易にするため、各トランジスタを実寸よりも大きく図示している。すなわち、トランジスタ１０４Ａ、１０４Ｂ及び１０４Ｃのそれぞれは、実際には、図示した数よりも多く形成されており、複数のトランジスタ１０４Ａからなるトランジスタ群（第１のトランジスタ群）、複数のトランジスタ１０４Ｂからなるトランジスタ群（第２のトランジスタ群）、及び複数のトランジスタ１０４Ｃからなるトランジスタ群（第３のトランジスタ群）が存在している。
　本変形例が第２の実施形態と異なっている点は、図４に示すように、１層目表面保護膜１０７及び２層目表面保護膜１１０によって覆われた「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」が半導体基板１００上に形成されていること、及び、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」の上側領域の２層目表面保護膜１１０を覆うように、凹方向応力１７５を生じる３層目表面保護膜１１１が形成されていることである。ここで、各トランジスタ１０４Ｃは、半導体基板１００上にゲート絶縁膜１０２Ｃを介して形成されたゲート電極１０１Ｃと、半導体基板１００におけるゲート電極１０１Ｃの両側に形成されたソースドレイン領域１０３Ｃとを有している。また、第１の実施形態の図１（ｂ）に示す電気的特性測定の結果、トランジスタ１０４Ｃが、その能力を変動させたいトランジスタであると判明しているものとする。尚、凹方向応力１７５は、２層目表面保護膜１１０による凹方向応力１７０に３層目表面保護膜１１１による凹方向応力を加えたものである。また、第２の実施形態と同様に、本変形例においても、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」の上側領域を除く１層目表面保護膜１０７を覆うように、凹方向応力１７０を生じる２層目表面保護膜１１０が形成されている。
　本変形例によると、第２の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、凹方向応力１７５を生じる２層目表面保護膜１１０及び３層目表面保護膜１１１の積層構造の下側に位置する「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が、凹方向応力１７５によって大きく変動する。言い換えると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が、３層目表面保護膜１１１が形成されていない場合と比べてより大きく変動する。従って、半導体装置を構成するトランジスタの能力をより一層選択的に制御することが可能となる。
　具体的には、本変形例のように、凹方向応力１７５を生じる３層目表面保護膜１１１を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＮｃｈ型トランジスタであるとすると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力は、３層目表面保護膜１１１が形成されていない場合と比べてより低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が高めにばらついていたとしても、３層目表面保護膜１１１によって「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　また、本変形例のように、凹方向応力１７５を生じる３層目表面保護膜１１１を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＰｃｈ型トランジスタであるとすると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力は、３層目表面保護膜１１１が形成されていない場合と比べてより高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が低めにばらついていたとしても、３層目表面保護膜１１１によって「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　尚、本変形例において、２層目表面保護膜１１０の膜厚及び３層目表面保護膜１１１の膜厚の少なくとも一方を変えることにより、凹方向応力１７５を変化させることも可能である。これにより、能力を変動させたいトランジスタ群の能力変動値を制御することも可能となる。
　また、本変形例において、３層目表面保護膜１１１としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
　また、本変形例において、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」の上側領域を除く１層目表面保護膜１０７を覆うように２層目表面保護膜１１０を形成した。言い換えると、２層目表面保護膜１１０の開口部の下側領域に、「複数のトランジスタ１０４Ａからなる第１のトランジスタ群」を配置した。ここで、２層目表面保護膜１１０の開口部の下側領域に、少数のトランジスタ１０４Ｂ、１０４Ｃ又はその他のトランジスタが配置されていてもよい。また、２層目表面保護膜１１０の開口部の外側領域に少数のトランジスタ１０４Ａが配置されていてもよい。
　また、本変形例において、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」の上側領域の２層目表面保護膜１１０を覆うように３層目表面保護膜１１１を形成した。言い換えると、３層目表面保護膜１１１の下側領域に、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」を配置した。ここで、３層目表面保護膜１１１の下側領域に、少数のトランジスタ１０４Ａ、１０４Ｂ又はその他のトランジスタが配置されていてもよい。また、３層目表面保護膜１１０の外側領域に少数のトランジスタ１０４Ｃが配置されていてもよい。
　（第３の実施形態）
　以下、第３の実施形態に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
　図５は、第３の実施形態に係る半導体装置の構造を示す断面図である。尚、図５において、図１（ａ）～（ｄ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、図５においても、図１（ａ）～（ｃ）と同様に、説明を容易にするため、各トランジスタを実寸よりも大きく図示している。すなわち、トランジスタ１０４Ａ及び１０４Ｂのそれぞれは、実際には、図示した数よりも多く形成されており、複数のトランジスタ１０４Ａからなるトランジスタ群（第１のトランジスタ群）、及び複数のトランジスタ１０４Ｂからなるトランジスタ群（第２のトランジスタ群）が存在している。
　本実施形態が第１の実施形態と異なっている点は、第１の実施形態の図１（ａ）及び図１（ｂ）に示す工程を順次実施した後、図５に示すように、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」の上側領域の１層目表面保護膜１０７を覆うように、凸方向応力１６０を生じる２層目表面保護膜１１２を形成することである。２層目表面保護膜１１２としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。ここで、本実施形態においては、図１（ｂ）に示す電気的特性測定の結果、他のトランジスタを基準として、トランジスタ能力を変動させたいトランジスタがトランジスタ１０４Ｂであると判明しているものとする。
　このようにすると、２層目表面保護膜１１２の下側に位置する「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が、２層目表面保護膜１１２の生じる凸方向応力１６０によって変動する。すなわち、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
　具体的には、本実施形態のように、凸方向応力１６０を生じる２層目表面保護膜１１２を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＮｃｈ型トランジスタであるとすると、２層目表面保護膜１１２が形成されていない場合と比べて、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が低めにばらついていたとしても、２層目表面保護膜１１２によって「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　また、本実施形態のように、凸方向応力１６０を生じる２層目表面保護膜１１２を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＰｃｈ型トランジスタであるとすると、２層目表面保護膜１１２が形成されていない場合と比べて、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が高めにばらついていたとしても、２層目表面保護膜１１２によって「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　以上のように、本実施形態においては、半導体基板１００の主面の結晶方位、及びトランジスタ１０４Ｂの導電型（Ｎｃｈ又はＰｃｈ）に注意して、２層目表面保護膜１１２を使用する必要がある。
　また、本実施形態においては、２層目表面保護膜１１２の膜厚を変えることにより、凸方向応力１６０を変化させることも可能である。これにより、能力を変動させたいトランジスタ群の能力変動値を制御することも可能となる。
　尚、本実施形態において、２層目表面保護膜１１２としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
　また、本実施形態において、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」の上側領域の１層目表面保護膜１０７を覆うように２層目表面保護膜１１２を形成した。言い換えると、２層目表面保護膜１１２の下側領域に、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」を配置した。ここで、２層目表面保護膜１１２の下側領域に、少数のトランジスタ１０４Ａ又はその他のトランジスタが配置されていてもよい。また、２層目表面保護膜１１２の外側領域に少数のトランジスタ１０４Ｂが配置されていてもよい。
　（第３の実施形態の変形例）
　以下、第３の実施形態の変形例に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
　図６は、第３の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図６において、図１（ａ）～（ｄ）に示す第１の実施形態の半導体装置、又は図５に示す第３の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、図６においても、図１（ａ）～（ｃ）及び図５と同様に、説明を容易にするため、各トランジスタを実寸よりも大きく図示している。すなわち、トランジスタ１０４Ａ、１０４Ｂ及び１０４Ｃのそれぞれは、実際には、図示した数よりも多く形成されており、複数のトランジスタ１０４Ａからなるトランジスタ群（第１のトランジスタ群）、複数のトランジスタ１０４Ｂからなるトランジスタ群（第２のトランジスタ群）、及び複数のトランジスタ１０４Ｃからなるトランジスタ群（第３のトランジスタ群）が存在している。
　本変形例が第３の実施形態と異なっている点は、図６に示すように、１層目表面保護膜１０７及び２層目表面保護膜１１２によって覆われた「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」が半導体基板１００上に形成されていること、及び、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」の上側領域の２層目表面保護膜１１２を覆うように、凸方向応力１６５を生じる３層目表面保護膜１１３が形成されていることである。ここで、各トランジスタ１０４Ｃは、半導体基板１００上にゲート絶縁膜１０２Ｃを介して形成されたゲート電極１０１Ｃと、半導体基板１００におけるゲート電極１０１Ｃの両側に形成されたソースドレイン領域１０３Ｃとを有している。また、第１の実施形態の図１（ｂ）に示す電気的特性測定の結果、トランジスタ１０４Ｃが、その能力を変動させたいトランジスタであると判明しているものとする。尚、凸方向応力１６５は、２層目表面保護膜１１２による凸方向応力１６０に３層目表面保護膜１１３による凸方向応力を加えたものである。また、第３の実施形態と同様に、本変形例においても、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」の上側領域の１層目表面保護膜１０７を覆うように、凸方向応力１６０を生じる２層目表面保護膜１１２が形成されている。
　本変形例によると、第３の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、凸方向応力１６５を生じる２層目表面保護膜１１２及び３層目表面保護膜１１３の積層構造の下側に位置する「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が、凸方向応力１６５によって大きく変動する。言い換えると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が、３層目表面保護膜１１３が形成されていない場合と比べてより大きく変動する。従って、半導体装置を構成するトランジスタの能力をより一層選択的に制御することが可能となる。
　具体的には、本変形例のように、凸方向応力１６５を生じる３層目表面保護膜１１３を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＮｃｈ型トランジスタであるとすると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力は、３層目表面保護膜１１３が形成されていない場合と比べてより高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が低めにばらついていたとしても、３層目表面保護膜１１３によって「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　また、本変形例のように、凸方向応力１６５を生じる３層目表面保護膜１１３を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＰｃｈ型トランジスタであるとすると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力は、３層目表面保護膜１１３が形成されていない場合と比べてより低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が高めにばらついていたとしても、３層目表面保護膜１１３によって「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　尚、本変形例において、２層目表面保護膜１１２の膜厚及び３層目表面保護膜１１３の膜厚の少なくとも一方を変えることにより、凸方向応力１６５を変化させることも可能である。これにより、能力を変動させたいトランジスタ群の能力変動値を制御することも可能となる。
　また、本変形例において、３層目表面保護膜１１３としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
　また、本変形例において、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」の上側領域の１層目表面保護膜１０７を覆うように２層目表面保護膜１１２を形成した。言い換えると、２層目表面保護膜１１２の下側領域に、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」を配置した。ここで、２層目表面保護膜１１２の下側領域に、少数のトランジスタ１０４Ａ又はその他のトランジスタが配置されていてもよい。また、２層目表面保護膜１１２の外側領域に少数のトランジスタ１０４Ｂが配置されていてもよい。
　また、本変形例において、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」の上側領域の２層目表面保護膜１１２を覆うように３層目表面保護膜１１３を形成した。言い換えると、３層目表面保護膜１１３の下側領域に、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」を配置した。ここで、３層目表面保護膜１１３の下側領域に、少数のトランジスタ１０４Ａ、１０４Ｂ又はその他のトランジスタが配置されていてもよい。また、３層目表面保護膜１１３の外側領域に少数のトランジスタ１０４Ｃが配置されていてもよい。
　（第４の実施形態）
　以下、第４の実施形態に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
　図７は、第４の実施形態に係る半導体装置の構造を示す断面図である。尚、図７において、図１（ａ）～（ｄ）に示す第１の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、図７においても、図１（ａ）～（ｃ）と同様に、説明を容易にするため、各トランジスタを実寸よりも大きく図示している。すなわち、トランジスタ１０４Ａ及び１０４Ｂのそれぞれは、実際には、図示した数よりも多く形成されており、複数のトランジスタ１０４Ａからなるトランジスタ群（第１のトランジスタ群）、及び複数のトランジスタ１０４Ｂからなるトランジスタ群（第２のトランジスタ群）が存在している。
　本実施形態が第１の実施形態と異なっている点は、第１の実施形態の図１（ａ）及び図１（ｂ）に示す工程を順次実施した後、図７に示すように、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」の上側領域の１層目表面保護膜１０７を覆うように、凹方向応力１７０を生じる２層目表面保護膜１１４を形成することである。２層目表面保護膜１１４としては、例えばポリイミド膜又はＰＢＯ膜等を用いてもよい。ここで、本実施形態においては、図１（ｂ）に示す電気的特性測定の結果、他のトランジスタを基準として、トランジスタ能力を変動させたいトランジスタがトランジスタ１０４Ｂであると判明しているものとする。
　このようにすると、２層目表面保護膜１１４の下側に位置する「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が、２層目表面保護膜１１４の生じる凹方向応力１７０によって変動する。すなわち、半導体装置を構成するトランジスタの能力を選択的に制御することが可能となるので、半導体装置を構成するトランジスタを製造する際にトランジスタ能力のばらつきが発生しても、期待通りの性能を発揮することができる半導体装置を提供することができる。
　具体的には、本実施形態のように、凹方向応力１７０を生じる２層目表面保護膜１１４を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＮｃｈ型トランジスタであるとすると、２層目表面保護膜１１４が形成されていない場合と比べて、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が高めにばらついていたとしても、２層目表面保護膜１１４によって「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　また、本実施形態のように、凹方向応力１７０を生じる２層目表面保護膜１１４を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＢがＰｃｈ型トランジスタであるとすると、２層目表面保護膜１１４が形成されていない場合と比べて、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力が低めにばらついていたとしても、２層目表面保護膜１１４によって「第２のトランジスタ群」を構成する各トランジスタ１０４Ｂの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　以上のように、本実施形態においては、半導体基板１００の主面の結晶方位、及びトランジスタ１０４Ｂの導電型（Ｎｃｈ又はＰｃｈ）に注意して、２層目表面保護膜１１４を使用する必要がある。
　また、本実施形態においては、２層目表面保護膜１１４の膜厚を変えることにより、凹方向応力１７０を変化させることも可能である。これにより、能力を変動させたいトランジスタ群の能力変動値を制御することも可能となる。
　尚、本実施形態において、２層目表面保護膜１１４としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
　また、本実施形態において、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」の上側領域の１層目表面保護膜１０７を覆うように２層目表面保護膜１１４を形成した。言い換えると、２層目表面保護膜１１４の下側領域に、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」を配置した。ここで、２層目表面保護膜１１４の下側領域に、少数のトランジスタ１０４Ａ又はその他のトランジスタが配置されていてもよい。また、２層目表面保護膜１１４の外側領域に少数のトランジスタ１０４Ｂが配置されていてもよい。
　（第４の実施形態の変形例）
　以下、第４の実施形態の変形例に係る半導体装置、具体的には、ＭＩＳトランジスタから構成される半導体回路等が設けられた半導体装置の構造及びその製造方法について、図面を参照しながら説明する。
　図８は、第４の実施形態の変形例に係る半導体装置の構造を示す断面図である。尚、図８において、図１（ａ）～（ｄ）に示す第１の実施形態の半導体装置、又は図７に示す第４の実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、図８においても、図１（ａ）～（ｃ）及び図７と同様に、説明を容易にするため、各トランジスタを実寸よりも大きく図示している。すなわち、トランジスタ１０４Ａ、１０４Ｂ及び１０４Ｃのそれぞれは、実際には、図示した数よりも多く形成されており、複数のトランジスタ１０４Ａからなるトランジスタ群（第１のトランジスタ群）、複数のトランジスタ１０４Ｂからなるトランジスタ群（第２のトランジスタ群）、及び複数のトランジスタ１０４Ｃからなるトランジスタ群（第３のトランジスタ群）が存在している。
　本変形例が第４の実施形態と異なっている点は、図８に示すように、１層目表面保護膜１０７及び２層目表面保護膜１１４によって覆われた「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」が半導体基板１００上に形成されていること、及び、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」の上側領域の２層目表面保護膜１１４を覆うように、凹方向応力１７５を生じる３層目表面保護膜１１５が形成されていることである。ここで、各トランジスタ１０４Ｃは、半導体基板１００上にゲート絶縁膜１０２Ｃを介して形成されたゲート電極１０１Ｃと、半導体基板１００におけるゲート電極１０１Ｃの両側に形成されたソースドレイン領域１０３Ｃとを有している。また、第１の実施形態の図１（ｂ）に示す電気的特性測定の結果、トランジスタ１０４Ｃが、その能力を変動させたいトランジスタであると判明しているものとする。尚、凹方向応力１７５は、２層目表面保護膜１１４による凹方向応力１７０に３層目表面保護膜１１５による凹方向応力を加えたものである。また、第４の実施形態と同様に、本変形例においても、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」の上側領域の１層目表面保護膜１０７を覆うように、凹方向応力１７０を生じる２層目表面保護膜１１４が形成されている。
　本変形例によると、第４の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、凹方向応力１７５を生じる２層目表面保護膜１１４及び３層目表面保護膜１１５の積層構造の下側に位置する「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が、凹方向応力１７５によって大きく変動する。言い換えると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が、３層目表面保護膜１１５が形成されていない場合と比べてより大きく変動する。従って、半導体装置を構成するトランジスタの能力をより一層選択的に制御することが可能となる。
　具体的には、本変形例のように、凹方向応力１７５を生じる３層目表面保護膜１１５を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＮｃｈ型トランジスタであるとすると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力は、３層目表面保護膜１１５が形成されていない場合と比べてより低くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が高めにばらついていたとしても、３層目表面保護膜１１５によって「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力を低くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　また、本変形例のように、凹方向応力１７５を生じる３層目表面保護膜１１５を用いた場合において、半導体基板１００の主面の結晶方位が（１００）で且つトランジスタ１０４ＣがＰｃｈ型トランジスタであるとすると、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力は、３層目表面保護膜１１５が形成されていない場合と比べてより高くなる。ここで、図１（ｂ）に示す電気的特性の測定を行った段階で、他のトランジスタ群を基準として、「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力が低めにばらついていたとしても、３層目表面保護膜１１５によって「第３のトランジスタ群」を構成する各トランジスタ１０４Ｃの能力を高くして能力バラツキを抑制することができるので、期待通りの性能を発揮することができる半導体装置を提供することができる。
　尚、本変形例において、２層目表面保護膜１１４の膜厚及び３層目表面保護膜１１５の膜厚の少なくとも一方を変えることにより、凹方向応力１７５を変化させることも可能である。これにより、能力を変動させたいトランジスタ群の能力変動値を制御することも可能となる。
　また、本変形例において、３層目表面保護膜１１５としては、例えばポリイミド膜又はＰＢＯ膜等の絶縁膜を用いてもよい。
　また、本変形例において、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」の上側領域の１層目表面保護膜１０７を覆うように２層目表面保護膜１１４を形成した。言い換えると、２層目表面保護膜１１４の下側領域に、「複数のトランジスタ１０４Ｂからなる第２のトランジスタ群」を配置した。ここで、２層目表面保護膜１１４の下側領域に、少数のトランジスタ１０４Ａ又はその他のトランジスタが配置されていてもよい。また、２層目表面保護膜１１４の外側領域に少数のトランジスタ１０４Ｂが配置されていてもよい。
　また、本変形例において、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」の上側領域の２層目表面保護膜１１４を覆うように３層目表面保護膜１１５を形成した。言い換えると、３層目表面保護膜１１５の下側領域に、「複数のトランジスタ１０４Ｃからなる第３のトランジスタ群」を配置した。ここで、３層目表面保護膜１１５の下側領域に、少数のトランジスタ１０４Ａ、１０４Ｂ又はその他のトランジスタが配置されていてもよい。また、３層目表面保護膜１１５の外側領域に少数のトランジスタ１０４Ｃが配置されていてもよい。
　本発明は、半導体装置の構造、特に、ＭＩＳトランジスタにより構成される半導体回路等が設けられた半導体装置の構造に適用した場合に有用である。
　１００　　半導体基板
　１０１Ａ、１０１Ｂ、１０１Ｃ　　ゲート電極
　１０２Ａ、１０２Ｂ、１０２Ｃ　　ゲート絶縁膜
　１０３Ａ、１０３Ｂ、１０３Ｃ　　ソースドレイン領域
　１０４Ａ、１０４Ｂ、１０４Ｃ　　トランジスタ
　１０５　　層間絶縁膜
　１０６　　電極パッド
　１０７　　１層目表面保護膜
　１０８、１１０、１１２、１１４　　２層目表面保護膜
　１０９、１１１、１１３、１１５　　３層目表面保護膜
　１５０　　プローブカード
　１６０、１６５　　凸方向応力
　１７０、１７５　　凹方向応力

Claims (21)

  1. 　半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、
    　前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    　前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    　前記第１のトランジスタ群の上側領域を除く前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、
    　前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力を基準として、前記第１のトランジスタ群のトランジスタ能力が相対的に高く変動していることを特徴とする半導体装置。
  2. 　半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、
    　前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    　前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    　前記第１のトランジスタ群の上側領域を除く前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、
    　前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力を基準として、前記第１のトランジスタ群のトランジスタ能力が相対的に低く変動していることを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記第２の保護膜の膜厚を調整することにより、前記第１のトランジスタ群のトランジスタ能力の変動を制御することを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタ群と、
    　前記第３のトランジスタ群の上側領域の前記第２の保護膜を覆うように形成され且つ凸方向に応力を生じる第３の保護膜とをさらに備え、
    　前記第３の保護膜によって、前記第３のトランジスタ群のトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動していることを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタ群のトランジスタ能力の変動を制御することを特徴とする半導体装置。
  6. 　半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、
    　前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    　前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    　前記第１のトランジスタ群の上側領域を除く前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、
    　前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力を基準として、前記第１のトランジスタ群のトランジスタ能力が相対的に高く変動していることを特徴とする半導体装置。
  7. 　半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、
    　前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    　前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    　前記第１のトランジスタ群の上側領域を除く前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、
    　前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力を基準として、前記第１のトランジスタ群のトランジスタ能力が相対的に低く変動していることを特徴とする半導体装置。
  8. 　請求項６に記載の半導体装置において、
    　前記第２の保護膜の膜厚を調整することにより、前記第１のトランジスタ群のトランジスタ能力の変動を制御することを特徴とする半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタ群と、
    　前記第３のトランジスタ群の上側領域の前記第２の保護膜を覆うように形成され且つ凹方向に応力を生じる第３の保護膜とをさらに備え、
    　前記第３の保護膜によって、前記第３のトランジスタ群のトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動していることを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタ群のトランジスタ能力の変動を制御することを特徴とする半導体装置。
  11. 　半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、
    　前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    　前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    　前記第２のトランジスタ群の上側領域の前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、
    　前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて高く変動していることを特徴とする半導体装置。
  12. 　半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、
    　前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    　前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    　前記第２のトランジスタ群の上側領域の前記第１の保護膜を覆うように形成され且つ凸方向に応力を生じる第２の保護膜とを備え、
    　前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて低く変動していることを特徴とする半導体装置。
  13. 　請求項１１に記載の半導体装置において、
    　前記第２の保護膜の膜厚を調整することにより、前記第２のトランジスタ群のトランジスタ能力の変動を制御することを特徴とする半導体装置。
  14. 　請求項１３に記載の半導体装置において、
    　前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタ群と、
    　前記第３のトランジスタ群の上側領域の前記第２の保護膜を覆うように形成され且つ凸方向に応力を生じる第３の保護膜とをさらに備え、
    　前記第３の保護膜によって、前記第３のトランジスタ群のトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動していることを特徴とする半導体装置。
  15. 　請求項１４に記載の半導体装置において、
    　前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタ群のトランジスタ能力の変動を制御することを特徴とする半導体装置。
  16. 　半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、
    　前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    　前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    　前記第２のトランジスタ群の上側領域の前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、
    　前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて高く変動していることを特徴とする半導体装置。
  17. 　半導体基板上に形成された第１のトランジスタ群及び第２のトランジスタ群と、
    　前記半導体基板上に形成され且つ外部との電気的接続をとるための電極パッドと、
    　前記電極パッドの上側領域を除く前記半導体基板を覆うように形成された第１の保護膜と、
    　前記第２のトランジスタ群の上側領域の前記第１の保護膜を覆うように形成され且つ凹方向に応力を生じる第２の保護膜とを備え、
    　前記第２の保護膜によって、前記第２のトランジスタ群のトランジスタ能力が、前記第２の保護膜が形成されていない場合と比べて低く変動していることを特徴とする半導体装置。
  18. 　請求項１６に記載の半導体装置において、
    　前記第２の保護膜の膜厚を調整することにより、前記第２のトランジスタ群のトランジスタ能力の変動を制御することを特徴とする半導体装置。
  19. 　請求項１８に記載の半導体装置において、
    　前記半導体基板上に形成され且つ前記第１の保護膜及び前記第２の保護膜によって覆われた第３のトランジスタ群と、
    　前記第３のトランジスタ群の上側領域の前記第２の保護膜を覆うように形成され且つ凹方向に応力を生じる第３の保護膜とをさらに備え、
    　前記第３の保護膜によって、前記第３のトランジスタ群のトランジスタ能力が、前記第３の保護膜が形成されていない場合と比べてより変動していることを特徴とする半導体装置。
  20. 　請求項１９に記載の半導体装置において、
    　前記第３の保護膜の膜厚を調整することにより、前記第３のトランジスタ群のトランジスタ能力の変動を制御することを特徴とする半導体装置。
  21. 　請求項５に記載の半導体装置において、
    　前記第１の保護膜はＳｉＮ膜であることを特徴とする半導体装置。
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