CN110914973A - 电容器 - Google Patents

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竹内雅树
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Murata Manufacturing Co Ltd
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Abstract

具备：基材(110)，其具有相互对置的第一主面(110A)以及第二主面(110B)，并在第一主面(110A)侧形成有多个沟道部(111)；介电膜(130)，其在基材(110)的第一主面(110A)侧设置在包含多个沟道部(111)的内侧的区域；导电体膜(140)，其设置在包含多个沟道部(111)的内侧的区域且设置在介电膜(130)之上；以及焊盘(161)，其与导电体膜(140)电连接，多个沟道部(111)在从基材(110)的第一主面(110A)的法线方向俯视时，避开焊盘(161)的周围的区域中沿与焊盘(161)电连接的焊线(162)延伸的第一方向X的第一区域(101)而设置在沿与第一方向X交叉的第二方向Y的第二区域(102)。

Description

电容器
技术领域
本发明涉及电容器。
背景技术
为了与安装电容器的电子设备的高功能化·小型化对应，电容器要求电容密度的提高。例如，在专利文献1公开了具有在基板的贯通孔内以中心导体为中心同轴状地配置了电介质和外侧导体的多个电容器结构部、和形成在基板的表面侧并与中心导体电连接的上面布线，将上面布线作为连接端子，连接端子经由焊线与外部端子连接的半导体装置。由此，即使不扩大芯片面积也能够使电容器结构部的电容器电容增加。
然而，例如使用超声波将这样的电容器的连接端子(焊盘)与焊线相互连接。在使用了超声波的引线键合中，通过将焊线按压至焊盘，并施加超声波以使焊线与焊盘的接合部向一个方向振动，使焊线与焊盘接合。超声波的振动方向典型而言是焊线的延伸方向。
专利文献1：日本专利第5522077号公报
如专利文献1所图示的那样，在焊盘和电容器结构部沿焊线的延伸方向排列的情况下，有由于引线键合时的超声波而电容器结构部损伤的担心。
发明内容
本发明是鉴于这样的情况而完成的，目的在于提供能够实现可靠性的提高的电容器。
本发明的一方式所涉及的电容器具备：基材，其具有相互对置的第一主面以及第二主面，并在第一主面侧形成有多个沟道部；介电膜，其在基材的第一主面侧设置在包含多个沟道部的内侧的区域；导电体膜，其设置在包含多个沟道部的内侧的区域且设置在介电膜之上；以及焊盘，其与导电体膜电连接，多个沟道部在从基材的第一主面的法线方向俯视时，避开焊盘的周围的区域中沿与焊盘电连接的焊线延伸的第一方向的第一区域而设置在沿与第一方向交叉的第二方向的第二区域。
本发明的其它的一方式所涉及的电容器具备：基材，其具有相互对置的第一主面以及第二主面，并在第一主面侧形成有多个沟道部；介电膜，其在基材的第一主面侧设置在包含多个沟道部的内侧的区域；导电体膜，其设置在包含多个沟道部的内侧的区域且设置在介电膜之上；以及焊盘，其与导电体膜电连接，多个沟道部在从基材的第一主面的法线方向俯视时，沿第一方向具有细长的开口形状。
本发明的其它的一方式所涉及的电容器具备：基材，其具有相互对置的第一主面以及第二主面，并在第一主面侧形成有多个沟道部；介电膜，其在基材的第一主面侧设置在包含多个沟道部的内侧的区域；导电体膜，其设置在包含多个沟道部的内侧的区域且设置在介电膜之上；以及焊盘，其与导电体膜电连接，多个沟道部在从基材的第一主面的法线方向俯视时，设置为焊盘的周围的区域中沿与焊盘电连接的焊线延伸的第一方向的第一区域的开口面积密度比沿与第一方向交叉的第二方向的第二区域的开口面积密度小。
根据本发明，能够提供能够实现可靠性的提高的电容器。
附图说明
图1是示意地表示第一实施方式所涉及的电容器的构成的俯视图。
图2是示意地表示沿图1所示的电容器的II－II′线的剖面的构成的剖视图。
图3是示意地表示第二实施方式所涉及的电容器的构成的俯视图。
图4是示意地表示第三实施方式所涉及的电容器的构成的俯视图。
图5是示意地表示第四实施方式所涉及的电容器的构成的俯视图。
图6是示意地表示第五实施方式所涉及的电容器的构成的俯视图。
图7是示意地表示第六实施方式所涉及的电容器的构成的俯视图。
图8是示意地表示第七实施方式所涉及的电容器的构成的俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在第二实施方式以后，利用与第一实施方式相同或者类似的附图标记表示与第一实施方式相同或者类似的构成要素，并适当地省略详细的说明。另外，对在第二实施方式以后的实施方式中得到的效果，对与第一实施方式相同的效果适当地省略说明。各实施方式的附图为例示，各部的尺寸、形状是示意性的，并不应该理解为将本申请发明的技术范围限定为该实施方式。
＜第一实施方式＞
首先，参照图1以及图2，对本发明的第一实施方式所涉及的电容器100的构成进行说明。图1是示意地表示第一实施方式所涉及的电容器的构成的俯视图。图2是示意地表示沿图1所示的电容器的II－II′线的剖面的构成的剖视图。
此外，图中所示的第一方向X、第二方向Y、以及第三方向Z分别是相互正交的方向，但只要是相互交叉的方向则并不限定于此，也可以是相互以90°以外的角度交叉的方向。另外，第一方向X、第二方向Y、以及第三方向Z分别指交叉的不同的方向，各方向并不限定于图1所示的箭头的正方向，也包含与箭头相反的负方向。
电容器100在从基材110的第一主面110A的法线方向俯视时，具有第一区域101、第二区域102以及第三区域103。第三区域103是指与后述的焊盘161重叠的区域，且在从基材110的第一主面110A的法线方向俯视时与焊盘161大致为相同的大小的区域。第一区域101是焊盘161的周围的区域中，沿第一方向X的区域。第二区域102是焊盘161的周围的区域中，沿第二方向Y的区域。第一区域101在第一方向X与第三区域103并排，第二区域102在第二方向Y与第三区域103并排。
第一区域101具有相对于第三区域103位于第一方向X的正方向侧的第一部分区域101A、和相对于第三区域103位于第一方向X的负方向侧的第二部分区域101B。第一部分区域101A以及第二部分区域101B在第一方向X与第三区域103相邻。作为一个例子，第一部分区域101A以及第二部分区域101B沿第二方向Y的宽度与第三区域103同等，沿第一方向X的宽度与第三区域103同等。
第二区域102具有相对于第三区域103位于第二方向Y的正方向侧的第三部分区域102A、和相对于第三区域103位于第二方向Y的负方向侧的第四部分区域102B。第三部分区域102A以及第四部分区域102B在第二方向Y与第三区域103相邻。作为一个例子，第三部分区域102A以及第四部分区域102B沿第一方向X的宽度与第三区域103同等，沿第二方向Y的宽度与第三区域103同等。此外，也可以第一部分区域101A、第二部分区域101B、第三部分区域102A、以及第四部分区域102B的面积比第三区域103大，也可以是从第三区域103的端部延伸至电容器100的端部的带状的区域。
电容器100具备基材110、第一导电体膜120、介电膜130、第二导电体膜140、绝缘体膜150、以及焊盘161。在电容器100连接有焊线162。
基材110例如是由具有导电性的低电阻的硅基板构成的单层结构。基材110在第三方向Z的正方向侧具有第一主面110A，在第三方向Z的负方向侧具有第二主面110B。第一主面110A例如是结晶方位表示为＜100＞的结晶面。第一主面110A以及第二主面110B是与根据第一方向X以及第二方向Y确定的面平行的面(以下，“XY面”。)。基材110也可以是石英等绝缘性基板。另外，基材110也可以是多层结构，例如也可以是由导电性基板和绝缘体膜构成的层叠体。
基材110在第一主面110A侧形成多个沟道部111。沟道部111是在第一主面110A侧具有开口部的有底的凹部，例如底在俯视时形成为圆形。沟道部111的深度在10μm以上50μm以下，底的直径为5μm左右。通过在形成电容的区域设置沟道部，能够不增加电容器100的尺寸，而增加电极的对置面积使电容器100的电容值提高。此外，沟道部111的形状、大小并不限定于上述。沟道部111的形状例如也可以是椭圆柱状，多棱柱状，槽状，或者它们的组合。沟道部111的形成方法并不特别限定，但根据利用了光刻法的干式蚀刻，能够以较高的长宽比形成，能够提高沟道部111的密度。
沟道部111避开第一区域101，而形成在第二区域102。沟道部111也形成在从第二区域102沿第一方向X的区域。形成在第二区域102内的沟道部111的个数并不特别限定，只要在第二区域102形成有至少一个沟道部111即可。
此外，也可以沟道部还设置在基材110的第二主面110B侧。第二主面110B侧的沟道部可以形成在第一区域101、第二区域102、以及第三区域103的任何的区域。另外，在形成在第二主面110B侧的情况下，也优选与形成在第一主面110A侧的情况相同避开第一区域101形成沟道部。
第一导电体膜120覆盖基材110的第二主面110B。第一导电体膜12例如由Mo(钼)、Al(铝)、Au(金)、Ag(银)、Cu(铜)、W(钨)、Pt(铂)、Ti(钛)、Ni(镍)、Cr(铬)等金属材料形成。只要是导电性材料则并不限定于金属材料，也可以由导电性树脂等形成第一导电体膜120。在基材110为低电阻硅基板时，第一导电体膜120以及基材110作为电容器100的下部电极发挥作用。此外，在基材110为绝缘性基板的情况下，在沟道部111的内部形成第一导电体膜、覆盖第一导电体膜的介电膜、以及覆盖介电膜的第二导电体膜。换句话说，电容器形成在基材110的第一主面110A侧。
介电膜130在第一主面110A侧设置在包含多个沟道部111的内侧的区域。介电膜130具有第一电介质层131以及第二电介质层132。
第一电介质层131覆盖基材110的第一主面110A以及沟道部111的底面以及内侧面。第一电介质层131由具有绝缘性的硅氧化物(例如，SiO2)形成。第一电介质层131的膜厚例如为0.3μm左右。在基材110为硅基板的情况下，能够通过使基材110热氧化作为硅的表面氧化膜形成第一电介质层131。第一电介质层131能够使与成为介电膜130的基底的基材110的紧贴性提高。
第二电介质层132设置在第一电介质层131之上。第二电介质层132不仅设置子啊基材110的第一主面110A的上方，还设置在通过沟道部111形成在基材110的第一主面110A侧的空间的内部。通过氮氧化硅(SiON)、氮化硅(Si3N4)等氮化硅系的电介质材料形成第二电介质层132。第二电介质层132的膜厚例如为1μm左右。例如通过CVD(Chemical VaporDeposition：化学气相沉积)、PVD(Physical Vapor Deposition：物理气相沉积)等蒸镀法设置第二电介质层132。通过由介电常数比第一电介质层131高的电介质形成第二电介质层132，能够使电容器100的电容密度提高。另外，通过由具有压缩应力的氧化硅膜构成第一电介质层131并由具有拉伸应力的氮化硅构成第二电介质层132，介电膜130能够缓和内部应力。这样，由于第一电介质层131以及第二电介质层132的一方具有压缩应力且另一方具有拉伸应力，能够抑制起因于介电膜130的内部应力的电容器100的损伤。
介电膜130也可以是还具备其它的电介质层的三层以上的多层结构。通过使第二电介质层132为多层结构，能够更自由地进行电容值、耐电压、内部应力等的调整。此外，第一电介质层131并不限定于氧化硅系的电介质材料，也可以通过由其它的氧化物、氮化硅等构成的电介质材料形成。另外，第二电介质层132也并不限定于氮化硅系的电介质材料，例如也可以通过由Al2O3、HfO2、Ta2O5、ZrO2等氧化物构成的电介质材料形成。
介电膜130若能够以足够的膜厚(例如1μm以上)形成，则也可以是单层结构。但是，要求介电膜130的膜厚比沟道部111的深度、宽度小。由此，能够避免沟道部111的内部空间被介电膜130填埋的情况。换句话说，能够抑制电极的对置面积的减少所引起的电容器100的电容密度的降低。
第二导电体膜140设置在包含沟道部111的内侧的区域，且设置在介电膜130之上。第二导电体膜140作为电容器100的上部电极发挥作用，在与下部电极(基材110以及第一导电体膜120)之间形成电容。换句话说，基材110与第二导电体膜140夹着介电膜130对置的面积相当于电容器100中的电极的对置面积。
第二导电体膜140具有第一导电体层141以及第二导电体层142。第一导电体层141形成在介电膜130之上，还设置在通过沟道部111形成在基材110的第一主面110A侧的空间的内部。第一导电体层141例如是p型或者n型的多晶硅(Poly－Si)膜。第二导电体层142设置在第一导电体层141之上。例如通过在第一导电体膜120的说明中列举的金属材料形成第二导电体层142。第二导电体层142并不限定于金属材料，也可以通过导电性树脂等导电性材料形成。例如通过CVD、PVD等蒸镀法形成第一导电体层141以及第二导电体层142。
绝缘体膜150在从基材110的第一主面110A的法线方向俯视时，覆盖第二导电体膜140的端部。绝缘体膜150在第三区域103，使第二导电体膜140露出。绝缘体膜150例如是聚酰亚胺(PI)膜，但也可以是其它的有机绝缘体膜，也可以是氧化硅、氮化硅等无机绝缘体膜。绝缘体膜150能够抑制沿面放电所引起的漏电电流的产生。换句话说，能够使电容器100高耐压化。另外，绝缘体膜150能够抑制由于第二导电体膜140的内部应力传递到介电膜130，而介电膜130的损伤。此外，在绝缘体膜150的介电常数比介电膜130大的情况下，能够抑制从第二导电体膜140的泄漏电场。相反在绝缘体膜150的介电常数比介电膜130小的情况下，能够抑制基于第二导电体膜140的寄生电容的形成。
焊盘161在第三区域103，设置在第二导电体膜140之上，并与第二导电体膜140电连接。焊盘161的形态并不特别限定，例如也可以设置在绝缘体膜150之上，并经由贯通绝缘体膜150的通孔与第二导电体膜140电连接，也可以在第三区域103露出的第二导电体膜140作为焊盘161发挥作用。
焊盘161为了分散热应力对电容器100的负荷，而优选具有各向同性的热膨胀率，但也可以具有各向异性的热膨胀率。电容器100在与焊盘161重叠的区域(第三区域103)不形成沟道部111，在焊盘161的周边区域，在第一区域101不形成沟道部111而在第二区域102形成沟道部111，所以针对沿第一方向X的位移的刚性比针对沿第二方向Y的位移的刚性高。另外，内部应力容易集中在沟道部111的角部。由此，在焊盘161具有各向异性的热膨胀率的情况下，优选设计为第一方向X上的热膨胀率比第二方向Y上的热膨脹率大。据此，能够抑制起因于焊盘161的热应力所引起的电容器100的损伤，例如介电膜130的损伤造成的漏电电流的产生等。
焊线162与焊盘161电连接，从与焊盘161的接合部向第一方向X的正方向侧延伸。例如通过Cu或者Al形成焊线162。本实施方式所涉及的电容器100是不包含焊线162的构成。但是，本实施方式所涉及的电容器100也可以是包含焊线162的构成。在电容器100是不包含焊线162的构成的情况下，第一方向X相当于将与焊盘161电连接的焊线162延伸的方向。在电容器100为包含焊线162的构成的情况下，第一方向X相当于与焊盘161电连接的焊线162延伸的方向。
焊线162通过使用了超声波的引线键合与焊盘161接合。在本实施方式中，引线键合包含将焊线162按压至焊盘161的工序、在焊盘161与焊线162的接触部分施加向沿第一方向X的方向振动的超声波的工序、以及沿第三方向Z以及第一方向X引绕焊线162的工序。焊盘161与焊线162的接触部分通过超声波的振动能量接合。由于电容器100的针对沿第一方向X的位移的刚性比针对沿第二方向Y的位移的刚性高，所以电容器100对引线键合时的超声波振动的耐久性较高。换句话说，能够抑制引线键合对电容器100的损伤。
在电容器100是Cu线，或者功率器件所使用的粗线的情况下，在引线键合时，将焊线162按压至焊盘161所需要的压力增大。另外，将焊盘161与焊线162的接触部分接合所需要的超声波的振动能量也增大。另外，引绕焊线162所需要的张力增大。换句话说，在Cu线、粗线、粘合带的情况下，在引线键合时施加给电容器100的物理的负担增大，所以若采用本实施方式所涉及的方式更有效。
在上述中，例举在独立的电容器元件形成沟道部的构成进行了说明，但本实施方式的方式并不限定于此。例如，也可以在表面安装了其它的电子元件(例如无源元件或者有源元件)或者在内部制作了其它的电子元件的基板(例如转接板或者母板)的一部分的区域应用本实施方式所涉及的电容器的构成。换句话说，本实施方式所涉及的电容器并不限定于仅具有作为电容器的功能的独立的器件，也可以是具有电容器以及其它的电子元件的功能的器件。
另外，在本实施方式中，对以与焊盘161实际具有相同的宽度的第一区域101以及第二区域102为基准，沟道部111避开第一区域101并形成在第二区域102的方式进行了说明，但设置于第一主面11A侧的沟道部111只要以焊盘161为基准，避开沿第一方向(沿焊线162的延伸方向的方向，在图1中为X方向)的第一区域而设置在第二区域，则各区域的俯视时的大小并不限定于上述方式。
接下来，对其它的实施方式进行说明。在以下的各个实施方式中，对与上述的第一实施方式相同的事项省略记述，仅对不同点进行说明。附加了与第一实施方式相同的附图标记的构成具有与第一实施方式中的构成相同的构成以及功能，并省略详细的说明。不提及相同的构成所带来的相同的作用效果。
＜第二实施方式＞
参照图3，对第二实施方式所涉及电容器200的构成进行说明。图3是示意地表示第二实施方式所涉及的电容器的构成的俯视图。
第二实施方式所涉及的电容器200在将多个沟道部211设置为第一区域201上的个数比第二区域202上的个数少这一点，与第一实施方式所涉及的电容器100不同。换句话说，多个沟道部211还设置在第一区域201，并设置为第一区域201的开口面积密度比第二区域202的开口面积密度小。此外，开口面积相当于在基材的包含第一主面的XY面，沟道部211的开口部所占的面积。
多个沟道部211各自的开口面积在第一区域201和第二区域202中大致相等。在第一区域201中相邻的沟道部211的间隔比第二区域202中的沟道部211的间隔宽。因此，第一区域201的刚性比第二区域202的刚性高。此外，也可以多个沟道部211的开口面积密度在第一部分区域201A和第二部分区域201B不同。例如，通过使第一部分区域201A的开口面积密度比第二部分区域201B的开口面积密度小，能够使第一部分区域201A的刚性比第二部分区域201B的刚性高。换句话说，能够抑制起因于焊线的引绕时的张力的电容器200的破损。此外，沟道部211的开口形状也可以在各第一区域201以及第二区域202中不同，这在其它的实施方式中也相同。
＜第三实施方式＞
参照图4，对第三实施方式所涉及的电容器300的构成进行说明。图4是示意地表示第三实施方式所涉及的电容器的构成的俯视图。
第三实施方式所涉及的电容器300在将多个沟道部311设置为第一区域301中的各个开口面积比第二区域302中的各个开口面积小这一点，与第一实施方式所涉及的电容器100不同。另外，第一区域201上的多个沟道部311的个数与第二区域202上的多个沟道部311的个数相同。换句话说，对于多个沟道部311来说，第一区域301的开口面积密度比第二区域302的开口面积密度小。
沟道部311只要第一区域301上的大小比第二区域302上的大小要小即可。因此，各个沟道部311也可以第一区域301上的沿第三方向Z的深度比第二区域302上的沿第三方向Z的深度小。在深度不同的情况下，各个沟道部311也可以第一区域301上的开口面积与第二区域302上的开口面积相等。此外，虽然多个沟道部311在第一区域301和第二区域302中相同地排列，但也可以是不同的排列。
＜第四实施方式＞
参照图5，对第四实施方式所涉及的电容器400的构成进行说明。图5是示意地表示第四实施方式所涉及的电容器的构成的俯视图。
第四实施方式所涉及的电容器400在排列为第一区域301中沿第二方向Y排列的沟道部411的个数随着接近焊盘461而减少这一点，与第二实施方式所涉及的电容器200不同。具体而言，在第一部分区域401A，在最接近焊盘461的一列(以下，将沿第二方向Y的排列称为“列”。)形成一个沟道部411，在第二接近焊盘461的一列形成两个沟道部411，在最远离焊盘461的一列形成三个沟道部411。各个沟道部411形成为形状、开口面积相互相等。对于第二部分区域401B也相同。另外，上述的排列仅是一个例子，只要是随着接近焊盘461而沟道部411的开口面积密度减少那样的排列则并不特别限定。据此，能够抑制与第二区域402相比限制第一区域401中沟道部411的个数所引起的电容值的降低，并与第二区域402相比提高第一区域401的刚性。
＜第五实施方式＞
参照图6，对第五实施方式所涉及的电容器500的构成进行说明。图6是示意地表示第五实施方式所涉及的电容器的构成的俯视图。
第五实施方式所涉及的电容器500在排列为第一区域501中沿第二方向Y排列的沟道部511的开口面积随着接近焊盘561而缩小这一点，与第三实施方式所涉及的电容器300不同。具体而言，在第一部分区域501A中，在最接近焊盘561的一列排列的沟道部511各自的开口面积比在第二接近焊盘561的一列排列的沟道部511各自的开口面积小。另外，在第一部分区域501A中最远离焊盘561的一列排列的沟道部511各自的开口面积比在其它的列排列的沟道部511的开口面积大。换句话说，沟道部511在第一区域501，越接近焊盘561开口面积密度越小。根据这样的实施方式，能够得到与第四实施方式中上述的效果相同的效果。
＜第六实施方式＞
参照图7，对第六实施方式所涉及的电容器600的构成进行说明。图7是示意地表示第六实施方式所涉及的电容器的构成的俯视图。
第六实施方式所涉及的电容器600在沟道部611沿第一方向X具有细长的开口形状，并且在第一区域601与第二区域602相同地形成沟道部611这一点，与第一实施方式所涉及的电容器100不同。据此，在焊盘661的区域(第三区域603)、和焊盘661的周边区域，针对沿第一方向X的位移的刚性比针对沿第二方向Y的位移的刚性高。
＜第七实施方式＞
参照图8，对第七实施方式所涉及的电容器700的构成进行说明。图8是示意地表示第七实施方式所涉及的电容器的构成的俯视图。
第七实施方式所涉及的电容器700在也在第三区域703设置沟道部711这一点，与第六实施方式所涉及的电容器600不同。此外，在图示的例子中，第一区域701、第二区域702、以及第三区域703中的沟道部711在任何的区域都为相同的个数、开口面积、排列、以及开口形状，但也可以在各个区域为不同的个数，开口面积，排列，或者开口形状。从在焊盘761的区域(第三区域703)、和焊盘761的周边区域中沿第一方向X的刚性比沿第二方向Y的刚性高的观点来看，优选多个沟道部711的开口面积密度在第一区域701比第二区域702小，且在第三区域703中成为第一区域701以下。换句话说，在分别将第一区域701、第二区域702、第三区域703的开口面积密度表现为D701、D702、D703的情况下，优选D702＞D701≥D703。例如，沟道部711也可以形成为第一区域701上的个数比第三区域703多，第二区域702上的个数比第一区域701多。此外，也可以在其它的实施方式中，也在第三区域形成沟道部。
如以上那样，根据本发明的一方式，提供一种电容器100，具备：基材110，其具有相互对置的第一主面110A以及第二主面110B，并在第一主面110A侧形成有多个沟道部111；介电膜130，其在基材110的第一主面110A侧设置在包含多个沟道部111的内侧的区域；导电体膜140，其设置在包含多个沟道部111的内侧的区域且设置在介电膜130之上；以及焊盘161，其与导电体膜140电连接，多个沟道部111在从基材110的第一主面110A的法线方向俯视时，避开焊盘161的周围的区域中沿与焊盘161电连接的焊线162延伸的第一方向X的第一区域101而设置在沿与第一方向X交叉的第二方向Y的第二区域102。
根据上述方式，在焊盘的区域及其周边区域，能够使针对沿第一方向的位移的刚性比针对沿第二方向的位移的刚性高。因此，能够抑制引线键合时的超声波振动对电容器的损伤，能够使电容器的可靠性提高。
根据本发明的其它的一方式，提供一种电容器600，具备：基材110，其具有相互对置的第一主面110A以及第二主面110B，并在第一主面110A侧形成多个沟道部611；介电膜130，其在基材110的第一主面110A侧设置在包含多个沟道部611的内侧的区域；导电体膜140，其设置在包含多个沟道部611的内侧的区域且设置在介电膜130之上；以及焊盘661，其与导电体膜140电连接，多个沟道部611在从基材110的第一主面110A的法线方向俯视时，沿第一方向X具有细长的开口形状。
根据上述方式，能够得到与上述的一方式所说明的效果相同的效果。即，能够使电容器的可靠性提高。
也可以多个沟道部611在从基材110的第一主面110A的法线方向俯视时，设置为焊盘661的周围的区域中沿与焊盘761电连接的焊线162延伸的第一方向X的第一区域601的开口面积密度比沿与第一方向X交叉的第二方向Y的第二区域602的开口面积密度小。据此，能够进一步提高针对沿第一方向的位移的刚性。
根据本发明的其它的一方式，提供一种电容器200，具备：基材110，其具有相互对置的第一主面110A以及第二主面110B，并在第一主面110A侧形成多个沟道部211；介电膜130，其在基材110的第一主面110A侧设置在包含多个沟道部211的内侧的区域；导电体膜140，其设置在包含多个沟道部211的内侧的区域且设置在介电膜130之上；以及焊盘261，其与导电体膜140电连接，多个沟道部211在从基材110的第一主面110A的法线方向俯视时，设置为焊盘261的周围的区域中沿与焊盘261电连接的焊线162延伸的第一方向X的第一区域201的开口面积密度比沿与第一方向X交叉的第二方向Y的第二区域202的开口面积密度小。
根据上述方式，能够得到与上述的一方式所说明的效果相同的效果。即，能够使电容器的可靠性提高。
也可以多个沟道部211在第一区域201上的个数比第二区域202上的个数少。据此，能够使第一区域的开口面积密度比第二区域的开口面积密度小。
也可以多个沟道部311在第一区域301上的大小比第二区域302上的大小要小。据此，能够使第一区域的开口面积密度比第二区域的开口面积密度小。
也可以多个沟道部411在从基材110的第一主面110A的法线方向俯视时，在第一区域401中越接近焊盘461开口面积密度越小。由此，能够在抑制第一区域的刚性降低的同时，使在第一区域形成的电容值提高。
也可以多个沟道部711在从基材110的第一主面110A的法线方向俯视时，还设置在与焊盘761重叠的区域703。据此，能够使电容器的电容值提高。
也可以在焊盘161，第一方向X上的热膨胀率比与第一方向X交叉的第二方向Y上的热膨胀率大。据此，即使起因于焊盘的热膨胀率的各向异性的各向异性的内部应力作用于电容器，也能够抑制电容器的损伤。
在上述的各个实施方式中例举引线键合作为电容器的安装方式进行了说明，但本发明的实施方式所涉及的电容器也可以是其它的安装方式。例如，即使是使用了Au凸块的倒装焊接也与引线键合相同，对电容器的损伤抑制有效。特别是，在使电容器沿第一方向进行超声波振动，使Au凸块熔融与外部端子接合的情况下，能够得到与上述的效果相同的效果。即，在倒装焊接时的超声波振动的方向与上述实施方式的说明中的焊线的延伸方向相同的情况下，能够特别使电容器的可靠性提高。
如以上所说明的那样，根据本发明的一方式，能够提供能够实现可靠性的提高的电容器。
此外，以上说明的实施方式是为了使本发明的理解变得容易的实施方式，并不对本发明进行限定解释。本发明只要不脱离其主旨，则能够进行变更/改进，并且在本发明也包含其等效物。即，只要具备本发明的特征，则本领域技术人员对各实施方式适当地施加了设计变更后的实施方式也包含于本发明的范围。例如，各实施方式具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示的方式而能够适当地变更。另外，各实施方式具备的各要素只要在技术上可行则能够进行组合，将它们组合后的实施方式只要包含本发明的特征则包含于本发明的范围。
附图标记说明
100…电容器，101…第一区域，102…第二区域，103…第三区域，110…基材，110A…第一主面，110B…第二主面，111…沟道部，120…第一导电体膜，130…介电膜，131…第一电介质层，132…第二电介质层，140…第二导电体膜，141…第一导电体层，142…第二导电体层，150…绝缘体膜，161…焊盘，162…焊线。

Claims (9)

1.一种电容器，具备：
基材，具有相互对置的第一主面以及第二主面，并在上述第一主面侧形成有多个沟道部；
介电膜，设置在上述基材的上述第一主面侧且在包含上述多个沟道部的内侧的区域；
导电体膜，设置在包含上述多个沟道部的内侧的区域且在上述介电膜之上；以及
焊盘，与上述导电体膜电连接，
在从上述基材的上述第一主面的法线方向俯视时，上述多个沟道部在上述焊盘的周围的区域中避开第一区域而设置在第二区域，上述第一区域沿与上述焊盘电连接的焊线延伸的第一方向延伸，上述第二区域沿与上述第一方向交叉的第二方向延伸。
2.一种电容器，其中，具备：
基材，具有相互对置的第一主面以及第二主面，并在上述第一主面侧形成有多个沟道部；
介电膜，设置在上述基材的上述第一主面侧且在包含上述多个沟道部的内侧的区域；
导电体膜，设置在包含上述多个沟道部的内侧的区域且在上述介电膜之上；以及
焊盘，与上述导电体膜电连接，
在从上述基材的上述第一主面的法线方向俯视时，上述多个沟道部沿第一方向具有细长的开口形状。
3.根据权利要求2所述的电容器，其中，
在从上述基材的上述第一主面的法线方向俯视时，上述多个沟道部设置为在上述焊盘的周围的区域中沿与上述焊盘电连接的焊线延伸的上述第一方向的第一区域的开口面积密度比沿与上述第一方向交叉的第二方向的第二区域的开口面积密度小。
4.一种电容器，其中，具备：
基材，具有相互对置的第一主面以及第二主面，并在上述第一主面侧形成有多个沟道部；
介电膜，设置在上述基材的上述第一主面侧且在包含上述多个沟道部的内侧的区域；
导电体膜，设置在包含上述多个沟道部的内侧的区域且在上述介电膜之上；以及
焊盘，与上述导电体膜电连接，
在从上述基材的上述第一主面的法线方向俯视时，上述多个沟道部设置为在上述焊盘的周围的区域中沿与上述焊盘电连接的焊线延伸的第一方向的第一区域的开口面积密度比沿与上述第一方向交叉的第二方向的第二区域的开口面积密度小。
5.根据权利要求3或者4所述的电容器，其中，
上述多个沟道部在上述第一区域的个数比在上述第二区域的个数少。
6.根据权利要求3～5中任意一项所述的电容器，其中，
上述多个沟道部在上述第一区域的大小比在上述第二区域的大小小。
7.根据权利要求3～6中任意一项所述的电容器，其中，
在从上述基材的上述第一主面的法线方向俯视时，上述多个沟道部在上述第一区域中越接近上述焊盘则开口面积密度越小。
8.根据权利要求2～7中任意一项所述的电容器，其中，
在从上述基材的上述第一主面的法线方向俯视时，上述多个沟道部还设置在与上述焊盘重叠的区域。
9.根据权利要求1～8中任意一项所述的电容器，其中，
在上述焊盘中，上述第一方向上的热膨胀率比与上述第一方向交叉的第二方向上的热膨胀率大。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020217850A1 (ja) * 2019-04-24 2020-10-29 株式会社村田製作所 キャパシタ
JP7314001B2 (ja) * 2019-09-20 2023-07-25 株式会社東芝 コンデンサ
JP7434009B2 (ja) * 2020-03-23 2024-02-20 株式会社東芝 構造体及びその製造方法
WO2022131048A1 (ja) * 2020-12-18 2022-06-23 パナソニックＩｐマネジメント株式会社 キャパシタの製造方法
WO2024095537A1 (ja) * 2022-11-01 2024-05-10 株式会社村田製作所 キャパシタ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101636826A (zh) * 2007-02-20 2010-01-27 弗劳恩霍弗应用技术研究院 具有沟槽式电容器的半导体装置及其制造方法
JP2010045297A (ja) * 2008-08-18 2010-02-25 Tdk Corp トレンチ型コンデンサ及びその製造方法
JP2012227240A (ja) * 2011-04-18 2012-11-15 Sanyo Electric Co Ltd 積層構造体及びその製造方法
JP2014049729A (ja) * 2012-09-04 2014-03-17 Denso Corp 電子装置
JP2016195164A (ja) * 2015-03-31 2016-11-17 Tdk株式会社 薄膜キャパシタ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5522077A (en) 1978-08-04 1980-02-16 Howa Mach Ltd Method of doffing in roving frame
JP2003068740A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6638808B1 (en) * 2002-02-04 2003-10-28 Ixys Corporation Method of manufacturing gate driver with level shift circuit
US6759692B1 (en) * 2002-02-04 2004-07-06 Ixys Corporation Gate driver with level shift circuit
US7948078B2 (en) * 2006-07-25 2011-05-24 Rohm Co., Ltd. Semiconductor device
US8258067B2 (en) 2007-10-11 2012-09-04 Precision Fabrics Group, Inc. Treated nonwoven fabrics and window shades incorporating same
US8322216B2 (en) * 2009-09-22 2012-12-04 Duli Yu Micromachined accelerometer with monolithic electrodes and method of making the same
CN105489576A (zh) * 2010-11-18 2016-04-13 斯兰纳私人集团有限公司 具有电容性隔离的单片集成电路
JP5522077B2 (ja) 2011-02-16 2014-06-18 株式会社デンソー 半導体装置
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
CN104769691A (zh) * 2012-11-02 2015-07-08 罗姆股份有限公司 片状电容器、电路组件以及电子设备
US20160293334A1 (en) 2015-03-31 2016-10-06 Tdk Corporation Thin film capacitor
US10347724B2 (en) * 2015-12-07 2019-07-09 Mitsubishi Electric Corporation Silicon carbide semiconductor device
ITUA20162049A1 (it) * 2016-03-25 2017-09-25 St Microelectronics Srl Dispositivo elettronico con isolamento galvanico integrato e metodo di fabbricazione dello stesso
US20180047807A1 (en) * 2016-08-10 2018-02-15 Globalfoundries Inc. Deep trench capacitors with a diffusion pad
JP6836418B2 (ja) * 2017-02-27 2021-03-03 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101636826A (zh) * 2007-02-20 2010-01-27 弗劳恩霍弗应用技术研究院 具有沟槽式电容器的半导体装置及其制造方法
JP2010045297A (ja) * 2008-08-18 2010-02-25 Tdk Corp トレンチ型コンデンサ及びその製造方法
JP2012227240A (ja) * 2011-04-18 2012-11-15 Sanyo Electric Co Ltd 積層構造体及びその製造方法
JP2014049729A (ja) * 2012-09-04 2014-03-17 Denso Corp 電子装置
JP2016195164A (ja) * 2015-03-31 2016-11-17 Tdk株式会社 薄膜キャパシタ

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Publication number Publication date
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