JP2017195320A - チップコンデンサ - Google Patents
チップコンデンサ Download PDFInfo
- Publication number
- JP2017195320A JP2017195320A JP2016085897A JP2016085897A JP2017195320A JP 2017195320 A JP2017195320 A JP 2017195320A JP 2016085897 A JP2016085897 A JP 2016085897A JP 2016085897 A JP2016085897 A JP 2016085897A JP 2017195320 A JP2017195320 A JP 2017195320A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductor film
- region
- substrate
- external electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
【課題】基板を大型化することなく、容量値を増加させることのできるチップコンデンサを提供する。
【解決手段】チップコンデンサ1は、基板2を含む。基板2上には、第1接続領域10aと、第1コンデンサ形成領域10bとを含む第1導電体膜10が配置されている。第1導電体膜10上には、第1導電体膜10を被覆するように誘電体膜11が配置されている。誘電体膜11上には、第2接続領域12aと、第2コンデンサ形成領域12bとを含む第2導電体膜12が配置されている。第1導電体膜10の第1接続領域10aには、第1外部電極7が電気的に接続されており、第2導電体膜12の前記第2接続領域12aには、第2外部電極8電気的に接続されている。この構成において、第2導電体膜12の第2接続領域12aおよび第2コンデンサ形成領域12bは、いずれも誘電体膜11を挟んで第1導電体膜10の第1コンデンサ形成領域10bに対向している。
【選択図】図2
【解決手段】チップコンデンサ1は、基板2を含む。基板2上には、第1接続領域10aと、第1コンデンサ形成領域10bとを含む第1導電体膜10が配置されている。第1導電体膜10上には、第1導電体膜10を被覆するように誘電体膜11が配置されている。誘電体膜11上には、第2接続領域12aと、第2コンデンサ形成領域12bとを含む第2導電体膜12が配置されている。第1導電体膜10の第1接続領域10aには、第1外部電極7が電気的に接続されており、第2導電体膜12の前記第2接続領域12aには、第2外部電極8電気的に接続されている。この構成において、第2導電体膜12の第2接続領域12aおよび第2コンデンサ形成領域12bは、いずれも誘電体膜11を挟んで第1導電体膜10の第1コンデンサ形成領域10bに対向している。
【選択図】図2
Description
本発明は、チップコンデンサに関する。
特許文献1には、誘電体セラミック層と、当該誘電体セラミック層を挟んで静電容量を形成する複数の内部電極と、各内部電極に接続された外部電極とを備えた積層セラミックコンデンサが開示されている。
本願発明者らは、基板の上面にコンデンサが形成された構成を有するチップコンデンサを検討している。チップコンデンサの分野では、基板の小型化と、容量値の増大とが求められているという課題がある。
そこで、本発明は、基板を大型化することなく、容量値を増加させることのできるチップコンデンサを提供することを目的とする。
そこで、本発明は、基板を大型化することなく、容量値を増加させることのできるチップコンデンサを提供することを目的とする。
本発明の一局面に係るチップコンデンサは、上面を有する基板と、前記基板の上面の予め定められた領域に配置された第1導電体膜であって、第1接続領域と、第1コンデンサ形成領域とを含む第1導電体膜と、前記第1導電体膜を被覆するように前記第1導電体膜上に配置された誘電体膜と、前記誘電体膜上に配置された第2導電体膜であって、第2接続領域と、第2コンデンサ形成領域とを含む第2導電体膜と、前記第1導電体膜の前記第1接続領域に電気的に接続された第1外部電極と、前記第2導電体膜の前記第2接続領域に電気的に接続された第2外部電極とを含み、前記第2導電体膜の前記第2接続領域および前記第2コンデンサ形成領域は、いずれも前記誘電体膜を挟んで前記第1導電体膜の前記第1コンデンサ形成領域に対向している。
本発明の他の局面に係るチップコンデンサは、上面を有する基板と、前記基板の上面の予め定められた領域に配置された第1導電体膜であって、第1接続領域と、第1コンデンサ形成領域とを含む第1導電体膜と、前記第1導電体膜を被覆するように前記第1導電体膜上に配置された第1誘電体膜と、前記第1誘電体膜上に配置された第2導電体膜であって、第2接続領域と、前記第1誘電体膜を挟んで前記第1導電体膜の前記第1コンデンサ形成領域に対向する第2コンデンサ形成領域とを含む第2導電体膜と、前記第2導電体膜を被覆するように前記第2導電体膜上に配置された第2誘電体膜と、前記第2誘電体膜上に配置された第3導電体膜であって、前記第1導電体膜の前記第1接続領域に電気的に接続された第3接続領域と、前記第2誘電体膜を挟んで前記第2導電体膜の前記第2コンデンサ形成領域に対向する第3コンデンサ形成領域とを含む第3導電体膜と、前記第3導電体膜の前記第3接続領域に電気的に接続された第1外部電極と、前記第2導電体膜の前記第2接続領域に電気的に接続された第2外部電極とを含む。
本発明の一局面に係るチップコンデンサは、第1導電体膜、誘電体膜および第2導電体膜の積層膜の一部が、第2外部電極の下方の領域に拡張して配置された構成とされている。これにより、第2外部電極の下方の領域にコンデンサ領域を形成できる。その結果、基板の上面という限られた面積を有効活用できるから、基板を大型化せずとも容量値を増加させることができる。
本発明の他の局面に係るチップコンデンサによれば、導電体膜と誘電体膜とが交互に積層された多層積層構造を有するチップコンデンサを提供できる。導電体膜と誘電体膜とが交互に積層された多層積層構造にすることにより、コンデンサ領域を基板の上面に対して垂直な縦方向にコンデンサ領域を作り込むことができる。その結果、基板を大型化せずとも容量値を増加させることができる。
以下では、本発明の複数の実施形態を、添付図面を参照して詳細に説明する。
<第1実施形態>
図1は、本発明の第1実施形態に係るチップコンデンサ1の一部切欠き斜視図である。図2は、図1に示されるII-II線に沿う縦断面図である。図3および図4は、それぞれ図2に示されるIII-III線およびIV-IV線に沿う横断面図である。
<第1実施形態>
図1は、本発明の第1実施形態に係るチップコンデンサ1の一部切欠き斜視図である。図2は、図1に示されるII-II線に沿う縦断面図である。図3および図4は、それぞれ図2に示されるIII-III線およびIV-IV線に沿う横断面図である。
図1および図2に示されるように、チップコンデンサ1は、いわゆる0603(0.6mm×0.3mm)チップ、0402(0.4mm×0.2mm)チップ、03015(0.3mm×0.15mm)チップ等と称される微小なチップ部品であり、チップ本体を構成する基板2を含む。基板2は、平面視長方形状の上面3と、上面3の反対側に位置し、上面3と略同一形状の下面4と、上面3および下面4を接続する4つの側面5とを含む。以下では、4つの側面5のうち、長手方向に沿う側面5を長手側面5aといい、短手方向に沿う側面5を短手側面5bという。
基板2の長手側面5aの長さLは、たとえば0.3mm以上0.6mm以下である。基板2の短手側面5bの長さDは、たとえば0.15mm以上0.3mm以下である。基板2の厚さTは、たとえば0.1mm以上0.2mm以下である。基板2の各コーナー部6は、平面視で面取りされたラウンド形状であってもよい。ラウンド形状であれば、その周方向に沿って外力を分散させることができるから、コーナー部6のクラックの発生を抑制できる。
基板2の一端部2a側における上面3上には、第1外部電極7が配置されており、基板2の他端部2b側における上面3上には、第2外部電極8が配置されている。第1外部電極7および第2外部電極8は、いずれも、基板2の短手側面5bに沿って、平面視長方形状に形成されている。
図2〜図4に示されるように、本実施形態に係るチップコンデンサ1の特徴は、第1外部電極7と第2外部電極8との間の領域に第1コンデンサ領域C1が形成されていることに加えて、第2外部電極8の下方(直下)の領域に第2コンデンサ領域C2が拡張されて形成されていることである。本実施形態は、係る構成を具備することにより、基板2の上面3という限られた面積内において容量値の増大を図ることが可能となるチップコンデンサ1を提供しようとするものである。以下、図2〜図4を参照して、チップコンデンサ1の具体的な構成を説明する。
図2〜図4に示されるように、本実施形態に係るチップコンデンサ1の特徴は、第1外部電極7と第2外部電極8との間の領域に第1コンデンサ領域C1が形成されていることに加えて、第2外部電極8の下方(直下)の領域に第2コンデンサ領域C2が拡張されて形成されていることである。本実施形態は、係る構成を具備することにより、基板2の上面3という限られた面積内において容量値の増大を図ることが可能となるチップコンデンサ1を提供しようとするものである。以下、図2〜図4を参照して、チップコンデンサ1の具体的な構成を説明する。
基板2の上面3には、当該基板2の上面3全域を被覆するように絶縁膜9が配置されている。絶縁膜9は、SiO2膜やSiN膜であってもよい。絶縁膜9上には、第1導電体膜10が配置されている。
図2および図3に示されるように、第1導電体膜10は、絶縁膜9の予め定められた領域に配置されている。第1導電体膜10は、基板2の一端部2a側から他端部2b側に向けて延びる平面視矩形状(本実施形態では長方形状)に形成されており、基板2の一端部2a側に配置された第1接続領域10aと、基板2の内方領域側に配置された第1コンデンサ形成領域10bとを一体的に含む。
図2および図3に示されるように、第1導電体膜10は、絶縁膜9の予め定められた領域に配置されている。第1導電体膜10は、基板2の一端部2a側から他端部2b側に向けて延びる平面視矩形状(本実施形態では長方形状)に形成されており、基板2の一端部2a側に配置された第1接続領域10aと、基板2の内方領域側に配置された第1コンデンサ形成領域10bとを一体的に含む。
第1導電体膜10の第1接続領域10aは、第1外部電極7の直下の領域に配置されており、基板2の短手方向に沿う平面視矩形状(本実施形態では長方形状)に形成されている。第1導電体膜10の第1コンデンサ形成領域10bは、第1導電体膜10の第1接続領域10aから第2外部電極8側に向かって引き出されており、第1外部電極7と第2外部電極8との間の領域に加えて、第2外部電極8の直下の領域に配置されている。第1導電体膜10上には、誘電体膜11が配置されている。
誘電体膜11は、第1導電体膜10の全域を被覆するように絶縁膜9上に配置されている。誘電体膜11は、SiO2膜やSiN膜であってもよい。誘電体膜11は、基板2側からこの順に形成された酸化膜(SiO2膜)/窒化膜(SiN膜)/酸化膜(SiO2膜)を含むONO膜であってもよい。誘電体膜11上には、第2導電体膜12とパッド膜13とが配置されている。
図2および図4に示されるように、第2導電体膜12は、基板2の他端部2b側から一端部2a側に向けて延びる平面視矩形状(本実施形態では長方形状)に形成されており、基板2の他端部2b側に配置された第2接続領域12aと、基板2の内方領域側に配置された第2コンデンサ形成領域12bとを一体的に含む。
第2導電体膜12の第2接続領域12aは、第2外部電極8の直下の領域において誘電体膜11に接するように当該誘電体膜11上に配置されており、基板2の短手方向に沿う平面視矩形状(本実施形態では長方形状)に形成されている。第2接続領域12aは、誘電体膜11を挟んで第1導電体膜10の第1コンデンサ形成領域10bに対向している。
第2導電体膜12の第2接続領域12aは、第2外部電極8の直下の領域において誘電体膜11に接するように当該誘電体膜11上に配置されており、基板2の短手方向に沿う平面視矩形状(本実施形態では長方形状)に形成されている。第2接続領域12aは、誘電体膜11を挟んで第1導電体膜10の第1コンデンサ形成領域10bに対向している。
第2導電体膜12の第2コンデンサ形成領域12bは、第2導電体膜12の第2接続領域12aから第1外部電極7側に向かって引き出されており、第1外部電極7と第2外部電極8との間の領域を被覆している。第2コンデンサ形成領域12bは、誘電体膜11を挟んで第1コンデンサ形成領域10bに対向している。第2コンデンサ形成領域12bの第1外部電極7側の端部は、平面視において、第1外部電極7外の領域に配置されている。
パッド膜13は、第2導電体膜12から電気的に絶縁されるように当該第2導電体膜12から一定の間隔を空けて誘電体膜11上に配置されている。パッド膜13は、第1外部電極7の直下の領域に配置されており、基板2の短手側面5bに沿って平面視矩形状(本実施形態では長方形状)に形成されている。パッド膜13は、第1導電体膜10の第1接続領域10aを選択的に露出させるように誘電体膜11に形成されたビアホール14を介して、第1導電体膜10に電気的に接続されている。
図2に示されるように、第1導電体膜10、誘電体膜11および第2導電体膜12の積層膜は、第1外部電極7と第2外部電極8との間の領域に加えて、第2外部電極8の直下の領域にも配置されている。これにより、第1外部電極7と第2外部電極8との間の領域に第1コンデンサ領域C1が形成され、第2外部電極8の直下の領域に第2コンデンサ領域C2が形成されている。この第2外部電極8の直下の領域に形成された第2コンデンサ領域C2によって、基板2の上面3という限られた面積内において、基板2を大型化せずとも容量値を増加させることが可能となる。
第1導電体膜10、第2導電体膜12およびパッド膜13の材料について補足する。第1導電体膜10、第2導電体膜12およびパッド膜13は、CuやAlを含む導電材料、たとえばCu,Al,AlSiまたはAlCuからなっていてもよい。
図2に示されるように、誘電体膜11上には、第2導電体膜12とパッド膜13とを被覆するように、第1パッシベーション膜16が配置されている。第1パッシベーション膜16は、SiO2膜またはSiN膜であってもよい。第1パッシベーション膜16上には、樹脂膜17が配置されている。樹脂膜17は、ポリイミドであってもよい。第1パッシベーション膜16および樹脂膜17には、パッド膜13の縁部を除く領域を第1パッド領域18として露出させる第1パッド開口19と、第2導電体膜12の第2接続領域12aを第2パッド領域20として選択的に露出させる第2パッド開口21とが形成されている。
図2に示されるように、誘電体膜11上には、第2導電体膜12とパッド膜13とを被覆するように、第1パッシベーション膜16が配置されている。第1パッシベーション膜16は、SiO2膜またはSiN膜であってもよい。第1パッシベーション膜16上には、樹脂膜17が配置されている。樹脂膜17は、ポリイミドであってもよい。第1パッシベーション膜16および樹脂膜17には、パッド膜13の縁部を除く領域を第1パッド領域18として露出させる第1パッド開口19と、第2導電体膜12の第2接続領域12aを第2パッド領域20として選択的に露出させる第2パッド開口21とが形成されている。
第1パッド開口19内には、第1外部電極7が配置されている。第1外部電極7は、第1パッド開口19内において第1パッド領域18に電気的に接続されている。これにより、第1外部電極7は、パッド膜13を介して第1導電体膜10に電気的に接続されている。第2パッド開口21内には、第2外部電極8が配置されている。第2外部電極8は、第2パッド開口21内において第2パッド領域20に電気的に接続されている。これにより、第2外部電極8は、第2導電体膜12に電気的に接続されている。
第1外部電極7は、樹脂膜17から突出するように形成されており、当該樹脂膜17を被覆する被覆部7aを有している。同様に、第2外部電極8は、樹脂膜17から突出するように形成されており、当該樹脂膜17を被覆する被覆部8aを有している。第1外部電極7および第2外部電極8は、いずれも基板2側から順に積層されたNi膜と、Pd膜と、Au膜とを含むNi/Pd/Au積層膜であってもよい。
図2〜図4に示されるように、基板2の側面5には、当該側面5全域を被覆するように第2パッシベーション膜22が配置されている。第2パッシベーション膜22は、SiO2膜またはSiN膜であってもよい。
以上、チップコンデンサ1によれば、第1外部電極7と第2外部電極8との間の領域に第1コンデンサ領域C1が形成されているのに加えて、第2外部電極8の下方(直下)の領域まで拡張して第2コンデンサ領域C2が形成されている。これにより、基板2の上面3という限られた面積を有効活用できるから、基板2を大型化せずとも容量値を増加させることができる。
以上、チップコンデンサ1によれば、第1外部電極7と第2外部電極8との間の領域に第1コンデンサ領域C1が形成されているのに加えて、第2外部電極8の下方(直下)の領域まで拡張して第2コンデンサ領域C2が形成されている。これにより、基板2の上面3という限られた面積を有効活用できるから、基板2を大型化せずとも容量値を増加させることができる。
また、チップコンデンサ1は、第1導電体膜10の第1接続領域10aと第2外部電極8との間に配置されたパッド膜13を含む。このパッド膜13は、第2導電体膜12と同一の層に配置されている。これにより、第1外部電極7および第2外部電極8の高さバラツキを抑制できるから、チップコンデンサ1を良好に実装することが可能となる。
<第1実施形態の変形例>
図5は、第1実施形態の変形例に係るチップコンデンサ31の一部切欠き斜視図である。図6および図7は、それぞれ図5に示されるVI-VI線およびVII-VII線に沿う縦断面図である。図5〜図7において、前述の第1実施形態において述べた構成と同様の構成については、同一の参照符号を付して、説明を省略する。
<第1実施形態の変形例>
図5は、第1実施形態の変形例に係るチップコンデンサ31の一部切欠き斜視図である。図6および図7は、それぞれ図5に示されるVI-VI線およびVII-VII線に沿う縦断面図である。図5〜図7において、前述の第1実施形態において述べた構成と同様の構成については、同一の参照符号を付して、説明を省略する。
図5〜図7に示されるように、前述の基板2の一端部2a側における上面3には、第1外部電極32が配置されており、基板2の他端部2b側における上面3には、第2外部電極33が配置されている。第1外部電極32および第2外部電極33は、いずれも、基板2の短手側面5bに沿って、平面視長方形状に形成されている。第1外部電極32は、基板2の上面3上から長手側面5aおよび短手側面5bに回り込み、基板2の三方の側面5を被覆する被覆部32aを有している。同様に、第2外部電極33は、基板2の上面3上から長手側面5aおよび短手側面5bに回り込み、基板2の三方の側面5を被覆する被覆部33aを有している。
誘電体膜11上には、前述の第1パッシベーション膜16と樹脂膜17とが形成されている。第1パッシベーション膜16および樹脂膜17には、パッド膜13の第2外部電極33側の縁部を除く領域を第1パッド領域34として露出させる第1切欠部35と、第2導電体膜12の第2接続領域12aの第1外部電極32側の縁部を除く領域を第2パッド領域36として選択的に露出させる第2切欠部37とが形成されている。これら第1切欠部35および第2切欠部37により、基板2の内方側の領域のみが第1パッシベーション膜16および樹脂膜17により被覆された構成とされている。
第1切欠部35から露出する第1パッド領域34上には、当該第1パッド領域34に電気的に接続されるように第1外部電極32が配置されている。これにより、第1外部電極32は、パッド膜13を介して第1導電体膜10に電気的に接続されている。第2切欠部37から露出する第2パッド領域36上には、当該第2パッド領域36に電気的に接続されるように第2外部電極33が配置されている。これにより、第2外部電極33は、第2導電体膜12に電気的に接続されている。
第1外部電極32は、樹脂膜17から突出するように形成されており、当該樹脂膜17を被覆する被覆部32bを有している。同様に、第2外部電極33は、樹脂膜17から突出するように形成されており、当該樹脂膜17を被覆する被覆部33bを有している。第1外部電極32および第2外部電極33は、基板2側から順に積層されたNi膜と、Pd膜と、Au膜とを含むNi/Pd/Au積層膜であってもよい。
以上、チップコンデンサ31は、基板2の側面5に回り込むように形成された第1外部電極32と、基板2の側面5に回り込むように形成された第2外部電極33とを含む。これにより、第1外部電極32および第2外部電極33に対する導電性接合材(たとえば半田)の接着面積を増加させることができるから、実装状態におけるチップコンデンサ31の接続強度を高めることができる。さらに、実装状態では、基板2の3つの側面5を被覆する第1外部電極32および第2外部電極33によって、三方向からチップコンデンサ31を保持することが可能となるから、チップコンデンサ31の実装形状を一層安定化させることができる。
<第2実施形態>
図8は、本発明の第2実施形態に係るチップコンデンサ41の一部切欠き斜視図である。図9は、図8に示されるIX-IX線に沿う縦断面図である。図10〜図12は、それぞれ、図9に示されるX-X線、XI-XI線およびXII-XII線に沿う横断面図である。図8〜図12において、前述の第1実施形態において述べた構成と同様の構成については、同一の参照符号を付して、説明を省略する。
図8は、本発明の第2実施形態に係るチップコンデンサ41の一部切欠き斜視図である。図9は、図8に示されるIX-IX線に沿う縦断面図である。図10〜図12は、それぞれ、図9に示されるX-X線、XI-XI線およびXII-XII線に沿う横断面図である。図8〜図12において、前述の第1実施形態において述べた構成と同様の構成については、同一の参照符号を付して、説明を省略する。
図8〜図12に示されるように、チップコンデンサ41は、いわゆる0603チップ、0402チップ、03015チップ等と称される微小なチップ部品であり、前述の基板2を含む。基板2の一端部2a側における上面3には、前述の第1外部電極7が配置されており、基板2の他端部2b側における上面3には、前述の第2外部電極8が配置されている(図1等も併せて参照)。
図8〜図12に示されるように、本実施形態に係るチップコンデンサ41の特徴は、導電体膜と誘電体膜とが、基板2の上面3に垂直な縦方向に交互に複数積層された多層積層構造を有していることである。本実施形態は、係る構成を具備することにより、基板2の上面3という限られた面積内において容量値の増大を図ることが可能となるチップコンデンサ41を提供しようとするものである。以下、図8〜図12を参照して、チップコンデンサ41の具体的な構成を説明する。
基板2の上面3上には、当該基板2の上面3全域を被覆するように前述の絶縁膜9が配置されている。絶縁膜9上には、第1導電体膜42と第1パッド膜43とが配置されている。
図9および図10に示されるように、第1導電体膜42は、絶縁膜9の予め定められた領域に配置されている。第1導電体膜42は、基板2の一端部2a側から他端部2b側に向けて延びる平面視矩形状(本実施形態では長方形状)に形成されており、基板2の一端部2aを被覆する第1接続領域42aと、基板2の内方領域を被覆する第1コンデンサ形成領域42bとを一体的に含む。
図9および図10に示されるように、第1導電体膜42は、絶縁膜9の予め定められた領域に配置されている。第1導電体膜42は、基板2の一端部2a側から他端部2b側に向けて延びる平面視矩形状(本実施形態では長方形状)に形成されており、基板2の一端部2aを被覆する第1接続領域42aと、基板2の内方領域を被覆する第1コンデンサ形成領域42bとを一体的に含む。
第1導電体膜42の第1接続領域42aは、第1外部電極7の直下の領域に配置されており、基板2の短手方向に沿う平面視矩形状(本実施形態では長方形状)に形成されている。第1導電体膜42の第1コンデンサ形成領域42bは、第1導電体膜42の第1接続領域42aから第2外部電極8側に向かって引き出されており、第1外部電極7と第2外部電極8との間の領域を被覆している。第1コンデンサ形成領域42bの第2外部電極8側の端部は、平面視において第2外部電極8外の領域に配置されていてもよいし、平面視において第2外部電極8の一部と重なっていてもよい。
第1パッド膜43は、第1導電体膜42から電気的に絶縁されるように当該第1導電体膜42から一定の間隔を空けて絶縁膜9上に配置されている。第1パッド膜43は、第2外部電極8の直下の領域に配置されており、基板2の短手側面5bに沿って平面視矩形状(本実施形態では長方形状)に形成されている。絶縁膜9上には、第1誘電体膜44が配置されている。
図9に示されるように、第1誘電体膜44は、第1導電体膜42および第1パッド膜43を一括して被覆するように絶縁膜9上に配置されている。第1誘電体膜44は、SiO2膜やSiN膜であってもよい。第1誘電体膜44は、基板2側からこの順に形成された酸化膜(SiO2膜)/窒化膜(SiN膜)/酸化膜(SiO2膜)を含むONO膜であってもよい。第1誘電体膜44上には、第2導電体膜45と第2パッド膜46とが配置されている。
図9および図11に示されるように、第2導電体膜45は、基板2の他端部2b側から一端部2a側に向けて延びる平面視矩形状(本実施形態では長方形状)に形成されており、基板2の他端部2b側に配置された第2接続領域45aと、基板2の内方領域側に配置された第2コンデンサ形成領域45bとを一体的に含む。
第2導電体膜45の第2接続領域45aは、第2外部電極8の直下の領域に配置されており、基板2の短手方向に沿う平面視矩形状(本実施形態では長方形状)に形成されている。第2接続領域45aは、第1パッド膜43を選択的に露出させるように第1誘電体膜44に形成されたビアホール47を介して当該第1パッド膜43に電気的に接続されている。なお、他の形態として、第2導電体膜45の第2接続領域45aがビアホール47を介して第1パッド膜43に電気的に接続されていない構成が採用されてもよい。この場合、第2導電体膜45の第2接続領域45aは、第1誘電体膜44を挟んで第1パッド膜43に対向する構成となる。
第2導電体膜45の第2接続領域45aは、第2外部電極8の直下の領域に配置されており、基板2の短手方向に沿う平面視矩形状(本実施形態では長方形状)に形成されている。第2接続領域45aは、第1パッド膜43を選択的に露出させるように第1誘電体膜44に形成されたビアホール47を介して当該第1パッド膜43に電気的に接続されている。なお、他の形態として、第2導電体膜45の第2接続領域45aがビアホール47を介して第1パッド膜43に電気的に接続されていない構成が採用されてもよい。この場合、第2導電体膜45の第2接続領域45aは、第1誘電体膜44を挟んで第1パッド膜43に対向する構成となる。
第2導電体膜45の第2コンデンサ形成領域45bは、第2導電体膜45の第2接続領域45aから第1外部電極7側に向かって引き出されており、第1外部電極7と第2外部電極8との間の領域を被覆している。第2コンデンサ形成領域45bは、第1誘電体膜44を挟んで第1コンデンサ形成領域42bに対向している。第2コンデンサ形成領域45bの第1外部電極7側の端部は、平面視において第1外部電極7外の領域に配置されていてもよいし、平面視において第1外部電極7の一部と重なっていてもよい。
第2パッド膜46は、第2導電体膜45から電気的に絶縁されるように当該第2導電体膜45から一定の間隔を空けて第1誘電体膜44上に配置されている。第2パッド膜46は、第1外部電極7の直下の領域に配置されており、基板2の短手側面5bに沿って平面視矩形状(本実施形態では長方形状)に形成されている。第2パッド膜46は、第1導電体膜42の第1接続領域42aを選択的に露出させるように第1誘電体膜44に形成されたビアホール48を介して、第1導電体膜42の第1接続領域42aに電気的に接続されている。第1誘電体膜44上には、第2誘電体膜49が配置されている。
図9に示されるように、第2誘電体膜49は、第2導電体膜45および第2パッド膜46を一括して被覆するように第1誘電体膜44上に配置されている。第2誘電体膜49は、SiO2膜やSiN膜であってもよい。第2誘電体膜49は、基板2側からこの順に形成された酸化膜(SiO2膜)/窒化膜(SiN膜)/酸化膜(SiO2膜)を含むONO膜であってもよい。第2誘電体膜49上には、第3導電体膜50と第3パッド膜51とが配置されている。
図9および図12に示されるように、第3導電体膜50は、第2誘電体膜49の上面の予め定められた領域を被覆するように第2誘電体膜49上に配置されている。第3導電体膜50は、基板2の一端部2a側から他端部2b側に向けて延びる平面視矩形状(本実施形態では長方形状)に形成されており、基板2の一端部2a側に配置された第3接続領域50aと、基板2の内方領域側に配置された第3コンデンサ形成領域50bとを一体的に含む。
第3導電体膜50の第3接続領域50aは、第1外部電極7の直下の領域に配置されており、基板2の短手方向に沿う平面視矩形状(本実施形態では長方形状)に形成されている。第3接続領域50aは、第2パッド膜46を選択的に露出させるように第2誘電体膜49に形成されたビアホール52を介して、第2パッド膜46に電気的に接続されている。
第3導電体膜50の第3コンデンサ形成領域50bは、第3導電体膜50の第3接続領域50aから第2外部電極8側に向かって引き出されており、第1外部電極7と第2外部電極8との間の領域を被覆している。第3コンデンサ形成領域50bの第2外部電極8側の端部は、平面視において第2外部電極8外の領域に配置されていてもよいし、平面視において第2外部電極8の一部と重なっていてもよい。
第3パッド膜51は、第3導電体膜50から電気的に絶縁されるように当該第3導電体膜50から一定の間隔を空けて第2誘電体膜49上に配置されている。第3パッド膜51は、第2外部電極8の直下の領域に配置されており、基板2の短手側面5bに沿って平面視矩形状(本実施形態では長方形状)に形成されている。第3パッド膜51は、第2導電体膜45の第2接続領域45aを選択的に露出させるように第2誘電体膜49に形成されたビアホール53を介して、第2導電体膜45の第2接続領域45aに電気的に接続されている。
図9に示されるように、第1導電体膜42、第1誘電体膜44および第2導電体膜45の積層膜により、第1コンデンサ領域C11が形成され、第2導電体膜45、第2誘電体膜49および第3導電体膜50の積層膜により、第2コンデンサ領域C12が形成されている。したがって、本実施形態では、第1コンデンサ領域C11および第2コンデンサ領域C12が、基板2の上面3に垂直な縦方向に積層されることによって、基板2を大型化せずに容量値の増加が図られている。
第1導電体膜42、第1パッド膜43、第2導電体膜45、第2パッド膜46、第3導電体膜50および第3パッド膜51の材料について補足する。第1導電体膜42、第1パッド膜43、第2導電体膜45、第2パッド膜46、第3導電体膜50および第3パッド膜51は、CuやAlを含む導電材料、たとえばCu,Al,AlSiまたはAlCuからなっていてもよい。
図9を再度参照して、第2誘電体膜49上には、第3導電体膜50と第3パッド膜51とを被覆するように、前述の第1パッシベーション膜16が配置されている。第1パッシベーション膜16上には、前述の樹脂膜17が配置されている。また、基板2の側面5には、前述の第2パッシベーション膜22が配置されている。第1パッシベーション膜16および樹脂膜17には、第3導電体膜50の第3接続領域50aを第1パッド領域56として選択的に露出させる第1パッド開口57と、第3パッド膜51の縁部を除く領域を第2パッド領域58として露出させる第2パッド開口59とが形成されている。
第1パッド開口57内には、第1外部電極7が配置されている。第1外部電極7は、第1パッド開口57内において第1パッド領域56に電気的に接続されている。これにより、第1外部電極7は、第2パッド膜46を介して第1導電体膜42および第3導電体膜50に電気的に接続されている。第2パッド開口59内には、第2外部電極8が配置されている。第2外部電極8は、第2パッド開口59内において第2パッド領域58に電気的に接続されている。これにより、第2外部電極8は、第3パッド膜51を介して第2導電体膜45に電気的に接続されている。
以上、チップコンデンサ41によれば、第1導電体膜42、第1誘電体膜44、第2導電体膜45、第2誘電体膜49および第3導電体膜50が、基板2の上面3に垂直な縦方向にこの順に積層された多層積層構造を有している。係る多層積層構造とすることにより、基板2の上面3に対して垂直な縦方向に第1コンデンサ領域C11および第2コンデンサ領域C12を作り込むことができるから、基板2を大型化せずとも容量値を増加させることができる。
また、チップコンデンサ41は、基板2と第2導電体膜45の第2接続領域45aとの間に配置された第1パッド膜43と、第1導電体膜42の第1接続領域42aと第3導電体膜50の第3接続領域50aとの間に配置された第2パッド膜46と、第2導電体膜45の第2接続領域45aと第2外部電極8との間に配置された第3パッド膜51とを含む。これにより、良好な平坦性を確保しつつ、第1導電体膜42、第1誘電体膜44、第2導電体膜45、第2誘電体膜49および第3導電体膜50を形成できる。また、これにより、第1外部電極7および第2外部電極8の高さバラツキを抑制できる。その結果、設計値に対するズレを抑制しつつ容量値を良好に増加させることができる。
なお、本実施形態では、導電体膜(第1導電体膜42、第2導電体膜45および第3導電体膜50)について見ると、第1導電体膜42が第1層目に配置され、第2導電体膜45が第2層目に配置され、第3導電体膜50が第3層目に配置された構成を有している。しかし、導電体膜がN層(Nは3以上の自然数)積層された構成が採用されてもよい。この場合、3層目以降は、第2導電体膜45(および第2パッド膜46)と第3導電体膜50(および第3パッド膜51)とが第2誘電体膜49を挟んで交互に積層された構成となる。つまり、2n層目(nは自然数)に第2導電体膜45(および第2パッド膜46)が配置され、2n+1層目(nは自然数)に第3導電体膜50および第3パッド膜51が配置された構成となる。
<第2実施形態の変形例>
図13は、第2実施形態の変形例に係るチップコンデンサ61の一部切欠き斜視図である。図14は、図13に示されるXIV-XIV線に沿う縦断面図である。図15は、図13に示されるXV-XV線に沿う縦断面図である。図13〜図15において、前述の第2実施形態において述べた構成と同様の構成については、同一の参照符号を付して、説明を省略する。
図13は、第2実施形態の変形例に係るチップコンデンサ61の一部切欠き斜視図である。図14は、図13に示されるXIV-XIV線に沿う縦断面図である。図15は、図13に示されるXV-XV線に沿う縦断面図である。図13〜図15において、前述の第2実施形態において述べた構成と同様の構成については、同一の参照符号を付して、説明を省略する。
図13〜図15に示されるように、前述の基板2の一端部2a側に位置する上面3には、第1外部電極62が配置されており、基板2の上面3における他端部2b側には、第2外部電極63が配置されている。第1外部電極62および第2外部電極63は、いずれも、基板2の短手側面5bに沿って、平面視長方形状に形成されている。第1外部電極62は、基板2の上面3上から長手側面5aおよび短手側面5bに回り込み、基板2の三方の側面5を被覆する被覆部62aを有している。同様に、第2外部電極63は、基板2の上面3上から長手側面5aおよび短手側面5bに回り込み、基板2の三方の側面5を被覆する被覆部63aを有している。
第2誘電体膜49上には、前述の第1パッシベーション膜16と樹脂膜17とが形成されている。第1パッシベーション膜16および樹脂膜17には、第3導電体膜50の第3接続領域50aの第2外部電極63側の縁部を除く領域を第1パッド領域64として選択的に露出させる第1切欠部65と、第3パッド膜51の第1外部電極62側の縁部を除く領域を第2パッド領域66として露出させる第2切欠部67とが形成されている。これら第1切欠部65および第2切欠部67により、基板2の内方側の領域のみが第1パッシベーション膜16および樹脂膜17により被覆された構成とされている。
第1切欠部65から露出する第1パッド領域64上には、当該第1パッド領域64に電気的に接続されるように第1外部電極62が配置されている。これにより、第1外部電極62は、第2パッド膜46を介して第1導電体膜42および第3導電体膜50に電気的に接続されている。第2切欠部67から露出する第2パッド領域66上には、当該第2パッド領域66に電気的に接続されるように第2外部電極63が配置されている。これにより、第2外部電極63は、第3パッド膜51を介して第2導電体膜45に電気的に接続されている。
第1外部電極62は、樹脂膜17から突出するように形成されており、当該樹脂膜17を被覆する被覆部62bを有している。同様に、第2外部電極63は、樹脂膜17から突出するように形成されており、当該樹脂膜17を被覆する被覆部63bを有している。第1外部電極62および第2外部電極63は、基板2側から順に積層されたNi膜と、Pd膜と、Au膜とを含むNi/Pd/Au積層膜であってもよい。
以上、チップコンデンサ61によれば、前述の第2実施形態に係るチップコンデンサ31と同様の効果を奏することができる。また、チップコンデンサ61は、基板2の側面5に回り込むように形成された第1外部電極62と、基板2の側面5に回り込むように形成された第2外部電極63とを含む。
これにより、第1外部電極62および第2外部電極63に対する導電性接合材(たとえば半田)の接着面積を増加させることができるから、実装状態におけるチップコンデンサ61の接続強度を高めることができる。さらに、実装状態では、基板2の3つの側面5を被覆する第1外部電極62および第2外部電極63によって、三方向からチップコンデンサ61を保持することが可能となるから、チップコンデンサ61の実装形状を一層安定化させることができる。
これにより、第1外部電極62および第2外部電極63に対する導電性接合材(たとえば半田)の接着面積を増加させることができるから、実装状態におけるチップコンデンサ61の接続強度を高めることができる。さらに、実装状態では、基板2の3つの側面5を被覆する第1外部電極62および第2外部電極63によって、三方向からチップコンデンサ61を保持することが可能となるから、チップコンデンサ61の実装形状を一層安定化させることができる。
<第3実施形態>
図16は、本発明の第3実施形態に係るチップコンデンサ71の縦断面図である。第3実施形態に係るチップコンデンサ71が前述の第1実施形態に係るチップコンデンサ1と異なる点は、第1導電体膜10と誘電体膜11との間に、バリアメタル膜72が形成されている点である。チップコンデンサ71におけるその他の構成は、前述の第1実施形態に係るチップコンデンサ1の構成と同様であるので、同一の参照符号を付して、説明を省略する。
図16は、本発明の第3実施形態に係るチップコンデンサ71の縦断面図である。第3実施形態に係るチップコンデンサ71が前述の第1実施形態に係るチップコンデンサ1と異なる点は、第1導電体膜10と誘電体膜11との間に、バリアメタル膜72が形成されている点である。チップコンデンサ71におけるその他の構成は、前述の第1実施形態に係るチップコンデンサ1の構成と同様であるので、同一の参照符号を付して、説明を省略する。
バリアメタル膜72は、第1導電体膜10の平面形状に整合する平面形状を有しており、これにより、バリアメタル膜72は、第1導電体膜10の全域を被覆している。バリアメタル膜72の厚さは、第1導電体膜10の厚さよりも小さい。バリアメタル膜72の厚さは、たとえば第1導電体膜10の厚さの0.01倍〜0.1倍程度である。第1導電体膜10の厚さは、たとえば1000Å以上30000Å以下であり、バリアメタル膜72の厚さは、たとえば100Å以上3000Å以下である。バリアメタル膜72の材料としては、Ti,TiN,W,TiW等を例示できる。
第1導電体膜10の上面には、しばしばヒロック(hillock)と称される微細な凹凸が形成されることがある。本実施形態のチップコンデンサ71によれば、第1導電体膜10の上面におけるヒロックを埋め、平坦な上面を有するバリアメタル膜72が当該第1導電体膜10の上面に形成されている。これにより、第1導電体膜10上の構成の平坦性をより一層向上できる。
また、第1導電体膜10と誘電体膜11との間に介在するバリアメタル膜72により、誘電体膜11がヒロックに入り込むのを抑制できる。これにより、ヒロックに起因する不所望かつ局所的な電界集中を抑制できるから、ブレイクダウン電圧および静電破壊耐量を向上させることが可能となる。このように、本実施形態では、大容量化に加えて高耐圧化を図ることが可能となるチップコンデンサ71を提供できる。
なお、導電体膜と誘電体膜との間にバリアメタル膜72が形成された本実施形態の構成は、前述の各実施形態および各変形例に係るチップコンデンサ1,31,41,61にも適用できる。
以上、本発明の実施形態について説明したが、本発明の実施形態はさらに他の形態で実施することもできる。
以上、本発明の実施形態について説明したが、本発明の実施形態はさらに他の形態で実施することもできる。
たとえば、前述の各実施形態および各変形例において、基板2は、半導体基板(シリコン基板)であってもよいし、ガラス(SiO2)や樹脂(たとえばエポキシ樹脂)からなる絶縁性基板であってもよい。基板2が絶縁性基板からなる場合、前述の第1実施形態に係るチップコンデンサ1の変形例を示す図17のように、第1導電体膜10が、基板2の上面3に接するように当該基板2上に配置されていてもよい。むろん、第1実施形態以外の各実施形態および各変形例においても、第1導電体膜10,42が基板2の上面3に接するように当該基板2上に配置された構成が採用されてもよい。
また、前述の各実施形態の構成および各変形例の構成は、それらの間で適宜組み合わされてもよい。
前述のチップコンデンサ1,31,41,61,71は、たとえば、電源回路用、高周波回路用、デジタル回路用等の回路素子として、電子機器、携帯電子機器等のモバイル端末に組み込むことができる。
前述のチップコンデンサ1,31,41,61,71は、たとえば、電源回路用、高周波回路用、デジタル回路用等の回路素子として、電子機器、携帯電子機器等のモバイル端末に組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
1,31,41,61,71…チップコンデンサ、2…基板、3…基板の上面、5…基板の側面、7,32,62…第1外部電極、8,33,63…第2外部電極、9…絶縁膜、10,42…第1導電体膜、10a,42a…第1接続領域、10b,42b…第1コンデンサ形成領域、11…誘電体膜、12,45…第2導電体膜、12a,45a…第2接続領域、12b,45b…第2コンデンサ形成領域、13…パッド膜、43…第1パッド膜、46…第2パッド膜、49…第2誘電体膜、50…第3導電体膜、50a…第3接続領域、50b…第3コンデンサ形成領域、51…第3パッド膜
Claims (8)
- 上面を有する基板と、
前記基板の上面の予め定められた領域に配置された第1導電体膜であって、第1接続領域と、第1コンデンサ形成領域とを含む第1導電体膜と、
前記第1導電体膜を被覆するように前記第1導電体膜上に配置された誘電体膜と、
前記誘電体膜上に配置された第2導電体膜であって、第2接続領域と、第2コンデンサ形成領域とを含む第2導電体膜と、
前記第1導電体膜の前記第1接続領域に電気的に接続された第1外部電極と、
前記第2導電体膜の前記第2接続領域に電気的に接続された第2外部電極とを含み、
前記第2導電体膜の前記第2接続領域および前記第2コンデンサ形成領域は、いずれも前記誘電体膜を挟んで前記第1導電体膜の前記第1コンデンサ形成領域に対向している、チップコンデンサ。 - 前記第1導電体膜の前記第1接続領域に電気的に接続されるように、前記第1導電体膜の前記第1接続領域上に配置されたパッド膜をさらに含み、
前記第1外部電極は、前記パッド膜を介して前記第1導電体膜の前記第1接続領域に電気的に接続されている、請求項1に記載のチップコンデンサ。 - 上面を有する基板と、
前記基板の上面の予め定められた領域に配置された第1導電体膜であって、第1接続領域と、第1コンデンサ形成領域とを含む第1導電体膜と、
前記第1導電体膜を被覆するように前記第1導電体膜上に配置された第1誘電体膜と、
前記第1誘電体膜上に配置された第2導電体膜であって、第2接続領域と、前記第1誘電体膜を挟んで前記第1導電体膜の前記第1コンデンサ形成領域に対向する第2コンデンサ形成領域とを含む第2導電体膜と、
前記第2導電体膜を被覆するように前記第2導電体膜上に配置された第2誘電体膜と、
前記第2誘電体膜上に配置された第3導電体膜であって、前記第1導電体膜の前記第1接続領域に電気的に接続された第3接続領域と、前記第2誘電体膜を挟んで前記第2導電体膜の前記第2コンデンサ形成領域に対向する第3コンデンサ形成領域とを含む第3導電体膜と、
前記第3導電体膜の前記第3接続領域に電気的に接続された第1外部電極と、
前記第2導電体膜の前記第2接続領域に電気的に接続された第2外部電極とを含む、チップコンデンサ。 - 前記第2導電体膜の前記第2接続領域に電気的に接続されるように、前記基板と前記第2導電体膜の前記第2接続領域との間に配置された第1パッド膜と、
前記第1導電体膜の前記第1接続領域および前記第3導電体膜の前記第3接続領域に電気的に接続されるように、前記第1導電体膜の前記第1接続領域と前記第3導電体膜の前記第3接続領域との間に配置された第2パッド膜と、
前記第2導電体膜の前記第2接続領域に電気的に接続されるように、前記第2導電体膜の前記第2接続領域上に配置された第3パッド膜とをさらに含み、
前記第2外部電極は、前記第3パッド膜を介して前記第2導電体膜の前記第2接続領域に電気的に接続されている、請求項3に記載のチップコンデンサ。 - 前記第2導電体膜が、2n層目(nは自然数)に配置されており、
前記第3導電体膜が、2n+1層目(nは自然数)に配置されており、
前記基板の縦方向に複数のコンデンサ領域が積層配置されている、請求項3または4に記載のチップコンデンサ。 - 前記第1外部電極は、前記基板の上面から側面に回り込むように形成されており、
前記第2外部電極は、前記基板の上面から側面に回り込むように形成されている、請求項1〜5のいずれか一項に記載のチップコンデンサ。 - 前記基板は平面視において矩形状であり、
前記第1外部電極は、前記基板の端部において前記基板の三方の側面を被覆するように形成されており、
前記第2外部電極は、前記基板における前記第1外部電極が配置された端部とは反対側の端部において前記基板の三方の側面を被覆するように形成されている、請求項6に記載のチップコンデンサ。 - 前記基板の上面に形成された絶縁膜をさらに含み、
前記第1導電体膜は、前記絶縁膜上に配置されている、請求項1〜7のいずれか一項に記載のチップコンデンサ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016085897A JP2017195320A (ja) | 2016-04-22 | 2016-04-22 | チップコンデンサ |
US15/492,109 US10607779B2 (en) | 2016-04-22 | 2017-04-20 | Chip capacitor having capacitor region directly below external electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016085897A JP2017195320A (ja) | 2016-04-22 | 2016-04-22 | チップコンデンサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017195320A true JP2017195320A (ja) | 2017-10-26 |
Family
ID=60155048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016085897A Pending JP2017195320A (ja) | 2016-04-22 | 2016-04-22 | チップコンデンサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017195320A (ja) |
-
2016
- 2016-04-22 JP JP2016085897A patent/JP2017195320A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6802536B2 (ja) | キャパシタ | |
JP6547569B2 (ja) | 電子部品 | |
JP6107080B2 (ja) | 積層コンデンサ | |
JP6731777B2 (ja) | チップコンデンサ | |
CN110914973B (zh) | 电容器 | |
JP6520398B2 (ja) | 電子部品 | |
CN108364785B (zh) | 层叠电容器及电子部件装置 | |
JP2023145618A (ja) | 貫通電極基板、半導体装置及び貫通電極基板の製造方法 | |
KR101504002B1 (ko) | 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판 | |
JP6795327B2 (ja) | チップコンデンサ | |
US10607779B2 (en) | Chip capacitor having capacitor region directly below external electrode | |
US20190244761A1 (en) | Capacitor | |
JP2015130492A (ja) | 半導体モジュール | |
JP7178187B2 (ja) | トレンチキャパシタ | |
JP2017195320A (ja) | チップコンデンサ | |
JP7363190B2 (ja) | 半導体装置及び発振器 | |
JP7222481B2 (ja) | 半導体装置 | |
WO2022239717A1 (ja) | 半導体装置 | |
JP7363502B2 (ja) | 電子部品装置 | |
JP6819894B2 (ja) | 電子部品 | |
JP7516712B2 (ja) | 積層型キャパシタ及びその実装基板 | |
JP6142651B2 (ja) | 積層コンデンサ | |
JP2017126704A (ja) | 複合電子部品 | |
JP2021015962A (ja) | 積層型キャパシタ及びその実装基板 | |
JP2019062022A (ja) | 電子部品装置 |