JP4124168B2

JP4124168B2 - 半導体装置

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Publication number: JP4124168B2
Application number: JP2004182031A
Authority: JP
Inventors: 憲隆安在
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-06-21
Filing date: 2004-06-21
Publication date: 2008-07-23
Anticipated expiration: 2022-08-09
Also published as: JP2004320049A

Description

この発明は、パッケージ構造を有する半導体装置、特に、ＷＣＳＰ型を有する半導体装置に関する。

電子機器に搭載される半導体装置の高集積化及び伝送信号の高周波化が益々求められているなかで、半導体チップの外形サイズとほぼ同じ外形サイズにパッケージングが施された半導体装置であるＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）が注目されている。

近年、特に、製造コストの低減化等の目的から、ウェハ状態のまま外部端子形成工程までを完了させ、ダイシングによって個片化されたＣＳＰである、ＷＣＳＰ（ＷａｆｅｒｌｅｖｅｌＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）の技術開発が進められている。

このＷＣＳＰには、半導体チップ上の電極パッドと外部端子とを、当該外部端子を所望位置に再配置させる配線（再配線）を介して電気的に接続させた構造を有するものがある。

こうした再配線を有するＷＣＳＰは、再配線によって配線設計の自由度が向上する。

上述した再配線を有するＷＣＳＰを用いて高周波信号の伝送を行う場合、半導体チップが具える回路素子と、当該回路素子と電極パッドを介して電気的に接続される信号線すなわち再配線との間で両者のインピーダンスを整合させるのが望ましい。

両者間のインピーダンスの不整合を克服することにより、電極パッドと信号線との接合近傍で発生する伝送信号の反射等に起因する、伝送信号の減衰を抑制することができる。

しかしながら、ＷＣＳＰにおける信号線の特性インピーダンスは、回路素子のインピーダンスに比べて充分大きいにも拘わらず、信号線の特性インピーダンスを低減させて両者間のインピーダンスの整合を図るための効果的な手法は提案されてはいない。

そこで、この発明の目的は、回路素子のインピーダンスと当該回路素子に電気的に接続される信号線の特性インピーダンスとのインピーダンス整合を図ることにより、伝送信号の高周波化に伴い顕著となる反射等の発生を抑制した、優れた高周波特性を有する半導体装置を提供することにある。

そこで、この発明の半導体装置は、下記のような構成上の特徴を有する。

すなわち、この発明の半導体装置は、回路素子を具える半導体チップにパッケージングが施されていて、このパッケージングの外形寸法が半導体チップの外形寸法と実質的に同一の寸法となっている構成を有している。この半導体チップ上には複数の電極パッドが形成されていて、この電極パッドの表面の一部を露出させるように設けられた絶縁膜の上側であって当該電極パッドの直上とは異なる位置には、外部接続用の外部端子が形成されている。そして、電極パッドの各々と外部端子の各々とは、当該絶縁膜上に設けられた配線を介して電気的に接続されている。この配線は、第１及び第２配線を含んでいて、第１配線は接地線、すなわち、ＧＮＤ線とされると共に、第２配線は接地電圧を基準とする電圧を有する電気信号が伝送される信号線として作用する。そして、この第１配線は第２配線を挟む位置に設けられている。

この構成によれば、信号線が第１配線すなわちＧＮＤ線に挟まれた位置に設けられているので、ＧＮＤ線と信号線との間の電磁気的な結合が強まる。その結果、ＧＮＤ線と信号線との間の容量が増大して信号線のインダクタンスが減少されるため、信号線の特性インピーダンスを従来よりも低減させることができる。

なお、第１配線は、網目状配線とする。

この構成によれば、第１配線を網目状とすることにより第１配線自体の占有領域を低減でき、よって、再配線である第１配線と半導体チップに設けられた集積回路との間の不所望な相互作用を抑制できる。

また、上述した同一絶縁層上に、第１及び第２外部端子が設けられている構成とは異なり、半導体チップ上に設けた第１及び第２絶縁層の積層の上側に第１外部端子が設けられ、第２絶縁層の上側に第２外部端子が設けられている構成とする場合には、上述の第１電極パッドと第１外部端子との接続を、第２絶縁層上を延在させた、接地線、すなわち、ＧＮＤ線となる第１配線で行い、第２電極パッドと第２外部端子との接続を、第１絶縁層上を延在させた、信号線となる第２配線で行い、しかも、第１配線で第２配線を上側から覆うように設けた構成とする。

この構成によれば、第１及び第２配線の構造は、マイクロストリップライン構造となるので、信号線の特性インピーダンスを従来よりも低減できると共に、ＧＮＤ線が半導体チップからより離れて配置されているので、ＧＮＤ線と半導体チップ内の回路素子との間の不所望な相互作用の発生を抑制できる。

この発明の半導体装置によれば、信号線の特性インピーダンスと回路素子のインピーダンスとを従来よりも整合させることができる。

よって、高周波信号の伝送を効率良く実現でき、従来よりも優れた高周波特性を有する半導体装置を得ることができる。

以下、図１から図９を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の一構成例を概略的に示してある。また、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明をこれら図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。

また、以下に説明する各実施の形態では、ウェハ状態のＣＳＰをダイシングによって切り出して得られる個々のＣＳＰをＷＣＳＰと称することとし、半導体装置としてこのＷＣＳＰを例に挙げて説明する。

＜第１の実施の形態＞
図１及び図２を参照して、この発明の第１の実施の形態に係る半導体装置につき説明する。図１は、この実施の形態の半導体装置であるＷＣＳＰ１０を概略的に示す平面図である。また、図２（Ａ）は、図１に示す平面図のうち破線で囲まれた領域Ａを拡大して各構成要素を詳細に示した図である（以下の各実施の形態においては図１に対応する図は省略し、この拡大概略図に対応する図を参照して説明する。）。また、図２（Ｂ）は、図２（Ａ）を破線部分Ｉ−Ｉ’線に沿って切断して得られる切り口（断面）を図中矢印Ｉ方向から見た図である。また、図２（Ｃ）は、図２（Ａ）を破線部分Ｐ−Ｐ’線に沿って切断して得られる切り口（断面）を図中矢印Ｐ方向から見た図である（以下の実施の形態についても同様とする。）。尚、図１及び図２（Ａ）において、便宜上、ＷＣＳＰ１０が具える有機樹脂膜等の封止膜５０の図示を省略すると共に、図１においては、配線３５及びポスト部４０の一部もその図示を省略してある。

半導体装置であるＷＣＳＰ１０が具える半導体チップ１５上に、アルミニウム（Ａｌ）からなる電極パッド２０が半導体チップ１５の外周に沿って所定間隔毎に配置されている。図１に示す例では、ＷＣＳＰ１０の平面形状は四角であるので、四角の各辺に沿って、電極パッド２０を直線状に配列させている。尚、電極パッド２０の配置個数と位置はこれに限られず、例えば、半導体チップ１５上に一組だけ対向配置されていても良い。

また、図２（Ａ）及び（Ｂ）に示すように、回路素子を具える半導体チップ１５上に、これら電極パッド２０の表面を露出させるように、パッシベーション膜２５及び保護膜３０等の絶縁層（尚、ここではこの絶縁層を第１絶縁層とも称する。）３２が順次設けられている。尚、パッシベーション膜２５は、例えば、シリコン酸化膜（ＳｉＯ₂）で形成されていて、また、保護膜３０はポリイミド樹脂のように低硬度の膜材で形成されており、製造時における半導体チップ１５に対する衝撃や、封止膜５０と半導体チップ１５との間の応力による剥離を抑制する。

また、図２（Ａ）に示すように、各電極パッド２０（２０ａ、２０ｂ）は、それぞれ専用の配線３５（３５ａ、３５ｂ）を介して、対応するそれぞれポスト部４０（４０ａ、４０ｂ）と電気的に個別に接続されている。この配線３５は、保護膜３０上を半導体チップ１５の中心方向に延出されていて、銅（Ｃｕ）で形成されている。

より詳細には、この実施の形態における配線３５の各々は、当該配線３５に対応する電極パッド２０と接続されていると共に、各配線３５のうち第１絶縁層３２上に延在する表面上にはポスト部４０が形成された構成である。

これにより、この配線３５によって、このポスト部４０上に形成される、実装基板に接続するための外部端子である半田ボール（バンプ）（不図示）を、電極パッド２０の位置に依らず実質水平面上の所望位置に、すなわち、電極パッド２０の直上の位置から半導体チップ１５の上側の、シフトされた位置に配置することができる。よって、この配線３５は外部端子の再配置を可能とする、再配線として機能している（以下、配線３５を再配線と称する場合もある）。

また、図２（Ｂ）及び（Ｃ）に示すように、半導体チップ１５の上面側には、エポキシ樹脂等の封止膜５０が、パッシベーション膜２５及び保護膜３０等を覆うように、且つ、ポスト部（４０ａ、４０ｂ）の表面を露出するように形成されている。そして、このポスト部（４０ａ、４０ｂ）は、プリント基板（不図示）への接続用のバンプである外部端子としての半田ボール４５と接続されている。

図２（Ａ）に示す配線３５の接続構造によれば、２つの第１配線３５ａ、３５ａの各々が、第１電極パッド２０ａ、２０ａと第１ポスト部４０ａ、４０ａとの間の接続をそれぞれ行っている。更に、第２配線３５ｂが、第２電極パッド２０ｂと第２ポスト部４０ｂとの間の接続を行っている。第１配線３５ａ、３５ａは、接地（ＧＮＤ）電位が供給されるので、ＧＮＤ線またはＧＮＤ層とも称する。また、第２配線３５ｂは、ＧＮＤ電位を基準とした電圧の電気信号すなわち高周波信号（変動電位信号）が供給されるので、信号線または信号層とも称する。尚、この構成例において高周波とは、半導体チップの動作周波数の実効波長に対して極端に短くならない程度の長さを有する信号線中を伝送する信号の周波数を意味している。

この場合、一対の第１配線３５ａ、３５ａの間に、第２配線３５ｂが、互いに接触しないように離間して、保護膜３０の上面に配置されている。

このように、図２（Ａ）で示すこれら配線の接続構造は、第１及び第２配線を平面的に見たとき、２つの第１配線で第２配線を両側から挟むように配設したコプレーナーライン構造となっている。

このコプレーナーライン構造では、信号線３５ｂがＧＮＤ線３５ａに挟まれた位置に設けられているので、ＧＮＤ線３５ａと信号線３５ｂとの間の電磁気的な結合が強まる。その結果、ＧＮＤ線３５ａと信号線３５ｂとの間の容量が増大して信号線のインダクタンスが減少されるため、信号線３５ｂの特性インピーダンスを従来よりも低減させることができる。

そこで、この発明に係る発明者によれば、この信号線３５ｂの、低減される特性インピーダンスと回路素子のインピーダンスとの整合は、特に、再配線であるＧＮＤ線３５ａの配設位置を考慮することにより、とることができるとわかった。

この信号線３５ｂの特性インピーダンスと回路素子のインピーダンスとの整合は、主に、ＧＮＤ線３５ａの幅（図２（Ｃ）にＡで示す。）、信号線３５ｂの幅（図２（Ｃ）にＢで示す。）、ＧＮＤ線３５ａの厚さ（図２（Ｃ）にｄ₁で示す。）、信号線３５ｂの厚さ（図２（Ｃ）にｄ₂で示す。）、ＧＮＤ線３５ａと信号線３５ｂとの水平方向の間隔（図２（Ｃ）にＣで示す。）、配線３５の抵抗率ρ（ここでは、配線３５の形成材料として銅（Ｃｕ）を用いている。）、半導体チップ１５上の導電性部分（配線３５、電極パッド２０、ポスト部４０）の周囲の誘電体層の誘電率ε（ここでは、信号線３５ｂの特性インピーダンスへの影響が大きい、信号線３５ｂ及びＧＮＤ線３５ａ間のエポキシ樹脂５０の誘電率ε）、及び、当該周囲の誘電体層（ここでは、エポキシ樹脂５０）の厚さ（図２（Ｃ）にｄ₃で示す。）を調整して、とることができる。更に、配線３５の形成材料が磁性体の場合には、透磁率についても考慮するのが望ましい。

尚、図２（Ａ）〜（Ｃ）に示す構成例では、第１及び第２電極パッド２０ａ、２０ｂ、２０ａは、直線的に並置されていて、各配線３５ａ、３５ｂ、３５ａは、これら電極パッドの配列方向と直交する方向に、電極パッドの直上から直線的に各ポスト部４０ａ、４０ｂ、４０ａ側へと延在している。従って、ここでの信号線３５ｂの幅（図２（Ｃ）にＢで示す。）は、図２（Ａ）において平面的にみたとき、信号線３５ｂのうち、第２電極パッド２０ｂとのコンタクト部３５１（図２（Ｂ）参照）及び外部端子４０ｂとのコンタクト部３５２（図２（Ｂ）参照）との間の信号線部分（図２（Ｂ）にＬで示す部分。）を電極パッドの配列方向にとった幅を示している。同様に、ＧＮＤ線３５ａの幅（図２（Ｃ）にＡで示す。）は、図２（Ｂ）のＬに対応するＧＮＤ線部分を電極パッドの配列方向にとった幅を示している。

そこで、例えば、信号線３５ｂの特性インピーダンスを、半導体チップ１５が有する回路素子のインピーダンスとほぼ同程度の約５０［Ω］にしたい場合には、例えば、Ａ＝２００［μｍ］、Ｂ＝４０［μｍ］、ｄ₁＝５［μｍ］、ｄ₂＝５［μｍ］、Ｃ＝２３［μｍ］、ρ＝１．６７×１０^-6［Ωｃｍ（２０℃）］、ε≒４［Ｆ／ｍ］及びｄ₃＝９０［μｍ］となるように設定すれば良い。

このように、ＧＮＤ線及び信号線の幅とＧＮＤ線及び信号線間の間隔とは、ＧＮＤ線及び信号線の形成材料の抵抗率と、ＧＮＤ線及び信号線間を埋める誘電体層の誘電率に依存した値となる。

上述したような設定条件とすることにより、信号線３５ｂの特性インピーダンスを約５０［Ω］とすることができ、よって、信号線３５ｂと半導体チップ１５が有する回路素子との間のインピーダンスの不整合を克服することができる。

すなわち、この実施の形態では、これまで外部端子を再配置させるために設けられていた配線に対して、更に、信号線の特性インピーダンスを低減させるための機能が付加されている。

上述した説明から明らかなように、この実施の形態では、信号線３５ｂの特性インピーダンスと半導体チップ１５が有する回路素子のインピーダンスとの整合が実現される。

＜第２の実施の形態＞
図３を参照して、この発明の第２の実施の形態に係る半導体装置につき説明する。

この実施の形態では、ＧＮＤ線３５ａの幅（＝Ａ）及びＧＮＤ線３５ａと信号線３５ｂとの間隔（＝Ｃ）が、第１の実施の形態に比べて狭く設定されている点が第１の実施の形態との主な相違点である。また、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略することもある（以下の各実施の形態についても同様）。

高周波信号が伝送される半導体チップ１５上部には、例えば、コイルやコンデンサ等の受動素子が形成されている（不図示）。こうした受動素子は、ポスト部４０や配線３５に電流が流れる際に放射される電磁界の影響を受け、半導体チップ１５が有する集積回路の動作を不安定にする場合がある。

そこで、図３（Ａ）及び（Ｃ）に示すように、この実施の形態では、第１の実施の形態における再配線のうち、信号線３５ｂの幅（＝Ｂ）と、ＧＮＤ線３５ａ及び信号線３５ｂの間隔（＝Ｃ）は、第１の実施の形態の場合と同じかほぼ変わらないが、信号線３５ｂの幅（＝Ｂ）に比して著しく広い幅を有していたＧＮＤ線３５ａの幅（＝Ａ）を更に狭くなるように設定する。

しかし、ＧＮＤ線３５ａの幅（＝Ａ）を狭くすることにより、ＧＮＤ線３５ａと信号線３５ｂとの間の電磁気的な結合が弱まる。よって、ＧＮＤ線３５ａ及び信号線３５ｂ間の電荷容量が減少して、インダクタンスが増大することになる。

その結果、信号線の特性インピーダンスは、インダクタンスを容量で除した値の平方根であることから、ＧＮＤ線３５ａの幅（＝Ａ）を狭くすることにより信号線３５ｂの特性インピーダンスが増大する。

そこで、この実施の形態では、ＧＮＤ線３５ａと信号線３５ｂとの間隔（＝Ｃ）が第１の実施の形態に比べて狭くなるように設定して、信号線３５ｂの特性インピーダンスの増大を抑制する。

そこで、例えば、信号線３５ｂの特性インピーダンスを、半導体チップ１５が有する回路素子のインピーダンスとほぼ同程度の約５０［Ω］にしたい場合には、例えば、Ａ＝１００μｍ、Ｂ＝４０μｍ、ｄ₁＝５［μｍ］、ｄ₂＝５［μｍ］、Ｃ＝２２μｍ、ρ＝１．６７×１０^-6［Ωｃｍ（２０℃）］、ε≒４［Ｆ／ｍ］及びｄ₃＝９０［μｍ］となるように設定すれば良い。

上述したような設定条件とすることにより、信号線３５ｂと半導体チップ１５が有する回路素子との間のインピーダンスの不整合を克服することができる。

上述した説明から明らかなように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。

更に、この実施の形態では、再配線であるＧＮＤ線３５ａと半導体チップ１５に設けられた集積回路との間の不所望な相互作用が抑制された構成となり、より高信頼性な半導体装置を得ることができる。

＜第３の実施の形態＞
図４を参照して、この発明の第３の実施の形態に係る半導体装置につき説明する。

この実施の形態では、２つのＧＮＤ線３５ａ、３５ａが、更に、信号線３５ｂを取り囲むように設けられている点が第１の実施の形態との主な相違点である。

高周波信号の伝送損失のより一層の低減を実現するためには、信号線３５ｂはもとより、半導体チップ１５上に形成される導電性部分（例えば、電極パッド２０、ポスト部４０及び半田ボール（外部端子）４５等）の各構成要素の特性インピーダンスを、回路素子のインピーダンスと整合させるのが望ましい。

そこで、図４（Ａ）に示すように、この実施の形態では、第１の実施の形態において、平面的な配置関係において信号線３５ｂを両側から挟む位置にある２つのＧＮＤ線３５ａ、３５ａの、第１電極パッド２０ａと接続されていない側、すなわち、第１ポスト部４０ａ、４０ａと接続される側の端部同士を、信号線３５ｂ及びこの信号線３５ｂに接続される第２ポスト部４０ｂを取り囲むように連結させて結合配線とする。

そこで、例えば、信号線３５ｂの特性インピーダンスを、半導体チップ１５が有する回路素子のインピーダンスとほぼ同程度の約５０［Ω］にしたい場合には、例えば、第１の実施の形態と同様に、各部分の設定条件を定めると共に（図４（Ｃ）参照）、更に、ＧＮＤ線３５ａを、一方の電極パッド２０ａから他方の電極パッド２０ａに至るＵ字状の一体構造形に形成し、このＧＮＤ線３５ａで、信号線３５ｂ及びこの信号線３５ｂに接続される第２ポスト部４０ｂをＵ字状に取り囲むように設けてある。また、各第１ポスト部４０ａには、Ｕ字状のＧＮＤ線３５ａの中途において接続することができる。

その結果、図４（Ａ）及び（Ｂ）に示すように、第１の実施の形態に比べて、ＧＮＤ線３５ａが信号線３５ｂに接続される第２ポスト部４０ｂの近傍に広範囲に亘って配置される。

このように、ＧＮＤ線３５ａと信号線３５ｂの幅と間隔を上述した設定条件と同一とすることにより、信号線３５ｂと半導体チップ１５が有する回路素子との間のインピーダンスの不整合を克服することができる。

更に、この実施の形態では、第１の実施の形態に比べてポスト部４０の特性インピーダンスが低減されるので、高周波信号の伝送損失が更に抑制されたより高信頼性な半導体装置を得ることができる。

＜第４の実施の形態＞
図５を参照して、この発明の第４の実施の形態に係る半導体装置につき説明する。

この実施の形態では、ＧＮＤ線３５ａが、更に、第３の実施の形態と同様に、信号線３５ｂを取り囲むように設けられている点が第２の実施の形態との主な相違点である。

そこで、例えば、信号線３５ｂの特性インピーダンスを、半導体チップ１５が有する回路素子のインピーダンスとほぼ同程度の約５０［Ω］にしたい場合には、例えば、第２の実施の形態と同様に、各部分の設定条件を定めると共に（図５（Ｃ）参照）、更に、ＧＮＤ線３５ａを、一方の電極パッド２０ａから他方の電極パッド２０ａに至るＵ字状の一体構造形に形成し、このＧＮＤ線３５ａで、信号線３５ｂ及びこの信号線３５ｂに接続される第２ポスト部４０ｂをＵの字状に取り囲むように設けてある。また、各第１ポスト部４０ａには、Ｕ字状のＧＮＤ線３５ａの中途において接続することができる。

その結果、図５（Ａ）及び（Ｂ）に示すように、第２の実施の形態に比べて、ＧＮＤ線３５ａが信号線３５ｂに接続される第２ポスト部４０ｂの近傍に広範囲に亘って配置される。

上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を得ることができる。

更に、この実施の形態では、第２の実施の形態に比べてポスト部４０の特性インピーダンスが低減されるので、高周波信号の伝送損失が更に抑制されたより高信頼性な半導体装置を得ることができる。

＜第５の実施の形態＞
図６を参照して、この発明の第５の実施の形態に係る半導体装置につき説明する。

この実施の形態では、ＧＮＤ線３５ａの幅（＝Ａ）を狭くなるように設定していている一方で、ＧＮＤ線３５ａと信号線３５ｂとの間隔（＝Ｃ）は狭めずに、ＧＮＤ線３５ａ及び信号線３５ｂを封止膜５０（ここでは、エポキシ樹脂（誘電率ε≒４［Ｆ／ｍ］程度）よりも誘電率の大きな誘電体層中に埋設させている点が第４の実施の形態との主な相違点である。

そこで、この実施の形態では、ＧＮＤ線３５ａ及び信号線３５ｂをフェノール樹脂（誘電率ε≒４．５〜５［Ｆ／ｍ］）からなる誘電体層５５中に埋設させた構成とする（図６（Ａ）〜（Ｃ）参照）。

誘電体層５５をＧＮＤ線３５ａと信号線３５ｂとの間に埋め込むことにより、両者間の電磁気的な結合は、当該間にエポキシ樹脂５０中に埋め込んだ場合よりも強化される。

よって、ＧＮＤ線３５ａの幅（＝Ａ）を狭めることにより増大される信号線３５ｂの特性インピーダンスを、この誘電体層５５を用いることにより低減させることができる。

尚、この実施の形態では、誘電体層５５がポスト部４０領域を除く半導体チップ１５上全面を覆うように設けられているが、少なくとも、信号線３５ｂを挟む位置にある一方のＧＮＤ線３５ａから他方のＧＮＤ線３５ａに亘ってＧＮＤ線３５ａ及び信号線３５ｂ間を埋め込むように設けられていれば良い。なぜなら、ＧＮＤ線３５ａ及び信号線３５ｂ間の容量の増大は、少なくとも当該間の電磁界的な結合を強化することにより顕著に実現できるためである。その結果、信号線３５ｂの特性インピーダンスを効果的に低減させることができる。

そこで、例えば、信号線３５ｂの特性インピーダンスを、半導体チップ１５が有する回路素子のインピーダンスとほぼ同程度の約５０［Ω］にしたい場合には、例えば、Ａ＝１００μｍ、Ｂ＝４０μｍ、ｄ₁＝５［μｍ］、ｄ₂＝５［μｍ］、Ｃ＝２３μｍ、ρ＝１．６７×１０^-6［Ωｃｍ（２０℃）］及びε≒４．５〜５［Ｆ／ｍ］及びｄ₃＝９０［μｍ］となるように設定すれば良い。

上述した設定条件とすることにより、信号線３５ｂと半導体チップ１５が有する回路素子との間のインピーダンスの不整合を克服することができる。

上述した説明から明らかなように、この実施の形態では、第４の実施の形態と同様の効果を得ることができる。

＜第６の実施の形態＞
図７を参照して、この発明の第６の実施の形態に係る半導体装置につき説明する。

この実施の形態では、ＧＮＤ線３５ａが網目（メッシュ）状に設けられている点が第３の実施の形態との主な相違点である。

図７（Ａ）に示すように、ＧＮＤ線３５ａを網目状とすることによりＧＮＤ線３５ａ自体の占有領域を低減でき、よって、既に説明したように再配線であるＧＮＤ線３５ａと半導体チップ１５に設けられた集積回路との間の不所望な相互作用を抑制できる。

そこで、例えば、信号線３５ｂの特性インピーダンスを、半導体チップ１５が有する回路素子のインピーダンスとほぼ同程度の約５０［Ω］にしたい場合には、例えば、Ａ＝２０μｍ（但し、網目幅）、Ｂ＝４０μｍ、ｄ₁＝５［μｍ］、ｄ₂＝５［μｍ］、Ｃ＝２２μｍ、ρ＝１．６７×１０^-6［Ωｃｍ（２０℃）］、ε≒４［Ｆ／ｍ］及びｄ₃＝９０［μｍ］となるように設定すれば良い。

上述した説明から明らかなように、この実施の形態では、第３の実施の形態と同様の効果を得ることができる。

更に、この実施の形態では、ＧＮＤ線３５ａを網目状としたことにより、再配線であるＧＮＤ線３５ａと半導体チップ１５に設けられた集積回路との間の不所望な相互作用が抑制されるため、より高信頼性な半導体装置を得ることができる。

＜第７の実施の形態＞
図８を参照して、この発明の第７の実施の形態に係る半導体装置につき説明する。尚、図８（Ｄ）は、図８（Ａ）を破線部分Ｑ−Ｑ’線に沿って切断して得られる切り口（断面）を図中矢印Ｐ方向から見た図である。

そこで、図８（Ａ）に示すように、この実施の形態の配線の構造は、ＧＮＤ線３５ａが、信号線３５ｂを、例えば、ポリイミド膜で形成される誘電体層（尚、ここではこの誘電体層を第２絶縁層とも称する。）６０を介して、覆うような位置に設けられたマイクロストリップライン構造である。

より詳細には、図８（Ａ）〜（Ｄ）に示すように、半導体チップ１５上に、第１絶縁層３２とこの第１絶縁層３２上の第２絶縁層６０とが設けられている。第１電極パッド２０ａは、第１及び第２絶縁層（３２、６０）からその上面が露出されていて、また、第２電極パッド２０ｂは、第１絶縁層３２から露出されている。そして、第１及び第２ポスト部（４０ａ、４０ｂ）上に形成される、実装基板に接続するための外部端子である半田ボール４５を、それぞれ第１及び第２電極パッド（２０ａ、２０ｂ）の直上から半導体チップ１５の上側の、シフトされた位置に配置されている。また、このとき第２ポスト部４０ｂは、第１絶縁層３２上に位置する信号線３５ｂ上に設けられている。この第２ポスト部４０ｂの側面は、第２絶縁層６０及び樹脂封止５０で覆われている。また、第１ポスト部４０ａは、第２絶縁層６０上に位置するＧＮＤ線３５ａ上に設けられている。この第１ポスト部４０ａの側面は、封止膜５０で覆われている。そして、第１及び第２ポスト部（４０ａ、４０ｂ）は、第１ないし第６の実施の形態において既に説明したように、封止膜５０の表面に導出され、外部端子である半田ボール４５に接続されている。

この構成例では、第２電極パッド２０ｂに接続される信号線３５ｂは、保護膜３０、従って、第１絶縁層３２上を半導体チップ１５の中心方向に延出されて第２ポスト部４０ｂと電気的に接続されている。

一方、第１電極パッド２０ａに接続されるＧＮＤ線３５ａは、第１電極パッド２０ａから当該第１電極パッド２０ａの鉛直方向に延出された後、第２ポスト部４０ｂの表面を露出するように半導体チップ１５を覆っている誘電体層６０上に亘って連続して設けられ、第１ポスト部４０ａと電気的に接続されている。

このように、信号線３５ｂとＧＮＤ線３５ａとが重なり合うように設けられたマイクロストリップライン構造は、コプレーナーライン構造と同様に、信号線３５ｂがＧＮＤ線３５ａに挟まれた位置に設けられているので、ＧＮＤ線３５ａと信号線３５ｂとの間の電磁気的な結合が強まる。その結果、ＧＮＤ線３５ａと信号線３５ｂとの間の容量が増大して信号線のインダクタンスが減少されるため、信号線３５ｂの特性インピーダンスを従来よりも低減させることができる。

更に、マイクロストリップライン構造は、コプレーナーライン構造よりも半導体チップ１５からより離間された位置にＧＮＤ線３５ａが配置されている。

よって、ＧＮＤ線３５ａ及び半導体チップ１５に設けられた集積回路との間の不所望な相互作用をより一層効果的に抑制できる。

尚、この実施の形態では、第２絶縁層従って誘電体層６０が第２ポスト部４０ｂ領域を除く半導体チップ１５上全面を覆うように設けられているが、少なくとも、信号線３５ｂを覆う位置に設けられていれば良い。なぜなら、ＧＮＤ線３５ａ及び信号線３５ｂ間の容量の増大は、少なくとも当該間の電磁界的な結合を強化することにより顕著に実現できるためである。その結果、信号線３５ｂの特性インピーダンスを効果的に低減させることができる。また、第１の実施の形態で説明したように、２つのＧＮＤ線３５ａが、信号線３５ｂの両側を、信号線３５ｂに沿って延在するように設けられ且つ誘電体層６０上に至るように連続して設けられた構造であっても良い。

より詳細には、信号線３５ｂの特性インピーダンスと半導体チップ１５が有する回路素子のインピーダンスとの整合は、主に、ＧＮＤ線３５ａの幅（図８（Ｃ）及び（Ｄ）にＡで示す。）、信号線３５ｂの幅（図８（Ｃ）にＢで示す。）、ＧＮＤ線３５ａの厚さ（図（Ｃ）にｄ₁で示す。）、信号線３５ｂの厚さ（図（Ｃ）にｄ₂で示す。）、ＧＮＤ線３５ａと信号線３５ｂとの垂直方向の間隔（図８（Ｃ）及び（Ｄ）にＣ’で示す。）、配線３５（配線３５ａ、３５ｂ）の抵抗率ρ（ここではＣｕ）、及び、半導体チップ１５上の導電性部分（電極パッド２０、ポスト部４０）の周囲の誘電体層の誘電率ε（ここでは、信号線３５ｂの特性インピーダンスへの影響が大きい、信号線３５ｂ及びＧＮＤ線３５ａ間のポリイミド膜６０の誘電率ε）、及び、当該周囲の誘電体層（ここでは、ポリイミド膜６０）の厚さ（図（Ｃ）にｄ₄で示す。）を調整して、とることができる。更に、配線３５の形成材料が磁性体の場合には、透磁率についても考慮するのが望ましい。

そこで、例えば、信号線３５ｂの特性インピーダンスを、半導体チップ１５が有する回路素子のインピーダンスとほぼ同程度の約５０［Ω］にしたい場合には、例えば、Ａ＝４００μｍ、Ｂ＝４０μｍ、ｄ₁＝５［μｍ］、ｄ₂＝５［μｍ］、Ｃ’＝３３μｍ、ρ＝１．６７×１０^-6［Ωｃｍ（２０℃）］、ε≒３．３［Ｆ／ｍ］及びｄ₄＝３８［μｍ］となるように設定すれば良い。

上述した説明から明らかなように、この実施の形態では、信号線３５ｂの特性インピーダンスと半導体チップ１５が有する回路素子のインピーダンスとの整合が実現される。よって、高周波信号の伝送を効率良く実現でき、従来よりも優れた高周波特性を有する半導体装置を得ることができる。

＜第８の実施の形態＞
図９を参照して、この発明の第８の実施の形態に係る半導体装置につき説明する。

この実施の形態では、第７の実施の形態での誘電体層６０の替わりに、当該誘電体層６０の誘電率よりも高い誘電率を有する誘電体層６５を第２絶縁層として用いている点が第７の実施の形態との主な相違点である。

この実施の形態では、第７の実施の形態における誘電体層６０（ポリイミド膜（誘電率ε≒３．３［Ｆ／ｍ］））に替わる誘電体層６５として、フェノール樹脂（誘電率ε≒４．５〜５［Ｆ／ｍ］）が設けられている。

そこで、例えば、信号線３５ｂの特性インピーダンスを、半導体チップ１５が有する回路素子のインピーダンスとほぼ同程度の約５０［Ω］にしたい場合には、例えば、Ａ＝４００μｍ、Ｂ＝４０μｍ、ｄ₁＝５［μｍ］、ｄ₂＝５［μｍ］、Ｃ’＝３５μｍ、ρ＝１．６７×１０^-6［Ωｃｍ（２０℃）］、ε≒４．５〜５［Ｆ／ｍ］及びｄ₄＝３８［μｍ］となるように設定すれば良い。

上述したような設定条件とすることにより、第７の実施の形態と同様の効果を得ることが出来る。

更に、この実施の形態では、第７の実施の形態に比べて誘電率の高い誘電体層従って第２絶縁層６５が信号線３５ｂとＧＮＤ線３５ａとの間に介在されている。

その結果、第７の実施の形態よりも、信号線３５ｂとＧＮＤ線３５ａとの垂直方向の間隔（図中Ｃ’）を更に拡げることができる。

よって、再配線であるＧＮＤ線３５ａと半導体チップ１５に設けられた集積回路との間の不所望な相互作用が抑制された構成となり、より高信頼性な半導体装置を得ることができる。

以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。

更に、上述した各実施の形態において、信号線３５ｂの信号線長さが、半導体チップの動作周波数の実効波長の４分の１以下となるように、この信号線３５ｂを設けることにより、伝送信号が反射等に起因して減衰するのをより効果的に抑制できる。

この発明の第１の実施の形態の半導体装置を示す概略平面図である。（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。（Ａ）〜（Ｃ）は、この発明の第２の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。（Ａ）〜（Ｃ）は、この発明の第３の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。（Ａ）〜（Ｃ）は、この発明の第４の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。（Ａ）〜（Ｃ）は、この発明の第５の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。（Ａ）〜（Ｃ）は、この発明の第６の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。（Ａ）〜（Ｄ）は、この発明の第７の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。（Ａ）〜（Ｄ）は、この発明の第８の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。

符号の説明

１０ …ＷＣＳＰ
１５ …半導体チップ
２０ …電極パッド
２０ａ …第１電極パッド
２０ｂ …第２電極パッド
２５ …パッシベーション膜
３０ …保護膜
３２ …第１絶縁層
３５ …配線
３５ａ …ＧＮＤ線（第１配線）
３５ｂ …信号線（第２配線）
４０ …ポスト部
４０ａ …第１ポスト部
４０ｂ …第２ポスト部
４５ …半田ボール（外部端子）
５０ …封止膜
５５ …誘電体層
６０，６５ …誘電体層（第２絶縁層）
３５１，３５２ …コンタクト部

Claims

回路素子を具える半導体チップの外形寸法と同一の外形寸法でパッケージングされている半導体装置において、
前記半導体チップ上に設けられた複数の電極パッドと、
前記電極パッドの表面の一部を露出させるよう該半導体チップ上に設けられた絶縁層と、
該絶縁層の上側であって、前記電極パッドの直上とは異なる位置にそれぞれ設けられた複数の外部端子と、
前記電極パッドの各々と前記外部端子の各々とを、電気的に接続するために前記絶縁層上に設けられていて、接地線となる第１配線と信号線となる第２配線とを含む複数の配線とを具え、
前記第２配線は、２つの前記第１配線間に挟まれて、設けられ、
前記第１配線は、網目状配線となっており、かつ、前記第２配線の特性インピーダンスと、該第２配線が前記電極パッドを介して接続される前記回路素子のインピーダンスとのインピーダンス整合をとれるように、設けられていることを特徴とする半導体装置。
回路素子を具える半導体チップの外形寸法と同一の外形寸法でパッケージングされている半導体装置において、
前記半導体チップ上に設けられた第１及び第２電極パッドを含む複数の電極パッドと、
前記第１及び第２電極パッドの表面の一部を露出させるよう該半導体チップ上に設けられた第１絶縁層及び、前記第１電極パッドの一部を露出させるよう該第１絶縁層の上側に設けられた第２絶縁層と、
前記第２絶縁層の上側であって、前記第１及び第２電極パッドの直上とは異なる位置に設けられた第１外部端子と、
前記第２絶縁層の上側であって、前記第１及び第２電極パッドの直上とは異なる位置に設けられた第２外部端子と、
前記第１電極パッドと前記第１外部端子とを、電気的に接続するために前記第２絶縁層上に設けられていて、接地線となる第１配線と、
前記第２電極パッドと前記第２外部端子とを、電気的に接続するために前記第１絶縁層上に設けられていて、信号線となる第２配線とを具え、
前記第１配線は、網目状配線となっており、かつ、前記第２配線の特性インピーダンスと、該第２配線が前記電極パッドを介して接続される前記回路素子のインピーダンスとのインピーダンス整合をとれるように、前記第２配線を上側から覆うように設けられていることを特徴とする半導体装置。
回路素子を具える半導体チップの外形寸法と同一の外形寸法でパッケージングされている半導体装置において、
前記半導体チップ上に設けられた第１及び第２電極パッドを含む複数の電極パッドと、
前記第１及び第２電極パッドの表面の一部を露出させるよう該半導体チップ上に設けられた第１絶縁層及び、前記第１電極パッドの一部を露出させるよう該第１絶縁層の上側に設けられた第２絶縁層と、
前記第２絶縁層の上側であって、前記第１及び第２電極パッドの直上とは異なる位置に設けられた第１外部端子と、
前記第２絶縁層の上側であって、前記第１及び第２電極パッドの直上とは異なる位置に設けられた第２外部端子と、
前記第１電極パッドと前記第１外部端子とを、電気的に接続するために前記第２絶縁層上に設けられていて、接地線となる第１配線と、
前記第２電極パッドと前記第２外部端子とを、電気的に接続するために前記第１絶縁層上に設けられていて、信号線となる第２配線とを具え、
前記第１配線は、前記第２配線を上側から覆うように設けられ、
前記第１配線は、前記第２配線の特性インピーダンスと、該第２配線が前記電極パッドを介して接続される前記回路素子のインピーダンスとのインピーダンス整合をとれるように、設けられていることを特徴とする半導体装置。
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１及び第２配線のそれぞれの幅及び第１配線及び第２配線間の間隔は、前記インピーダンス整合をとれるように、前記第１及び第２配線の形成材料の抵抗率及び該第１及び第２配線間に設けられる誘電体層の誘電率に依存した値に設定されていることを特徴とする半導体装置。
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１及び第２配線のそれぞれの厚さは、前記インピーダンス整合をとれるように、前記第１及び第２配線の形成材料の透磁率及び該第１及び第２配線間に設けられる誘電体層の誘電率に依存した値に設定されていることを特徴とする半導体装置。
回路素子を具える半導体チップの外形寸法に合わせてパッケージングされている半導体装置において、
前記半導体チップ上に設けられた第１及び第２電極パッドを含む複数の電極パッドと、
前記第１及び第２電極パッドの表面の一部を露出させるよう該半導体チップ上に設けられた第１絶縁層及び、前記第１電極パッドの一部を露出させるよう該第１絶縁層の上側に設けられた第２絶縁層と、
前記第２絶縁層の上側であって、前記第１及び第２電極パッドの直上とは異なる位置に設けられた第１外部端子と、
前記第２絶縁層の上側であって、前記第１及び第２電極パッドの直上とは異なる位置に設けられた第２外部端子と、
前記第１電極パッドと前記第１外部端子とを、電気的に接続するために前記第２絶縁層上に設けられていて、接地線となる第１配線と、
前記第２電極パッドと前記第２外部端子とを、電気的に接続するために前記第１絶縁層上に設けられていて、信号線となる第２配線とを具え、
前記第１配線は、前記第２配線の特性インピーダンスと、該第２配線が前記電極パッドを介して接続される前記回路素子のインピーダンスとのインピーダンス整合をとれるように、前記第２配線を上側から覆うように、前記第２配線及びその周辺部分の上に対応する部分的な領域に設けられていることを特徴とする半導体装置。
請求項６に記載の半導体装置において、
回路素子を具える半導体チップの側面とパッケージングのための封止樹脂の側面とで平坦な面が構成されていることを特徴とする半導体装置。
請求項１〜７のいずれか一項に記載の半導体装置において、
前記第２配線の長さは、当該半導体装置の動作周波数の実効波長の４分の１以下となるように設定されていることを特徴とする半導体装置。