KR20090131255A - 회로 장치 및 회로 장치의 제조 방법 - Google Patents

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KR20090131255A
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inductor
insulating layer
terminal
interconnect
forming
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마사야 가와노
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

회로 장치는 제 1 절연층, 제 1 인덕터, 제 1 단자, 제 2 단자, 제 1 상호접속부, 및 와이어를 포함한다. 제 1 인덕터는 제 1 절연층의 일 표면에 위치되고 나선형의 도전성 패턴으로 구성된다. 제 1 단자와 제 2 단자는 제 1 절연층의 일 표면으로부터 노출된다. 제 1 상호접속부는 제 1 단자와 제 1 인덕터의 외부 단부를 접속시키기 위해, 제 1 절연층의 일 표면에 형성된다. 와이어는 제 2 단자와 제 1 인덕터의 중심 단부를 접속시키기 위해, 제 1 절연층의 한쪽 표면 상에 위치된다.
회로 장치, 인덕터, 절연층, 상호접속부, 와이어, 반도체 디바이스

Description

회로 장치 및 회로 장치의 제조 방법{CIRCUIT APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 일본 특허 출원 제 2008-157463 호를 기초로 하며, 그 내용은 참조 문헌으로써 본원에 포함된다.
본 발명은 나선형 도전성 패턴으로 구성된 인덕터를 구비한 회로 장치와 이 회로 장치의 제조 방법에 관한 것이다.
상이한 전위를 갖는 전기 신호들이 입력되는 2 개의 회로들 사이에서 전기 신호들이 전송될 때, 포토커플러가 종종 사용된다. 이 포토커플러는 발광 다이오드와 같은 발광 엘리먼트 및 포토트랜지스터와 같은 수광 엘리먼트를 갖는다. 포토커플러는 발광 엘리먼트를 통해 입력 전기 신호를 광으로 변환하고, 수광 엘리먼트를 통해 이 광을 전기 신호로 복귀시켜, 전기 신호를 전송한다.
그러나, 포토커플러가 발광 엘리먼트와 수광 엘리먼트를 갖기 때문에, 포토커플러는 사이즈 면에서 쉽게 감소될 수 없다. 더욱이, 전기 신호의 주파수가 높을 때, 포토커플러는 전기 신호를 추종할 수 없다. 이러한 문제점들을 해결하기 위한 기술로서, 예를 들어, 일본 특허 출원 공개 공보 (JP-A) 제 2002-164704 호에 설명된 바와 같이, 전기 신호를 전송하기 위해 2 개의 인덕터를 서로 유도적으로 결합하는 기술이 전개되었다. 이 기술에서, 인덕터는 나선형 상호접속부이고, 이 인덕터의 중심 단부는 다른 상호접속층에 의해 외부로 끌어내어진다.
상기 기술에서, 인덕터가 나선형 상호접속부로 형성될 때, 인덕터의 중심 단부를 외부로 끌어내기 위한 상호접속층이 형성되어야 한다. 이러한 이유 때문에, 회로 장치의 상호접속층들의 수가 증가하여, 회로 장치의 제조 비용을 증가 시킨다.
일 실시 형태에서,
제 1 절연층;
제 1 절연층의 일 표면에 위치되고 나선형의 도전성 패턴으로 구성된 제 1 인덕터;
제 1 절연층의 일 표면으로부터 노출된 제 1 단자와 제 2 단자;
제 1 단자와 제 1 인덕터의 외부 단부를 접속시키는, 제 1 절연층의 일 표면에 형성된 제 1 상호접속부; 및
제 2 단자와 제 1 인덕터의 중심 단부를 접속시키는, 제 1 절연층의 한쪽 표면 상에 위치된 제 1 와이어를 포함하는 회로 장치가 제공된다.
본 발명에 따르면, 제 2 단자와 제 1 인덕터의 중심 단부는 제 1 와이어를 통해 서로 접속된다. 이러한 이유 때문에, 제 1 인덕터에서 중심 단부를 끌어내기 위해 상호접속층을 형성할 필요가 없다. 와이어를 통해 접속시키는 비용이 상호접속층을 통해 접속시키는 비용보다 적다. 따라서, 회로 장치의 상호접 속층의 수가 억제될 수도 있다. 그 결과, 회로 장치의 제조 비용의 증가가 억제될 수 있다.
다른 실시 형태에서,
제 1 절연층을 형성하는 단계;
제 1 절연층으로부터 노출된 제 1 단자 및 제 2 단자, 제 1 절연층에 위치된 제 1 인덕터, 및 제 1 인덕터의 외부 단부와 제 1 단자를 서로 접속시키는 상호접속부를 형성하는 단계; 및
제 2 단자 및 제 1 인덕터의 중심 단부를 와이어를 이용하여 접속시키는 단계를 포함하는 회로 장치의 제조 방법이 제공된다.
본 발명에 따르면, 회로 장치의 제조 비용의 증가가 억제될 수도 있다.
본 발명의 상기 목적 및 다른 목적, 이점 및 특징들은 일정한 바람직한 실시형태들의 다음 설명과 첨부된 도면들로부터 더욱 명확해질 것이다.
이제, 실례가 되는 실시형태들을 참고로하여 본 발명을 설명할 것이다. 당업자는, 본 발명의 교시를 이용하여 많은 대안적인 실시 형태들이 달성될 수 있다는 것과 설명의 목적으로 설명된 실시 형태들로 본 발명이 제한되지 않는다는 것을 이해할 것이다.
첨부된 도면들을 참고로 하여 본 발명의 실시 형태들을 아래에 설명할 것이다. 모든 도면들에서 동일한 참조 번호는 그 도면들에서 동일한 구성 엘리먼트 들이고, 그 구성 엘리먼트들의 설명은 반복하지 않을 것이다.
도 1은 제 1 실시 형태에 따른 회로 장치 (10) 의 단면도이고, 도 2는 도 1에 도시된 회로 장치 (10) 를 개략적으로 도시하는 평면도이다. 도 1은 도 2의 A-A' 라인을 따른 단면도에 해당한다. 회로 장치 (10) 는 제 1 절연층 (100), 제 1 인덕터 (200), 제 1 단자 (214), 제 2 단자 (212), 제 1 상호접속부 (210), 및 와이어 (500) 를 포함한다. 제 1 인덕터 (200) 는 제 1 절연층 (100) 의 일 표면에 위치되고 나선형 도전성 패턴으로 구성된다. 제 1 단자 (214) 와 제 2 단자 (212) 는 제 1 절연층 (100) 의 일 표면으로부터 노출된다. 제 1 상호접속부 (210) 는 제 1 단자 (214) 와 제 1 인덕터 (200) 의 외부 단부 (204) 를 서로 접속시키기 위해 제 1 절연층 (100) 의 일 표면에 형성된다. 와이어 (500) 는 제 2 단자 (212) 와 제 1 인덕터 (200) 의 중심 단부 (202) 를 접속시키기 위해 제 1 절연층 (100) 의 한쪽 표면 상에 위치된다.
제 1 절연층 (100) 은 본질적으로, 예를 들어 폴리이미드 수지로 이루어진다. 제 1 인덕터 (200) 는 본질적으로, 금, 구리, 니켈, 티타늄, 티타늄-텅스텐, 및 크롬으로 이루어진 그룹에서 선택된 일 엘리먼트, 또는 상기 그룹에서 선택된 2 이상의 엘리먼트들을 함유하는 합금 또는 적층막으로 이루어진다. 제 1 절연층 (100) 의 두께는 제 1 인덕터 (200) 의 상호접속 간격 (도전성 패턴들 사이의 간격; S) 보다 크다.
회로 장치 (10) 는 시일링 수지층 (600) 을 포함한다. 시일링 수지층 (600) 은 제 1 절연층 (100), 제 1 인덕터 (200), 제 1 단자 (214), 제 2 단자 (212), 제 1 상호접속부 (210), 및 와이어 (500) 의 일 표면을 캡슐화 (encapsulate) 한다. 시일링 수지층 (600) 은 예를 들어, 에폭시 수지층이다. 제 1 인덕터 (200) 상의 시일링 수지층 (600) 의 두께 (T) 는 제 1 인덕터 (200) 의 상호접속 간격 (S) 보다 작다.
회로 장치 (10) 는 또한, 제 2 인덕터 (300), 제 3 단자 (314), 제 4 단자 (312), 제 2 절연층 (120), 및 개구들 (122, 124, 126, 및 128) 을 포함한다. 제 2 인덕터 (300) 는 제 1 절연층 (100) 의 다른 표면에 위치되고 제 1 절연층 (100) 의 일 표면에 수직인 방향으로 제 1 인덕터 (200) 를 오버랩핑하는 영역에 위치된다. 제 3 단자 (314) 및 제 4 단자 (312) 는 제 1 절연층 (100) 의 다른 표면에 배열되고, 각각, 제 1 단자 (214) 와 제 2 단자 (212) 에 접속된다. 제 2 절연층 (120) 은 제 1 절연층 (100) 의 다른 표면 및 제 2 인덕터 (300) 와 접촉하는 일 표면을 갖는다. 제 2 절연층 (120) 은 본질적으로, 예를 들어 폴리이미드 수지로 이루어진다.
개구들 (122, 124, 126, 및 128) 은, 각각, 제 2 절연층 (120) 의 다른 표면으로부터, 제 4 단자 (312), 제 3 단자 (314), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 를 노출시키기 위해 제 2 절연층 (120) 내에 배열된다. 이 실시 형태에서, 제 4 단자 (312), 제 3 단자 (314), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 는 각각, 개구 (122, 124, 126, 128) 내에 매장된다. 제 2 절연층 (120) 의 다른 표면은 평면이다. 제 2 인덕터 (300) 는 본질적으로, 금, 구리, 니켈, 티타늄, 티타튬-텅스텐, 및 크롬으로 이루어진 그룹에서 선택된 일 엘리 먼트 또는 상기 그룹에서 선택된 2 이상의 엘리먼트들의 합금으로 이루어진다.
제 1 절연층 (100) 은, 복수의 절연막들이 적층되는 구조를 가질 수도 있다. 일 실시 형태에서, 제 1 절연층 (100) 은, 절연막들 (102, 104) 이 적층되는 구조를 가질 수도 있다. 절연막들 (102, 104) 둘 모두는 본질적으로 폴리이미드 수지로 이루어진다. 절연막 (102) 은 절연막 (104) 의 중심 부분 상에 증착되고, 제 1 단자 (214) 및 제 2 단자 (212) 가 위치되는 부분 상에 형성되지 않는다. 제 1 인덕터 (200) 는 절연막 (102) 상에 형성되고, 제 1 단자 (214) 와 제 2 단자 (212) 는 절연막 (104) 에 형성된다. 제 1 상호접속부 (210) 는 절연막 (102) 의 측면에 부분적으로 연장된다. 절연막 (104) 내에는, 제 3 단자 (314) 및 제 4 단자 (312) 상에 위치된 개구들이 각각 형성된다. 제 1 단자 (214) 및 제 2 단자 (212) 는 개구들 내에 그리고 그 주변 부분들에 형성된다.
도 3, 도 4, 및 도 5는 도 1 및 도 2에 도시된 회로 장치 (10) 를 제조하는 방법을 도시하는 단면도이다. 도 3에 도시된 바와 같이, 제 2 절연층 (120) 은 스핀 코팅 방법에 의해 지지 부재 (700) 의 일 표면 상에 형성된다. 지지 부재 (700) 는 실리콘 웨이퍼와 같은 반도체 기판이고 일 평면 표면을 갖는다. 제 2 절연층 (120) 은 개구들 (122, 124, 126, 및 128) 을 형성하기 위해 선택적으로 제거된다.
시드막 (도시 없음) 은 스퍼터링 방법에 의해 제 2 절연층 상에 그리고 개구들 (122, 124, 126, 및 128) 내에 증착된다. 레지스트 패턴 (도시 없음) 이 시드막 상에 형성된다. 마스크로서 레지스트 패턴을 이용함으로써, 이 시드막이 시드로서 이용되어 도금이 수행된다. 이 방식으로, 제 2 인덕터 (300), 제 2 인덕터의 2 개의 단부 (302, 304), 제 3 단자 (314), 및 제 4 단자 (312) 가 형성된다. 이후, 레지스트 패턴과 시드층의 노출된 부분들이 제거된다.
도 4에 도시된 바와 같이, 제 2 절연층 (120), 제 2 인덕터 (300), 제 3 단자 (314), 및 제 4 단자 (312) 상에, 절연막 (104) 이 스핀 코팅 방법에 의해 증착된다. 절연막 (104) 은 개구들의 형성을 위해 선택적으로 제거되고, 제 3 단자 (314) 및 제 4 단자 (312) 는 절연막 (104) 으로부터 노출된다.
절연막 (102) 은 스핀 코팅 방법에 의해 절연막 (104), 제 3 단자 (314), 및 제 4 단자 (314) 상에 증착된다. 절연막 (102) 이 선택적으로 제거되어 절연막 (102) 으로부터 제 3 단자 (314) 및 제 4 단자 (312) 를 노출시킨다. 이 방식으로, 절연막 (102, 104) 으로 이루어진 제 1 절연층 (100) 이 형성된다.
도 5에 도시된 바와 같이, 시드막 (도시 없음) 은, (측면들을 포함한) 절연막 (102), 절연막 (104), 제 3 단자 (314), 및 제 4 단자 (312) 상에 증착된다. 레지스트 패턴 (도시 없음) 은 시드막 상에 형성된다. 마스크로서 레지스트 패턴을 이용함으로써, 이 시드막이 시드로서 이용되어 도금이 수행된다. 이 방식으로, 제 1 인덕터 (200), 제 1 상호접속부 (210), 제 1 단자 (214), 및 제 2 단자 (212) 가 형성된다. 이후, 레지스트 패턴과 시드층의 노출 부분들이 제거된다. 제 1 인덕터 (200), 제 1 상호접속부 (210), 제 1 단자 (214), 및 제 2 단자 (212) 의 표면층들은 Au 도금층들이 바람직하다.
제 1 인덕터 (200) 의 중심 단부 (202) 와 제 2 단자 (212) 는 와이어 (500) 를 통해 서로 접속된다. 제 1 절연층 (100) 의 상부 표면, 제 1 인덕터 (200), 제 1 단자 (214), 제 2 단자 (212), 및 와이어 (500) 를 수지로 캡슐화하기 위해 시일링 수지층 (600) 이 형성된다.
이후, 제 2 절연층 (120) 으로부터 지지 부재 (700) 가 제거된다. 이 방식으로, 도 1 및 도 2에 도시된 회로 장치 (10) 가 형성된다.
도 6은 회로 장치 (10) 를 이용한 반도체 디바이스의 예를 도시하는 단면도이다. 반도체 칩 (800) 의 패드를 갖는 표면 상에 회로 장치 (10) 를 접착함으로써 반도체 디바이스가 얻어진다.
회로 장치 (10) 에서, 시일링 수지층 (600) 의 한쪽 표면이 반도체 칩 (800) 을 향한다. 시일링 수지층 (600) 은, 접착층 (650) 을 이용하여 반도체 칩 (800) 의 최상층으로서 형성된 커버층 (806) 의 표면에 고정된다.
제 3 단자 (314), 제 4 단자 (312), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 는 반도체 칩 (800) 을 대향하는 표면으로부터 노출된다. 이들 단자들 및 단부들은 와이어들을 통해 반도체 칩 (800) 또는 다른 반도체 칩에 접속된다. 도 6에서, 제 3 단자 (314) 및 제 4 단자 (312) 는 각각, 와이어들 (812, 814) 을 통해 반도체 칩 (800) 의 단자들 (802, 804) 에 접속된다. 이러한 이유 때문에, 반도체 칩 (800) 은 제 1 인덕터 (200) 에 전기적으로 접속된다. 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 는 와이어들 (도시 없음) 을 통해 다른 반도체 칩 (도시 없음) 에 접속된다.
실시 형태의 동작과 효과는 아래에 기술할 것이다. 제 1 인덕터 (200) 의 중심 단부 (202) 를 제 1 인덕터 (200) 로부터 끌어내고 와이어 (500) 를 통해 제 2 단자 (212) 에 접속시킨다. 이렇게 하여, 제 1 인덕터 (200) 로부터 단부 (202) 를 끌어내기 위한 상호접속층은 형성되지 않는다. 와이어 (500) 를 배열하는데 필요한 비용은 상호접속층을 증가시키는데 필요한 비용보다 적다. 따라서, 회로 장치 (10) 의 제조 비용의 증가가 억제될 수 있다.
시일링 수지층 (600) 은 제 1 인덕터 (200), 제 1 단자 (214), 제 2 단자 (212), 제 1 상호접속부 (210), 및 와이어 (500) 를 캡슐화한다. 이렇게 하여, 회로 장치 (10) 의 신뢰성이 개선된다. 제 1 인덕터 (200) 상의 시일링 수지층 (600) 의 두께 (T) 가 제 1 인덕터 (200) 의 상호접속 간격 (S) 보다 클 때, 이 효과가 개선된다. 제 1 절연층 (100) 의 두께가 제 1 인덕터 (200) 의 상호접속 간격보다 클 때, 이 효과가 개선된다. 에폭시 수지가 시일링 수지층 (600) 으로서 사용될 수 있기 때문에, 시일링 수지층 (600) 으로서 특수 수지를 이용하지 않고 회로 장치 (10) 의 제조 비용이 억제될 수 있다.
제 1 인덕터 (200) 는 제 1 절연층 (100) 을 통해 제 2 인덕터 (300) 와 대면한다. 이러한 이유 때문에, 제 1 인덕터 (200) 와 제 2 인덕터 (300) 사이에 전기 신호가 전송될 수 있다.
제 1 절연층 (100) 은, 복수의 절연막 (102, 104) 이 적층되는 구조를 갖는다. 이러한 이유 때문에, 제 1 절연층 (100) 의 막 두께가 증가될 수 있고, 제 1 인덕터 (200) 와 제 2 인덕터 (300) 사이의 내전압 (withstand voltage) 이 증가될 수 있다. 특히, 이 실시 형태에서, 절연막 (102, 104) 은 본질적으로 폴리 이미드 수지로 이루어진다. 절연막 (102, 104) 은 스핀 코팅 방법에 의해 낮은 제조 비용으로 증착된다. 그러나, 이 경우, 제 1 절연층 (100) 의 막 두께가 증가될 수 있다.
제 3 단자 (314), 제 4 단자 (312), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 는 회로 장치 (10) 의 다른 표면, 즉 제 2 절연층 (120) 의 다른 표면으로부터 노출된다. 이러한 이유 때문에, 제 3 단자 (314), 제 4 단자 (312), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 가 와이어들을 이용하여 반도체 칩에 접속될 수 있도록, 시일링 수지층 (600) 은 (예를 들어, 반도체 칩 (800) 쪽에 대하여) 아래쪽으로 향하고, 제 2 절연층 (120) 은 윗쪽으로 향한다. 제 2 절연층 (120) 의 다른 표면이 평면일 때, 와이어들은 쉽게 단자들에 접속될 수 있다.
제 1 인덕터 (200) 및 제 2 인덕터 (300) 는 본질적으로, 금, 구리, 니켈, 티타늄, 티타튬-텅스텐, 및 크롬으로 이루어진 그룹에서 선택된 일 엘리먼트 또는 상기 그룹으로부터 선택된 2 이상의 엘리먼트를 함유하는 합금으로 이루어진다. 이러한 이유로 인해, 제 1 인덕터 (200) 및 제 2 인덕터 (300) 는 도금 방법에 의해 형성될 수 있다.
도 7은 제 2 실시 형태에 따른 반도체 디바이스의 평면도이다. 반도체 장치는 제 1 실시 형태의 도 6에 도시된 반도체 디바이스에 해당한다. 도 7의 반도체 디바이스는 다음 포인트들을 제외하고 도 6에 도시된 반도체 디바이스와 동일하다.
회로 장치 (10) 는 제 1 인덕터 (200) 와 제 2 인덕터 (300) 의 복수의 쌍들 (예를 들어, 2 개의 쌍) 을 갖는다. 복수의 제 1 인덕터들 (200) 은 각각, 제 3 단자 (314), 제 4 단자 (312), 및 와이어 (812, 814) 를 통해 반도체 칩 (800) 의 단자들 (802, 804) 에 접속된다.
회로 장치 (10) 내에 포함된 복수의 제 2 인덕터들 (300) 각각의 단부 (302, 304) 는 각각, 와이어 (912, 914) 를 통해 반도체 칩 (900) 의 단자들 (902, 904) 에 접속된다.
또한, 이 실시 형태에서, 제 1 실시 형태와 동일한 효과가 얻어질 수 있다. 회로 장치 (10) 가 제 1 인덕터 (200) 와 제 2 인덕터 (300) 의 복수의 쌍을 갖기 때문에, 반도체 디바이스가 소형화될 수 있다.
도 8은 제 3 실시 형태에 따른 회로 장치 (10) 의 단면도이고, 제 1 실시 형태의 도 1에 해당한다. 이 실시 형태에 따른 회로 장치 (10) 는, 제 3 단자 (314), 제 4 단자 (312), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 가 제 2 절연층 (120) 의 개구들 (122, 124, 126, 및 128) 내에 매장되지 않는 것을 제외하고는 제 1 실시 형태와 동일하다.
이 실시 형태에 따르면, 제 1 실시 형태와 동일한 효과가 얻어질 수 있다. 제 1 실시 형태의 도 6에 도시된 반도체 디바이스와 제 2 실시 형태에 설명된 반도체 디바이스가 제조될 수 있다.
도 9는 제 4 실시 형태에 따른 회로 장치 (10) 의 단면도이고, 제 1 실시 형태의 도 1에 대응한다. 이 실시 형태에 따른 회로 장치 (10) 는 다음 포인트들 을 제외하고는 제 1 실시 형태에 설명된 회로 장치 (10) 와 동일하다. 제 3 단자 (314), 제 4 단자 (312), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 는 각각, 제 2 절연층 (120) 의 개구들 (122, 124, 126, 및 128) 내에 매장되지 않는다. 전극들 (402, 404, 412, 414) 이 각각, 개구들 (122, 124, 126, 및 128) 내에 매장된다. 이 전극들 (402, 404, 412, 및 414) 은 각각, 제 4 단자 (312), 제 3 단자 (314), 및 단부 (302, 304) 에 접속된다.
이 실시 형태에 따르면, 제 1 실시 형태와 동일한 효과가 얻어질 수 있다. 제 1 실시 형태의 도 6에 도시된 반도체 디바이스와 제 2 실시 형태에 설명된 반도체 디바이스가 제조될 수 있다.
도 10은 제 5 실시 형태에 따른 회로 장치 (10) 의 단면도이며, 도 11은 도 10에 도시된 회로 장치 (10) 를 개략적으로 도시하는 평면도이다. 도 10은 도 11의 B-B' 라인을 따른 단면도에 해당한다. 이 실시 형태에 따른 회로 장치 (10) 에서, 제 1 인덕터 (200) 와 제 2 인덕터 (300) 둘 다는 제 2 절연층 (120) 의 일 표면 상에 형성된다. 제 2 인덕터 (300) 를 구성하는 도전성 패턴은 제 1 인덕터 (200) 를 구성하는 도전성 패턴에 평행하여 나선형으로 연장된다.
제 1 인덕터 (200) 의 중심 단부 (202) 는 와이어 (420) 를 통해 제 4 단자 (312) 에 접속되고, 제 1 상호접속부 (210) 는 제 1 인덕터 (200) 의 외부 단부 (204) 와 제 3 단자 (314) 를 서로 접속시킨다. 제 1 인덕터 (200) 와 제 1 상호접속부 (210) 는 제 2 인덕터 (300) 와 동일한 단계에서 형성된다.
제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 는 개구들 (126, 128) 의 위 치들과 상이한 위치들에서 형성되고, 제 6 단자 (322) 및 제 5 단자 (324) 는 개구들 (126, 128) 내에 각각 매장된다. 제 5 단자 (324) 와 제 6 단자 (322) 의 구성들은 제 3 단자 (314) 와 제 4 단자 (312) 의 구성들과 동일하다. 제 3 단자 (314), 제 4 단자 (312), 제 5 단자 (324), 제 6 단자 (322), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 모두는 제 2 절연층 (120) 의 일 표면과 다른 표면으로부터 노출된다.
제 2 인덕터 (300) 의 중심 단부 (302) 는 와이어 (422) 를 통해 제 6 단자 (322) 에 접속되고, 제 2 인덕터 (300) 의 외부 단부 (304) 는 제 2 상호접속부 (310) 를 통해 제 5 단자 (324) 에 접속된다. 제 2 상호접속부 (310) 는 제 2 절연층 (120) 의 일 표면, 즉, 제 1 인덕터 (200) 및 제 2 인덕터 (300) 가 형성되는 표면 상에 형성된다.
제 2 절연층 (120) 의 다른 표면은 평면이다. 제 2 절연층 (120) 의 일 표면, 제 1 인덕터 (200), 제 2 인덕터 (300), 제 3 단자 (314), 제 4 단자 (312), 제 5 단자 (324), 제 6 단자 (322), 와이어 (420, 422) 는 시일링 수지층 (600) 에 의해 캡슐화된다.
이 실시 형태에 따른 회로 장치의 제조 방법은 다음과 같다. 제 2 절연층 (120) 및 개구들 (122, 124, 126, 및 128) 은 지지 부재 (700) 의 일 표면 상에 형성된다. 이 층과 개구들을 형성하는 방법은 제 1 실시 형태의 방법과 동일하다. 제 1 인덕터 (200), 제 2 인덕터 (300), 제 3 단자 (314), 제 4 단자 (312), 제 5 단자 (324), 및 제 6 단자 (322) 가 형성된다. 인덕터와 단자들을 형성하는 방법은 제 1 실시 형태의 제 2 인덕터 (300), 제 3 단자 (314), 및 제 4 단자 (312) 를 형성하는 방법과 동일하다. 시일링 수지층 (600) 이 형성된다. 이후, 제 2 절연층 (120) 으로부터 지지 부재 (700) 가 제거된다.
이 실시 형태에 따르면, 제 1 실시 형태와 동일한 효과가 얻어질 수 있다. 회로 장치 (10) 의 층들의 수가 작기 때문에, 회로 장치 (10) 는 얇게 제조될 수 있다. 회로 장치 (10) 의 제조 비용이 감소된다.
도 12는 제 6 실시 형태에 따른 회로 장치 (10) 의 단면도이고, 제 5 실시 형태의 도 10에 해당한다. 이 실시 형태에 따른 회로 장치 (10) 는, 제 3 단자 (314), 제 4 단자 (312), 제 5 단자 (324), 및 제 6 단자 (322) 가 각각 제 2 절연층 (120) 의 개구들 (122, 124, 126, 및 128) 내에 매장되지 않는 것을 제외하고는 제 5 실시 형태와 동일하다.
이 실시 형태에 따르면, 제 5 실시 형태와 동일한 효과가 얻어질 수 있다.
도 13은 제 7 실시 형태에 따른 회로 장치 (10) 의 단면도이고, 제 5 실시 형태의 도 10에 해당한다. 이 실시 형태에 따른 회로 장치 (10) 는, 다음 포인트들을 제외하고는 제 5 실시 형태에 설명된 회로 장치 (10) 와 동일하다. 제 3 단자 (314), 제 4 단자 (312), 제 5 단자 (324), 및 제 6 단자 (322) 는 제 2 절연층 (120) 의 개구들 (122, 124, 126, 및 128) 내에 매장되지 않는다. 전극들 (402, 404, 412, 및 414) 은 각각, 개구들 (122, 124, 126, 및 128) 내에 매장된다. 전극들 (402, 404, 412, 및 414) 은 각각, 제 4 단자 (312), 제 3 단자 (314), 제 6 단자 (322), 및 제 5 단자 (324) 에 접속된다.
이 실시 형태에 따르면, 또한, 제 1 실시 형태와 동일한 효과가 얻어질 수 있다.
도 14는 제 8 실시 형태에 따른 회로 장치 (10) 의 단면도이고, 제 5 실시 형태의 도 10에 해당한다. 도 15는 도 14에 도시된 회로 장치 (10) 를 개략적으로 도시하는 평면도이고, 제 5 실시 형태의 도 11에 해당한다. 도 14는 도 15의 C-C' 라인을 따른 섹션에 해당한다.
이 실시 형태에 따른 회로 장치 (10) 는 다음 포인트들을 제외하고는 제 5 실시 형태에 설명된 회로 장치 (10) 와 동일하다. 개구들 (122, 124) 는 제 1 인덕터 (200) 의 2 개의 단부 (202, 204) 를 오버랩핑하고, 단부 (202, 204) 는 각각 개구들 (122, 124) 내에 매장된다. 개구들 (126, 128) 은 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 를 오버랩핑하고, 이 단부들 (302, 304) 은 각각 개구들 (126, 128) 내에 매장된다. 도 10에 도시된 제 1 상호접속부 (210) 와 제 2 상호 접속부 (310) 가 형성되지 않고, 와이어들 (420, 422) 이 사용되지 않는다.
이 실시 형태에 따르면, 제 5 실시 형태와 동일한 효과가 얻어질 수 있다. 와이어를 사용할 필요가 없기 때문에, 회로 장치 (10) 의 제조 비용이 더욱 감소된다.
이 실시 형태에서는, 제 6 실시 형태와 같이, 단부들 (202, 204, 302, 및 304) 이 각각, 제 2 절연층 (120) 의 개구들 (122, 124, 126, 및 128) 내에 매장되지 않을 수도 있다. 이 경우, 제 7 실시 형태와 같이, 전극들은 개구들 (122, 124, 126, 및 128) 내에 매장될 수도 있다. 이러한 전극들은 단부들 (202, 204, 302, 및 304) 에 접속된다.
도 16은 제 9 실시 형태에 따른 회로 장치 (10) 의 구성을 도시하는 단면도이다. 이 실시 형태의 회로 장치 (10) 는, 와이어 (500) 대신에 상호접속부 (216) 와 절연층 (130) 이 배열되고 제 2 단자 (212) 가 상호접속부 (216) 와 동일한 단계에서 형성되는 것을 제외하고는 제 1 실시 형태에 따른 회로 장치 (10) 와 동일한 구성을 갖는다.
절연층 (130) 은 제 1 절연층 (100), 제 1 인덕터 (200), 제 1 상호접속부 (210), 및 제 1 단자 (214) 상에 형성된다. 그러나, 절연층 (130) 은 제 4 단자 (312) 를 덮지 않고 제 1 인덕터 (200) 의 중심 단부 (202) 상에 개구를 갖는다. 상호접속부 (216) 는 적어도, 절연층 (130) 상에 그리고 절연층 (130) 내의 개구들 내에 형성되어 제 2 단자 (212) 와 제 1 인덕터 (200) 의 단부 (202) 를 서로 접속시킨다.
이 실시 형태에 따른 회로 장치 (10) 의 제조 방법은, 제 1 인덕터 (200), 제 1 상호접속부 (210), 및 제 1 단자 (214) 가 형성된 후에, 절연층 (130) 이 형성되고, 제 2 단자 (212) 와 상호접속부 (216) 가 형성되는 것을 제외하고는 제 1 실시 형태와 동일하다. 절연층 (130) 의 형성 단계는 절연막 (104) 을 증착하는 단계와 거의 동일하다. 제 2 단자 (212) 와 상호접속부 (216) 의 형성 단계는 제 1 인덕터 (200), 제 1 상호접속부 (210), 및 제 1 단자 (214) 의 형성 단계와 거의 동일하다.
이 실시 형태에 따라서, 제 1 인덕터 (200) 와 제 2 인덕터 (300) 사이에 전기 신호가 전송될 수 있다. 제 1 실시 형태에서와 마찬가지로, 제 1 절연층 (100) 의 막 두께가 증가할 수 있다. 제 1 실시 형태에서와 마찬가지로, 제 3 단자 (314), 제 4 단자 (312), 및 제 2 인덕터 (300) 의 2 개의 단부 (302, 304) 는 와이어를 이용하여 반도체 칩에 쉽게 접속될 수 있다.
도 17은 제 10 실시 형태에 따른 회로 장치의 구성을 도시하는 단면도이다. 회로 장치는 인쇄 회로 보드 (1000) (예를 들어, 마더 보드) 상에 반도체 디바이스들 (1200, 1600) 을 장착시킴으로써 얻어진다. 반도체 디바이스 (1200) 는 솔더 볼들 (solder balls; 1700) 을 이용함으로써 인쇄 회로 보드 (1000) 상에 장착된다. 반도체 디바이스 (1600) 는 리드 프레임 (1640) 상에 반도체 칩 (1620) 을 장착함으로써 얻어지고, 리드 프레임 (1640) 을 이용함으로써 인쇄 회로 보드 (1000) 상에 장착된다. 반도체 칩 (1620) 과 리드 프레임 (1640) 의 내부 리드들은 시일링 수지 (1602) 에 의해 캡슐화된다.
도 18은 반도체 디바이스 (1200) 의 구성을 도시하는 단면도이다. 반도체 디바이스 (1200) 는 반도체 칩 (1300) 과 인터포저 기판 (1400) 을 갖는다. 반도체 칩 (1300) 은 플립 칩으로서 인터포저 기판 (1400) 의 일 표면 상에 장착된다. 반도체 칩 (1300) 과 인터포저 기판 (1400) 사이의 공간은 시일링 수지 (1500) 에 의해 캡슐화된다. 반도체 칩 (1300) 의 전체 영역과 인터포저 기판 (1400) 의 일 표면은 시일링 수지 (1520) 에 의해 캡슐화된다. 시일링 수지 (1500) 및 시일링 수지 (1520) 둘 다는 절연 특성을 갖는다. 인터포저 기판 (1400) 의 반대쪽 표면 상에, 솔더 볼들 (1700) 이 고정된다.
반도체 칩 (1300) 은 다중층의 상호접속부를 갖고 이 상호접속층들 중 어느 한 층에 제 1 인덕터 (1312) 를 갖는다. 도 18에 도시된 예에서, 제 1 인덕터 (1312) 는 패드 (1314) 와 동일한 층에서 형성된다. 이러한 이유 때문에, 제 1 인덕터 (1312) 를 구성하는 도전성 패턴은, 제 1 인덕터 (1312) 가 다른 상호접속층에서 형성될 때 얻어지는 두께 보다 더 두꺼운 두께를 갖는다. 이와 같이, 제 1 인덕터 (1312) 의 저항이 감소한다.
제 1 인덕터 (1312) 는 나선형의 도전성 패턴이다. 제 1 인덕터 (1312) 의 외부 단부는 제 1 인덕터 (1312) 와 동일한 층에서 상호 접속부 (도시 없음) 를 통해 패드 (1314) 에 접속된다. 제 1 인덕터 (1312) 의 중심 단부는 제 1 인덕터 (1312) 의 중심 단부와 상이한 층의 상호 접속부 (도시 없음) 를 통해 제 1 인덕터 (1312) 외부로 끌어내어져 패드 (1314) 에 전기적으로 접속된다.
반도체 칩 (1300) 의 패드 (1314) 는 범프 (1320) 를 통해 인터포저 기판 (1400) 의 접속 단자 (1432) 에 접속된다. 인터포저 기판 (1400) 은 적어도 2 개의 상호접속층들을 갖고, 이 상호접속층들을 통해 접속 단자 (1432) 와 솔더 볼들 (1700) 을 전기적으로 접속시킨다.
인터포저 기판 (1400) 은 상호접속층들 중 어느 한 층에 제 2 인덕터 (1412) 를 갖는다. 제 2 인덕터 (1412) 는 나선형의 도전성 패턴이다. 제 2 인덕터 (1412) 는 제 1 인덕터 (1312) 와 대면한다. 제 2 인덕터 (1412) 는 제 1 인덕터 (1312) 에 유도적으로 커플링되어 제 1 인덕터 (1312) 와 전기 신호를 상호 간에 전송한다. 제 2 인덕터 (1412) 의 외부 단부는 제 2 인덕터 (1412) 의 층과 동일한 층의 상호접속부 (도시 없음) 를 통해 솔더 볼들 (1700) 에 접속된다. 제 2 인덕터 (1412) 의 중심 단부는 제 2 인덕터 (1412) 의 층과 상이한 층의 상호접속부 (1422) 를 통해 제 2 인덕터 (1412) 외부로 끌어내지고 솔더 볼들 (1700) 에 전기적으로 접속된다. 이러한 이유 때문에, 제 1 인덕터 (1312) 와 제 2 인덕터 (1412) 의 2 개의 단부는 솔더 볼들 (1700) 을 통해 도 17에 도시된 인쇄 회로 보드 (1000) 에 전기적으로 접속될 수 있다. 예를 들어, 제 2 인덕터 (1412) 는 인쇄 회로 보드 (1000) 를 통해 도 17에 도시된 반도체 디바이스 (1600) 에 전기적으로 접속된다. 이 경우, 반도체 디바이스 (1200) 및 반도체 디바이스 (1600) 는 제 1 인덕터 (1312) 및 제 2 인덕터 (1412) 를 통해 상호간에 전기 신호를 전송할 수 있다.
도 19a 및 도 19b와 도 20a 및 도 20b는 도 18에 도시된 반도체 디바이스 (1200) 를 제조하는 방법을 도시하는 단면도이다. 도 19a에 도시된 바와 같이, 스핀 코팅 방법에 의해 지지 부재 (700) 의 일 표면 상에 절연막이 증착된다. 이 절연층은 개구를 형성하기 위해 선택적으로 제거된다. 시드층 (도시 없음) 은 스퍼터링 방법에 의해 절연층 상에 그리고 개구 내에 형성된다. 레지스트 패턴 (도시 없음) 이 시드막 상에 형성되고, 마스크로서 레지스트 패턴을 이용함으로써, 이 시드막을 시드로서 이용하여 도금이 수행된다. 이 방식으로, 일 상호접속층이 형성된다. 이후, 레지스트 패턴이 제거된다. 상술된 단계들은 지지 부재 (700) 의 일 표면 상에 인터포저 기판 (1400) 을 형성하는데 필요한 횟수로 반복된다. 이 단계에서, 상부에 반도체 칩 (1300) 이 장착되는 인터포저 기판 (1400) 의 일 표면이 노출된다.
도 19b에 도시된 바와 같이, 인터포저 기판 (1400) 의 일 표면 상에 반도체 칩 (1300) 이 장착되고, 반도체 칩 (1300) 과 이 인터포저 기판 (1400) 의 일 표면 사이의 공간에 시일링 수지 (1500) 가 배열된다. 이 단계에서, 제 1 인덕터 (1312) 와 제 2 인덕터 (1412) 는 이 시일링 수지 (1500) 를 통하여 서로 대면한다.
도 20a에 도시된 바와 같이, 반도체 칩 (1300) 과 인터포저 기판 (1400) 의 일 표면은 시일링 수지 (1520) 를 이용하여 캡슐화된다.
도 20b의 도시된 바와 같이, 지지 부재 (700) 가 제거된다. 이후, 인터포저 기판 (1400) 의 반대쪽 표면에 솔더 볼들 (1700) 이 고정되어 도 18에 도시된 반도체 장치 (1200) 를 형성한다.
실시 형태에 따르면, 반도체 칩 (1300) 과 반도체 칩 (1620) 사이에, 반도체 칩 (1300) 에 포함된 제 1 인덕터 (1312) 와 인터포저 기판 (1400) 내에 포함된 제 2 인덕터 (1412) 를 통해 전기 신호가 전송될 수 있다.
제 1 인덕터 (1312) 는 반도체 칩 (1300) 의 상호접속층에 형성되고, 제 2 인덕터 (1412) 는 인터포저 기판 (1400) 의 상호접속층에 형성된다. 이러한 이유 때문에, 제 1 인덕터 (1312) 와 제 2 인덕터 (1412) 를 형성하는 단계들은 독립적으로 설정될 필요가 없다.
인터포저 기판 (1400) 에 의해 보유된 상호접속부의 상호접속 저항은 반도체 칩에 의해 보유된 상호접속부의 상호접속 저항보다 작다. 이러한 이유 때문에, 제 2 인덕터 (1412) 의 저항은 제 1 인덕터 (1312) 의 저항보다 낮다. 그러므로, 제 2 인덕터 (1412) 는 신호를 전송하는 전송 회로 (도시 없음) 에 접속되고, 제 1 인덕터 (1312) 는 반도체 칩 (1300) 에 의해 보유된 수신 회로 (도시 없음) 에 접속되어, 전기 신호의 전송 효율이 개선될 수 있다.
적어도, 제 1 인덕터 (1312) 와 제 2 인덕터 (1412) 사이에 시일링 수지 (1500) 가 위치된다. 이러한 이유 때문에, 제 1 인덕터 (1312) 와 제 2 인덕터 (1412) 사이의 전위차가 높더라도, 제 1 인덕터 (1312) 와 제 2 인덕터 (1412) 사이에서 발생하는 유전체 파괴 (dielectric breakdown) 가 억제될 수 있다. 제 1 인덕터 (1312) 와 제 2 인덕터 (1412) 사이의 거리는 범프 (1320) 의 높이를 변경함으로써 쉽게 조정될 수 있다.
도 21은 제 11 실시 형태에 따른 반도체 디바이스 (1200) 의 구성을 도시하는 단면도이다. 도 21은 제 10 실시 형태의 도 18에 해당한다. 이 실시 형태에서, 반도체 디바이스 (1200) 는, 복수의 반도체 칩들 (1300) 이 일 인터포저 기판 (1400) 상에 장착되고, 이 복수의 반도체 칩들 (1300) 에 대응하는 복수의 제 2 인덕터들 (1412) 이 각각 인터포저 기판 (1400) 상에 형성된다는 것을 제외하고는 제 10 실시 형태에 따른 반도체 디바이스 (1200) 와 동일하다.
이 실시 형태에 따른 반도체 디바이스 (1200) 의 제조 방법은 제 10 실시 형태에 따른 반도체 디바이스의 제조 방법과 거의 동일하다. 도시되지는 않았지만, 제 10 실시 형태의 도 17과 같이, 반도체 디바이스 (1200) 는 인쇄 회로 보드 (1000) 상에 장착될 수 있다.
또한, 이 실시 형태에 따르면, 제 10 실시 형태와 동일한 효과가 얻어질 수 있다. 반도체 디바이스 (1200) 가 복수의 반도체 칩들 (1300) 을 갖기 때문에, 인쇄 회로 보드 (1000) 상에 장착되는 부품들의 수가 감소하고, 회로 장치의 제조 단계 수가 감소될 수 있다.
도 22는 제 12 실시 형태에 따른 반도체 장치 (1200) 의 구성을 도시하는 단면도이다. 반도체 장치 (1200) 는 다음 포인트들을 제외하고는 제 10 실시 형태에 따른 반도체 디바이스 (1200) 의 구성과 동일한 구성을 갖는다. 인터포저 기판 (1400) 상에, 제 10 실시 형태에 설명된 제 2 인덕터 (1412) 는 형성되지 않는다. 반도체 칩 (1800) 은, 상부에 반도체 칩 (1300) 이 장착되는 인터포저 기판 (1400) 표면의 반대쪽 표면에 플립 칩으로서 장착된다. 인터포저 기판 (1400) 의 반대쪽 표면과 반도체 칩 (1800) 사이의 공간은 시일링 수지 (1502) 에 의해 캡슐화된다.
반도체 칩 (1800) 은 나선형의 상호접속 패턴으로서 구실하는 제 2 인덕터 (1812) 를 갖는다. 제 2 인덕터 (1812) 는 시일링 수지 (1502), 인터포저 기판 (1400), 및 시일링 수지 (1500) 를 통해 제 1 인덕터 (1312) 를 향한다. 반도체 칩 (1800) 의 상호접속 구조는 반도체 디바이스 (1200) 의 상호접속 구조와 동일하고, 제 2 인덕터 (1812) 는 패드 (1814) 의 층과 동일한 층에 형성된다. 패드 (1814) 는 범프 (1820) 를 통해 인터포저 기판 (1400) 의 상호접속 단자 (1442) 에 접속된다.
이 실시 형태에 따른 반도체 디바이스의 제조 방법은, 시일링 수지 (1520) 가 형성된 후 솔더 볼들 (1700) 이 인터포저 기판 (1400) 에 고정되기 전에, 인터포저 기판 (1400) 상에 반도체 칩 (1800) 이 장착되고, 시일링 수지 (1520) 가 형성된다는 것을 제외하고 제 10 실시 형태에 기재된 반도체 디바이스의 제조 방법과 동일한 구성을 갖는다.
이 실시 형태에 따르면, 반도체 칩 (1300) 과 반도체 칩 (1800) 사이에, 반도체 칩 (1300) 에 의해 보유된 제 1 인덕터 (1312) 와 반도체 칩 (1800) 에 의해 보유된 제 2 인덕터 (1812) 를 통해 전기 신호가 전송될 수 있다.
제 1 인덕터 (1312) 는 반도체 칩 (1300) 의 상호접속층 내에 형성되고, 2 인덕터 (1812) 는 반도체 칩 (1800) 의 상호접속층 내에 형성된다. 이러한 이유 때문에, 제 1 인덕터 (1312) 와 제 2 인덕터 (1812) 를 형성하는 단계들이 독립적으로 설정될 필요가 없다.
제 1 인덕터 (1312) 와 제 2 인덕터 (1812) 사이의 거리는 범프들 (1320, 1820) 의 높이를 변경시킴으로써 쉽게 조정될 수 있다.
도 23은 제 13 실시 형태에 따른 회로 장치의 단면도이다. 도 24는 도 23에 도시된 회로 장치의 평면도이다. 도 23은 도 24의 D-D' 라인을 따른 단면도에 해당한다. 이들 도면들 내의 동일한 참조 부호들은 제 1 실시 형태에서 동일한 구성들을 의미한다.
회로 장치는 제 1 절연층 (101), 제 1 인덕터 (200), 제 1 단자 (214), 제 2 단자 (212), 제 1 상호접속부 (210), 및 와이어 (504) 를 포함한다. 제 1 인덕 터 (200) 는 제 1 절연층 (101) 의 일 표면에 위치되고 나선형 도전성 패턴으로 구성된다. 제 1 단자 (214) 와 제 2 단자 (212) 는 제 1 절연층 (101) 의 일 표면으로부터 노출된다. 제 1 단자 (214) 를 제 1 인덕터 (200) 의 외부 단부 (204) 에 접속시키기 위해 제 1 상호접속부 (210) 가 제 1 절연층 (101) 의 일 표면에 형성된다. 제 2 단자 (212) 와 제 1 인덕터 (200) 의 중심 단부 (202) 를 서로 접속시키기 위해 와이어 (504) 가 제 1 절연층 (101) 의 한쪽 표면에 위치된다.
이 실시 형태에 따른 회로 장치의 제조 방법은 다음과 같다. 제 1 절연층 (101) 이 형성된다. 제 1 절연층 (101) 은 본질적으로, 예를 들어, 폴리이미드 수지로 이루어진다. 제 1 절연층 (101) 의 일 표면 상에 도전막이 증착된다. 제 1 인덕터 (202), 제 1 상호접속부 (210), 제 1 단자 (214), 제 2 단자 (212) 를 형성하기 위해 도전막이 선택적으로 제거된다. 제 2 단자 (212) 와 단부 (202) 는 와이어 (504) 를 이용하여 서로 접속된다.
이 실시 형태에 따르면, 제 1 인덕터 (200) 의 중심 단부 (202) 는 와이어 (504) 를 통해 제 1 인덕터 (200) 로부터 끌어내어져 제 2 단자 (212) 에 접속된다. 이러한 이유 때문에, 제 1 인덕터 (200) 로부터 단부 (202) 를 끌어내기 위한 상호접속층이 증착될 필요가 없다. 와이어 (504) 를 형성하기 위해 필요한 비용은 상호접속층들의 수를 증가시키는데 필요한 비용보다 적다. 따라서, 회로 장치의 제조 비용의 증가를 억제할 수 있다.
상술된 제 8 실시 형태에서, 다음 발명이 개시된다.
회로 장치는,
제 1 절연층;
제 1 절연층의 일 표면에 위치되고 나선형의 도전성 패턴으로 구성된 제 1 인덕터;
제 1 절연층의 일 표면에 위치되고 제 1 인덕터와 평행하게 나선형으로 연장된 도전성 패턴으로 구성된 제 2 인덕터; 및
제 1 절연층의 다른쪽 표면으로부터 제 1 인덕터의 2 개의 단부와 제 2 인덕터의 2 개의 단부를 노출시키기 위해 제 1 절연층 내에 형성된 4 개의 개구들을 포함한다.
상술된 제 9 실시 형태에서, 다음 발명이 개시된다.
회로 장치는,
제 1 절연층;
제 1 절연층의 일 표면에 위치되고 나선형의 도전성 패턴으로 구성된 제 1 인덕터;
제 1 절연층의 일 표면으로부터 노출된 제 1 단자 및 제 2 단자;
제 1 단자와 제 1 인덕터의 외부 단부를 접속시키는, 제 1 절연층의 일 표면에 형성된 제 1 상호접속부;
제 1 절연층의 일 표면과 제 1 인덕터 상에 형성된 제 2 절연층;
제 2 절연층 내에 형성되고 제 1 인덕터의 중심 단부 상에 위치된 개구; 및
제 2 단자와 제 1 인덕터의 중심 단부를 접속시키는, 제 1 절연층과 제 2 절 연층의 일 표면에 형성된 제 2 상호접속부를 포함한다.
상술된 제 10 내지 제 12 실시 형태에서, 다음 발명이 개시된다.
(1) 반도체 칩과, 플립 칩으로서 그 반도체 칩이 상부에 장착된 상호접속 기판을 포함하는 회로 장치로서,
반도체 칩은,
칩 측의 (chip-side) 상호접속층; 및
칩 측의 상호접속층 내에 형성되고 나선형의 도전성 패턴으로 구성된 제 1 인덕터를 포함하고,
상호접속 기판은,
기판 측의 상호접속층; 및
기판 측의 상호접속층 상에 형성되고, 제 1 인덕터와 대면하고, 나선형의 도전성 패턴으로 구성된 제 2 인덕터를 포함한다.
(2) (1) 에 기재된 회로 장치는 또한,
반도체 칩과 상호접속 기판 사이의 공간을 캡슐화하는 시일링 수지층을 포함한다.
(3) (1) 또는 (2) 에 기재된 회로 장치에서,
상호접속 기판은 인터포저 기판이다.
(4) (1) 내지 (3) 중 어느 하나에 기재된 회로 장치에서,
제 2 인덕터는 전송 유닛에 접속되고,
반도체 칩은 수신 회로를 구비하며,
제 1 인덕터는 수신 회로에 접속된다.
(5) 회로 장치는,
상호접속 기판;
플립 칩으로서 상호접속 기판의 일 표면 상에 장착된 제 1 반도체 칩; 및
플립 칩으로서 상호접속 기판의 일 표면의 반대쪽 표면 상에 장착된 제 2 반도체 칩을 포함한다.
제 1 반도체 칩은,
제 1 상호접속층; 및
제 1 상호접속층 상에 형성되고 나선형의 도전성 패턴으로 구성된 제 1 인덕터를 포함하고,
제 2 반도체 칩은,
제 2 상호접속층; 및
제 2 상호접속층 상에 형성되고, 상호접속 기판을 통하여 제 1 인덕터를 향하고, 나선형의 도전성 패턴으로 구성된 제 2 인덕터를 포함한다.
(6) 회로 장치를 제조하는 방법은,
칩 측의 상호접속층을 포함하는 반도체 칩과 칩 측의 상호접속층 상에 형성되고 나선형의 도전성 패턴으로 구성된 제 1 인덕터를 준비하는 단계;
기판 측의 상호접속층을 포함하는 상호접속 기판과 기판 측의 상호접속층 상에 형성되고 나선형의 도전성 패턴으로 구성된 제 2 인덕터를 준비하는 단계; 및
플립 칩으로서 상호접속 기판 상에 반도체 칩을 장착하여 제 1 인덕터로 하 여금 제 2 인덕터를 향하게 하는 단계를 포함한다.
(7) (6) 에 기재된 회로 장치를 제조하는 방법은,
플립 칩으로서 상호접속 기판 상에 반도체 칩을 장착한 후,
상호접속 기판과 반도체 칩 사이의 공간을 시일링 수지로 시일링하는 단계를 포함한다.
본 발명의 실시 형태는 첨부된 도면들을 참고로 하여 설명하였다. 그러나, 이 실시 형태들은 본 발명의 실례이고, 상술된 구성들 이외의 다양한 구성들도 이용될 수 있다.
본 발명은 상기 실시형태로 제한되지 않고, 본 발명의 범위 및 정신에서 벗어나지 않고 수정 및 변경될 수도 있음이 명백하다.
도 1은 제 1 실시 형태에 따른 회로 장치의 단면도.
도 2는 도 1에 도시된 회로 장치를 개략적으로 도시하는 평면도.
도 3은 도 1에 도시된 회로 장치 제조 방법의 단면도.
도 4는 도 1에 도시된 회로 장치 제조 방법의 단면도.
도 5는 도 1에 도시된 회로 장치 제조 방법의 단면도.
도 6은 도 1에 도시된 회로 장치를 이용한 반도체 디바이스의 예를 도시하는 단면도.
도 7은 제 2 실시 형태에 따른 반도체 디바이스의 평면도.
도 8은 제 3 실시 형태에 따른 회로 장치의 단면도.
도 9는 제 4 실시 형태에 따른 회로 장치의 단면도.
도 10은 제 5 실시 형태에 따른 회로 장치의 단면도.
도 11은 도 10에 도시된 회로 장치를 개략적으로 도시하는 평면도.
도 12는 제 6 실시 형태에 따른 회로 장치의 단면도.
도 13은 제 7 실시 형태에 따른 회로 장치의 단면도.
도 14는 제 8 실시 형태에 따른 회로 장치의 단면도.
도 15는 도 14에 도시된 회로 장치를 개략적으로 도시하는 평면도.
도 16은 제 9 실시 형태에 따른 회로 장치의 단면도.
도 17은 제 10 실시 형태에 따른 회로 장치의 단면도.
도 18은 도 17에 도시된 반도체 디바이스의 단면도.
도 19a 및 도 19b는 도 18에 도시된 반도체 디바이스의 제조 방법을 도시하는 단면도.
도 20a 및 도 20b는 도 18에 도시된 반도체 디바이스의 제조 방법을 도시하는 단면도.
도 21은 제 11 실시 형태에 따른 반도체 디바이스의 구성을 도시하는 단면도.
도 22는 제 12 실시 형태에 따른 반도체 디바이스의 구성을 도시하는 단면도.
도 23은 제 13 실시 형태에 따른 회로 장치의 단면도.
도 24는 도 23에 도시된 회로 장치를 도시하는 평면도.
*도면의 주요 부분에 대한 부호의 설명*
10 회로 장치 100 제 1 절연층
120 제 2 절연층 122, 124, 126, 128 개구
200 제 1 인덕터 210 제 1 상호접속부
212 제 2 단자 214 제 1 단자
300 제 2 인덕터 500 와이어
600 시일링 수지층 700 지지 부재

Claims (19)

  1. 제 1 절연층;
    상기 제 1 절연층의 일 표면에 위치되고 나선형의 도전성 패턴으로 구성된 제 1 인덕터;
    상기 제 1 절연층의 상기 일 표면으로부터 노출된 제 1 단자와 제 2 단자;
    상기 제 1 절연층의 상기 일 표면에 형성되어, 상기 제 1 단자와 상기 제 1 인덕터의 외부 단부를 접속시키는 제 1 상호접속부; 및
    상기 제 1 절연층의 상기 일 표면 측에 위치되어, 상기 제 2 단자와 상기 제 1 인덕터의 중심 단부를 접속시키는 제 1 와이어를 포함하는, 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 절연층의 상기 일 표면, 상기 제 1 인덕터, 상기 제 1 단자, 상기 제 2 단자, 상기 제 1 상호접속부, 및 상기 제 1 와이어를 캡슐화하는 시일링 수지층을 더 포함하는, 회로 장치.
  3. 제 2 항에 있어서,
    상기 시일링 수지층은 에폭시 수지층인, 회로 장치.
  4. 제 2 항에 있어서,
    상기 시일링 수지층의 두께는 상기 제 1 인덕터의 상호접속 간격보다 큰, 회로 장치.
  5. 제 1 항에 있어서,
    상기 제 1 절연층의 다른 표면에 위치되고 상기 일 표면에 수직인 방향으로 상기 제 1 인덕터를 오버랩핑하는 영역에 위치된 제 2 인덕터;
    상기 제 1 절연층의 상기 다른 표면 상에 배열되고 상기 제 1 단자와 상기 제 2 단자에 각각 접속된 제 3 단자와 제 4 단자;
    상기 제 1 절연층의 상기 다른 표면 및 상기 제 2 인덕터와 접촉하는 일 표면을 갖는 제 2 절연층; 및
    상기 제 3 단자, 상기 제 4 단자, 및 상기 제 2 인덕터의 2 개의 단부를 상기 제 2 절연층의 다른 표면으로부터 노출시키기 위해 상기 제 2 절연층에 형성된 4 개의 개구들을 더 포함하는, 회로 장치.
  6. 제 5 항에 있어서,
    상기 제 1 절연층은 복수의 절연막들이 적층된 구조를 갖는, 회로 장치.
  7. 제 5 항에 있어서,
    상기 제 2 절연층의 다른 표면은 평면인, 회로 장치.
  8. 제 5 항에 있어서,
    상기 제 1 절연층의 두께는 상기 제 1 인덕터의 상호접속 간격보다 큰, 회로 장치.
  9. 제 5 항에 있어서,
    제 1 반도체 디바이스; 및
    상기 제 1 반도체 디바이스와, 상기 제 3 단자 및 상기 제 4 단자를 접속시키는 제 3 와이어를 더 포함하는, 회로 장치.
  10. 제 9 항에 있어서,
    제 2 반도체 디바이스; 및
    상기 제 2 반도체 디바이스와 상기 제 2 인덕터의 2 개의 단부를 접속시키는 제 4 와이어를 더 포함하는, 회로 장치.
  11. 제 9 항에 있어서,
    상기 제 1 절연층은 상기 제 1 반도체 디바이스 상에 위치되고, 상기 제 1 절연층의 상기 일 표면은 상기 제 1 반도체 디바이스와 대면하는, 회로 장치.
  12. 제 1 항에 있어서,
    상기 제 1 단자와 상기 제 2 단자는 또한 상기 제 1 절연층의 다른 표면으로 부터 노출되고,
    상기 회로 장치는,
    상기 제 1 절연층의 상기 일 표면 상에 위치되고 상기 제 1 인덕터와 평행하여 나선형으로 연장된 도전성 패턴으로 구성된 제 2 인덕터;
    상기 제 1 절연층의 상기 일 표면 및 상기 다른 표면으로부터 각각 노출된 제 5 단자와 제 6 단자;
    상기 제 1 절연층의 상기 일 표면 상에 형성되어, 상기 제 5 단자와 상기 제 2 인덕터의 외부 단부를 접속시키는 제 2 상호접속부; 및
    상기 제 1 절연층의 상기 일 표면 측에 위치되어, 상기 제 6 단자와 상기 제 2 인덕터의 중심 단부를 접속시키는 제 2 와이어를 포함하는, 회로 장치.
  13. 제 12 항에 있어서,
    상기 제 1 절연층의 상기 다른 표면은 평면인, 회로 장치.
  14. 제 1 항에 있어서,
    상기 제 1 절연층은 본질적으로 폴리이미드 수지로 이루어진, 회로 장치.
  15. 제 1 항에 있어서,
    상기 제 1 인덕터는 본질적으로, 금, 구리, 니켈, 티타늄, 티타늄-텅스텐, 및 크롬으로 이루어진 그룹에서 선택된 일 엘리먼트, 또는 상기 그룹에서 선택된 2 이상의 엘리먼트들의 합금 또는 적층막들로 이루어진, 회로 장치.
  16. 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층으로부터 노출된 제 1 단자 및 제 2 단자, 상기 제 1 절연층 상에 위치된 제 1 인덕터, 및 상기 제 1 인덕터의 외부 단부와 상기 제 1 단자를 서로 접속시키는 상호접속부를 형성하는 단계; 및
    상기 제 2 단자와 상기 제 1 인덕터의 중심 단부를 와이어를 이용하여 접속시키는 단계를 포함하는, 회로 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 절연층의 형성 단계 이전에,
    제 2 절연층을 형성하는 단계; 및
    상기 제 1 인덕터를 오버랩핑하는 영역에 위치된 제 2 인덕터를 상기 제 2 절연층 상에 형성하는 단계를 더 포함하고,
    상기 제 1 절연층의 형성 단계는 상기 제 2 절연층과 상기 제 2 인덕터 상에 상기 제 1 절연층을 형성하는 단계인, 회로 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 2 절연층의 형성 단계는 지지 부재의 일 표면 상에 상기 제 2 절연층을 형성하는 단계이고,
    상기 회로 장치의 제조 방법은, 상기 제 2 절연층을 형성한 후 상기 제 2 인덕터를 형성하기 전에, 상기 제 2 절연층을 선택적으로 제거함으로써 상기 제 1 단자, 상기 제 2 단자, 및 상기 제 2 인덕터의 2 개의 단부 아래에 위치된 4 개의 제 3 개구 패턴들을 상기 제 2 절연층 내에 형성하는 단계를 포함하고,
    상기 제 1 단자, 상기 제 2 단자, 상기 제 1 인덕터, 및 상기 상호접속부를 형성하는 단계는:
    상기 제 1 절연층 내에 제 1 개구 패턴과 제 2 개구 패턴을 형성하는 단계; 및
    상기 제 1 개구 패턴 및 상기 제 2 개구 패턴으로, 상기 제 1 절연층 상에 선택적으로 도전막을 형성함으로써, 상기 제 1 개구 패턴으로 상기 제 1 단자를 형성하고, 상기 제 2 개구 패턴으로 상기 제 2 단자를 형성하고, 그리고 상기 제 1 인덕터 및 상기 상호접속부를 상기 제 1 절연층 상에 형성하는 단계를 포함하고,
    상기 회로 장치의 제조 방법은, 상기 와이어를 이용하여 상기 제 2 단자를 상기 제 1 인덕터의 상기 중심 단부에 접속시킨 후 상기 제 2 절연층으로부터 상기 지지 부재를 제거하는 단계를 포함하는, 회로 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 와이어를 이용하여 상기 제 2 단자를 상기 제 1 인덕터의 상기 중심 단부에 접속시킨 후,
    상기 제 1 절연층의 상부 표면, 상기 제 1 인덕터, 상기 제 1 단자, 상기 제 2 단자, 및 상기 와이어를 수지로 시일링하는 단계를 더 포함하는, 회로 장치의 제조 방법.
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