以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
(実施の形態1)
[構造説明]
図1は、本実施の形態の半導体装置の構成を示す概念図である。図1に示す半導体装置は、2つのチップ(CH1、CH2)がワンパッケージ化された半導体装置である。
チップ(半導体チップ、半導体片)CH1は、ダイパッドDP1上に搭載されている。チップCH1は、下層のインダクタ(コイル)Iaと、上層のインダクタ(コイル)Ibとからなるトランスを有する。上層のインダクタIbは、ワイヤWを介してチップCH2のパッド領域PD2に接続されている。下層のインダクタIaは、図示しない配線を介して周辺回路PCに接続されている。周辺回路PCには、MISFETなどの素子(能動素子)で構成される論理回路が形成されている。この周辺回路PCは、図示しない配線を介してチップCH1の端部に配置されたパッド領域PD2と接続されている。このパッド領域PD2は、ワイヤWおよび図示しないリードなどを介して、低電圧(例えば、50V以下)で駆動可能な回路を有する低電圧領域LCと接続される。
チップCH2は、ダイパッドDP2上に搭載されている。チップCH2は、下層のインダクタIaと、上層のインダクタIbとからなるトランスを有する。上層のインダクタIbは、ワイヤWを介してチップCH1のパッド領域PD2に接続されている。下層のインダクタIaは、図示しない配線を介して周辺回路PCに接続されている。周辺回路PCには、MISFETなどの素子で構成される論理回路などが形成されている。この周辺回路PCは、図示しない配線を介してチップCH2の端部に配置されたパッド領域PD2と接続されている。このパッド領域PD2は、ワイヤWおよび図示しないリードなどを介して、高電圧(例えば、交流実行値100Vrms以上)で駆動される回路を有する高電圧領域HCと接続される。
例えば、チップCH1の周辺回路PC中の送信回路は、パルス状の電流をインダクタIaに流す。この際、電気信号(送信信号、データ)が‘1’か‘0’かによってインダクタIaに流す電流の方向を変える。このインダクタIaの電流によって上層のインダクタIbには、誘起された電圧が生じる。この電圧をワイヤWを介してチップCH2へ伝達し、チップCH2の周辺回路PC中の受信回路で増幅し、さらに、ラッチする。このように、磁気誘導結合を用いて電気信号を無線伝達することができる。言い換えれば、電気的に絶縁された低電圧領域LCと高電圧領域HCとをトランスを介して接続することにより、これらの領域(LC、HC)間において電気信号を伝達することができる。
また、トランスを構成するインダクタ(Ia、Ib)を半導体装置を形成するための微細加工を利用して、配線等と同様に形成することで、周辺回路PCとインダクタ(Ia、Ib)を同じチップ上に集積して形成することができる。
トランスを構成する導電パターンの形状としては、図1に示すように、渦巻き状の導電パターンとすることができる(図3参照)。
図2は、本実施の形態の半導体装置の構成を示す断面図である。図1に示す半導体装置は、トランスを有する半導体装置であり、例えば、図1のA―A断面部に対応する。
本実施の形態の半導体装置は、SOI(Silicon on Insulator)基板を利用して形成され、周辺回路形成領域1Aおよびトランス形成領域2Aを有する。
SOI基板1は、支持基板1aと、この支持基板1a上に形成された絶縁層(埋め込み絶縁層、BOX)1bと、絶縁層1b上に形成された半導体層(例えば、シリコン層1c)を有する。
周辺回路形成領域1Aには、MISFET(Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成されている。このMISFETは、例えば、図1に示す周辺回路PCを構成する。なお、ここでは、半導体素子として、MISFETを例示しているが、この他、コンデンサやメモリ素子または他の構成のトランジスタなどを周辺回路形成領域1Aに形成してもよい。
また、MISFET(NT、PT)上には、層間絶縁膜IL1が形成され、この層間絶縁膜IL1上には、第1層配線M1が形成されている。MISFET(NT、PT)と第1層配線M1とは、プラグP1を介して接続されている。また、第1層配線M1上には、層間絶縁膜IL2を介して第2層配線M2が形成されている。この第1層配線M1と第2層配線M2とは、層間絶縁膜IL2中に形成されたプラグ(図示せず)を介して接続されている。また、第2層配線M2上には、層間絶縁膜IL3を介して第3層配線M3が形成されている。この第2層配線M2と第3層配線M3とは、層間絶縁膜IL3中に形成されたプラグ(図示せず)を介して接続されている。本実施の形態の半導体装置においては、第3層配線M3が最上層配線である。即ち、第3層配線M3までの配線により、半導体素子(例えば、上記MISFET)の所望の結線がなされており、所望の動作をなし得る。よって、例えば、この第3層配線(最上層配線)の露出部であるパッド領域PD1を利用して、半導体装置が所望の動作を行うか否かのテスト(テスト工程)を行うことができる。
第3層配線M3上には、層間絶縁膜(絶縁膜、保護膜)IL4を介して再配線RWが形成されている。層間絶縁膜IL4は、絶縁膜IL4aと絶縁膜IL4a上の絶縁膜IL4bとの積層膜よりなる。この再配線RWは、最上層配線(ここでは、第3層配線M3)の一部であるパッド領域PD1をチップの所望の領域(パッド領域PD2)まで引き出す配線である。
トランス形成領域2Aには、インダクタIaとインダクタIbとを有するトランスが形成されている。下層のインダクタIaは、第3層配線M3と同層に形成されている。このインダクタIa上には、層間絶縁膜IL4、ポリイミド膜PI1およびPI2を介してインダクタIbが形成されている。ポリイミド膜PI1およびPI2は、周辺回路形成領域1Aには形成されていない。即ち、層間絶縁膜IL4(絶縁膜IL4b)とポリイミド膜PI1との間に段差St1が形成されている。このように、インダクタIaの形成位置と再配線RWの形成位置との間には、ポリイミド膜PI1およびPI2(積層膜、積層絶縁膜)の膜厚に相当する高低差があるが、インダクタIaと再配線RWとは、同じ材料(同じ工程)で形成されている。また、ポリイミド膜PI2は、ポリイミド膜PI1の端部から後退して形成されている。言い換えれば、ポリイミド膜PI1とPI2とは、階段状(ピラミッド状)に形成されている。即ち、ポリイミド膜PI1とPI2との間に段差St2が形成される。ポリイミド(polyimide)膜は、繰り返し単位にイミド結合を含む高分子であり、有機絶縁膜の一種である。ポリイミド膜の他、エポキシ系、PBO系、アクリル系、WRP系の樹脂等、他の有機絶縁膜を用いることもできる。ポリイミド系樹脂は、200℃以上の高耐熱が求められるデバイスに好適に使用される有機樹脂であるが、材料の熱膨張係数や延性等の機械的強度、キュア温度等に応じて使い分けることができる。また、本実施の形態において使用する無機絶縁膜(IL1、IL2、IL3、IL4a等)は、酸化シリコン膜や窒化シリコン膜を好適に用いることができるが、それらに限定されるものではない。
このように、ポリイミド膜PI1およびPI2の積層構造を採用することで、インダクタIa、Ib間の絶縁膜の膜厚を大きくすることができる。これにより、インダクタIa、Ib間の絶縁耐圧を向上することができる。
さらに、ポリイミド膜PI1およびPI2を、段差St1、St2を有するように、階段状に形成することで、ポリイミド膜PI1およびPI2の成膜性を向上することができ、ポリイミド膜PI1およびPI2の剥がれを低減することができる。
再配線RWおよびインダクタIa上には、ポリイミド膜PI3が形成されている。ポリイミド膜PI3は、ポリイミド膜PI2の端部から後退して形成されている。言い換えれば、トランス形成領域2Aにおいて、ポリイミド膜PI2とポリイミド膜PI3との間に段差St3が形成される。また、周辺回路形成領域1Aとトランス形成領域2Aとの境界部のポリイミド膜PI3を除去し、少なくとも層間絶縁膜IL4(絶縁膜IL4b)が露出する開口部(谷部)OAを形成している。
このように、再配線RWをポリイミド膜PI3で覆うことにより、再配線RWを保護することができる。また、インダクタIbをポリイミド膜PI3で覆うことにより、インダクタIbを保護することができる。また、ポリイミド膜PI3をポリイミド膜PI2の端部から後退して形成し、ポリイミド膜の積層膜(PI1〜PI3)を、トランス形成領域2Aにおいて、階段状(ピラミッド状)に形成することにより、周辺回路形成領域1Aのパッド領域PD2とトランス形成領域2Aのパッド領域PD2との間の沿面距離を増加させることができ、絶縁耐圧を向上することができる(実施の形態3の図38、実施の形態4の図41等参照)。
インダクタの構成について、流れる電流によって磁場を形成することができるものであればその形状に制限はないが、平面視において渦巻き状である導電性膜(導電膜、導体膜)を用いることが好ましい。図3は、本実施の形態の半導体装置のインダクタの構成例を示す平面図である。図3に示すインダクタは、例えば、上層のインダクタIbに対応する。図3においては、インダクタは、上面からの平面視において渦巻き状の導電性膜よりなり、図の中央に位置するパッド領域PD2の中心線に対称となるように2つの渦巻き状の導電性膜が配置されている。また、図の左側に位置する渦巻き状の導電性膜の内側の端部は、渦巻きの中心部に位置するパッド領域PD2と接続されている。また、図の右側に位置する渦巻き状の導電性膜の内側の端部は、渦巻きの中心部に位置するパッド領域PD2と接続されている。本実施の形態においては、パッド領域PD2を含めた一続きの導電性膜をインダクタと呼ぶこととする。各パッド領域PD2は、例えば、他のチップの受信回路(Rx)とワイヤ(W)などを介して接続されている(図34、図35等参照)。
下層のインダクタIaは、上層のインダクタIbと同様に、渦巻き状の導電性膜よりなり、例えば、上面からの平面視において図3に示す渦巻き状の形状とすることができる。渦巻き状の導電性膜の端部(パッド領域)は、例えば、インダクタIa下層の配線を介して送信回路(Tx)と接続されている(図34、図35等参照)。
[製法説明]
次いで、図4〜図27を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図4〜図27は、本実施の形態の半導体装置の製造工程を示す断面図である。
図4に示すように、半導体基板として、例えば、SOI基板1を準備する。SOI基板1は、シリコン単結晶(半導体膜)よりなる支持基板1aと、この支持基板1a上に形成された絶縁層(埋め込み絶縁層、BOX)1bと、絶縁層1b上に形成されたシリコン層(半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域)1cとから構成されている。SOI基板1は、周辺回路形成領域1Aおよびトランス形成領域2Aを有する。
次いで、SOI基板1のシリコン層1c中に素子分離絶縁膜STIを形成する。素子分離絶縁膜STIは、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えば、STI(shallow trench isolation)法を用いて形成することができる。
例えば、SOI基板1のシリコン層1cにフォトリソグラフィ技術およびエッチング技術を使用して、素子分離溝を形成する。フォトリソグラフィ技術とは、被エッチング膜(ここでは、シリコン層1c)上にフォトレジスト膜を形成し、当該フォトレジスト膜を露光・現像することにより所望の形状のフォトレジスト膜(マスク膜)を形成する技術をいう。また、被エッチング膜(ここでは、シリコン層1c)を除去することをエッチングといい、ここでは、フォトレジスト膜をマスクに下層の被エッチング膜(ここでは、シリコン層1c)が除去されるため、被エッチング膜を選択的に除去することができる。なお、エッチング工程の後、フォトレジスト膜はアッシング処理などにより除去される。
次いで、SOI基板1上に、素子分離溝を埋め込む程度の膜厚で、酸化シリコン膜をCVD(Chemical Vapor Deposition;化学気相成長)法などを用いて堆積し、素子分離溝以外の酸化シリコン膜を化学的機械的研磨(CMP;chemical mechanical polishing)法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込むことができる。素子分離絶縁膜STIを、LOCOS(local Oxidation of silicon)法を用いて形成してもよい。
次いで、周辺回路形成領域1Aに、MISFET(NT、PT)を形成する。MISFETの形成方法に制限はないが、例えば、以下の工程により形成することができる。
まず、SOI基板1上にゲート絶縁膜GOXを形成し、さらに、ゲート絶縁膜GOXの上部に、多結晶シリコン膜を形成する。ゲート絶縁膜GOXの形成方法に制限はないが、例えば、シリコン層1cの表面を熱酸化することにより形成する。この場合、ゲート絶縁膜GOXは、酸化シリコン膜により構成される。ゲート絶縁膜GOXとしては、酸化シリコン膜の他、酸窒化シリコン膜を用いてもよい。また、高誘電率膜(いわゆる、high-k膜)をゲート絶縁膜GOXとして用いてもよい。また、熱酸化法の他、CVD法などの他の成膜方法を用いてゲート絶縁膜GOXを形成してもよい。
ゲート絶縁膜GOX上の多結晶シリコン膜は、例えば、CVD法を使用して形成することができる。なお、各MISFET(NT、PT)の特性に応じて、ゲート電極GEの形成領域中に不純物を注入してもよい。即ち、多結晶シリコン膜中の所望の領域に不純物を注入する。
次いで、多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用して、パターニングすることにより、ゲート電極GEを形成する。次いで、各ゲート電極GEの両側のシリコン層1c中に、LDD構造のソース・ドレイン領域SDを形成する。
まず、周辺回路形成領域1Aのnチャネル型のMISFET(NT)の形成領域に開口部を有するフォトレジスト膜(図示せず)を形成し、当該フォトレジスト膜およびゲート電極GEをマスクに、n型不純物をイオン注入することにより、n−型半導体領域(低濃度n型不純物領域)を形成する。この後、上記フォトレジスト膜を除去する。
次いで、周辺回路形成領域1Aのpチャネル型のMISFET(PT)の形成領域に開口部を有するフォトレジスト膜(図示せず)を形成し、当該フォトレジスト膜およびゲート電極GEをマスクに、p型不純物をイオン注入することにより、p−型半導体領域(低濃度p型不純物領域)を形成する。この後、上記フォトレジスト膜を除去する。
次いで、SOI基板1上に絶縁膜として、例えば、酸化シリコン膜をCVD法で形成した後、この酸化シリコン膜を異方性エッチングすることにより、サイドウォール膜SWをゲート電極GEのそれぞれの側壁に形成する。
次いで、周辺回路形成領域1Aのnチャネル型のMISFET(NT)の形成領域に開口部を有するフォトレジスト膜(図示せず)を形成し、当該フォトレジスト膜、ゲート電極GEおよびサイドウォール膜SWをマスクに、n型不純物をイオン注入することにより、n+型半導体領域(高濃度n型不純物領域)を形成する。この後、上記フォトレジスト膜を除去する。
次いで、周辺回路形成領域1Aのpチャネル型のMISFET(PT)の形成領域に開口部を有するフォトレジスト膜(図示せず)を形成し、当該フォトレジスト膜、ゲート電極GEおよびサイドウォール膜SWをマスクに、p型不純物をイオン注入することにより、p+型半導体領域(高濃度p型不純物領域)を形成する。この後、上記フォトレジスト膜を除去する。次いで、これまでの工程により注入された不純物イオンを活性化させるための熱処理(アニール)を行う。
以上の工程により、高濃度の不純物領域と低濃度の不純物領域とを有するLDD構造のソース・ドレイン領域SDを有するMISFET(NT、PT)を形成することができる。
次いで、図5に示すように、MISFET(NT、PT)上を含むSOI基板1上に層間絶縁膜IL1を形成する。例えば、CVD法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜IL1の表面をCMP法などを用いて平坦化する。
次いで、層間絶縁膜IL1をパターニングすることにより、コンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグP1を形成する。例えば、コンタクトホールの内部を含む層間絶縁膜IL1上に、バリア膜として、チタン膜および窒化チタン膜の積層膜をスパッタリング法などで堆積する。次いで、バリア膜上に、主導電性膜として、タングステン(W)膜を、コンタクトホールを埋め込む程度の膜厚で、CVD法などを用いて堆積する。次いで、層間絶縁膜IL1上の不要なバリア膜および主導電性膜をCMP法などを用いて除去する。これにより、プラグP1が形成される。
次いで、層間絶縁膜IL1およびプラグP1上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグP1上に第1層配線M1を形成する。
次いで、図6に示すように、第1層配線M1上に、酸化シリコン膜よりなる層間絶縁膜IL2を、CVD法などを用いて形成する。次いで、層間絶縁膜IL2をパターニングすることにより、第1層配線M1上にコンタクトホール(図示せず)を形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜IL2中にプラグ(図示せず)を形成する。このプラグは、プラグP1と同様に形成することができる。
次いで、層間絶縁膜IL2および上記プラグ上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第2層配線M2を形成する。
次いで、第2層配線M2上に、酸化シリコン膜よりなる層間絶縁膜IL3を、CVD法などを用いて形成する。次いで、層間絶縁膜IL3をパターニングすることにより、第2層配線M2上にコンタクトホール(図示せず)を形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜IL3中にプラグ(図示せず)を形成する。このプラグは、プラグP1と同様に形成することができる。
次いで、層間絶縁膜IL3および上記プラグ上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第3層配線M3を形成する。
ここで、トランス形成領域2Aにおいては、下層のインダクタIaを第3層配線M3と同層で形成する。即ち、上記積層膜をパターニングする際、トランス形成領域2Aにおいては、前述した渦巻き状の導電性膜(インダクタIa)を形成する(図3参照)。
もちろん、トランス形成領域2Aにおいて、第2層配線M2(例えば、下層のインダクタIaと周辺回路とを電気的に接続する配線)を形成してもよい。また、トランス形成領域2Aにおいて、第1層配線M1を形成してもよい。
次いで、図7に示すように、第3層配線M3(ここでは、最上層配線)および層間絶縁膜IL3上に、絶縁膜IL4aを形成する。例えば、窒化シリコン膜をCVD法など1〜4μm程度の膜厚で堆積することにより絶縁膜IL4aを形成する。
次いで、絶縁膜IL4a上に、絶縁膜IL4bとして、例えば、感光性のポリイミド膜を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜を形成する。次いで、図8に示すように、感光性のポリイミド膜(IL4b)を、露光・現像することによりパッド領域PD1のポリイミド膜(IL4b)を除去し、開口部(開口領域、第3層配線M3の露出部)を形成する。この後、熱処理を施し、ポリイミド膜(IL4b)を硬化させる。このポリイミド膜(IL4b)の膜厚は、例えば3〜10μm程度である。次いで、絶縁膜IL4aをエッチング除去することにより、パッド領域PD1の第3層配線M3を露出させる。これにより、パッド領域PD1に開口部を有し、絶縁膜IL4aと絶縁膜IL4bの積層膜よりなる層間絶縁膜IL4が形成される。
次いで、図9に示すように、パッド領域PD1を含む絶縁膜IL4b上に、第1の絶縁膜(層間絶縁膜、耐圧確保用の絶縁膜、インダクタ間絶縁膜)として、感光性のポリイミド膜PI1を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜PI1を形成する。次いで、図10に示すように、感光性のポリイミド膜PI1を、露光・現像することにより、周辺回路形成領域1Aのポリイミド膜PI1を除去する。この後、熱処理を施し、ポリイミド膜PI1を硬化させる。このポリイミド膜PI1の膜厚は、例えば3〜10μm程度である。ここで、絶縁膜IL4bは、トランス形成領域2Aから周辺回路形成領域1Aまで延在しているため、絶縁膜IL4bとポリイミド膜PI1との間に段差St1が形成される。
次いで、図11に示すように、パッド領域PD1を含む絶縁膜IL4bおよびポリイミド膜PI1上に、第2の絶縁膜(層間絶縁膜、耐圧確保用の絶縁膜、インダクタ間絶縁膜)として、感光性のポリイミド膜PI2を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜PI2を形成する。次いで、感光性のポリイミド膜PI2を、露光・現像することにより、周辺回路形成領域1Aのポリイミド膜PI2を除去する。この際、ポリイミド膜PI2をポリイミド膜PI1の端部から後退させる。これにより、ポリイミド膜PI1の端部が露出し、ポリイミド膜PI1とポリイミド膜PI2との間に段差St2が形成される。この後、熱処理を施し、ポリイミド膜PI2を硬化させる。このポリイミド膜PI1の膜厚は、例えば3〜10μm程度である。また、ポリイミド膜PI2の後退量、言い換えれば、ポリイミド膜PI1の端部とポリイミド膜PI2の端部との距離(段差の幅、ステップの幅)は、例えば、50μm〜100μmである。
このように、ポリイミド膜PI1およびPI2を積層することで、インダクタ(Ia、Ib)間の絶縁膜の膜厚を大きくすることができる。これにより、インダクタIa、Ib間の絶縁耐圧を向上することができる。また、ポリイミド膜PI1およびPI2を、塗布、露光・現像および硬化の工程を繰り返すことにより形成したので、これらの膜を成膜性良く形成することができる。即ち、膜厚の大きい膜を形成するため1度の塗布、露光・現像および硬化を行う場合には、現像の熱乾燥工程により膜収縮が大きくなり、膜の剥離や平坦性が損なわれる。これに対し、2度または2度以上の工程を繰り返すことにより、ポリイミド膜(PI1、PI2)を積層して形成する場合には、それぞれの膜の熱収縮が比較的小さく、これらの膜の接着性が向上し、また、平坦性も向上する。
さらに、ポリイミド膜PI1およびPI2を、段差St1、St2を有するように、階段状に形成することで、露光不良による窪みの発生やポリイミド膜PI2の剥がれを低減することができる。詳細は後述する(図31〜図33等参照)。
次いで、図12に示すように、パッド領域PD1を含む絶縁膜IL4b、ポリイミド膜PI1およびPI2上に、例えばチタン(Ti)やクロム(Cr)膜からなるバリア膜(図示せず)をスパッタリング法などにより75nm程度の膜厚で堆積し、さらに、バリア膜(図示せず)上に、電解メッキ用のCuシード層(給電層)SEとして銅の薄膜(銅膜)をスパッタリング法などで250nm程度の膜厚で堆積する。
ここで、本実施の形態によれば、ポリイミド膜PI1、PI2の端部における窪みや剥がれが低減されているため、上記バリア膜(図示せず)やCuシード層SEを被覆性良く形成することができる。詳細は後述する(図31〜図33等参照)。
次いで、図13に示すように、Cuシード層SE上にフォトレジスト膜PR1を塗布する。次いで、図14に示すように、インダクタIbのパターンが描かれたレチクルRE1をマスクとしてフォトレジスト膜PR1を露光する。インダクタIbのパターンとしては、例えば、前述の図3に示す形状とすることができる。
ここでは、インダクタIbのパターンに対応する領域から光がフォトレジスト膜PR1に照射され、フォトレジスト膜PR1が変質する。次いで、図15に示すように、再配線RWのパターンが描かれたレチクルRE2をマスクとしてフォトレジスト膜PR1を露光する。ここでは、再配線RWのパターンに対応する領域から光がフォトレジスト膜PR1に照射され、フォトレジスト膜PR1が変質する。次いで、図16に示すように、現像処理により、変質した領域のフォトレジスト膜PR1を除去し、熱乾燥する。これにより、インダクタIbおよび再配線RWの形成領域のフォトレジスト膜PR1が除去され、開口部(配線溝)が形成される。また、フォトレジスト膜PR1が除去された領域においては、Cuシード層SEが露出する。
このように、ポリイミド膜PI1およびPI2により、周辺回路形成領域1Aの表面とトランス形成領域2Aの表面との間に高低差が生じているため、周辺回路形成領域1Aおよびトランス形成領域2Aにおいて、領域ごとにフォトレジスト膜PR1を露光することにより、精度良くパターン(インダクタIbのパターン、再配線RWのパターン)を転写することができる。即ち、パターン(インダクタIbのパターン、再配線RWのパターン)の一括露光(転写)においては、転写する領域(周辺回路形成領域1Aの表面とトランス形成領域2Aの表面)に高低差がある場合には、焦点(ピント)を合わす高さ(位置)の設定が困難となり、いずれかの領域において、焦点がずれ、所望のパターンが露光(転写)できない場合が生じ得る。これに対し、本実施の形態においては、それぞれの領域ごとにレチクル(マスク)を準備し、焦点位置などの露光条件をそれぞれの領域に応じて最適化して露光を行うことができる。よって、精度良くそれぞれのパターン(インダクタIbのパターン、再配線RWのパターン)の露光(転写)を行うことができる。
次いで、図17に示すように、残存するフォトレジスト膜PR1の開口部(配線溝)の内部、即ち、インダクタIbおよび再配線RWの形成領域のCuシード層SE上に、Cu膜(銅膜)を電解メッキ法により4〜10μm程度の膜厚で形成することにより、インダクタIbおよび再配線RWを形成する。
次いで、図18に示すように、インダクタIbおよび再配線RW上を含むフォトレジスト膜PR1上にフォトレジスト膜PR2を塗布する。次いで、図19に示すように、トランス形成領域2Aの下地金属膜UMのパターンが描かれたレチクルRE3をマスクとしてフォトレジスト膜PR2を露光する。ここでは、トランス形成領域2Aの下地金属膜UMのパターンに対応する領域から光がフォトレジスト膜PR2に照射され、フォトレジスト膜PR2が変質する。次いで、図20に示すように、周辺回路形成領域1Aの下地金属膜UMのパターンが描かれたレチクルRE4をマスクとしてフォトレジスト膜PR2を露光する。ここでは、周辺回路形成領域1Aの下地金属膜UMのパターンに対応する領域から光がフォトレジスト膜PR2に照射され、フォトレジスト膜PR2が変質する。次いで、図21に示すように、現像処理により、変質した領域のフォトレジスト膜PR2を除去する。これにより、インダクタIb上の下地金属膜UMの形成領域および再配線RW上の下地金属膜UMの形成領域のフォトレジスト膜PR2が除去される。また、フォトレジスト膜PR2が除去された領域においては、それぞれ、インダクタIbおよび再配線RWが露出する。
このように、ポリイミド膜PI1およびPI2により、周辺回路形成領域1Aの表面とトランス形成領域2Aの表面との間に高低差が生じているため、周辺回路形成領域1Aおよびトランス形成領域2Aにおいて、領域ごとにフォトレジスト膜PR2を露光する。これにより、精度良くそれぞれのパターン(インダクタIb上の下地金属膜UMのパターン、再配線RW上の下地金属膜UMのパターン)の露光(転写)を行うことができる。
次いで、図22に示すように、残存するフォトレジスト膜PR2の内部、即ち、下地金属膜UMの形成領域のCu膜(インダクタIbおよび再配線RW)上に、Ni膜(ニッケル膜)を電解メッキ法により1.5μm程度の膜厚で形成する。次いで、Ni膜上に、Au膜を電解メッキ法により2μm程度の膜厚で形成する。これにより、Ni膜およびAu膜の積層膜(Ni/Au)よりなる下地金属膜UMを形成することができる。
次いで、図23に示すように、フォトレジスト膜PR1、PR2を除去する。これにより、インダクタIbおよび再配線RW以外の領域において、Cuシード層SEが露出する。
次いで、図24に示すように、インダクタIbおよび再配線RW以外の領域のCuシード層SEと、その下層のバリア膜(図示せず)とをエッチングにより除去する。これにより、インダクタIbおよび再配線RWの下層に位置するCuシード層SEおよびバリア膜(図示せず)以外の膜が除去される。なお、Cuシード層SE、バリア膜(図示せず)およびCu膜の積層膜をインダクタIbおよび再配線RWととらえてもよい。
次いで、図25に示すように、下地金属膜UM上を含むインダクタIb、再配線RWおよびポリイミド膜PI2等の上部に、絶縁膜(保護膜)として、感光性のポリイミド膜PI3を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜PI3を形成する。次いで、図26に示すように、周辺回路形成領域1Aのパッド領域PD2、トランス形成領域2Aのパッド領域PD2および開口部OAのパターン部が遮光されたレチクルRE5をマスクとしてポリイミド膜PI3を露光する。ここでは、パッド領域PD2および開口部OAの形成領域以外の領域から光がポリイミド膜PI3に照射され、ポリイミド膜PI3が変質する。
次いで、図27に示すように、現像処理により、変質した領域以外(言い換えれば、レチクルRE5の遮光領域)のポリイミド膜PI3を除去し、開口部(開口領域、下地金属膜UMの露出部)を形成する。これにより、インダクタIb上の下地金属膜UMおよび再配線RW上の下地金属膜UMが露出する。この下地金属膜UMの露出領域がパッド領域PD2となる。また、この際、周辺回路形成領域1Aとトランス形成領域2Aとの境界部に開口部OAを形成する。この開口部OAの底部からは、層間絶縁膜IL4(絶縁膜IL4b)が露出している。このように、周辺回路形成領域1Aとトランス形成領域2Aとの境界部のポリイミド膜PI3を除去し、少なくとも層間絶縁膜IL4(絶縁膜IL4b)が露出する開口部(谷部)OAを設ける。これにより、インダクタ(Ia、Ib)間のリークパスとなり得るポリイミド膜の積層膜(PI1〜PI3)の表面の表面積が増加し、リーク電流を低減することができる。また、リーク電流を低減することで絶縁耐圧を向上することができる。さらに、露光により変質した領域を残存させる型(ネガ型)のポリイミド膜PI3を用いた場合には、周辺回路形成領域1Aとトランス形成領域2Aとの境界部において露光量を考慮する必要がなく、露光量の調整が容易となる。
なお、感光性膜(例えば、フォトレジスト膜やポリイミド膜)において、“ネガ型”とは、露光されると現像液に対して溶解性が低下し、露光により変質した領域が残存するタイプの感光性膜を意味する。逆に、露光されると現像液に対して溶解性が増し、露光により変質した領域が除去されるタイプの感光性膜は“ポジ型”と呼ばれる。例えば、上記ポリイミド膜PI1、PI2、フォトレジスト膜PR1、PR2は“ポジ型”である。
この後、SOI基板(ウエハ)1を切断(ダイシング)して複数のチップ(半導体チップ)に分離(個片化)する。なお、ダイシングの前に、SOI基板1の裏面研削を行い、SOI基板1を薄膜化してもよい。次いで、リードフレームのダイパッド上に半導体チップを搭載(接着)する(ダイボンディング)。このダイパッドの周囲にはリード(外部端子、端子)が設けられている。次いで、半導体チップ上のパッド領域PD2とリードとを、金線などからなるワイヤ(導線、導電性部材)で接続する(ワイヤボンディング、図35参照)。
その後、必要に応じて、半導体チップやワイヤを覆うように封止樹脂(モールド樹脂)などで封止する(パッケージ化する)。
このように、本実施の形態においては、トランス形成領域2AのインダクタIa、Ib間に、ポリイミド膜PI1およびPI2の積層膜を設けたので、インダクタIa、Ib間の絶縁膜厚を大きくすることができる。これにより、インダクタIa、Ib間の絶縁耐圧を向上させることができる。なお、周辺回路形成領域1Aにおいては、ポリイミド膜PI1およびPI2の積層膜を設けない。このため、再配線RWの下層の絶縁膜である層間絶縁膜IL4(絶縁膜IL4b)とポリイミド膜PI1との間に段差St1が生じる。
また、ポリイミド膜PI1およびPI2の積層膜において、ポリイミド膜PI2をポリイミド膜PI1の端部から後退させるように配置したので、露光不良による窪みの発生やポリイミド膜PI2の剥がれを低減することができる。
図28は、本実施の形態の半導体装置のインダクタ(Ia、Ib)部の断面図である。図示するように、再配線RWの下層の絶縁膜である層間絶縁膜IL4(絶縁膜IL4b)とポリイミド膜PI1との間に段差St1が設けられ、ポリイミド膜PI1とPI2との間に段差St2が設けられている。
図29は、本実施の形態の比較例1の構成を示す断面図である。この比較例1においては、インダクタIa、Ib間に、単層のポリイミド膜PIが設けられている。このポリイミド膜PIの膜厚は、例えば15〜25μm程度である。また、図30は、本実施の形態の比較例2の構成を示す断面図である。この比較例2においては、ポリイミド膜PI2をポリイミド膜PI1を覆うように配置している。図29に示す単層のポリイミド膜PIにおいては、一度の露光でポリイミド膜PIを感光させることが困難であり、露光不良が生じやすい。また、単層のポリイミド膜PIを厚膜化した場合、現像処理の熱乾燥工程において、膜収縮が大きくなり、ポリイミド膜PIの端部において膜剥がれが生じやすく、また、膜収縮により膜表面の平坦性が劣化し得る。
また、図30のように、ポリイミド膜PI1を覆うようにポリイミド膜PI2を配置した場合も、露光不良が生じやすい。本発明者らの検討によれば、露光により、ポリイミド膜PI1およびPI2の積層膜の端部が逆テーパー形状となる現象が確認された。
図31は、本実施の形態の比較例2であるポリイミド膜の積層膜が逆テーパー状態となった様子を模式的に示した断面図である。また、図32は、本発明者らが確認した逆テーパー状態となったポリイミド膜の積層膜の写真である。図33は、図32の写真におけるポリイミド膜の形状を模写した図である。なお、図33および図32においては、ポリイミド膜PI1がポリイミド膜PI1aとポリイミド膜PI1bの2層構造となっている。
図31〜図33に示すように、ポリイミド膜の積層膜が逆テーパー形状となった場合、各ポリイミド膜の接着性が悪くなり、上層のポリイミド膜の端部に剥がれが生じる。特に、この後、再配線RWおよびインダクタIbを電界メッキで形成するためのCuシード層SEをポリイミド膜の積層膜上に形成する場合(図12参照)、露光不良による窪みや剥がれの箇所においてCuシード層SEの段切れが生じ、メッキ不良が生じる。例えば、給電不足により、再配線RWおよびインダクタIbの形成が困難となる。
これに対し、本実施の形態においては、ポリイミド膜PI1およびPI2の積層構造とすることで、各膜の形成時の塗布性を良好にすることができ、各膜を平坦性や密着性が良い状態で形成することができる。
さらに、本実施の形態においては、ポリイミド膜PI1およびPI2の積層膜において、ポリイミド膜PI2をポリイミド膜PI1の端部から後退させるように配置したので、露光不良による窪みの発生やポリイミド膜PI2の剥がれを低減することができる。また、Cuシード層SEの成膜性を向上させることができ、再配線RWおよびインダクタIbを電界メッキで形成する場合においても、メッキ不良を低減することができる。
また、ポリイミド膜PI2をポリイミド膜PI1の端部から後退させるように配置することにより、平坦性の良好なポリイミド膜PI1上にポリイミド膜PI2を形成することができ、ポリイミド膜PI2の成膜性や平坦性を向上させることができる。
また、再配線RWを利用してパッド領域PD1をチップの所望の領域(パッド領域PD2)まで引き出すことで、ワイヤボンディングを容易に行うことができる。
(実施の形態2)
本実施の形態においては、実施の形態1で説明した半導体装置の適用箇所例について説明する。図34は、本実施の形態の半導体装置の構成を示すブロック図である。図35は、本実施の形態の半導体装置の構成を示す平面図である。
図34に示す半導体装置は、ダイパッドDP1上のチップCH1とダイパッドDP2上のチップCH2がワンパッケージ化されている。
チップCH1は、送信回路Txに接続されたインダクタI1と、インダクタI2とからなるトランスを有する。インダクタI2は、チップCH2の受信回路Rxにパッド領域PD2およびワイヤWを介して接続されている。なお、図34および図35において、パッド領域PD2は四角で示してある。
また、チップCH1は、受信回路Rxおよび論理回路Logicを有する。論理回路Logicは、チップCH1の送信回路Txおよび受信回路Rxと接続され、論理回路Logicは、複数のパッド領域PD2と接続されている。
チップCH2は、送信回路Txに接続されたインダクタI4と、インダクタI3とからなるトランスを有する。インダクタI3は、チップCH1の受信回路Rxにパッド領域PD2およびワイヤWを介して接続されている。
また、チップCH2は、受信回路Rxおよび論理回路Logicを有する。論理回路Logicは、チップCH2の送信回路Txおよび受信回路Rxと接続され、論理回路Logicは、複数のパッド領域PD2と接続されている。
図35に示すように、チップCH1のインダクタI2は、ワイヤWを介してチップCH2の受信回路Rxと接続されている。インダクタI2の下層には、図示しないインダクタ(I1)が配置され、チップCH1の送信回路Txと図示しない配線を介して接続されている。
また、チップCH2のインダクタI3は、ワイヤWを介してチップCH1の受信回路Rxと接続されている。インダクタI3の下層には、図示しないインダクタ(I4)が配置され、チップCH2の送信回路Txと図示しない配線を介して接続されている。
例えば、チップCH2には、論理回路Logicが配置されている。チップCH2において、論理回路Logic、送信回路Txおよび受信回路Rxなどよりなる周辺回路は、複数のパッド領域PD2と図示しない配線を介して接続されている。また、チップCH1において、論理回路Logic、送信回路Txおよび受信回路Rxなどよりなる周辺回路は、複数のパッド領域PD2と図示しない配線を介して接続されている。
チップCH1およびCH2のパッド領域PD2は、ワイヤWを介してリードRDと接続されている。
このような半導体装置において、チップCH2の論理回路Logic、送信回路Txおよび受信回路Rxなどよりなる周辺回路部およびトランス(インダクタI1、I2)部に、実施の形態1の構成(図2等参照)を適用することができる。
また、チップCH1の論理回路Logic、送信回路Txおよび受信回路Rxなどよりなる周辺回路部およびトランス(インダクタI3、I4)部に、実施の形態1の構成(図2等参照)を適用することができる。
(実施の形態3)
[構造説明]
図36〜図38は、本実施の形態の半導体装置の構成を模式的に示す平面図または断面図である。図36は、平面図、図37は、図36のA1−A2断面図、図38は、図36のB1−B2断面図に対応する。
図36に示す半導体装置においては、チップCH1とチップCH2がワンパッケージ化されている。
チップCH1は、上層のインダクタIaと下層のインダクタ(図示せず)とからなるトランスを有する。このトランス形成領域は略矩形の領域であり、その外周には、段差St3が配置され、さらに、外周には段差St2が配置される。また、この段差St2の外周には段差St1が配置される。
チップCH2も、上層のインダクタIaと下層のインダクタ(図示せず)とからなるトランスを有する。このトランス形成領域は略矩形の領域であり、その外周には、段差St3が配置され、さらに、外周には段差St2が配置される。また、この段差St2の外周には段差St1が配置される。なお、各段差St1〜St3については、断面図(図37、図38)を参照しながら追って詳細に説明する。
これらのチップCH1、CH2のそれぞれの外周には、パッド領域PD2が配置されている。
また、チップCH2においては、パッド領域PD1上を接続するように、再配線RWが配置されている。さらに、この再配線RW上にパッド領域PD2が配置されている。
チップCH1およびCH2のパッド領域PD2は、ワイヤを介してリードと接続される(図35参照)。
図37および図38を参照しながらさらに詳細に説明する。
本実施の形態の半導体装置の各チップCH1、CH2は、SOI基板を利用して形成される。例えば、図37および図38に示すように、チップCH2は、周辺回路形成領域1Aおよびトランス形成領域2Aを有するSOI基板1上に形成される。
SOI基板1は、支持基板1aと、この支持基板1a上に形成された絶縁層1bと、絶縁層1b上に形成された半導体層を有する。
周辺回路形成領域1Aには、nチャネル型MISFET(NT)およびpチャネル型MISFET(PT)が形成されている。これらのMISFET上には、層間絶縁膜IL1が形成され、この層間絶縁膜IL1上には、第1層配線M1が形成されている。MISFET(NT、PT)と第1層配線M1とは、プラグP1を介して接続されている。また、第1層配線M1上には、層間絶縁膜IL2を介して第2層配線M2が形成されている。この第1層配線M1と第2層配線M2とは、層間絶縁膜IL2中に形成されたプラグ(図示せず)を介して接続されている。また、第2層配線M2上には、層間絶縁膜IL3を介して第3層配線M3が形成されている。この第2層配線M2と第3層配線M3とは、層間絶縁膜IL3中に形成されたプラグP3を介して接続されている。
第3層配線M3上には、層間絶縁膜(絶縁膜、保護膜)IL4を介して再配線RWが形成されている。層間絶縁膜IL4は、絶縁膜IL4aと絶縁膜IL4a上の絶縁膜IL4bとの積層膜よりなる。この再配線RWは、最上層配線(ここでは、第3層配線M3)の一部であるパッド領域PD1をチップの所望の領域(パッド領域PD2)まで引き出す配線(第4層配線M4ともいう)である。
トランス形成領域2Aには、インダクタIaとインダクタIbとを有するトランスが形成されている。下層のインダクタIaは、第3層配線M3と同層に形成されている。下層のインダクタIaは、下層の第2層配線M2と複数のプラグP3を介して接続されている。即ち、インダクタIaとこのインダクタIaと接続される第2層配線M2とは、次の関係を有する。この第2層配線M2は、層間絶縁膜IL3と層間絶縁膜IL2との間に形成され、平面視でインダクタIaと重なる配線である。また、断面視において、インダクタIaは層間絶縁膜IL4で覆われており、インダクタIaと第2層配線M2は層間絶縁膜IL3を貫通する複数のプラグ(接続部)P3を介して接続されている。
インダクタIa上には、層間絶縁膜IL4、ポリイミド膜PI1およびPI2を介してインダクタIbが形成されている。ポリイミド膜PI1およびPI2は、周辺回路形成領域1Aには形成されていない。即ち、層間絶縁膜IL4(絶縁膜IL4b)とポリイミド膜PI1との間に段差St1が形成されている。ポリイミド膜PI1は、層間絶縁膜IL4の主面上に形成される。そして、ポリイミド膜PI1は、主面とこの主面と連なる側面を有する。また、ポリイミド膜PI2は、ポリイミド膜PI1の主面上に形成される。そして、ポリイミド膜PI2は、主面とこの主面と連なる側面を有する。よって、層間絶縁膜IL4の主面とポリイミド膜PI1の側面とにより段差St1が形成される。
このように、インダクタIaの形成位置と再配線RWの形成位置との間には、ポリイミド膜PI1およびPI2(積層膜、積層絶縁膜)の膜厚に相当する高低差があるが、インダクタIaと再配線RWとは、同じ材料(同じ工程)で形成されている。また、ポリイミド膜PI2は、ポリイミド膜PI1の端部から後退して形成されている。言い換えれば、ポリイミド膜PI1とPI2とは、階段状(ピラミッド状)に形成されている。即ち、ポリイミド膜PI1とPI2との間に段差St2が形成される。また、言い換えれば、ポリイミド膜PI1とPI2は、ポリイミド膜PI1の主面とポリイミド膜PI2の主面とがポリイミド膜PI2の側面を介して、段差St2を形成する積層絶縁膜である。
このように、ポリイミド膜PI1およびPI2の積層構造を採用することで、実施の形態1で詳細に説明したように、インダクタIa、Ib間の絶縁膜の膜厚を大きくすることができる。これにより、インダクタIa、Ib間の絶縁耐圧を向上することができる。
さらに、ポリイミド膜PI1およびPI2を、段差St1、St2を有するように、階段状に形成することで、実施の形態1で詳細に説明したように、ポリイミド膜PI1およびPI2の成膜性を向上することができ、ポリイミド膜PI1およびPI2の剥がれを低減することができる。
再配線RWおよびインダクタIa上には、ポリイミド膜PI3が形成されている。ポリイミド膜PI3は、ポリイミド膜PI2の主面上に形成される。そして、ポリイミド膜PI3は、主面とこの主面と連なる側面を有する。また、ポリイミド膜PI3は、ポリイミド膜PI2の端部から後退して形成されている。言い換えれば、トランス形成領域2Aにおいて、ポリイミド膜PI2とポリイミド膜PI3との間に段差St3が形成される。即ち、ポリイミド膜PI2の主面とポリイミド膜PI3の主面とがポリイミド膜PI3の側面を介して、段差St3を形成する。また、このポリイミド膜PI3は、主面とこの主面と連なる側面を有する。また、周辺回路形成領域1Aとトランス形成領域2Aとの境界部のポリイミド膜PI3を除去し、少なくとも層間絶縁膜IL4(絶縁膜IL4b)が露出する開口部(谷部)OAを形成している。
インダクタの構成については、前述したように、平面視において渦巻き状である導電性膜を用いることが好ましい。ここでは、図の中央に位置するパッド領域PD2の中心線に対称となるように2つの渦巻き状の導電性膜が配置されている(図36、図3参照)。
[製法説明]
次いで、図37および図38を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態1で説明した工程と同様の工程については、その詳細な説明を省略する。
図37および図38に示すように、半導体基板として、例えば、SOI基板1を準備する。SOI基板1は、シリコン単結晶(半導体膜)よりなる支持基板1aと、この支持基板1a上に形成された絶縁層1bと、絶縁層1b上に形成されたシリコン層1cとから構成されている。SOI基板1は、周辺回路形成領域1Aおよびトランス形成領域2Aを有する。
次いで、SOI基板1のシリコン層1c中に素子分離絶縁膜STIを形成する。この素子分離領域は、例えば、STI法を用いて実施の形態1の場合と同様に形成することができる。
例えば、SOI基板1のシリコン層1cにフォトリソグラフィ技術およびエッチング技術を使用して、素子分離溝を形成する。次いで、SOI基板1上に、素子分離溝を埋め込む程度の膜厚で、酸化シリコン膜をCVD法などを用いて堆積し、素子分離溝以外の酸化シリコン膜を化学的機械的研磨法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込むことができる。
次いで、周辺回路形成領域1Aに、MISFET(NT、PT)を形成する。MISFETの形成方法に制限はなく、例えば、実施の形態1と同様に、高濃度の不純物領域と低濃度の不純物領域とを有するLDD構造のソース・ドレイン領域(SD)を有するMISFET(NT、PT)を形成することができる。
次いで、MISFET(NT、PT)上を含むSOI基板1上に層間絶縁膜IL1を形成する。例えば、CVD法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜IL1の表面をCMP法などを用いて平坦化する。
次いで、層間絶縁膜IL1をパターニングすることにより、コンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグP1を形成する。
次いで、層間絶縁膜IL1およびプラグP1上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグP1上に第1層配線M1を形成する。
次いで、第1層配線M1上に、酸化シリコン膜よりなる層間絶縁膜IL2を、CVD法などを用いて形成する。次いで、層間絶縁膜IL2をパターニングすることにより、第1層配線M1上にコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜IL2中にプラグ(図示せず)を形成する。このプラグは、プラグP1と同様に形成することができる。
次いで、層間絶縁膜IL2および上記プラグ上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第2層配線M2を形成する。
次いで、第2層配線M2上に、酸化シリコン膜よりなる層間絶縁膜IL3を、CVD法などを用いて形成する。次いで、層間絶縁膜IL3をパターニングすることにより、第2層配線M2上にコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜IL3中にプラグP3を形成する。このプラグは、プラグP1と同様に形成することができる。
次いで、層間絶縁膜IL3および上記プラグ上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第3層配線M3を形成する。
ここで、トランス形成領域2Aにおいては、下層のインダクタIaを第3層配線M3と同層で形成する。即ち、上記積層膜をパターニングする際、トランス形成領域2Aにおいては、前述した渦巻き状の導電性膜(インダクタIa)を形成する(図37、図38参照)。なお、この導電性膜(インダクタIa)は、下層の第2層配線M2とプラグP3を介して接続される(図38参照)。
次いで、第3層配線M3(ここでは、最上層配線)および層間絶縁膜IL3上に、絶縁膜IL4aを形成する。例えば、窒化シリコン膜をCVD法などで堆積することにより絶縁膜IL4aを形成する。
次いで、絶縁膜IL4a上に、絶縁膜IL4bとして、例えば、感光性のポリイミド膜を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜を形成する。次いで、感光性のポリイミド膜(IL4b)を、露光・現像することによりパッド領域PD1のポリイミド膜(IL4b)を除去し、開口部(開口領域、第3層配線M3の露出部)を形成する。この後、熱処理を施し、ポリイミド膜(IL4b)を硬化させる。このポリイミド膜(IL4b)の膜厚は、例えば3〜10μm程度である。次いで、絶縁膜IL4aをエッチング除去することにより、パッド領域PD1の第3層配線M3を露出させる。これにより、パッド領域PD1に開口部を有し、絶縁膜IL4aと絶縁膜IL4bの積層膜よりなる層間絶縁膜IL4が形成される。
次いで、パッド領域PD1を含む絶縁膜IL4b上に、第1の絶縁膜(層間絶縁膜、耐圧確保用の絶縁膜、インダクタ間絶縁膜)として、感光性のポリイミド膜PI1を塗布する。このポリイミド膜PI1の膜厚は、例えば3〜10μm程度である。ここで、絶縁膜IL4bは、トランス形成領域2Aから周辺回路形成領域1Aまで延在しているため、絶縁膜IL4bとポリイミド膜PI1との間に段差St1が形成される。
次いで、パッド領域PD1を含む絶縁膜IL4bおよびポリイミド膜PI1上に、第2の絶縁膜として、感光性のポリイミド膜PI2を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜PI2を形成する。次いで、感光性のポリイミド膜PI2を、露光・現像することにより、周辺回路形成領域1Aのポリイミド膜PI2を除去する。この際、ポリイミド膜PI2をポリイミド膜PI1の端部から後退させる。これにより、ポリイミド膜PI1の端部が露出し、ポリイミド膜PI1とポリイミド膜PI2との間に段差St2が形成される。この後、熱処理を施し、ポリイミド膜PI2を硬化させる。このポリイミド膜PI1の膜厚は、例えば3〜10μm程度である。また、ポリイミド膜PI2の後退量、言い換えれば、ポリイミド膜PI1の端部とポリイミド膜PI2の端部との距離(段差の幅、ステップの幅)は、例えば、50μm〜100μmである。
このように、ポリイミド膜PI1およびPI2を積層することで、インダクタ(Ia、Ib)間の絶縁膜の膜厚を大きくすることができる。
さらに、ポリイミド膜PI1およびPI2を、段差St1、St2を有するように、階段状に形成することで、実施の形態1において詳細に説明したように、露光不良による窪みの発生やポリイミド膜PI2の剥がれを低減することができる。
次いで、パッド領域PD1を含む絶縁膜IL4b、ポリイミド膜PI1およびPI2上に、例えばチタン(Ti)やクロム(Cr)膜からなるバリア膜(図示せず)をスパッタリング法などにより堆積し、さらに、バリア膜(図示せず)上に、電解メッキ用のCuシード層(図示せず)として銅の薄膜(銅膜)をスパッタリング法などで堆積する。
ここで、本実施の形態によれば、ポリイミド膜PI1、PI2の端部における窪みや剥がれが低減されているため、上記バリア膜(図示せず)やCuシード層SEを被覆性良く形成することができる。
次いで、実施の形態1と同様に、Cuシード層(図示せず)上に、インダクタIbおよび再配線RWを形成する。さらに、インダクタIbおよび再配線RW上に、Ni膜およびAu膜の積層膜(Ni/Au)よりなる下地金属膜UMを形成する。
次いで、下地金属膜UM上を含むインダクタIb、再配線RWおよびポリイミド膜PI2等の上部に、絶縁膜(保護膜)として、感光性のポリイミド膜PI3を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜PI3を形成する。次いで、周辺回路形成領域1Aのパッド領域PD2、トランス形成領域2Aのパッド領域PD2および開口部OAのパターン部が遮光されたレチクルをマスクとしてポリイミド膜PI3を露光する。
次いで、現像処理により、変質した領域以外(言い換えれば、レチクルの遮光領域)のポリイミド膜PI3を除去し、開口部(開口領域、下地金属膜UMの露出部)を形成する。これにより、インダクタIb上の下地金属膜UMおよび再配線RW上の下地金属膜UMが露出する。この下地金属膜UMの露出領域がパッド領域PD2となる。また、この際、周辺回路形成領域1Aとトランス形成領域2Aとの境界部に開口部OAを形成する。この開口部OAの底部からは、層間絶縁膜IL4(絶縁膜IL4b)が露出している。このように、周辺回路形成領域1Aとトランス形成領域2Aとの境界部のポリイミド膜PI3を除去し、少なくとも層間絶縁膜IL4(絶縁膜IL4b)が露出する開口部(谷部)OAを設ける。
この後、SOI基板(ウエハ)1を切断(ダイシング)して複数のチップ(半導体チップ)に分離(個片化)する。なお、ダイシングの前に、SOI基板1の裏面研削を行い、SOI基板1を薄膜化してもよい。次いで、リードフレームのダイパッド上に半導体チップを搭載(接着)する(ダイボンディング)。このダイパッドの周囲にはリード(外部端子、端子)が設けられている。次いで、半導体チップ上のパッド領域PD2とリードとを、金線などからなるワイヤ(導線、導電性部材)で接続する(ワイヤボンディング、図35参照)。
その後、必要に応じて、半導体チップやワイヤを覆うように封止樹脂(モールド樹脂)などで封止する(パッケージ化する)。
このように、本実施の形態においては、トランス形成領域2AのインダクタIa、Ib間に、ポリイミド膜PI1およびPI2の積層膜を設けたので、インダクタIa、Ib間の絶縁膜厚を大きくすることができる。これにより、インダクタIa、Ib間の絶縁耐圧を向上させることができる。
また、ポリイミド膜PI1およびPI2の積層膜において、ポリイミド膜PI2をポリイミド膜PI1の端部から後退させるように配置したので、露光不良による窪みの発生やポリイミド膜PI2の剥がれを低減することができる。
また、再配線RWをポリイミド膜PI3で覆うことにより、再配線RWを保護することができる。また、インダクタIbをポリイミド膜PI3で覆うことにより、インダクタIbを保護することができる。また、ポリイミド膜PI3をポリイミド膜PI2の端部から後退して形成し、ポリイミド膜の積層膜(PI1〜PI3)を、トランス形成領域2Aにおいて、階段状(ピラミッド状)に形成することにより、次の効果を奏する。
図38において、沿面距離((creepage distance) 2つの導電性部分間の絶縁物の表面に沿った最短距離)を2点鎖線で表す。絶縁物で隔離することなく電気的絶縁を達成するためには、空間距離および沿面距離の双方を確保する必要がある。ここで、本実施の形態においては、絶縁膜(PI1〜PI3)を積層するときに段差(St1〜St3)を形成し、この段差を複数組み合わせて、高耐圧と低耐圧の電極間、即ち、周辺回路形成領域1Aのパッド領域PD2とトランス形成領域2Aのパッド領域PD2との間に、絶縁膜の多段の側壁により溝を形成し、高耐圧の領域と低耐圧の領域を分離している。これにより、沿面距離を稼ぐことができ、高耐圧の電気的絶縁状態を実現することができる。
また、本実施の形態においては、図38の周辺回路形成領域1Aに示すように、複数のパッド領域PD1を再配線RWを用いてパッド領域PD2に引き出している。具体的には、複数のMISFET(NT、PT)のソース電極(あるいはドレイン電極)を再配線RWにより接続し、パッド領域PD2に引き出している。これにより、Alなどよりなる下層の配線(M1〜M3)でパッド領域PD1を接続するよりも抵抗を下げることが可能となる。即ち、再配線RWを構成するCuはAlより抵抗が低く、また、上層に位置する再配線RWにおいては、配線を太く形成することができるため、配線抵抗を低下させることができる。また、図36に示すように、再配線(帯状の直線)の中央部近傍にパッド領域PD2を設置することで、各々のMISFET(NT、PT)のソース電極(あるいはドレイン電極)から電流を均等に、配分(あるいあは、収集)することが可能となり、これにより、各MISFETにかかる負荷をより均一にすることが可能となる。
(実施の形態4)
実施の形態1〜3においては、トランス形成領域2AのインダクタIa、Ib間に、ポリイミド膜PI1およびPI2の積層膜を設けたが、要求される耐圧が小さい場合には、インダクタIa、Ib間の絶縁膜の膜厚を小さくすることができる。この場合、インダクタIa、Ib間の絶縁膜を単層としてもよい。
[構造説明]
図39〜図41は、本実施の形態の半導体装置の構成を模式的に示す平面図または断面図である。図39は、平面図、図40は、図39のC1−C2断面図、図41は、図39のD1−D2断面図に対応する。
図39に示す半導体装置においては、チップCH1とチップCH2がワンパッケージ化されている。
チップCH1は、上層のインダクタIaと下層のインダクタ(図示せず)とからなるトランスを有する。このトランス形成領域は略矩形の領域であり、その外周には、段差St3が配置され、さらに、外周には段差St1が配置される。
チップCH2も、上層のインダクタIaと下層のインダクタ(図示せず)とからなるトランスを有する。このトランス形成領域は略矩形の領域であり、その外周には、段差St3が配置され、さらに、外周には段差St1が配置される。なお、各段差St1、St3については、断面図(図40、図41)を参照しながら追って詳細に説明する。
これらのチップCH1、CH2のそれぞれの外周には、パッド領域PD2が配置されている。
また、チップCH2においては、パッド領域PD1上を接続するように、再配線RWが配置されている。さらに、この再配線RW上にパッド領域PD2が配置されている。
チップCH1およびCH2のパッド領域PD2は、ワイヤを介してリードと接続される(図35参照)。
図40および図41を参照しながらさらに詳細に説明する。
本実施の形態の半導体装置の各チップCH1、CH2は、SOI基板を利用して形成される。例えば、図40および図41に示すように、チップCH2は、周辺回路形成領域1Aおよびトランス形成領域2Aを有するSOI基板1上に形成される。
SOI基板1は、支持基板1aと、この支持基板1a上に形成された絶縁層1bと、絶縁層1b上に形成された半導体層を有する。
周辺回路形成領域1Aには、nチャネル型MISFET(NT)およびpチャネル型MISFET(PT)が形成されている。これらのMISFET上には、層間絶縁膜IL1が形成され、この層間絶縁膜IL1上には、第1層配線M1が形成されている。MISFET(NT、PT)と第1層配線M1とは、プラグP1を介して接続されている。また、第1層配線M1上には、層間絶縁膜IL2を介して第2層配線M2が形成されている。この第1層配線M1と第2層配線M2とは、層間絶縁膜IL2中に形成されたプラグ(図示せず)を介して接続されている。また、第2層配線M2上には、層間絶縁膜IL3を介して第3層配線M3が形成されている。この第2層配線M2と第3層配線M3とは、層間絶縁膜IL3中に形成されたプラグP3を介して接続されている。
第3層配線M3上には、層間絶縁膜(絶縁膜、保護膜)IL4を介して再配線RWが形成されている。層間絶縁膜IL4は、絶縁膜IL4aと絶縁膜IL4a上の絶縁膜IL4bとの積層膜よりなる。この再配線RWは、最上層配線(ここでは、第3層配線M3)の一部であるパッド領域PD1をチップの所望の領域(パッド領域PD2)まで引き出す配線(第4層配線M4ともいう)である。
トランス形成領域2Aには、インダクタIaとインダクタIbとを有するトランスが形成されている。下層のインダクタIaは、第3層配線M3と同層に形成されている。下層のインダクタIaは、下層の第2層配線M2とプラグP3を介して接続されている。即ち、インダクタIaとこのインダクタIaと接続される第2層配線M2とは、次の関係を有する。この第2層配線M2は、層間絶縁膜IL3と層間絶縁膜IL2との間に形成され、平面視でインダクタIaと重なる配線である。また、断面視において、インダクタIaは層間絶縁膜IL4で覆われており、インダクタIaと第2層配線M2は層間絶縁膜IL3を貫通する複数のプラグ(接続部)P3を介して接続されている。
インダクタIa上には、層間絶縁膜IL4およびポリイミド膜PI1を介してインダクタIbが形成されている。ポリイミド膜PI1は、周辺回路形成領域1Aには形成されていない。即ち、層間絶縁膜IL4(絶縁膜IL4b)とポリイミド膜PI1との間に段差St1が形成されている。ポリイミド膜PI1は、層間絶縁膜IL4の主面上に形成される。そして、ポリイミド膜PI1は、主面とこの主面と連なる側面を有する。よって、層間絶縁膜IL4の主面とポリイミド膜PI1の側面とにより段差St1が形成される。
このように、インダクタIaの形成位置と再配線RWの形成位置との間には、ポリイミド膜PI1の膜厚に相当する高低差があるが、インダクタIaと再配線RWとは、同じ材料(同じ工程)で形成されている。
再配線RWおよびインダクタIa上には、ポリイミド膜PI3が形成されている。ポリイミド膜PI3は、ポリイミド膜PI1の主面上に形成される。そして、ポリイミド膜PI3は、主面とこの主面と連なる側面を有する。また、ポリイミド膜PI3は、ポリイミド膜PI1の端部から後退して形成されている。言い換えれば、トランス形成領域2Aにおいて、ポリイミド膜PI1とポリイミド膜PI3との間に段差St3が形成される。即ち、ポリイミド膜PI1の主面とポリイミド膜PI3の主面とがポリイミド膜PI3の側面を介して、段差St3を形成する。このポリイミド膜PI3は、主面とこの主面と連なる側面を有する。また、周辺回路形成領域1Aとトランス形成領域2Aとの境界部のポリイミド膜PI3を除去し、少なくとも層間絶縁膜IL4(絶縁膜IL4b)が露出する開口部(谷部)OAを形成している。
インダクタの構成については、前述したように、平面視において渦巻き状である導電性膜を用いることが好ましい。ここでは、図の中央に位置するパッド領域PD2の中心線に対称となるように2つの渦巻き状の導電性膜が配置されている(図39、図3参照)。
[製法説明]
次いで、図40および図41を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態1で説明した工程と同様の工程については、その詳細な説明を省略する。
図40および図41に示すように、半導体基板として、例えば、SOI基板1を準備する。SOI基板1は、シリコン単結晶(半導体膜)よりなる支持基板1aと、この支持基板1a上に形成された絶縁層1bと、絶縁層1b上に形成されたシリコン層1cとから構成されている。SOI基板1は、周辺回路形成領域1Aおよびトランス形成領域2Aを有する。
次いで、SOI基板1のシリコン層1c中に素子分離絶縁膜STIを形成する。この素子分離領域は、例えば、STI法を用いて実施の形態1の場合と同様に形成することができる。
例えば、SOI基板1のシリコン層1cにフォトリソグラフィ技術およびエッチング技術を使用して、素子分離溝を形成する。次いで、SOI基板1上に、素子分離溝を埋め込む程度の膜厚で、酸化シリコン膜をCVD法などを用いて堆積し、素子分離溝以外の酸化シリコン膜を化学的機械的研磨法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込むことができる。
次いで、周辺回路形成領域1Aに、MISFET(NT、PT)を形成する。MISFETの形成方法に制限はなく、例えば、実施の形態1と同様に、高濃度の不純物領域と低濃度の不純物領域とを有するLDD構造のソース・ドレイン領域(SD)を有するMISFET(NT、PT)を形成することができる。
次いで、MISFET(NT、PT)上を含むSOI基板1上に層間絶縁膜IL1を形成する。例えば、CVD法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜IL1の表面をCMP法などを用いて平坦化する。
次いで、層間絶縁膜IL1をパターニングすることにより、コンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグP1を形成する。
次いで、層間絶縁膜IL1およびプラグP1上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグP1上に第1層配線M1を形成する。
次いで、第1層配線M1上に、酸化シリコン膜よりなる層間絶縁膜IL2を、CVD法などを用いて形成する。次いで、層間絶縁膜IL2をパターニングすることにより、第1層配線M1上にコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜IL2中にプラグ(図示せず)を形成する。このプラグは、プラグP1と同様に形成することができる。
次いで、層間絶縁膜IL2および上記プラグ上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第2層配線M2を形成する。
次いで、第2層配線M2上に、酸化シリコン膜よりなる層間絶縁膜IL3を、CVD法などを用いて形成する。次いで、層間絶縁膜IL3をパターニングすることにより、第2層配線M2上にコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜IL3中にプラグP3を形成する。このプラグは、プラグP1と同様に形成することができる。
次いで、層間絶縁膜IL3および上記プラグ上に、導電性膜として、例えば、チタン/窒化チタン膜、アルミニウム膜、およびチタン/窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第3層配線M3を形成する。
ここで、トランス形成領域2Aにおいては、下層のインダクタIaを第3層配線M3と同層で形成する。即ち、上記積層膜をパターニングする際、トランス形成領域2Aにおいては、前述した渦巻き状の導電性膜(インダクタIa)を形成する(図40、図41参照)。なお、この導電性膜(インダクタIa)は、下層の第2層配線M2とプラグP3を介して接続される(図41参照)。
次いで、第3層配線M3(ここでは、最上層配線)および層間絶縁膜IL3上に、絶縁膜IL4aを形成する。例えば、窒化シリコン膜をCVD法など1〜4μm程度の膜厚で堆積することにより絶縁膜IL4aを形成する。
次いで、絶縁膜IL4a上に、絶縁膜IL4bとして、例えば、感光性のポリイミド膜を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜を形成する。次いで、感光性のポリイミド膜(IL4b)を、露光・現像することによりパッド領域PD1のポリイミド膜(IL4b)を除去し、開口部(開口領域、第3層配線M3の露出部)を形成する。この後、熱処理を施し、ポリイミド膜(IL4b)を硬化させる。このポリイミド膜(IL4b)の膜厚は、例えば3〜10μm程度である。次いで、絶縁膜IL4aをエッチング除去することにより、パッド領域PD1の第3層配線M3を露出させる。これにより、パッド領域PD1に開口部を有し、絶縁膜IL4aと絶縁膜IL4bの積層膜よりなる層間絶縁膜IL4が形成される。
次いで、パッド領域PD1を含む絶縁膜IL4b上に、第1の絶縁膜(層間絶縁膜、耐圧確保用の絶縁膜、インダクタ間絶縁膜)として、感光性のポリイミド膜PI1を塗布する。このポリイミド膜PI1の膜厚は、例えば11μm程度である。ここで、絶縁膜IL4bは、トランス形成領域2Aから周辺回路形成領域1Aまで延在しているため、絶縁膜IL4bとポリイミド膜PI1との間に段差St1が形成される。
次いで、実施の形態1と同様に、インダクタIbおよび再配線RWを形成する。さらに、インダクタIbおよび再配線RW上に、Ni膜およびAu膜の積層膜(Ni/Au)よりなる下地金属膜UMを形成する。
次いで、下地金属膜UM上を含むインダクタIb、再配線RWおよびポリイミド膜PI1等の上部に、絶縁膜(保護膜)として、感光性のポリイミド膜PI3を塗布する。例えば、SOI基板1の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜PI3を形成する。次いで、周辺回路形成領域1Aのパッド領域PD2、トランス形成領域2Aのパッド領域PD2および開口部OAのパターン部が遮光されたレチクルをマスクとしてポリイミド膜PI3を露光する。
次いで、現像処理により、変質した領域以外(言い換えれば、レチクルの遮光領域)のポリイミド膜PI3を除去し、開口部(開口領域、下地金属膜UMの露出部)を形成する。これにより、インダクタIb上の下地金属膜UMおよび再配線RW上の下地金属膜UMが露出する。この下地金属膜UMの露出領域がパッド領域PD2となる。また、この際、周辺回路形成領域1Aとトランス形成領域2Aとの境界部に開口部OAを形成する。この開口部OAの底部からは、層間絶縁膜IL4(絶縁膜IL4b)が露出している。このように、周辺回路形成領域1Aとトランス形成領域2Aとの境界部のポリイミド膜PI3を除去し、少なくとも層間絶縁膜IL4(絶縁膜IL4b)が露出する開口部(谷部)OAを設ける。
この後、SOI基板(ウエハ)1を切断(ダイシング)して複数のチップ(半導体チップ)に分離(個片化)する。なお、ダイシングの前に、SOI基板1の裏面研削を行い、SOI基板1を薄膜化してもよい。次いで、リードフレームのダイパッド上に半導体チップを搭載(接着)する(ダイボンディング)。このダイパッドの周囲にはリード(外部端子、端子)が設けられている。次いで、半導体チップ上のパッド領域PD2とリードとを、金線などからなるワイヤ(導線、導電性部材)で接続する(ワイヤボンディング、図35参照)。
その後、必要に応じて、半導体チップやワイヤを覆うように封止樹脂(モールド樹脂)などで封止する(パッケージ化する)。
このように、本実施の形態においては、トランス形成領域2AのインダクタIa、Ib間に、ポリイミド膜PI1の単層を設ける。
また、本実施の形態においては、再配線RWをポリイミド膜PI3で覆うことにより、再配線RWを保護することができる。また、インダクタIbをポリイミド膜PI3で覆うことにより、インダクタIbを保護することができる。また、ポリイミド膜PI3をポリイミド膜PI1の端部から後退して形成し、ポリイミド膜の積層膜(PI1、PI3)を、トランス形成領域2Aにおいて、階段状(ピラミッド状)に形成することにより、次の効果を奏する。
図41において、沿面距離((creepage distance) 2つの導電性部分間の絶縁物の表面に沿った最短距離)を2点鎖線で表す。絶縁物で隔離することなく電気的絶縁を達成するためには、空間距離および沿面距離の双方を確保する必要がある。ここで、本実施の形態においては、絶縁膜(PI1、PI3)を積層するときに段差(St1、St3)を形成し、この段差を複数組み合わせて、高耐圧と低耐圧の電極間、即ち、周辺回路形成領域1Aのパッド領域PD2とトランス形成領域2Aのパッド領域PD2との間に、絶縁膜の多段の側壁により溝を形成し、高耐圧の領域と低耐圧の領域を分離している。これにより、沿面距離を稼ぐことができ、高耐圧の電気的絶縁状態を実現することができる。
また、本実施の形態においては、図40の周辺回路形成領域1Aに示すように、複数のパッド領域PD1を再配線RWを用いてパッド領域PD2に引き出している。具体的には、複数のMISFET(NT、PT)のソース電極(あるいはドレイン電極)を再配線RWにより接続し、パッド領域PD2に引き出している。これにより、Alなどよりなる下層の配線(M1〜M3)でパッド領域PD1を接続するよりも抵抗を下げることが可能となる。即ち、再配線RWを構成するCuはAlより抵抗が低く、また、上層に位置する再配線RWにおいては、配線を太く形成することができるため、配線抵抗を低下させることができる。また、図39に示すように、再配線(帯状の直線)の中央部近傍にパッド領域PD2を設置することで、各々のMISFET(NT、PT)のソース電極(あるいはドレイン電極)から電流を均等に、配分(あるいは、収集)することが可能となり、これにより、各MISFETにかかる負荷をより均一にすることが可能となる。
(実施の形態5)
実施の形態1〜4で説明した半導体装置の適用箇所に制限はなく、入力される電気信号の電位が互いに異なる2つの回路の間で電気信号を無線伝達する装置に広く適用可能である。ここでは、適用装置として、3相モータを例に説明する。図42は、本実施の形態における3相モータの回路図を示す図である。
図42に示すモータMは、いわゆる3相モータであり、U相、V相、W相の入力を持つ。この回路においては、電源からの入力電圧を昇圧回路BCにより昇圧し、IGBT(Insulated Gate Bipolar Transistor;絶縁ゲート型バイポーラトランジスタ)を利用して、所望の周波数の交流に変え、モータMの回転数を可変速制御することが可能である。
各IGBTは、IGBT制御回路(IGBT Driver)に接続され、制御される。また、IGBT制御回路(IGBT Driver)は、アイソレーター(isolator)を介してマイコンMCに接続されている。
ここで、図42のうち、アイソレーター(isolator)から左側、言い換えれば、アイソレータからマイコンMC側は、低電圧領域LCである。即ち、低電圧(例えば、50V以下)の電圧で駆動可能な回路を有する。これに対し、図42のうち、アイソレーター(isolator)から右側、言い換えれば、アイソレータからモータM側は、高電圧領域HCである。即ち、高電圧(例えば、交流実行値100Vrms以上)の電圧で駆動される回路を有する。
このように、低電圧領域LCおよび高電圧領域HCの間に、アイソレーター(isolator)として、実施の形態1、2で説明したトランス(インダクタIa、Ib、I1〜I4)を組み込むことができる。特に、実施の形態1、2の半導体装置によれば、トランス(インダクタIa、Ib、I1〜I4)の他、周辺回路を構成する各種素子(例えば、MISFET)を同一チップ内またはパッケージ内に内蔵することができる。よって、例えば、図42に示す、アイソレータ(isolator)およびIGBT制御回路(IGBT Driver)を同一チップ内または同一パッケージ内に内蔵することができる。もちろん、低電圧領域LC側のチップと高電圧領域HC側のチップとを別チップとし、これらの間をいずれかに内蔵されたトランスを介して接続するとともに、低電圧領域LC側のチップにマイコンMCを内蔵し、また、高電圧領域HC側のチップにIGBT等の高電圧で駆動される回路を内蔵してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、実施の形態1においては、第1層配線M1〜第3層配線M3をパターニングにより形成したが、層間絶縁膜中に設けた配線溝に導電性膜を埋め込む、いわゆる“ダマシン法”を用いて第1層配線M1〜第3層配線M3を形成してもよい。
また、実施の形態1においては、インダクタ(Ia、Ib)間の絶縁膜をポリイミド膜の積層膜(PI1、PI2)で構成したが、他の絶縁膜を用いてもよい。但し、ポリイミド膜は、絶縁耐圧に優れるため、インダクタ(Ia、Ib)間に用いて好適である。また、ポリイミド膜は、塗布成膜が可能であり、感光性を持たせることも容易であるため、ポリイミド膜を用いることで、簡易な工程で半導体装置を形成することができる。
また、実施の形態1においては、インダクタ(Ia、Ib)間のポリイミド膜の積層膜(PI1、PI2)を2層構造としたが、2層以上のポリイミド膜を積層してもよい。この際、各ポリイミド膜を階段状(ピラミッド状)に積層する。
また、実施の形態1においては、インダクタ(Ia、Ib)間のポリイミド膜の積層膜(PI1、PI2)の端部をそれぞれテーパー形状としたが、これに限られるものではない。但し、各ポリイミド膜の側面がテーパー形状、即ち、各ポリイミド膜の側面と基板の表面との角度が90°以下となるようにすることが好ましい。このように、各ポリイミド膜の側面をテーパー形状とすることで、各ポリイミド膜の端部での剥がれをさらに低減し、また、Cuシード層(SE)の段切れを効果的に低減することができる。
また、実施の形態1においては、SOI基板を例に説明したが、いわゆる“バルク基板”を用いてもよい。但し、SOI基板の上方にポリイミド膜を積層した場合、SOI基板の反りを緩和する方向にポリイミド膜の膜応力が働く。これにより、SOI基板の平坦性が向上するため、実施の形態1の半導体装置は、SOI基板を用いた半導体装置に適用してより効果的である。