JP6091206B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、インダクタ（コイル）を有する半導体装置およびインダクタを有する半導体装置の製造方法に適用して有効な技術に関するものである。
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する装置として、フォトカプラを用いた装置がある。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
また、２つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。例えば、下記特許文献１（特開２００９−３０２４１８号公報）には、第１インダクタ（２００）と、第１絶縁層（１００）と、第２インダクタ（３００）とを有する回路装置が開示されている（図１参照）。第１インダクタ（２００）は、第１絶縁層（１００）の一面に位置し、第２インダクタ（３００）は、第１絶縁層（１００）の他面に位置しており、第１絶縁層（１００）の一面に対して垂直な方向から見たときに第１インダクタ（２００）と重なる領域に位置している。また、第１絶縁層（１００）として、ポリイミド樹脂が例示されている。
なお、本欄において、（括弧）内は、特許文献に記載の符号または図番を示す。
特開２００９−３０２４１８号公報
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する技術として、前述した“フォトカプラ”を用いた技術がある。しかしながら、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなるなど、その採用に限界がある。
一方、２つのインダクタを誘導結合させることにより電気信号を伝達する半導体装置においては、インダクタを、半導体装置の微細加工技術を利用して形成することができ、装置の小型化を図ることができる、また、電気特性も良好であり、その開発が望まれる。
特に、耐圧の向上など、装置特性をさらに向上させるため、装置構造や、その製造方法などを踏まえた検討が必要である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１コイルの上方に形成された積層絶縁膜を有する。この積層絶縁膜は、第２絶縁膜と、第２絶縁膜上に形成される第３絶縁膜と、を有する。そして、第２絶縁膜と第３絶縁膜とが、第２絶縁膜の主面と第３絶縁膜の主面とが第３絶縁膜の側面を介して、段差を形成する積層絶縁膜であり、積層絶縁膜上には、第２コイルが形成されている。
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１コイルの上方に積層絶縁膜を形成する工程であって、第１絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜上に第３絶縁膜を形成する工程であって、第２絶縁膜との間に段差を有するように第３絶縁膜を形成する工程と、を有する。そして、上記工程の後、積層絶縁膜上に、第２コイルが形成される。
本願において開示される一実施の形態に示される半導体装置の製造方法は、半導体基板の第１領域に能動素子を形成する工程と、半導体基板の第１領域に配線を形成し、半導体基板の第２領域に第１コイルを形成する工程と、第１コイル上の第１絶縁膜上に積層絶縁膜を形成する工程を有する。この積層絶縁膜を形成する工程は、第１絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜上に第３絶縁膜を形成する工程であって、第２絶縁膜との間に段差を有するように第３絶縁膜を形成する工程と、を有する。また、この半導体装置の製造方法は、さらに、積層絶縁膜上に第２コイルを形成し、配線上の第１絶縁膜の開口部から第１絶縁膜上に延在する再配線を形成する工程を有する。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す概念図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置のインダクタの構成例を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。 実施の形態１の半導体装置のインダクタ部の断面図である。 実施の形態１の比較例１の構成を示す断面図である。 実施の形態１の比較例２の構成を示す断面図である。 実施の形態１の比較例２であるポリイミド膜の積層膜が逆テーパー状態となった様子を模式的に示した断面図である。 逆テーパー状態となったポリイミド膜の積層膜の写真である。 図３２の写真におけるポリイミド膜の形状を模写した図である。 実施の形態２の半導体装置の構成を示すブロック図である。 実施の形態２の半導体装置の構成を示す平面図である。 実施の形態３の半導体装置の構成を模式的に示す平面図である。 実施の形態３の半導体装置の構成を模式的に示す断面図である。 実施の形態３の半導体装置の構成を模式的に示す断面図である。 実施の形態４の半導体装置の構成を模式的に示す平面図である。 実施の形態４の半導体装置の構成を模式的に示す断面図である。 実施の形態４の半導体装置の構成を模式的に示す断面図である。 実施の形態５における３相モータの回路図を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す概念図である。図１に示す半導体装置は、２つのチップ（ＣＨ１、ＣＨ２）がワンパッケージ化された半導体装置である。
チップ（半導体チップ、半導体片）ＣＨ１は、ダイパッドＤＰ１上に搭載されている。チップＣＨ１は、下層のインダクタ（コイル）Ｉａと、上層のインダクタ（コイル）Ｉｂとからなるトランスを有する。上層のインダクタＩｂは、ワイヤＷを介してチップＣＨ２のパッド領域ＰＤ２に接続されている。下層のインダクタＩａは、図示しない配線を介して周辺回路ＰＣに接続されている。周辺回路ＰＣには、ＭＩＳＦＥＴなどの素子（能動素子）で構成される論理回路が形成されている。この周辺回路ＰＣは、図示しない配線を介してチップＣＨ１の端部に配置されたパッド領域ＰＤ２と接続されている。このパッド領域ＰＤ２は、ワイヤＷおよび図示しないリードなどを介して、低電圧（例えば、５０Ｖ以下）で駆動可能な回路を有する低電圧領域ＬＣと接続される。
チップＣＨ２は、ダイパッドＤＰ２上に搭載されている。チップＣＨ２は、下層のインダクタＩａと、上層のインダクタＩｂとからなるトランスを有する。上層のインダクタＩｂは、ワイヤＷを介してチップＣＨ１のパッド領域ＰＤ２に接続されている。下層のインダクタＩａは、図示しない配線を介して周辺回路ＰＣに接続されている。周辺回路ＰＣには、ＭＩＳＦＥＴなどの素子で構成される論理回路などが形成されている。この周辺回路ＰＣは、図示しない配線を介してチップＣＨ２の端部に配置されたパッド領域ＰＤ２と接続されている。このパッド領域ＰＤ２は、ワイヤＷおよび図示しないリードなどを介して、高電圧（例えば、交流実行値１００Ｖｒｍｓ以上）で駆動される回路を有する高電圧領域ＨＣと接続される。
例えば、チップＣＨ１の周辺回路ＰＣ中の送信回路は、パルス状の電流をインダクタＩａに流す。この際、電気信号（送信信号、データ）が‘１’か‘０’かによってインダクタＩａに流す電流の方向を変える。このインダクタＩａの電流によって上層のインダクタＩｂには、誘起された電圧が生じる。この電圧をワイヤＷを介してチップＣＨ２へ伝達し、チップＣＨ２の周辺回路ＰＣ中の受信回路で増幅し、さらに、ラッチする。このように、磁気誘導結合を用いて電気信号を無線伝達することができる。言い換えれば、電気的に絶縁された低電圧領域ＬＣと高電圧領域ＨＣとをトランスを介して接続することにより、これらの領域（ＬＣ、ＨＣ）間において電気信号を伝達することができる。
また、トランスを構成するインダクタ（Ｉａ、Ｉｂ）を半導体装置を形成するための微細加工を利用して、配線等と同様に形成することで、周辺回路ＰＣとインダクタ（Ｉａ、Ｉｂ）を同じチップ上に集積して形成することができる。
トランスを構成する導電パターンの形状としては、図１に示すように、渦巻き状の導電パターンとすることができる（図３参照）。
図２は、本実施の形態の半導体装置の構成を示す断面図である。図２に示す半導体装置は、トランスを有する半導体装置であり、例えば、図１のＡ―Ａ断面部に対応する。
本実施の形態の半導体装置は、ＳＯＩ（Silicon on Insulator）基板を利用して形成され、周辺回路形成領域１Ａおよびトランス形成領域２Ａを有する。
ＳＯＩ基板１は、支持基板１ａと、この支持基板１ａ上に形成された絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂと、絶縁層１ｂ上に形成された半導体層（例えば、シリコン層１ｃ）を有する。
周辺回路形成領域１Ａには、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。このＭＩＳＦＥＴは、例えば、図１に示す周辺回路ＰＣを構成する。なお、ここでは、半導体素子として、ＭＩＳＦＥＴを例示しているが、この他、コンデンサやメモリ素子または他の構成のトランジスタなどを周辺回路形成領域１Ａに形成してもよい。
また、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）上には、層間絶縁膜ＩＬ１が形成され、この層間絶縁膜ＩＬ１上には、第１層配線Ｍ１が形成されている。ＭＩＳＦＥＴ（ＮＴ、ＰＴ）と第１層配線Ｍ１とは、プラグＰ１を介して接続されている。また、第１層配線Ｍ１上には、層間絶縁膜ＩＬ２を介して第２層配線Ｍ２が形成されている。この第１層配線Ｍ１と第２層配線Ｍ２とは、層間絶縁膜ＩＬ２中に形成されたプラグ（図示せず）を介して接続されている。また、第２層配線Ｍ２上には、層間絶縁膜ＩＬ３を介して第３層配線Ｍ３が形成されている。この第２層配線Ｍ２と第３層配線Ｍ３とは、層間絶縁膜ＩＬ３中に形成されたプラグ（図示せず）を介して接続されている。本実施の形態の半導体装置においては、第３層配線Ｍ３が最上層配線である。即ち、第３層配線Ｍ３までの配線により、半導体素子（例えば、上記ＭＩＳＦＥＴ）の所望の結線がなされており、所望の動作をなし得る。よって、例えば、この第３層配線（最上層配線）の露出部であるパッド領域ＰＤ１を利用して、半導体装置が所望の動作を行うか否かのテスト（テスト工程）を行うことができる。
第３層配線Ｍ３上には、層間絶縁膜（絶縁膜、保護膜）ＩＬ４を介して再配線ＲＷが形成されている。層間絶縁膜ＩＬ４は、絶縁膜ＩＬ４ａと絶縁膜ＩＬ４ａ上の絶縁膜ＩＬ４ｂとの積層膜よりなる。この再配線ＲＷは、最上層配線（ここでは、第３層配線Ｍ３）の一部であるパッド領域ＰＤ１をチップの所望の領域（パッド領域ＰＤ２）まで引き出す配線である。
トランス形成領域２Ａには、インダクタＩａとインダクタＩｂとを有するトランスが形成されている。下層のインダクタＩａは、第３層配線Ｍ３と同層に形成されている。このインダクタＩａ上には、層間絶縁膜ＩＬ４、ポリイミド膜ＰＩ１およびＰＩ２を介してインダクタＩｂが形成されている。ポリイミド膜ＰＩ１およびＰＩ２は、周辺回路形成領域１Ａには形成されていない。即ち、層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）とポリイミド膜ＰＩ１との間に段差Ｓｔ１が形成されている。このように、インダクタＩａの形成位置と再配線ＲＷの形成位置との間には、ポリイミド膜ＰＩ１およびＰＩ２（積層膜、積層絶縁膜）の膜厚に相当する高低差があるが、インダクタＩａと再配線ＲＷとは、同じ材料（同じ工程）で形成されている。また、ポリイミド膜ＰＩ２は、ポリイミド膜ＰＩ１の端部から後退して形成されている。言い換えれば、ポリイミド膜ＰＩ１とＰＩ２とは、階段状（ピラミッド状）に形成されている。即ち、ポリイミド膜ＰＩ１とＰＩ２との間に段差Ｓｔ２が形成される。ポリイミド（polyimide）膜は、繰り返し単位にイミド結合を含む高分子であり、有機絶縁膜の一種である。ポリイミド膜の他、エポキシ系、ＰＢＯ系、アクリル系、ＷＲＰ系の樹脂等、他の有機絶縁膜を用いることもできる。ポリイミド系樹脂は、２００℃以上の高耐熱が求められるデバイスに好適に使用される有機樹脂であるが、材料の熱膨張係数や延性等の機械的強度、キュア温度等に応じて使い分けることができる。また、本実施の形態において使用する無機絶縁膜（ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４ａ等）は、酸化シリコン膜や窒化シリコン膜を好適に用いることができるが、それらに限定されるものではない。
このように、ポリイミド膜ＰＩ１およびＰＩ２の積層構造を採用することで、インダクタＩａ、Ｉｂ間の絶縁膜の膜厚を大きくすることができる。これにより、インダクタＩａ、Ｉｂ間の絶縁耐圧を向上することができる。
さらに、ポリイミド膜ＰＩ１およびＰＩ２を、段差Ｓｔ１、Ｓｔ２を有するように、階段状に形成することで、ポリイミド膜ＰＩ１およびＰＩ２の成膜性を向上することができ、ポリイミド膜ＰＩ１およびＰＩ２の剥がれを低減することができる。
再配線ＲＷおよびインダクタＩａ上には、ポリイミド膜ＰＩ３が形成されている。ポリイミド膜ＰＩ３は、ポリイミド膜ＰＩ２の端部から後退して形成されている。言い換えれば、トランス形成領域２Ａにおいて、ポリイミド膜ＰＩ２とポリイミド膜ＰＩ３との間に段差Ｓｔ３が形成される。また、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部のポリイミド膜ＰＩ３を除去し、少なくとも層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出する開口部（谷部）ＯＡを形成している。
このように、再配線ＲＷをポリイミド膜ＰＩ３で覆うことにより、再配線ＲＷを保護することができる。また、インダクタＩｂをポリイミド膜ＰＩ３で覆うことにより、インダクタＩｂを保護することができる。また、ポリイミド膜ＰＩ３をポリイミド膜ＰＩ２の端部から後退して形成し、ポリイミド膜の積層膜（ＰＩ１〜ＰＩ３）を、トランス形成領域２Ａにおいて、階段状（ピラミッド状）に形成することにより、周辺回路形成領域１Ａのパッド領域ＰＤ２とトランス形成領域２Ａのパッド領域ＰＤ２との間の沿面距離を増加させることができ、絶縁耐圧を向上することができる（実施の形態３の図３８、実施の形態４の図４１等参照）。
インダクタの構成について、流れる電流によって磁場を形成することができるものであればその形状に制限はないが、平面視において渦巻き状である導電性膜（導電膜、導体膜）を用いることが好ましい。図３は、本実施の形態の半導体装置のインダクタの構成例を示す平面図である。図３に示すインダクタは、例えば、上層のインダクタＩｂに対応する。図３においては、インダクタは、上面からの平面視において渦巻き状の導電性膜よりなり、図の中央に位置するパッド領域ＰＤ２の中心線に対称となるように２つの渦巻き状の導電性膜が配置されている。また、図の左側に位置する渦巻き状の導電性膜の内側の端部は、渦巻きの中心部に位置するパッド領域ＰＤ２と接続されている。また、図の右側に位置する渦巻き状の導電性膜の内側の端部は、渦巻きの中心部に位置するパッド領域ＰＤ２と接続されている。本実施の形態においては、パッド領域ＰＤ２を含めた一続きの導電性膜をインダクタと呼ぶこととする。各パッド領域ＰＤ２は、例えば、他のチップの受信回路（Ｒｘ）とワイヤ（Ｗ）などを介して接続されている（図３４、図３５等参照）。
下層のインダクタＩａは、上層のインダクタＩｂと同様に、渦巻き状の導電性膜よりなり、例えば、上面からの平面視において図３に示す渦巻き状の形状とすることができる。渦巻き状の導電性膜の端部（パッド領域）は、例えば、インダクタＩａ下層の配線を介して送信回路（Ｔｘ）と接続されている（図３４、図３５等参照）。
［製法説明］
次いで、図４〜図２７を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４〜図２７は、本実施の形態の半導体装置の製造工程を示す断面図である。
図４に示すように、半導体基板として、例えば、ＳＯＩ基板１を準備する。ＳＯＩ基板１は、シリコン単結晶（半導体膜）よりなる支持基板１ａと、この支持基板１ａ上に形成された絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂと、絶縁層１ｂ上に形成されたシリコン層（半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域）１ｃとから構成されている。ＳＯＩ基板１は、周辺回路形成領域１Ａおよびトランス形成領域２Ａを有する。
次いで、ＳＯＩ基板１のシリコン層１ｃ中に素子分離絶縁膜ＳＴＩを形成する。素子分離絶縁膜ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。
例えば、ＳＯＩ基板１のシリコン層１ｃにフォトリソグラフィ技術およびエッチング技術を使用して、素子分離溝を形成する。フォトリソグラフィ技術とは、被エッチング膜（ここでは、シリコン層１ｃ）上にフォトレジスト膜を形成し、当該フォトレジスト膜を露光・現像することにより所望の形状のフォトレジスト膜（マスク膜）を形成する技術をいう。また、被エッチング膜（ここでは、シリコン層１ｃ）を除去することをエッチングといい、ここでは、フォトレジスト膜をマスクに下層の被エッチング膜（ここでは、シリコン層１ｃ）が除去されるため、被エッチング膜を選択的に除去することができる。なお、エッチング工程の後、フォトレジスト膜はアッシング処理などにより除去される。
次いで、ＳＯＩ基板１上に、素子分離溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積し、素子分離溝以外の酸化シリコン膜を化学的機械的研磨（ＣＭＰ；chemical mechanical polishing）法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込むことができる。素子分離絶縁膜ＳＴＩを、ＬＯＣＯＳ（local Oxidation of silicon）法を用いて形成してもよい。
次いで、周辺回路形成領域１Ａに、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）を形成する。ＭＩＳＦＥＴの形成方法に制限はないが、例えば、以下の工程により形成することができる。
まず、ＳＯＩ基板１上にゲート絶縁膜ＧＯＸを形成し、さらに、ゲート絶縁膜ＧＯＸの上部に、多結晶シリコン膜を形成する。ゲート絶縁膜ＧＯＸの形成方法に制限はないが、例えば、シリコン層１ｃの表面を熱酸化することにより形成する。この場合、ゲート絶縁膜ＧＯＸは、酸化シリコン膜により構成される。ゲート絶縁膜ＧＯＸとしては、酸化シリコン膜の他、酸窒化シリコン膜を用いてもよい。また、高誘電率膜（いわゆる、high-k膜）をゲート絶縁膜ＧＯＸとして用いてもよい。また、熱酸化法の他、ＣＶＤ法などの他の成膜方法を用いてゲート絶縁膜ＧＯＸを形成してもよい。
ゲート絶縁膜ＧＯＸ上の多結晶シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。なお、各ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の特性に応じて、ゲート電極ＧＥの形成領域中に不純物を注入してもよい。即ち、多結晶シリコン膜中の所望の領域に不純物を注入する。
次いで、多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用して、パターニングすることにより、ゲート電極ＧＥを形成する。次いで、各ゲート電極ＧＥの両側のシリコン層１ｃ中に、ＬＤＤ構造のソース・ドレイン領域ＳＤを形成する。
まず、周辺回路形成領域１Ａのｎチャネル型のＭＩＳＦＥＴ（ＮＴ）の形成領域に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜およびゲート電極ＧＥをマスクに、ｎ型不純物をイオン注入することにより、ｎ−型半導体領域（低濃度ｎ型不純物領域）を形成する。この後、上記フォトレジスト膜を除去する。
次いで、周辺回路形成領域１Ａのｐチャネル型のＭＩＳＦＥＴ（ＰＴ）の形成領域に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜およびゲート電極ＧＥをマスクに、ｐ型不純物をイオン注入することにより、ｐ−型半導体領域（低濃度ｐ型不純物領域）を形成する。この後、上記フォトレジスト膜を除去する。
次いで、ＳＯＩ基板１上に絶縁膜として、例えば、酸化シリコン膜をＣＶＤ法で形成した後、この酸化シリコン膜を異方性エッチングすることにより、サイドウォール膜ＳＷをゲート電極ＧＥのそれぞれの側壁に形成する。
次いで、周辺回路形成領域１Ａのｎチャネル型のＭＩＳＦＥＴ（ＮＴ）の形成領域に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜、ゲート電極ＧＥおよびサイドウォール膜ＳＷをマスクに、ｎ型不純物をイオン注入することにより、ｎ＋型半導体領域（高濃度ｎ型不純物領域）を形成する。この後、上記フォトレジスト膜を除去する。
次いで、周辺回路形成領域１Ａのｐチャネル型のＭＩＳＦＥＴ（ＰＴ）の形成領域に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜、ゲート電極ＧＥおよびサイドウォール膜ＳＷをマスクに、ｐ型不純物をイオン注入することにより、ｐ＋型半導体領域（高濃度ｐ型不純物領域）を形成する。この後、上記フォトレジスト膜を除去する。次いで、これまでの工程により注入された不純物イオンを活性化させるための熱処理（アニール）を行う。
以上の工程により、高濃度の不純物領域と低濃度の不純物領域とを有するＬＤＤ構造のソース・ドレイン領域ＳＤを有するＭＩＳＦＥＴ（ＮＴ、ＰＴ）を形成することができる。
次いで、図５に示すように、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）上を含むＳＯＩ基板１上に層間絶縁膜ＩＬ１を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。
次いで、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグＰ１を形成する。例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア膜として、チタン膜および窒化チタン膜の積層膜をスパッタリング法などで堆積する。次いで、バリア膜上に、主導電性膜として、タングステン（Ｗ）膜を、コンタクトホールを埋め込む程度の膜厚で、ＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜ＩＬ１上の不要なバリア膜および主導電性膜をＣＭＰ法などを用いて除去する。これにより、プラグＰ１が形成される。
次いで、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に第１層配線Ｍ１を形成する。
次いで、図６に示すように、第１層配線Ｍ１上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ２を、ＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ２をパターニングすることにより、第１層配線Ｍ１上にコンタクトホール（図示せず）を形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ２中にプラグ（図示せず）を形成する。このプラグは、プラグＰ１と同様に形成することができる。
次いで、層間絶縁膜ＩＬ２および上記プラグ上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第２層配線Ｍ２を形成する。
次いで、第２層配線Ｍ２上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ３を、ＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ３をパターニングすることにより、第２層配線Ｍ２上にコンタクトホール（図示せず）を形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ３中にプラグ（図示せず）を形成する。このプラグは、プラグＰ１と同様に形成することができる。
次いで、層間絶縁膜ＩＬ３および上記プラグ上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第３層配線Ｍ３を形成する。
ここで、トランス形成領域２Ａにおいては、下層のインダクタＩａを第３層配線Ｍ３と同層で形成する。即ち、上記積層膜をパターニングする際、トランス形成領域２Ａにおいては、前述した渦巻き状の導電性膜（インダクタＩａ）を形成する（図３参照）。
もちろん、トランス形成領域２Ａにおいて、第２層配線Ｍ２（例えば、下層のインダクタＩａと周辺回路とを電気的に接続する配線）を形成してもよい。また、トランス形成領域２Ａにおいて、第１層配線Ｍ１を形成してもよい。
次いで、図７に示すように、第３層配線Ｍ３（ここでは、最上層配線）および層間絶縁膜ＩＬ３上に、絶縁膜ＩＬ４ａを形成する。例えば、窒化シリコン膜をＣＶＤ法など１〜４μｍ程度の膜厚で堆積することにより絶縁膜ＩＬ４ａを形成する。
次いで、絶縁膜ＩＬ４ａ上に、絶縁膜ＩＬ４ｂとして、例えば、感光性のポリイミド膜を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜を形成する。次いで、図８に示すように、感光性のポリイミド膜（ＩＬ４ｂ）を、露光・現像することによりパッド領域ＰＤ１のポリイミド膜（ＩＬ４ｂ）を除去し、開口部（開口領域、第３層配線Ｍ３の露出部）を形成する。この後、熱処理を施し、ポリイミド膜（ＩＬ４ｂ）を硬化させる。このポリイミド膜（ＩＬ４ｂ）の膜厚は、例えば３〜１０μｍ程度である。次いで、絶縁膜ＩＬ４ａをエッチング除去することにより、パッド領域ＰＤ１の第３層配線Ｍ３を露出させる。これにより、パッド領域ＰＤ１に開口部を有し、絶縁膜ＩＬ４ａと絶縁膜ＩＬ４ｂの積層膜よりなる層間絶縁膜ＩＬ４が形成される。
次いで、図９に示すように、パッド領域ＰＤ１を含む絶縁膜ＩＬ４ｂ上に、第１の絶縁膜（層間絶縁膜、耐圧確保用の絶縁膜、インダクタ間絶縁膜）として、感光性のポリイミド膜ＰＩ１を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜ＰＩ１を形成する。次いで、図１０に示すように、感光性のポリイミド膜ＰＩ１を、露光・現像することにより、周辺回路形成領域１Ａのポリイミド膜ＰＩ１を除去する。この後、熱処理を施し、ポリイミド膜ＰＩ１を硬化させる。このポリイミド膜ＰＩ１の膜厚は、例えば３〜１０μｍ程度である。ここで、絶縁膜ＩＬ４ｂは、トランス形成領域２Ａから周辺回路形成領域１Ａまで延在しているため、絶縁膜ＩＬ４ｂとポリイミド膜ＰＩ１との間に段差Ｓｔ１が形成される。
次いで、図１１に示すように、パッド領域ＰＤ１を含む絶縁膜ＩＬ４ｂおよびポリイミド膜ＰＩ１上に、第２の絶縁膜（層間絶縁膜、耐圧確保用の絶縁膜、インダクタ間絶縁膜）として、感光性のポリイミド膜ＰＩ２を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜ＰＩ２を形成する。次いで、感光性のポリイミド膜ＰＩ２を、露光・現像することにより、周辺回路形成領域１Ａのポリイミド膜ＰＩ２を除去する。この際、ポリイミド膜ＰＩ２をポリイミド膜ＰＩ１の端部から後退させる。これにより、ポリイミド膜ＰＩ１の端部が露出し、ポリイミド膜ＰＩ１とポリイミド膜ＰＩ２との間に段差Ｓｔ２が形成される。この後、熱処理を施し、ポリイミド膜ＰＩ２を硬化させる。このポリイミド膜ＰＩ１の膜厚は、例えば３〜１０μｍ程度である。また、ポリイミド膜ＰＩ２の後退量、言い換えれば、ポリイミド膜ＰＩ１の端部とポリイミド膜ＰＩ２の端部との距離（段差の幅、ステップの幅）は、例えば、５０μｍ〜１００μｍである。
このように、ポリイミド膜ＰＩ１およびＰＩ２を積層することで、インダクタ（Ｉａ、Ｉｂ）間の絶縁膜の膜厚を大きくすることができる。これにより、インダクタＩａ、Ｉｂ間の絶縁耐圧を向上することができる。また、ポリイミド膜ＰＩ１およびＰＩ２を、塗布、露光・現像および硬化の工程を繰り返すことにより形成したので、これらの膜を成膜性良く形成することができる。即ち、膜厚の大きい膜を形成するため１度の塗布、露光・現像および硬化を行う場合には、現像の熱乾燥工程により膜収縮が大きくなり、膜の剥離や平坦性が損なわれる。これに対し、２度または２度以上の工程を繰り返すことにより、ポリイミド膜（ＰＩ１、ＰＩ２）を積層して形成する場合には、それぞれの膜の熱収縮が比較的小さく、これらの膜の接着性が向上し、また、平坦性も向上する。
さらに、ポリイミド膜ＰＩ１およびＰＩ２を、段差Ｓｔ１、Ｓｔ２を有するように、階段状に形成することで、露光不良による窪みの発生やポリイミド膜ＰＩ２の剥がれを低減することができる。詳細は後述する（図３１〜図３３等参照）。
次いで、図１２に示すように、パッド領域ＰＤ１を含む絶縁膜ＩＬ４ｂ、ポリイミド膜ＰＩ１およびＰＩ２上に、例えばチタン（Ｔｉ）やクロム（Ｃｒ）膜からなるバリア膜（図示せず）をスパッタリング法などにより７５ｎｍ程度の膜厚で堆積し、さらに、バリア膜（図示せず）上に、電解メッキ用のＣｕシード層（給電層）ＳＥとして銅の薄膜（銅膜）をスパッタリング法などで２５０ｎｍ程度の膜厚で堆積する。
ここで、本実施の形態によれば、ポリイミド膜ＰＩ１、ＰＩ２の端部における窪みや剥がれが低減されているため、上記バリア膜（図示せず）やＣｕシード層ＳＥを被覆性良く形成することができる。詳細は後述する（図３１〜図３３等参照）。
次いで、図１３に示すように、Ｃｕシード層ＳＥ上にフォトレジスト膜ＰＲ１を塗布する。次いで、図１４に示すように、インダクタＩｂのパターンが描かれたレチクルＲＥ１をマスクとしてフォトレジスト膜ＰＲ１を露光する。インダクタＩｂのパターンとしては、例えば、前述の図３に示す形状とすることができる。
ここでは、インダクタＩｂのパターンに対応する領域から光がフォトレジスト膜ＰＲ１に照射され、フォトレジスト膜ＰＲ１が変質する。次いで、図１５に示すように、再配線ＲＷのパターンが描かれたレチクルＲＥ２をマスクとしてフォトレジスト膜ＰＲ１を露光する。ここでは、再配線ＲＷのパターンに対応する領域から光がフォトレジスト膜ＰＲ１に照射され、フォトレジスト膜ＰＲ１が変質する。次いで、図１６に示すように、現像処理により、変質した領域のフォトレジスト膜ＰＲ１を除去し、熱乾燥する。これにより、インダクタＩｂおよび再配線ＲＷの形成領域のフォトレジスト膜ＰＲ１が除去され、開口部（配線溝）が形成される。また、フォトレジスト膜ＰＲ１が除去された領域においては、Ｃｕシード層ＳＥが露出する。
このように、ポリイミド膜ＰＩ１およびＰＩ２により、周辺回路形成領域１Ａの表面とトランス形成領域２Ａの表面との間に高低差が生じているため、周辺回路形成領域１Ａおよびトランス形成領域２Ａにおいて、領域ごとにフォトレジスト膜ＰＲ１を露光することにより、精度良くパターン（インダクタＩｂのパターン、再配線ＲＷのパターン）を転写することができる。即ち、パターン（インダクタＩｂのパターン、再配線ＲＷのパターン）の一括露光（転写）においては、転写する領域（周辺回路形成領域１Ａの表面とトランス形成領域２Ａの表面）に高低差がある場合には、焦点（ピント）を合わす高さ（位置）の設定が困難となり、いずれかの領域において、焦点がずれ、所望のパターンが露光（転写）できない場合が生じ得る。これに対し、本実施の形態においては、それぞれの領域ごとにレチクル（マスク）を準備し、焦点位置などの露光条件をそれぞれの領域に応じて最適化して露光を行うことができる。よって、精度良くそれぞれのパターン（インダクタＩｂのパターン、再配線ＲＷのパターン）の露光（転写）を行うことができる。
次いで、図１７に示すように、残存するフォトレジスト膜ＰＲ１の開口部（配線溝）の内部、即ち、インダクタＩｂおよび再配線ＲＷの形成領域のＣｕシード層ＳＥ上に、Ｃｕ膜（銅膜）を電解メッキ法により４〜１０μｍ程度の膜厚で形成することにより、インダクタＩｂおよび再配線ＲＷを形成する。
次いで、図１８に示すように、インダクタＩｂおよび再配線ＲＷ上を含むフォトレジスト膜ＰＲ１上にフォトレジスト膜ＰＲ２を塗布する。次いで、図１９に示すように、トランス形成領域２Ａの下地金属膜ＵＭのパターンが描かれたレチクルＲＥ３をマスクとしてフォトレジスト膜ＰＲ２を露光する。ここでは、トランス形成領域２Ａの下地金属膜ＵＭのパターンに対応する領域から光がフォトレジスト膜ＰＲ２に照射され、フォトレジスト膜ＰＲ２が変質する。次いで、図２０に示すように、周辺回路形成領域１Ａの下地金属膜ＵＭのパターンが描かれたレチクルＲＥ４をマスクとしてフォトレジスト膜ＰＲ２を露光する。ここでは、周辺回路形成領域１Ａの下地金属膜ＵＭのパターンに対応する領域から光がフォトレジスト膜ＰＲ２に照射され、フォトレジスト膜ＰＲ２が変質する。次いで、図２１に示すように、現像処理により、変質した領域のフォトレジスト膜ＰＲ２を除去する。これにより、インダクタＩｂ上の下地金属膜ＵＭの形成領域および再配線ＲＷ上の下地金属膜ＵＭの形成領域のフォトレジスト膜ＰＲ２が除去される。また、フォトレジスト膜ＰＲ２が除去された領域においては、それぞれ、インダクタＩｂおよび再配線ＲＷが露出する。
このように、ポリイミド膜ＰＩ１およびＰＩ２により、周辺回路形成領域１Ａの表面とトランス形成領域２Ａの表面との間に高低差が生じているため、周辺回路形成領域１Ａおよびトランス形成領域２Ａにおいて、領域ごとにフォトレジスト膜ＰＲ２を露光する。これにより、精度良くそれぞれのパターン（インダクタＩｂ上の下地金属膜ＵＭのパターン、再配線ＲＷ上の下地金属膜ＵＭのパターン）の露光（転写）を行うことができる。
次いで、図２２に示すように、残存するフォトレジスト膜ＰＲ２の内部、即ち、下地金属膜ＵＭの形成領域のＣｕ膜（インダクタＩｂおよび再配線ＲＷ）上に、Ｎｉ膜（ニッケル膜）を電解メッキ法により１．５μｍ程度の膜厚で形成する。次いで、Ｎｉ膜上に、Ａｕ膜を電解メッキ法により２μｍ程度の膜厚で形成する。これにより、Ｎｉ膜およびＡｕ膜の積層膜（Ｎｉ／Ａｕ）よりなる下地金属膜ＵＭを形成することができる。
次いで、図２３に示すように、フォトレジスト膜ＰＲ１、ＰＲ２を除去する。これにより、インダクタＩｂおよび再配線ＲＷ以外の領域において、Ｃｕシード層ＳＥが露出する。
次いで、図２４に示すように、インダクタＩｂおよび再配線ＲＷ以外の領域のＣｕシード層ＳＥと、その下層のバリア膜（図示せず）とをエッチングにより除去する。これにより、インダクタＩｂおよび再配線ＲＷの下層に位置するＣｕシード層ＳＥおよびバリア膜（図示せず）以外の膜が除去される。なお、Ｃｕシード層ＳＥ、バリア膜（図示せず）およびＣｕ膜の積層膜をインダクタＩｂおよび再配線ＲＷととらえてもよい。
次いで、図２５に示すように、下地金属膜ＵＭ上を含むインダクタＩｂ、再配線ＲＷおよびポリイミド膜ＰＩ２等の上部に、絶縁膜（保護膜）として、感光性のポリイミド膜ＰＩ３を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜ＰＩ３を形成する。次いで、図２６に示すように、周辺回路形成領域１Ａのパッド領域ＰＤ２、トランス形成領域２Ａのパッド領域ＰＤ２および開口部ＯＡのパターン部が遮光されたレチクルＲＥ５をマスクとしてポリイミド膜ＰＩ３を露光する。ここでは、パッド領域ＰＤ２および開口部ＯＡの形成領域以外の領域から光がポリイミド膜ＰＩ３に照射され、ポリイミド膜ＰＩ３が変質する。
次いで、図２７に示すように、現像処理により、変質した領域以外（言い換えれば、レチクルＲＥ５の遮光領域）のポリイミド膜ＰＩ３を除去し、開口部（開口領域、下地金属膜ＵＭの露出部）を形成する。これにより、インダクタＩｂ上の下地金属膜ＵＭおよび再配線ＲＷ上の下地金属膜ＵＭが露出する。この下地金属膜ＵＭの露出領域がパッド領域ＰＤ２となる。また、この際、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部に開口部ＯＡを形成する。この開口部ＯＡの底部からは、層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出している。このように、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部のポリイミド膜ＰＩ３を除去し、少なくとも層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出する開口部（谷部）ＯＡを設ける。これにより、インダクタ（Ｉａ、Ｉｂ）間のリークパスとなり得るポリイミド膜の積層膜（ＰＩ１〜ＰＩ３）の表面の表面積が増加し、リーク電流を低減することができる。また、リーク電流を低減することで絶縁耐圧を向上することができる。さらに、露光により変質した領域を残存させる型（ネガ型）のポリイミド膜ＰＩ３を用いた場合には、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部において露光量を考慮する必要がなく、露光量の調整が容易となる。
なお、感光性膜（例えば、フォトレジスト膜やポリイミド膜）において、“ネガ型”とは、露光されると現像液に対して溶解性が低下し、露光により変質した領域が残存するタイプの感光性膜を意味する。逆に、露光されると現像液に対して溶解性が増し、露光により変質した領域が除去されるタイプの感光性膜は“ポジ型”と呼ばれる。例えば、上記ポリイミド膜ＰＩ１、ＰＩ２、フォトレジスト膜ＰＲ１、ＰＲ２は“ポジ型”である。
この後、ＳＯＩ基板（ウエハ）１を切断（ダイシング）して複数のチップ（半導体チップ）に分離（個片化）する。なお、ダイシングの前に、ＳＯＩ基板１の裏面研削を行い、ＳＯＩ基板１を薄膜化してもよい。次いで、リードフレームのダイパッド上に半導体チップを搭載（接着）する（ダイボンディング）。このダイパッドの周囲にはリード（外部端子、端子）が設けられている。次いで、半導体チップ上のパッド領域ＰＤ２とリードとを、金線などからなるワイヤ（導線、導電性部材）で接続する（ワイヤボンディング、図３５参照）。
その後、必要に応じて、半導体チップやワイヤを覆うように封止樹脂（モールド樹脂）などで封止する（パッケージ化する）。
このように、本実施の形態においては、トランス形成領域２ＡのインダクタＩａ、Ｉｂ間に、ポリイミド膜ＰＩ１およびＰＩ２の積層膜を設けたので、インダクタＩａ、Ｉｂ間の絶縁膜厚を大きくすることができる。これにより、インダクタＩａ、Ｉｂ間の絶縁耐圧を向上させることができる。なお、周辺回路形成領域１Ａにおいては、ポリイミド膜ＰＩ１およびＰＩ２の積層膜を設けない。このため、再配線ＲＷの下層の絶縁膜である層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）とポリイミド膜ＰＩ１との間に段差Ｓｔ１が生じる。
また、ポリイミド膜ＰＩ１およびＰＩ２の積層膜において、ポリイミド膜ＰＩ２をポリイミド膜ＰＩ１の端部から後退させるように配置したので、露光不良による窪みの発生やポリイミド膜ＰＩ２の剥がれを低減することができる。
図２８は、本実施の形態の半導体装置のインダクタ（Ｉａ、Ｉｂ）部の断面図である。図示するように、再配線ＲＷの下層の絶縁膜である層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）とポリイミド膜ＰＩ１との間に段差Ｓｔ１が設けられ、ポリイミド膜ＰＩ１とＰＩ２との間に段差Ｓｔ２が設けられている。
図２９は、本実施の形態の比較例１の構成を示す断面図である。この比較例１においては、インダクタＩａ、Ｉｂ間に、単層のポリイミド膜ＰＩが設けられている。このポリイミド膜ＰＩの膜厚は、例えば１５〜２５μｍ程度である。また、図３０は、本実施の形態の比較例２の構成を示す断面図である。この比較例２においては、ポリイミド膜ＰＩ２をポリイミド膜ＰＩ１を覆うように配置している。図２９に示す単層のポリイミド膜ＰＩにおいては、一度の露光でポリイミド膜ＰＩを感光させることが困難であり、露光不良が生じやすい。また、単層のポリイミド膜ＰＩを厚膜化した場合、現像処理の熱乾燥工程において、膜収縮が大きくなり、ポリイミド膜ＰＩの端部において膜剥がれが生じやすく、また、膜収縮により膜表面の平坦性が劣化し得る。
また、図３０のように、ポリイミド膜ＰＩ１を覆うようにポリイミド膜ＰＩ２を配置した場合も、露光不良が生じやすい。本発明者らの検討によれば、露光により、ポリイミド膜ＰＩ１およびＰＩ２の積層膜の端部が逆テーパー形状となる現象が確認された。
図３１は、本実施の形態の比較例２であるポリイミド膜の積層膜が逆テーパー状態となった様子を模式的に示した断面図である。また、図３２は、本発明者らが確認した逆テーパー状態となったポリイミド膜の積層膜の写真である。図３３は、図３２の写真におけるポリイミド膜の形状を模写した図である。なお、図３３および図３２においては、ポリイミド膜ＰＩ１がポリイミド膜ＰＩ１ａとポリイミド膜ＰＩ１ｂの２層構造となっている。
図３１〜図３３に示すように、ポリイミド膜の積層膜が逆テーパー形状となった場合、各ポリイミド膜の接着性が悪くなり、上層のポリイミド膜の端部に剥がれが生じる。特に、この後、再配線ＲＷおよびインダクタＩｂを電界メッキで形成するためのＣｕシード層ＳＥをポリイミド膜の積層膜上に形成する場合（図１２参照）、露光不良による窪みや剥がれの箇所においてＣｕシード層ＳＥの段切れが生じ、メッキ不良が生じる。例えば、給電不足により、再配線ＲＷおよびインダクタＩｂの形成が困難となる。
これに対し、本実施の形態においては、ポリイミド膜ＰＩ１およびＰＩ２の積層構造とすることで、各膜の形成時の塗布性を良好にすることができ、各膜を平坦性や密着性が良い状態で形成することができる。
さらに、本実施の形態においては、ポリイミド膜ＰＩ１およびＰＩ２の積層膜において、ポリイミド膜ＰＩ２をポリイミド膜ＰＩ１の端部から後退させるように配置したので、露光不良による窪みの発生やポリイミド膜ＰＩ２の剥がれを低減することができる。また、Ｃｕシード層ＳＥの成膜性を向上させることができ、再配線ＲＷおよびインダクタＩｂを電界メッキで形成する場合においても、メッキ不良を低減することができる。
また、ポリイミド膜ＰＩ２をポリイミド膜ＰＩ１の端部から後退させるように配置することにより、平坦性の良好なポリイミド膜ＰＩ１上にポリイミド膜ＰＩ２を形成することができ、ポリイミド膜ＰＩ２の成膜性や平坦性を向上させることができる。
また、再配線ＲＷを利用してパッド領域ＰＤ１をチップの所望の領域（パッド領域ＰＤ２）まで引き出すことで、ワイヤボンディングを容易に行うことができる。
（実施の形態２）
本実施の形態においては、実施の形態１で説明した半導体装置の適用箇所例について説明する。図３４は、本実施の形態の半導体装置の構成を示すブロック図である。図３５は、本実施の形態の半導体装置の構成を示す平面図である。
図３４に示す半導体装置は、ダイパッドＤＰ１上のチップＣＨ１とダイパッドＤＰ２上のチップＣＨ２がワンパッケージ化されている。
チップＣＨ１は、送信回路Ｔｘに接続されたインダクタＩ１と、インダクタＩ２とからなるトランスを有する。インダクタＩ２は、チップＣＨ２の受信回路Ｒｘにパッド領域ＰＤ２およびワイヤＷを介して接続されている。なお、図３４および図３５において、パッド領域ＰＤ２は四角で示してある。
また、チップＣＨ１は、受信回路Ｒｘおよび論理回路Ｌｏｇｉｃを有する。論理回路Ｌｏｇｉｃは、チップＣＨ１の送信回路Ｔｘおよび受信回路Ｒｘと接続され、論理回路Ｌｏｇｉｃは、複数のパッド領域ＰＤ２と接続されている。
チップＣＨ２は、送信回路Ｔｘに接続されたインダクタＩ４と、インダクタＩ３とからなるトランスを有する。インダクタＩ３は、チップＣＨ１の受信回路Ｒｘにパッド領域ＰＤ２およびワイヤＷを介して接続されている。
また、チップＣＨ２は、受信回路Ｒｘおよび論理回路Ｌｏｇｉｃを有する。論理回路Ｌｏｇｉｃは、チップＣＨ２の送信回路Ｔｘおよび受信回路Ｒｘと接続され、論理回路Ｌｏｇｉｃは、複数のパッド領域ＰＤ２と接続されている。
図３５に示すように、チップＣＨ１のインダクタＩ２は、ワイヤＷを介してチップＣＨ２の受信回路Ｒｘと接続されている。インダクタＩ２の下層には、図示しないインダクタ（Ｉ１）が配置され、チップＣＨ１の送信回路Ｔｘと図示しない配線を介して接続されている。
また、チップＣＨ２のインダクタＩ３は、ワイヤＷを介してチップＣＨ１の受信回路Ｒｘと接続されている。インダクタＩ３の下層には、図示しないインダクタ（Ｉ４）が配置され、チップＣＨ２の送信回路Ｔｘと図示しない配線を介して接続されている。
例えば、チップＣＨ２には、論理回路Ｌｏｇｉｃが配置されている。チップＣＨ２において、論理回路Ｌｏｇｉｃ、送信回路Ｔｘおよび受信回路Ｒｘなどよりなる周辺回路は、複数のパッド領域ＰＤ２と図示しない配線を介して接続されている。また、チップＣＨ１において、論理回路Ｌｏｇｉｃ、送信回路Ｔｘおよび受信回路Ｒｘなどよりなる周辺回路は、複数のパッド領域ＰＤ２と図示しない配線を介して接続されている。
チップＣＨ１およびＣＨ２のパッド領域ＰＤ２は、ワイヤＷを介してリードＲＤと接続されている。
このような半導体装置において、チップＣＨ２の論理回路Ｌｏｇｉｃ、送信回路Ｔｘおよび受信回路Ｒｘなどよりなる周辺回路部およびトランス（インダクタＩ１、Ｉ２）部に、実施の形態１の構成（図２等参照）を適用することができる。
また、チップＣＨ１の論理回路Ｌｏｇｉｃ、送信回路Ｔｘおよび受信回路Ｒｘなどよりなる周辺回路部およびトランス（インダクタＩ３、Ｉ４）部に、実施の形態１の構成（図２等参照）を適用することができる。
（実施の形態３）
［構造説明］
図３６〜図３８は、本実施の形態の半導体装置の構成を模式的に示す平面図または断面図である。図３６は、平面図、図３７は、図３６のＡ１−Ａ２断面図、図３８は、図３６のＢ１−Ｂ２断面図に対応する。
図３６に示す半導体装置においては、チップＣＨ１とチップＣＨ２がワンパッケージ化されている。
チップＣＨ１は、上層のインダクタＩａと下層のインダクタ（図示せず）とからなるトランスを有する。このトランス形成領域は略矩形の領域であり、その外周には、段差Ｓｔ３が配置され、さらに、外周には段差Ｓｔ２が配置される。また、この段差Ｓｔ２の外周には段差Ｓｔ１が配置される。
チップＣＨ２も、上層のインダクタＩａと下層のインダクタ（図示せず）とからなるトランスを有する。このトランス形成領域は略矩形の領域であり、その外周には、段差Ｓｔ３が配置され、さらに、外周には段差Ｓｔ２が配置される。また、この段差Ｓｔ２の外周には段差Ｓｔ１が配置される。なお、各段差Ｓｔ１〜Ｓｔ３については、断面図（図３７、図３８）を参照しながら追って詳細に説明する。
これらのチップＣＨ１、ＣＨ２のそれぞれの外周には、パッド領域ＰＤ２が配置されている。
また、チップＣＨ２においては、パッド領域ＰＤ１上を接続するように、再配線ＲＷが配置されている。さらに、この再配線ＲＷ上にパッド領域ＰＤ２が配置されている。
チップＣＨ１およびＣＨ２のパッド領域ＰＤ２は、ワイヤを介してリードと接続される（図３５参照）。
図３７および図３８を参照しながらさらに詳細に説明する。
本実施の形態の半導体装置の各チップＣＨ１、ＣＨ２は、ＳＯＩ基板を利用して形成される。例えば、図３７および図３８に示すように、チップＣＨ２は、周辺回路形成領域１Ａおよびトランス形成領域２Ａを有するＳＯＩ基板１上に形成される。
ＳＯＩ基板１は、支持基板１ａと、この支持基板１ａ上に形成された絶縁層１ｂと、絶縁層１ｂ上に形成された半導体層を有する。
周辺回路形成領域１Ａには、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）が形成されている。これらのＭＩＳＦＥＴ上には、層間絶縁膜ＩＬ１が形成され、この層間絶縁膜ＩＬ１上には、第１層配線Ｍ１が形成されている。ＭＩＳＦＥＴ（ＮＴ、ＰＴ）と第１層配線Ｍ１とは、プラグＰ１を介して接続されている。また、第１層配線Ｍ１上には、層間絶縁膜ＩＬ２を介して第２層配線Ｍ２が形成されている。この第１層配線Ｍ１と第２層配線Ｍ２とは、層間絶縁膜ＩＬ２中に形成されたプラグ（図示せず）を介して接続されている。また、第２層配線Ｍ２上には、層間絶縁膜ＩＬ３を介して第３層配線Ｍ３が形成されている。この第２層配線Ｍ２と第３層配線Ｍ３とは、層間絶縁膜ＩＬ３中に形成されたプラグＰ３を介して接続されている。
第３層配線Ｍ３上には、層間絶縁膜（絶縁膜、保護膜）ＩＬ４を介して再配線ＲＷが形成されている。層間絶縁膜ＩＬ４は、絶縁膜ＩＬ４ａと絶縁膜ＩＬ４ａ上の絶縁膜ＩＬ４ｂとの積層膜よりなる。この再配線ＲＷは、最上層配線（ここでは、第３層配線Ｍ３）の一部であるパッド領域ＰＤ１をチップの所望の領域（パッド領域ＰＤ２）まで引き出す配線（第４層配線Ｍ４ともいう）である。
トランス形成領域２Ａには、インダクタＩａとインダクタＩｂとを有するトランスが形成されている。下層のインダクタＩａは、第３層配線Ｍ３と同層に形成されている。下層のインダクタＩａは、下層の第２層配線Ｍ２と複数のプラグＰ３を介して接続されている。即ち、インダクタＩａとこのインダクタＩａと接続される第２層配線Ｍ２とは、次の関係を有する。この第２層配線Ｍ２は、層間絶縁膜ＩＬ３と層間絶縁膜ＩＬ２との間に形成され、平面視でインダクタＩａと重なる配線である。また、断面視において、インダクタＩａは層間絶縁膜ＩＬ４で覆われており、インダクタＩａと第２層配線Ｍ２は層間絶縁膜ＩＬ３を貫通する複数のプラグ（接続部）Ｐ３を介して接続されている。
インダクタＩａ上には、層間絶縁膜ＩＬ４、ポリイミド膜ＰＩ１およびＰＩ２を介してインダクタＩｂが形成されている。ポリイミド膜ＰＩ１およびＰＩ２は、周辺回路形成領域１Ａには形成されていない。即ち、層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）とポリイミド膜ＰＩ１との間に段差Ｓｔ１が形成されている。ポリイミド膜ＰＩ１は、層間絶縁膜ＩＬ４の主面上に形成される。そして、ポリイミド膜ＰＩ１は、主面とこの主面と連なる側面を有する。また、ポリイミド膜ＰＩ２は、ポリイミド膜ＰＩ１の主面上に形成される。そして、ポリイミド膜ＰＩ２は、主面とこの主面と連なる側面を有する。よって、層間絶縁膜ＩＬ４の主面とポリイミド膜ＰＩ１の側面とにより段差Ｓｔ１が形成される。
このように、インダクタＩａの形成位置と再配線ＲＷの形成位置との間には、ポリイミド膜ＰＩ１およびＰＩ２（積層膜、積層絶縁膜）の膜厚に相当する高低差があるが、インダクタＩａと再配線ＲＷとは、同じ材料（同じ工程）で形成されている。また、ポリイミド膜ＰＩ２は、ポリイミド膜ＰＩ１の端部から後退して形成されている。言い換えれば、ポリイミド膜ＰＩ１とＰＩ２とは、階段状（ピラミッド状）に形成されている。即ち、ポリイミド膜ＰＩ１とＰＩ２との間に段差Ｓｔ２が形成される。また、言い換えれば、ポリイミド膜ＰＩ１とＰＩ２は、ポリイミド膜ＰＩ１の主面とポリイミド膜ＰＩ２の主面とがポリイミド膜ＰＩ２の側面を介して、段差Ｓｔ２を形成する積層絶縁膜である。
このように、ポリイミド膜ＰＩ１およびＰＩ２の積層構造を採用することで、実施の形態１で詳細に説明したように、インダクタＩａ、Ｉｂ間の絶縁膜の膜厚を大きくすることができる。これにより、インダクタＩａ、Ｉｂ間の絶縁耐圧を向上することができる。
さらに、ポリイミド膜ＰＩ１およびＰＩ２を、段差Ｓｔ１、Ｓｔ２を有するように、階段状に形成することで、実施の形態１で詳細に説明したように、ポリイミド膜ＰＩ１およびＰＩ２の成膜性を向上することができ、ポリイミド膜ＰＩ１およびＰＩ２の剥がれを低減することができる。
再配線ＲＷおよびインダクタＩａ上には、ポリイミド膜ＰＩ３が形成されている。ポリイミド膜ＰＩ３は、ポリイミド膜ＰＩ２の主面上に形成される。そして、ポリイミド膜ＰＩ３は、主面とこの主面と連なる側面を有する。また、ポリイミド膜ＰＩ３は、ポリイミド膜ＰＩ２の端部から後退して形成されている。言い換えれば、トランス形成領域２Ａにおいて、ポリイミド膜ＰＩ２とポリイミド膜ＰＩ３との間に段差Ｓｔ３が形成される。即ち、ポリイミド膜ＰＩ２の主面とポリイミド膜ＰＩ３の主面とがポリイミド膜ＰＩ３の側面を介して、段差Ｓｔ３を形成する。また、このポリイミド膜ＰＩ３は、主面とこの主面と連なる側面を有する。また、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部のポリイミド膜ＰＩ３を除去し、少なくとも層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出する開口部（谷部）ＯＡを形成している。
インダクタの構成については、前述したように、平面視において渦巻き状である導電性膜を用いることが好ましい。ここでは、図の中央に位置するパッド領域ＰＤ２の中心線に対称となるように２つの渦巻き状の導電性膜が配置されている（図３６、図３参照）。
［製法説明］
次いで、図３７および図３８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態１で説明した工程と同様の工程については、その詳細な説明を省略する。
図３７および図３８に示すように、半導体基板として、例えば、ＳＯＩ基板１を準備する。ＳＯＩ基板１は、シリコン単結晶（半導体膜）よりなる支持基板１ａと、この支持基板１ａ上に形成された絶縁層１ｂと、絶縁層１ｂ上に形成されたシリコン層１ｃとから構成されている。ＳＯＩ基板１は、周辺回路形成領域１Ａおよびトランス形成領域２Ａを有する。
次いで、ＳＯＩ基板１のシリコン層１ｃ中に素子分離絶縁膜ＳＴＩを形成する。この素子分離領域は、例えば、ＳＴＩ法を用いて実施の形態１の場合と同様に形成することができる。
例えば、ＳＯＩ基板１のシリコン層１ｃにフォトリソグラフィ技術およびエッチング技術を使用して、素子分離溝を形成する。次いで、ＳＯＩ基板１上に、素子分離溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ法などを用いて堆積し、素子分離溝以外の酸化シリコン膜を化学的機械的研磨法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込むことができる。
次いで、周辺回路形成領域１Ａに、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）を形成する。ＭＩＳＦＥＴの形成方法に制限はなく、例えば、実施の形態１と同様に、高濃度の不純物領域と低濃度の不純物領域とを有するＬＤＤ構造のソース・ドレイン領域（ＳＤ）を有するＭＩＳＦＥＴ（ＮＴ、ＰＴ）を形成することができる。
次いで、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）上を含むＳＯＩ基板１上に層間絶縁膜ＩＬ１を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。
次いで、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグＰ１を形成する。
次いで、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に第１層配線Ｍ１を形成する。
次いで、第１層配線Ｍ１上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ２を、ＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ２をパターニングすることにより、第１層配線Ｍ１上にコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ２中にプラグ（図示せず）を形成する。このプラグは、プラグＰ１と同様に形成することができる。
次いで、層間絶縁膜ＩＬ２および上記プラグ上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第２層配線Ｍ２を形成する。
次いで、第２層配線Ｍ２上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ３を、ＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ３をパターニングすることにより、第２層配線Ｍ２上にコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ３中にプラグＰ３を形成する。このプラグは、プラグＰ１と同様に形成することができる。
次いで、層間絶縁膜ＩＬ３および上記プラグ上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第３層配線Ｍ３を形成する。
ここで、トランス形成領域２Ａにおいては、下層のインダクタＩａを第３層配線Ｍ３と同層で形成する。即ち、上記積層膜をパターニングする際、トランス形成領域２Ａにおいては、前述した渦巻き状の導電性膜（インダクタＩａ）を形成する（図３７、図３８参照）。なお、この導電性膜（インダクタＩａ）は、下層の第２層配線Ｍ２とプラグＰ３を介して接続される（図３８参照）。
次いで、第３層配線Ｍ３（ここでは、最上層配線）および層間絶縁膜ＩＬ３上に、絶縁膜ＩＬ４ａを形成する。例えば、窒化シリコン膜をＣＶＤ法などで堆積することにより絶縁膜ＩＬ４ａを形成する。
次いで、絶縁膜ＩＬ４ａ上に、絶縁膜ＩＬ４ｂとして、例えば、感光性のポリイミド膜を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜を形成する。次いで、感光性のポリイミド膜（ＩＬ４ｂ）を、露光・現像することによりパッド領域ＰＤ１のポリイミド膜（ＩＬ４ｂ）を除去し、開口部（開口領域、第３層配線Ｍ３の露出部）を形成する。この後、熱処理を施し、ポリイミド膜（ＩＬ４ｂ）を硬化させる。このポリイミド膜（ＩＬ４ｂ）の膜厚は、例えば３〜１０μｍ程度である。次いで、絶縁膜ＩＬ４ａをエッチング除去することにより、パッド領域ＰＤ１の第３層配線Ｍ３を露出させる。これにより、パッド領域ＰＤ１に開口部を有し、絶縁膜ＩＬ４ａと絶縁膜ＩＬ４ｂの積層膜よりなる層間絶縁膜ＩＬ４が形成される。
次いで、パッド領域ＰＤ１を含む絶縁膜ＩＬ４ｂ上に、第１の絶縁膜（層間絶縁膜、耐圧確保用の絶縁膜、インダクタ間絶縁膜）として、感光性のポリイミド膜ＰＩ１を塗布する。このポリイミド膜ＰＩ１の膜厚は、例えば３〜１０μｍ程度である。ここで、絶縁膜ＩＬ４ｂは、トランス形成領域２Ａから周辺回路形成領域１Ａまで延在しているため、絶縁膜ＩＬ４ｂとポリイミド膜ＰＩ１との間に段差Ｓｔ１が形成される。
次いで、パッド領域ＰＤ１を含む絶縁膜ＩＬ４ｂおよびポリイミド膜ＰＩ１上に、第２の絶縁膜として、感光性のポリイミド膜ＰＩ２を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜ＰＩ２を形成する。次いで、感光性のポリイミド膜ＰＩ２を、露光・現像することにより、周辺回路形成領域１Ａのポリイミド膜ＰＩ２を除去する。この際、ポリイミド膜ＰＩ２をポリイミド膜ＰＩ１の端部から後退させる。これにより、ポリイミド膜ＰＩ１の端部が露出し、ポリイミド膜ＰＩ１とポリイミド膜ＰＩ２との間に段差Ｓｔ２が形成される。この後、熱処理を施し、ポリイミド膜ＰＩ２を硬化させる。このポリイミド膜ＰＩ１の膜厚は、例えば３〜１０μｍ程度である。また、ポリイミド膜ＰＩ２の後退量、言い換えれば、ポリイミド膜ＰＩ１の端部とポリイミド膜ＰＩ２の端部との距離（段差の幅、ステップの幅）は、例えば、５０μｍ〜１００μｍである。
このように、ポリイミド膜ＰＩ１およびＰＩ２を積層することで、インダクタ（Ｉａ、Ｉｂ）間の絶縁膜の膜厚を大きくすることができる。
さらに、ポリイミド膜ＰＩ１およびＰＩ２を、段差Ｓｔ１、Ｓｔ２を有するように、階段状に形成することで、実施の形態１において詳細に説明したように、露光不良による窪みの発生やポリイミド膜ＰＩ２の剥がれを低減することができる。
次いで、パッド領域ＰＤ１を含む絶縁膜ＩＬ４ｂ、ポリイミド膜ＰＩ１およびＰＩ２上に、例えばチタン（Ｔｉ）やクロム（Ｃｒ）膜からなるバリア膜（図示せず）をスパッタリング法などにより堆積し、さらに、バリア膜（図示せず）上に、電解メッキ用のＣｕシード層（図示せず）として銅の薄膜（銅膜）をスパッタリング法などで堆積する。
ここで、本実施の形態によれば、ポリイミド膜ＰＩ１、ＰＩ２の端部における窪みや剥がれが低減されているため、上記バリア膜（図示せず）やＣｕシード層ＳＥを被覆性良く形成することができる。
次いで、実施の形態１と同様に、Ｃｕシード層（図示せず）上に、インダクタＩｂおよび再配線ＲＷを形成する。さらに、インダクタＩｂおよび再配線ＲＷ上に、Ｎｉ膜およびＡｕ膜の積層膜（Ｎｉ／Ａｕ）よりなる下地金属膜ＵＭを形成する。
次いで、下地金属膜ＵＭ上を含むインダクタＩｂ、再配線ＲＷおよびポリイミド膜ＰＩ２等の上部に、絶縁膜（保護膜）として、感光性のポリイミド膜ＰＩ３を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜ＰＩ３を形成する。次いで、周辺回路形成領域１Ａのパッド領域ＰＤ２、トランス形成領域２Ａのパッド領域ＰＤ２および開口部ＯＡのパターン部が遮光されたレチクルをマスクとしてポリイミド膜ＰＩ３を露光する。
次いで、現像処理により、変質した領域以外（言い換えれば、レチクルの遮光領域）のポリイミド膜ＰＩ３を除去し、開口部（開口領域、下地金属膜ＵＭの露出部）を形成する。これにより、インダクタＩｂ上の下地金属膜ＵＭおよび再配線ＲＷ上の下地金属膜ＵＭが露出する。この下地金属膜ＵＭの露出領域がパッド領域ＰＤ２となる。また、この際、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部に開口部ＯＡを形成する。この開口部ＯＡの底部からは、層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出している。このように、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部のポリイミド膜ＰＩ３を除去し、少なくとも層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出する開口部（谷部）ＯＡを設ける。
この後、ＳＯＩ基板（ウエハ）１を切断（ダイシング）して複数のチップ（半導体チップ）に分離（個片化）する。なお、ダイシングの前に、ＳＯＩ基板１の裏面研削を行い、ＳＯＩ基板１を薄膜化してもよい。次いで、リードフレームのダイパッド上に半導体チップを搭載（接着）する（ダイボンディング）。このダイパッドの周囲にはリード（外部端子、端子）が設けられている。次いで、半導体チップ上のパッド領域ＰＤ２とリードとを、金線などからなるワイヤ（導線、導電性部材）で接続する（ワイヤボンディング、図３５参照）。
その後、必要に応じて、半導体チップやワイヤを覆うように封止樹脂（モールド樹脂）などで封止する（パッケージ化する）。
このように、本実施の形態においては、トランス形成領域２ＡのインダクタＩａ、Ｉｂ間に、ポリイミド膜ＰＩ１およびＰＩ２の積層膜を設けたので、インダクタＩａ、Ｉｂ間の絶縁膜厚を大きくすることができる。これにより、インダクタＩａ、Ｉｂ間の絶縁耐圧を向上させることができる。
また、ポリイミド膜ＰＩ１およびＰＩ２の積層膜において、ポリイミド膜ＰＩ２をポリイミド膜ＰＩ１の端部から後退させるように配置したので、露光不良による窪みの発生やポリイミド膜ＰＩ２の剥がれを低減することができる。
また、再配線ＲＷをポリイミド膜ＰＩ３で覆うことにより、再配線ＲＷを保護することができる。また、インダクタＩｂをポリイミド膜ＰＩ３で覆うことにより、インダクタＩｂを保護することができる。また、ポリイミド膜ＰＩ３をポリイミド膜ＰＩ２の端部から後退して形成し、ポリイミド膜の積層膜（ＰＩ１〜ＰＩ３）を、トランス形成領域２Ａにおいて、階段状（ピラミッド状）に形成することにより、次の効果を奏する。
図３８において、沿面距離（(creepage distance) ２つの導電性部分間の絶縁物の表面に沿った最短距離）を２点鎖線で表す。絶縁物で隔離することなく電気的絶縁を達成するためには、空間距離および沿面距離の双方を確保する必要がある。ここで、本実施の形態においては、絶縁膜（ＰＩ１〜ＰＩ３）を積層するときに段差（Ｓｔ１〜Ｓｔ３）を形成し、この段差を複数組み合わせて、高耐圧と低耐圧の電極間、即ち、周辺回路形成領域１Ａのパッド領域ＰＤ２とトランス形成領域２Ａのパッド領域ＰＤ２との間に、絶縁膜の多段の側壁により溝を形成し、高耐圧の領域と低耐圧の領域を分離している。これにより、沿面距離を稼ぐことができ、高耐圧の電気的絶縁状態を実現することができる。
また、本実施の形態においては、図３８の周辺回路形成領域１Ａに示すように、複数のパッド領域ＰＤ１を再配線ＲＷを用いてパッド領域ＰＤ２に引き出している。具体的には、複数のＭＩＳＦＥＴ（ＮＴ、ＰＴ）のソース電極（あるいはドレイン電極）を再配線ＲＷにより接続し、パッド領域ＰＤ２に引き出している。これにより、Ａｌなどよりなる下層の配線（Ｍ１〜Ｍ３）でパッド領域ＰＤ１を接続するよりも抵抗を下げることが可能となる。即ち、再配線ＲＷを構成するＣｕはＡｌより抵抗が低く、また、上層に位置する再配線ＲＷにおいては、配線を太く形成することができるため、配線抵抗を低下させることができる。また、図３６に示すように、再配線（帯状の直線）の中央部近傍にパッド領域ＰＤ２を設置することで、各々のＭＩＳＦＥＴ（ＮＴ、ＰＴ）のソース電極（あるいはドレイン電極）から電流を均等に、配分（あるいあは、収集）することが可能となり、これにより、各ＭＩＳＦＥＴにかかる負荷をより均一にすることが可能となる。
（実施の形態４）
実施の形態１〜３においては、トランス形成領域２ＡのインダクタＩａ、Ｉｂ間に、ポリイミド膜ＰＩ１およびＰＩ２の積層膜を設けたが、要求される耐圧が小さい場合には、インダクタＩａ、Ｉｂ間の絶縁膜の膜厚を小さくすることができる。この場合、インダクタＩａ、Ｉｂ間の絶縁膜を単層としてもよい。
［構造説明］
図３９〜図４１は、本実施の形態の半導体装置の構成を模式的に示す平面図または断面図である。図３９は、平面図、図４０は、図３９のＣ１−Ｃ２断面図、図４１は、図３９のＤ１−Ｄ２断面図に対応する。
図３９に示す半導体装置においては、チップＣＨ１とチップＣＨ２がワンパッケージ化されている。
チップＣＨ１は、上層のインダクタＩａと下層のインダクタ（図示せず）とからなるトランスを有する。このトランス形成領域は略矩形の領域であり、その外周には、段差Ｓｔ３が配置され、さらに、外周には段差Ｓｔ１が配置される。
チップＣＨ２も、上層のインダクタＩａと下層のインダクタ（図示せず）とからなるトランスを有する。このトランス形成領域は略矩形の領域であり、その外周には、段差Ｓｔ３が配置され、さらに、外周には段差Ｓｔ１が配置される。なお、各段差Ｓｔ１、Ｓｔ３については、断面図（図４０、図４１）を参照しながら追って詳細に説明する。
これらのチップＣＨ１、ＣＨ２のそれぞれの外周には、パッド領域ＰＤ２が配置されている。
また、チップＣＨ２においては、パッド領域ＰＤ１上を接続するように、再配線ＲＷが配置されている。さらに、この再配線ＲＷ上にパッド領域ＰＤ２が配置されている。
チップＣＨ１およびＣＨ２のパッド領域ＰＤ２は、ワイヤを介してリードと接続される（図３５参照）。
図４０および図４１を参照しながらさらに詳細に説明する。
本実施の形態の半導体装置の各チップＣＨ１、ＣＨ２は、ＳＯＩ基板を利用して形成される。例えば、図４０および図４１に示すように、チップＣＨ２は、周辺回路形成領域１Ａおよびトランス形成領域２Ａを有するＳＯＩ基板１上に形成される。
ＳＯＩ基板１は、支持基板１ａと、この支持基板１ａ上に形成された絶縁層１ｂと、絶縁層１ｂ上に形成された半導体層を有する。
周辺回路形成領域１Ａには、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）が形成されている。これらのＭＩＳＦＥＴ上には、層間絶縁膜ＩＬ１が形成され、この層間絶縁膜ＩＬ１上には、第１層配線Ｍ１が形成されている。ＭＩＳＦＥＴ（ＮＴ、ＰＴ）と第１層配線Ｍ１とは、プラグＰ１を介して接続されている。また、第１層配線Ｍ１上には、層間絶縁膜ＩＬ２を介して第２層配線Ｍ２が形成されている。この第１層配線Ｍ１と第２層配線Ｍ２とは、層間絶縁膜ＩＬ２中に形成されたプラグ（図示せず）を介して接続されている。また、第２層配線Ｍ２上には、層間絶縁膜ＩＬ３を介して第３層配線Ｍ３が形成されている。この第２層配線Ｍ２と第３層配線Ｍ３とは、層間絶縁膜ＩＬ３中に形成されたプラグＰ３を介して接続されている。
第３層配線Ｍ３上には、層間絶縁膜（絶縁膜、保護膜）ＩＬ４を介して再配線ＲＷが形成されている。層間絶縁膜ＩＬ４は、絶縁膜ＩＬ４ａと絶縁膜ＩＬ４ａ上の絶縁膜ＩＬ４ｂとの積層膜よりなる。この再配線ＲＷは、最上層配線（ここでは、第３層配線Ｍ３）の一部であるパッド領域ＰＤ１をチップの所望の領域（パッド領域ＰＤ２）まで引き出す配線（第４層配線Ｍ４ともいう）である。
トランス形成領域２Ａには、インダクタＩａとインダクタＩｂとを有するトランスが形成されている。下層のインダクタＩａは、第３層配線Ｍ３と同層に形成されている。下層のインダクタＩａは、下層の第２層配線Ｍ２とプラグＰ３を介して接続されている。即ち、インダクタＩａとこのインダクタＩａと接続される第２層配線Ｍ２とは、次の関係を有する。この第２層配線Ｍ２は、層間絶縁膜ＩＬ３と層間絶縁膜ＩＬ２との間に形成され、平面視でインダクタＩａと重なる配線である。また、断面視において、インダクタＩａは層間絶縁膜ＩＬ４で覆われており、インダクタＩａと第２層配線Ｍ２は層間絶縁膜ＩＬ３を貫通する複数のプラグ（接続部）Ｐ３を介して接続されている。
インダクタＩａ上には、層間絶縁膜ＩＬ４およびポリイミド膜ＰＩ１を介してインダクタＩｂが形成されている。ポリイミド膜ＰＩ１は、周辺回路形成領域１Ａには形成されていない。即ち、層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）とポリイミド膜ＰＩ１との間に段差Ｓｔ１が形成されている。ポリイミド膜ＰＩ１は、層間絶縁膜ＩＬ４の主面上に形成される。そして、ポリイミド膜ＰＩ１は、主面とこの主面と連なる側面を有する。よって、層間絶縁膜ＩＬ４の主面とポリイミド膜ＰＩ１の側面とにより段差Ｓｔ１が形成される。
このように、インダクタＩａの形成位置と再配線ＲＷの形成位置との間には、ポリイミド膜ＰＩ１の膜厚に相当する高低差があるが、インダクタＩａと再配線ＲＷとは、同じ材料（同じ工程）で形成されている。
再配線ＲＷおよびインダクタＩａ上には、ポリイミド膜ＰＩ３が形成されている。ポリイミド膜ＰＩ３は、ポリイミド膜ＰＩ１の主面上に形成される。そして、ポリイミド膜ＰＩ３は、主面とこの主面と連なる側面を有する。また、ポリイミド膜ＰＩ３は、ポリイミド膜ＰＩ１の端部から後退して形成されている。言い換えれば、トランス形成領域２Ａにおいて、ポリイミド膜ＰＩ１とポリイミド膜ＰＩ３との間に段差Ｓｔ３が形成される。即ち、ポリイミド膜ＰＩ１の主面とポリイミド膜ＰＩ３の主面とがポリイミド膜ＰＩ３の側面を介して、段差Ｓｔ３を形成する。このポリイミド膜ＰＩ３は、主面とこの主面と連なる側面を有する。また、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部のポリイミド膜ＰＩ３を除去し、少なくとも層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出する開口部（谷部）ＯＡを形成している。
インダクタの構成については、前述したように、平面視において渦巻き状である導電性膜を用いることが好ましい。ここでは、図の中央に位置するパッド領域ＰＤ２の中心線に対称となるように２つの渦巻き状の導電性膜が配置されている（図３９、図３参照）。
［製法説明］
次いで、図４０および図４１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態１で説明した工程と同様の工程については、その詳細な説明を省略する。
図４０および図４１に示すように、半導体基板として、例えば、ＳＯＩ基板１を準備する。ＳＯＩ基板１は、シリコン単結晶（半導体膜）よりなる支持基板１ａと、この支持基板１ａ上に形成された絶縁層１ｂと、絶縁層１ｂ上に形成されたシリコン層１ｃとから構成されている。ＳＯＩ基板１は、周辺回路形成領域１Ａおよびトランス形成領域２Ａを有する。
次いで、ＳＯＩ基板１のシリコン層１ｃ中に素子分離絶縁膜ＳＴＩを形成する。この素子分離絶縁膜は、例えば、ＳＴＩ法を用いて実施の形態１の場合と同様に形成することができる。
例えば、ＳＯＩ基板１のシリコン層１ｃにフォトリソグラフィ技術およびエッチング技術を使用して、素子分離溝を形成する。次いで、ＳＯＩ基板１上に、素子分離溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ法などを用いて堆積し、素子分離溝以外の酸化シリコン膜を化学的機械的研磨法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込むことができる。
次いで、周辺回路形成領域１Ａに、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）を形成する。ＭＩＳＦＥＴの形成方法に制限はなく、例えば、実施の形態１と同様に、高濃度の不純物領域と低濃度の不純物領域とを有するＬＤＤ構造のソース・ドレイン領域（ＳＤ）を有するＭＩＳＦＥＴ（ＮＴ、ＰＴ）を形成することができる。
次いで、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）上を含むＳＯＩ基板１上に層間絶縁膜ＩＬ１を形成する。例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。
次いで、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグＰ１を形成する。
次いで、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に第１層配線Ｍ１を形成する。
次いで、第１層配線Ｍ１上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ２を、ＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ２をパターニングすることにより、第１層配線Ｍ１上にコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ２中にプラグ（図示せず）を形成する。このプラグは、プラグＰ１と同様に形成することができる。
次いで、層間絶縁膜ＩＬ２および上記プラグ上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第２層配線Ｍ２を形成する。
次いで、第２層配線Ｍ２上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ３を、ＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ３をパターニングすることにより、第２層配線Ｍ２上にコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことにより層間絶縁膜ＩＬ３中にプラグＰ３を形成する。このプラグは、プラグＰ１と同様に形成することができる。
次いで、層間絶縁膜ＩＬ３および上記プラグ上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより上記プラグ上に第３層配線Ｍ３を形成する。
ここで、トランス形成領域２Ａにおいては、下層のインダクタＩａを第３層配線Ｍ３と同層で形成する。即ち、上記積層膜をパターニングする際、トランス形成領域２Ａにおいては、前述した渦巻き状の導電性膜（インダクタＩａ）を形成する（図４０、図４１参照）。なお、この導電性膜（インダクタＩａ）は、下層の第２層配線Ｍ２とプラグＰ３を介して接続される（図４１参照）。
次いで、第３層配線Ｍ３（ここでは、最上層配線）および層間絶縁膜ＩＬ３上に、絶縁膜ＩＬ４ａを形成する。例えば、窒化シリコン膜をＣＶＤ法など１〜４μｍ程度の膜厚で堆積することにより絶縁膜ＩＬ４ａを形成する。
次いで、絶縁膜ＩＬ４ａ上に、絶縁膜ＩＬ４ｂとして、例えば、感光性のポリイミド膜を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜を形成する。次いで、感光性のポリイミド膜（ＩＬ４ｂ）を、露光・現像することによりパッド領域ＰＤ１のポリイミド膜（ＩＬ４ｂ）を除去し、開口部（開口領域、第３層配線Ｍ３の露出部）を形成する。この後、熱処理を施し、ポリイミド膜（ＩＬ４ｂ）を硬化させる。このポリイミド膜（ＩＬ４ｂ）の膜厚は、例えば３〜１０μｍ程度である。次いで、絶縁膜ＩＬ４ａをエッチング除去することにより、パッド領域ＰＤ１の第３層配線Ｍ３を露出させる。これにより、パッド領域ＰＤ１に開口部を有し、絶縁膜ＩＬ４ａと絶縁膜ＩＬ４ｂの積層膜よりなる層間絶縁膜ＩＬ４が形成される。
次いで、パッド領域ＰＤ１を含む絶縁膜ＩＬ４ｂ上に、第１の絶縁膜（層間絶縁膜、耐圧確保用の絶縁膜、インダクタ間絶縁膜）として、感光性のポリイミド膜ＰＩ１を塗布する。このポリイミド膜ＰＩ１の膜厚は、例えば１１μｍ程度である。ここで、絶縁膜ＩＬ４ｂは、トランス形成領域２Ａから周辺回路形成領域１Ａまで延在しているため、絶縁膜ＩＬ４ｂとポリイミド膜ＰＩ１との間に段差Ｓｔ１が形成される。
次いで、実施の形態１と同様に、インダクタＩｂおよび再配線ＲＷを形成する。さらに、インダクタＩｂおよび再配線ＲＷ上に、Ｎｉ膜およびＡｕ膜の積層膜（Ｎｉ／Ａｕ）よりなる下地金属膜ＵＭを形成する。
次いで、下地金属膜ＵＭ上を含むインダクタＩｂ、再配線ＲＷおよびポリイミド膜ＰＩ１等の上部に、絶縁膜（保護膜）として、感光性のポリイミド膜ＰＩ３を塗布する。例えば、ＳＯＩ基板１の表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜ＰＩ３を形成する。次いで、周辺回路形成領域１Ａのパッド領域ＰＤ２、トランス形成領域２Ａのパッド領域ＰＤ２および開口部ＯＡのパターン部が遮光されたレチクルをマスクとしてポリイミド膜ＰＩ３を露光する。
次いで、現像処理により、変質した領域以外（言い換えれば、レチクルの遮光領域）のポリイミド膜ＰＩ３を除去し、開口部（開口領域、下地金属膜ＵＭの露出部）を形成する。これにより、インダクタＩｂ上の下地金属膜ＵＭおよび再配線ＲＷ上の下地金属膜ＵＭが露出する。この下地金属膜ＵＭの露出領域がパッド領域ＰＤ２となる。また、この際、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部に開口部ＯＡを形成する。この開口部ＯＡの底部からは、層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出している。このように、周辺回路形成領域１Ａとトランス形成領域２Ａとの境界部のポリイミド膜ＰＩ３を除去し、少なくとも層間絶縁膜ＩＬ４（絶縁膜ＩＬ４ｂ）が露出する開口部（谷部）ＯＡを設ける。
この後、ＳＯＩ基板（ウエハ）１を切断（ダイシング）して複数のチップ（半導体チップ）に分離（個片化）する。なお、ダイシングの前に、ＳＯＩ基板１の裏面研削を行い、ＳＯＩ基板１を薄膜化してもよい。次いで、リードフレームのダイパッド上に半導体チップを搭載（接着）する（ダイボンディング）。このダイパッドの周囲にはリード（外部端子、端子）が設けられている。次いで、半導体チップ上のパッド領域ＰＤ２とリードとを、金線などからなるワイヤ（導線、導電性部材）で接続する（ワイヤボンディング、図３５参照）。
その後、必要に応じて、半導体チップやワイヤを覆うように封止樹脂（モールド樹脂）などで封止する（パッケージ化する）。
このように、本実施の形態においては、トランス形成領域２ＡのインダクタＩａ、Ｉｂ間に、ポリイミド膜ＰＩ１の単層を設ける。
また、本実施の形態においては、再配線ＲＷをポリイミド膜ＰＩ３で覆うことにより、再配線ＲＷを保護することができる。また、インダクタＩｂをポリイミド膜ＰＩ３で覆うことにより、インダクタＩｂを保護することができる。また、ポリイミド膜ＰＩ３をポリイミド膜ＰＩ１の端部から後退して形成し、ポリイミド膜の積層膜（ＰＩ１、ＰＩ３）を、トランス形成領域２Ａにおいて、階段状（ピラミッド状）に形成することにより、次の効果を奏する。
図４１において、沿面距離（(creepage distance) ２つの導電性部分間の絶縁物の表面に沿った最短距離）を２点鎖線で表す。絶縁物で隔離することなく電気的絶縁を達成するためには、空間距離および沿面距離の双方を確保する必要がある。ここで、本実施の形態においては、絶縁膜（ＰＩ１、ＰＩ３）を積層するときに段差（Ｓｔ１、Ｓｔ３）を形成し、この段差を複数組み合わせて、高耐圧と低耐圧の電極間、即ち、周辺回路形成領域１Ａのパッド領域ＰＤ２とトランス形成領域２Ａのパッド領域ＰＤ２との間に、絶縁膜の多段の側壁により溝を形成し、高耐圧の領域と低耐圧の領域を分離している。これにより、沿面距離を稼ぐことができ、高耐圧の電気的絶縁状態を実現することができる。
また、本実施の形態においては、図４０の周辺回路形成領域１Ａに示すように、複数のパッド領域ＰＤ１を再配線ＲＷを用いてパッド領域ＰＤ２に引き出している。具体的には、複数のＭＩＳＦＥＴ（ＮＴ、ＰＴ）のソース電極（あるいはドレイン電極）を再配線ＲＷにより接続し、パッド領域ＰＤ２に引き出している。これにより、Ａｌなどよりなる下層の配線（Ｍ１〜Ｍ３）でパッド領域ＰＤ１を接続するよりも抵抗を下げることが可能となる。即ち、再配線ＲＷを構成するＣｕはＡｌより抵抗が低く、また、上層に位置する再配線ＲＷにおいては、配線を太く形成することができるため、配線抵抗を低下させることができる。また、図３９に示すように、再配線（帯状の直線）の中央部近傍にパッド領域ＰＤ２を設置することで、各々のＭＩＳＦＥＴ（ＮＴ、ＰＴ）のソース電極（あるいはドレイン電極）から電流を均等に、配分（あるいは、収集）することが可能となり、これにより、各ＭＩＳＦＥＴにかかる負荷をより均一にすることが可能となる。
（実施の形態５）
実施の形態１〜４で説明した半導体装置の適用箇所に制限はなく、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を無線伝達する装置に広く適用可能である。ここでは、適用装置として、３相モータを例に説明する。図４２は、本実施の形態における３相モータの回路図を示す図である。
図４２に示すモータＭは、いわゆる３相モータであり、Ｕ相、Ｖ相、Ｗ相の入力を持つ。この回路においては、電源からの入力電圧を昇圧回路ＢＣにより昇圧し、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲート型バイポーラトランジスタ）を利用して、所望の周波数の交流に変え、モータＭの回転数を可変速制御することが可能である。
各ＩＧＢＴは、ＩＧＢＴ制御回路（ＩＧＢＴ Ｄｒｉｖｅｒ）に接続され、制御される。また、ＩＧＢＴ制御回路（ＩＧＢＴ Ｄｒｉｖｅｒ）は、アイソレーター（ｉｓｏｌａｔｏｒ）を介してマイコンＭＣに接続されている。
ここで、図４２のうち、アイソレーター（ｉｓｏｌａｔｏｒ）から左側、言い換えれば、アイソレータからマイコンＭＣ側は、低電圧領域ＬＣである。即ち、低電圧（例えば、５０Ｖ以下）の電圧で駆動可能な回路を有する。これに対し、図４２のうち、アイソレーター（ｉｓｏｌａｔｏｒ）から右側、言い換えれば、アイソレータからモータＭ側は、高電圧領域ＨＣである。即ち、高電圧（例えば、交流実行値１００Ｖｒｍｓ以上）の電圧で駆動される回路を有する。
このように、低電圧領域ＬＣおよび高電圧領域ＨＣの間に、アイソレーター（ｉｓｏｌａｔｏｒ）として、実施の形態１、２で説明したトランス（インダクタＩａ、Ｉｂ、Ｉ１〜Ｉ４）を組み込むことができる。特に、実施の形態１、２の半導体装置によれば、トランス（インダクタＩａ、Ｉｂ、Ｉ１〜Ｉ４）の他、周辺回路を構成する各種素子（例えば、ＭＩＳＦＥＴ）を同一チップ内またはパッケージ内に内蔵することができる。よって、例えば、図４２に示す、アイソレータ（ｉｓｏｌａｔｏｒ）およびＩＧＢＴ制御回路（ＩＧＢＴ Ｄｒｉｖｅｒ）を同一チップ内または同一パッケージ内に内蔵することができる。もちろん、低電圧領域ＬＣ側のチップと高電圧領域ＨＣ側のチップとを別チップとし、これらの間をいずれかに内蔵されたトランスを介して接続するとともに、低電圧領域ＬＣ側のチップにマイコンＭＣを内蔵し、また、高電圧領域ＨＣ側のチップにＩＧＢＴ等の高電圧で駆動される回路を内蔵してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、実施の形態１においては、第１層配線Ｍ１〜第３層配線Ｍ３をパターニングにより形成したが、層間絶縁膜中に設けた配線溝に導電性膜を埋め込む、いわゆる“ダマシン法”を用いて第１層配線Ｍ１〜第３層配線Ｍ３を形成してもよい。
また、実施の形態１においては、インダクタ（Ｉａ、Ｉｂ）間の絶縁膜をポリイミド膜の積層膜（ＰＩ１、ＰＩ２）で構成したが、他の絶縁膜を用いてもよい。但し、ポリイミド膜は、絶縁耐圧に優れるため、インダクタ（Ｉａ、Ｉｂ）間に用いて好適である。また、ポリイミド膜は、塗布成膜が可能であり、感光性を持たせることも容易であるため、ポリイミド膜を用いることで、簡易な工程で半導体装置を形成することができる。
また、実施の形態１においては、インダクタ（Ｉａ、Ｉｂ）間のポリイミド膜の積層膜（ＰＩ１、ＰＩ２）を２層構造としたが、２層以上のポリイミド膜を積層してもよい。この際、各ポリイミド膜を階段状（ピラミッド状）に積層する。
また、実施の形態１においては、インダクタ（Ｉａ、Ｉｂ）間のポリイミド膜の積層膜（ＰＩ１、ＰＩ２）の端部をそれぞれテーパー形状としたが、これに限られるものではない。但し、各ポリイミド膜の側面がテーパー形状、即ち、各ポリイミド膜の側面と基板の表面との角度が９０°以下となるようにすることが好ましい。このように、各ポリイミド膜の側面をテーパー形状とすることで、各ポリイミド膜の端部での剥がれをさらに低減し、また、Ｃｕシード層（ＳＥ）の段切れを効果的に低減することができる。
また、実施の形態１においては、ＳＯＩ基板を例に説明したが、いわゆる“バルク基板”を用いてもよい。但し、ＳＯＩ基板の上方にポリイミド膜を積層した場合、ＳＯＩ基板の反りを緩和する方向にポリイミド膜の膜応力が働く。これにより、ＳＯＩ基板の平坦性が向上するため、実施の形態１の半導体装置は、ＳＯＩ基板を用いた半導体装置に適用してより効果的である。
１ ＳＯＩ基板
１ａ 支持基板
１Ａ 周辺回路形成領域
１ｂ 絶縁層
１ｃ シリコン層
２Ａ トランス形成領域
ＢＣ 昇圧回路
ＣＨ１ チップ
ＣＨ２ チップ
ＤＰ１ ダイパッド
ＤＰ２ ダイパッド
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＨＣ 高電圧領域
Ｉ１ インダクタ
Ｉ２ インダクタ
Ｉ３ インダクタ
Ｉ４ インダクタ
Ｉａ インダクタ
Ｉｂ インダクタ
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ４ａ 絶縁膜
ＩＬ４ｂ 絶縁膜
ＬＣ 低電圧領域
Ｌｏｇｉｃ 論理回路
Ｍ モータ
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＭＣ マイコン
ＮＴ ｎチャネル型のＭＩＳＦＥＴ
ＯＡ 開口部
Ｐ１ プラグ
ＰＣ 周辺回路
ＰＤ１ パッド領域
ＰＤ２ パッド領域
ＰＩ ポリイミド膜
ＰＩ１ ポリイミド膜
ＰＩ２ ポリイミド膜
ＰＩ３ ポリイミド膜
ＰＩ１ａ ポリイミド膜
ＰＩ１ｂ ポリイミド膜
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＴ ｐチャネル型のＭＩＳＦＥＴ
ＲＤ リード
ＲＥ１ レチクル
ＲＥ２ レチクル
ＲＥ３ レチクル
ＲＥ４ レチクル
ＲＥ５ レチクル
ＲＷ 再配線
Ｒｘ 受信回路
ＳＤ ソース・ドレイン領域
ＳＥ Ｃｕシード層
Ｓｔ１ 段差
Ｓｔ２ 段差
Ｓｔ３ 段差
ＳＴＩ 素子分離絶縁膜
ＳＷ サイドウォール膜
Ｔｘ 送信回路
ＵＭ 下地金属膜
Ｗ ワイヤ

Claims (20)

  1. 主面を有する半導体基板と、
    前記主面上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第１コイルと、
    前記第１コイルの上に形成され、第１主面と前記第１主面と連なる第１側面を有する第２絶縁膜と、
    前記第２絶縁膜の前記第１主面上に形成され、第２主面と前記第２主面に連なる第２側面を有する第３絶縁膜と、
    前記第３絶縁膜の前記第２主面の上に形成された第２コイルとを有し、
    前記第２絶縁膜と前記第３絶縁膜とが、前記第１主面と前記第２主面とが前記第２側面を介して、第１段差を形成する積層絶縁膜であって、
    断面視において、前記第２絶縁膜の前記第１側面から前記第３絶縁膜の前記第２側面までの前記第１主面の延在方向における距離は、前記第２絶縁膜の前記第１主面から前記第３絶縁膜の前記第２主面までの前記半導体基板の膜厚方向における距離よりも大きいことを特徴とする半導体装置。
  2. 前記第２絶縁膜および前記第３絶縁膜は、有機絶縁膜である請求項１記載の半導体装置。
  3. 前記主面上と前記第１絶縁膜の間に形成された第４絶縁膜と、
    前記第１絶縁膜と前記第４絶縁膜の間に形成され、平面視で前記第１コイルと重なる第１配線とを有し、
    断面視において、前記第１コイルと前記第１配線は前記第１絶縁膜を貫通する複数の接続部を介して接続されていることを特徴とする請求項１記載の半導体装置。
  4. 前記半導体装置は、第１領域と第２領域とを有し、
    前記第２領域には、
    前記第１コイルと、
    前記積層絶縁膜と、
    前記第２コイルとが形成され、
    前記第１領域には、
    前記第１絶縁膜上に形成された第２配線と、
    前記第２配線上の第５絶縁膜の開口部から前記第２配線が露出した第１パッドと、
    前記第１パッドおよび前記第５絶縁膜上に延在するように形成された第１導電膜と前記第１導電膜上に形成された第２導電性膜よりなる第３配線とが形成されている請求項３記載の半導体装置。
  5. 前記主面に形成された複数の能動素子を有し、平面視で前記第１領域と前記複数の能動素子とが重なることを特徴とする請求項４記載の半導体装置。
  6. 前記第２コイル上に形成された第６ａ絶縁膜と前記第３配線上に形成された第６ｂ絶縁膜を有し、
    前記第２領域の前記第６ａ絶縁膜と前記第１領域の前記第６ｂ絶縁膜との境界部には、前記第５絶縁膜を底部とする溝部を有しており、
    前記溝部は、前記第１段差を有しており、
    前記第１段差は、平面視において前記第１および第２コイルを取り囲むように配置されていることを特徴とする請求項４記載の半導体装置。
  7. 前記第３絶縁膜の前記第２主面上に形成され、第３主面と前記第３主面に連なる第３側面を有する前記第６ａ絶縁膜を有し、
    前記第３絶縁膜と前記第６ａ絶縁膜とが、前記第２主面と前記第３主面とが前記第３側面を介して、第２段差を形成する積層絶縁膜であることを特徴とする請求項６記載の半導体装置。
  8. 前記第２絶縁膜、前記第３絶縁膜、および前記第６ａ絶縁膜と前記第６ｂ絶縁膜からなる第６絶縁膜は、有機絶縁膜である請求項７記載の半導体装置。
  9. 前記第６ａ絶縁膜は、前記第３絶縁膜の前記第２主面と対向する面とは反対側の第１表面を有しており、
    前記第６ｂ絶縁膜は、前記基板の前記主面と対向する面とは反対側の第２表面を有しており、
    前記主面から前記第１表面までの距離は、前記基板の膜厚方向において前記主面から前記第２表面までの距離よりも大きい請求項８記載の半導体装置。
  10. 前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体膜とを有するＳＯＩ基板である請求項８記載の半導体装置。
  11. 前記第２配線を複数有し、
    前記第３配線は、前記複数の第２配線のそれぞれの露出領域である前記第１パッドを２以上接続する請求項４記載の半導体装置。
  12. （ａ）半導体基板の上方の第１絶縁膜上に第１コイルを形成する工程と、
    （ｂ）前記第１コイルの上方に積層絶縁膜を形成する工程であって、
    （ｂ１）前記第１絶縁膜の上方に第２絶縁膜を形成する工程と、
    （ｂ２）前記第２絶縁膜上に第３絶縁膜を形成する工程であって、前記第２絶縁膜との間に段差を有するように第３絶縁膜を形成する工程と、を有する工程と、
    （ｃ）前記積層絶縁膜上に第２コイルを形成する工程と、
    を有し、
    断面視において、前記第２絶縁膜の第１主面と連なる第１側面から前記第３絶縁膜の第２主面と連なる第２側面までの前記第１主面の延在方向における距離は、前記第２絶縁膜の前記第１主面から前記第３絶縁膜の前記第２主面までの前記半導体基板の膜厚方向における距離よりも大きくすることを特徴とする半導体装置の製造方法。
  13. 前記第２絶縁膜および前記第３絶縁膜は、感光性の有機絶縁膜である請求項１２記載の半導体装置の製造方法。
  14. 前記（ｃ）工程は、
    （ｃ１）前記積層絶縁膜上に給電層を形成する工程と、
    （ｃ２）前記給電層上にフォトレジスト膜を形成する工程と、
    （ｃ３）前記フォトレジスト膜の前記第２コイルの形成予定領域に開口部を形成する工程と、
    （ｃ４）前記開口部内に前記給電層上からメッキ膜を成長させる工程と、
    を有する請求項１２記載の半導体装置の製造方法。
  15. （ｄ）前記第２コイル上に第４絶縁膜を形成する工程を有する請求項１２記載の半導体装置の製造方法。
  16. （ａ）半導体基板の第１領域に能動素子を形成する工程と、
    （ｂ）前記半導体基板の前記第１領域に配線を形成し、前記半導体基板の第２領域に第１コイルを形成する工程と、
    （ｃ）前記配線および前記第１コイル上に第１絶縁膜を形成する工程と、
    （ｄ）前記半導体基板の前記第２領域の前記第１コイル上の前記第１絶縁膜上に積層絶縁膜を形成する工程であって、
    （ｄ１）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
    （ｄ２）前記第２絶縁膜上に第３絶縁膜を形成する工程であって、前記第２絶縁膜との間に段差を有するように第３絶縁膜を形成する工程と、を有する工程と、
    （ｅ）前記積層絶縁膜上に第２コイルを形成し、前記配線上の前記第１絶縁膜を開口した第１パッド領域から前記第１絶縁膜上に延在する再配線を形成する工程と、
    を有し、
    断面視において、前記第２絶縁膜の第１主面と連なる第１側面から前記第３絶縁膜の第２主面と連なる第２側面までの前記第１主面の延在方向における距離は、前記第２絶縁膜の前記第１主面から前記第３絶縁膜の前記第２主面までの前記半導体基板の膜厚方向における距離よりも大きくすることを特徴とする半導体装置の製造方法。
  17. 前記（ｅ）工程は、
    （ｅ１）前記第１絶縁膜および前記積層絶縁膜上に給電層を形成する工程と、
    （ｅ２）前記給電層上にフォトレジスト膜を形成する工程と、
    （ｅ３）前記フォトレジスト膜の前記第２コイルの形成予定領域に第１開口部を形成する工程と、
    （ｅ４）前記フォトレジスト膜の前記再配線の形成予定領域に第２開口部を形成する工程と、
    （ｅ５）前記第１開口部および前記第２開口部内に前記給電層上からメッキ膜を成長させる工程と、
    を有する請求項１６記載の半導体装置の製造方法。
  18. （ｆ）前記第２コイルおよび前記再配線上に第４絶縁膜を形成する工程を有する請求項１７記載の半導体装置の製造方法。
  19. （ｇ）前記第４絶縁膜を除去することにより、前記再配線上に第２パッド領域を形成する工程を有する請求項１８記載の半導体装置の製造方法。
  20. 前記（ｇ）工程において、
    前記第１領域と前記第２領域との境界部の前記第４絶縁膜を除去する請求項１９記載の半導体装置の製造方法。
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