JP4391263B2 - 半導体素子、その製造方法及びその半導体素子を用いた高周波集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 73
- 238000000034 method Methods 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000010410 layer Substances 0.000 claims description 112
- 239000003990 capacitor Substances 0.000 claims description 70
- 238000000605 extraction Methods 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 46
- 229910052751 metal Inorganic materials 0.000 claims description 33
- 239000002184 metal Substances 0.000 claims description 33
- 239000011229 interlayer Substances 0.000 claims description 29
- 230000003321 amplification Effects 0.000 claims description 20
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 230000001681 protective effect Effects 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 7
- 238000009966 trimming Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101150062589 PTGS1 gene Proteins 0.000 description 1
- 101150000187 PTGS2 gene Proteins 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
この発明は、半導体素子、その製造方法及びその半導体素子を用いた高周波集積回路に関するものである。
近年、移動通信等の用途で、マイクロ波を利用した装置が広く普及しており、その装置に搭載されるマイクロ波集積回路（ＭＩＣ：Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の開発が進んでいる。ＭＩＣの中で、半導体基板上に能動素子と受動素子とが同時に作り込まれるモノリシックＭＩＣ（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ ＭＩＣ）は、半導体プロセスにより大量かつ均一に製造できるため、生産性及び再現性にすぐれる、小型化や軽量化が容易である、などの利点を有している。
インダクタ素子（以下、単にインダクタと称することもある。）は、電気回路の重要な構成要素であり、電気回路の構成上しばしば不可欠となる場合がある。インダクタの中でスパイラルインダクタは、ＭＭＩＣに集積可能であるため、半導体基板上に作成されるインダクタとして一般的な素子である。
図２１を参照してスパイラルインダクタの従来例について説明する。図２１（Ａ）は、ＳＯＩ基板上に設けられた従来のスパイラルインダクタを上側から見た概略的平面図である。図２１（Ｂ）は、図２１（Ａ）に示したＡ−Ａ線に沿って取って示した断面図である。図２１（Ｃ）は、図２１（Ａ）に示したＣ−Ｃ線に沿って取って示した断面図である。支持基板２１３と絶縁層２１６の間に絶縁性の埋め込み酸化膜２１５が存在している。絶縁層２１６にスパイラルインダクタ２１１の電極が形成されている。スパイラルインダクタ２１１の電極は、第１入出力電極２３１、スパイラル電極２２１、スパイラル電極用取り出し電極２４３、及び第２入出力電極２３３がこの順に電気的に接続されて構成されている。スパイラル電極２２１は、渦巻き螺旋状に形成されている。
このスパイラルインダクタは、例えば、高周波回路の入出力部のインピーダンス調整のために利用されている（例えば、特許文献１参照）。高周波回路においては、このインピーダンス調整の精度が、高周波回路全体の特性を大きく左右する。
スパイラルインダクタ２１１の特性をシミュレーションによって得るためには、図２１に示されるようなスパイラルインダクタ２１１の構造から、３次元シミュレーションを行うことが可能であるが、この３次元シミュレーションは、莫大な時間を要する。このことから、通常、簡易的な等価回路を組み、この等価回路に対し、回路シミュレーションを実施する。図２２に、回路シミュレーションのためのスパイラルインダクタ２１１の等価回路モデルを示す。図２２において、Ｒｓ２１、Ｌｓ２１、Ｃｓ２１は、それぞれスパイラル電極２２１の抵抗の値、インダクタンスの値、キャパシタンスの値である。Ｃｉｎｓ２１及びＣｉｎｓ２２は絶縁層２１６のキャパシタンスの値、Ｃｏｘ２１及びＣｏｘ２２は埋め込み酸化膜２１５のキャパシタンスの値、Ｃｓｕｂ２１及びＣｓｕｂ２２は支持基板２１３のキャパシタンスの値、及び、Ｒｓｕｂ２１及びＲｓｕｂ２２は支持基板２１３の抵抗の値を示している。なお、スパイラルインダクタ２１１を構成する電極と接地点（ＧＮＤと称する。）との間は、スパイラルインダクタ２１１を構成する電極の各部分からＧＮＤに対して複数の経路により接続されているように考えられる。
図２２は、第１入出力電極２３１とスパイラル電極２２１との間、及び第２入出力電極２３３とスパイラル電極２２１との間の２箇所のみから、基板２１３に接続されている等価回路モデルを示している。
スパイラルインダクタ２１１のインダクタンスの値Ｌｓ２１は、一般的に、スパイラル電極２２１の大きさや巻数などによって決められる。しかし、スパイラルインダクタ２１１全体で考えた場合には、スパイラル電極２２１につながるスパイラルインダクタ２１１内部及び外部配線のインダクタンスの影響を受けたりするなど、インダクタンスの値Ｌｓ２１はある程度の偏差を有する。
このため、スパイラルインダクタ２１１の形成後に、インダクタンスの値Ｌｓ２１を調整できるような、可変スパイラルインダクタが提案されている（例えば、特許文献２、３、４参照）。
図２３及び図２４を参照して、可変スパイラルインダクタの従来例について説明する（特許文献２）。図２３は、この可変スパイラルインダクタの等価回路モデルを示す。図２３に示す等価回路は、図２２に示す等価回路とは、スパイラル電極３２１を構成する部分だけが異なっていて、その他の構成部分は、図２２を参照して説明した構成と同じ構成である。可変スパイラルインダクタは、スパイラル電極３２１の抵抗の値Ｒｓ３１、インダクタンスの値Ｌｓ３１、及びキャパシタンスの値Ｃｓ３１を調整する回路である。
図２４は、可変スパイラルインダクタ３１１を上側から見た概略的平面図である。断面図については、図２１（Ｂ）と同様なので、断面の図示及びその説明は省略する。可変スパイラルインダクタ３１１の電極は、第１入出力電極３３１、第１スパイラル電極３２１ａ、トリミング部３２３、第２スパイラル電極３２１ｂ、及び第２入出力電極３３３がこの順に電気的に接続されて構成される。第１スパイラル電極３２１ａ、トリミング部３２３、及び第２スパイラル電極３２１ｂがスパイラル電極３２１を構成している。トリミング部３２３は、トリミング電極３２３ａ〜３２３ｅで構成されている。トリミング電極３２３ａ〜３２３ｅの各々が、第１スパイラル電極３２１ａと第２スパイラル電極３２１ｂとを接続するように形成されている。トリミング電極３２３ａ〜３２３ｅを、レーザビームを照射するなどして順に一本ずつ切断することにより、可変スパイラルインダクタ３１１のインダクタンスの値が変化する。
特開２００２−１２４６３８号公報（段落００２４〜００２６及び図１）
特開２００１−２９１６１５号公報
特開２００１−２９１６１６号公報
特開２００３−１７９１４６号公報
しかしながら、上述の従来例の可変スパイラルインダクタは、そのインダクタンスの値を電極の切断という物理的な方法で調整するため、時間やコストがかかることに加えて、高精度のインダクタンスの調整が困難である。高精度にインダクタンスの調整を行うためには、物理的な調整ではなく、電圧制御で調整可能な可変スパイラルインダクタを集積回路上に作り込むことが重要である。しかし、これまで容易なインダクタンス調整方法は提案されていない。このため、高周波回路の受信回路部や送信回路部への利用も限られていて、例えば、高周波回路の受信回路部では、入出力信号のインピーダンス整合をとるのが困難である。また、高周波回路の送信回路部では、発振周波数の可変範囲を広くするのが困難である。
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、半導体素子として、電圧制御で調整可能な可変スパイラルインダクタ、その製造方法、及び可変スパイラルインダクタを用いた高周波集積回路を提供することである。
上述した目的を達成するために、この発明の半導体素子は、容量可変部とインダクタ部とを備えて構成される。容量可変部は、絶縁性の基板上に、第１及び第２制御電極を備えた可変容量ダイオードが設けられて構成される。
可変容量ダイオードが形成された容量可変部上に、インダクタ部が形成されている。インダクタ部は、可変容量ダイオード上に設けられた絶縁層に形成されている。容量可変部上に設けられた絶縁層の上側に第１及び第２入出力電極、並びに、第１及び第２制御用入出力電極がそれぞれ露出して設けられている。さらに、絶縁層内に第１入出力電極と第２入出力電極とを電気的に接続する渦巻き螺旋状のスパイラル電極、第１制御電極と第１制御用入出力電極との間をそれぞれ電気的に接続する第１制御用取り出し電極、及び第２制御電極と第２制御用入出力電極との間をそれぞれ電気的に接続する第２制御用取り出し電極が設けられている。
上述した半導体素子の実施に当たり、絶縁性の基板として、半導体集積回路に用いられるシリコン‐オン‐インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、シリコン‐オン‐サファイア（ＳＯＳ：Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板を用いるのが好適である。
上述した半導体素子の実施の好適実施例によれば、可変容量ダイオードとして、ＰＮ接合ダイオード又は、ＭＯＳダイオードとするのが良い。
また、この発明の半導体素子の好適実施例によれば、容量可変部は、第１制御電極上に第１制御電極と電気的に接続された第１金属電極、絶縁体層、及び、第２制御電極に電気的に接続された第２金属電極を順に積層して構成されたＭＩＭ(Metal-Insulator-Metal)容量を含むのが良い。
また、この発明の半導体素子の他の好適実施例によれば、容量可変部は、第１制御電極上に第１制御電極と電気的に接続された第１多結晶シリコン電極、絶縁体層、及び、第２制御電極に電気的に接続された第２多結晶シリコン電極を順に積層して構成されたＰＩＰ(Polysilicon-Insulator-Polysilicon)容量を含むのが良い。
上述した目的を達成するために、この発明の半導体素子の製造方法は、以下の工程を含んで構成される。先ず、絶縁層上に、ゲート領域と高濃度拡散領域とを備える半導体層が設けられている半導体基板を用意する。次に第１イオン注入工程により、半導体層をｎ−導電型半導体層に変えるために第１イオンをドープする。次に、半導体層のゲート領域上にゲート酸化膜を形成した後に、ゲート酸化膜上に第１制御電極を形成する。次に、第１制御電極をマスクとした第２イオン注入工程により、半導体層の高濃度拡散領域をｎ＋導電型領域に変えるために第２イオンをドープする。ｎ＋導電型領域上に第２制御電極を設けて可変容量ダイオードを形成する。
可変容量ダイオードが形成された後に、第１絶縁層を可変容量ダイオード上に設ける。次に、第１絶縁層上に、層間電極を設けて、第１絶縁層及び層間電極上に第２絶縁層を設ける。次に、第２絶縁層上にスパイラル電極を設けて、さらに、第１及び第２絶縁層にスパイラル電極用開口部、第１及び第２制御用開口部を設ける。
次に、第１制御用開口部に第１制御用取り出し電極を設け、第２制御用開口部に第２制御用取り出し電極を設け、及び、スパイラル電極用開口部に層間電極と電気的に接続する電極を設けてスパイラル電極取り出し電極とする。その後、第２絶縁層上に、スパイラル電極取り出し電極と電気的に接続するようにスパイラル電極を設けるとともに、スパイラル電極及びスパイラル電極取り出し電極を経て電気的に接続される、第１入出力電極及び第２入出力電極と、第１制御用取り出し電極と電気的に接続される第１制御用入出力電極と、第２制御用取り出し電極と電気的に接続される第２制御用入出力電極とを設ける。
次に、第２絶縁層上に保護膜を設けた後、保護膜に２以上の開口部を設けて、第１入出力電極、第２入出力電極、ゲート入出力電極、及び可変容量制御用入出力電極を露出させる。
上述した半導体素子製造方法の実施に当たり、可変容量ダイオードを形成する工程に続いて、第１制御電極と第２制御電極とを電気的に接続し、第１制御電極上に位置する固定容量を設けるのが良い。
上述した半導体素子製造方法の好適実施例によれば、固定容量を第１金属電極、絶縁体層、及び第２金属電極の順に形成して積層構造を設けるのが良い。
上述した半導体素子製造方法の他の好適実施例によれば、固定容量を第１多結晶シリコン電極、絶縁体層、及び第２多結晶シリコン電極の順に形成して積層構造を設けるのが良い。
上述した目的を達成するために、この発明の高周波集積回路は、初段カスコード増幅部と微分カスコード増幅部を備えている。
初段カスコード増幅部は、第１及び第２Ｎ型ＭＯＳＦＥＴ、第１インダクタ、入力キャパシタ、第１出力キャパシタ、第１及び第２可変インダクタ、及び第１抵抗成分を含んで構成されている。
微分カスコード増幅部は、第３、第４、第５及び第６Ｎ型ＭＯＳＦＥＴ、第２、第３及び第４インダクタ、第２及び第３出力キャパシタ、第３、第４、第５及び第６可変インダクタ、及び第２及び第３抵抗成分を含んで構成されている。
初段カスコード増幅部においては、第１Ｎ型ＭＯＳＦＥＴのドレイン電極が、第２Ｎ型ＭＯＳＦＥＴのソース電極に接続され、第２Ｎ型ＭＯＳＦＥＴのドレイン電極が、第１インダクタを経て電源端子に接続されている。さらに、第２Ｎ型ＭＯＳＦＥＴのドレイン電極が、第１出力キャパシタに接続され、第２Ｎ型ＭＯＳＦＥＴのゲート電極が、電源端子に接続され、第１Ｎ型ＭＯＳＦＥＴのソース電極が、第２可変インダクタを経て接地端子に接続されている。
第１抵抗成分が、電源端子及び接地端子間の第１接続点で直列接続されている第１及び第２抵抗素子で構成され、第１Ｎ型ＭＯＳＦＥＴのゲート電極が、第１及び第２抵抗素子間の第１接続点に第１可変インダクタを経て接続され、入力端子が入力キャパシタを経て第１接続点に接続されている。
さらに、微分カスコード増幅部においては、第３Ｎ型ＭＯＳＦＥＴのドレイン電極が、第４Ｎ型ＭＯＳＦＥＴのソース電極に接続され、第４Ｎ型ＭＯＳＦＥＴのドレイン電極が、第２インダクタを経て電源端子に接続されている。さらに、第４Ｎ型ＭＯＳＦＥＴのドレイン電極が、第２出力キャパシタを経て第１出力端子に接続され、第４Ｎ型ＭＯＳＦＥＴのゲート電極が、電源端子に接続され、第３ＮＭＯＳのソース電極が、直列接続された第４及び第６可変インダクタを経て、第５Ｎ型ＭＯＳＦＥＴのソース電極に接続され、第２抵抗成分が、電源端子及び接地端子間に直列接続されている第３及び第４抵抗素子で構成され、第３Ｎ型ＭＯＳＦＥＴのゲート電極が、第３及び第４抵抗素子間の第２接続点に第３可変インダクタを経て接続され、第５Ｎ型ＭＯＳＦＥＴのドレイン電極が、第６Ｎ型ＭＯＳＦＥＴのソース電極に接続され、第６Ｎ型ＭＯＳＦＥＴのドレイン電極が、第３インダクタを経て電源端子に接続されている。さらに、第６Ｎ型ＭＯＳＦＥＴのドレイン電極が、第３出力キャパシタを経て第２出力端子に接続され、第６Ｎ型ＭＯＳＦＥＴのゲート電極が、電源端子に接続され、第３抵抗成分が、電源端子及び接地端子間に直列接続されている第５及び第６抵抗素子で構成され、第５Ｎ型ＭＯＳＦＥＴのゲート電極が、第５及び第６抵抗素子間の第３接続点に第５可変インダクタを経て接続され、第４及び第６可変インダクタ間の第４接続点が、第４インダクタ及びキャパシタの並列回路を経て、接地端子に接続され、第２接続点が第１出力キャパシタと接続されている。
ここで、第１、第２、第３、第４、第５及び第６可変インダクタは上述の半導体素子を用いるのが好適である。
上述した目的を達成するために、この発明の高周波集積回路は、第１及び第２Ｐ型ＭＯＳＦＥＴ、第１、第２、第３、第４及び第５Ｎ型ＭＯＳＦＥＴ、インダクタ、キャパシタ、第１及び第２制御抵抗を備えている。
第１Ｐ型ＭＯＳＦＥＴと第２Ｐ型ＭＯＳＦＥＴのソース電極は、電源端子に接続されている。第１Ｐ型ＭＯＳＦＥＴのドレイン電極は、第２Ｐ型ＭＯＳＦＥＴのゲート電極に接続され、第２Ｐ型ＭＯＳＦＥＴのドレイン電極は、前記第１Ｐ型ＭＯＳＦＥＴのゲート電極に接続されている。第１Ｐ型ＭＯＳＦＥＴのドレイン電極と第２Ｐ型ＭＯＳＦＥＴのドレイン電極との間に、インダクタとキャパシタが並列に接続されている。
インダクタは、第１可変インダクタ及び第２可変インダクタが直列に接続されて構成され、キャパシタは、第１可変キャパシタ及び第２可変キャパシタが直列に接続されて構成されている。第１及び第２可変キャパシタの接続点には制御電圧端子が接続されている。
第１Ｐ型ＭＯＳＦＥＴのドレイン電極が、第１Ｎ型ＭＯＳＦＥＴのドレイン電極及び第２Ｎ型ＭＯＳＦＥＴのゲート電極に接続され、第２Ｐ型ＭＯＳＦＥＴのドレイン電極が、第１Ｎ型ＭＯＳＦＥＴのゲート電極及び第２Ｎ型ＭＯＳＦＥＴのドレイン電極に接続され、第１及び第２Ｎ型ＭＯＳＦＥＴのソース電極が、第３Ｎ型ＭＯＳＦＥＴのドレイン電極に接続されている。
第３Ｎ型ＭＯＳＦＥＴのソース電極は、接地端子に接続され、第３Ｎ型ＭＯＳＦＥＴのゲート電極は、定電流回路に接続され、第１及び第２Ｐ型ＭＯＳＦＥＴのドレイン電極は、第４及び第５Ｎ型ＭＯＳＦＥＴのゲート電極にそれぞれ接続されている。
第４及び第５Ｎ型ＭＯＳＦＥＴのドレイン電極は、第１及び第２出力端子にそれぞれ接続され、第１及び第２出力端子が、それぞれ第１及び第２制御抵抗を経て出力制御電圧端子に接続され、第４及び第５Ｎ型ＭＯＳＦＥＴのソース電極は、共に接地端子に接続されている。
第１及び第２可変インダクタは上述の半導体素子を用いるのが好適である。
この発明の半導体素子によれば、可変容量ダイオードが設けられて構成される容量可変部上にインダクタ部を備えている。可変容量ダイオードは、制御電圧に応じて変化する。この可変容量ダイオードのキャパシタンスの変化に従って、この半導体素子のインダクタンスが変化するので、容易にインダクタンスを設定することができる。
可変容量ダイオードとして、ＰＮ接合ダイオード又は、ＭＯＳダイオードとすることで、周知の方法で、特別な工程を必要とせずに可変インダクタンスを有する半導体素子の製造が可能となる。
容量可変部は、第１制御電極上に第１制御電極と電気的に接続された第１金属電極、絶縁体層、及び、第２制御電極に電気的に接続された第２金属電極を順に積層して構成されたＭＩＭ容量または、第１制御電極上に第１制御電極と電気的に接続された第１多結晶シリコン電極、絶縁体層、及び、第２制御電極に電気的に接続された第２多結晶シリコン電極を順に積層して構成されたＰＩＰ容量を含むことで、可変容量ダイオードの設定可能範囲外にキャパシタンスを設定することができる。
この発明の半導体素子の製造方法は、周知の方法で、特別な工程を必要とせずに可変インダクタンスを有する半導体素子の製造方法を提供することができる。
上述した半導体素子製造方法の実施に当たり、可変容量ダイオードを形成する工程に続いて、第１制御電極と第２制御電極を電気的に接続し、第１制御電極上に位置される固定容量を設けるのが良い。
上述した半導体素子製造方法によれば、特別な工程を必要とせずに、ＭＩＭ容量またはＰＩＰ容量を設けることができ、このため、容易に、可変容量ダイオードの設定可能範囲外にキャパシタンスを設定することができる半導体素子を製造できる。
この発明の高周波集積回路によれば、入出力信号のインピーダンス整合をとるための初段増幅部に可変スパイラルインダクタンスを用いているので、入出力信号のインピーダンス整合が容易にとれる。
この発明の高周波集積回路によれば、可変容量と合わせて、可変スパイラルインダクタンスを用いるので、発振周波数の可変範囲を広げた調整を行うことが可能となる。
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の大きさ、形状及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は、以下の実施の形態にのみ限定されるものではない。
第１実施形態
（第１実施形態の半導体素子の構成）
第１実施形態の半導体素子としての可変スパイラルインダクタは、容量可変部と、インダクタ部とにより構成される。容量可変部は、絶縁性の基板上に可変容量ダイオードが設けられて構成されている。この絶縁性の基板として、半導体集積回路に用いられるシリコン‐オン‐インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、又はシリコン‐オン‐サファイア（ＳＯＳ：Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板を用いるのが好適である。また、このＳＯＩ基板又はＳＯＳ基板の代わりに、シリコン‐オン‐石英（ＳＯＱ：Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板、歪ＳＯＩ（ｓｔｒａｉｎｅｄ−ＳＯＩ）基板、シリコン‐ゲルマニウム‐オン‐インシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に歪シリコンを形成したｓＳＧＯＩ基板などのいずれかの基板を用いても良い。
（第１実施形態の半導体素子の構成）
第１実施形態の半導体素子としての可変スパイラルインダクタは、容量可変部と、インダクタ部とにより構成される。容量可変部は、絶縁性の基板上に可変容量ダイオードが設けられて構成されている。この絶縁性の基板として、半導体集積回路に用いられるシリコン‐オン‐インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、又はシリコン‐オン‐サファイア（ＳＯＳ：Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板を用いるのが好適である。また、このＳＯＩ基板又はＳＯＳ基板の代わりに、シリコン‐オン‐石英（ＳＯＱ：Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板、歪ＳＯＩ（ｓｔｒａｉｎｅｄ−ＳＯＩ）基板、シリコン‐ゲルマニウム‐オン‐インシュレータ（ＳＧＯＩ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に歪シリコンを形成したｓＳＧＯＩ基板などのいずれかの基板を用いても良い。
図１及び図２を参照して、第１実施形態の可変スパイラルインダクタの構成について説明するが、ここでは、絶縁性の基板としてＳＯＩ基板を用いた場合について説明する。図１（Ａ）は、ＳＯＩ基板上に設けられた可変スパイラルインダクタを、その保護膜を除いた状態で示した概略的平面図である。図１（Ｂ）は、図１（Ａ）に示したＡ−Ａ線に沿って取って示した断面図である。図２（Ａ）は、図１（Ａ）に示したＢ−Ｂ線に沿って取って示した断面図である。図２（Ｂ）は、図１（Ａ）に示したＣ−Ｃ線に沿って取って示した断面図である。
ＳＯＩ基板は、支持基板１３、支持基板１３上に設けられた絶縁性の埋め込み酸化膜１５、埋め込み酸化膜１５上に設けられた半導体層であるシリコン層５０により構成されている。シリコン層５０は、ゲート領域５５と第１及び第２高濃度拡散領域５７及び５９とを備えている。
この構成例では、可変容量ダイオード５１は、ゲート領域５５、第１及び第２高濃度拡散領域５７及び５９、ゲート酸化膜５３、ゲート電極６５、第１及び第２可変容量制御電極６７及び６９とで構成されている。可変容量ダイオード５１として、ＭＯＳダイオード又はＰＮ接合ダイオードを用いるのが可能であるが、ここでは、ＭＯＳダイオードを用いる例について説明する。シリコン層５０に形成されているゲート領域５５は、ｎ−導電型になるように、例えばＡｓのようなｎ型不純物でドープされている。第１及び第２高濃度拡散領域５７及び５９は、ｎ＋導電型領域になるように、例えばＡｓのようなｎ型不純物でゲート領域５５よりも高濃度にドープされている。ゲート領域５５上にゲート酸化膜５３が形成され、ゲート酸化膜５３上に、第１制御電極としてゲート電極６５が形成されている。第１及び第２高濃度拡散領域５７及び５９上には、第２制御電極として、第１及び第２可変容量制御電極６７及び６９が形成されている。
支持基板１３、埋め込み酸化膜１５及び可変容量ダイオード５１とで構成された容量可変部１１ａ上に、インダクタ部１１ｂが形成されている。インダクタ部１１ｂは、容量可変部１１ａ上に設けられた層間絶縁膜１７及び層間絶縁膜１７上の保護膜１９からなる絶縁層１６に形成されている。絶縁層１６の上側に露出して、第１制御用入出力電極としてゲート入出力電極３５、及び、第２制御用入出力電極として、第１及び第２可変容量制御入出力電極３７及び３９がそれぞれ設けられている。ゲート入出力電極３５は、ゲート電極６５と、層間絶縁膜１７内に設けられた第１制御用取り出し電極としてのゲート取り出し電極４５を経て電気的に接続されている。第１及び第２可変容量制御入出力電極３７及び３９は、第１及び第２可変容量制御電極６７及び６９と、層間絶縁膜１７内に設けられた第２制御用取り出し電極としての第１及び第２可変容量取り出し電極４７及び４９を経て、それぞれ電気的に接続されている。
さらに、絶縁層１６の上側に露出して、第１及び第２入出力電極３１及び３３がそれぞれ設けられている。第１及び第２入出力電極３１及び３３は、スパイラル電極２１及びスパイラル電極取り出し電極４３を経て、電気的に接続されている。スパイラル電極取り出し電極４３は、層間電極４３ａと取り出し電極４３ｂとで構成されている。設計に応じて、第１及び第２入出力電極３１及び３３をスパイラル電極２１の両端に直接接続して、スパイラル電極取り出し電極４３を設けない構造としても良い。また、この実施の形態の構成例では、第２制御用入出力電極として第１及び第２可変容量制御入出力電極３７及び３９を設けている。しかし、第１及び第２可変容量制御電極６７及び６９を互いに電気的に接続するように形成しておけば、第２可変容量取り出し電極４９及び第２可変容量制御入出力電極３９を設けずに、第１可変容量取り出し電極４７及び第１可変容量制御入出力電極３７だけ設ければよい。
また、ここでは、第１及び第２入出力電極３１及び３３、ゲート入出力電極３５、及び、第１及び第２可変容量制御入出力電極３７及び３９が、保護膜１９に形成された開口部により露出する構成について説明したが、これら入出力電極３１、３３、３５、３７及び３９は、設計に応じて、保護膜１９の表面上に突出させて設けても良い。
（第１実施形態の半導体素子の製造方法）
第１実施形態の可変スパイラルインダクタの製造方法について、図３〜図６の可変スパイラルインダクタの製造方法を説明するための工程図を参照して説明する。図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｄ）は、図１（Ａ）に対応する、可変スパイラルインダクタを上側から見た工程図であり、図５（Ａ）〜（Ｄ）及び図６（Ａ）〜（Ｄ）は、図１（Ａ）に示したＡ−Ａ線に沿って取って示した断面による可変スパイラルインダクタの工程図である。
第１実施形態の可変スパイラルインダクタの製造方法について、図３〜図６の可変スパイラルインダクタの製造方法を説明するための工程図を参照して説明する。図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｄ）は、図１（Ａ）に対応する、可変スパイラルインダクタを上側から見た工程図であり、図５（Ａ）〜（Ｄ）及び図６（Ａ）〜（Ｄ）は、図１（Ａ）に示したＡ−Ａ線に沿って取って示した断面による可変スパイラルインダクタの工程図である。
先ず、支持基板１３、支持基板１３上に設けられた絶縁性の埋め込み酸化膜１５、埋め込み酸化膜１５上に設けられた半導体層であるシリコン層５０により構成されているＳＯＩ基板を用意する（図３（Ａ）及び図５（Ａ）参照）。シリコン層５０は、予め、その表面にゲート電極が形成される領域としてのゲート予定領域５５ａと、その表面に第１及び第２可変容量制御電極６７及び６９が形成される領域としての第１及び第２高濃度拡散予定領域５７ａ及び５９ａを設定して備えている。
次に、ＳＯＩ基板のシリコン層５０にイオン注入を行ってこのシリコン層５０を、ｎ−導電型半導体層に変える。イオン注入は、第１イオンとして、例えばＡｓなどのｎ型不純物をドープすることによって行う。ｎ−不純物の濃度は、所望に応じて設定可能である。このｎ−不純物の濃度によって、可変容量ダイオードのキャパシタンスの設定可能範囲が決まる。また、シリコン層５０に対して、ｎ型不純物の代わりに、ＢＦ2などのｐ型不純物をドープして、シリコン層５０をｐ−導電型半導体層に変えても良い。
次に、ｎ−導電型半導体層であるシリコン層５０のゲート予定領域５５ａ上にゲート酸化膜５３を形成する。このゲート酸化膜は、公知の熱酸化法によって形成することができる。次に、ゲート酸化膜５３上に第１制御電極としてゲート電極６５をスパッタリングとエッチング技術を用いて形成する。このゲート電極の形成は、アルミニウムをスパッタリングして形成するのが良い。このゲート酸化膜５３及びゲート電極６５の形成方法は、上述の方法に何ら限定されず、ＭＯＳＦＥＴの製造に用いる周知の方法でも良い。また、ゲート電極６５を、銅、多結晶シリコン等、設計に応じた導電性の材料で形成しても良い。ゲート酸化膜５３及びゲート電極６５の形成により、ゲート予定領域５５ａがゲート領域５５となる（図３（Ｂ）及び図５（Ｂ）参照）。
ゲート電極６５の形成後に、第１及び第２高濃度拡散予定領域５７ａ及び５９ａをそれぞれｎ＋導電型領域に変えるために、ゲート電極６５をマスクとしたイオン注入により行う。このイオン注入は、第２イオンとして、例えばＡｓなどのｎ型不純物を、第１イオンよりも高濃度でドープする。この第２イオン注入により、第１及び第２高濃度拡散予定領域５７ａ及び５９ａは、それぞれ、第１及び第２高濃度拡散領域５７及び５９となり、シリコン層５０中に第１及び第２高濃度拡散領域５７及び５９が画成されたことになる（図３（Ｃ）及び図５（Ｃ）参照）。
その後、ｎ＋導電型領域である第１及び第２高濃度拡散領域５７及び５９上に、第２制御電極として、第１及び第２可変容量制御電極６７及び６９を、スパッタリングとエッチング技術を用いてそれぞれ形成する。第１及び第２可変容量制御電極６７及び６９の形成は、例えば、アルミニウムをスパッタリングすることにより、又は、高融点金属層を形成した後シリサイドするなどの任意好適な方法で行えばよい（図３（Ｄ）及び図５（Ｄ）参照）。これら第１及び第２可変容量制御電極６７及び６９の形成により、ゲート領域５５、第１及び第２高濃度拡散領域５７及び５９、ゲート酸化膜５３、ゲート電極６５、第１及び第２可変容量制御電極６７及び６９を有する可変容量ダイオード５１が構成される。
可変容量ダイオード５１が形成されたシリコン層５０上に第１絶縁層１７ａを設ける。第１絶縁層１７ａは、例えば、ＣＶＤ法により酸化膜で形成される。次に、第１絶縁層１７ａ上に層間電極４３ａをスパッタリング及びエッチング技術を用いて形成する。この層間電極４３ａは、例えば、アルミニウムにより形成されるのが好ましい（図４（Ａ）及び図６（Ａ）参照）。
層間電極４３ａが形成された第１絶縁層１７ａ上に第２絶縁層１７ｂを形成する。第２絶縁層１７ｂは、例えば、ＣＶＤ法により酸化膜として形成される。以下、第１絶縁層１７ａ及び第２絶縁層１７ｂを合わせて層間絶縁膜１７と称することもある。層間絶縁膜１７に、ゲート電極用開口部４４と第１及び第２可変容量制御電極用開口部４６及び４８と、スパイラル電極用開口部４２とを設ける。これら開口部の形成は、例えば、公知のホトリソ・エッチングにより行われる（図４（Ｂ）及び図６（Ｂ）参照）。この構成例では、ゲート電極用開口部４４、第１可変容量制御電極用開口部４６及び第２可変容量制御電極用開口部４８は、層間絶縁膜１７を貫通する穴として、ゲート電極用開口部４４によりゲート電極６５の頂面を露出させ、第１可変容量制御電極用開口部４６により第１可変容量制御電極６７の頂面を露出させ、第２可変容量制御電極用開口部４８により第２可変容量制御電極６９の頂面を露出させるように設ける。一方、スパイラル電極用開口部４２は、層間絶縁膜１７の中途まで、すなわち層間電極４３ａの頂面が露出する深さまでの穴として設ける。
ゲート電極用開口部４４に、ゲート電極６５と電気的に接続するゲート取り出し電極４５を形成する。第１及び第２可変容量制御用開口部４６及び４８に、それぞれ第１及び第２可変容量制御電極６７及び６９と電気的に接続する第１及び第２可変容量取り出し電極４７及び４９を形成する。ゲート取り出し電極４５、第１可変容量取り出し電極４７、及び第２可変容量取り出し電極４９は、例えば、ＣＶＤ法により、タングステン等の金属で、ゲート電極用開口部４４、第１可変容量制御電極用開口部４６、及び第２可変容量制御電極用開口部４８を埋め込むことにより形成される。
スパイラル電極用開口部４２に層間電極４３ａと電気的に接続されるように取り出し電極４３ｂを形成して、層間電極４３ａと相俟ってスパイラル電極取り出し電極４３とする。スパイラル電極取り出し電極４３は、例えばスパッタリング及びエッチング技術を用いて形成する。電極材料はアルミニウムとするのが良い。
スパイラル電極取り出し電極４３を設けない設計の場合は、第１絶縁層１７ａ及び第２絶縁層１７ｂを一体の層間絶縁膜１７として、同一工程で形成しても良い。
第２絶縁層１７ｂ上に、スパイラル電極取り出し電極４３の一端と電気的に接続するスパイラル電極２１を設ける。この構成例では、スパイラル電極２１は、第２絶縁層１７ｂ上に形成しているが、第２絶縁層１７ｂに埋め込まれるように形成しても良い。スパイラル電極２１の幅、巻き数は、スパイラル電極２１のインダクタンスを、所定のインダクタンス範囲にするように任意に設定可能である。また、スパイラル電極２１の形状及び占める領域の大きさ等は、設計に応じて任意に設定可能である。スパイラル電極２１は、例えばスパッタリング及びエッチング技術を用いて形成される。さらにスパイラル電極２１の形成と同じ工程で、ゲート入出力電極３５、第１及び第２可変容量制御入出力電極３７及び３９、及び第１及び第２入出力電極３１及び３３を形成する。電極材料はアルミニウムとするのが良く、これら入出力電極は半導体素子で通常用いられるボンディングパッド状に形成される（図４（Ｃ）及び図６（Ｃ）参照）。
第２絶縁層１７ｂ上に保護膜１９を形成する。以下、層間絶縁膜１７と保護膜１９を合わせて、絶縁層１６と称することもある。保護膜１９に、ゲート取り出し電極４５、第１及び第２可変容量取り出し電極４７及び４９、スパイラル電極２１、及び、スパイラル電極取り出し電極４３の表面をそれぞれ露出させる開口部を設けて、ゲート入出力電極３５、第１及び第２可変容量制御入出力電極３７及び３９、及び第１及び第２入出力電極３１及び３３を露出させる（図４（Ｄ）及び図６（Ｄ）参照）。図４（Ｄ）では、保護膜１９及び開口部は図示しない。また、図６（Ｄ）では、これら開口部のうち、ゲート入出力電極用開口部３５ａを示している。
第１入出力電極３１と第２入出力電極３３は、スパイラル電極２１及びスパイラル電極取り出し電極４３を経て、互いに、電気的に直列に接続されるように形成されている。なお、スパイラル電極取り出し電極４３を設けない構成とする場合は、第１入出力電極３１及び第２入出力電極３３とをスパイラル電極２１の両端に接続する。また、ここでは、可変容量制御用の入出力電極として第１及び第２可変容量制御入出力電極３７及び３９を設けているが、第１及び第２可変容量制御電極６７及び６９を互いに電気的に接続するように形成していれば、第２可変容量取り出し電極４９及び第２可変容量制御入出力電極３９を設けずに、第１可変容量取り出し電極４７及び第１可変容量制御入出力電極３７だけを設ければよい。
（第１実施形態の半導体素子の動作）
第１実施形態の可変スパイラルインダクタの動作について、図７を参照して説明する。図７は、第１実施形態の可変スパイラルインダクタの等価回路モデルを示す図である。
第１実施形態の可変スパイラルインダクタの動作について、図７を参照して説明する。図７は、第１実施形態の可変スパイラルインダクタの等価回路モデルを示す図である。
Ｒｓ１、Ｌｓ１、Ｃｓ１は、それぞれスパイラル電極２１の抵抗、インダクタンス、キャパシタンスを表す記号とする。Ｃｉｎｓ１及びＣｉｎｓ２は層間絶縁膜１７のキャパシタンス、Ｃｏｘ１及びＣｏｘ２は埋め込み酸化膜１５のキャパシタンス、Ｃｓｕｂ１及びＣｓｕｂ２は支持基板１３のキャパシタンス、及び、Ｒｓｕｂ１及びＲｓｕｂ２は支持基板１３の抵抗を表す記号とする。Ｃｃ１及びＣｃ２は可変容量ダイオード５１のキャパシタンスを表す記号とする。
可変容量ダイオード５１の制御電圧を変化させることにより、可変容量ダイオード５１のキャパシタンスが変化する。この可変容量ダイオード５１のキャパシタンスの変化により、第１入出力電極３１及び第２入出力電極３３の間のインダクタンスも変化する。なお、可変スパイラルインダクタ１１を構成する電極と接地点（ＧＮＤと称する。）との間は、可変スパイラルインダクタ１１を構成する電極の各部分からＧＮＤに対して複数の経路により接続されているように考えられるが、図７は、第１入出力電極３１及びスパイラル電極２１間の部分とＧＮＤとの間の接続、及び、第２入出力電極３３及びスパイラル電極２１間の部分とＧＮＤとの間の接続の２箇所の接続を考慮した等価回路モデルを示している。また、可変容量ダイオード５１の容量は、上述のように２つの経路を考慮した等価回路モデルでは、Ｃｃ１及びＣｃ２と表されるが、Ｃｃ１及びＣｃ２はともに、可変容量ダイオード５１が有する容量であり、１つの制御電圧により同期して変化する。
図８は、第１実施形態の可変スパイラルインダクタの、制御電圧に対するキャパシタンスの変化の例を示す図である。横軸は、第１可変容量制御入出力電極３７に印加される制御電圧を示し、縦軸は層間絶縁膜１７、可変容量ダイオード５１、支持基板１３を合わせた可変スパイラルインダクタ１１全体のキャパシタンス（任意単位）を示している。なお、ここでは、第１及び第２可変容量制御電極６７及び６９を互いに電気的に接続するように形成している構成例で説明する。したがって、制御電圧は第１及び第２可変容量制御電極６７及び６９に同時に印加されている。制御電圧を−１．８Ｖから１．８Ｖまで変化させると、入出力端子（例えば、第１入出力電極３１）とＧＮＤとの間の容量、すなわち、可変スパイラルインダクタの容量は、任意単位で１．１から２．３の範囲で変化する。この範囲の中で、可変スパイラルインダクタの容量は、制御電圧に応じて設定可能である。
図９は、第１実施形態による可変スパイラルインダクタの、制御電圧に対するインダクタンスの変化を示す図である。横軸は、第１可変容量制御入出力電極３７に印加される制御電圧を示し、縦軸は、第１入出力電極３１と第２入出力電極３３の間のインダクタンス（Ｈ）を示している。インダクタンス（Ｈ）は、可変スパイラルインダクタが持つ容量によって決まり、可変スパイラルインダクタの容量は、制御電圧によって設定可能である。この例では、制御電圧を小さくすると、インダクタンス（Ｈ）は大きくなり、制御電圧を大きくすると、インダクタンス（Ｈ）は小さくなる。制御電圧をゲート電極に印加する構造とすれば、制御電圧を小さくすると、インダクタンス（Ｈ）は小さくなり、制御電圧を大きくすると、インダクタンス（Ｈ）は大きくなるように設定することも可能である。このように、可変容量の制御電圧を調整するだけで、容易にかつ安定したインダクタンスを設定することが可能となる。
図１０に、第１実施形態による可変スパイラルインダクタの、周波数に対するインダクタンスの変化を示す。横軸は入力信号の周波数（ＧＨｚ）を示し、縦軸は、第１入出力電極３１と第２入出力電極３３の間のインダクタンス（Ｈ）を示している。曲線Ｉは、可変容量ダイオードの無い従来のスパイラルインダクタによるインダクタンス（Ｈ）を示し、曲線IIは、第１実施形態の可変スパイラルインダクタの制御電圧が小さい場合（この例では−１．８Ｖ）を示し、曲線IIIは、第１実施形態の可変スパイラルインダクタの制御電圧が大きい場合（この例では、１．８Ｖ）を示している。図９を参照して説明したように、制御電圧を小さくすれば、インダクタンス（Ｈ）は大きくなり（曲線II）、制御電圧を大きくすれば、インダクタンス（Ｈ）は小さくなる（曲線III）。したがって、入力信号の周波数によってインダクタンスが変わる場合でも、可変容量ダイオードに印加する制御電圧を変化させることにより、インダクタンスを調整することが可能になる。
第２実施形態
（第２実施形態の半導体素子の構成）
第２実施形態の半導体素子としての可変スパイラルインダクタは、容量可変部に、可変容量ダイオードと合わせて、固定容量を備えている点が、第１実施形態の可変スパイラルインダクタと異なる。この固定容量を、ゲート電極上にゲート電極と電気的に接続された第１金属電極、絶縁体層、及び可変容量制御電極に電気的に接続された第２金属電極を順に積層して構成されたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量とするのが良い。また、この固定容量を第１及び第２金属電極の代わりに、第１及び第２多結晶シリコン電極を用いたＰＩＰ（Ｐｏｌｙｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙｓｉｌｉｃｏｎ）容量としても良い。以下、固定容量としてＭＩＭ容量を用いた場合について説明する。
（第２実施形態の半導体素子の構成）
第２実施形態の半導体素子としての可変スパイラルインダクタは、容量可変部に、可変容量ダイオードと合わせて、固定容量を備えている点が、第１実施形態の可変スパイラルインダクタと異なる。この固定容量を、ゲート電極上にゲート電極と電気的に接続された第１金属電極、絶縁体層、及び可変容量制御電極に電気的に接続された第２金属電極を順に積層して構成されたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量とするのが良い。また、この固定容量を第１及び第２金属電極の代わりに、第１及び第２多結晶シリコン電極を用いたＰＩＰ（Ｐｏｌｙｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙｓｉｌｉｃｏｎ）容量としても良い。以下、固定容量としてＭＩＭ容量を用いた場合について説明する。
図１１及び図１２を参照して、第２実施形態の可変スパイラルインダクタの構成について説明する。図１１（Ａ）は、ＳＯＩ基板上に設けられた可変スパイラルインダクタを、その上側の保護膜を除いた状態で示した概略的平面図である。図１１（Ｂ）は、図１１（Ａ）に示したＡ−Ａ線に沿って取って示した断面図である。図１２（Ａ）は、図１１（Ａ）に示したＢ−Ｂ線に沿って取って示した断面図である。図１２（Ｂ）は、図１１（Ａ）に示したＣ−Ｃ線に沿って取って示した断面図である。
第１金属電極は、ゲート電極６５自体とするか、或いはゲート電極６５上に配置され、ゲート電極６５と電気的に接続されていれば良い。第１金属電極とゲート電極を別体とする場合は、設計に応じて、第１金属電極を、絶縁層を挟んでゲート電極６５上に設けても良いし、第１金属電極とゲート電極６５を同一工程で設けても良い。ここでは、第１金属電極を、ゲート電極６５自体で形成した例について説明する。第１金属電極であるゲート電極６５上に、絶縁体層７３が設けられている。絶縁体層７３は、層間絶縁膜１７と同じ工程で、かつ同じ材料で形成することができる。絶縁体層７３上に、第２金属電極７５が設けられている。第２金属電極７５は、ＭＩＭ接続電極７７を経て、第１又は第２可変容量制御電極６７又は６９に電気的に接続されている。ＭＩＭ容量を設けた以外は、第１実施形態と同様の構成で、容量可変部１２ａ上にインダクタ部１２ｂが形成されている。従って、他の部分の説明は省略する。
（第２実施形態の半導体素子の製造方法）
第２実施形態の可変スパイラルインダクタの製造方法について、図１３（Ａ）及び（Ｂ）及び図１４（Ａ）及び（Ｂ）を参照して説明する。図１３（Ａ）及び（Ｂ）は、図１１（Ａ）に対応する、可変スパイラルインダクタの上側から見た工程図である。図１４（Ａ）及び（Ｂ）は、図１１（Ａ）に示したＡ−Ａ線に沿って取って示した断面による可変スパイラルインダクタの工程図である。
第２実施形態の可変スパイラルインダクタの製造方法について、図１３（Ａ）及び（Ｂ）及び図１４（Ａ）及び（Ｂ）を参照して説明する。図１３（Ａ）及び（Ｂ）は、図１１（Ａ）に対応する、可変スパイラルインダクタの上側から見た工程図である。図１４（Ａ）及び（Ｂ）は、図１１（Ａ）に示したＡ−Ａ線に沿って取って示した断面による可変スパイラルインダクタの工程図である。
ＳＯＩ基板に可変容量ダイオードを形成する工程は、図３（Ａ）〜（Ｄ）及び図５（Ａ）〜（Ｄ）を参照して説明した第１実施形態の製造工程と同様なので、ここでは説明を省略する。
この構成例では、可変容量ダイオード５１の形成後に、ＭＩＭ容量のための第１金属電極をゲート電極６５として設ける。第１金属電極をゲート電極と別体として、ゲート電極上に形成する場合には、第１金属電極の形成は、ゲート電極の形成と同一工程で行っても良いし、絶縁層を形成した後に第１金属層を設けるなどしても良い。
可変容量ダイオード５１が形成されたシリコン層５０を覆うＭＩＭ絶縁層１７ｃを設ける。ＭＩＭ絶縁層１７ｃを酸化膜とし、例えば、ＣＶＤ法により形成する。続いて、例えば、公知のホトリソ・エッチングにより、ＭＩＭ絶縁層１７ｃに第１可変容量制御電極６７上の表面を露出する開口部７６を設ける（図１３（Ａ）及び図１４（Ａ）参照）。
次いで、ＭＩＭ絶縁層１７ｃの開口部７６に、ＭＩＭ接続電極７７を設ける。ＭＩＭ接続電極７７は、例えば、ＣＶＤ法により、タングステン等の金属で、ＭＩＭ絶縁層１７ｃの開口部７６を埋め込むことにより形成される。さらに、ＭＩＭ接続電極７７と電気的に接続されるようにＭＩＭ絶縁層１７ｃ上に第２金属電極７５を設ける（図１３（Ｂ）及び図１４（Ｂ）参照）。ここで、ＭＩＭ絶縁層１７ｃの領域であって、第２金属電極７５の下部に位置する領域を、絶縁体層（図１１中、符号７３で表す）と称する。なお、第２金属電極７５及びＭＩＭ接続電極７７は、第１可変容量取り出し電極４７、及び第２可変容量取り出し電極４９と同工程で形成しても良い。
次に、ＭＩＭ絶縁層１７ｃ上に第１絶縁層１７ａを設ける。この第１絶縁層１７ａを、例えば、ＣＶＤ法及びエッチング技術を用いて形成する。また、この第１絶縁層１７ａを酸化膜とするのが良い。第１絶縁層１７ａの形成後は、図６（Ａ）〜（Ｄ）を参照して説明した第１実施形態と同様の工程で可変スパイラルインダクタを形成するので、説明は省略する。
（第２実施形態の半導体素子の動作）
第２実施形態の動作について、図１５〜１７を参照して説明する。図１５に示す第２実施形態の可変スパイラルインダクタの等価回路モデルは、図７を参照して説明した第１実施形態の可変スパイラルインダクタの等価回路モデルと、可変容量ダイオードＣｃ１１及びＣｃ１２と並列に、ＭＩＭ容量Ｃｍ１１及びＣｍ１２がそれぞれ設けられている点のみが異なっている。
第２実施形態の動作について、図１５〜１７を参照して説明する。図１５に示す第２実施形態の可変スパイラルインダクタの等価回路モデルは、図７を参照して説明した第１実施形態の可変スパイラルインダクタの等価回路モデルと、可変容量ダイオードＣｃ１１及びＣｃ１２と並列に、ＭＩＭ容量Ｃｍ１１及びＣｍ１２がそれぞれ設けられている点のみが異なっている。
図１６は、第２実施形態の構成による可変スパイラルインダクタの、制御電圧に対するキャパシタンスの変化を、第１実施形態の構成による可変スパイラルインダクタの、制御電圧に対するキャパシタンスの変化と合わせて、示す図である。横軸は、第１及び第２可変容量制御入出力電極３７及び３９に印加される制御電圧を示し、縦軸は層間絶縁膜１７、可変容量ダイオード５１、支持基板１３を合わせた可変スパイラルインダクタ全体のキャパシタンス（任意単位）を示している。図中、第１実施形態の構成による可変容量ダイオードのキャパシタンスを曲線IVで示し、第２実施形態の構成による可変容量ダイオードのキャパシタンスを曲線Ｖで示している。固定容量であるＭＩＭ容量の分だけ、可変容量ダイオードのキャパシタンスの調整範囲が高い側へシフトしている。このように、ＭＩＭ容量を設けることで、第１実施形態の可変スパイラルインダクタで調整可能な範囲外（図１６では、任意単位で２．５以上の容量）でのキャパシタンスの調整が可能になる。
図１７に、第２実施形態による可変スパイラルインダクタ１２の、周波数に対するインダクタンスの変化を示す。横軸は入力信号の周波数（ＧＨｚ）を示し、縦軸は、第１入出力電極３１と第２入出力電極３３の間のインダクタンス（Ｈ）を示している。曲線VIは、可変容量ダイオードの無い従来のスパイラルインダクタによるインダクタンス（Ｈ）を示し、曲線VIIは、第２実施形態の可変スパイラルインダクタの制御電圧が小さい場合を示し、曲線VIIIは、第２実施形態の可変スパイラルインダクタの制御電圧が大きい場合を示している。可変スパイラルインダクタでは、入力信号の周波数によってインダクタンスが変わるが、制御電圧を変化させることにより、インダクタンスを調整することが可能になる。
第３実施形態
図１８を参照して、上述したこの発明の半導体素子を用いて構成した高周波集積回路の実施例につき説明する。この第３実施形態では、特に、高周波集積回路の受信回路部に使用される低ノイズ増幅器（ＬＮＡ：Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）の例について説明する。図１８は、ＬＮＡの回路構成を説明するための概略図である。ここで説明するＬＮＡは、初段カスコード増幅部１０１と微分カスコード増幅部１０３の２段で構成されている。
図１８を参照して、上述したこの発明の半導体素子を用いて構成した高周波集積回路の実施例につき説明する。この第３実施形態では、特に、高周波集積回路の受信回路部に使用される低ノイズ増幅器（ＬＮＡ：Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）の例について説明する。図１８は、ＬＮＡの回路構成を説明するための概略図である。ここで説明するＬＮＡは、初段カスコード増幅部１０１と微分カスコード増幅部１０３の２段で構成されている。
先ず、初段カスコード増幅部１０１について説明する。初段カスコード増幅部１０１は２つのＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する。）のカスコード接続を備えている。ＮＭＯＳのカスコード接続は、第１ＮＭＯＳ１３１ａのドレイン電極と第２ＮＭＯＳ１３１ｂのソース電極を接続することにより構成される。入力端子Ｔ１１１に、高周波信号である入力信号ＲＦｉｎが入力される。入力端子Ｔ１１１は、入力信号ＲＦｉｎの直流成分を除去する入力キャパシタＣ１２１及び第１可変スパイラルインダクタＬｖ１５１ａを経て、第１ＮＭＯＳ１３１ａのゲートに接続されている。また、電源端子には電源電圧Ｖｄｄが印加され、この電源端子（Ｖｄｄで示す。以下、同様）が、第１抵抗成分である直列接続された２つの第１抵抗Ｒ１７１ａ及びＲ１７１ｂを経て接地端子ＧＮＤに接続され、第１抵抗Ｒ１７１ａ及びＲ１７１ｂの接続点Ｎ１が、第１可変スパイラルインダクタＬｖ１５１ａを経て、第１ＮＭＯＳ１３１ａのゲートに接続されている。
第１ＮＭＯＳ１３１ａのゲート電極に印加される電圧は、第１抵抗Ｒ１７１ａ及びＲ１７１ｂの抵抗分割で決まる。第１ＮＭＯＳ１３１ａのソース電極は、第２可変スパイラルインダクタＬｖ１５１ｂを経て接地端子ＧＮＤに接続されている。第２ＮＭＯＳ１３１ｂのゲート電極には、電源端子Ｖｄｄが接続され、ドレイン電極はインダクタＬ１６１を経て電源端子Ｖｄｄに接続されている。インダクタＬ１６１は、電源からのＡＣ信号の侵入を防ぐために設けられている。初段カスコード増幅部１０１で増幅された信号は、第２ＮＭＯＳ１３１ｂのドレイン電極から、信号に含まれる直流成分を除去する第１出力キャパシタＣ１２３を経て、微分カスコード増幅部１０３に送られる。
次に、微分カスコード増幅部１０３について説明する。微分カスコード増幅部１０３は、第３ＮＭＯＳ１３３ａ及び第４ＮＭＯＳ１３３ｂのカスコード接続と、第５ＮＭＯＳ１３５ａ及び第６ＮＭＯＳ１３５ｂのカスコード接続を備えている。これらのカスコード接続は、第３ＮＭＯＳ１３３ａのドレイン電極と第４ＮＭＯＳ１３３ｂのソース電極を接続することにより、また、第５ＮＭＯＳ１３５ａのドレイン電極と第６ＮＭＯＳ１３５ｂのソース電極を接続することにより、構成される。
初段カスコード増幅部１０１の第１出力キャパシタＣ１２３が、第３可変スパイラルインダクタＬｖ１５３ａを経て、第３ＮＭＯＳ１３３ａのゲート電極に接続されている。また、電源端子Ｖｄｄは、第２抵抗成分である直列接続された２つの第２抵抗Ｒ１７３ａ及びＲ１７３ｂを経て接地端子に接続され、第２抵抗Ｒ１７３ａ及びＲ１７３ｂの第２接続点Ｎ２が、第３可変スパイラルインダクタＬｖ１５３ａを経て、第３ＮＭＯＳ１３３ａのゲート電極に接続されている。第３ＮＭＯＳ１３３ａのゲート電極に印加される電圧は、第２抵抗Ｒ１７３ａ及びＲ１７３ｂの抵抗分割で決まる。第３ＮＭＯＳ１３３ａのソース電極は、第４可変スパイラルインダクタＬｖ１５３ｂを経てノード（接続点）Ｎ１８１に接続されている。第４ＮＭＯＳ１３３ｂのゲート電極には、電源端子が接続され、ドレイン電極はインダクタＬ１６３を経て電源端子に接続されている。インダクタＬ１６３は、電源からのＡＣ信号の侵入を防ぐために設けられている。カスコード接続された第３ＮＭＯＳ１３３ａ及び第４ＮＭＯＳ１３３ｂで増幅された信号は、第４ＮＭＯＳ１３３ｂのドレイン電極から、信号に含まれる直流成分を除去する第２出力キャパシタＣ１２５を経て、第１出力端子Ｔ１１３に送られる。
さらに、電源電圧Ｖｄｄは、第３抵抗成分である直列接続された２つの第３抵抗Ｒ１７５ａ及びＲ１７５ｂを経て接地端子ＧＮＤに接続され、第３抵抗Ｒ１７５ａ及びＲ１７５ｂの第３接続点Ｎ３が、第５可変スパイラルインダクタＬｖ１５５ａを経て、第５ＮＭＯＳ１３５ａのゲートに接続されている。第５ＮＭＯＳ１３５ａのゲート電極に印加される電圧は、第３抵抗Ｒ１７５ａ及びＲ１７５ｂの抵抗分割で決まる。第５ＮＭＯＳ１３５ａのソース電極は、第６可変スパイラルインダクタＬｖ１５５ｂを経てノードＮ１８１に接続されている。第６ＮＭＯＳ１３５ｂのゲート電極には、電源端子Ｖｄｄが接続され、ドレイン電極はインダクタＬ１６５を経て電源端子Ｖｄｄに接続されている。インダクタＬ１６５は、電源からのＡＣ信号の侵入を防ぐために設けられている。カスコード接続された第５ＮＭＯＳ１３５ａ及び第６ＮＭＯＳ１３５ｂで増幅された信号は、第６ＮＭＯＳ１３５ｂのドレイン電極から、信号に含まれる直流成分を除去する第３出力キャパシタＣ１２７を経て、第２出力端子Ｔ１１５に送られる。第１及び第２出力端子Ｔ１１３及びＴ１１５から、増幅された高周波信号ＲＦｏｕｔが出力される。
ノードＮ１８１は、インダクタＬ１６７及びキャパシタＣ１２９が並列接続されたＬＣ発振回路１０５を経て接地端子ＧＮＤに接続されている。ＬＣ発振回路１０５は、信号の周波数に応じて、ノードＮ１８１を接地状態にするために設けられている。
初段カスコード増幅部１０１及び微分カスコード増幅部１０３の電源端子Ｖｄｄと接地端子ＧＮＤの間には、デカップリングキャパシタＣ１４１及びＣ１４３が挿入されている。デカップリングキャパシタＣ１４１及びＣ１４３は、電源の安定性を高めるために設けられている。
第１〜６可変スパイラルインダクタＬｖ１５１ａ〜１５５ｂが５０Ωインピーダンスマッチング用のインダクタであり、所望の周波数帯での５０Ωインピーダンスマッチングをとることにより、その周波数帯での増幅効果を高めることができる。この５０Ωインピーダンスマッチング用のインダクタに、第１及び第２実施形態で説明した可変スパイラルインダクタを用いることで、５０Ωインピーダンスマッチングを容易に行うことができる。
第４実施形態
上述した第３実施形態では、高周波回路の受信回路部について説明した。第４実施形態では、図１９を参照して、特に、高周波回路の送信回路部に用いられる電圧制御型発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の例について説明する。
上述した第３実施形態では、高周波回路の受信回路部について説明した。第４実施形態では、図１９を参照して、特に、高周波回路の送信回路部に用いられる電圧制御型発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の例について説明する。
第１ＰＭＯＳ５１１と第２ＰＭＯＳ５１３のソース電極が接続され、Ｖｄｄの電位となっている。第１ＰＭＯＳ５１１のドレイン電極は、第２ＰＭＯＳ５１３のゲート電極に接続され、第２ＰＭＯＳ５１３のドレイン電極は、第１ＰＭＯＳ５１１のゲート電極に接続されている。
第１ＰＭＯＳ５１１のドレイン電極と第２ＰＭＯＳ５１３のドレイン電極の間に、インダクタとキャパシタが並列に接続されている。ここで、インダクタは第１及び第２実施形態で説明した第１及び第２可変スパイラルインダクタＬｖ５２１及びＬｖ５２３が直列に接続されて構成されている。キャパシタは、第１及び第２可変キャパシタＣｖ５３１及びＣｖ５３３が直列に接続されていて、第１及び第２可変キャパシタＣｖ５３１及びＣｖ５３３の間の接続点Ｎ４に制御電圧Ｖｃｔｒｌが印加される。第１及び第２可変キャパシタＣｖ５３１及びＣｖ５３３として、可変容量ダイオードが用いられる。
第１ＰＭＯＳ５１１のドレイン電極は、第１ＮＭＯＳ５４１のドレイン電極及び第２ＮＭＯＳ５４３のゲート電極に接続され、第２ＰＭＯＳ５１３のドレイン電極は、第１ＮＭＯＳ５４１のゲート電極及び第２ＮＭＯＳ５４３のドレイン電極に接続されている。第１ＮＭＯＳ５４１及び第２ＮＭＯＳ５４３のソース電極は、第３ＮＭＯＳ５４５のドレイン電極に接続され、第３ＮＭＯＳ５４５のソース電極は、接地端子に接続されている。第３ＮＭＯＳ５４５のゲート電極には、定電流電源Ｉｃ５５１とＮＭＯＳ５５３により構成される定電流回路が接続されている。第１ＰＭＯＳ５１１及び第２ＰＭＯＳ５１３のドレイン電極は、それぞれ、第４ＮＭＯＳ５４７及び第５ＮＭＯＳ５４９のゲート電極に接続され、第４ＮＭＯＳ５４７及び第５ＮＭＯＳ５４９のドレイン電極がそれぞれ、第１出力端子Ｔ５０１、及び、第２出力端子Ｔ５０３に接続されている。また、第１出力端子Ｔ５０１は、抵抗Ｒ５６１を経て出力調整電圧端子に接続され、第２出力端子Ｔ５０３は、抵抗Ｒ５６３を経て出力調整電圧端子に接続される。出力調整電圧端子は、出力調整電圧Ｖｂｕｆｆｅｒの電位になっている。第４ＮＭＯＳ５４７及び第５ＮＭＯＳ５４９のソース電極は、共に接地端子に接続されている。
この回路構成では、インダクタとキャパシタが並列接続されるので、信号発振が起き、このときの発振信号の周波数ｆは、ｆ＝１／２π×（ＬＣ）-1/2で表される。
通常、可変キャパシタを制御電圧によって、調整することで発振回路の周波数を変化させるが、本発明のＶＣＯは、さらに、可変スパイラルインダクタのインダクタンスを変化させることで、発振周波数の可変範囲を広げた調整を行うことが可能となる。
図２０は、第４実施形態のＶＣＯによる発振周波数特性を説明するための図である。横軸は、可変キャパシタの制御電圧［Ｖ］を示し、縦軸は発振周波数ｆ［Ｈｚ］を示している。図２０中、曲線IXは、インダクタンスを変化させずに、可変キャパシタの制御電圧を変化させた状態での回路での発振周波数を示す。インダクタに第１実施形態及び第２実施形態で説明した可変スパイラルインダクタを用いると、曲線Ｘから曲線XIの範囲で設定に応じた発振周波数を得ることができる。
１１、１２ 可変スパイラルインダクタ
１３ 支持基板
１５ 埋め込み酸化膜
１６ 絶縁層
１７ 層間絶縁膜
１７ａ 第１絶縁層
１７ｂ 第２絶縁層
１７ｃ ＭＩＭ絶縁層
１９ 保護膜
２１ スパイラル電極
３１ 第１入出力電極
３３ 第２入出力電極
３５ ゲート入出力電極
３５ａ 開口部
３７ 第１可変容量制御入出力電極
３９ 第２可変容量制御入出力電極
４２ スパイラル電極用開口部
４３ スパイラル電極取り出し電極
４３ａ 層間電極
４３ｂ 取り出し電極
４４ ゲート電極用開口部
４５ ゲート取り出し電極
４６ 第１可変容量制御電極用開口部
４７ 第１可変容量取り出し電極
４８ 第２可変容量制御電極用開口部
４９ 第２可変容量取り出し電極
５０ シリコン層
５１ 可変容量ダイオード
５３ ゲート酸化膜
５５ ゲート領域
５５ａ ゲート予定領域
５７ 第１高濃度拡散領域
５７ａ 第１高濃度拡散予定領域
５９ 第２高濃度拡散領域
５９ａ 第２高濃度拡散予定領域
６５ ゲート電極
６７ 第１可変容量制御電極
６９ 第２可変容量制御電極
７３ 絶縁体層
７５ 第２金属電極
７７ ＭＩＭ接続電極
１０１ 初段カスコード増幅部
１０３ 微分カスコード増幅部
１３ 支持基板
１５ 埋め込み酸化膜
１６ 絶縁層
１７ 層間絶縁膜
１７ａ 第１絶縁層
１７ｂ 第２絶縁層
１７ｃ ＭＩＭ絶縁層
１９ 保護膜
２１ スパイラル電極
３１ 第１入出力電極
３３ 第２入出力電極
３５ ゲート入出力電極
３５ａ 開口部
３７ 第１可変容量制御入出力電極
３９ 第２可変容量制御入出力電極
４２ スパイラル電極用開口部
４３ スパイラル電極取り出し電極
４３ａ 層間電極
４３ｂ 取り出し電極
４４ ゲート電極用開口部
４５ ゲート取り出し電極
４６ 第１可変容量制御電極用開口部
４７ 第１可変容量取り出し電極
４８ 第２可変容量制御電極用開口部
４９ 第２可変容量取り出し電極
５０ シリコン層
５１ 可変容量ダイオード
５３ ゲート酸化膜
５５ ゲート領域
５５ａ ゲート予定領域
５７ 第１高濃度拡散領域
５７ａ 第１高濃度拡散予定領域
５９ 第２高濃度拡散領域
５９ａ 第２高濃度拡散予定領域
６５ ゲート電極
６７ 第１可変容量制御電極
６９ 第２可変容量制御電極
７３ 絶縁体層
７５ 第２金属電極
７７ ＭＩＭ接続電極
１０１ 初段カスコード増幅部
１０３ 微分カスコード増幅部
Claims (12)
- 絶縁性の基板上に、第１及び第２制御電極を備えた可変容量ダイオードが設けられて構成される容量可変部と、
該容量可変部上に設けられた絶縁層と、
該絶縁層の上側に第１及び第２入出力電極、及び、第１及び第２制御用入出力電極がそれぞれ露出して設けられていると共に、前記絶縁層内に、前記第１入出力電極と前記第２入出力電極とを電気的に接続する渦巻き螺旋状のスパイラル電極、前記第１制御電極と前記第１制御用入出力電極との間を電気的に接続する第１制御用取り出し電極、及び前記第２制御電極と前記第２制御用入出力電極との間を電気的に接続する第２制御用取り出し電極が、それぞれ設けられているインダクタ部と
を備えて構成されることを特徴とする半導体素子。 - ＳＯＩ基板又はＳＯＳ基板のシリコン層に、第１及び第２制御電極を備えた可変容量ダイオードが設けられて構成される容量可変部と、
該容量可変部上に設けられた絶縁層と、
該絶縁層の上側に第１及び第２入出力電極、及び、第１及び第２制御用入出力電極がそれぞれ露出して設けられていると共に、前記絶縁層内に、前記第１入出力電極と前記第２入出力電極とを電気的に接続する渦巻き螺旋状のスパイラル電極、前記第１制御電極と前記第１制御用入出力電極との間を電気的に接続する第１制御用取り出し電極、及び前記第２制御電極と前記第２制御用入出力電極との間を電気的に接続する第２制御用取り出し電極が、それぞれ設けられているインダクタ部と
を備えて構成されることを特徴とする半導体素子。 - 請求項１又は２に記載の半導体素子において、前記可変容量ダイオードがＰＮ接合ダイオードであることを特徴とする半導体素子。
- 請求項１又は２に記載の半導体素子において、前記可変容量ダイオードがＭＯＳダイオードであることを特徴とする半導体素子。
- 請求項１〜４のいずれか一項に記載の半導体素子において、
前記容量可変部は、前記第１制御電極上に、該第１制御電極と電気的に接続された第１金属電極、絶縁体層、及び第２制御電極に電気的に接続された第２金属電極を順に積層して構成された固定容量を含むことを特徴とする半導体素子。 - 請求項１〜４のいずれか一項に記載の半導体素子において、
前記容量可変部は、前記第１制御電極上に、該第１制御電極と電気的に接続された第１多結晶シリコン電極、絶縁体層、及び第２制御電極に電気的に接続された第２多結晶シリコン電極を順に積層して構成された固定容量を含むことを特徴とする半導体素子。 - 絶縁層上に、ゲート領域と高濃度拡散予定領域とが設定されている半導体層が設けられている半導体基板を用意する工程と、
前記半導体層をｎ−導電型半導体層に変えるために第１イオンをドープする第１イオン注入工程と、
前記半導体層の前記ゲート領域上にゲート酸化膜を形成する工程と、
該ゲート酸化膜上に第１制御電極を形成する工程と、
前記第１制御電極をマスクとして、前記半導体層の前記高濃度拡散予定領域をｎ＋導電型領域に変えるために第２イオンをドープする第２イオン注入工程と、
前記ｎ＋導電型領域上に第２制御電極を設けて可変容量ダイオードを形成する工程と、
該可変容量ダイオード上に第１絶縁層を設ける工程と、
該第１絶縁層上に、層間電極を設ける工程と、
前記第１絶縁層及び前記層間電極上に第２絶縁層を設ける工程と、
前記第１及び第２絶縁層にスパイラル電極用開口部、及び第１及び第２制御用開口部を設ける工程と、
前記第１及び第２制御用開口部に第１及び第２制御用取り出し電極をそれぞれ設けると共に、スパイラル電極用開口部に層間電極と電気的に接続する取り出し電極を設けてスパイラル電極取り出し電極とする工程と、
前記第２絶縁層上に、前記スパイラル電極取り出し電極と電気的に接続するようにスパイラル電極を設けるとともに、スパイラル電極及びスパイラル電極取り出し電極を経て電気的に接続される、第１入出力電極及び第２入出力電極と、第１制御用取り出し電極と電気的に接続される第１制御用入出力電極と、第２制御用取り出し電極と電気的に接続される第２制御用入出力電極とを設ける工程と、
前記第２絶縁層上に保護膜を設ける工程と、
前記保護膜に開口部を設けて、前記第１入出力電極、前記第２入出力電極、前記第１制御用入出力電極、及び前記第２制御用入出力電極を露出させる工程と
を備えて構成されることを特徴とする半導体素子製造方法。 - 請求項７に記載の半導体素子製造方法において、
前記可変容量ダイオードを形成する工程に続いて、前記第１制御電極と前記第２制御電極とを電気的に接続し、かつ前記第１制御電極上に位置する固定容量を設けることを特徴とする半導体素子製造方法。 - 請求項８に記載の半導体素子製造方法において、
前記固定容量を第１金属電極、絶縁体層、及び第２金属電極の順に形成して積層構造にすることを特徴とする半導体素子製造方法。 - 請求項８に記載の半導体素子製造方法において、
前記固定容量を第１多結晶シリコン電極、絶縁体層、及び第２多結晶シリコン電極の順に形成して積層構造にすることを特徴とする半導体素子製造方法。 - 第１及び第２Ｎ型ＭＯＳＦＥＴ、第１インダクタ、入力キャパシタ、第１出力キャパシタ、第１及び第２可変インダクタ、及び第１抵抗成分を含んで構成される初段カスコード増幅部と、
第３、第４、第５及び第６Ｎ型ＭＯＳＦＥＴ、第２、第３及び第４インダクタ、第２及び第３出力キャパシタ、第３、第４、第５及び第６可変インダクタ、及び第２及び第３抵抗成分を含んで構成される微分カスコード増幅部とを備え、
前記初段カスコード増幅部においては、
前記第１Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第２Ｎ型ＭＯＳＦＥＴのソース電極に接続され、
前記第２Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第１インダクタを経て電源端子に接続され、さらに、前記第２Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第１出力キャパシタに接続され、
前記第２Ｎ型ＭＯＳＦＥＴのゲート電極が、前記電源端子に接続され、
前記第１Ｎ型ＭＯＳＦＥＴのソース電極が、前記第２可変インダクタを経て接地端子に接続され、
前記第１抵抗成分が、前記電源端子及び接地端子間の第１接続点で直列接続されている第１及び第２抵抗素子で構成され、
前記第１Ｎ型ＭＯＳＦＥＴのゲート電極が、前記第１及び第２抵抗素子間の第１接続点に前記第１可変インダクタを経て接続され、
入力端子が前記入力キャパシタを経て前記第１接続点に接続され、
さらに、前記微分カスコード増幅部においては、
前記第３Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第４Ｎ型ＭＯＳＦＥＴのソース電極に接続され、
前記第４Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第２インダクタを経て前記電源端子に接続され、さらに、前記第４Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第２出力キャパシタを経て第１出力端子に接続され、
前記第４Ｎ型ＭＯＳＦＥＴのゲート電極が、前記電源端子に接続され、
前記第３ＮＭＯＳのソース電極が、直列接続された前記第４及び第６可変インダクタを経て、前記第５Ｎ型ＭＯＳＦＥＴのソース電極に接続され、
前記第２抵抗成分が、前記電源端子及び接地端子間に直列接続されている第３及び第４抵抗素子で構成され、
前記第３Ｎ型ＭＯＳＦＥＴのゲート電極が、前記第３及び第４抵抗素子間の第２接続点に前記第３可変インダクタを経て接続され、
前記第５Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第６Ｎ型ＭＯＳＦＥＴのソース電極に接続され、
前記第６Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第３インダクタを経て前記電源端子に接続され、さらに、前記第６Ｎ型ＭＯＳＦＥＴのドレイン電極が、前記第３出力キャパシタを経て第２出力端子に接続され、
前記第６Ｎ型ＭＯＳＦＥＴのゲート電極が、前記電源端子に接続され、
前記第３抵抗成分が、前記電源端子及び接地端子間に直列接続されている第５及び第６抵抗素子で構成され、
前記第５Ｎ型ＭＯＳＦＥＴのゲート電極が、前記第５及び第６抵抗素子間の第３接続点に前記第５可変インダクタを経て接続され、
前記第４及び第６可変インダクタ間の第４接続点が、第４インダクタ及びキャパシタの並列回路を経て、前記接地端子に接続され、
前記第２接続点が前記第１出力キャパシタと接続され、
さらに、前記第１、第２、第３、第４、第５及び第６可変インダクタが請求項１〜６のいずれか一項に記載の半導体素子であることを特徴とする高周波集積回路。 - 第１及び第２Ｐ型ＭＯＳＦＥＴ、第１、第２、第３、第４及び第５Ｎ型ＭＯＳＦＥＴ、インダクタ、キャパシタ、第１及び第２制御抵抗を備える高周波集積回路において、
前記第１Ｐ型ＭＯＳＦＥＴと前記第２Ｐ型ＭＯＳＦＥＴのソース電極が、電源端子に接続され、
前記第１Ｐ型ＭＯＳＦＥＴのドレイン電極が、前記第２Ｐ型ＭＯＳＦＥＴのゲート電極に接続され、
前記第２Ｐ型ＭＯＳＦＥＴのドレイン電極が、前記第１Ｐ型ＭＯＳＦＥＴのゲート電極に接続され、
前記第１Ｐ型ＭＯＳＦＥＴのドレイン電極と前記第２Ｐ型ＭＯＳＦＥＴのドレイン電極との間に、前記インダクタと前記キャパシタが並列に接続され、
前記インダクタは、第１可変インダクタ及び第２可変インダクタが直列に接続されて構成され、
前記キャパシタは、第１可変キャパシタ及び第２可変キャパシタが直列に接続されて構成され、かつ、前記第１及び前記第２可変キャパシタの接続点に制御電圧端子が接続され、
前記第１Ｐ型ＭＯＳＦＥＴのドレイン電極が、前記第１Ｎ型ＭＯＳＦＥＴのドレイン電極及び前記第２Ｎ型ＭＯＳＦＥＴのゲート電極に接続され、
前記第２Ｐ型ＭＯＳＦＥＴのドレイン電極が、前記第１Ｎ型ＭＯＳＦＥＴのゲート電極及び前記第２Ｎ型ＭＯＳＦＥＴのドレイン電極に接続され、
前記第１Ｎ型ＭＯＳＦＥＴ及び前記第２Ｎ型ＭＯＳＦＥＴのソース電極が、前記第３Ｎ型ＭＯＳＦＥＴのドレイン電極に接続され、
前記第３Ｎ型ＭＯＳＦＥＴのソース電極が、接地端子に接続され、
前記第３Ｎ型ＭＯＳＦＥＴのゲート電極が、定電流回路に接続され、
前記第１及び第２Ｐ型ＭＯＳＦＥＴのドレイン電極が、前記第４及び第５Ｎ型ＭＯＳＦＥＴのゲート電極にそれぞれ接続され、
前記第４及び第５Ｎ型ＭＯＳＦＥＴのドレイン電極が、第１及び第２出力端子にそれぞれ接続され、
前記第１及び第２出力端子が、それぞれ第１及び第２制御抵抗を経て出力制御電圧端子に接続され、
前記第４Ｎ型ＭＯＳＦＥＴ及び前記第５Ｎ型ＭＯＳＦＥＴのソース電極が、共に接地端子に接続され、
前記第１及び第２可変インダクタが請求項１〜６のいずれか一項に記載の半導体素子であることを特徴とする高周波集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004044789A JP4391263B2 (ja) | 2004-02-20 | 2004-02-20 | 半導体素子、その製造方法及びその半導体素子を用いた高周波集積回路 |
| US11/056,280 US7248480B2 (en) | 2004-02-20 | 2005-02-14 | Semiconductor element, manufacturing method thereof, and high frequency integrated circuit using the semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004044789A JP4391263B2 (ja) | 2004-02-20 | 2004-02-20 | 半導体素子、その製造方法及びその半導体素子を用いた高周波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005236119A JP2005236119A (ja) | 2005-09-02 |
| JP4391263B2 true JP4391263B2 (ja) | 2009-12-24 |
Family
ID=34858081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004044789A Expired - Lifetime JP4391263B2 (ja) | 2004-02-20 | 2004-02-20 | 半導体素子、その製造方法及びその半導体素子を用いた高周波集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7248480B2 (ja) |
| JP (1) | JP4391263B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4014432B2 (ja) * | 2002-03-28 | 2007-11-28 | ユーディナデバイス株式会社 | インタディジタルキャパシタ及びその容量調整方法 |
| US7518850B2 (en) * | 2006-05-18 | 2009-04-14 | International Business Machines Corporation | High yield, high density on-chip capacitor design |
| GB2440365A (en) * | 2006-07-21 | 2008-01-30 | X Fab Uk Ltd | A semiconductor device |
| US7761078B2 (en) * | 2006-07-28 | 2010-07-20 | Qualcomm Incorporated | Dual inductor circuit for multi-band wireless communication device |
| US8219060B2 (en) * | 2006-07-28 | 2012-07-10 | Qualcomm Incorporated | Dual inductor circuit for multi-band wireless communication device |
| DE102006035204B4 (de) * | 2006-07-29 | 2009-10-15 | Atmel Duisburg Gmbh | Monolithisch integrierbare Schaltungsanordnung |
| US8058960B2 (en) * | 2007-03-27 | 2011-11-15 | Alpha And Omega Semiconductor Incorporated | Chip scale power converter package having an inductor substrate |
| KR101443223B1 (ko) * | 2008-04-04 | 2014-09-24 | 삼성전자주식회사 | 인덕터 및 그 동작방법 |
| JP2009302418A (ja) * | 2008-06-17 | 2009-12-24 | Nec Electronics Corp | 回路装置及びその製造方法 |
| US7948346B2 (en) * | 2008-06-30 | 2011-05-24 | Alpha & Omega Semiconductor, Ltd | Planar grooved power inductor structure and method |
| US8278733B2 (en) * | 2009-08-25 | 2012-10-02 | Mediatek Inc. | Bonding pad structure and integrated circuit chip using such bonding pad structure |
| US20110156260A1 (en) * | 2009-12-28 | 2011-06-30 | Yu-Hua Huang | Pad structure and integrated circuit chip with such pad structure |
| JP5842393B2 (ja) * | 2011-06-10 | 2016-01-13 | 富士通株式会社 | 受光デバイス、これを用いた光受信機、及び受光デバイスの製造方法 |
| KR101339486B1 (ko) | 2012-03-29 | 2013-12-10 | 삼성전기주식회사 | 박막 코일 및 이를 구비하는 전자 기기 |
| CN104871307B (zh) | 2012-12-19 | 2018-01-02 | 瑞萨电子株式会社 | 半导体装置 |
| CN105229645B (zh) * | 2013-05-14 | 2018-05-15 | 株式会社村田制作所 | 电感器的仿真方法及电感器的非线性等效电路模型 |
| US9640318B2 (en) * | 2013-12-07 | 2017-05-02 | Intel Corporation | Non-uniform spacing in wireless resonator coil |
| JP7104407B2 (ja) * | 2018-07-25 | 2022-07-21 | ザインエレクトロニクス株式会社 | 電圧制御発振器、ｐｌｌ回路およびｃｄｒ装置 |
| US20230069734A1 (en) * | 2021-08-31 | 2023-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of fabricating the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7609587A (nl) * | 1975-09-08 | 1977-03-10 | Ncr Co | Elektrisch afstembare mnos-capaciteit. |
| JP3138288B2 (ja) * | 1991-06-12 | 2001-02-26 | 新日本無線株式会社 | 半導体装置 |
| JP2001291615A (ja) * | 2000-04-06 | 2001-10-19 | Murata Mfg Co Ltd | ３端子型可変インダクタンス素子 |
| JP3435636B2 (ja) * | 2000-04-06 | 2003-08-11 | 株式会社村田製作所 | 可変インダクタンス素子 |
| DE60102331T2 (de) * | 2000-09-08 | 2005-03-17 | Matsushita Electric Works, Ltd., Kadoma | Datenübertragungssystem unter Verwendung eines menschlichen Körpers als Signalübertragungsweg |
| JP2002124638A (ja) | 2000-10-19 | 2002-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2003179146A (ja) | 2001-12-13 | 2003-06-27 | Sony Corp | 半導体装置及びその製造方法 |
-
2004
- 2004-02-20 JP JP2004044789A patent/JP4391263B2/ja not_active Expired - Lifetime
-
2005
- 2005-02-14 US US11/056,280 patent/US7248480B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20050184357A1 (en) | 2005-08-25 |
| JP2005236119A (ja) | 2005-09-02 |
| US7248480B2 (en) | 2007-07-24 |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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