JP7104407B2 - 電圧制御発振器、ｐｌｌ回路およびｃｄｒ装置 - Google Patents

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Description

本発明は、電圧制御発振器、ＰＬＬ回路およびＣＤＲ装置に関するものである。
電圧制御発振器（ＶＣＯ: Voltage Controlled Oscillator）は、入力される制御電圧値に応じた周波数を有する発振信号を出力することができる。電圧制御発振器は、ＰＬＬ（Phase Locked Loop）回路およびＣＤＲ（Clock Data Recovery）装置等において重要な一構成要素として用いられる。電圧制御発振器としては様々なタイプのものがある。そのなかでも、ＬＣ-ＶＣＯは、インダクタおよび電圧制御によって容量値が変化するキャパシタを含み、これらインダクタおよびキャパシタによる共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力する。他のタイプの電圧制御発振器と比較すると、ＬＣ-ＶＣＯのジッタは少ない。したがって、１０Ｇｂｐｓ以上の周波数の場合には、様々なタイプがある電圧制御発振器のなかでもＬＣ-ＶＣＯの使用が不可欠である。
ＬＣ-ＶＣＯは、共振現象に関与するキャパシタとして、２端子間に印加される電圧値によって容量値が変化する容量素子を含む。このような容量素子は、バリキャップ（Varicap Diode）、バラクタ（Varactor Diode）または可変容量ダイオード（Variable Capacitance Diode）と呼ばれている。本明細書では、このような容量素子を「可変容量素子」という。例えば、可変容量素子は、ＣＭＯＳプロセスにより低濃度Ｎ型不純物を注入したＮウェルに高濃度Ｐ型不純物を注入したＰ＋領域を有するダイオードにより構成される。また、例えば、可変容量素子は、低濃度Ｐ型不純物を注入したＰウェルに高濃度Ｎ型不純物を注入した２つのＮ＋領域を有するＭＯＳトランジスタにより構成される。
一般に、可変容量素子は、印加される電圧値に応じた容量値を有するだけでなく、該電圧値に応じた量のリーク電流が生じる。可変容量素子のリーク電流により、ＬＣ-ＶＣＯから出力される発振信号にジッタが生じて、ＬＣ-ＶＣＯの性能が悪くなる場合がある。ＬＣ-ＶＣＯの性能が悪いと、これを用いるＰＬＬ回路またはＣＤＲ装置の性能も悪くなる。
このような問題を解消することを意図した発明が特許文献１に開示されている。この文献に開示された発明は、ＬＣ-ＶＣＯとは別にレプリカ回路を備える。レプリカ回路は、ＬＣ-ＶＣＯの可変容量素子と同等の可変容量素子を含み、また、差動アンプおよびカレントミラー回路をも含む。そして、この発明は、レプリカ回路の可変容量素子のリーク電流によりＬＣ-ＶＣＯの可変容量素子のリーク電流を補償することにより、ＬＣ-ＶＣＯの性能悪化を抑制することを図る。
欧州特許第１２３７２８３号明細書
しかし、特許文献１に開示された発明では、ＬＣ-ＶＣＯの可変容量素子とレプリカ回路の可変容量素子との間で特性が相違していると、各々の可変容量素子に流れるリーク電流が相違し、十分に補償をすることができない。それ故、ＬＣ-ＶＣＯの性能悪化を十分に抑制することができず、また、これを用いるＰＬＬ回路またはＣＤＲ装置の性能悪化を十分に抑制することもできない。また、特許文献１に開示された発明では、半導体基板上に集積化する場合にレプリカ回路の可変容量素子のレイアウト面積が大きい。
本発明は、上記問題点を解消する為になされたものであり、可変容量素子のリーク電流による性能悪化を抑制することができ、レイアウト面積の増加を抑制することができる電圧制御発振器を提供することを目的とする。また、本発明は、ＬＣ-ＶＣＯの可変容量素子のリーク電流による性能悪化を抑制することができるＰＬＬ回路およびＣＤＲ装置を提供することを目的とする。
本発明の電圧制御発振器は、インダクタ、第１容量回路および第２容量回路を備え、これらインダクタ、第１容量回路および第２容量回路による共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力する。本発明の電圧制御発振器において、第１容量回路および第２容量回路それぞれは、ノードＮ１とノードＮ２との間に設けられ両ノード間の電圧値に応じた容量値を有する可変容量素子と、ノードＮ２とノードＮ３との間に設けられた容量素子と、ノードＮ２にバイアス電圧値を与えるとともに可変容量素子に流れるリーク電流の量を検出する検出回路と、検出回路による検出結果に基づいてリーク電流を補償する電流をノードＮ１に流す補償回路と、を備える。さらに、本発明の電圧制御発振器において、第１容量回路および第２容量回路それぞれのノードＮ３の間にインダクタが設けられており、第１容量回路および第２容量回路それぞれのノードＮ１は互いに電気的に接続されて制御電圧値が入力される。
本発明の電圧制御発振器は、第１容量回路および第２容量回路それぞれのノードＮ３に接続され、制御信号により設定される容量値を有する第３容量回路を更に備えるのが好適である。
本発明の電圧制御発振器において、第１容量回路および第２容量回路それぞれの検出回路が共通であるのが好適であり、第１容量回路および第２容量回路それぞれの補償回路が共通であるのも好適である。
本発明の電圧制御発振器において、検出回路は、(1) 第１電位供給端にソースが接続されたＭＯＳトランジスタＭ１と、(2) ＭＯＳトランジスタＭ１のドレインとノードＮ２との間に設けられた抵抗部と、(3) ＭＯＳトランジスタＭ１のドレインに接続された第１入力端子と、バイアス電圧値が入力される第２入力端子と、ＭＯＳトランジスタＭ１のゲートに接続された出力端子とを有する差動アンプと、を含むのが好適である。また、補償回路は、(1) 第１電位供給端にソースが接続され、差動アンプの出力端子にゲートが接続されたＭＯＳトランジスタＭ２と、(2) 第２電位供給端とＭＯＳトランジスタＭ２のドレインとの間に設けられたＭＯＳトランジスタＭ３と、(3) 第２電位供給端とノードＮ１との間に設けられ、ＭＯＳトランジスタＭ３とともにカレントミラー回路を構成し、ＭＯＳトランジスタＭ３に流れる電流と同じ量の電流を流すＭＯＳトランジスタＭ４と、を含むのが好適である。
なお、第１電位供給端および第２電位供給端のうち、一方は高電位供給端であり、他方は低電位供給端である。第１電位供給端が高電位供給端であって第２電位供給端が低電位供給端である場合、高電位供給端にソースが接続されるＭＯＳトランジスタＭ１，Ｍ２はＰＭＯＳトランジスタであり、低電位供給端にソースが接続されるＭＯＳトランジスタＭ３，Ｍ４はＮＭＯＳトランジスタである。逆に、第１電位供給端が低電位供給端であって第２電位供給端が高電位供給端である場合、低電位供給端にソースが接続されるＭＯＳトランジスタＭ１，Ｍ２はＮＭＯＳトランジスタであり、高電位供給端にソースが接続されるＭＯＳトランジスタＭ３，Ｍ４はＰＭＯＳトランジスタである。
本発明の電圧制御発振器において、検出回路は、第２電位供給端とＭＯＳトランジスタＭ１のドレインとの間に設けられた第１電流源を更に含むのが好適である。また、検出回路は、第２電位供給端とノードＮ２との間に設けられた第２電流源を更に含むのも好適である。
本発明の電圧制御発振器において、補償回路は、第１電位供給端とノードＮ１との間に設けられた第３電流源を更に含むのが好適である。また、補償回路は、第２電位供給端とＭＯＳトランジスタＭ３およびＭＯＳトランジスタＭ４それぞれのゲートとの間に設けられた第４電流源を更に含むのも好適である。
本発明の電圧制御発振器において、検出回路は、(1) 第１電位供給端にソースが接続されたＭＯＳトランジスタＭ１１と、(2) 第２電位供給端にソースが接続されたＭＯＳトランジスタＭ２１と、(3) ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ２１それぞれのドレインとノードＮ２との間に設けられた抵抗部と、(4) ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ２１それぞれのドレインに接続された第１入力端子と、バイアス電圧値が入力される第２入力端子と、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ２１それぞれのゲートに接続された出力端子とを有する差動アンプと、を含むのが好適である。また、補償回路は、(1) 第１電位供給端にソースが接続され、差動アンプの出力端子にゲートが接続されたＭＯＳトランジスタＭ１２と、(2) 第２電位供給端とＭＯＳトランジスタＭ１２のドレインとの間に設けられたＭＯＳトランジスタＭ１３と、(3) 第２電位供給端とノードＮ１との間に設けられ、ＭＯＳトランジスタＭ１３とともにカレントミラー回路を構成し、ＭＯＳトランジスタＭ１３に流れる電流と同じ量の電流を流すＭＯＳトランジスタＭ１４と、(4) 第２電位供給端にソースが接続され、差動アンプの出力端子にゲートが接続されたＭＯＳトランジスタＭ２２と、(5) 第１電位供給端とＭＯＳトランジスタＭ２２のドレインとの間に設けられたＭＯＳトランジスタＭ２３と、(6) 第１電位供給端とノードＮ１との間に設けられ、ＭＯＳトランジスタＭ２３とともにカレントミラー回路を構成し、ＭＯＳトランジスタＭ２３に流れる電流と同じ量の電流を流すＭＯＳトランジスタＭ２４と、を含むのが好適である。
なお、第１電位供給端および第２電位供給端のうち、一方は高電位供給端であり、他方は低電位供給端である。第１電位供給端が高電位供給端であって第２電位供給端が低電位供給端である場合、高電位供給端にソースが接続されるＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２３，Ｍ２４はＰＭＯＳトランジスタであり、低電位供給端にソースが接続されるＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ１３，Ｍ１４はＮＭＯＳトランジスタである。逆に、第１電位供給端が低電位供給端であって第２電位供給端が高電位供給端である場合、低電位供給端にソースが接続されるＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２３，Ｍ２４はＮＭＯＳトランジスタであり、高電位供給端にソースが接続されるＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ１３，Ｍ１４はＰＭＯＳトランジスタである。また、差動アンプの第１入力端子および第２入力端子のうち、一方は反転入力端子であり、他方は非反転入力端子である。
本発明の電圧制御発振器において、検出回路は、抵抗部として、ゲート電圧に応じた抵抗値を有するＭＯＳトランジスタＭ５を含むのが好適である。
本発明のＰＬＬ回路は、(1) 入力される制御電圧値に応じた周波数を有する発振信号を出力する上記の本発明の電圧制御発振器と、(2) 電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、(3) 位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、(4) チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値を電圧制御発振器へ出力するループフィルタと、を備える。
本発明のＰＬＬ回路は、電圧制御発振器として複数の電圧制御発振器を備え、複数の電圧制御発振器のうち何れか１つの電圧制御発振器から出力される発振信号を選択して出力する選択部を更に備えるのが好適である。
本発明のＰＬＬ回路において、複数の電圧制御発振器のうち選択部により選択された電圧制御発振器を除く他の電圧制御発振器は、バイアス電圧値に替えて制御電圧値を入力するのが好適である。
本発明のＣＤＲ装置は、クロックが埋め込まれたデジタル信号を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力する。本発明のＣＤＲ装置は、(1) 復元クロックが指示するタイミングでデジタル信号のデータをサンプリングして、そのサンプリングしたデータを復元データとして復元クロックに同期して出力するサンプラと、(2) 入力信号として復元データを位相比較器に入力し、電圧制御発振器から発振信号として復元クロックを出力するともに、復元クロックをサンプラに与える上記の本発明のＰＬＬ回路と、を備える。
本発明の容量回路は、ノードＮ１とノードＮ２との間に設けられ両ノード間の電圧値に応じた容量値を有する可変容量素子と、ノードＮ２とノードＮ３との間に設けられた容量素子と、ノードＮ２にバイアス電圧値を与えるとともに可変容量素子に流れるリーク電流の量を検出する検出回路と、検出回路による検出結果に基づいてリーク電流を補償する電流をノードＮ１に流す補償回路と、を備える。
本発明のＬＣ-ＶＣＯは、可変容量素子のリーク電流による性能悪化を抑制することができ、レイアウト面積の増加を抑制することができる。
図１は、ＰＬＬ回路１の構成を示す図である。 図２は、電圧制御発振器４０の回路例を示す図である。 図３は、電圧制御発振器４０の特性を説明する図である。 図４は、可変容量素子の特性を説明する図である。 図５は、電圧制御発振器４０Ａの構成を示す図である。 図６は、電圧制御発振器４０Ｂの構成を示す図である。 図７は、検出回路４８および補償回路４９の第１回路例を示す図である。 図８は、検出回路４８および補償回路４９の第２回路例を示す図である。 図９は、検出回路４８および補償回路４９の第３回路例を示す図である。 図１０は、検出回路４８および補償回路４９の第４回路例を示す図である。 図１１は、検出回路４８および補償回路４９の第５回路例を示す図である。 図１２は、検出回路４８および補償回路４９の第６回路例を示す図である。 図１３は、検出回路４８および補償回路４９の第７回路例を示す図である。 図１４は、検出回路４８および補償回路４９の第８回路例を示す図である。 図１５は、検出回路４８および補償回路４９の第９回路例を示す図である。 図１６は、検出回路４８および補償回路４９の第１０回路例を示す図である。 図１７は、検出回路４８および補償回路４９の第１１回路例を示す図である。 図１８は、検出回路４８および補償回路４９の第１２回路例を示す図である。 図１９は、検出回路４８および補償回路４９の第１３回路例を示す図である。 図２０は、検出回路４８および補償回路４９の第１４回路例を示す図である。 図２１は、検出回路４８および補償回路４９の第１５回路例を示す図である。 図２２は、第１回路例（図７）を採用した電圧制御発振器４０Ｂ（図６）の構成を示す図である。 図２３は、可変容量素子における２端子間の印加電圧値とリーク電流量との間の関係を示す図である。 図２４は、ＰＬＬ回路における制御電圧値ＶＣおよび発振信号CLKoutの周波数それぞれの時間変化を示す図である。 図２５は、ＰＬＬ回路１Ａの構成を示す図である。 図２６は、電圧制御発振器４０１，４０２それぞれの可変容量素子Ｃ１の容量値が付加されたループフィルタ３０の容量素子３３の容量値と制御電圧値ＶＣとの間の関係を示すグラフである。 図２７は、ＣＤＲ装置２の構成を示す図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
図１は、ＰＬＬ回路１の構成を示す図である。ＰＬＬ回路１は、位相比較器１０、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０および分周器５０を備える。ループフィルタ３０は、抵抗器３１、容量素子３２および容量素子３３を含む。
位相比較器１０は、分周器５０から出力される帰還発振信号を入力するとともに、入力信号をも入力する。入力信号は、周波数が一定である基準発振信号であってもよいし、各ビットの期間が一定であるデジタル信号であってもよい。位相比較器１０は、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号をチャージポンプ２０へ出力する。位相差信号は、帰還発振信号および入力信号のうち何れの信号の位相が進んでいるかを表す。
チャージポンプ２０は、位相比較器１０から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流をループフィルタ３０へ出力する。チャージポンプ２０からループフィルタ３０へ出力される充放電電流は、基準発振信号および入力信号のうち何れの信号の位相が進んでいるかに応じて極性が異なる。ループフィルタ３０は、チャージポンプ２０から出力される充放電電流を入力し、この充放電量に応じて増減される制御電圧値ＶＣを電圧制御発振器４０へ出力する。
ループフィルタ３０は、チャージポンプ２０から出力される充放電電流を第１端に入力する抵抗器３１と、抵抗器３１の第２端と接地電位端との間に設けられた容量素子３２と、抵抗器３１の第１端と接地電位端との間に設けられた容量素子３３と、を含む。チャージポンプ２０の出力端および電圧制御発振器４０の入力端は、ループフィルタ３０の抵抗器３１の第１端と接続されている。
電圧制御発振器４０は、ループフィルタ３０から出力される制御電圧値ＶＣを入力し、この制御電圧値ＶＣに応じた周波数を有する発振信号CLKoutを出力する。分周器５０は、電圧制御発振器４０から出力される発振信号を入力し、この発振信号をＮ分周して帰還発振信号を生成し、この帰還発振信号を位相比較器１０へ出力する。
位相比較器１０、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０および分周器５０はループを構成している。このループにおいて、位相比較器１０に入力される帰還発振信号と入力信号との間の位相差が小さくなるように、チャージポンプ２０からループフィルタ３０へ充放電電流が入力される。そして、このループの動作が安定した状態では、電圧制御発振器４０から出力される発振信号は、入力信号の周波数をＮ倍した周波数を有する。なお、分周器５０は設けられなくてもよく、この場合には、電圧制御発振器４０から出力される発振信号は基準発振信号の周波数と同じ周波数を有し、分周比Ｎ＝１とする。
図２は、電圧制御発振器４０の回路例を示す図である。この図に示される電圧制御発振器４０はＬＣ-ＶＣＯである。電圧制御発振器４０は、第１容量回路４１、第２容量回路４２、第３容量回路４３、インダクタ４４、インダクタ４５、ＮＭＯＳトランジスタ４６およびＮＭＯＳトランジスタ４７を含む。
第１容量回路４１および第２容量回路４２は共通の構成を有する。第１容量回路４１および第２容量回路４２それぞれは、可変容量素子Ｃ１、容量素子Ｃ２および抵抗器Ｒを含む。可変容量素子Ｃ１は、ノードＮ１とノードＮ２との間に設けられている。可変容量素子Ｃ１の容量値は、ノードＮ１とノードＮ２との間の電圧値に依存する。容量素子Ｃ２は、ノードＮ２とノードＮ３との間に設けられている。容量素子Ｃ２の容量値は、ノードＮ２とノードＮ３との間の電圧値に依らず一定であってよい。抵抗器Ｒの一端はノードＮ２に接続され、抵抗器Ｒの他端に任意のバイアス電圧値Ｖbiasが入力される。抵抗器Ｒの抵抗値は高く、第１容量回路４１および第２容量回路４２それぞれのノードＮ２に任意のバイアス電圧値Ｖbiasが与えられる。
第３容量回路４３は、第１容量回路４１および第２容量回路４２それぞれのノードＮ３に接続されている。第３容量回路４３は、第１容量回路４１のノードＮ３に接続された複数の容量素子と、これら複数の容量素子それぞれに対応して直列に接続されたスイッチとを含む。また、第３容量回路４３は、第２容量回路４２のノードＮ３に接続された複数の容量素子と、これら複数の容量素子それぞれに対応して直列に接続されたスイッチとを含む。第３容量回路４３は、外部から与えられる制御信号により各スイッチのオン／オフの状態が設定されて、これらの設定に応じた容量値を有する。
インダクタ４４およびインダクタ４５は共通の特性を有する。インダクタ４４は、電源電位供給端と第１容量回路４１のノードＮ３との間に設けられている。インダクタ４５は、電源電位供給端と第２容量回路４２のノードＮ３との間に設けられている。
ＮＭＯＳトランジスタ４６およびＮＭＯＳトランジスタ４７は共通の特性を有する。ＮＭＯＳトランジスタ４６のドレインは第１容量回路４１のノードＮ３に接続されている。ＮＭＯＳトランジスタ４６のソースは接地電位供給端に接続されている。ＮＭＯＳトランジスタ４６のゲートはＮＭＯＳトランジスタ４７のドレインに接続されている。ＮＭＯＳトランジスタ４７のドレインは第２容量回路４２のノードＮ３に接続されている。ＮＭＯＳトランジスタ４７のソースは接地電位供給端に接続されている。ＮＭＯＳトランジスタ４７のゲートはＮＭＯＳトランジスタ４６のドレインに接続されている。
第１容量回路４１および第２容量回路４２それぞれのノードＮ１は共通であり、このノードＮ１に制御電圧値ＶＣが入力される。第１容量回路４１および第２容量回路４２それぞれのノードＮ３（または、これに電気的に接続されたノード）から発振信号CLKoutが出力される。
図３は、電圧制御発振器４０の特性を説明する図である。この図において、横軸は、電圧制御発振器４０に入力される制御電圧値ＶＣである。縦軸は、電圧制御発振器４０から出力される発振信号CLKoutの周波数である。この図では、制御電圧値ＶＣと発振信号CLKoutの周波数との間の関係（ＦＶ特性）を示す線が９本示されている。制御信号により第３容量回路４３の容量値を設定することで、その９つのＦＶ特性のうちの何れか１つのＦＶ特性を選択することができる。そして、その選択したＦＶ特性において制御電圧値ＶＣに対応する周波数の発振信号CLKoutが電圧制御発振器４０から出力される。なお、複数のＦＶ特性のうちから一つを選択する必要がなく、ＦＶ特性が固定でも構わなければ、第３容量回路４３は設けられなくてもよい。
ところで、電圧制御発振器４０の第１容量回路４１および第２容量回路４２それぞれに含まれる可変容量素子Ｃ１は、ノードＮ１とノードＮ２との間に印加される電圧値に応じた量のリーク電流が生じる。そのリーク電流の量によっては、ＰＬＬ回路１の性能が悪化する。
例えば、可変容量素子は、ＣＭＯＳ微細プロセスによりＰウェルに２つのＮ＋領域を有するＭＯＳトランジスタにより構成される。このＭＯＳトランジスタのソースおよびドレインを互いに電気的に接続して一方の端子とし、ゲートを他方の端子としたとき、このＭＯＳトランジスタの接合容量値は、これら２つの端子の間に印加される電圧値に応じたものになる。また、これら２つの端子の間に、印加電圧値に応じた量のリーク電流が生じる。このＭＯＳトランジスタにおけるリーク電流はゲートリークと呼ばれる。近年、プロセスが微細化してゲート酸化膜が薄くなることによりゲートリークは顕在化してきた。
図４は、可変容量素子の特性を説明する図である。この図は、２端子間の印加電圧値と容量値との間の関係、および、２端子間の印加電圧値とリーク電流量との間の関係を示す。この図に示されるように、印加電圧値が０を超えて大きくなると、リーク電流量は急激に大きくなっていく。なお、リーク電流量は、温度によっても大きく変化する。通常は、温度が高いほど、リーク電流量は大きい。リーク電流量は例えば数ｎＡ～数十μＡである。
電圧制御発振器４０の第１容量回路４１および第２容量回路４２それぞれに含まれる可変容量素子Ｃ１にリーク電流が生じると、その電流は、バイアス電圧値Ｖbiasの入力端から抵抗器Ｒおよび可変容量素子Ｃ１を経て制御電圧値ＶＣの入力端へ向かう方向に、または、これとは逆の方向に、流れる。電流が流れる方向は、可変容量素子Ｃ１の向き及びバイアス電圧値Ｖbiasに依って異なる。
この電流が流れる方向が何れであっても、この電流により、ループフィルタ３０の容量素子３２，３３の蓄積電荷量が変動して、ループフィルタ３０から出力される制御電圧値ＶＣが変動する。電圧制御発振器４０に入力される制御電圧値ＶＣが変動すると、電圧制御発振器４０から出力される発振信号CLKoutの周波数も変動し、位相比較器１０に入力される帰還発振信号の周波数も変動する。
位相比較器１０において、入力信号と帰還発振信号との間の位相差が検出される。この位相差が小さくなるように、チャージポンプ２０からループフィルタ３０へ充放電電流が入力される。この充放電電流は例えば１０μＡ程度以上である。制御電圧値ＶＣが元の値に戻ることで、電圧制御発振器４０から出力される発振信号CLKoutの周波数も元に戻る。
しかし、ＰＬＬ回路１におけるフィードバックは入力信号の周期毎に行われるので、入力信号の周期（または１ビット当たりの時間）が長いと、１周期の間の発振信号CLKoutの周波数の変動幅が大きくなり、発振信号CLKoutのジッタが大きくなる。また、チャージポンプ２０からループフィルタ３０へ与えられる充放電電流量より可変容量素子Ｃ１のリーク電流量が大きいと、フィードバックによって制御電圧値ＶＣを元の値に戻すことができなくなり、ＰＬＬ回路として動作しなくなる。
可変容量素子として、例えば以下の二つの素子がある。その一つは、ゲート酸化膜が薄く低電圧（１.０Ｖ）で動作して、容量変化量が大きく、リーク電流量が比較的大きい。他の一つは、ゲート酸化膜が厚く高電圧（３.３Ｖ）で動作して、容量変化量が小さく、リーク電流量が比較的小さい。後者の高電圧動作の可変容量素子を用いる場合には、容量可変範囲を増やすために制御電圧の範囲を増加させる方法があるが、チャージポンプおよびループフィルタ等の周辺回路をも高電圧で動作するものを用いる必要があり、半導体基板上に集積化する場合にレイアウト面積が大きくなる。また、制御電圧の範囲を増加させずに、可変容量素子のサイズを大きくすることも対策として考えられるが、この場合にもレイアウト面積が大きくなる。
特許文献１に開示された発明は、ＬＣ-ＶＣＯの可変容量素子と同等の可変容量素子を含むレプリカ回路を設け、このレプリカ回路の可変容量素子のリーク電流によりＬＣ-ＶＣＯの可変容量素子のリーク電流を補償することにより、ＬＣ-ＶＣＯの性能悪化を抑制することを図る。しかし、この場合もレイアウト面積が大きくなる。また、ＬＣ-ＶＣＯの可変容量素子とレプリカ回路の可変容量素子との間で特性が相違していると、各々の可変容量素子に流れるリーク電流が相違し、十分に補償をすることができない。それ故、ＬＣ-ＶＣＯの性能悪化を十分に抑制することができず、また、これを用いるＰＬＬ回路またはＣＤＲ装置の性能悪化を十分に抑制することもできない。
以下に説明する実施形態は、このような問題点を解消し得るものである。
図５は、電圧制御発振器４０Ａの構成を示す図である。この図に示される電圧制御発振器４０Ａは、第１容量回路４１Ａ、第２容量回路４２Ａ、第３容量回路４３、インダクタ４４、インダクタ４５、ＮＭＯＳトランジスタ４６およびＮＭＯＳトランジスタ４７を備える。図２に示された電圧制御発振器４０の構成と比較すると、図５に示される電圧制御発振器４０Ａは、第１容量回路４１に替えて第１容量回路４１Ａを備える点で相違し、第２容量回路４２に替えて第２容量回路４２Ａを備える点で相違する。
第１容量回路４１Ａおよび第２容量回路４２Ａは共通の構成を有する。第１容量回路４１Ａおよび第２容量回路４２Ａそれぞれは、可変容量素子Ｃ１、容量素子Ｃ２、検出回路４８および補償回路４９を含む。可変容量素子Ｃ１は、ノードＮ１とノードＮ２との間に設けられている。可変容量素子Ｃ１の容量値は、ノードＮ１とノードＮ２との間の電圧値に依存する。容量素子Ｃ２は、ノードＮ２とノードＮ３との間に設けられている。容量素子Ｃ２の容量値は、ノードＮ２とノードＮ３との間の電圧値に依らず一定であってよい。検出回路４８は、ノードＮ２にバイアス電圧値Ｖbiasを与えるとともに、可変容量素子Ｃ１に流れるリーク電流の量を検出する。補償回路４９は、検出回路４８による検出結果に基づいて、可変容量素子Ｃ１のリーク電流を補償する電流をノードＮ１に流す。
図６は、電圧制御発振器４０Ｂの構成を示す図である。この図に示される電圧制御発振器４０Ｂは、第１容量回路４１Ｂ、第２容量回路４２Ｂ、第３容量回路４３、インダクタ４４、インダクタ４５、ＮＭＯＳトランジスタ４６およびＮＭＯＳトランジスタ４７を備える。図５に示された電圧制御発振器４０Ａの構成と比較すると、図６に示される電圧制御発振器４０Ｂは、第１容量回路４１Ａに替えて第１容量回路４１Ｂを備える点で相違し、第２容量回路４２Ａに替えて第２容量回路４２Ｂを備える点で相違する。
第１容量回路４１Ｂおよび第２容量回路４２Ｂは共通の構成を有する。第１容量回路４１Ｂおよび第２容量回路４２Ｂそれぞれは、可変容量素子Ｃ１、容量素子Ｃ２、検出回路４８および補償回路４９を含む。本構成では、第１容量回路４１Ｂおよび第２容量回路４２Ｂそれぞれの検出回路４８が共通である。また、第１容量回路４１Ｂおよび第２容量回路４２Ｂそれぞれの補償回路４９が共通である。
なお、電圧制御発振器４０Ａ（図５）および電圧制御発振器４０Ｂ（図６）それぞれにおいて、複数のＦＶ特性のうちから一つを選択する必要がなく、ＦＶ特性が固定でも構わなければ、第３容量回路４３は設けられなくてもよい。
図７は、検出回路４８および補償回路４９の第１回路例を示す図である。第１回路例では、検出回路４８は、ＰＭＯＳトランジスタＭ１、抵抗器Ｒおよび差動アンプＡを含む。補償回路４９は、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４を含む。
検出回路４８において、ＰＭＯＳトランジスタＭ１のソースは、電源電位供給端に接続されている。抵抗器Ｒは、ＰＭＯＳトランジスタＭ１のドレインとノードＮ２との間に設けられている。差動アンプＡの非反転入力端子は、ＰＭＯＳトランジスタＭ１のドレインに接続されている。差動アンプＡの反転入力端子は、バイアス電圧値Ｖbiasが入力される。差動アンプＡの出力端子は、ＰＭＯＳトランジスタＭ１のゲートに接続されている。
補償回路４９において、ＰＭＯＳトランジスタＭ２のソースは、電源電位供給端に接続されている。ＰＭＯＳトランジスタＭ２のゲートは、差動アンプＡの出力端子に接続されている。ＮＭＯＳトランジスタＭ３のソースは、接地電位供給端に接続されている。ＮＭＯＳトランジスタＭ３のドレインは、ＰＭＯＳトランジスタＭ２のドレインに接続されている。ＮＭＯＳトランジスタＭ４のソースは、接地電位供給端に接続されている。ＮＭＯＳトランジスタＭ４のドレインは、ノードＮ１に接続されている。ＮＭＯＳトランジスタＭ４のゲートは、ＮＭＯＳトランジスタＭ３のゲートおよびドレインに接続されている。ＮＭＯＳトランジスタＭ４は、ＮＭＯＳトランジスタＭ３とともにカレントミラー回路を構成し、ＮＭＯＳトランジスタＭ３に流れる電流と同じ量の電流を流す。
検出回路４８において、差動アンプＡの反転入力端子と非反転入力端子とはイマジナリショートの関係を有することから、差動アンプＡの反転入力端子は非反転入力端子と同じバイアス電圧値Ｖbiasとされ、そのバイアス電圧値Ｖbiasが抵抗器Ｒを介してノードＮ２に与えられる。可変容量素子Ｃ１のリーク電流は、電源電位供給端からＰＭＯＳトランジスタＭ１，抵抗器Ｒおよび可変容量素子Ｃ１を経てノードＮ１へ流れる。すなわち、ＰＭＯＳトランジスタＭ１に流れる電流の量は、可変容量素子Ｃ１のリーク電流量と同じである。差動アンプＡの出力端子からＰＭＯＳトランジスタＭ１のゲートに与えられる電圧値は、可変容量素子Ｃ１のリーク電流量と同じ量の電流がＰＭＯＳトランジスタＭ１に流れるような値となる。
補償回路４９において、差動アンプＡの出力端子からＰＭＯＳトランジスタＭ２のゲートに与えられる電圧値は、差動アンプＡの出力端子からＰＭＯＳトランジスタＭ１のゲートに与えられる電圧値と同じである。したがって、ＰＭＯＳトランジスタＭ２に流れる電流の量は、ＰＭＯＳトランジスタＭ１に流れる電流の量と同じである。ＰＭＯＳトランジスタＭ２に流れる電流は、ＮＭＯＳトランジスタＭ３にも流れる。ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ３とはカレントミラー回路を構成しているから、ＮＭＯＳトランジスタＭ４に流れる電流の量は、ＰＭＯＳトランジスタＭ３に流れる電流の量と同じである。すなわち、ＮＭＯＳトランジスタＭ４に流れる電流の量は、可変容量素子Ｃ１のリーク電流量と同じである。したがって、ＮＭＯＳトランジスタＭ４に流れる電流は、可変容量素子Ｃ１のリーク電流を補償することができる。
図８は、検出回路４８および補償回路４９の第２回路例を示す図である。第２回路例では、検出回路４８は、ＮＭＯＳトランジスタＭ１、抵抗器Ｒおよび差動アンプＡを含む。また、補償回路４９は、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３およびＰＭＯＳトランジスタＭ４を含む。
検出回路４８において、ＮＭＯＳトランジスタＭ１のソースは、接地電位供給端に接続されている。抵抗器Ｒは、ＮＭＯＳトランジスタＭ１のドレインとノードＮ２との間に設けられている。差動アンプＡの非反転入力端子は、ＮＭＯＳトランジスタＭ１のドレインに接続されている。差動アンプＡの反転入力端子は、バイアス電圧値Ｖbiasが入力される。差動アンプＡの出力端子は、ＮＭＯＳトランジスタＭ１のゲートに接続されている。
補償回路４９において、ＮＭＯＳトランジスタＭ２のソースは、接地電位供給端に接続されている。ＮＭＯＳトランジスタＭ２のゲートは、差動アンプＡの出力端子に接続されている。ＰＭＯＳトランジスタＭ３のソースは、電源電位供給端に接続されている。ＰＭＯＳトランジスタＭ３のドレインは、ＮＭＯＳトランジスタＭ２のドレインに接続されている。ＰＭＯＳトランジスタＭ４のソースは、電源電位供給端に接続されている。ＰＭＯＳトランジスタＭ４のドレインは、ノードＮ１に接続されている。ＰＭＯＳトランジスタＭ４のゲートは、ＰＭＯＳトランジスタＭ３のゲートおよびドレインに接続されている。ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ３とともにカレントミラー回路を構成し、ＰＭＯＳトランジスタＭ３に流れる電流と同じ量の電流を流す。
検出回路４８において、差動アンプＡの反転入力端子と非反転入力端子とはイマジナリショートの関係を有することから、差動アンプＡの反転入力端子は非反転入力端子と同じバイアス電圧値Ｖbiasとされ、そのバイアス電圧値Ｖbiasが抵抗器Ｒを介してノードＮ２に与えられる。可変容量素子Ｃ１のリーク電流は、ノードＮ１から可変容量素子Ｃ１，抵抗器ＲおよびＮＭＯＳトランジスタＭ１を経て接地電位供給端へ流れる。すなわち、ＮＭＯＳトランジスタＭ１に流れる電流の量は、可変容量素子Ｃ１のリーク電流量と同じである。差動アンプＡの出力端子からＮＭＯＳトランジスタＭ１のゲートに与えられる電圧値は、可変容量素子Ｃ１のリーク電流量と同じ量の電流がＮＭＯＳトランジスタＭ１に流れるような値となる。
補償回路４９において、差動アンプＡの出力端子からＮＭＯＳトランジスタＭ２のゲートに与えられる電圧値は、差動アンプＡの出力端子からＮＭＯＳトランジスタＭ１のゲートに与えられる電圧値と同じである。したがって、ＮＭＯＳトランジスタＭ２に流れる電流の量は、ＮＭＯＳトランジスタＭ１に流れる電流の量と同じである。ＮＭＯＳトランジスタＭ２に流れる電流は、ＰＭＯＳトランジスタＭ３にも流れる。ＰＭＯＳトランジスタＭ４とＰＭＯＳトランジスタＭ３とはカレントミラー回路を構成しているから、ＰＭＯＳトランジスタＭ４に流れる電流の量は、ＮＭＯＳトランジスタＭ３に流れる電流の量と同じである。すなわち、ＰＭＯＳトランジスタＭ４に流れる電流の量は、可変容量素子Ｃ１のリーク電流量と同じである。したがって、ＰＭＯＳトランジスタＭ４に流れる電流は、可変容量素子Ｃ１のリーク電流を補償することができる。
図９は、検出回路４８および補償回路４９の第３回路例を示す図である。第３回路例では、検出回路４８は、ＰＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ５および差動アンプＡを含む。また、補償回路４９は、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４を含む。
第１回路例（図７）と比較すると、第３回路例（図９）は、検出回路４８が抵抗器Ｒに替えてＰＭＯＳトランジスタＭ５を含む点で相違する。ＰＭＯＳトランジスタＭ５は、ＰＭＯＳトランジスタＭ１のドレインとノードＮ２との間に設けられている。ＰＭＯＳトランジスタＭ５は、抵抗器Ｒと同様に抵抗部として用いられるものであり、ゲートに与えられる参照電圧値Ｖrefに応じた抵抗値を有する。ＰＭＯＳトランジスタＭ５を抵抗部として用いることで、小さいレイアウト面積で高抵抗の抵抗部を実現することができる。
図１０は、検出回路４８および補償回路４９の第４回路例を示す図である。第４回路例では、検出回路４８は、ＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ５および差動アンプＡを含む。また、補償回路４９は、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３およびＰＭＯＳトランジスタＭ４を含む。
第２回路例（図８）と比較すると、第４回路例（図１０）は、検出回路４８が抵抗器Ｒに替えてＮＭＯＳトランジスタＭ５を含む点で相違する。ＮＭＯＳトランジスタＭ５は、ＮＭＯＳトランジスタＭ１のドレインとノードＮ２との間に設けられている。ＮＭＯＳトランジスタＭ５は、抵抗器Ｒと同様に抵抗部として用いられるものであり、ゲートに与えられる参照電圧値Ｖrefに応じた抵抗値を有する。ＮＭＯＳトランジスタＭ５を抵抗部として用いることで、小さいレイアウト面積で高抵抗の抵抗部を実現することができる。
これまでに説明した第１回路例（図７）、第２回路例（図８）、第３回路例（図９）および第４回路例（図１０）では、制御電圧値ＶＣの大きさによっては、リーク電流が小さくなって、検出回路４８によるリーク電流量の検出ができず、補償回路４９によるリーク電流の補償ができない可能性がある。その対策として、以下に説明する第５回路例（図１１）、第６回路例（図１２）、第７回路例（図１３）および第８回路例（図１４）のように、ダミーのリーク電流を流す第１電流源Ｉ１または第２電流源Ｉ２を設けるのが好適である。第１電流源Ｉ１または第２電流源Ｉ２が流すダミーのリーク電流の量は数十ｎＡ程度であるのが妥当である。このようなダミーのリーク電流を流すことは、回路起因のリーク電流になる。しかし、ダミーのリーク電流の量は、チャージポンプからの電流の量と比べて１／１００程度であって十分に小さいことから、誤差として扱うことができる。
図１１は、検出回路４８および補償回路４９の第５回路例を示す図である。第５回路例では、検出回路４８は、ＰＭＯＳトランジスタＭ１、抵抗器Ｒ、差動アンプＡおよび第１電流源Ｉ１を含む。また、補償回路４９は、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４を含む。第１回路例（図７）と比較すると、第５回路例（図１１）は、検出回路４８が第１電流源Ｉ１を更に含む点で相違する。第１電流源Ｉ１は、接地電位供給端とＰＭＯＳトランジスタＭ１のドレインとの間に設けられている。
図１２は、検出回路４８および補償回路４９の第６回路例を示す図である。第６回路例では、検出回路４８は、ＮＭＯＳトランジスタＭ１、抵抗器Ｒ、差動アンプＡおよび第１電流源Ｉ１を含む。また、補償回路４９は、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３およびＰＭＯＳトランジスタＭ４を含む。第２回路例（図８）と比較すると、第６回路例（図１２）は、検出回路４８が第１電流源Ｉ１を更に含む点で相違する。第１電流源Ｉ１は、電源電位供給端とＮＭＯＳトランジスタＭ１のドレインとの間に設けられている。
図１３は、検出回路４８および補償回路４９の第７回路例を示す図である。第７回路例では、検出回路４８は、ＰＭＯＳトランジスタＭ１、抵抗器Ｒ、差動アンプＡおよび第２電流源Ｉ２を含む。また、補償回路４９は、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４を含む。第１回路例（図７）と比較すると、第７回路例（図１１）は、検出回路４８が第２電流源Ｉ２を更に含む点で相違する。第２電流源Ｉ２は、接地電位供給端とノードＮ２との間に設けられている。
図１４は、検出回路４８および補償回路４９の第８回路例を示す図である。第８回路例では、検出回路４８は、ＮＭＯＳトランジスタＭ１、抵抗器Ｒ、差動アンプＡおよび第２電流源Ｉ２を含む。また、補償回路４９は、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３およびＰＭＯＳトランジスタＭ４を含む。第２回路例（図８）と比較すると、第８回路例（図１２）は、検出回路４８が第２電流源Ｉ２を更に含む点で相違する。第２電流源Ｉ２は、電源電位供給端とノードＮ２との間に設けられている。
第５回路例（図１１）、第６回路例（図１２）、第７回路例（図１３）および第８回路例（図１４）それぞれにおいて、第３回路例（図９）および第４回路例（図１０）と同様に、抵抗器Ｒに替えてＭＯＳトランジスタＭ５を設けてもよい。
これまでに説明した第５回路例（図１１）、第６回路例（図１２）、第７回路例（図１３）および第８回路例（図１４）では、第１電流源Ｉ１または第２電流源Ｉ２が流すダミーのリーク電流により誤差が生じる。以下に説明する第９回路例（図１５）、第１０回路例（図１６）、第１１回路例（図１７）および第１２回路例（図１８）では、この誤差を抑制するための第３電流源Ｉ３または第４電流源Ｉ４を設ける。
図１５は、検出回路４８および補償回路４９の第９回路例を示す図である。第９回路例では、検出回路４８は、ＰＭＯＳトランジスタＭ１、抵抗器Ｒ、差動アンプＡおよび第２電流源Ｉ２を含む。また、補償回路４９は、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４および第３電流源Ｉ３を含む。第７回路例（図１３）と比較すると、第９回路例（図１５）は、補償回路４９が第３電流源Ｉ３を更に含む点で相違する。第３電流源Ｉ３は、電源電位供給端とノードＮ１との間に設けられている。第３電流源Ｉ３が流す電流の量は、第２電流源Ｉ２が流す電流の量と同じである。
図１６は、検出回路４８および補償回路４９の第１０回路例を示す図である。第１０回路例では、検出回路４８は、ＮＭＯＳトランジスタＭ１、抵抗器Ｒ、差動アンプＡおよび第２電流源Ｉ２を含む。また、補償回路４９は、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４および第３電流源Ｉ３を含む。第８回路例（図１４）と比較すると、第１０回路例（図１６）は、補償回路４９が第３電流源Ｉ３を更に含む点で相違する。第３電流源Ｉ３は、接地電位供給端とノードＮ１との間に設けられている。第３電流源Ｉ３が流す電流の量は、第２電流源Ｉ２が流す電流の量と同じである。
図１７は、検出回路４８および補償回路４９の第１１回路例を示す図である。第１１回路例では、検出回路４８は、ＰＭＯＳトランジスタＭ１、抵抗器Ｒ、差動アンプＡおよび第２電流源Ｉ２を含む。また、補償回路４９は、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４および第４電流源Ｉ４を含む。第７回路例（図１３）と比較すると、第１１回路例（図１７）は、補償回路４９が第４電流源Ｉ４を更に含む点で相違する。第４電流源Ｉ４は、接地電位供給端とＮＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４それぞれのゲートとの間に設けられている。第４電流源Ｉ４が流す電流の量は、第２電流源Ｉ２が流す電流の量と同じである。
図１８は、検出回路４８および補償回路４９の第１２回路例を示す図である。第１２回路例では、検出回路４８は、ＮＭＯＳトランジスタＭ１、抵抗器Ｒ、差動アンプＡおよび第２電流源Ｉ２を含む。また、補償回路４９は、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４および第４電流源Ｉ４を含む。第８回路例（図１４）と比較すると、第１２回路例（図１８）は、補償回路４９が第４電流源Ｉ４を更に含む点で相違する。第４電流源Ｉ４は、電源電位供給端とＰＭＯＳトランジスタＭ３およびＰＭＯＳトランジスタＭ４それぞれのゲートとの間に設けられている。第４電流源Ｉ４が流す電流の量は、第２電流源Ｉ２が流す電流の量と同じである。
第９回路例（図１５）、第１０回路例（図１６）、第１１回路例（図１７）および第１２回路例（図１８）それぞれにおいて、第３回路例（図９）および第４回路例（図１０）と同様に、抵抗器Ｒに替えてＭＯＳトランジスタＭ５を設けてもよい。また、第５回路例（図１１）および第６回路例（図１２）それぞれに対して、第３電流源Ｉ３または第４電流源Ｉ４を設けてもよい。
これまでに説明した第５～第１２の各回路例は、第１電流源Ｉ１または第２電流源Ｉ２によりダミーのリーク電流を流すものであった。また、第９～第１２の各回路例は、第１電流源Ｉ１または第２電流源Ｉ２が流すダミーのリーク電流により生じる誤差を第３電流源Ｉ３または第４電流源Ｉ４により抑制するものであった。以下に説明する第１３回路例（図１９）、第１４回路例（図２０）および第１５回路例（図２１）は、電流源を付加することなく、検出回路４８および補償回路４９を構成することができる。
図１９は、検出回路４８および補償回路４９の第１３回路例を示す図である。第１３回路例では、検出回路４８は、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ２１、抵抗器Ｒおよび差動アンプＡを含む。補償回路４９は、ＰＭＯＳトランジスタＭ１２、ＮＭＯＳトランジスタＭ１３、ＮＭＯＳトランジスタＭ１４、ＮＭＯＳトランジスタＭ２２、ＰＭＯＳトランジスタＭ２３およびＰＭＯＳトランジスタＭ２４を含む。
検出回路４８において、ＰＭＯＳトランジスタＭ１１のソースは、電源電位供給端に接続されている。ＮＭＯＳトランジスタＭ２１のソースは、接地電位供給端に接続されている。ＰＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ２１それぞれのドレインは、互いに接続されている。抵抗器Ｒは、ＰＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ２１それぞれのドレインとノードＮ２との間に設けられている。差動アンプＡの非反転入力端子は、ＰＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ２１それぞれのドレインに接続されている。差動アンプＡの反転入力端子は、バイアス電圧値Ｖbiasが入力される。差動アンプＡの出力端子は、ＰＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ２１それぞれのゲートに接続されている。
補償回路４９において、ＰＭＯＳトランジスタＭ１２のソースは、電源電位供給端に接続されている。ＰＭＯＳトランジスタＭ１２のゲートは、差動アンプＡの出力端子に接続されている。ＮＭＯＳトランジスタＭ１３のソースは、接地電位供給端に接続されている。ＮＭＯＳトランジスタＭ１３のドレインは、ＰＭＯＳトランジスタＭ１２のドレインに接続されている。ＮＭＯＳトランジスタＭ１４のソースは、接地電位供給端に接続されている。ＮＭＯＳトランジスタＭ１４のドレインは、ノードＮ１に接続されている。ＮＭＯＳトランジスタＭ１４のゲートは、ＮＭＯＳトランジスタＭ１３のゲートおよびドレインに接続されている。ＮＭＯＳトランジスタＭ１４は、ＮＭＯＳトランジスタＭ１３とともにカレントミラー回路を構成し、ＮＭＯＳトランジスタＭ１３に流れる電流と同じ量の電流を流す。
また、補償回路４９において、ＮＭＯＳトランジスタＭ２２のソースは、接地電位供給端に接続されている。ＮＭＯＳトランジスタＭ２２のゲートは、差動アンプＡの出力端子に接続されている。ＰＭＯＳトランジスタＭ２３のソースは、電源電位供給端に接続されている。ＰＭＯＳトランジスタＭ２３のドレインは、ＮＭＯＳトランジスタＭ２２のドレインに接続されている。ＰＭＯＳトランジスタＭ２４のソースは、電源電位供給端に接続されている。ＰＭＯＳトランジスタＭ２４のドレインは、ノードＮ１に接続されている。ＰＭＯＳトランジスタＭ２４のゲートは、ＰＭＯＳトランジスタＭ２３のゲートおよびドレインに接続されている。ＰＭＯＳトランジスタＭ２４は、ＰＭＯＳトランジスタＭ２３とともにカレントミラー回路を構成し、ＰＭＯＳトランジスタＭ２３に流れる電流と同じ量の電流を流す。
検出回路４８および補償回路４９の第１３回路例（図１９）は、第１回路例（図７）および第２回路例（図８）の双方の構成を含む構成とした上で、第１回路例（図７）および第２回路例（図８）それぞれに含まれる抵抗器Ｒおよび差動アンプＡを共通化したものである。検出回路４８におけるＰＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ２１は、プッシュ・プル・バッファを構成している。
図２０は、検出回路４８および補償回路４９の第１４回路例を示す図である。図２１は、検出回路４８および補償回路４９の第１５回路例を示す図である。第１４回路例（図２０）および第１５回路例（図２１）それぞれでは、検出回路４８は、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ２１、ＭＯＳトランジスタＭ５および差動アンプＡを含む。補償回路４９は、ＰＭＯＳトランジスタＭ１２、ＮＭＯＳトランジスタＭ１３、ＮＭＯＳトランジスタＭ１４、ＮＭＯＳトランジスタＭ２２、ＰＭＯＳトランジスタＭ２３およびＰＭＯＳトランジスタＭ２４を含む。
第１３回路例（図１９）と比較すると、第１４回路例（図２０）および第１５回路例（図２１）それぞれは、検出回路４８が抵抗器Ｒに替えてＭＯＳトランジスタＭ５を含む点で相違する。ＭＯＳトランジスタＭ５は、ＰＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ２１それぞれのドレインとノードＮ２との間に設けられている。ＭＯＳトランジスタＭ５は、抵抗器Ｒと同様に抵抗部として用いられるものであり、ゲートに与えられる参照電圧値Ｖrefに応じた抵抗値を有する。ＭＯＳトランジスタＭ５を抵抗部として用いることで、小さいレイアウト面積で高抵抗の抵抗部を実現することができる。
第１４回路例（図２０）と第１５回路例（図２１）とは、可変容量素子Ｃ１に流れるリーク電流の向きの点で相違する。第１４回路例（図２０）では、可変容量素子Ｃ１のリーク電流は、ノードＮ１から可変容量素子Ｃ１，ＭＯＳトランジスタＭ５およびＮＭＯＳトランジスタＭ２１を経て接地電位供給端へ流れる。第１５回路例（図２１）では、可変容量素子Ｃ１のリーク電流は、電源電位供給端からＰＭＯＳトランジスタＭ１１，ＭＯＳトランジスタＭ５および可変容量素子Ｃ１を経てノードＮ１へ流れる。
図２２は、第１回路例（図７）を採用した電圧制御発振器４０Ｂ（図６）の構成を示す図である。検出回路４８は、ＬＤＯ（Low Dropout）構成を有しており、差動アンプＡの反転入力端子に入力されるバイアス電圧値Ｖbiasと同じ電圧値を、差動アンプＡの非反転入力端子から抵抗器Ｒを介してノードＮ２に与える。ＰＭＯＳトランジスタＭ１には、２個の可変容量素子Ｃ１のリーク電流と同量の電流が流れる。ＰＭＯＳトランジスタＭ２に流れる電流の量は、ＰＭＯＳトランジスタＭ１に流れる電流の量と同じである。ＰＭＯＳトランジスタＭ２に流れる電流は、ＮＭＯＳトランジスタＭ３にも流れる。ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ３とはカレントミラー回路を構成しているから、ＮＭＯＳトランジスタＭ４に流れる電流の量は、ＰＭＯＳトランジスタＭ３に流れる電流の量と同じである。すなわち、ＮＭＯＳトランジスタＭ４に流れる電流の量は、２個の可変容量素子Ｃ１のリーク電流量と同じである。したがって、ＮＭＯＳトランジスタＭ４に流れる電流は、２個の可変容量素子Ｃ１のリーク電流を補償することができる。
図２３は、可変容量素子における２端子間の印加電圧値とリーク電流量との間の関係を示す図である。ここでのリーク電流は、可変容量素子Ｃ１のリーク電流のうち電圧制御発振器からチャージポンプへ流れる電流（または、これとは逆の方向に流れる電流）を表す。この図は、検出回路４８および補償回路４９が設けられていない比較例、および、検出回路４８および補償回路４９が設けられている実施形態、それぞれについて示す。検出回路４８および補償回路４９が設けられることにより、可変容量素子Ｃ１のリーク電流のうち電圧制御発振器からチャージポンプへ流れる電流の量は大きく減少する。
図２４は、ＰＬＬ回路における制御電圧値ＶＣおよび発振信号CLKoutの周波数それぞれの時間変化を示す図である。この図も、検出回路４８および補償回路４９が設けられていない比較例、および、検出回路４８および補償回路４９が設けられている実施形態、それぞれについて示す。検出回路４８および補償回路４９が設けられることにより、制御電圧値ＶＣの変動幅は小さく、また、発振信号CLKoutの周波数の変動幅も小さい。
本実施形態では、レプリカの可変容量素子が不要であるので、ＬＣ-ＶＣＯの可変容量素子とレプリカの可変容量素子との間の特性の相違の問題が生じることはない。本実施形態では、可変容量素子のリーク電流による性能悪化を抑制することができ、レイアウト面積の増加を抑制することができる。
次に、ＰＬＬ回路の実施形態について説明する。本実施形態のＰＬＬ回路は、ＰＬＬ回路１（図１）において電圧制御発振器４０として電圧制御発振器４０Ａ（図５）または電圧制御発振器４０Ｂ（図６）を採用したものである。また、電圧制御発振器４０Ａ（図５）または電圧制御発振器４０Ｂ（図６）において、検出回路４８および補償回路４９として第１～第１５の回路例の何れか（または、これらの組合せ若しくは変形例）を採用することができる。本実施形態のＰＬＬ回路は、図２５に示される構成を有するのが好ましい。
図２５は、ＰＬＬ回路１Ａの構成を示す図である。ＰＬＬ回路１Ａは、位相比較器１０、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０１，４０２、分周器５０および選択部６０を備える。図１に示されたＰＬＬ回路１の構成と比較すると、図２５に示されるＰＬＬ回路１Ａは、１個の電圧制御発振器４０に替えて複数個の電圧制御発振器（図では２個の電圧制御発振器４０１，４０２）を備える点で相違し、また、選択部６０を更に備える点で相違する。電圧制御発振器４０１，４０２それぞれは、電圧制御発振器４０Ａ（図５）または電圧制御発振器４０Ｂ（図６）と同様の構成を有する。
電圧制御発振器４０１，４０２それぞれは、制御電圧値ＶＣと発振信号CLKoutの周波数との間の関係（ＦＶ特性）が相違している。選択部６０は、電圧制御発振器４０１，４０２のうち何れか１つの電圧制御発振器から出力される発振信号を選択して分周器５０へ出力する。これにより、１個の電圧制御発振器が設けられる場合と比較して、このＰＬＬ回路１Ａでは動作可能な周波数範囲を拡大することができる。
また、電圧制御発振器４０１，４０２それぞれに入力される制御電圧値ＶＣは共通である。これにより、チャージポンプ２０およびループフィルタ３０それぞれを１個だけ設ければよいので、回路規模の増大を抑制することができる。
電圧制御発振器４０１，４０２のうち何れか１個が使用状態となり、その他は不使用状態となる。ループフィルタ３０の容量素子３３の容量値には、電圧制御発振器４０１，４０２それぞれの可変容量素子Ｃ１の容量値が付加される。不使用状態の電圧制御発振器において、ノードＮ２に与えられるバイアス電圧値Ｖbiasが、ノードＮ１に与えられる制御電圧値ＶＣより小さいと、可変容量素子Ｃ１のリーク電流量が小さくなり、ループフィルタ３０への影響が小さい。しかし、制御電圧値ＶＣの変動によって可変容量素子Ｃ１の容量値が変動し、この可変容量素子Ｃ１の容量値の変動が、ループフィルタ３０の容量素子３３の容量値に影響を与える。
そこで、不使用状態の電圧制御発振器において、ノードＮ２に与える電圧値を一定のバイアス電圧値Ｖbiasに替えて制御電圧値ＶＣとすることで、可変容量素子Ｃ１の容量値の変動を抑制するのが好適である。すなわち、電圧制御発振器４０１，４０２それぞれは、ノードＮ２に与える電圧値として一定のバイアス電圧値Ｖbiasおよび制御電圧値ＶＣのうちから何れか一方を選択するスイッチを備えるのが好適である。使用状態の電圧制御発振器は、一定のバイアス電圧値Ｖbiasをスイッチにより選択してノードＮ２に与える。不使用状態の電圧制御発振器は、制御電圧値ＶＣをスイッチにより選択してノードＮ２に与える。これにより、不使用状態の電圧制御発振器において、可変容量素子Ｃ１の容量値の変動を抑制することができ、また、可変容量素子Ｃ１のリーク電流を抑制することができる。
図２６は、電圧制御発振器４０１，４０２それぞれの可変容量素子Ｃ１の容量値が付加されたループフィルタ３０の容量素子３３の容量値と制御電圧値ＶＣとの間の関係を示すグラフである。この図は、不使用状態の電圧制御発振器において一定のバイアス電圧値（０Ｖ）をノードＮ２に与えた場合、および、不使用状態の電圧制御発振器において制御電圧値ＶＣをノードＮ２に与えた場合を示す。後者の場合の方が、ループフィルタ３０の容量素子３３の容量値の変動が小さい。
ループフィルタ３０の容量素子３３の容量値の変動が小さい方が、設計パラメータのばらつきが少なく、設計が容易になる。このような構成により、使用状態の電圧制御発振器における可変容量素子Ｃ１のリーク電流を抑制することができ、また、不使用状態の電圧制御発振器における可変容量素子Ｃ１の容量値の変動を抑制することができて、ループフィルタ３０の容量素子３３の容量値の変動を抑制することができる。また、不使用状態の電圧制御発振器における可変容量素子Ｃ１のリーク電流があっても、そのリーク電流を補償することができる。
次に、ＣＤＲ装置の実施形態について説明する。ＣＤＲ装置は、クロックが埋め込まれたデジタル信号（例えば８Ｂ１０Ｂ又は１２８Ｂ１３０Ｂのコーディングデータ）を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するものである。ＣＤＲ装置は、ＰＬＬ回路およびサンプラを備えて構成される。ＣＤＲ装置において、サンプラは、復元クロックが指示するタイミングでデジタル信号のデータをサンプリングして、そのサンプリングしたデータを復元データとして復元クロックに同期して出力する。ＰＬＬ回路は、入力信号として復元データを位相比較器に入力し、電圧制御発振器から発振信号として復元クロックを出力するともに、復元クロックをサンプラに与える。本実施形態のＣＤＲ装置は、前述した本実施形態のＰＬＬ回路を備える。本実施形態のＣＤＲ装置は、図２７に示される構成を有するのが好ましい。
図２７は、ＣＤＲ装置２の構成を示す図である。ＣＤＲ装置２は、位相比較器１０１，１０２、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０１，４０２、分周器５０，５１、選択部６０，６１、サンプラ７０および周波数同期検出部８０を備える。これらのうち、位相比較器１０１、チャージポンプ２０、ループフィルタ３０、電圧制御発振器４０１および分周器５０を含むループは、第１のＰＬＬ回路を構成している。位相比較器１０２、チャージポンプ２０、ループフィルタ３０および電圧制御発振器４０２を含むループは、第２のＰＬＬ回路を構成している。これら第１および第２のＰＬＬ回路において、チャージポンプ２０およびループフィルタ３０は共通に設けられている。第２のＰＬＬ回路は分周器を含まない。
サンプラ７０は、クロックが埋め込まれたデジタル信号を入力するとともに、選択部６０により選択されて出力された発振信号（復元クロック）を入力する。サンプラ７０は、復元クロックが指示するタイミングでデジタル信号のデータをサンプリングして、そのサンプリングしたデータを復元データとして復元クロックに同期して位相比較器１０２へ出力する。
位相比較器１０２は、サンプラ７０から復元データを入力するとともに、選択部６０により選択されて出力された発振信号（復元クロック）を入力する。位相比較器１０２は、これら復元クロックと復元データとの間の位相差を検出して、この位相差を表す位相差信号を選択部６１へ出力する。位相比較器１０２はBang-Bang型のものであるのが好適である。
分周器５１は、入力信号が１０１０１０・・・のように一定周期の繰り返しパターンのデータである場合に、その入力信号を分周して基準クロックを生成し、その基準クロックを位相比較器１０１へ出力する。
位相比較器１０１は、入力信号が分周器５１により分周されて生成された基準クロックを入力するとともに、分周器５０から出力される帰還発振信号を入力する。位相比較器１０１は、これら帰還発振信号と基準クロックとの間の位相差を検出して、この位相差を表す位相差信号を選択部６１へ出力する。
周波数同期検出部８０は、位相比較器１０１に入力される帰還発振信号と基準クロックとの間で周波数が同期しているか否かを検出する。
周波数同期検出部８０により周波数同期が検出されない第１期間では、選択部６１は、入力信号として基準発振信号を入力する位相比較器１０１から出力される位相差信号を選択してチャージポンプ２０へ出力する。また、この第１期間では、選択部６０は、電圧制御発振器４０１，４０２のうち電圧制御発振器４０１から出力される発振信号を選択して出力する。
周波数同期検出部８０により周波数同期が検出されている第２期間では、選択部６１は、入力信号として復元データを入力する位相比較器１０２から出力される位相差信号を選択してチャージポンプ２０へ出力する。また、この第２期間では、選択部６０は、電圧制御発振器４０１，４０２のうち電圧制御発振器４０２から出力される発振信号を選択して出力する。
このＣＤＲ装置２では、周波数同期がとれていない第１期間では、分周器５１から出力される基準クロックを入力する位相比較器１０１および電圧制御発振器４０１を含む第１のＰＬＬ回路が動作する。一方、周波数同期がとれている第２期間では、サンプラ７０から出力される復元データを入力する位相比較器１０２および電圧制御発振器４０２を含む第２のＰＬＬ回路が動作する。したがって、基準クロックを用いた第１のＰＬＬ回路の動作を短時間で安定化することができて、入力されるデジタル信号に基づくデータおよびクロックの復元を早期に開始することができる。
本実施形態のＰＬＬ回路およびＣＤＲ装置は、電圧制御発振器４０１，４０２が上述した構成を有することにより、可変容量素子Ｃ１のリーク電流による性能悪化を抑制することができる。
１，１Ａ…ＰＬＬ回路、２…ＣＤＲ装置、１０…位相比較器、２０…チャージポンプ、３０…ループフィルタ、３１…抵抗器、３２…容量素子、３３…容量素子、４０，４０Ａ，４０Ｂ…電圧制御発振器、４１，４１Ａ，４１Ｂ…第１容量回路、４２，４２Ａ，４２Ｂ…第２容量回路、４３…第３容量回路、４４，４５…インダクタ、４６，４７…ＮＭＯＳトランジスタ、４８…検出回路、４９…補償回路、５０，５１…分周器、６０，６１…選択部、７０…サンプラ、８０…周波数同期検出部、Ｃ１…可変容量素子、Ｃ２…容量素子。

Claims (15)

  1. インダクタ、第１容量回路および第２容量回路を備え、これらインダクタ、第１容量回路および第２容量回路による共振現象により、入力される制御電圧値に応じた周波数を有する発振信号を出力する電圧制御発振器であって、
    前記第１容量回路および前記第２容量回路それぞれは、ノードＮ１とノードＮ２との間に設けられ両ノード間の電圧値に応じた容量値を有する可変容量素子と、前記ノードＮ２とノードＮ３との間に設けられた容量素子と、前記ノードＮ２にバイアス電圧値を与えるとともに前記可変容量素子に流れるリーク電流の量を検出する検出回路と、前記検出回路による検出結果に基づいて前記リーク電流を補償する電流を前記ノードＮ１に流す補償回路と、を備え、
    前記第１容量回路および前記第２容量回路それぞれのノードＮ３の間に前記インダクタが設けられており、
    前記第１容量回路および前記第２容量回路それぞれのノードＮ１は互いに電気的に接続されて前記制御電圧値が入力される、
    電圧制御発振器。
  2. 前記第１容量回路および前記第２容量回路それぞれのノードＮ３に接続され、制御信号により設定される容量値を有する第３容量回路を更に備える、
    請求項１に記載の電圧制御発振器。
  3. 前記第１容量回路および前記第２容量回路それぞれの検出回路が共通であり、
    前記第１容量回路および前記第２容量回路それぞれの補償回路が共通である、
    請求項１または２に記載の電圧制御発振器。
  4. 前記検出回路は、
    第１電位供給端にソースが接続されたＭＯＳトランジスタＭ１と、
    前記ＭＯＳトランジスタＭ１のドレインと前記ノードＮ２との間に設けられた抵抗部と、
    前記ＭＯＳトランジスタＭ１のドレインに接続された第１入力端子と、バイアス電圧値が入力される第２入力端子と、前記ＭＯＳトランジスタＭ１のゲートに接続された出力端子とを有する差動アンプと、
    を含み、
    前記補償回路は、
    前記第１電位供給端にソースが接続され、前記差動アンプの前記出力端子にゲートが接続されたＭＯＳトランジスタＭ２と、
    第２電位供給端と前記ＭＯＳトランジスタＭ２のドレインとの間に設けられたＭＯＳトランジスタＭ３と、
    前記第２電位供給端と前記ノードＮ１との間に設けられ、前記ＭＯＳトランジスタＭ３とともにカレントミラー回路を構成し、前記ＭＯＳトランジスタＭ３に流れる電流と同じ量の電流を流すＭＯＳトランジスタＭ４と、
    を含む、
    請求項１～３の何れか１項に記載の電圧制御発振器。
  5. 前記検出回路は、前記第２電位供給端と前記ＭＯＳトランジスタＭ１のドレインとの間に設けられた第１電流源を更に含む、
    請求項４に記載の電圧制御発振器。
  6. 前記検出回路は、前記第２電位供給端と前記ノードＮ２との間に設けられた第２電流源を更に含む、
    請求項４に記載の電圧制御発振器。
  7. 前記補償回路は、前記第１電位供給端と前記ノードＮ１との間に設けられた第３電流源を更に含む、
    請求項５または６に記載の電圧制御発振器。
  8. 前記補償回路は、前記第２電位供給端と前記ＭＯＳトランジスタＭ３および前記ＭＯＳトランジスタＭ４それぞれのゲートとの間に設けられた第４電流源を更に含む、
    請求項５または６に記載の電圧制御発振器。
  9. 前記検出回路は、
    第１電位供給端にソースが接続されたＭＯＳトランジスタＭ１１と、
    第２電位供給端にソースが接続されたＭＯＳトランジスタＭ２１と、
    前記ＭＯＳトランジスタＭ１１および前記ＭＯＳトランジスタＭ２１それぞれのドレインと前記ノードＮ２との間に設けられた抵抗部と、
    前記ＭＯＳトランジスタＭ１１および前記ＭＯＳトランジスタＭ２１それぞれのドレインに接続された第１入力端子と、バイアス電圧値が入力される第２入力端子と、前記ＭＯＳトランジスタＭ１１および前記ＭＯＳトランジスタＭ２１それぞれのゲートに接続された出力端子とを有する差動アンプと、
    を含み、
    前記補償回路は、
    前記第１電位供給端にソースが接続され、前記差動アンプの前記出力端子にゲートが接続されたＭＯＳトランジスタＭ１２と、
    前記第２電位供給端と前記ＭＯＳトランジスタＭ１２のドレインとの間に設けられたＭＯＳトランジスタＭ１３と、
    前記第２電位供給端と前記ノードＮ１との間に設けられ、前記ＭＯＳトランジスタＭ１３とともにカレントミラー回路を構成し、前記ＭＯＳトランジスタＭ１３に流れる電流と同じ量の電流を流すＭＯＳトランジスタＭ１４と、
    前記第２電位供給端にソースが接続され、前記差動アンプの前記出力端子にゲートが接続されたＭＯＳトランジスタＭ２２と、
    前記第１電位供給端と前記ＭＯＳトランジスタＭ２２のドレインとの間に設けられたＭＯＳトランジスタＭ２３と、
    前記第１電位供給端と前記ノードＮ１との間に設けられ、前記ＭＯＳトランジスタＭ２３とともにカレントミラー回路を構成し、前記ＭＯＳトランジスタＭ２３に流れる電流と同じ量の電流を流すＭＯＳトランジスタＭ２４と、
    を含む、
    請求項１～３の何れか１項に記載の電圧制御発振器。
  10. 前記検出回路は、前記抵抗部として、ゲート電圧に応じた抵抗値を有するＭＯＳトランジスタＭ５を含む、
    請求項４～９の何れか１項に記載の電圧制御発振器。
  11. 入力される制御電圧値に応じた周波数を有する発振信号を出力する請求項１～１０の何れか１項に記載の電圧制御発振器と、
    前記電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、入力信号をも入力し、これら帰還発振信号と入力信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較器と、
    前記位相比較器から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
    前記チャージポンプから出力される充放電電流を入力し、この充放電量に応じて増減される前記制御電圧値を前記電圧制御発振器へ出力するループフィルタと、
    を備えるＰＬＬ回路。
  12. 前記電圧制御発振器として複数の電圧制御発振器を備え、
    前記複数の電圧制御発振器のうち何れか１つの電圧制御発振器から出力される発振信号を選択して出力する選択部を更に備える、
    請求項１１に記載のＰＬＬ回路。
  13. 前記複数の電圧制御発振器のうち前記選択部により選択された電圧制御発振器を除く他の電圧制御発振器は、前記バイアス電圧値に替えて前記制御電圧値を入力する、
    請求項１２に記載のＰＬＬ回路。
  14. クロックが埋め込まれたデジタル信号を入力し、このデジタル信号に基づいてデータおよびクロックを復元して、その復元データおよび復元クロックを出力するＣＤＲ装置であって、
    前記復元クロックが指示するタイミングで前記デジタル信号のデータをサンプリングして、そのサンプリングしたデータを前記復元データとして前記復元クロックに同期して出力するサンプラと、
    前記入力信号として前記復元データを前記位相比較器に入力し、前記電圧制御発振器から前記発振信号として前記復元クロックを出力するともに、前記復元クロックを前記サンプラに与える請求項１１～１３の何れか１項に記載のＰＬＬ回路と、
    を備えるＣＤＲ装置。
  15. ノードＮ１とノードＮ２との間に設けられ両ノード間の電圧値に応じた容量値を有する可変容量素子と、
    前記ノードＮ２とノードＮ３との間に設けられた容量素子と、
    前記ノードＮ２にバイアス電圧値を与えるとともに前記可変容量素子に流れるリーク電流の量を検出する検出回路と、
    前記検出回路による検出結果に基づいて前記リーク電流を補償する電流を前記ノードＮ１に流す補償回路と、
    を備える容量回路。
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