JP2021145529A - 電子回路及び半導体装置 - Google Patents

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Abstract

【課題】一つの実施形態は、電源電圧を用いた昇圧動作を適切に行うことができる電子回路を提供することを目的とする。【解決手段】一つの実施形態によれば、チャージポンプ回路において、第１の容量素子は、一端が第１のノードに接続され、他端が第２のノードに接続されている。第１のインバータは、クロック信号が供給される入力ノードと第１のラインを介して第２のノードに接続可能である出力ノードとを有する。第１の電圧検出回路は、第１のラインに電気的に接続された入力ノードを有する。第３のトランジスタは、ソースが第３のノードに接続され、ドレインが第２のノードに接続されている。第２のインバータは、第１の電圧検出回路の側に配された入力ノードと第２のラインを介して第４のノードに接続可能である出力ノードとを有する。第２の容量素子は、一端が第４のノードに接続され、他端が第３のノードに接続されている。【選択図】図４

Description

本実施形態は、電子回路、及び、当該電子回路を搭載する半導体装置、特に半導体記憶装置に関する。
例えば、半導体装置、特に半導体記憶装置では、電源電圧より高い電圧を生成するために、チャージポンプ回路で電源電圧を用いた昇圧動作を行うことがある。このため、電源電圧を用いた昇圧動作を適切に行うことができる電子回路が望まれる。
特許第３７１３２６７号公報 特開２００９−１４８０００号公報 米国特許第６５６６８４６号明細書
一つの実施形態は、電源電圧を用いた昇圧動作を適切に行うことができる電子回路、及び、当該電子回路を搭載する半導体装置、特に半導体記憶装置を提供することを目的とする。
一つの実施形態によれば、チャージポンプ回路を有する電子回路が提供される。チャージポンプ回路は、第１のトランジスタと第２のトランジスタと第１の容量素子と第１のインバータと第１の電圧検出回路と第３のトランジスタと第２のインバータと第２の容量素子とを有する。第１のトランジスタは、ドレインが入力ノードに接続され、ソースが第１のノードに接続されている。第２のトランジスタは、ドレインが第１のノードに接続され、ソースが出力ノードに接続されている。第１の容量素子は、一端が第１のノードに接続され、他端が第２のノードに接続されている。第１のインバータは、クロック信号が供給される入力ノードと第１のラインを介して第２のノードに接続可能である出力ノードとを有する。第１の電圧検出回路は、第１のラインに電気的に接続された入力ノードを有する。第３のトランジスタは、ソースが第３のノードに接続され、ドレインが第２のノードに接続されている。第２のインバータは、第１の電圧検出回路に電気的に接続された入力ノードと第２のラインを介して第４のノードに接続可能である出力ノードとを有する。第２の容量素子は、一端が第４のノードに接続され、他端が第３のノードに接続されている。
図１は、実施形態にかかる電子回路を搭載する半導体装置（半導体記憶装置）の構成を示す図である。 図２は、実施形態におけるメモリセルアレイの構成を示す図である。 図３は、実施形態におけるメモリセルアレイの構成を示す回路図である。 図４は、実施形態におけるチャージポンプ回路の構成を示す回路図である。 図５は、実施形態におけるチャージポンプ回路の動作（出力電圧が低い場合）を示す波形図である。 図６は、実施形態におけるチャージポンプ回路の動作を示す図である。 図７は、実施形態におけるチャージポンプ回路の動作（出力電圧が中程度の場合）を示す波形図である。 図８は、実施形態におけるチャージポンプ回路の動作（出力電圧が高い場合）を示す波形図である。 図９は、実施形態の第１の変形例におけるチャージポンプ回路の構成を示す回路図である。 図１０は、実施形態の第２の変形例におけるチャージポンプ回路の構成を示す回路図である。 図１１は、実施形態の第３の変形例におけるチャージポンプ回路の構成を示す回路図である。 図１２は、実施形態及びその第１〜第３の変形例におけるチャージポンプ回路の特性を示す図である。 図１３は、実施形態の第４の変形例におけるチャージポンプ回路の構成を示す回路図である。
以下に添付図面を参照して、実施形態にかかる電子回路、及び当該電子回路を搭載する半導体装置（半導体記憶装置）を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる電子回路を搭載する半導体装置は、チャージポンプ回路を含み、電源電圧より高い電圧を生成するために、チャージポンプ回路で電源電圧を用いた昇圧動作を行うことがある。半導体装置は、メモリセルアレイを有する半導体記憶装置であってもよい。例えば、半導体記憶装置において、電源電圧より高い電圧でメモリセルアレイを制御するために、チャージポンプ回路で電源電圧を用いた昇圧動作を行うことがある。
実施形態にかかる電子回路を搭載する半導体装置としての半導体記憶装置１００は、例えばＮＡＮＤ型フラッシュメモリ等の不揮発性メモリであり、図１に示すように構成され得る。
半導体記憶装置１００は、メモリセルアレイ１３０及び周辺回路１５０を有する。
周辺回路１５０は、Ｉ／Ｏ制御部１１０、論理制御部１１１、制御部１１２、電圧発生回路１１３、コマンドレジスタ１１４、アドレスレジスタ１１５、ステータスレジスタ１１６、カラムアドレスバッファ１１７、カラムデコーダ１１８、データレジスタ１１９、センスアンプ１２０、ロウアドレスバッファ１２１、ロウデコーダ１２２、電源回路１４１、及びクロック生成回路１４２を有する。
論理制御部１１１は、各種制御信号の入力ピン（ＣＥ，ＡＬＥなど）を介して各種制御信号の入力を受け付ける。Ｉ／Ｏ制御部１１０は、論理制御部１１１で受け付けた制御信号に基づいて、Ｉ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、論理制御部１１１は、受け付けた制御信号を制御部１１２に転送する。論理制御部１１１の入力ピンとして示されているＣＥは、半導体記憶装置１００のチップイネーブルピンを示している。
制御部１１２は、論理制御部１１１を介して受信した各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）を含み、半導体記憶装置１００全体の動作を制御する。
Ｉ／Ｏ制御部１１０は、Ｉ／Ｏ信号ピンＩ／Ｏ０−Ｉ／Ｏ７、ストローブピンＤＱＳ，／ＤＱＳを介してコントローラ２０との間でＩ／Ｏ信号、ストローブ信号を送受信するためのバッファ回路である。Ｉ／Ｏ制御部１１０がＩ／Ｏ信号ピンＩ／Ｏ０−Ｉ／Ｏ７を介してＩ／Ｏ信号として取り込んだコマンド、アドレス、データ（書き込みデータ）は、夫々、アドレスレジスタ１１５、コマンドレジスタ１１４、データレジスタ１１９に振り分けられて格納される。
電源回路１４１は、電源ピンを介してコントローラ２０から、例えば電源電圧Ｖｃｃ、ＶｃｃｑおよびＶｓｓを受け、それらの電圧を半導体記憶装置１００における各部に供給する。電源電圧Ｖｃｃｑは、例えば、Ｉ／Ｏ制御部１１０の動作に用いられる電源電圧である。電源電圧Ｖｓｓは、例えば、接地電圧である。
制御部１１２は、電圧発生回路１１３に、発生すべき電圧値、電力供給タイミングを指示する。制御部１１２は、クロック生成回路１４２を含む。クロック生成回路１４２は、クロック信号ＣＬＫを、例えばチャージポンプ回路１に供給する。その他に、制御部１１２は、レディービジー信号Ｒ／Ｂをコントローラ２０へ送信する。
電圧発生回路１１３は、制御部１１２の制御に従って電圧を発生させる。電圧発生回路１１３は、チャージポンプ回路１を有する。チャージポンプ回路１は、例えば、電源電圧Ｖｃｃを電源回路１４１から受け、クロック信号ＣＬＫをクロック生成回路１４２から受ける。電源電圧Ｖｃｃより高い電圧を発生させる場合、電圧発生回路１１３は、チャージポンプ回路１による昇圧動作を行う。電圧発生回路１１３は、チャージポンプ回路１の昇圧動作で生成された電圧を用いて、所定の電圧を発生させる。電圧発生回路１１３は、発生された電圧をメモリセルアレイ１３０、ロウデコーダ１２２、及びセンスアンプ１２０に供給する。
例えば、電圧発生回路１１３は、読み出し動作の際に５Ｖ〜１０Ｖ程度の電圧をロウデコーダ１２２へ供給し、書き込み動作の際に１５Ｖ〜２５Ｖ程度の電圧をロウデコーダ１２２へ供給する。すなわち、チャージポンプ回路１は、異なる種類の（異なる大きさの）出力電圧を生成するために用いられる。
ステータスレジスタ１１６には、メモリセルアレイ１３０に対する書き込みが成功したか否かを示すステータス情報、メモリセルアレイ１３０に対する消去が成功したか否かを示すステータス情報などが格納される。これらのステータス情報は、Ｉ／Ｏ制御部１１０によってコントローラ２０に応答信号として送信される。
メモリセルアレイ１３０は、複数のメモリセルが配列されて構成されており、ホスト（図示せず）からのライトデータが格納される。
ロウデコーダ１２２、カラムデコーダ１１８、センスアンプ１２０は、制御部１１２による制御に基づいて、メモリセルアレイ１３０に対するアクセスを実行する。ロウデコーダ１２２は、ロウアドレスに対応するワード線を選択し、選択したワード線を活性化する。カラムデコーダ１１８は、カラムアドレスに対応するビット線を選択して活性化する。センスアンプ１２０は、カラムデコーダ１１８により選択されたビット線に電圧を印加して、ロウデコーダ１２２が選択したワード線とカラムデコーダ１１８が選択したビット線との交点に位置するメモリセルトランジスタに、データレジスタ１１９に格納されているデータを書き込む。また、センスアンプ１２０は、ロウデコーダ１２２が選択したワード線とカラムデコーダ１１８が選択したビット線との交点に位置するメモリセルトランジスタに記憶されているデータをビット線を介して読み出し、読み出したデータをデータレジスタ１１９に格納する。データレジスタ１１９に格納されたデータは、データ線を通してＩ／Ｏ制御部１１０に送られ、Ｉ／Ｏ制御部１１０から外部（例えば、コントローラ）へ転送される。
図２は、メモリセルアレイ１３０の構成を示す図である。図２（ａ）は、メモリセルアレイ１３０の概略構成を示す斜視図であり、図２（ｂ）は、図２（ａ）のメモリセルＭＣの部分の概略構成を示す断面図である。なお、図２の例では、メモリセルＭＣを４層分だけ積層し、これら４個のメモリセルＭＣを直列接続することでメモリストリングＭＳが形成される構成を示している。また、図２では、簡単のために、拡散防止層３を介して不純物添加シリコン層２間に形成される層間絶縁膜は省略している。
図２において、半導体基板ＳＵＢ上には、ソース側セレクトゲート電極ＳＧＳが形成されている。なお、半導体基板ＳＵＢに代えて、導電層を用いてもよい。ソース側セレクトゲート電極ＳＧＳ上には複数層のワード線が積層されている。図２においては、４層のワード線ＷＬ０〜ＷＬ３が積層されている例を示している。最上層のワード線ＷＬ３上にはドレイン側セレクトゲート電極ＳＧＤ０〜ＳＧＤ３が形成されている。
ソース側セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、およびドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３の延伸方向を、「ロウ」方向という場合がある。ロウ方向は、ソース側セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、およびドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３の積層方向に対して、直交する。
ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３、ワード線ＷＬ０〜ＷＬ３およびソース側セレクトゲート電極ＳＧＳを貫くように、柱状体１２が形成されている。ドレイン側セレクトゲート電極ＳＧＤ０〜ＳＧＤ３によって、それぞれ、ストリングユニットＳＵが構成されている。すなわち、ストリングユニットＳＵは、ロウ方向に沿って配置された複数のメモリストリングＭＳを含み、ドレイン側セレクトゲート電極ＳＧＤ０〜ＳＧＤ３によって選択的にアクセスすることが可能な単位である。
ドレイン側セレクトゲート電極ＳＧＤ０〜ＳＧＤ３上には、ビット線ＢＬ０〜ＢＬ２が、形成されている。ビット線ＢＬ０〜ＢＬ２の延伸方向を、「カラム」方向という場合がある。カラム方向は、ソース側セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、およびドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３の積層方向に対して直交するとともに、ロウ方向に対して直交する。柱状体１２は、例えば、半導体基板ＳＵＢからビット線ＢＬ０〜ＢＬ２まで延伸する。
柱状体１２は、ソース側セレクトゲート電極ＳＧＳ、ワード線ＷＬ０〜ＷＬ３およびドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３を貫く貫通孔４の中に形成されている。この柱状体１２の中心には柱状絶縁体１１が形成されている。この柱状絶縁体１１の材料は、例えば、シリコン酸化膜を用いることができる。
この柱状体１２の中心には柱状絶縁体１１が形成されている。この柱状絶縁体１１の材料は、例えば、シリコン酸化膜を用いることができる。柱状絶縁体１１の外面と貫通孔４の内面との間にはチャネル層７が形成され、貫通孔４の内面とチャネル層７との間にはトンネル絶縁膜８が形成され、貫通孔４の内面とトンネル絶縁膜８との間にはチャージトラップ層９が形成され、貫通孔４の内面とチャージトラップ層９との間にはブロック絶縁膜６が形成されている。例えば、チャネル層７、トンネル絶縁膜８、チャージトラップ層９およびブロック絶縁膜６が、それぞれ、ソース側セレクトゲート電極ＳＧＳ、ワード線ＷＬ０〜ＷＬ３およびドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３を貫くように構成されている。チャネル層７は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜８およびブロック絶縁膜６は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層９は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。
なお、図２では、メモリセルＭＣを４層分だけ積層した構成について説明したが、メモリセルＭＣをｎ（ｎは２以上の整数）層分だけ積層するようにしてもよい。
また、図２の実施形態では、ソース側セレクトゲート電極ＳＧＳ、ワード線ＷＬ０〜ＷＬ３およびドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３を貫く柱状体１２の中心に柱状絶縁体１１を形成する方法について説明したが、柱状絶縁体１１の代わりに柱状半導体を埋め込むようにしてもよい。
メモリセルアレイ１３０は、複数のブロックを有する。各ブロックは、互いに離間して交差する複数のワード線および複数のビット線との交差位置にメモリセルを有する。図３は、１個のブロックの構成例を示す回路図である。
ブロックＢＬＫは、複数のストリングユニットＳＵ０〜ＳＵ３を有する。複数のストリングユニットＳＵ０〜ＳＵ３は、ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３に対応しているとともにソース側セレクトゲート線ＳＧＳを共有している。ストリングユニットＳＵ０〜ＳＵ３は、ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３によって、それぞれ、選択的にアクセスすることが可能である。また、各ストリングユニットＳＵ０〜ＳＵ３は、複数のメモリストリングＭＳを含む。
各メモリストリングＭＳは、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）および選択トランジスタＳＤＴ，ＳＳＴを含んでいる。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳ内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
ビットラインＢＬ０〜ＢＬｐ（各ビットラインを区別しない場合には、ＢＬで示すことにする）は、メモリストリングＭＳに接続されている。選択トランジスタＳＤＴがオンされた際に、メモリストリングＭＳ内の各メモリセルトランジスタＭＴのチャネル領域がビットラインＢＬに導通され得る。各ビットラインＢＬには、センスアンプ回路ＳＡＣ内の複数のセンスアンプＳＡ０〜ＳＡｐのうち対応するセンスアンプＳＡが接続されている。
ワードラインＷＬ０〜ＷＬ６３（各ワードラインを区別しない場合には、ＷＬで示すことにする）は、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内の各メモリストリングＭＳ間で、メモリセルトランジスタＭＴのコントロールゲートを共通に接続している。つまり、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内において同一行にあるメモリセルトランジスタＭＴのコントロールゲートは、同一のワードラインＷＬに接続される。すなわち、物理ブロックＢＬＫのストリングユニットＳＵは複数のワードラインＷＬに対応した複数のメモリセルグループＭＣＧを含み、各メモリセルグループＭＣＧは同一のワードラインＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴを含む。各メモリセルトランジスタＭＴに１ビットの値を保持可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、同一のワードラインＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴ（すなわち、メモリグループＭＣＧ）は１つの物理ページとして取り扱われ、この物理ページごとにデータの書き込み処理及びデータの読み出し処理が行われる。
各メモリセルトランジスタＭＴに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｎ（ｎ≧２）ビットの値を記憶可能な場合、ワードラインＷＬ当たりの記憶容量はｎ個の物理ページ分のサイズに等しくなる。すなわち、各メモリセルグループＭＣＧは、ｎ個の物理ページとして取り扱われる。例えば、各メモリセルトランジスタＭＴが２ビットの値を記憶するマルチレベルセル（ＭＬＣ）モードでは、各ワードラインＷＬに２個の物理ページ分のデータが保持される。あるいは、各メモリセルトランジスタＭＴが３ビットの値を記憶するトリプルレベルセル（ＴＬＣ）モードでは、各ワードラインＷＬに３個の物理ページ分のデータが保持される。
図１に示すように、半導体記憶装置１００の電圧発生回路１１３は、チャージポンプ回路１を含んでいる。チャージポンプ回路１は、例えば、電源電圧Ｖｃｃよりも高い電圧を生成することが可能な回路である。一般に、半導体記憶装置１００の電源電圧は、数Ｖ程度である。これに対して、半導体記憶装置１００は、読み出し動作／書き込み動作／消去動作において、１０〜数１０Ｖ程度の電圧を用いる場合がある。
ここで、例えば、読み出し動作の際には、５Ｖ〜１０Ｖ程度の電圧が電圧発生回路１１３からロウデコーダ１２２へ供給される。一方で、例えば、書き込み動作の際には、１５Ｖ〜２５Ｖ程度の電圧が、電圧発生回路１１３からロウデコーダ１２２へ供給される。このため、チャージポンプ回路１は、異なる種類の大きさの出力電圧を生成可能であることが求められる。
チャージポンプ回路は、例えば、容量素子と整流素子を多段接続することで構成される。容量素子と整流素子の接続段数を多くすることで、入力電圧に対してより大きな出力電圧を得ることができるようになる。例えば、容量素子と整流素子のＮ段接続することで（Ｎは２以上の整数）、電源電圧のＮ＋１倍に相当する電圧を生成することができる。
しかし、チャージポンプ回路の仕様として要求される出力電圧範囲を満たすために、単純にチャージポンプ回路における接続段数を増加させた場合、本来は不要な消費電流が発生することがある。Ｎ段のチャージポンプを動作させることは、１段のチャージポンプをＮセット用意して縦続接続することに相当し、このとき、ある電流を出力するためにNセットそれぞれにおいて同じだけ容量素子の充放電電流が発生するからで電流効率ある。例えば、チャージポンプ回路の出力電圧が低い場合（例えば、電源電圧の１倍から２倍に相当する出力電圧を得ればよい場合）、１段分の容量素子のみ用いることで、所望の出力電圧を得ることができる。しかし、Ｎ段の縦続接続になっている場合、Ｎ段分の容量素子すべてを介して出力端へ電流を転送する必要があるため、（Ｎ−１）段分の容量素子の充放電による不要な消費電流が発生する。したがって、高効率なチャージポンプ回路を実現するためには、出力端の電圧に応じて適切な段数で動作させる必要がある。
そこで、本実施形態では、チャージポンプ回路１において使用される容量素子および整流素子の段数を動的に変更可能とすることで、チャージポンプ回路１の電流効率を改善する。
具体的には、チャージポンプ回路１は、シリーズ・ブーストタイプのチャージポンプを基本構成としつつ複数段の容量素子の間に電圧検出回路が追加された構成とする。すなわち、１段目の容量素子の一端が接続される中間ノードは、ダイオード接続されたトランジスタ（等価的にはダイオード）を介して出力ノードが接続されている。チャージポンプ回路１は、所定の期間に、１段目の容量素子の他端に電荷を充電していく。このとき、電圧検出回路は、１段目の容量素子の他端の電圧を検出する。出力電圧が低ければ、ダイオード接続されたトランジスタがオンしやすく、１段目の容量素子を介してダイオード接続トランジスタから出力ノードへと繋がる電流経路が生じる。したがって１段目の容量素子の他端の電圧を上げるためには、その一端から出力ノードへ転送される電荷も合わせて供給する必要がある。従って、１段目の容量素子の他端における容量性負荷が大きくなる。このため、結果的に時定数が大きくなり低速に電荷が充電される。ゆえに所定の期間内に、電圧検出回路は、検出された電圧が回路閾値を超えず、それに応じてノンアクティブレベルの信号を出力し、２段目の容量素子を非活性化する。これにより、２段目の容量素子を用いずに、１段の容量素子を用いた（１段階の）昇圧動作が行われる。一方、出力電圧が高くなると、ダイオード接続されたトランジスタがオンしにくくなり、１段目の容量素子の一端から出力ノードへと流れる電流が少なくなり、その他端における容量性負荷が小さくなるため、充電に要する時間が短くなる。したがって１段目の容量素子の他端へ小さな時定数で高速に電荷が充電されるため、所定の期間内に、電圧検出回路は、検出された電圧が回路閾値を超え、それに応じてアクティブレベルの信号を出力し、２段目の容量素子を活性化する。２段目の容量素子は、一端が転送トランジスタを介して１段目の容量素子の他端に接続されている。チャージポンプ回路１は、２段目の容量素子が活性化されると、２段目の容量素子の他端に電荷をチャージし、転送トランジスタをオンして２段目の容量素子に蓄積された電圧を１段目の容量素子の他端へ伝達する。これにより、２段の容量素子を用いた２段階の昇圧動作が行われる。この結果、チャージポンプ回路１は、出力電圧の大きさに応じて用いる容量素子の段数及び昇圧動作の段階数を自己整合的に調整できるので、余分な容量素子の動作を抑制でき、過剰な消費電力の発生を抑制できる。したがって、チャージポンプ回路１の電流効率を改善できる。
より具体的には、チャージポンプ回路１は、図４に示すように構成され得る。図４は、チャージポンプ回路１の構成を示す回路図である。チャージポンプ回路１は、トランジスタＴｒ１、トランジスタＴｒ２、容量素子Ｃ１、充放電回路２、電圧検出回路１０、トランジスタＴｒ３、トランジスタＴｒ６２、容量素子Ｃ２、充放電回路３を有する。
トランジスタＴｒ１及びトランジスタＴｒ２は、チャージポンプ回路１の入力ノードＮｉｎと出力ノードＮｏｕｔとの間に電気的に直列に接続されている。入力ノードＮｉｎは、電源電圧Ｖｃｃが供給されるノードである。出力ノードＮｏｕｔは、チャージポンプ回路１の出力先となる負荷回路（例えば、図１に示すロウデコーダ１２２）が電気的に接続されるノードである。
トランジスタＴｒ１及びトランジスタＴｒ２は、それぞれ、ダイオード接続されている。トランジスタＴｒ１は、例えば、ＮＭＯＳトランジスタで構成され、ゲート及びドレインが互いに電気的に接続されているとともに入力ノードＮｉｎに電気的に接続され、ソースがノードＮ１に電気的に接続されている。トランジスタＴｒ１は、入力ノードＮｉｎからノードＮ１へ向かう方向を順方向とするダイオードとして機能する。トランジスタＴｒ２は、例えば、ＮＭＯＳトランジスタで構成され、ゲート及びドレインが互いに電気的に接続されているとともにノードＮ１に接続され、ソースが出力ノードＮｏｕｔに電気的に接続されている。トランジスタＴｒ２は、入力ノードＮ１から出力ノードＮｏｕｔへ向かう方向を順方向とするダイオードとして機能する。
容量素子Ｃ１は、チャージポンプ回路１における１段目の容量素子として機能する。容量素子Ｃ１は、ノードＮ１及びノードＮ２の間に配されている。容量素子Ｃ１は、一端がノードＮ１に電気的に接続され、他端がノードＮ２に電気的に接続されている。
充放電回路２は、入力ノードがチャージポンプ回路１のクロックノードＮＣＬＫに電気的に接続され、出力ノードがノードＮ２に電気的に接続されている。クロックノードＮＣＬＫは、クロック信号ＣＬＫが供給されるノードである。充放電回路２は、電源電圧Ｖｃｃを用いて、ノードＮ２に電荷を供給する。これにより、充放電回路２は、容量素子Ｃ１の他端を電源電圧Ｖｃｃまで充電できる。
充放電回路２は、インバータＩＮＶ１及びトランジスタＴｒ６１を有する。インバータＩＮＶ１は、入力ノードＩＮＶ１ａ、及び出力ノードＩＮＶ１ｂを有する。入力ノードＩＮＶ１ａは、クロックノードＮＣＬＫに電気的に接続され、クロック信号ＣＬＫが供給される。出力ノードＩＮＶ１ｂは、ラインＬ１及びトランジスタＴｒ６１を介してノードＮ２に接続可能であり、トランジスタＴｒ６１がオンした際にノードＮ２に電気的に接続される。
インバータＩＮＶ１は、トランジスタＴｒ１１及びトランジスタＴｒ１２を有する。トランジスタＴｒ１１及びトランジスタＴｒ１２は、互いにインバータ接続される。トランジスタＴｒ１１は、例えばＰＭＯＳトランジスタであり、ソースが電源電圧Ｖｃｃに接続され、ドレインが出力ノードＩＮＶ１ｂに接続され、ゲートが入力ノードＩＮＶ１ａに接続される。トランジスタＴｒ１２は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインが出力ノードＩＮＶ１ｂに接続され、ゲートが入力ノードＩＮＶ１ａに接続される。
トランジスタＴｒ６１は、例えばＮＭＯＳトランジスタであり、ソースが出力ノードＩＮＶ１ｂに接続され、ドレインがノードＮ２に接続され、ゲートに所定の信号が供給される。所定の信号は、例えば、クロック信号ＣＬＫがＬレベルの期間にアクティブレベル（例えば、Ｖｃｃ＋Ｖｔｈ）になり、それ以外の期間にノンアクティブレベル（例えば、グランド電位）になる信号である。
トランジスタＴｒ６１は、トランジスタＴｒ１１及びトランジスタＴｒ１２にかかる電圧負荷を緩和し、回路の耐圧特性を向上させる機能を有する。また、トランジスタＴｒ６１は、ノードＮ２からインバータＩＮＶ１への電流の逆流を防止する機能を有する。
電圧検出回路１０は、入力ノード１０ａ及び出力ノード１０ｂを有する。入力ノード１０ａは、信号ラインＬ１に電気的に接続され、例えば、信号ラインＬ１における出力ノードＩＮＶ１ｂとトランジスタＴｒ６１との間のノードに接続されている。これにより、電圧検出回路１０は、信号ラインＬ１の電圧を介して、容量素子Ｃ１の他端の電圧を検出可能である。出力ノード１０ｂは、充放電回路３に電気的に接続されている。これにより、電圧検出回路１０は、検出結果を充放電回路３へ供給可能である。
電圧検出回路１０は、例えば、インバータＩＮＶ１１として構成される。インバータＩＮＶ１１は、入力ノードＩＮＶ１１ａ及び出力ノードＩＮＶ１１ｂを有する。入力ノードＩＮＶ１１ａは、入力ノード１０ａに接続され、出力ノードＩＮＶ１１ｂは、出力ノード１０ｂに接続されている。
トランジスタＴｒ３は、ノードＮ２とノードＮ３との間に配されている。トランジスタＴｒ３は、ノードＮ３からノードＮ２へ電荷を転送するための転送トランジスタとして機能する。トランジスタＴｒ３は、例えばＰＭＯＳトランジスタであり、ソースがノードＮ３に接続され、ドレインがノードＮ２に接続されている。
トランジスタＴｒ６２は、ノードＮ３を電位Ｖｃｃに初期化するためのトランジスタとして機能する。トランジスタＴｒ６２は、例えばＮＭＯＳトランジスタであり、ゲートがクロックノードＮＣＬＫに接続され、ソースが電源電圧Ｖｃｃに接続され、ドレインがノードＮ３に接続されている。
容量素子Ｃ２は、チャージポンプ回路１における２段目の容量素子として機能する。容量素子Ｃ２は、ノードＮ３及びノードＮ４の間に配されている。容量素子Ｃ２は、一端がノードＮ３に電気的に接続され、他端がノードＮ４に電気的に接続されている。容量素子Ｃ２の一端は、トランジスタＴｒ３及びノードＮ２を介して容量素子Ｃ１の他端に接続可能である。
充放電回路３は、入力ノード３ａ、入力ノード３ｂ、及び出力ノード３ｃを有する。入力ノード３ａは、電圧検出回路１０の出力ノード１０ｂに電気的に接続されている。入力ノード３ｂは、クロックノードＮＣＬＫに電気的に接続されている。出力ノード３ｃは、ラインＬ２を介してノードＮ４に電気的に接続されている。充放電回路３は、電圧検出回路１０の検出結果に応じて、容量素子Ｃ２の他端に電荷をチャージ可能である。
充放電回路３は、オアゲートＯＲ１及びインバータＩＮＶ２を有する。オアゲートＯＲ１は、第１の入力ノードが入力ノード３ａに電気的に接続され、第２の入力ノードが入力ノード３ｂに電気的に接続され、出力ノードがインバータＩＮＶ２に電気的に接続されている。インバータＩＮＶ２は、入力ノードＩＮＶ２ａ及び出力ノードＩＮＶ２ｂを有する。入力ノードＩＮＶ２ａは、オアゲートＯＲ１に電気的に接続され、出力ノードＩＮＶ２ｂは、出力ノード３ｃを介してラインＬ２に電気的に接続されている。
インバータＩＮＶ２は、トランジスタＴｒ２１及びトランジスタＴｒ２２を有する。トランジスタＴｒ２１及びトランジスタＴｒ２２は、互いにインバータ接続される。トランジスタＴｒ２１は、例えばＰＭＯＳトランジスタであり、ソースが電源ノードＩＮＶ２ｂに接続され、ドレインが出力ノードＩＮＶ２ｃに接続され、ゲートが入力ノードＩＮＶ２ａに接続される。トランジスタＴｒ２２は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインが出力ノードＩＮＶ２ｃに接続され、ゲートが入力ノードＩＮＶ２ａに接続される。
図４に示す構成により、チャージポンプ回路１では、図５〜図８に示すように、自己整合的な動作段数調節が可能である。図５は、チャージポンプ回路の動作（出力電圧が低い場合）を示す波形図である。図６は、チャージポンプ回路の動作を示す図である。図７は、チャージポンプ回路の動作（出力電圧が中程度の場合）を示す波形図である。図８は、チャージポンプ回路の動作（出力電圧が高い場合）を示す波形図である。
本実施形態における動作では、図５に示すように、クロック信号ＣＬＫの１周期が初期化フェーズφ１と転送フェーズφ２とを含む。初期化フェーズφ１は、クロック信号ＣＬＫがＨレベルを維持する期間であり、転送フェーズφ２は、クロック信号ＣＬＫがＬレベルを維持する期間である。初期化フェーズφ１では、各段の容量素子Ｃ１，Ｃ２の一端（図４中の上側の端子）を電源電圧Ｖｃｃに他端（図４中の下側の端子）をグランド電位Ｖｓｓに接続し、それぞれを初期化する。転送フェーズφ２では、容量素子の他端を電源電圧Ｖｃｃもしくはより高い電圧に昇圧すること容量素子の一端の電圧が上昇し、電荷が出力ノードＮｏｕｔから出力先へ転送される。
例えば、出力電圧Ｖｏｕｔの負荷が小さく、電源電圧Ｖｃｃの１倍程度（図５では、約１．２５倍）である場合、チャージポンプ回路１は、図５に示すように動作する。
初期化フェーズφ１が開始されるタイミングｔ１において、クロック信号ＣＬＫがＬレベルからＨレベルに遷移すると、図６（ａ）に示すように、トランジスタＴｒ１１がオフし、トランジスタＴｒ１２がオンする。トランジスタＴｒ６１がオンしており、ノードＮ２の電荷がトランジスタＴｒ６１及びトランジスタＴｒ１２経由でグランド電位に放電され、ノードＮ２の電位が電源電圧Ｖｃｃ程度のレベルから低下していく。このとき、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔのレベルから低下していく。
図５に示すタイミングｔ２になると、ノードＮ２の電位がグランド電位Ｖｓｓまで下がり、グランド電位Ｖｓｓに維持される。これに応じて、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が電源電圧Ｖｃｃを若干下回ったレベルまで引き下げられる。これにより、トランジスタＴｒ２がオフ状態に維持されたまま、トランジスタＴｒ１がオンし、その後、ノードＮ１の電位が電源電圧Ｖｃｃに引き戻される。ただし、ここでは簡略化のため、トランジスタＴｒ２の閾値は十分に低いものとしている。
なお、初期化フェーズφ１において、トランジスタＴｒ３がオフ状態に維持されており、トランジスタＴｒ６２がオン状態に維持されているので、ノードＮ３は電源電圧Ｖｃｃのレベルに維持されている。また、クロック信号ＣＬＫがＨレベルであり、オアゲートＯＲ１がＨレベルを出力するので、トランジスタＴｒ２１がオフし、トランジスタＴｒ２２がオンしている。これにより、ノードＮ４は、グランド電位Ｖｓｓに維持されている。
図５に示す転送フェーズφ２が開始されるタイミングｔ３において、クロック信号ＣＬＫがＨレベルからＬレベルへ遷移すると、図６（ｂ）に示すように、トランジスタＴｒ１１がオンし、トランジスタＴｒ１２がオフする。トランジスタＴｒ６１がオンしており、電源電圧Ｖｃｃに応じた電荷がトランジスタＴｒ１１及びトランジスタＴｒ６１経由でノードＮ２に充電され、ノードＮ２の電位がグランド電位Ｖｓｓから上昇していく。容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が電源電圧Ｖｃｃから上昇していく。
これに応じて、タイミングｔ４において、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔより高いレベルまで引き上げられるが、トランジスタＴｒ２（等価的にはダイオード）がオンして容量素子Ｃ１の一端からその電荷の一部が出力ノードＮｏｕｔ側へ転送され始める。これにより、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じる。
したがって、タイミングｔ４〜ｔ５の期間において、ノードＮ２の電圧を上げるためには、出力ノードＮｏｕｔ側へ転送される電流も合わせて供給する必要があるため、ノードＮ２における容量性負荷が大きくなる。結果的に時定数が大きくなり容量素子Ｃ１は低速に充電される。同時に、ノードＮ１の電位は、出力電圧Ｖｏｕｔより高いレベルから出力電圧Ｖｏｕｔになるまで放電されていく。それとともに、容量素子Ｃ１によって保持されているノードＮ１の電荷がトランジスタＴｒ２を介して出力ノードＮｏｕｔ側へ転送される。このとき、容量素子Ｃ１の充電速度が低速でありノードＮ２の電位がある設定電圧に到達しないと、電圧検出回路１０（インバータＩＮＶ１１）は、Ｈレベルの信号を出力し続ける。するとオアゲートＯＲ１もＨレベルを出力し続けることになり、トランジスタＴｒ２１がオフし、トランジスタＴｒ２２がオンしている。これにより、ノードＮ４は、グランド電位Ｖｓｓに維持されている。このとき、トランジスタＴｒ３がオフしている。したがって、ノードＮ３、ノードＮ４の電位はともに変化しないことになり、容量素子Ｃ２は非活性化されたままとなる。
これにより、２段目の容量素子Ｃ２を用いずに、１段の容量素子Ｃ１を用いた１段階の昇圧動作が行われる。したがって、図５の動作では、比較的長いタイミングｔ４〜ｔ５の期間に、１段のチャージポンプとして動作し電流が出力される。
タイミングｔ５以降、タイミングｔ１〜ｔ５までの動作と同様の動作が行われる。
例えば、出力電圧Ｖｏｕｔがより高く、電源電圧Ｖｃｃの１．５倍程度（図７では、約１．６５倍）である場合、チャージポンプ回路１は、図７に示すように動作する。
初期化フェーズφ１が開始されるタイミングｔ１１において、クロック信号ＣＬＫがＬレベルからＨレベルに遷移すると、図６（ａ）に示すように、トランジスタＴｒ１１がオフし、トランジスタＴｒ１２がオンする。トランジスタＴｒ６１がオンしており、ノードＮ２の電荷がトランジスタＴｒ６１及びトランジスタＴｒ１２経由でグランド電位に放電され、ノードＮ２の電位が出力電圧Ｖｏｕｔより若干低いレベルから低下していく。このとき、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔのレベルから低下していく。オンしていたトランジスタＴｒ３がオフするので、ノードＮ３の電位が出力電圧Ｖｏｕｔより若干低いレベルから低下していく。
図７に示すタイミングｔ１２になると、ノードＮ３の電位が電源電圧Ｖｃｃより低いレベルまで低下するが、トランジスタＴｒ６２がオンしており、その後、ノードＮ３の電位が電源電圧Ｖｃｃに引き戻される。
タイミングｔ１３になると、ノードＮ１の電位が電源電圧Ｖｃｃを若干下回ったレベルまで引き下げられる。これにより、トランジスタＴｒ２がオフ状態に維持されたまま、トランジスタＴｒ１がオンし、その後、ノードＮ１の電位が電源電圧Ｖｃｃに引き戻される。
タイミングｔ１４になると、ノードＮ２の電位がグランド電位Ｖｓｓまで下がり、その後、グランド電位Ｖｓｓに維持される。また、図示しないが、クロック信号ＣＬＫがＨレベルであり、オアゲートＯＲ１がＨレベルを出力するので、トランジスタＴｒ２１がオフし、トランジスタＴｒ２２がオンしている。これにより、ノードＮ４は、グランド電位Ｖｓｓに維持されている。
転送フェーズφ２が開始されるタイミングｔ１５において、クロック信号ＣＬＫがＨレベルからＬレベルへ遷移すると、図６（ｂ）に示すように、トランジスタＴｒ１１がオンし、トランジスタＴｒ１２がオフする。トランジスタＴｒ６１がオンしており、電源電圧Ｖｃｃに応じた電荷がトランジスタＴｒ１１及びトランジスタＴｒ６１経由でノードＮ２に充電され、ノードＮ２の電位がグランド電位Ｖｓｓから上昇していく。
これに応じて、タイミングｔ１６において、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が電源電圧Ｖｃｃから出力電圧Ｖｏｕｔより高いレベルまで引き上げられるが、トランジスタＴｒ２（等価的にはダイオード）がオンして容量素子Ｃ１の一端からその電荷の一部が出力ノードＮｏｕｔ側へ転送され始める。このとき、図５の場合に比べると、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくい。
したがって、タイミングｔ１６〜ｔ１７の期間において、ノードＮ２の電圧を上げるために、図５の場合より、出力ノードＮｏｕｔ側へ転送される電流を供給しやすくなり、ノードＮ２における容量性負荷がより小さくなる。結果的に図５の場合より時定数が小さくなり容量素子Ｃ１はより高速に充電される。同時に、ノードＮ１の電位は、出力電圧Ｖｏｕｔより高いレベルから出力電圧Ｖｏｕｔのレベルになるまで放電されていく。それとともに、容量素子Ｃ１によって保持されているノードＮ１の電荷がトランジスタＴｒ２を介して出力ノードＮｏｕｔ側へ転送される。このとき、ノードＮ２への充電速度が図５の場合より高速であり、図５の場合に比べて速く電位が上昇する。これにより、１段階目の昇圧動作が行われる。
このため、タイミングｔ１７になると、ノードＮ２の電位がある設定電圧に到達し、電圧検出回路１０（インバータＩＮＶ１１）は、検出された電圧が回路閾値を超え、それに応じて、図６（ｃ）に示すように、Ｌレベルの信号をオアゲートＯＲ１に出力する。オアゲートＯＲ１がＬレベルを出力するので、トランジスタＴｒ２１がオンし、トランジスタＴｒ２２がオフする。これにより、電源電圧Ｖｃｃに応じた電荷がトランジスタＴｒ２１経由でノードＮ４に充電され、ノードＮ４の電位がグランド電位Ｖｓｓから電源電圧Ｖｃｃまで上昇する。これに応じて、容量素子Ｃ２がその保持していた電圧を維持しようとすることにより、ノードＮ３の電位が電源電圧Ｖｃｃから出力電圧Ｖｏｕｔより高いレベルまで引き上げられる。このとき、トランジスタＴｒ６１，Ｔｒ６２がオフするとともにトランジスタＴｒ３がオンすると、ノードＮ３の電荷がトランジスタＴｒ３経由でノードＮ２へ転送され、ノードＮ２が充電されていき、ノードＮ２の電位が上昇していく。これに応じて、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔ程度のレベルから上昇していく。
タイミングｔ１８において、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔより高いレベルまで引き上げられると、トランジスタＴｒ２（等価的にはダイオード）がオンして容量素子Ｃ１の一端からその電荷の一部が出力ノードＮｏｕｔ側へ転送され始める。このとき、図５の場合に比べると、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくい。
したがって、タイミングｔ１８〜ｔ１９の期間において、図５の場合より、ノードＮ２から出力ノードＮｏｕｔ側へ転送される電荷を補償しやすくなり、ノードＮ２における容量性負荷がより小さくなる。結果的に図５の場合より時定数が小さくなり容量素子Ｃ１がより高速に充電される。同時に、ノードＮ１の電位は、出力電圧Ｖｏｕｔより高いレベルから出力電圧Ｖｏｕｔのレベルになるまで放電されていく。それとともに、容量素子Ｃ１によって保持されていたノードＮ１の電荷がトランジスタＴｒ２を介して出力ノードＮｏｕｔ側へ転送される。また、容量素子Ｃ２によって保持されていたノードＮ３の電荷がノードＮ２へ転送される。このとき、ノードＮ２への充電速度が図５の場合より高速であり、図５の場合に比べて速く電位が上昇する。これにより、２段階目の昇圧動作が行われる。
タイミングｔ１９になると、ノードＮ２の電位が出力電圧Ｖｏｕｔより若干低いレベルに達するとともに、ノードＮ３の電位も出力電圧Ｖｏｕｔより若干低いレベルに達し、ノードＮ２及びノードＮ３がほぼ等電位になり得る。
これにより、１段の容量素子Ｃ１と２段の容量素子Ｃ１，Ｃ２とを用いた２段階の昇圧動作が行われる。したがって、図７の動作では、タイミングｔ１６〜ｔ１７の期間は１段のチャージポンプとして動作し、タイミングｔ１８〜ｔ１９の期間は２段のチャージポンプとして動作し電流が出力される。
タイミングｔ１９以降、タイミングｔ１１〜ｔ１９までの動作と同様の動作が行われる。
例えば、出力電圧Ｖｏｕｔの負荷が大きく、電源電圧Ｖｃｃの２倍程度（図８では、約２．２５倍）である場合、チャージポンプ回路１は、図８に示すように動作する。
初期化フェーズφ１が開始されるタイミングｔ２１において、クロック信号ＣＬＫがＬレベルからＨレベルに遷移すると、図６（ａ）に示すように、トランジスタＴｒ１１がオフし、トランジスタＴｒ１２がオンする。トランジスタＴｒ６１がオンしており、ノードＮ２の電荷がトランジスタＴｒ６１及びトランジスタＴｒ１２経由でグランド電位に放電され、ノードＮ２の電位が出力電圧Ｖｏｕｔ及び電源電圧Ｖｃｃの中間程度のレベルから低下していく。このとき、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔのレベルから低下していく。オンしていたトランジスタＴｒ３がオフするので、ノードＮ３の電位が出力電圧Ｖｏｕｔ及び電源電圧Ｖｃｃの中間程度のレベルから低下していく。
図８に示すタイミングｔ２２になると、ノードＮ３の電位が電源電圧Ｖｃｃより低いレベルまで低下するが、トランジスタＴｒ６２がオンしており、その後、ノードＮ３の電位が電源電圧Ｖｃｃに引き戻される。
タイミングｔ２３になると、ノードＮ１の電位が電源電圧Ｖｃｃを若干下回ったレベルまで引き下げられる。これにより、トランジスタＴｒ２がオフ状態に維持されたまま、トランジスタＴｒ１がオンし、その後、ノードＮ１の電位が電源電圧Ｖｃｃに引き戻される。
タイミングｔ２４になると、ノードＮ２の電位がグランド電位Ｖｓｓまで下がり、その後、グランド電位Ｖｓｓに維持される。また、図示しないが、クロック信号ＣＬＫがＨレベルであり、オアゲートＯＲ１がＨレベルを出力するので、トランジスタＴｒ２１がオフし、トランジスタＴｒ２２がオンしている。これにより、ノードＮ４は、グランド電位Ｖｓｓに維持されている。
転送フェーズφ２が開始されるタイミングｔ２５において、クロック信号ＣＬＫがＨレベルからＬレベルへ遷移すると、図６（ｂ）に示すように、トランジスタＴｒ１１がオンし、トランジスタＴｒ１２がオフする。トランジスタＴｒ６１がオンしており、電源電圧Ｖｃｃに応じた電荷がトランジスタＴｒ１１及びトランジスタＴｒ６１経由でノードＮ２に充電され、ノードＮ２の電位がグランド電位Ｖｓｓから上昇していく。これに応じて、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が電源電圧Ｖｃｃから上昇していく。
タイミングｔ２６において、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔより若干低いレベルまで引き上げられるが、トランジスタＴｒ２（等価的にはダイオード）がオフしており、容量素子Ｃ１の一端からその電荷の一部が出力ノードＮｏｕｔ側へ転送されにくい。このとき、図７の場合に比べると電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくい。
したがって、タイミングｔ２６〜ｔ２７の期間において、ノードＮ２における容量性負荷が小さい。結果的に時定数が小さくなり高速に充電される。同時に、ノードＮ１の電位は、出力電圧Ｖｏｕｔより若干低いレベルをほぼ維持している。このとき、ノードＮ２への充電速度が高速であり、図７の場合に比べてさらに速く電位が上昇する。これにより、１段階目の昇圧動作が行われる。
このため、タイミングｔ２７になると、ノードＮ２の電位が電源電圧Ｖｃｃ程度のレベルに達し、電圧検出回路１０（インバータＩＮＶ１１）は、検出された電圧が回路閾値を超え、それに応じて、図６（ｃ）に示すように、Ｌレベルの信号をオアゲートＯＲ１に出力する。オアゲートＯＲ１がＬレベルを出力するので、トランジスタＴｒ２１がオンし、トランジスタＴｒ２２がオフする。これにより、電源電圧Ｖｃｃに応じた電荷がトランジスタＴｒ２１経由でノードＮ４に充電され、ノードＮ４の電位がグランド電位Ｖｓｓから電源電圧Ｖｃｃまで上昇する。これに応じて、容量素子Ｃ２がその保持していた電圧を維持しようとすることにより、ノードＮ３の電位が電源電圧Ｖｃｃから出力電圧Ｖｏｕｔより若干低いレベルまで引き上げられる。このとき、トランジスタＴｒ６１，Ｔｒ６２がオフするとともにトランジスタＴｒ３がオンすると、ノードＮ３の電荷がトランジスタＴｒ３経由でノードＮ２へ転送され、ノードＮ２が充電されていき、ノードＮ２の電位が上昇していく。これに応じて、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔより若干低いレベルから上昇していく。
タイミングｔ２８において、容量素子Ｃ１がその保持していた電圧を維持しようとすることにより、ノードＮ１の電位が出力電圧Ｖｏｕｔより高いレベルまで引き上げられると、トランジスタＴｒ２（等価的にはダイオード）がオンして容量素子Ｃ１の一端からその電荷の一部が出力ノードＮｏｕｔ側へ転送され始める。このとき、図７の場合に比べると電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくい。
したがって、タイミングｔ２８〜ｔ２９の期間において、ノードＮ２の電圧を上げるための充電の時間が短い。結果的に時定数が小さくなり高速に充電される。同時に、ノードＮ１の電位は、出力電圧Ｖｏｕｔより高いレベルから出力電圧Ｖｏｕｔのレベルになるまで放電されていく。それとともに、ノードＮ１の電荷がトランジスタＴｒ２を介して出力ノードＮｏｕｔ側へ抜けていく。また、ノードＮ３から放電速度が速いため、大きな時定数で高速にノードＮ３から放電される。このとき、ノードＮ２への充電速度が高速であり、図７の場合に比べて速く電位が上昇する。これにより、２段階目の昇圧動作が行われる。
タイミングｔ２９になると、ノードＮ２の電位が出力電圧Ｖｏｕｔ及び電源電圧Ｖｃｃの中間程度のレベルに達するとともに、ノードＮ３の電位も出力電圧Ｖｏｕｔ及び電源電圧Ｖｃｃの中間程度のレベルに達し、ノードＮ２及びノードＮ３がほぼ等電位になり得る。
これにより、１段の容量素子Ｃ１と２段の容量素子Ｃ１，Ｃ２とを用いた２段階の昇圧動作が行われる。したがって、図８の動作では、タイミングｔ２６〜ｔ２７の期間に、１段のチャージポンプとして動作し、タイミングｔ２８〜ｔ２９の期間に、２段のチャージポンプとして動作し電流が出力される。
タイミングｔ２９以降、タイミングｔ２１〜ｔ２９までの動作と同様の動作が行われる。
以上のように、第１の実施形態では、チャージポンプ回路１において使用される容量素子および整流素子の段数を動的に変更可能としている。例えば、チャージポンプ回路１を、シリーズ・ブーストタイプのチャージポンプを基本構成としつつ複数段の容量素子Ｃ１〜Ｃ２の間に電圧検出回路１０が追加された構成とする。これにより、チャージポンプ回路１は、出力電圧の大きさに応じて用いる容量素子の段数及び昇圧動作の段階数を自己整合的に調整できるので、余分な容量素子の動作を抑制でき、過剰な消費電力の発生を抑制できる。したがって、チャージポンプ回路１の電流効率を改善できる。
なお、チャージポンプ回路１０１は、図９に示すように、３段の容量素子Ｃ１〜Ｃ３の間に電圧検出回路が追加された構成であってもよい。図９は、実施形態の第１の変形例におけるチャージポンプ回路１０１の構成を示す回路図である。
チャージポンプ回路１０１は、充放電回路３（図４参照）に代えて充放電回路１０３を有し、電圧検出回路１２０、トランジスタＴｒ４、容量素子Ｃ３、充放電回路１０４をさらに有する。
充放電回路１０３は、オアゲートＯＲ１及びインバータＩＮＶ２に加えて、トランジスタＴｒ６３を有する。トランジスタＴｒ６３は、例えばＮＭＯＳトランジスタであり、ソースがインバータＩＮＶ２の出力ノードに接続され、ドレインがノードＮ４に接続され、ゲートに所定の信号が供給される。所定の信号は、例えば、クロック信号ＣＬＫがＬレベルの期間にアクティブレベル（例えば、Ｖｃｃ＋Ｖｔｈ）になり、それ以外の期間にノンアクティブレベル（例えば、グランド電位）になる信号である。
トランジスタＴｒ６３は、トランジスタＴｒ２１及びトランジスタＴｒ２２にかかる電圧負荷を緩和し、回路の耐圧特性を向上させる機能を有する。また、トランジスタＴｒ６３は、ノードＮ４からインバータＩＮＶ２への電流の逆流を防止する機能を有する。
電圧検出回路１２０は、入力ノード１２０ａ及び出力ノード１２０ｂを有する。入力ノード１２０ａは、信号ラインＬ２に電気的に接続され、例えば、信号ラインＬ２におけるインバータＩＮＶ２の出力ノードとトランジスタＴｒ６３との間にノードに接続されている。これにより、電圧検出回路１２０は、信号ラインＬ２の電圧を介して、容量素子Ｃ２の他端の電圧を検出可能である。出力ノード１２０ｂは、充放電回路１０４に電気的に接続されている。これにより、電圧検出回路１２０は、検出結果を充放電回路１０４へ供給可能である。
電圧検出回路１２０は、インバータＩＮＶ２１を有する。インバータＩＮＶ２１は、入力ノードＩＮＶ２１ａ及び出力ノードＩＮＶ２１ｂを有する。入力ノードＩＮＶ２１ａは、入力ノード１２０ａに接続され、出力ノードＩＮＶ２１ｂは、出力ノード１２０ｂに接続されている。
トランジスタＴｒ４は、ノードＮ４とノードＮ５との間に配されている。トランジスタＴｒ４は、例えばＰＭＯＳトランジスタであり、ソースがノードＮ５に接続され、ドレインがノードＮ４に接続されている。
トランジスタＴｒ６４は、ノードＮ５を電位Ｖｃｃ初期化するためのトランジスタとして機能する。トランジスタＴｒ６４は、例えばＮＭＯＳトランジスタであり、ゲートがクロックノードＮＣＬＫに接続され、ソースが電源電位Ｖｃｃに接続され、ドレインがノードＮ５に接続されている。
容量素子Ｃ３は、チャージポンプ回路１０１における３段目の容量素子として機能する。容量素子Ｃ３は、ノードＮ５及びノードＮ６の間に配されている。容量素子Ｃ３は、一端がノードＮ５に電気的に接続され、他端がノードＮ６に電気的に接続されている。容量素子Ｃ３の一端は、トランジスタＴｒ４及びノードＮ４を介して容量素子Ｃ２の他端に接続可能である。
充放電回路１０４は、入力ノード１０４ａ、入力ノード１０４ｂ、及び出力ノード１０４ｃを有する。入力ノード１０４ａは、電圧検出回路１２０の出力ノード１２０ｂに電気的に接続されている。入力ノード１０４ｂは、クロックノードＮＣＬＫに電気的に接続されている。出力ノード１０４ｃは、ラインＬ２を介してノードＮ６に電気的に接続されている。充放電回路１０４は、電圧検出回路１２０の検出結果に応じて、容量素子Ｃ３の他端に電荷をチャージ可能である。
充放電回路１０４は、オアゲートＯＲ２及びインバータＩＮＶ３を有する。オアゲートＯＲ２は、第１の入力ノードが入力ノード１０４ａに電気的に接続され、第２の入力ノードが入力ノード１０４ｂに電気的に接続され、出力ノードがインバータＩＮＶ３に電気的に接続されている。インバータＩＮＶ３は、入力ノードＩＮＶ３ａ及び出力ノードＩＮＶ３ｂを有する。入力ノードＩＮＶ３ａは、オアゲートＯＲ２に電気的に接続され、出力ノードＩＮＶ３ｂは、出力ノード１０４ｃを介してラインＬ３に電気的に接続されている。
インバータＩＮＶ３は、トランジスタＴｒ３１及びトランジスタＴｒ３２を有する。トランジスタＴｒ３１及びトランジスタＴｒ３２は、互いにインバータ接続される。トランジスタＴｒ３１は、例えばＰＭＯＳトランジスタであり、ソースが電源電圧Ｖｃｃに接続され、ドレインが出力ノードＩＮＶ３ｂに接続され、ゲートが入力ノードＩＮＶ３ａに接続される。トランジスタＴｒ３２は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインが出力ノードＩＮＶ３ｂに接続され、ゲートが入力ノードＩＮＶ３ａに接続される。
図９に示すチャージポンプ回路１０１では、チャージポンプ回路１０１は、クロック周期の転送フェーズφ２において、１段目の容量素子Ｃ１の他端のノードＮ２に電荷を充電していく。このとき、電圧検出回路１０は、１段目の容量素子Ｃ１の他端のノードＮ２の電圧を検出する。
出力電圧がＶ０（例えば、電源電圧Ｖｃｃの１．５倍程度）より低ければ、トランジスタＴｒ２がオンしやすく、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されやすいため、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じやすく、１段目の容量素子Ｃ１の他端の電圧を上げるために出力ノードＮｏｕｔ側へ転送される電流も合わせて供給する必要があり、１段目の容量素子Ｃ１の他端における容量性負荷が大きくなる。結果的に時定数が大きくなり容量素子Ｃ１が低速に充電されるため、電圧検出回路１０は、ノンアクティブレベルの信号を出力し続け、２段目の容量素子Ｃ２は非活性化されたままとなる。また、電圧検出回路１２０は、ノンアクティブレベルの信号を出力し続け、３段目の容量素子Ｃ３は非活性化されたままとなる。これにより、２段目の容量素子Ｃ２及び３段目の容量素子Ｃ３を用いずに、１段の容量素子Ｃ１を用いた（１段階の）昇圧動作が行われる。
出力電圧がＶ０より高くＶ１（図１２（ｂ）参照）より低い値になると、トランジスタＴｒ２がオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくくなり、１段目の容量素子Ｃ１の他端における容量性負荷がより小さくなる。結果的に時定数がより小さくなり容量素子Ｃ１が高速に充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路１０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷をチャージし、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に大きく、ラインＬ２の電圧の上昇速度も遅い。このため、電圧検出回路１２０は、ノンアクティブレベルの信号を出力し続け、３段目の容量素子Ｃ３は非活性化されたままとなる。これにより、３段目の容量素子Ｃ３を用いずに、２段の容量素子Ｃ１，Ｃ２を用いた２段階の昇圧動作が行われる。
出力電圧がＶ１より高くなると、トランジスタＴｒ２がよりオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくくなり、１段目の容量素子Ｃ１の他端における容量性負荷がより小さくなる。結果的に時定数がより小さくなり高速充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路１０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷を充電し、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に小さく、ラインＬ２の電圧の上昇速度も速い。このため、電圧検出回路１２０は、アクティブレベルの信号を出力し、３段目の容量素子Ｃ３は活性化する。これにより、３段の容量素子Ｃ１〜Ｃ３を用いた３段階の昇圧動作が行われる。
このように、３段の容量素子Ｃ１〜Ｃ３の間に電圧検出回路１０，１２０が追加された構成によっても、出力電圧の大きさに応じて用いる容量素子の段数及び昇圧動作の段階数を自己整合的に調整できる。この結果、余分な容量素子の動作を抑制でき、過剰な消費電力の発生を抑制できる。したがって、チャージポンプ回路１０１の電流効率を改善できる。
あるいは、チャージポンプ回路２０１は、図１０に示すように、４段の容量素子Ｃ１〜Ｃ４の間に電圧検出回路が追加された構成であってもよい。図１０は、実施形態の第２の変形例におけるチャージポンプ回路２０１の構成を示す回路図である。
チャージポンプ回路２０１は、充放電回路１０４（図９参照）に代えて充放電回路２０４を有し、電圧検出回路２３０、トランジスタＴｒ５、容量素子Ｃ４、充放電回路２０５をさらに有する。
充放電回路２０４は、オアゲートＯＲ２及びインバータＩＮＶ３に加えて、トランジスタＴｒ６６を有する。トランジスタＴｒ６５は、例えばＮＭＯＳトランジスタであり、ソースがインバータＩＮＶ３の出力ノードに接続され、ドレインがノードＮ６に接続され、ゲートに所定の信号が供給される。所定の信号は、例えば、クロック信号ＣＬＫがＬレベルの期間にアクティブレベル（例えば、Ｖｃｃ＋Ｖｔｈ）になり、それ以外の期間にノンアクティブレベル（例えば、グランド電位）になる信号である。
トランジスタＴｒ６５は、トランジスタＴｒ３１及びトランジスタＴｒ３２にかかる電圧負荷を緩和し、回路の耐圧特性を向上させる機能を有する。また、トランジスタＴｒ６５は、ノードＮ６からインバータＩＮＶ３への電流の逆流を防止する機能を有する。
電圧検出回路２３０は、入力ノード２３０ａ及び出力ノード２３０ｂを有する。入力ノード２３０ａは、信号ラインＬ３に電気的に接続され、例えば、信号ラインＬ３におけるインバータＩＮＶ３の出力ノードとトランジスタＴｒ６６との間にノードに接続されている。これにより、電圧検出回路２３０は、信号ラインＬ３の電圧を介して、容量素子Ｃ３の他端の電圧を検出可能である。出力ノード２３０ｂは、充放電回路２０５に電気的に接続されている。これにより、電圧検出回路２３０は、検出結果を充放電回路２０５へ供給可能である。
電圧検出回路２３０は、例えば、インバータＩＮＶ３１として構成される。インバータＩＮＶ３１は、入力ノードＩＮＶ３１ａ及び出力ノードＩＮＶ３１ｂを有する。入力ノードＩＮＶ３１ａは、入力ノード２３０ａに接続され、出力ノードＩＮＶ３１ｂは、出力ノード２３０ｂに接続されている。
トランジスタＴｒ５は、ノードＮ６とノードＮ７との間に配されている。トランジスタＴｒ５は、例えばＰＭＯＳトランジスタであり、ソースがノードＮ７に接続され、ドレインがノードＮ６に接続されている。
トランジスタＴｒ６６は、ノードＮ７を電位Ｖｃｃに初期化するためのトランジスタとして機能する。トランジスタＴｒ６６は、例えばＮＭＯＳトランジスタであり、ゲートがクロックノードＮＣＬＫに接続され、ソースが電源電圧Ｖｃｃに接続され、ドレインがノードＮ７に接続されている。
容量素子Ｃ４は、チャージポンプ回路２０１における４段目の容量素子として機能する。容量素子Ｃ４は、ノードＮ７及びノードＮ８の間に配されている。容量素子Ｃ４は、一端がノードＮ７に電気的に接続され、他端がノードＮ８に電気的に接続されている。容量素子Ｃ４の一端は、トランジスタＴｒ５及びノードＮ８を介して容量素子Ｃ３の他端に接続可能である。
充放電回路２０５は、入力ノード２０５ａ、入力ノード２０５ｂ、及び出力ノード２０５ｃを有する。入力ノード２０５ａは、電圧検出回路２３０の出力ノード２３０ｂに電気的に接続されている。入力ノード２０５ｂは、クロックノードＮＣＬＫに電気的に接続されている。出力ノード２０５ｃは、ラインＬ４を介してノードＮ８に電気的に接続されている。充放電回路２０５は、電圧検出回路２３０の検出結果に応じて、容量素子Ｃ４の他端に電荷をチャージ可能である。
充放電回路２０５は、オアゲートＯＲ３及びインバータＩＮＶ４を有する。オアゲートＯＲ３は、第１の入力ノードが入力ノード２０５ａに電気的に接続され、第２の入力ノードが入力ノード２０５ｂに電気的に接続され、出力ノードがインバータＩＮＶ４に電気的に接続されている。インバータＩＮＶ４は、入力ノードＩＮＶ４ａ及び出力ノードＩＮＶ４ｂを有する。入力ノードＩＮＶ４ａは、オアゲートＯＲ３に電気的に接続され、出力ノードＩＮＶ４ｂは、出力ノード２０５ｃを介してラインＬ４に電気的に接続されている。
インバータＩＮＶ４は、トランジスタＴｒ４１及びトランジスタＴｒ４２を有する。トランジスタＴｒ４１及びトランジスタＴｒ４２は、互いにインバータ接続される。トランジスタＴｒ４１は、例えばＰＭＯＳトランジスタであり、ソースが電源電圧Ｖｃｃに接続され、ドレインが出力ノードＩＮＶ４ｂに接続され、ゲートが入力ノードＩＮＶ４ａに接続される。トランジスタＴｒ４２は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインが出力ノードＩＮＶ４ｂに接続され、ゲートが入力ノードＩＮＶ４ａに接続される。
図１０に示すチャージポンプ回路２０１では、チャージポンプ回路２０１は、クロック周期の転送フェーズφ２において、１段目の容量素子Ｃ１の他端のノードＮ２に電荷を充電していく。このとき、電圧検出回路１０は、１段目の容量素子Ｃ１の他端のノードＮ２の電圧を検出する。
出力電圧がＶ０より低ければ、トランジスタＴｒ２がオンしやすく、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されやすいため、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じやすい。これにより、１段目の容量素子Ｃ１の他端における容量性負荷が大きくなる。結果的に時定数が大きくなり容量素子Ｃ１が低速に充電されるため、電圧検出回路１０は、ノンアクティブレベルの信号を出力し続け、２段目の容量素子Ｃ２は非活性化されたままとなる。また、電圧検出回路１２０は、ノンアクティブレベルの信号を出力し続け、３段目の容量素子Ｃ３は非活性化されたままとなる。電圧検出回路２３０は、ノンアクティブレベルの信号を出力し続け、４段目の容量素子Ｃ４は非活性化されたままとなる。これにより、２段目の容量素子Ｃ２、３段目の容量素子Ｃ３及び４段目の容量素子Ｃ４を用いずに、１段の容量素子Ｃ１を用いた（１段階の）昇圧動作が行われる。
出力電圧がＶ０より高くＶ１（図１２（ｃ）参照）より低い値になると、トランジスタＴｒ２がオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、１段目の容量素子Ｃ１の他端における容量性負荷がより小さくなる。結果的に時定数がより小さくなり容量素子Ｃ１が高速に充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路２０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷を充電し、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に大きく、ラインＬ２の電圧の上昇速度も遅い。このため、電圧検出回路１２０は、ノンアクティブレベルの信号を出力し続け、３段目の容量素子Ｃ３は非活性化されたままとなる。電圧検出回路２３０は、ノンアクティブレベルの信号を出力し続け、４段目の容量素子Ｃ４は非活性化されたままとなる。これにより、３段目の容量素子Ｃ３及び４段目の容量素子Ｃ４を用いずに、２段の容量素子Ｃ１，Ｃ２を用いた２段階の昇圧動作が行われる。
出力電圧がＶ１より高くＶ２（図１２（ｃ）参照）より低い値になると、トランジスタＴｒ２がよりオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、１段目の容量素子Ｃ１の他端における容量性負荷がより小さくなる。結果的に時定数が小さくなり容量素子Ｃ１が高速に充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路２０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷を充電し、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に小さく、ラインＬ２の電圧の上昇速度も速い。このため、電圧検出回路１２０は、アクティブレベルの信号を出力し、３段目の容量素子Ｃ３は活性化する。チャージポンプ回路２０１は、３段目の容量素子Ｃ３が活性化されると、３段目の容量素子Ｃ３の他端のノードＮ６に電荷を充電し、その後、トランジスタＴｒ４をオンして３段目の容量素子Ｃ３に蓄積された電荷を２段目の容量素子Ｃ２の他端へ転送する。このとき、容量素子Ｃ３の他端における容量性負荷が比較的に大きく、ラインＬ３の電圧の上昇速度も遅い。このため、電圧検出回路２３０は、ノンアクティブレベルの信号を出力し続け、４段目の容量素子Ｃ４は非活性化されたままとなる。これにより、４段目の容量素子Ｃ４を用いずに、３段の容量素子Ｃ１〜Ｃ３を用いた３段階の昇圧動作が行われる。
出力電圧がＶ２より高くなると、トランジスタＴｒ２がさらにオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、１段目の容量素子Ｃ１の他端の電圧を上げるための充電の時間が短くなる。結果的に時定数が小さくなり高速に充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路２０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷を充電し、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に小さく、ラインＬ２の電圧の上昇速度も速い。このため、電圧検出回路１２０は、アクティブレベルの信号を出力し、３段目の容量素子Ｃ３は活性化する。また、チャージポンプ回路２０１は、３段目の容量素子Ｃ３が活性化されると、３段目の容量素子Ｃ３の他端のノードＮ６に電荷を充電し、その後、トランジスタＴｒ４をオンして３段目の容量素子Ｃ３に蓄積された電荷を２段目の容量素子Ｃ２の他端へ転送する。このとき、容量素子Ｃ３の他端における容量性負荷が比較的に小さく、ラインＬ３の電圧の上昇速度も速い。このため、電圧検出回路２３０は、アクティブレベルの信号を出力し、４段目の容量素子Ｃ４は活性化する。また、チャージポンプ回路２０１は、４段目の容量素子Ｃ４が活性化されると、４段目の容量素子Ｃ４の他端のノードＮ８に電荷を充電し、その後、トランジスタＴｒ５をオンして４段目の容量素子Ｃ４に蓄積された電荷を３段目の容量素子Ｃ３の他端へ転送する。これにより、４段の容量素子Ｃ１〜Ｃ４を用いた４段階の昇圧動作が行われる。
このように、４段の容量素子Ｃ１〜Ｃ４の間に電圧検出回路１０，１２０，２３０が追加された構成によっても、出力電圧の大きさに応じて用いる容量素子の段数及び昇圧動作の段階数を自己整合的に調整できる。この結果、余分な容量素子の動作を抑制でき、過剰な消費電力の発生を抑制できる。したがって、チャージポンプ回路２０１の電流効率を改善できる。
あるいは、チャージポンプ回路３０１は、図１１に示すように、５段の容量素子Ｃ１〜Ｃ５の間に電圧検出回路が追加された構成であってもよい。図１１は、実施形態の第３の変形例におけるチャージポンプ回路３０１の構成を示す回路図である。
チャージポンプ回路３０１は、充放電回路２０５（図１０参照）に変えて充放電回路３０５を有し、電圧検出回路３４０、トランジスタＴｒ６、容量素子Ｃ５、充放電回路３０６をさらに有する。
充放電回路３０５は、オアゲートＯＲ３及びインバータＩＮＶ４に加えて、トランジスタＴｒ６６を有する。トランジスタＴｒ６７は、例えばＮＭＯＳトランジスタであり、ソースがインバータＩＮＶ４の出力ノードに接続され、ドレインがノードＮ８に接続され、ゲートに所定の信号が供給される。所定の信号は、例えば、クロック信号ＣＬＫがＬレベルの期間にアクティブレベル（例えば、Ｖｃｃ＋Ｖｔｈ）になり、それ以外の期間にノンアクティブレベル（例えば、グランド電位）になる信号である。
トランジスタＴｒ６７は、トランジスタＴｒ４１及びトランジスタＴｒ４２にかかる電圧負荷を緩和し、回路の耐圧特性を向上させる機能を有する。また、トランジスタＴｒ６７は、ノードＮ８からインバータＩＮＶ４への電流の逆流を防止する機能を有する。
電圧検出回路３４０は、入力ノード３４０ａ及び出力ノード３４０ｂを有する。入力ノード３４０ａは、信号ラインＬ４に電気的に接続され、例えば、信号ラインＬ４におけるインバータＩＮＶ４の出力ノードとトランジスタＴｒ６７との間にノードに接続されている。これにより、電圧検出回路３４０は、信号ラインＬ４の電圧を介して、容量素子Ｃ４の他端の電圧を検出可能である。出力ノード３４０ｂは、充放電回路３０６に電気的に接続されている。これにより、電圧検出回路３４０は、検出結果を充放電回路３０６へ供給可能である。
電圧検出回路３４０は、例えば、インバータＩＮＶ４１として構成される。インバータＩＮＶ４１は、入力ノードＩＮＶ４１ａ及び出力ノードＩＮＶ４１ｂを有する。入力ノードＩＮＶ４１ａは、入力ノード３４０ａに接続され、出力ノードＩＮＶ４１ｂは、出力ノード３４０ｂに接続されている。
トランジスタＴｒ６は、ノードＮ８とノードＮ９との間に配されている。トランジスタＴｒ６は、例えばＰＭＯＳトランジスタであり、ソースがノードＮ９に接続され、ドレインがノードＮ８に接続されている。
容量素子Ｃ５は、チャージポンプ回路３０１における５段目の容量素子として機能する。容量素子Ｃ５は、ノードＮ９及びノードＮ１０の間に配されている。容量素子Ｃ５は、一端がノードＮ９に電気的に接続され、他端がノードＮ１０に電気的に接続されている。容量素子Ｃ５の一端は、トランジスタＴｒ６及びノードＮ１０を介して容量素子Ｃ４の他端に接続可能である。
充放電回路３０６は、入力ノード３０６ａ、入力ノード３０６ｂ、及び出力ノード３０６ｃを有する。入力ノード３０６ａは、電圧検出回路３４０の出力ノード３４０ｂに電気的に接続されている。入力ノード３０６ｂは、クロックノードＮＣＬＫに電気的に接続されている。出力ノード３０６ｃは、ラインＬ５を介してノードＮ１０に電気的に接続されている。充放電回路３０６は、電圧検出回路３４０の検出結果に応じて、容量素子Ｃ５の他端に電荷をチャージ可能である。
充放電回路３０６は、オアゲートＯＲ４及びインバータＩＮＶ５を有する。オアゲートＯＲ４は、第１の入力ノードが入力ノード３０６ａに電気的に接続され、第２の入力ノードが入力ノード３０６ｂに電気的に接続され、出力ノードがインバータＩＮＶ５に電気的に接続されている。インバータＩＮＶ５は、入力ノードＩＮＶ５ａ及び出力ノードＩＮＶ５ｂを有する。入力ノードＩＮＶ５ａは、オアゲートＯＲ４に電気的に接続され、出力ノードＩＮＶ５ｂは、出力ノード３０６ｃを介してラインＬ５に電気的に接続されている。
インバータＩＮＶ５は、トランジスタＴｒ５１及びトランジスタＴｒ５２を有する。トランジスタＴｒ５１及びトランジスタＴｒ５２は、互いにインバータ接続される。トランジスタＴｒ５１は、例えばＰＭＯＳトランジスタであり、ソースが電源電圧Ｖｃｃに接続され、ドレインが出力ノードＩＮＶ５ｂに接続され、ゲートが入力ノードＩＮＶ５ａに接続される。トランジスタＴｒ５２は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインが出力ノードＩＮＶ５ｂに接続され、ゲートが入力ノードＩＮＶ５ａに接続される。
図１１に示すチャージポンプ回路３０１では、チャージポンプ回路３０１は、クロック周期の転送フェーズφ２において、１段目の容量素子Ｃ１の他端のノードＮ２に電荷を充電していく。このとき、電圧検出回路１０は、１段目の容量素子Ｃ１の他端のノードＮ２の電圧を検出する。
出力電圧がＶ０より低ければ、トランジスタＴｒ２がオンしやすく、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されやすいため、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じやすい。これにより、１段目の容量素子Ｃ１における容量性負荷が大きくなる。結果的に時定数が大きくなり容量素子Ｃ１が低速に充電されるため、電圧検出回路１０は、ノンアクティブレベルの信号を出力し続け、２段目の容量素子Ｃ２は非活性化されたままとなる。また、電圧検出回路１２０は、ノンアクティブレベルの信号を出力し続け、３段目の容量素子Ｃ３は非活性化されたままとなる。電圧検出回路２３０は、ノンアクティブレベルの信号を出力し続け、４段目の容量素子Ｃ４は非活性化されたままとなる。電圧検出回路３４０は、ノンアクティブレベルの信号を出力し続け、５段目の容量素子Ｃ５は非活性化されたままとなる。これにより、２段目の容量素子Ｃ２、３段目の容量素子Ｃ３、４段目の容量素子Ｃ４及び５段目の容量素子Ｃ５を用いずに、１段の容量素子Ｃ１を用いた（１段階の）昇圧動作が行われる。
出力電圧がＶ０より高くＶ１（図１２（ｄ）参照）より低い値になると、トランジスタＴｒ２がオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくくなり、１段目の容量素子Ｃ１における容量性負荷がより小さくなる。結果的に時定数が小さくなり容量素子Ｃ１が高速に充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路３０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷を充電し、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に大きく、ラインＬ２の電圧の上昇速度も遅い。このため、電圧検出回路１２０は、ノンアクティブレベルの信号を出力し続け、３段目の容量素子Ｃ３は非活性化されたままとなる。電圧検出回路２３０は、ノンアクティブレベルの信号を出力し続け、４段目の容量素子Ｃ４は非活性化されたままとなる。電圧検出回路３４０は、ノンアクティブレベルの信号を出力し続け、５段目の容量素子Ｃ５は非活性化されたままとなる。これにより、３段目の容量素子Ｃ３、４段目の容量素子Ｃ４及び５段目の容量素子Ｃ５を用いずに、２段の容量素子Ｃ１，Ｃ２を用いた２段階の昇圧動作が行われる。
出力電圧がＶ１より高くＶ２（図１２（ｄ）参照）より低い値になると、トランジスタＴｒ２がよりオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくくなり、１段目の容量素子Ｃ１における容量性負荷がより小さくなる。結果的に時定数が小さくなり容量素子Ｃ１が高速に充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路３０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷を充電し、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に小さく、ラインＬ２の電圧の上昇速度も速い。このため、電圧検出回路１２０は、アクティブレベルの信号を出力し、３段目の容量素子Ｃ３は活性化する。チャージポンプ回路３０１は、３段目の容量素子Ｃ３が活性化されると、３段目の容量素子Ｃ３の他端のノードＮ６に電荷を充電し、その後、トランジスタＴｒ４をオンして３段目の容量素子Ｃ３に蓄積された電荷を２段目の容量素子Ｃ２の他端へ転送する。このとき、容量素子Ｃ３の他端における容量性負荷が比較的に大きく、ラインＬ３の電圧の上昇速度も遅い。このため、電圧検出回路２３０は、ノンアクティブレベルの信号を出力し続け、４段目の容量素子Ｃ４は非活性化されたままとなる。電圧検出回路３４０は、ノンアクティブレベルの信号を出力し続け、５段目の容量素子Ｃ５は非活性化されたままとなる。これにより、４段目の容量素子Ｃ４及び５段目の容量素子Ｃ５を用いずに、３段の容量素子Ｃ１〜Ｃ３を用いた３段階の昇圧動作が行われる。
出力電圧がＶ２より高くＶ３（図１２（ｄ）参照）より低い値になると、トランジスタＴｒ２がさらにオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくくなり、１段目の容量素子Ｃ１における容量性負荷がより小さくなる。結果的に時定数が小さくなり容量素子Ｃ１が高速に充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路３０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷を充電し、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に小さく、ラインＬ２の電圧の上昇速度も速い。このため、電圧検出回路１２０は、アクティブレベルの信号を出力し、３段目の容量素子Ｃ３は活性化する。また、チャージポンプ回路３０１は、３段目の容量素子Ｃ３が活性化されると、３段目の容量素子Ｃ３の他端のノードＮ６に電荷を充電し、その後、トランジスタＴｒ４をオンして３段目の容量素子Ｃ３に蓄積された電荷を２段目の容量素子Ｃ２の他端へ転送する。このとき、容量素子Ｃ３の他端における容量性負荷が比較的に小さく、ラインＬ３の電圧の上昇速度も速い。このため、電圧検出回路２３０は、アクティブレベルの信号を出力し、４段目の容量素子Ｃ４は活性化する。チャージポンプ回路３０１は、４段目の容量素子Ｃ４が活性化されると、４段目の容量素子Ｃ４の他端のノードＮ８に電荷を充電し、その後、トランジスタＴｒ５をオンして４段目の容量素子Ｃ４に蓄積された電荷を３段目の容量素子Ｃ３の他端へ転送する。電圧検出回路３４０は、ノンアクティブレベルの信号を出力し続け、５段目の容量素子Ｃ５は非活性化されたままとなる。これにより、５段目の容量素子Ｃ５を用いずに、４段の容量素子Ｃ１〜Ｃ４を用いた４段階の昇圧動作が行われる。
出力電圧がＶ３より高くなると、トランジスタＴｒ２がさらにオンしにくくなり、１段目の容量素子Ｃ１の一端から電荷が出力ノードＮｏｕｔ側へ転送されにくくなる。これにより、電源電圧ＶｃｃからラインＬ１および容量素子Ｃ１、トランジスタＴｒ２を経由して出力ノードＮｏｕｔへ至る電流経路が生じにくくなり、１段目の容量素子Ｃ１における容量性負荷がより小さくなる。結果的に時定数が小さくなり容量素子Ｃ１が高速に充電されるため、電圧検出回路１０は、アクティブレベルの信号を出力し、２段目の容量素子Ｃ２は活性化する。チャージポンプ回路３０１は、２段目の容量素子Ｃ２が活性化されると、２段目の容量素子Ｃ２の他端のノードＮ４に電荷を充電し、その後、トランジスタＴｒ３をオンして２段目の容量素子Ｃ２に蓄積された電荷を１段目の容量素子Ｃ１の他端へ転送する。このとき、容量素子Ｃ２の他端における容量性負荷が比較的に小さく、ラインＬ２の電圧の上昇速度も速い。このため、電圧検出回路１２０は、アクティブレベルの信号を出力し、３段目の容量素子Ｃ３は活性化する。また、チャージポンプ回路３０１は、３段目の容量素子Ｃ３が活性化されると、３段目の容量素子Ｃ３の他端のノードＮ６に電荷を充電し、その後、トランジスタＴｒ４をオンして３段目の容量素子Ｃ３に蓄積された電荷を２段目の容量素子Ｃ２の他端へ転送する。このとき、容量素子Ｃ３の他端における容量性負荷が比較的に小さく、ラインＬ３の電圧の上昇速度も速い。このため、電圧検出回路２３０は、アクティブレベルの信号を出力し、４段目の容量素子Ｃ４は活性化する。チャージポンプ回路３０１は、４段目の容量素子Ｃ４が活性化されると、４段目の容量素子Ｃ４の他端のノードＮ８に電荷を充電し、その後、トランジスタＴｒ５をオンして４段目の容量素子Ｃ４に蓄積された電荷を３段目の容量素子Ｃ３の他端へ転送する。このとき、容量素子Ｃ４の他端における容量性負荷が比較的に小さく、ラインＬ４の電圧の上昇速度も速い。このため、電圧検出回路３４０は、アクティブレベルの信号を出力し、５段目の容量素子Ｃ５は活性化する。チャージポンプ回路３０１は、５段目の容量素子Ｃ５が活性化されると、５段目の容量素子Ｃ５の他端のノードＮ１０に電荷を充電し、その後、トランジスタＴｒ６をオンして５段目の容量素子Ｃ５に蓄積された電荷を４段目の容量素子Ｃ４の他端へ転送する。これにより、５段の容量素子Ｃ１〜Ｃ５を用いた５段階の昇圧動作が行われる。
このように、５段の容量素子Ｃ１〜Ｃ５の間に電圧検出回路１０，１２０，２３０，３４０が追加された構成によっても、出力電圧の大きさに応じて用いる容量素子の段数及び昇圧動作の段階数を自己整合的に調整できる。この結果、余分な容量素子の動作を抑制でき、過剰な消費電力の発生を抑制できる。したがって、チャージポンプ回路３０１の電流効率を改善できる。
次に、チャージポンプ回路における容量素子段数とポンプ特性との関係について図１２を用いて説明する。図１２は、実施形態及びその第１〜第３の変形例におけるチャージポンプ回路の特性を示す図である。
チャージポンプ回路における容量素子の段数をＭ段とすると、チャージポンプ回路の実効的な電流効率Ｉｅｆｆは、次の数式１で表される。
Ｉｅｆｆ∝１／（Ｍ＋１）・・・数式１
また、チャージポンプ回路で発生可能な最高電圧をＶｍａｘは、次の数式２で表される。
Ｖｍａｘ＝（Ｍ＋１）×Ｖｃｃ・・・数式２
数式１及び数式２に示されるように、容量素子の段数Ｍを増やすと、実効的な電流効率Ｉｅｆｆは下がるが、最高電圧Ｖｍａｘを上げることができる。
例えば、Ｍ＝２の場合（すなわち、図４の構成の場合）、図１２（ａ）に示すように、出力電圧が増加するとともに電流効率が低下する傾向にあり、その最高電圧２Ｖｃｃ付近で急激に電流効率が低下する傾向にある。
Ｍ＝３の場合（すなわち、図９の構成の場合）、図１２（ｂ）に示すように、出力電圧が増加するとともに電流効率が低下する傾向にあるが、出力電圧がＶ１を超えると、点線で示す２段の昇圧動作から一点鎖線で示す３段の昇圧動作に自己整合的に切り替わる。これにより、電流効率の低下が抑制され、より高い最高電圧３Ｖｃｃが発生可能となる。なお、Ｖ１は、Ｖｃｃと２Ｖｃｃとの間の値である。
Ｍ＝４の場合（すなわち、図１０の構成の場合）、図１２（ｃ）に示すように、出力電圧が増加するとともに電流効率が低下する傾向にあるが、出力電圧がＶ１を超えると、点線で示す２段の昇圧動作から一点鎖線で示す３段の昇圧動作に自己整合的に切り替わる。出力電圧がＶ２を超えると、一点鎖線で示す３段の昇圧動作から二点鎖線で示す４段の昇圧動作に自己整合的に切り替わる。これにより、段階的に電流効率の低下が抑制され、より高い最高電圧４Ｖｃｃが発生可能となる。なお、Ｖ２は、２Ｖｃｃと３Ｖｃｃとの間の値である。
Ｍ＝５の場合（すなわち、図１１の構成の場合）、図１２（ｄ）に示すように、出力電圧が増加するとともに電流効率が低下する傾向にあるが、出力電圧がＶ１を超えると、点線で示す２段の昇圧動作から一点鎖線で示す３段の昇圧動作に自己整合的に切り替わる。出力電圧がＶ２を超えると、一点鎖線で示す３段の昇圧動作から二点鎖線で示す４段の昇圧動作に自己整合的に切り替わる。出力電圧がＶ３を超えると、二点鎖線で示す４段の昇圧動作から点線で示す５段の昇圧動作に自己整合的に切り替わる。これにより、段階的に電流効率の低下が抑制され、より高い最高電圧５Ｖｃｃが発生可能となる。なお、Ｖ３は、３Ｖｃｃと４Ｖｃｃとの間の値である。
また、チャージポンプ回路４０１は、図１３に示すように、閾値キャンセル型で構成されていてもよい。図１３は、実施形態の第４の変形例におけるチャージポンプ回路４０１の構成を示す回路図である。
チャージポンプ回路４０１は、メインのチャージポンプ回路１ａとサブのチャージポンプ回路１ｉとを有する。メインのチャージポンプ回路１ａは、図４に示すチャージポンプ１におけるダイオード接続されたトランジスタＴｒ１，Ｔｒ２がダイオード接続されていないトランジスタＴｒ１ａ，Ｔｒ２ａに置き換えられて得られる。サブのチャージポンプ回路１ｉは、図４に示すチャージポンプ１におけるトランジスタＴｒ２が省略されて得られる。メインのチャージポンプ回路１ａとサブのチャージポンプ回路１ｉとで電圧検出回路１０が共通化されているが、それぞれ電圧検出回路１０が設けられていてもよい。
トランジスタＴｒ１ａは、ゲートがドレインに接続されておらず、ゲートにアクティブレベル（例えば、Ｖｃｃ＋Ｖｔｈ）が供給されている。トランジスタＴｒ１は、ゲートがドレインに接続されておらず、ゲートにサブのチャージポンプ回路１ｉのノードＮ１が接続されている。すなわち、図４に示すチャージポンプ１におけるトランジスタＴｒ２のドレインに接続されるノードＮ１とゲートに接続されるＮ１とを電気的に分離してトランジスタＴｒ２ａを構成する。これにより、ノードＮ１からトランジスタＴｒ２ａのドレイン・ソースを経て出力ノードＮｏｕｔに電荷が転送されてもトランジスタＴｒ２ａのゲートにおける電荷が保持されるため、トランジスタＴｒ２ａのゲート・ソース間電圧を確保でき、トランジスタＴｒ２ａの動作を安定化できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。上記の実施形態ではメモリセルアレイを有する半導体記憶装置を例に挙げて説明したが、本発明は、チャージポンプを有する半導体装置に対して、適宜に適用することができる。例えば、上記の実施形態は、チャージポンプとしての機能を専門的に提供するディスクリートの（単機能の）半導体装置に対して適用されてもよい。また、上記の実施形態に係る電子回路は、半導体基板上に実装されなくてもよく、電子機器に実装されてもよい。
１，１０１，２０１，３０１ チャージポンプ回路、２，３，１０３，１０４，２０４，２０５，３０５，３０６ 充放電回路、１０，１２０，２３０，３４０ 電圧検出回路、１００ 半導体記憶装置（半導体装置、電子回路）、１５０ 周辺回路、Ｃ１〜Ｃ５ 容量素子。

Claims (8)

  1. チャージポンプ回路を備え、
    前記チャージポンプ回路は、
    ドレインが入力ノードに接続され、ソースが第１のノードに接続された第１のトランジスタと、
    ドレインが前記第１のノードに接続され、ソースが出力ノードに接続された第２のトランジスタと、
    一端が前記第１のノードに接続され、他端が第２のノードに接続された第１の容量素子と、
    クロック信号が供給される入力ノードと第１のラインを介して前記第２のノードに接続可能である出力ノードとを有する第１のインバータと、
    前記第１のラインに電気的に接続された入力ノードを有する第１の電圧検出回路と、
    ソースが第３のノードに接続され、ドレインが前記第２のノードに接続された第３のトランジスタと、
    前記第１の電圧検出回路に電気的に接続された入力ノードと第２のラインを介して第４のノードに接続可能である出力ノードとを有する第２のインバータと、
    一端が前記第４のノードに接続され、他端が前記第３のノードに接続された第２の容量素子と、
    を有する
    電子回路。
  2. 前記チャージポンプ回路は、
    前記第１の電圧検出回路の出力ノードに電気的に接続された第１の入力ノードとクロック信号が供給される第２の入力ノードと前記第２のインバータの入力ノードに接続された出力ノードとを有する第１の論理和ゲートをさらに有する
    請求項１に記載の電子回路。
  3. 前記チャージポンプ回路は、
    前記第２のラインに電気的に接続された入力ノードを有する第２の電圧検出回路と、
    ソースが第５のノードに接続され、ドレインが前記第４のノードに接続された第４のトランジスタと、
    前記第２の電圧検出回路の側に配された入力ノードと第６のノードに接続可能である出力ノードとを有する第３のインバータと、
    一端が前記第６のノードに接続され、他端が前記第５のノードに接続された第３の容量素子と、
    をさらに有する
    請求項１に記載の電子回路。
  4. 前記チャージポンプ回路は、
    前記第２のラインに電気的に接続された入力ノードを有する第２の電圧検出回路と、
    ソースが第５のノードに接続され、ドレインが前記第４のノードに接続された第４のトランジスタと、
    前記第２の電圧検出回路の出力ノードに電気的に接続された第１の入力ノードと前記クロック信号が供給される第２の入力ノードと出力ノードとを有する第２の論理和ゲートと、
    前記第２の論理和ゲートの出力ノードに接続された入力ノードと第６のノードに接続可能である出力ノードとを有する第３のインバータと、
    一端が前記第６のノードに接続され、他端が前記第５のノードに接続された第３の容量素子と、
    をさらに有する
    請求項２に記載の電子回路。
  5. チャージポンプ回路を備え、
    前記チャージポンプ回路は、
    直列に接続された２つのトランジスタの間のノードに一端が接続された第１の容量素子と、
    電源電圧を用いて、前記第１の容量素子の他端を充電する第１の充放電回路と、
    前記第１の容量素子の他端の電圧を検出する第１の電圧検出回路と、
    第１のトランジスタを介して前記第１の容量素子の他端に一端が接続可能である第２の容量素子と、
    前記第１の電圧検出回路の検出結果に応じて、前記第２の容量素子の他端に電荷をチャージ可能である第２の充放電回路と、
    を有する
    電子回路。
  6. チャージポンプ回路を備え、
    前記チャージポンプ回路は、
    前記第２の容量素子の他端の電圧を検出する第２の電圧検出回路と、
    第２のトランジスタを介して前記第２の容量素子の他端に一端が接続可能である第３の容量素子と、
    前記第２の電圧検出回路の検出結果に応じて、前記第３の容量素子の他端に電荷をチャージ可能である第３の充放電回路と、
    をさらに有する
    請求項５に記載の電子回路。
  7. 半導体基板と、
    前記半導体基板上に実装された請求項１から６のいずれか１項に記載の電子回路と、
    を備えた半導体装置。
  8. 前記半導体基板上に実装されたメモリセルアレイを更に有し、
    前記電子回路は、前記半導体基板上において、前記メモリセルアレイの周辺に配された請求項７に記載の半導体装置。
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