JP2003168293A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JP2003168293A JP2001365046A JP2001365046A JP2003168293A JP 2003168293 A JP2003168293 A JP 2003168293A JP 2001365046 A JP2001365046 A JP 2001365046A JP 2001365046 A JP2001365046 A JP 2001365046A JP 2003168293 A JP2003168293 A JP 2003168293A
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memory device
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清人 大田
Hiroyuki Yamazaki
裕之 山崎
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Abstract

(57)【要約】 【課題】 VBB電圧の速やかな上昇を可能とし、VBB電圧
をより高速に制御して電圧の安定度を高め、誤動作を防
止する。 【解決手段】 負電圧ノードに所定の負電圧を出力する
チャージポンプ回路２０と、負電圧ノードの電圧に応じ
て第１の比較電圧と第２の比較電圧を出力する第１の比
較電圧発生回路５１と、参照電圧を出力する参照電圧発
生回路５２と、参照電圧と第１の比較電圧とを比較し、
その電圧差を増幅する第１の増幅器５４と、第１の増幅
器の出力信号に応じて駆動され、チャージポンプ回路を
駆動する信号を発生するリングオシレータ３０と、参照
電圧と第２の比較電圧とを比較し、その電圧差を増幅す
る第２の増幅器５３と、第２の増幅器の出力信号に応じ
て駆動され、負電圧ノードに接続された出力端子からの
出力により負電圧ノードの電圧を上昇させる負電圧上昇
回路とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、負電圧発生回路に
おいて発生した負電圧の安定性を向上させた半導体記憶
装置、及び半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】近年プロセスの微細化が進む中で、特定
のアプリケーション向けに、標準CMOSプロセスを用い
た、ダイナミックランダムアクセスメモリ（以下DRAMと
記す）混載システムLSIを提供する必要性が生じてき
た。
【０００３】従来、DRAMにおける負電圧発生回路におい
て発生した負電圧（VBB電圧）は、トリプルウェル構造
を用いているメモリセル部のウェル電圧として使われて
きた。しかし前述の様に、標準CMOSプロセスによりトリ
プルウェルを用いずにDRAMを形成するため、プレーナ型
メモリセル構造を用いることになった。
【０００４】ここで図１１に、プレーナ型メモリセル構
造を示す。300はP型半導体基板であり、接地電圧VSSに
接続されている。P型半導体基板300上部に、Nウェル310
が形成され、Nウェル310上部に、高濃度N型拡散層320お
よび高濃度P型拡散層330が形成されている。高濃度N型
拡散層320を介してVDD電源が接続され、高濃度P型拡散
層330の片方にはビット線BLが接続されている。ゲート3
40は、内部降圧電源VINTを電源とするワード線WLであ
る。二つの高濃度P型拡散層330とゲート340とでPMOS型
アクセストランジスタ360が構成されている。ビット線B
Lの接続されていない高濃度P型拡散層330とVBBに接続さ
れるメモリセルプレート350でPMOS型メモリセルキャパ
シタ370が構成されている。
【０００５】このメモリセルの動作としては、ワード線
WLであるゲート340を接地電圧VSSにすることでPMOS型ア
クセストランジスタ360をターンオンさせ、ビット線BL
からメモリセルプレート350下のNウェル310表面近傍に
形成されたチャネル領域に電荷を注入することによって
データの書き込みを行う。
【０００６】図１２は、このプレーナ型メモリセル構造
の等価回路である。
【０００７】図１１及び図１２に示す様に、PMOSアクセ
ストランジスタ360を用いたメモリセル部のウェル電圧
には正電圧であるVDD電源を用い、負電圧であるVBB電圧
はPMOS型メモリセルキャパシタ370のメモリセルプレー
ト電源として使用する。
【０００８】次に、上記のようなプレーナ型メモリセル
構造を用いた従来の半導体記憶装置について説明する。
図１３は従来の半導体記憶装置のブロック図である。41
0はVBB電圧発生回路、480はメモリセルアレイであり、
負荷であるメモリセルプレートを有する。VBB電圧発生
回路410は、VBB電圧を発生するチャージポンプ回路420
と、チャージポンプ回路420をチャージポンピング動作
させるパルス信号を発生するリングオシレータ430と、V
BB電圧がフィードバックされ、リングオシレータ430を
活性化する信号（BBDOWN）を発生するVBB電圧検知回路4
50と、VBB電圧検知回路450で用いる基準電圧を発生する
定電圧発生回路460とから構成される。VBB電圧検知回路
450は、比較電圧発生回路451、およびVBB電圧下降用非
反転増幅器454からなる。
【０００９】比較電圧発生回路451は、抵抗R21と抵抗R2
2の直列回路である。抵抗R21の一端が定電圧発生回路46
0より出力される定電圧VREGノードに接続され、他端は
抵抗R22の一端に接続されるとともに、VBB電圧下降用非
反転増幅器454の非反転入力端子（＋）に入力される比
較電圧VCOMPノードが接続されている。抵抗R22の他端に
はVBBノードが接続されている。
【００１０】以上の様に構成された半導体記憶装置につ
いて、以下その動作を説明する。VBB電圧下降用非反転
増幅器454は、二つの入力端子と、一つの出力端子を持
つ。前述のように、比較電圧VCOMPは非反転入力端子
（＋）に入力され、参照電圧VREF（本従来例では接地電
圧VSS）は反転入力端子（−）に入力される。従って、V
COMP電圧が参照電圧VREFすなわち接地電圧VSSより高く
なれば、出力であるBBDOWNノードは論理‘HIGH’電圧
（以下単にHIGH電圧と呼ぶ）になり、VCOMP電圧が接地
電圧VSSより低くなればBBDOWNノードは論理‘LOW’電圧
（以下単にLOW電圧と呼ぶ）になる。
【００１１】このBBDOWN電圧がHIGH電圧である時にリン
グオシレータ430が自励発振し、その発振パルスを受け
るチャージポンプ回路420がポンピング動作することに
より、VBB電圧を降下させる仕組みになっている。一方B
BDOWN電圧がLOW電圧である時にはリングオシレータ430
は自励発振せず、チャージポンプ回路420は動作を停止
している。
【００１２】VCOMP電圧は、抵抗R21と抵抗R22の分圧比
で決定され、（１）式の様に表わされる。
【００１３】 VCOMP＝VBB+[R22(VREG−VBB)]/(R21+R22) …（１） 所望するVBB電圧の時、VCOMP電圧がVREF（VSS）電圧と
等しくなるように抵抗R21と抵抗R22により抵抗分圧比を
定めれば、VBB電圧を所望の電圧に保つことができる。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置によれば、チャージポンプ回路を動
作させることでVBB電圧を積極的に下げることはできる
が、VBB電圧を上昇させる機能を有していない。元来、V
BB電圧は放置していればリーク電流等により自然に上昇
する。またVBB電圧の電圧制御の要求はそれ程厳しくな
い（例えば変動幅±50mV程度）ため、VBB電圧を下げる
機能を備えれば十分であった。
【００１５】しかし前述の様に、負電圧であるVBB電圧
をメモリセルキャパシタのプレート電源に用いる場合、
VBB電圧の電圧制御はより厳しい（例えば変動幅±10m
V）ものが要求される。また通常、低電力化のため、VBB
電圧発生回路の負電流供給能力は小さく、すなわち出力
インピーダンスが高いため、メモリセルキャパシタへの
データの書き込み時に、メモリセルプレート電圧は容量
カップリングにより変動する。この容量カップリングに
よりVBB電圧が上昇した場合、チャージポンプ回路の動
作によってVBB電圧を設定電圧まで下げることができ
る。しかしながら、VBB電圧が設定電圧より下がった場
合、従来のVBB電圧発生回路では電圧を上げる機能がな
いため、VBB電圧が設定電圧まで戻るのに時間を要す
る。このVBB電圧が設定電圧より低い状態でデータを読
み出せば、カップリングにより読み出し電圧は低くなる
ので、誤ったデータが読み出される場合が生じるという
問題があった。
【００１６】本発明は、上記従来の問題に鑑み、VBB電
圧を上昇させる回路を搭載し、速やかにVBB電圧を上昇
させてVBB電圧をより高速に制御することで、電圧の安
定化を図り、誤動作を防止した半導体記憶装置を提供す
ることを目的とする。
【００１７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体記憶装置は、負電圧ノードに所定
の負電圧を出力するチャージポンプ回路と、前記負電圧
ノードの電圧に応じて第１の比較電圧と第２の比較電圧
を出力する第１の比較電圧発生回路と、参照電圧を出力
する参照電圧発生回路と、前記参照電圧と前記第１の比
較電圧とを比較し、その電圧差を増幅する第１の増幅器
と、前記第１の増幅器の出力信号に応じて駆動され、前
記チャージポンプ回路を駆動する信号を発生するリング
オシレータと、前記参照電圧と前記第２の比較電圧とを
比較し、その電圧差を増幅する第２の増幅器と、前記第
２の増幅器の出力信号に応じて駆動され、前記負電圧ノ
ードに接続された出力端子を有し、前記出力端子からの
出力により前記負電圧ノードの電圧を上昇させる負電圧
上昇回路とを備える。
【００１８】この構成によれば、負電圧が設定電圧より
低くなると、第２の比較電圧と参照電圧との関係に基づ
き、第２の増幅器が負電圧上昇回路を活性化する信号を
出力する。その出力信号に応じて、負電圧上昇回路が負
電圧ノードに電流を供給し電圧を上昇させる。従って、
負電圧が設定電圧より低くなると、負電圧を上昇させる
機能が働く。このように速やかに負電圧を上昇させる制
御を行うことで、より安定した負電圧を負荷に供給する
ことができ、半導体記憶装置におけるデータの読み出
し、書き込み動作時の誤動作を防ぐことができる。
【００１９】前記第１の比較電圧発生回路は、所定の定
電圧を出力する定電圧発生回路と、前記定電圧発生回路
の定電圧出力ノードに一端が接続された第１の可変抵抗
と、前記第１の可変抵抗の他方の端子に一端が接続され
た第２の可変抵抗と、前記第２の可変抵抗の他方の端子
に一端が接続された第３の可変抵抗とを備え、前記第３
の可変抵抗の他方の端子に前記負電圧ノードが接続され
た構成とすることができる。前記第２の比較電圧は前記
第１の可変抵抗と前記第２の可変抵抗が接続されたノー
ドの出力信号であり、前記第１の比較電圧は前記第２の
可変抵抗と前記第３の可変抵抗が接続されたノードの出
力信号である。
【００２０】前記参照電圧発生回路は、前記定電圧出力
ノードに一端が接続された第４の可変抵抗と、前記第４
の可変抵抗の他方の端子に一端が接続された第５の可変
抵抗とを備え、前記第５の可変抵抗の他方の端子に接地
電圧が接続された構成とすることができる。前記参照電
圧は前記第４の可変抵抗と前記第５の可変抵抗が接続さ
れたノードの出力信号である。
【００２１】前記第４の可変抵抗と前記第５の可変抵抗
の抵抗値を変化させることにより、前記参照電圧発生回
路より出力される参照電圧の電圧値を変化させる構成と
することができる。また、前記第１の可変抵抗、前記第
２の可変抵抗、および前記第３の可変抵抗の抵抗値を変
化させることにより、前記比較電圧発生回路より出力さ
れる前記第１の比較電圧と第２の比較電圧の電圧値を変
化させる構成とすることができる。
【００２２】また、前記可変抵抗は、直列に接続された
複数の抵抗を含み、前記複数の抵抗のうちの少なくとも
一部の抵抗にそれぞれ並列にヒューズが接続された構成
としてもよい。前記ヒューズのうちすくなくとも一つの
ヒューズを切断することにより、前記可変抵抗の全体と
しての抵抗値を変化させることが可能である。前記可変
抵抗に含まれる前記ヒューズをトリミングすることによ
り、前記負電圧が直線的に変化するように前記可変抵抗
を構成する抵抗の抵抗値を設定することもできる。
【００２３】前記負電圧上昇回路は、前記第２の増幅器
の出力信号を受ける制御端子と、正電圧電源に接続され
た端子と、前記負電圧ノードに接続された端子とを有す
る第１導電型のトランジスタで構成することができる。
また、前記負電圧上昇回路は、前記第２の増幅器の出力
信号を受ける制御端子と、接地電圧以上の電圧を供給す
る電源に接続された端子と、前記負電圧ノードに接続さ
れた端子とを有する第２導電型のトランジスタで構成す
ることができる。
【００２４】前記第１の増幅器と前記第２の増幅器は、
カレントミラー型作動増幅器を有し、前記カレントミラ
ー型作動増幅器の定電流源を構成するトランジスタの定
電流値が、前記第１の増幅器よりも前記第２の増幅器の
方が大きい構成とすることができる。また、前記第１の
増幅器と前記第２の増幅器は、三段構成のカレントミラ
ー型作動増幅器を有する構成としてもよい。
【００２５】上記の構成において好ましくは、前記第１
の比較電圧と前記第２の比較電圧は互いに異なる電圧と
する。また好ましくは、前記参照電圧発生回路より出力
され、前記第１の増幅器と前記第２の増幅器に入力され
る前記参照電圧が、接地電圧以上である。また好ましく
は、前記負電圧上昇回路を構成するトランジスタの寸法
を、前記負電圧ノードに接続される負荷の大きさに応じ
て変化させる。
【００２６】また好ましくは、前記負電圧ノードに一端
が接続された抵抗を更に備え、前記抵抗の他方の端子に
負荷が接続される。この構成において、前記負荷はメモ
リセルプレートとすることができる。前記負荷の大きさ
が搭載メモリビット数によって変化する構成としてもよ
い。また、前記負荷の大きさが活性化ブロック数によっ
て変化する構成としてもよい。好ましくは、前記抵抗と
前記負荷を接続するノードに一端が接続された保護素子
を更に備え、前記保護素子の他方の端子は接地電圧に接
続されている構成とする。また好ましくは、前記保護素
子を介して前記抵抗と前記負荷を接続するノードに電流
を供給することを可能とする。
【００２７】また好ましくは、前記抵抗と前記負荷を接
続するノードに接続されたパッドを更に備え、前記パッ
ドを介して、外部から電圧を印加することが可能であ
り、且つ前記ノードの電圧を検知することが可能である
構成とする。また、前記負電圧上昇回路の出力ノード
を、前記負電圧ノードに代えて前記抵抗と前記負荷を接
続するノードに接続してもよい。
【００２８】また、上記の構成において好ましくは、前
記第１の比較電圧発生回路は、所定の定電圧を出力する
定電圧発生回路と、第２の比較電圧発生回路と、第３の
比較電圧発生回路により構成する。前記第２の比較電圧
発生回路は、前記定電圧発生回路の定電圧出力ノードに
一端が接続された第６の可変抵抗と、前記第６の可変抵
抗の他方の端子に一端が接続された第７の可変抵抗とを
有し、前記第７の可変抵抗の他方の端子に前記負電圧ノ
ードが接続される。前記第３の比較電圧発生回路は、前
記定電圧出力ノードに一端が接続された第８の可変抵抗
と、前記第８の可変抵抗の他方の端子に一端が接続され
た第９の可変抵抗とを有し、前記第９の可変抵抗の他方
の端子に、前記抵抗と前記負荷をつなぐノードが接続さ
れる。前記第１の比較電圧は前記第６の可変抵抗と前記
第７の可変抵抗が接続されたノードの電圧であり、前記
第２の比較電圧は前記第８の可変抵抗と前記第９の可変
抵抗が接続されたノードの電圧である。
【００２９】この構成において、前記第８の可変抵抗と
前記第９の可変抵抗の抵抗値を変化させることにより、
前記比較電圧発生回路より出力される前記第２の比較電
圧の電圧値を変化させる構成としてもよい。また、前記
第６の可変抵抗と前記第７の可変抵抗の抵抗値を変化さ
せることにより、前記比較電圧発生回路より出力される
前記第１の比較電圧の電圧値を変化させる構成としても
よい。
【００３０】好ましくは、前記第１の増幅器および前記
第２の増幅器における各検知電圧の電圧差が、前記第１
の増幅器のオフセット電圧と前記第２の増幅器のオフセ
ット電圧の和の最大値よりも大きい構成とする。また好
ましくは、前記参照電圧発生回路の出力が供給される参
照電圧ノードと接地電圧との間に、コンデンサを挿入す
る。
【００３１】本発明の半導体記憶装置の製造方法は、上
記構成の半導体記憶装置のうち、前記負電圧ノードに一
端が接続され他方の端子に負荷が接続される抵抗と、前
記抵抗と前記負荷を接続するノードに接続されたパッド
とを備え、前記パッドを介して外部から電圧を印加する
ことが可能であり、且つ前記ノードの電圧を検知するこ
とが可能である半導体記憶装置を製造する方法である。
この方法においては、ウエハ検査時に、前記パッドに現
れる電圧を検知し、前記可変抵抗に含まれる前記ヒュー
ズをトリミングすることにより前記可変抵抗の抵抗値を
調整する。
【００３２】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態に係る半導体記憶装置を示すブロッ
ク図である。図１において、10はVBB電圧発生回路であ
り、VBB電圧発生回路10の出力ノードには、負荷である
メモリセルプレートを有するメモリセルアレイ80と、VB
B電圧をDRAM外部から供給し、あるいはVBB電圧発生回路
10で生成されるVBB電圧をモニターするためのパッド90
と、保護ダイオード95が接続されている。
【００３３】VBB電圧発生回路10は、VBB電圧を発生する
チャージポンプ回路20と、チャージポンプ回路20をチャ
ージポンピング動作させるパルス信号を発生するリング
オシレータ30と、出力がVBBノードに接続されVBB電圧を
上昇させるVBB電圧上昇回路40と、VBBノードが接続さ
れ、リングオシレータ30とVBB電圧上昇回路40を活性化
する信号を発生するVBB電圧検知回路50と、VBB電圧検知
回路50の基準となる電圧を発生する定電圧発生回路60
と、チャージポンプ回路20の出力ノードに接続される抵
抗70とから構成される。
【００３４】VBB電圧検知回路50は、比較電圧発生回路5
1と、参照電圧発生回路52と、VBB電圧上昇用非反転増幅
器53と、VBB電圧下降用非反転増幅器54と、コンデンサC
1とから構成される。
【００３５】比較電圧発生回路51は、抵抗R1、抵抗R2、
および抵抗R3の直列回路からなる。抵抗R1の一端は定電
圧発生回路60より出力される定電圧VREGノードに接続さ
れ、他端は抵抗R2の一端と接続されるとともに、VBB電
圧上昇用非反転増幅器53の非反転入力端子（＋）に入力
される比較電圧VCOMPHノードに接続されている。抵抗R2
の他端には抵抗R3の一端が接続されるとともに、VBB電
圧下降用非反転増幅器54の非反転入力端子（＋）に入力
される比較電圧VCOMPLノードに接続されている。抵抗R3
の他端にはVBBノードが接続されている。
【００３６】参照電圧発生回路52は、抵抗R4、および抵
抗R5の直列回路からなる。抵抗R4の一端は定電圧発生回
路60より出力される定電圧VREGノードに接続され、他端
は抵抗R5の一端に接続されるとともに、VBB電圧上昇用
非反転増幅器53の反転入力端子（―）およびVBB電圧下
降用非反転増幅器54の反転入力端子（―）に入力される
参照電圧VREFノードに接続されている。抵抗R5の他端は
接地電圧VSSノードに接続されている。また参照電圧VRE
Fノードと接地電圧VSSとの間にコンデンサC1が接続され
ている。
【００３７】以上の様に構成された第１の実施形態にお
ける半導体記憶装置について、以下その動作を説明す
る。
【００３８】VBB電圧下降用非反転増幅器54は、二つの
入力端子と、一つの出力端子を持つ。前述の比較電圧VC
OMPLは非反転入力端子（＋）に入力され、参照電圧VREF
は反転入力端子（−）に入力される。VCOMPL電圧が参照
電圧VREFより高くなれば、出力であるBBDOWNノードはHI
GH電圧になり、VCOMPL電圧がVREFより低くなればBBDOWN
ノードはLOW電圧になる。
【００３９】このBBDOWN電圧がHIGH電圧である時にリン
グオシレータ30が自励発振し、その発振パルスを受ける
チャージポンプ回路20がポンピング動作することによ
り、VBB電圧を引き下げる仕組みになっている。一方、B
BDOWN電圧がLOW電圧である時にはリングオシレータ30は
自励発振せず、チャージポンプ回路20は動作を停止して
いる。
【００４０】VBB電圧上昇用非反転増幅器53は、二つの
入力端子と、一つの出力端子を持つ。前述の比較電圧VC
OMPHは非反転入力端子（＋）に入力され、参照電圧VREF
は反転入力端子（−）に入力される。VCOMPH電圧が参照
電圧VREFより高くなれば、出力であるNBBUPノードはHIG
H電圧になり、VCOMPH電圧がVREFより低くなればNBBUPノ
ードはLOW電圧になる。
【００４１】このNBBUPノードがLOW電圧である時に、VB
B電圧上昇回路40を構成するPMOSトランジスタがターン
オンし、VBBノードにVDD電源より電流が流れ込み、VBB
電圧が上昇する仕組みとなっている。一方、NBBUPノー
ドがHIGH電圧である時にはVBB電圧上昇回路40を構成す
るPMOSトランジスタはターンオフされており、VBB電圧
の上昇はなされない。
【００４２】VCOMPH電圧は、抵抗R1と抵抗R2と抵抗R3の
分圧比で決定され、（２）式の様に表わされる。
【００４３】 VCOMPH＝VBB+[(R2＋R3)×(VREG‐VBB)]/(R1+R2+R3) …（２） VCOMPL電圧は、抵抗R1と抵抗R2と抵抗R3の分圧比で決定
され、（３）式の様に表わされる。
【００４４】 VCOMPL＝VBB+[R3(VREG‐VBB)]/(R1+R2+R3) …（３） VREF電圧は、抵抗R4と抵抗R5の分圧比で決定され、
（４）式の様に表わされる。
【００４５】 VREF＝(R5×VREG)/(R4+R5) …（４） ここでVCOMPHとVREFがつりあう時のVBB電圧、すなわちV
BB電圧を上昇させるための検知電圧をVBBUPとすると、
（５）式の様に表わされる。
【００４６】 VBBUP＝[R5×R1‐R4(R2+R3)]VREG/[R1(R4+R5)] …（５） またVCOMPLとVREFがつりあう時のVBB電圧、すなわちVBB
電圧をチャージポンピング動作によって引き下げるため
の検知電圧をVBBDNとすると、（６）式の様に表わされ
る。
【００４７】 VBBDN＝[R5(R1+R2)‐R3×R4]VREG/[(R1+R2)(R4+R5)] …（６） 以上の関係をまとめると、VBB電圧が、検知電圧VBBDNよ
り大きい時には、VBB電圧を下げるべく、チャージポン
プ回路20が動作してVBB電圧を下げ、またVBB電圧が検知
電圧VBBUPより小さい時には、VBB電圧を上げるべく、VB
B電圧上昇回路40が動作してVBB電圧を上昇させる仕組み
になっている。この様子について図２を参照して説明す
る。
【００４８】図２の上段はNBBUP波形、中段はBBDOWN波
形、下段はVBB電圧波形である。横軸は時間で、縦軸は
電圧を表わす。
【００４９】前述の通り、VBB電圧が検知電圧VBBDNより
大きい時は、BBDOWNがHIGH電圧となり、リングオシレー
タが自励発振し、チャージポンプ回路20が動作すること
により、VBB電圧は下がる。次にVBB電圧が検知電圧VBBD
Nを下回るとBBDOWNはLOW電圧となり、チャージポンプ回
路20が停止し、VBB電圧はリーク電流により緩やかに上
昇する。再び、VBB電圧が検知電圧VBBDNを上回れば、BB
DOWNがHIGH電圧となり、チャージポンプ回路20が動作
し、VBB電圧は下がる。この一連の動きでVBB電圧を所定
の電圧に制御している。
【００５０】ここでVBB電圧が検知電圧VBBDN（VBBUPも
同様）を横切ってから実際にBBDOWN（NBBUPも同様）がH
IGH電圧あるいはLOW電圧になるまでに若干の遅延時間が
あるのは、VBB電圧検知回路で遅延が生じるためであ
る。
【００５１】図２中のは、データ書き込み時の容量カ
ップリングにより、VBB電圧が大きく下降し始めるタイ
ミングを示す。この際に、従来のVBB電圧発生回路で
は、VBB電圧が大きく下降したときにVBB電圧を上昇させ
る機構がないため、一点鎖線で示すように、VBB電圧
が変動許容範囲を外れる場合が生じる。VBB電圧が変動
許容範囲内に戻るためには、リーク電流による自然なVB
B電圧の上昇を待たなければならないため、ｔで示され
るような長期間、VBB電圧が変動許容範囲を下回ってし
まう恐れがある。従って読み出し時のデータの電圧が容
量カップリングにより低くなっているため、期待するデ
ータが読み出せなくなるという誤動作が生じてしまう。
【００５２】ここで本発明では図２に示す様に、VBB電
圧が検知電圧VBBUP電圧を下回ると前述の様に、NBBUPが
LOW電圧となり、PMOSトランジスタで構成されるVBB電圧
上昇回路が活性化し、VDD電源からVBBノードに電流がな
がれ、VBB電圧は実線で示す様に急速に上昇する。従っ
て、VBB電圧は変動許容範囲を越えることなく、速やか
に設定電圧付近に戻るため、VBB電圧は安定し、誤動作
無くデータの書き込み読み出しを行うことができる。
【００５３】以上の様に、互いに異なる二つの比較電
圧、VCOMPLとVCOMPHを基に、二つの検知電圧VBBDNとVBB
UPを設定し、VBB電圧を一定に保つように制御してい
る。
【００５４】ここで、二つの比較電圧VCOMPLとVCOMPHを
同じ電圧にした場合、すなわちVBB電圧を上げる方と下
げる方の検知電圧を同じにした場合、検知電圧より高い
電圧からVBB電圧を下げて行き検知電圧に達すればチャ
ージポンプ回路は若干の遅延時間を経過した後停止し、
VBB電圧は下げ止まると同時にVBB電圧上昇回路が動作し
てVBB電圧は上昇する。再びVBB電圧が検知電圧を超え、
若干の遅延時間を経過した後VBB上昇回路は停止し、チ
ャージポンプ回路が動作し始め、VBB電圧を引き下げ
る。この様に一つの検知電圧で制御しても理論的にはVB
B電圧を制御できる。
【００５５】しかし製造時のプロセス的な問題により、
トランジスタの寸法やしきい値電圧がばらつくため、VB
B電圧発生用とVBB電圧上昇用の非反転増幅器の特性にバ
ラツキが生じる。従って実効的な検知電圧がずれてしま
い、VBB電圧の振幅の振れが大きくなってしまう。すな
わちVBB電圧の安定性が期待したよりも悪くなる恐れが
ある。また前述の様にVBB電圧検知回路でVBB電圧の変化
を検知し、実際にVBB電圧を上昇させたり、下降させた
りするまでに若干の遅延時間があるため、VBB電圧上昇
回路とチャージポンプ回路が同時に動作する場合が生
じ、消費電力が増加してしまうデメリットが生じる。
【００５６】したがって、プロセス的なバラツキやVBB
電圧検知回路等で生じる遅延時間に鑑み、互いに異なる
二つの比較電圧を用い、最適な二つの検知電圧を設定す
ることが望ましい。それにより、安定したVBB電圧を供
給でき、かつ消費電力も抑えることができる。この最適
な二つの検知電圧を設定するためには、VBB電圧上昇
用、下降用の２増幅器のプロセス的なバラツキによる実
際の検知電圧のずれ（オフセット電圧）の最大値より
も、検知電圧VBBDNとVBBUPの設定電圧の電位差が大きく
なるように、前述の式（５）、式（６）に基づいて可変
抵抗R1〜R5の抵抗値を定めて置けばよい。
【００５７】次に図３に、VBB電圧上昇回路40の別の構
成例を示す。図３に示すVBB電圧上昇回路41は、入力信
号であるNBBUPが入力されるインバータINV1と、インバ
ータINV1の出力がゲート端子に入力されるNMOSトランジ
スタ41aとからなる。ドレイン端子には接地電圧VSSが接
続され、ソース端子にはVBBノードが接続されている。
従って、VBB電圧がVBBUP電圧を下回った時、NBBUP信号
はLOW電圧化し、インバータINV1でHIGH電圧に変換さ
れ、NMOSトランジスタ41aのゲート端子にHIGH電圧が印
加される。それによりNMOSトランジスタ41aはターンオ
ンし、接地電圧VSSからVBBノードに電流が流れ込み、VB
B電圧を上昇させることができる。このようにVBB電圧上
昇回路４１を接地電圧VSSを電源とするNMOSトランジス
タ41aで構成することにより、VDDを電源とするPMOSトラ
ンジスタで構成されるVBB電圧上昇回路40に比較して VB
Bノードへの電流供給能力は減少し、VBB電圧を上昇させ
る速度は緩やかになるが、電源を接地電圧にすることか
ら消費電力を抑えることができる。なおVBB電圧上昇回
路41のNMOSトランジスタ41aの電源として、VDD電源等の
接地電圧VSSより高い電圧の電源を用いても構わない。
【００５８】次にVBB電圧上昇用非反転増幅器53とVBB電
圧下降用非反転増幅器54を構成する増幅器について、図
４を参照して説明する。55はカレントミラー型差動増幅
器であり、INV2はインバータである。Q1、Q2、Q3はPMOS
トランジスタであり、負荷素子Q4、Q5はNMOSカレントミ
ラーである。Q1からQ5の全てのトランジスタは飽和動作
するようにバイアス点が定められている。またQ2とQ3は
同じ寸法であり、Q4とQ5も同じ寸法である。
【００５９】PMOSトランジスタQ1は、ソース端子にVDD
電源が接続され、ゲート端子に接地電圧VSSが接続さ
れ、ドレイン端子にQ2及びQ3のソース端子が接続され、
定電流源となる。
【００６０】PMOSトランジスタQ2のゲート端子には参照
電圧VREFが接続され、PMOSトランジスタQ3のゲート端子
には比較電圧VCOMPH（またはVCOML）が接続されてい
る。このPMOSトランジスタQ2とQ3のゲート端子に入力さ
れる二つの信号の電圧差が増幅され、差動増幅器出力ノ
ードAMPOUTに増幅結果が出力される。さらにAMPOUTの出
力電圧の振幅範囲によりスイッチング電圧を調整したイ
ンバータINV2が接続され、INV2の出力端子OUTが、VBB電
圧上昇用非反転増幅器53あるいはVBB電圧下降用非反転
増幅器54を構成する増幅器の出力となる。
【００６１】次に動作を説明する。例えば参照電圧VREF
に対し、比較電圧VCOMPH（またはVCOML）が低い場合
は、定電流源Q1から流れる電流の殆どがQ3、Q5の系に流
れることで、AMPOUTの電位は上昇し、HIGH電圧となり、
インバータINV2の出力端子OUTはLOW電圧となる。また例
えば参照電圧VREFに対し、比較電圧VCOMPH（またはVCOM
L）が高い場合は、定電流源Q1から流れる電流の殆どがQ
2、Q4の系に流れることで、AMPOUTの電位は下降し、LOW
電圧となり、インバータINV2の出力端子OUTはHIGH電圧
となる。以上のような仕組みにより、参照電圧VREFと比
較電圧VCOMPH（またはVCOML）の電圧差を増幅し、出力
端子OUTにその結果を出力する。また、前述の通り、参
照電圧VREFと比較電圧VCOMPH（またはVCOML）との間に
電圧差が生じた場合、その結果を出力端子OUTに出力す
るまでには若干の遅延時間を伴う。このいわゆる増幅器
の応答時間は、定電流源を成すQ1トランジスタの寸法に
よって調整することができる。すなわちQ1トランジスタ
の寸法を大きくすれば、定電流量が大きくなるため、応
答時間は速くなる。また逆にQ1トランジスタを小さくす
れば、定電流量が小さくなるため応答時間は遅くなる。
【００６２】この原理を用いて、VBB電圧上昇用非反転
増幅器53およびVBB電圧下降用非反転増幅器54を構成す
る増幅器のQ1トランジスタの寸法を互いに相違させれ
ば、定電流量も互いに異なってくるので、VBB電圧上昇
用非反転増幅器53とVBB電圧下降用非反転増幅器54の応
答時間を互いに異なった値に設定することができる。こ
こで、VBB電圧上昇用非反転増幅器53のQ1トランジスタ
の寸法を、VBB電圧下降用非反転増幅器54のQ1トランジ
スタの寸法より大きくし、定電流量を大きくすること
で、応答時間をより速くすることができる。それによ
り、VBB電圧上昇用非反転増幅器53の出力信号NBBUPの応
答時間は速くなるため、VBB電圧がデータ書き込み時の
容量カップリングにより設定電圧より大きく負側に落ち
込もうとする時、速やかにVBB電圧を上昇させることが
できる。従って、VBB電圧の負側への落ち込みを小さく
することができ、且つVBB電圧をより安定化することが
できるため、誤動作を防止することができる。
【００６３】図５は、VBB電圧上昇用非反転増幅器53とV
BB電圧下降用非反転増幅器54を構成する増幅器の別の構
成例を示す。この構成例は、同じカレントミラー型差動
増幅器を３段設けた回路である。
【００６４】55a、55b、55cは、それぞれカレントミラ
ー型差動増幅器である。Q1a、Q1b、Q1c、Q2a、Q2b、Q2
c、Q3a、Q3b、Q3cはPMOSトランジスタ、負荷素子Q4a、Q
5a、Q4b、Q5b、Q4c、Q5cはNMOSカレントミラーであり、
INV3はインバータである。全てのトランジスタは飽和動
作するようにバイアス点が定められている。またQ2aとQ
3a、Q2bとQ3b、Q2cとQ3c、は同じ寸法であり、Q4aとQ5
a、Q4bとQ5b、Q4cとQ5cも同じ寸法であり、Q1a、Q1b、Q
1cも同じ寸法である。
【００６５】参照電圧VREFはQ2aとQ3bのゲートに入力さ
れ、比較電圧VCOMPH（またはVCOMPL）はQ3aとQ2bのゲー
トに入力される。カレントミラー型差動増幅器55aの出
力AMPOUTaはQ2cのゲートに入力され、カレントミラー型
差動増幅器55bの出力AMPOUTbはQ3cのゲートに入力さ
れ、増幅器55cの出力AMPOUTcはインバータINV3に入力さ
れ、インバータINV3の出力がOUTである。
【００６６】各カレントミラー型差動増幅器55a、55b、
55cの動作は、図４のカレントミラー型差動増幅器５５
について説明したとおりであるので、詳細は省略する。
【００６７】通常、１段のカレントミラー型差動増幅器
だけでは、十分な出力信号の振幅が得られない。すなわ
ちゲインが小さい。従ってAMPOUTaノード及びAMPOUTbノ
ードの振幅は十分な振幅が得られていない。そこでこの
２出力を、さらにカレントミラー型差動増幅器55cの二
つの入力ゲートに入力することで、さらに振幅を増幅さ
せることができる。このように一段のみでは十分な振幅
でなかったカレントミラー型差動増幅器の出力振幅をさ
らに増幅することで、インバータINV3にて確実に論理的
なHIGH電圧あるいはLOW電圧に変換することができる。
すなわち３段構成のカレントミラー型差動増幅器にする
ことで、微小な信号でも確実に増幅し、論理的なHIGH電
圧あるいはLOW電圧を得ることができる。
【００６８】次に参照電圧VREFについて説明する。従
来、図１３に示す様に、参照電圧VREFは接地電圧VSSに
していた。従って、VBB電圧が上昇し、比較電圧VCOMPが
接地電圧VSSを上回れば、前述の様に、チャージポンプ
回路４２０が動作しVBB電圧を負側に引き下げようとす
る。逆にVBB電圧が下降し、比較電圧VCOMPが接地電圧VS
Sを下回れば、チャージポンプ回路４２０は停止する。
この場合、比較電圧VCOMPと参照電圧VREFが釣り合うと
きのVBB電圧すなわちVBBの設定電圧は、抵抗R22による
電圧降下で当然ながら負電圧となる。このように参照電
圧VREFが接地電圧VSSである以上、VBB電圧の設定電圧は
接地電圧VSS以下となる。
【００６９】従って、VBB設定電圧を接地電圧VSSないし
それ以上の電圧にしたい場合は、参照電圧も接地電圧VS
S以上にしなければならない。そこで例えば図１に示す
様に、参照電圧VREFノードと接地電圧VSSとの間に抵抗R
5を挿入し、且つ定電圧VREGノードと参照電圧VREFノー
ドとの間に抵抗R4を挿入する。それにより、式（４）に
示す様に、参照電圧VREFを接地電圧VSS以上の電圧に設
定することができる。比較電圧VCOMPLも参照電圧VREFと
同じく接地電圧VSS以上の電圧に設定することができる
ので、抵抗R1、抵抗R2、抵抗R3の比を適宜設定すること
により、VBB電圧の設定値を接地電圧VSS以上にすること
ができる。
【００７０】次に図６に、VBB電圧上昇回路40の更に他
の構成例を示す。図６に示すVBB電圧上昇回路42は、イ
ンバータ回路INV6、INV7、INV8、INV9と、NAND回路NAND
6、NAND7、NAND8、NAND9と、PMOSトランジスタQ6、Q7、
Q8、Q9とで構成されている。PMOSトランジスタQ6、Q7、
Q8、Q9のソース端子にはVDD電源が接続され、ドレイン
端子にはVBBノードが接続されている。PMOSトランジス
タQ6のゲート端子にはNAND6の出力が入力される。NAND6
の入力の一方にはブロック４活性化信号が入力され、他
方の端子には、NBBUP信号をINV6にて反転させた信号が
入力される。同様にPMOSトランジスタQ7のゲート端子に
はNAND7の出力が入力され、NAND7の入力の一方にはブロ
ック３活性化信号が入力され、他方の端子には、NBBUP
信号をINV7にて反転させた信号が入力される。同様にPM
OSトランジスタQ8のゲート端子にはNAND8の出力が入力
され、NAND8の入力の一方にはブロック２活性化信号が
入力され、他方の端子には、NBBUP信号をINV8にて反転
させた信号が入力される。同様にPMOSトランジスタQ9の
ゲート端子にはNAND9の出力が入力され、NAND9の入力の
一方にはブロック１活性化信号が入力され、他方の端子
には、NBBUP信号をINV9にて反転させた信号が入力され
る。
【００７１】次に動作を説明する。VBB電圧が検知電圧V
BBUPより下がった時、VBB電圧を上げるべくNBBUP電圧が
LOW電圧となる。するとINV6、INV7、INV8、INV9の出力
は全てHIGHとなり、NAND6、NAND7、NAND8、NAND9の入力
の片方には全てHIGHが入力される。また４つのブロック
活性化信号のうち、例えばブロック４活性化信号のみが
HIGH電圧となっているとき、すなわちブロック４だけが
アクセスされている時、NAND6の二つの入力は共にHIGH
となる。そのため、NAND6の出力はLOWとなる。従ってPM
OSトランジスタQ6はターンオンし、VDD電源からVBBノー
ドに電流が流れ、VBB電圧を上昇させることができる。
このときPMOSトランジスタQ7、Q8、Q9はオフしている。
同様にブロック３活性化信号のみがHIGHとなっていると
きはPMOSトランジスタQ7だけがターンオンする。
【００７２】また４つのブロック活性化信号が全てHIGH
電圧であれば、PMOSトランジスタQ6、Q7、Q8、Q9は全て
ターンオンする。従って、PMOSトランジスタQ6、Q7、Q
8、Q9の寸法が同一である場合、一つのPMOSトランジス
タだけターンオンしていたときと比べ４倍の電流を流す
ことができる。従ってオートリフレッシュ時の様に通常
動作時よりも活性化ブロック数が増え、VBBの負荷が大
きくなるような場合に、それに見合った電流能力を持た
せることで、VBB電圧を速やかに上昇させ、安定したVBB
電圧を供給することが可能となる。また選択された活性
化ブロック数によって、必要なだけの電流能力を持たせ
るので、過不足なく電流を供給することができる。従っ
て消費電流を低減させた半導体記憶装置を提供すること
ができる。なお活性化ブロック数は限定されたものでは
なく、且つ活性化ブロック信号を搭載メモリビット数
（例えば2Mbit、4Mbit等）を判別する信号とし、メモリ
ビット数によって電流能力を切り替えるようにしても構
わない。
【００７３】次に図１において、チャージポンプ回路20
の出力ノードVBBと、メモリセルアレイ80、保護ダイオ
ード95、およびパッド90が接続されるノードVBBOUTとの
間に抵抗70が挿入されているが、この抵抗の効果につい
て説明する。前述の通り、VBBノードは、図２の下段に
示す様にのこぎり波状に変動している。このようにVBB
電圧は変動しているが、抵抗70を挿入すると、そのフィ
ルタ効果により、振幅変動が小さく（後述する図９の下
段に示すVBBOUT波形を参照）なる。従って、負荷である
メモリセルアレイへ供給するVBB電圧の振幅変動幅は小
さくさらに安定したものとなる。このようにより高い安
定度が要求されるメモリセルプレートの電源電圧を供給
するために、抵抗70は必須である。
【００７４】次に図１において、VBBOUTノードと接地電
圧VSS間に接続される保護ダイオード95についてその効
果を説明する。図１１に示す様に、VBB電圧の供給先は
メモリセルキャパシタ370のメモリセルプレート350であ
る。電源投入前、VBB電圧は接地電圧VSS電圧にあるが、
電源投入によってNウェル310の電位はVDD電源の電圧ま
で上昇する。その時に保護ダイオード95がない場合だ
と,Nウェル310との容量カップリングによりVBB電圧はVD
D電源電圧まで上昇してしまうため、電源投入時にラッ
チアップを起こす恐れがある。またVBB電圧を所定の負
電圧まで引き下げるのに時間がかかってしまう。すなわ
ち電源が安定するまでに、より時間が必要となる。
【００７５】そこで図１の様にVBBOUTノードと接地電圧
VSS間に保護ダイオード95を接続すると、VBBOUTのノー
ドが電源投入時の容量カップリングにより正電圧とな
り、保護ダイオード95のしきい電圧以上となると保護ダ
イオード95はターンオンし、VBBOUTから接地電圧VSSノ
ードへ電流を逃がす。従ってVBBOUTノードは保護ダイオ
ード95のしきい電圧でクランプされることになる。言い
換えれば、電源投入時にVBBOUTノードに負電流を供給す
ることによって、高い正電圧からダイオードのしきい電
圧まで電圧を下げることができる。このように保護ダイ
オードをVBBOUTノードと接地電圧VSS間に設けることに
よって、VBBOUTノードの電圧はVDD電圧まで上昇せず、
保護ダイオード95の低いしきい電圧でクランプされるた
め、電源投入時のラッチアップを防止し、且つ電源をよ
り短い時間で安定化させることができる。
【００７６】次に図１に示すVBB電圧検知回路50の比較
電圧発生回路51を構成する抵抗R1、R2、R3と、参照電圧
発生回路52を構成する抵抗R4、R5の抵抗値を可変とする
理由に関して説明する。
【００７７】製造時のプロセス的なばらつき等により、
トランジスタのしきい電圧がばらついたり、抵抗の抵抗
値がばらついたりする。従って、VBBの検知電圧は実際
には期待値とずれてしまう。そこでVBB電圧を設定値通
りにするためにウエハ検査時にパッド90に現れる電圧を
モニターし、VBB電圧検知回路50の比較電圧発生回路51
を構成する抵抗R1、R2、R3と、参照電圧発生回路52を構
成する抵抗R4、R5の抵抗値を変化させ、比較電圧値や参
照電圧を微調整することにより、期待値通りのVBB電圧
を得ることができる。抵抗R1、R2、R3、R4、R5は可変抵
抗であり、抵抗値は可変である。そこでこの抵抗値の変
え方を、図７を参照して説明する。
【００７８】図７においてR6、R7、R8、R9は抵抗であ
り、FUSE1、FUSE2、FUSE3はヒューズである。抵抗R7の
両端にFUSE1が接続され、抵抗R8の両端にFUSE2が接続さ
れ、抵抗R9の両端にFUSE3が接続されている。ここで簡
単のため、ヒューズは切断していない状態ではヒューズ
自身の抵抗はゼロで、また切断すれば無限大であるとす
る。図７に示す状態ではヒューズは一つも切断しておら
ず、ヒューズ自身の抵抗はゼロなので、抵抗R6のFUSE1
に接続される方の端部はノードBに短絡されることにな
る。従ってノードAB間の抵抗値はR6の抵抗値となる。仮
にFUSE1を切断したとすると、FUSE1自身の抵抗は無限大
となるため抵抗R7と抵抗8が接続されるノードからノー
ドBへ短絡されることになるので、ノードAB間の抵抗値
はR6+R7となる。同様にFUSE2のみを切断した場合はノー
ドAB間の抵抗値はR6+R8となる。また3つのヒューズを全
て切断した場合はノードAB間の抵抗値はR6+R7+R8+R9と
なる。図７においてヒューズは全部で３つ有るので、各
々のヒューズを切断する、しないの組み合わせは８通り
となる。したがってノードAB間の抵抗値は８通りの値を
持つことができる。このようにヒューズを設けることに
よって、抵抗値を所望の値に設定することができる。こ
のヒューズを有する可変抵抗により抵抗値を変化させる
ことにより、比較電圧発生回路51から出力される比較電
圧VCOMPHとVCOMPL、参照電圧発生回路52から出力される
参照電圧VREFを微調整し、所定のVBB電圧を得ることが
できる。
【００７９】例えば、図７において、ノードAを1V、ノ
ードBを0VとしてAB間の電位差を1Vとし、４つの抵抗R6
〜R9の抵抗値を全て同じにした場合、ヒューズを一つも
切断しない時のR6、R7間のノードの電位は0V、ヒューズ
を一つ切断するとR6、R7間のノードの電位は0.5V、ヒュ
ーズを二つ切断するとR6、R7間のノードの電位は0.67
V、ヒューズを三つとも全て切断するとR6、R7間のノー
ドの電位は0.75V、という具合に変化する。このヒュー
ズの切断による電圧の変化をVBB電圧の微調整に利用す
る訳であるが、前述の様に全ての抵抗に同一の抵抗値を
持たせた場合、電圧値は直線的には変化しない。従っ
て、ヒューズ切断時の電圧値の変化を直線的にするため
には、ヒューズの切断時にAB間の抵抗に対する、抵抗R
6、R7間のノードとノードB間の抵抗が等間隔に変化する
ように抵抗値を定めておけば良いことになる。
【００８０】尚、上記の可変抵抗を構成する抵抗の数と
抵抗値、ヒューズの数は限定されたものではない。また
前述の様に高精度にVBB電圧を制御するためには、ヒュ
ーズの切断による抵抗の微調整が必要であり、そのため
にパッド90を付加する事によりVBB電圧をモニターする
ことが不可欠である。
【００８１】また参照電圧VREFノードと接地電圧VSSと
の間にコンデンサC1が接続されている。これは、参照電
圧VREFノードに発生するノイズを除去するためのもの
で、本発明の半導体記憶装置のように、参照電圧VREFノ
ードがVBB電圧上昇用非反転増幅器53とVBB電圧下降用非
反転増幅器54の二つの増幅器に入力される場合に、重要
な役割をもっている。その理由は、片方の増幅器、例え
ばVBB電圧下降用非反転増幅器54が動作しているとする
と、その時の容量カップリングによるノイズが、レイア
ウト的な問題により、参照電圧VREFノードに乗ってしま
う恐れがある。するとこのノイズを動作していないVBB
電圧上昇用非反転増幅器53が拾ってしまい、VBB電圧上
昇用非反転増幅器53が誤動作してしまう恐れがある。こ
れを解消するため、参照電圧VREFノードと接地電圧VSS
との間にコンデンサC1を設け、互いの増幅器の干渉ノイ
ズを除去することで誤動作を防止する。
【００８２】（第２の実施形態）図８は、第２の実施形
態に係る半導体記憶装置を示すブロック図である。図８
において、110はVBB電圧発生回路であり、VBB電圧発生
回路110の出力ノードには、負荷であるメモリセルプレ
ートを有するメモリセルアレイ180と、VBB電圧をDRAM外
部から供給し、あるいはVBB電圧発生回路110で生成され
るVBB電圧をモニターするためのパッド190と、保護ダイ
オード195が接続されている。
【００８３】VBB電圧発生回路110は、VBB電圧を発生す
るチャージポンプ回路120と、チャージポンプ回路120を
チャージポンピング動作させるパルス信号を発生するリ
ングオシレータ130と、出力がVBBノードに供給されVBB
電圧を上昇させるVBB電圧上昇回路140と、VBBノードが
接続され、リングオシレータ130とVBB電圧上昇回路140
を活性化する信号を発生するVBB電圧検知回路150と、VB
B電圧検知回路150の基準となる電圧を発生する定電圧発
生回路160と、チャージポンプ回路120の出力ノードに接
続される抵抗170とから構成される。
【００８４】VBB電圧検知回路150は、第２比較電圧発生
回路151と、参照電圧発生回路152と、VBB電圧上昇用非
反転増幅器153と、VBB電圧下降用非反転増幅器154と、
第３比較電圧発生回路156と、コンデンサC2とから構成
される。
【００８５】第２の実施形態と第１の実施形態との違い
は、VBB電圧検知回路を構成する比較電圧発生回路であ
り、他の構成要件は同一である。第１の実施形態の場合
は、比較電圧VCOMPL、VCOMPHは共に比較電圧発生回路51
において生成されていたが、本実施形態では、比較電圧
VCOMPLは第２比較電圧発生回路151において生成され、
比較電圧VCOMPHは第３比較電圧発生回路156において生
成される。
【００８６】比較電圧発生回路151は、抵抗R11と抵抗R1
2の直列回路で構成される。抵抗R11の一端は定電圧発生
回路160より出力される定電圧VREGノードに接続され、
他端は抵抗R12の一端と接続されるとともに、VBB電圧下
降用非反転増幅器154の非反転入力端子（＋）に入力さ
れる比較電圧VCOMPLノードに接続されている。抵抗R12
の他端はVBBノードに接続されている。
【００８７】比較電圧発生回路156は、抵抗R15と抵抗R1
6の直列回路で構成される。抵抗R15の一端は、定電圧発
生回路160より出力される定電圧VREGノードに接続さ
れ、他端は抵抗R16の一端と接続されるとともに、VBB電
圧下降用非反転増幅器153の非反転入力端子（＋）に入
力される比較電圧VCOMPHノードに接続されている。抵抗
R16の他端は、VBBOUTノードに接続されている。
【００８８】参照電圧発生回路152は、抵抗R13と抵抗R1
4の直列回路で構成される。抵抗R13の一端は、定電圧発
生回路160より出力される定電圧VREGノードに接続さ
れ、他端は抵抗R14の一端と接続されるとともに、VBB電
圧上昇用非反転増幅器153の反転入力端子（―）とVBB電
圧下降用非反転増幅器154の反転入力端子（―）に入力
される参照電圧VREFノードに接続されている。抵抗R14
の他端は接地電圧VSSに接続されている。
【００８９】また参照電圧VREFノードと接地電圧VSSと
の間に、コンデンサC2が接続されている。
【００９０】以上の様に構成された本実施形態の半導体
記憶装置について、以下にその動作を説明する。
【００９１】比較電圧発生回路151で生成される比較電
圧VCOMPLと、参照電圧発生回路152で生成される参照電
圧VREFとを比較し、比較電圧VCOMPLが参照電圧VREFより
高い電圧になると、BBDOWNがHIGH電圧となりリングオシ
レータ130がパルス信号を発生し、チャージポンプ回路1
20がチャージポンピング動作をすることによってVBB電
圧を引き下げる動作をする。また、比較電圧発生回路15
6で生成される比較電圧VCOMPHと、参照電圧発生回路152
で生成される参照電圧VREFとを比較し、比較電圧VCOMPH
が参照電圧VREFより低い電圧になると、NBBUPがLOW電圧
となり、VBB電圧上昇回路140が活性化し、VDD電源からV
BBノードへ電流を流すことによってVBB電圧を上昇させ
る動作をする。この参照電圧VREFと二つの比較電圧VCOM
PL、VCOMPHの比較結果からVBB電圧を上下させる機構
は、第１の実施形態と同じである。
【００９２】VCOMPH電圧は、抵抗R15と抵抗R16の分圧比
で決定され、（７）式の様に表わされる。
【００９３】 VCOMPH＝VBBOUT+[(R16(VREG‐VBBOUT))/(R15+R16) …（７） VCOMPL電圧は、抵抗R11と抵抗R12の分圧比で決定され、
（８）式の様に表わされる。
【００９４】 VCOMPL＝VBB+[R12(VREG‐VBB)]/(R11+R12) …（８） VREF電圧は、抵抗R13と抵抗R14の分圧比で決定され、
（９）式の様に表わされる。
【００９５】 VREF＝(R14×VREG)/(R13+R14) …（９） ここでVCOMPHとVREFがつりあう時のVBBOUT電圧、すなわ
ちVBB電圧を上昇させるための検知電圧をVBBUPとする
と、（１０）式の様に表わされる。
【００９６】 VBBUP＝(R14×R15‐R13×R16)VREG/R15(R13+R14) …（１０） ここでVCOMPLとVREFがつりあう時のVBB電圧、すなわちV
BB電圧をチャージポンピング動作によって引き下げるた
めの検知電圧をVBBDNとすると、（１１）式の様に表わ
される。
【００９７】 VBBDN＝(R14×R11‐R13×R12)VREG/R11(R13+R14) …（１１） 以上の関係をまとめると、VBB電圧が、検知電圧VBBDNよ
り大きい時には、VBB電圧を下げるべく、チャージポン
プ回路120が動作してVBB電圧を下げ、またVBBOUT電圧が
検知電圧VBBUPより小さい時には、VBB電圧を上げるべ
く、VBB電圧上昇回路140が動作してVBB電圧を上昇させ
る仕組みになっている。
【００９８】ここで比較電圧VCOMPHが比較電圧VCOMPLよ
り電圧値が大きくなるように、前述の式（７）、式
（８）に基づいて抵抗R11、R12、R15、R16の抵抗値が設
定されている。
【００９９】前述の様にVBBノードとVBBOUTノードの間
には抵抗170が挿入されており、抵抗170のフィルタ効果
によりVBBOUTノードの振幅変動幅はVBBノードの振幅変
動幅より小さくなっている。従って比較電圧VCOMPHに応
じた振幅変動幅は、比較電圧VCOMPLに応じた振幅変動幅
よりも小さい値となっている。
【０１００】図９に、VBB波形とVBBOUT波形を示す。図
９の上段はNBBUP波形、中段はBBDOWN波形、下段はVBB波
形及びVBBOUT波形である。横軸は時間で、縦軸は電圧を
表わす。
【０１０１】図９下段に示す様に、検知電圧VBBDNとVBB
UPの差が小さい時、すなわち仕様としてVBB電圧の変動
許容範囲を小さく抑えたい時、あるいは製造時のプロセ
ス的なばらつきにより実際の検知電圧VBBDNとVBBUPが変
動し、その電圧差が小さくなった時、次のような状態が
発生し得る。すなわち、このような状況下で、VBB電圧
上昇用非反転増幅器153とVBB電圧下降用非反転増幅器15
4の比較電圧VCOMPH、VCOMPLを、ともに図９の下段に示
す様にのこぎり波状に大きく変動しているVBBノードの
電圧から生成した場合、各々の増幅器の応答時間の違い
から、NBBUP信号とBBDOWN信号が同時に活性化する期間
が生じる場合がある。具体的に説明すると、VBBノード
の電圧が検知電圧VBBUPを下回り若干の遅延後、図９上
段に示す様にの期間、NBBUP信号は破線で示すようにL
OW電圧状態となる。その時、VBB電圧下降用非反転増幅
器154の応答遅延時間が大きくBBDOWN信号がいまだHIGH
電圧状態であると、の期間において活性化した状態が
オーバーラップしてしまう。すなわちNBBUP信号とBBDOW
N信号が共に活性化し、VBB電圧上昇回路140とチャージ
ポンプ回路120が同時に動作する。従って消費電流が大
きくなってしまう。
【０１０２】そこで、図８に示す様に、VBB電圧上昇用
非反転増幅器153の比較電圧VCOMPHを、抵抗170のフィル
タ効果により図９の下段に示す様にVBB波形よりもなだ
らかで変動幅の小さくなったVBBOUTノードの電圧から生
成する。それにより、VBBOUTノードの電圧が検知電圧VB
BUPまで達しないため、図９の上段に示すNBBUP波形は実
線で示す様にHIGH電圧のままである。従ってVBB電圧上
昇回路140は動作せず、VBB電圧上昇回路140とチャージ
ポンプ回路120が同時に動作することによる消費電流の
増加は抑制される。このように、VBB電圧の変動許容範
囲を小さく抑えたい時、あるいは製造時のプロセス的な
ばらつきにより実際の検知電圧VBBDNとVBBUPが変動し、
その電圧差が小さくなった時、VBB電圧上昇回路140とチ
ャージポンプ回路120が同時に動作することによる消費
電流の増加を回避することができる。
【０１０３】（第３の実施形態）図１０は、第３の実施
形態に係る半導体記憶装置を示すブロック図である。図
１０において、210はVBB電圧発生回路であり、VBB電圧
発生回路210の出力ノードには、負荷であるメモリセル
プレートを有するメモリセルアレイ280と、VBB電圧をDR
AM外部から供給し、あるいはVBB電圧発生回路210で生成
されるVBB電圧をモニターするためのパッド290と、保護
ダイオード295が接続されている。
【０１０４】VBB電圧発生回路210は、VBB電圧を発生す
るチャージポンプ回路220と、チャージポンプ回路220を
チャージポンピング動作させるパルス信号を発生するリ
ングオシレータ230と、出力がVBBOUTノードに接続されV
BB電圧を上昇させるVBB電圧上昇回路240と、VBBノード
が接続され、リングオシレータ130とVBB電圧上昇回路24
0を活性化する信号を発生するVBB電圧検知回路250と、V
BB電圧検知回路250の基準となる電圧を発生する定電圧
発生回路260と、チャージポンプ回路220の出力ノードに
接続される抵抗270とから構成される。
【０１０５】VBB電圧検知回路250は、第２比較電圧発生
回路251と、参照電圧発生回路252と、VBB電圧上昇用非
反転増幅器253と、VBB電圧下降用非反転増幅器254と、
第３比較電圧発生回路256と、コンデンサC3とから構成
される。
【０１０６】以上の様に構成された本実施形態の半導体
記憶装置について、以下にその動作を説明する。
【０１０７】本実施形態と第２の実施形態との違いは、
VBB電圧上昇回路240の出力ノードをVBBOUTノードに接続
した点であり、他の構成要件は同一である。従って本実
施形態は、第２の実施形態について説明した電圧検知機
構と同様に動作し、前述の式（８）〜（１１）はそのま
ま適用できるので、ここでは詳細な電圧検知機構の説明
は省略する。
【０１０８】前述の様にVBB電圧上昇回路240の出力ノー
ドをVBBOUTノードに接続すると、VBBOUTの電圧がメモリ
セルプレートの容量カップリングなどにより大きく負側
に落ち込もうとする時、VBB電圧上昇回路240の動作によ
ってVBBOUTノードに直接VDD電源から電流が供給され
る。そのため、VBBOUTの波形は、前述の図９の下段に示
した電圧波形よりも振幅の変動が大きくなる。電圧の振
れ幅が大きくなるので、VCOMPHに現れる信号の電圧幅も
より大きくなる。
【０１０９】ところで、第２の実施形態においては、VB
BOUTの波形は振幅幅の小さいなだらかな波形であったた
め、VBB電圧上昇回路140とチャージポンプ回路120が同
時に動作することによる消費電流の増加を回避すること
ができた。しかしVBBOUTノードの振幅は小さいため、電
圧変化に対するVBB電圧上昇回路140の感度は低下してし
まう。そこでVBB電圧上昇回路240の出力ノードをVBBOUT
ノードすることによって、VBB電圧上昇回路240の動作時
にVBBOUTノードの振幅変動は第２の実施形態の場合より
も大きくなる。それにより、電圧変化に対するVBB電圧
上昇回路240系の感度は向上する。従ってVBB電圧上昇回
路240の動作時におけるVBBOUTノードの振幅変動に速や
かに応答し、より安定したVBB電源電圧を、負荷である
メモリセルプレートに供給することができる。
【０１１０】
【発明の効果】本発明によれば、負電圧上昇回路と、負
電圧上昇回路の動作を制御するVBB電圧検知回路を設け
ることにより、負電圧が大きく負側に落ち込んだ時に、
負電圧ノードに電源から電流を供給することにより負電
圧を上昇させ、かつ安定な動作を提供することができ、
優れた半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体記憶装
置を示すブロック図
【図２】 図１の半導体記憶装置の動作波形図
【図３】 本発明の実施形態に係る半導体記憶装置を構
成するＶＢＢ電圧上昇回路の別の構成例を示す回路図
【図４】 本発明の実施形態に係る半導体記憶装置を構
成する一段構成のカレントミラー型差動増幅器を有する
非反転増幅器の回路図
【図５】 本発明の実施形態に係る半導体記憶装置を構
成する三段構成のカレントミラー型差動増幅器を有する
非反転増幅器の回路図
【図６】 本発明の実施形態に係る半導体記憶装置を構
成するＶＢＢ電圧上昇回路の別の構成例を示す回路図
【図７】 本発明の実施形態に係る半導体記憶装置を構
成する可変抵抗の構成例を示す図
【図８】 本発明の第２の実施形態に係る半導体記憶装
置を示すブロック図
【図９】 図８の半導体記憶装置の動作波形図
【図１０】 本発明の第３の実施形態に係る半導体記憶
装置を示すブロック図
【図１１】 半導体記憶装置におけるメモリセル部の断
面図
【図１２】 図１１のメモリセル部の等価回路
【図１３】 従来例の半導体記憶装置を示すブロック図
【符号の説明】
10、110、210、410 VBB電圧発生回路 20、120、220、420 チャージポンプ回路 30、130、230、430 リングオシレータ 40、41、42、140、240 VBB電圧上昇回路 41a NMOSトランジスタ 50、150、250、450 VBB電圧検知回路 51、451 比較電圧発生回路 151、251 第２比較電圧発生回路 52、152、252 参照電圧発生回路 53、153、253 VBB電圧上昇用非反転増幅器 54、154、254、454 VBB電圧下降用非反転増幅器 55、55a、55b、55c カレントミラー型差動増幅器 156、256 第３比較電圧発生回路 60、160、260、460 定電圧発生回路 70、170、270 抵抗 80、180、280、480 メモリセルアレイ 90、190、290 パッド 95、195、295 保護ダイオード 300 P型半導体基板 310 Nウェル 320 高濃度N型拡散層 330 高濃度P型拡散層 340 ゲート 350 メモリセルプレート 360 PMOS型アクセストランジスタ 370 PMOS型メモリセルキャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｖ (72)発明者 山崎 裕之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 折笠 憲一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F038 AV06 AV15 BB01 BB04 BB07 BB08 BG03 BG05 DF05 DF06 EZ20 5H730 AS01 BB01 BB57 BB88 DD04 FD01 FG01 FG22 5M024 AA40 AA50 BB29 BB35 CC13 FF05 FF12 FF13 FF22 HH04 HH09 HH10 LL19 MM10 PP01 PP02 PP03 PP05 PP07

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 負電圧ノードに所定の負電圧を出力する
    チャージポンプ回路と、 前記負電圧ノードの電圧に応じて第１の比較電圧と第２
    の比較電圧を出力する第１の比較電圧発生回路と、 参照電圧を出力する参照電圧発生回路と、 前記参照電圧と前記第１の比較電圧とを比較し、その電
    圧差を増幅する第１の増幅器と、 前記第１の増幅器の出力信号に応じて駆動され、前記チ
    ャージポンプ回路を駆動する信号を発生するリングオシ
    レータと、 前記参照電圧と前記第２の比較電圧とを比較し、その電
    圧差を増幅する第２の増幅器と、 前記第２の増幅器の出力信号に応じて駆動され、前記負
    電圧ノードに接続された出力端子を有し、前記出力端子
    からの出力により前記負電圧ノードの電圧を上昇させる
    負電圧上昇回路とを備えたことを特徴とする半導体記憶
    装置。
  2. 【請求項２】 前記第１の比較電圧発生回路は、所定の
    定電圧を出力する定電圧発生回路と、前記定電圧発生回
    路の定電圧出力ノードに一端が接続された第１の可変抵
    抗と、前記第１の可変抵抗の他方の端子に一端が接続さ
    れた第２の可変抵抗と、前記第２の可変抵抗の他方の端
    子に一端が接続された第３の可変抵抗とを備え、前記第
    ３の可変抵抗の他方の端子に前記負電圧ノードが接続さ
    れ、前記第２の比較電圧は前記第１の可変抵抗と前記第
    ２の可変抵抗が接続されたノードの出力信号であり、前
    記第１の比較電圧は前記第２の可変抵抗と前記第３の可
    変抵抗が接続されたノードの出力信号であることを特徴
    とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記参照電圧発生回路は、前記定電圧出
    力ノードに一端が接続された第４の可変抵抗と、前記第
    ４の可変抵抗の他方の端子に一端が接続された第５の可
    変抵抗とを備え、前記第５の可変抵抗の他方の端子に接
    地電圧が接続され、前記参照電圧は前記第４の可変抵抗
    と前記第５の可変抵抗が接続されたノードの出力信号で
    あることを特徴とする請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記第４の可変抵抗と前記第５の可変抵
    抗の抵抗値を変化させることにより、前記参照電圧発生
    回路より出力される参照電圧の電圧値を変化させること
    が可能である請求項３記載の半導体記憶装置。
  5. 【請求項５】 前記第１の可変抵抗、前記第２の可変抵
    抗、および前記第３の可変抵抗の抵抗値を変化させるこ
    とにより前記比較電圧発生回路より出力される前記第１
    の比較電圧と第２の比較電圧の電圧値を変化させること
    が可能である請求項２記載の半導体記憶装置。
  6. 【請求項６】 前記可変抵抗は、直列に接続された複数
    の抵抗を含み、前記複数の抵抗のうちの少なくとも一部
    の抵抗にそれぞれ並列にヒューズが接続され、前記ヒュ
    ーズのうちすくなくとも一つのヒューズを切断すること
    により、前記可変抵抗の全体としての抵抗値を変化させ
    ることが可能である請求項２または３に記載の半導体記
    憶装置。
  7. 【請求項７】 前記可変抵抗に含まれる前記ヒューズを
    トリミングすることにより、前記負電圧が直線的に変化
    するように前記可変抵抗を構成する抵抗の抵抗値を設定
    した請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記負電圧上昇回路は、前記第２の増幅
    器の出力信号を受ける制御端子と、正電圧電源に接続さ
    れた端子と、前記負電圧ノードに接続された端子とを有
    する第１導電型のトランジスタで構成された請求項１記
    載の半導体記憶装置。
  9. 【請求項９】 前記負電圧上昇回路は、前記第２の増幅
    器の出力信号を受ける制御端子と、接地電圧以上の電圧
    を供給する電源に接続された端子と、前記負電圧ノード
    に接続された端子とを有する第２導電型のトランジスタ
    で構成された請求項１記載の半導体記憶装置。
  10. 【請求項１０】 前記第１の増幅器と前記第２の増幅器
    は、カレントミラー型作動増幅器を有し、前記カレント
    ミラー型作動増幅器の定電流源を構成するトランジスタ
    の定電流値が、前記第１の増幅器よりも前記第２の増幅
    器の方が大きいことを特徴とする請求項１記載の半導体
    記憶装置。
  11. 【請求項１１】 前記第１の増幅器と前記第２の増幅器
    は、三段構成のカレントミラー型作動増幅器を有するこ
    とを特徴とする請求項１記載の半導体記憶装置。
  12. 【請求項１２】 前記第１の比較電圧と前記第２の比較
    電圧は互いに異なる電圧であることを特徴とする請求項
    １記載の半導体記憶装置。
  13. 【請求項１３】 前記参照電圧発生回路より出力され、
    前記第１の増幅器と前記第２の増幅器に入力される前記
    参照電圧が、接地電圧以上であることを特徴とする請求
    項１記載の半導体記憶装置。
  14. 【請求項１４】 前記負電圧上昇回路を構成するトラン
    ジスタの寸法を、前記負電圧ノードに接続される負荷の
    大きさに応じて変化させることを特徴とする請求項１記
    載の半導体記憶装置。
  15. 【請求項１５】 前記負電圧ノードに一端が接続された
    抵抗を更に備え、前記抵抗の他方の端子に負荷が接続さ
    れることを特徴とする請求項１記載の半導体記憶装置。
  16. 【請求項１６】 前記負荷はメモリセルプレートである
    ことを特徴とする請求項１５記載の半導体記憶装置。
  17. 【請求項１７】 前記負荷の大きさが搭載メモリビット
    数によって変化することを特徴とする請求項１６記載の
    半導体記憶装置。
  18. 【請求項１８】 前記負荷の大きさが活性化ブロック数
    によって変化することを特徴とする請求項１６記載の半
    導体記憶装置。
  19. 【請求項１９】 前記抵抗と前記負荷を接続するノード
    に一端が接続された保護素子を更に備え、前記保護素子
    の他方の端子は接地電圧に接続されていることを特徴と
    する請求項１５記載の半導体記憶装置。
  20. 【請求項２０】 前記保護素子を介して前記抵抗と前記
    負荷を接続するノードに電流を供給することが可能であ
    る請求項１９記載の半導体記憶装置。
  21. 【請求項２１】 前記抵抗と前記負荷を接続するノード
    に接続されたパッドを更に備え、前記パッドを介して、
    外部から電圧を印加することが可能であり、且つ前記ノ
    ードの電圧を検知することが可能であることを特徴とす
    る請求項１５記載の半導体記憶装置。
  22. 【請求項２２】 前記負電圧上昇回路の出力ノードが、
    前記負電圧ノードに代えて前記抵抗と前記負荷を接続す
    るノードに接続されたことを特徴とする請求項１５記載
    の半導体記憶装置。
  23. 【請求項２３】 前記第１の比較電圧発生回路は、所定
    の定電圧を出力する定電圧発生回路と、第２の比較電圧
    発生回路と、第３の比較電圧発生回路により構成され、 前記第２の比較電圧発生回路は、前記定電圧発生回路の
    定電圧出力ノードに一端が接続された第６の可変抵抗
    と、前記第６の可変抵抗の他方の端子に一端が接続され
    た第７の可変抵抗とを有し、前記第７の可変抵抗の他方
    の端子に前記負電圧ノードが接続され、 前記第３の比較電圧発生回路は、前記定電圧出力ノード
    に一端が接続された第８の可変抵抗と、前記第８の可変
    抵抗の他方の端子に一端が接続された第９の可変抵抗と
    を有し、前記第９の可変抵抗の他方の端子に、前記抵抗
    と前記負荷をつなぐノードが接続され、 前記第１の比較電圧は前記第６の可変抵抗と前記第７の
    可変抵抗が接続されたノードの電圧であり、前記第２の
    比較電圧は前記第８の可変抵抗と前記第９の可変抵抗が
    接続されたノードの電圧であることを特徴とする請求項
    １５記載の半導体記憶装置。
  24. 【請求項２４】 前記第８の可変抵抗と前記第９の可変
    抵抗の抵抗値を変化させることにより、前記比較電圧発
    生回路より出力される前記第２の比較電圧の電圧値を変
    化させることを可能とした請求項２３記載の半導体記憶
    装置。
  25. 【請求項２５】 前記第６の可変抵抗と前記第７の可変
    抵抗の抵抗値を変化させることにより、前記比較電圧発
    生回路より出力される前記第１の比較電圧の電圧値を変
    化させることを可能とした請求項２３記載の半導体記憶
    装置。
  26. 【請求項２６】 前記第１の増幅器および前記第２の増
    幅器における各検知電圧の電圧差が、前記第１の増幅器
    のオフセット電圧と前記第２の増幅器のオフセット電圧
    の和の最大値よりも大きいことを特徴とする請求項１記
    載の半導体記憶装置。
  27. 【請求項２７】 前記参照電圧発生回路の出力が供給さ
    れる参照電圧ノードと接地電圧との間に、コンデンサが
    挿入されていることを特徴とする請求項１記載の半導体
    記憶装置。
  28. 【請求項２８】 請求項６に記載の半導体記憶装置の構
    成に加えて、前記負電圧ノードに一端が接続され他方の
    端子に負荷が接続される抵抗と、前記抵抗と前記負荷を
    接続するノードに接続されたパッドとを更に備え、前記
    パッドを介して外部から電圧を印加することが可能であ
    り、且つ前記ノードの電圧を検知することが可能である
    半導体記憶装置を製造する方法であって、 ウエハ検査時に、前記パッドに現れる電圧を検知し、前
    記可変抵抗に含まれる前記ヒューズをトリミングするこ
    とにより前記可変抵抗の抵抗値を調整することを特徴と
    する半導体記憶装置の製造方法。
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