JPS61294690A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明はミ半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ　（ランダム・アクセス・メ
モリ）のように基板バイアス発生回路を内蔵した半導体
記憶装置に有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス発生回路により形成することが公知
である。このように基板バイアス発生回路を内蔵するこ
とによって、５■のような単一電圧化と外部端子の削減
を図ることができる。

ところで、内部の各回路が一斉に動作を開始する選択状
態と内部回路が何も動作を行わない非選択状態とでは、
基板に流れる電流が大きく異なる。

このように内部回路の動作に無関係に発生する発振パル
スを整流して基板バイアス電圧を形成する場合には、必
然的にその最悪条件を想定してその電流供給能力を設定
することになる。このため、基板バイアス電圧発生回路
における消費電流が多くなるとともに、その電圧変動幅
が大きくなるという問題が生じる。

そこで、本願発明者等は、先に基板バイアス電圧ヲモニ
ターして、そのレベルが一定レベルに達したら、基板バ
イアス電圧発生回路の動作を停止させることを考えた。

この場合、上記検出レベル付近では、基板バイアス電圧
発生回路とモニター回路との経路でフィードバックルー
プが形成されることの結果、最悪の場合には発振が生じ
てしまうという新たな問題の生じることが判明した（基
板バイアス発生回路については、例えば特開昭５５−１
３５６６号公報参照）。

〔発明の目的〕

この発明の目的は、低消費電力化と動作の安定化を図っ
た半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明のｍ要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、システリシス特性を持つレベル検出回路によ
って基板バックバイアス電圧のレベルが絶対値的に一定
レベル以上になることを検出して、この検出出力により
基板バイアス電圧発生回路の動作を間欠的に行わせるも
のである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＯｓとアドレス選択用Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍとからなり、論理＠ＩＭＱ
１１の情報はキャパシタＣ３に電荷が有るか無いかの形
で記憶される。情報の読み出しは、ＭＯ３ＦＥＴＱｍを
オン状態にしてキャパシタＣｓを共通のデータ線ＤＬに
つなぎ、データ線ＤＬの電位がキャパシタＣ３に蓄積さ
れた電荷量に応じてどのような変化が起きるかをセンス
することによって行われる。メモリセルＭＣを小さく形
成し、かつ共通のデータ線ＤＬに多くのメモリセルをつ
ないで高集積大容量のメモリマトリックスにしであるた
め、上記キャパシタＣ３と、共通データ線ＤＬの浮遊容
量Ｃｏ（図示せず）との関係は、Ｃ８／　Ｃｏの比が非
常に小さな値になる。

したがって、上記キャパシタＣｓに蓄積された電荷量に
よるデータ線ＤＬの電位変化は、非常に微少な信号とな
っている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣ３のはり半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、そのアドレッシングに先立って、タイミン
グ信号φｄを受けるＭＯＳＦＥＴＱｄ’　によって接地
電位に充電される。このように、キャパシタＣｄは、そ
の容量値がキャパシタＣｓの約半分の容量値に設定され
ているので、メモリセルＭＣからの読み出し信号のぼり
半分に等しい基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φ９ａＬφｐａ２で決まるセンス期間に
拡大するセンスアンプであり（その動作は後述する）、
１対の平行に配置された相補データ線ＤＬ、ＤＬにその
入出力ノードが結合されている。相補データ線ＤＬ、Ｄ
Ｌに結合されるメ“モリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬは双方のデータ
線対と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型の
センスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダｉ　−セルＤＣが結合され
るように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が
選択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ８
ＦＢＴＱ１．Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたＭＯ３Ｆ
ＥＴＱ７が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線ＤＬ、ＤＬに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低い方のそれは速
い速度で共にその差が広がりながら下降していく、この
時、上記差電位がある程度大きくなったタイミングで比
較的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ
８がタイミング信号φｐａ２によって導通ずるので、上
記低い方のデータ線電位が急速に低下する。このように
２段階に分けてセンスアンプＳＡの動作を行わせること
によって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
のしきい値電圧以下に低下したとき正帰還動作が終了し
、高い方の電位の下降は電源電圧Ｖｃｃより低く上記し
きい値電圧より高い電位に留まるとともに、低い方の電
位は最終的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０″として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。このようなアクティブリ
ストア回路ＡＲの具体的回路構成は、この発明に直接関
係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ５ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ１１対ｃＤＬ、ＣＤＬに接続される。この
コモン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプ
を含むデータ出力バッファＤＯＢの入力端子とデータ入
カバフファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う、すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｉを
アドレスバッファＲ−ＡＤＢに取込み、ロウデコーダＲ
−ＤＣＨに伝えるとともに、ワード線選択タイミング信
号φＸにより上記アドレスデコーダ出力に従った所定の
ワード線及びダミーワード線の選択動作を行う。

また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φａｃに同期して外部アドレス信
号ＡＹＯ〜ＡＹｉをアドレスバッフ１Ｃ−ＡＤＢに取込
み、カラムデコーダＣ−ＤＣＲに伝えるとともに、デー
タ線選択タイミング信号φｙによりデータ線の選択動作
を行う。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。

なお、特に制限されないが、低消費電力化及びワード線
を選択状態にしておいてカラムアドレス信号を切り換え
ることによ、り連続読み出し動作を可能にするため、上
記カラム系のアドレスバッファとアドレスデコーダ、デ
ータ出力バッファＤ。

Ｂは０ＭＯ５（相補型）スタティック型回路により構成
される。

基板バイアス発生回路Ｖｂｂ−Ｇは、基板に負のバック
バイアス電圧−ｖｂｂを供給することにょって、その上
に形成されたＭＯＳＦＥＴのソース、ドレインと基板間
との寄生容量を減らして、その高速動作化を実現するた
め等に設けられる。基板バイアス電圧発生回路ｖｂｂ−
ｃは、集積回路の外部端子を構成する電源端子Ｖｃｃと
基準電位端子もしくはアース端子との間に加えられる＋
５ｖのような正電源電圧に応答して、半導体基板に供給
すべき負のバックバイアス電圧−ｖｂｂを発生する。

この実施例の基板バイアス発生回路ｖｂｂ−ｃは、後述
するようなモニター回路が設けられ、上記バックバイア
ス電圧−ｖｂｂが所望の電位にされた後にはその動作が
停止させられる。

第２図には、上記基板バイアス発生回路ｖｂｂ−Ｇの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯ５（相補型ＭＯ３）集積回路の製造技術に
よって、上記第１図に示した他の回路ブロックとともに
１個の単結晶シリコンのような半導体基板上において形
成される。なお、同図において、ソー・ス・ドレイン間
に直線が付加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型
である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴは、かがる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳ　Ｆ　ＥＴの基体ゲートを構成する。Ｐチ□
ヤンネルＭＯ５ＦＥＴの基板ゲートすなわちＮ型ウェル
領域は、第１図の電源端子ＶＣＣに結合される。また、
Ｐ型基板には、基板バイアス電圧発ＨＥ回路ｖｂｂ−ｃ
により形成された基板バイアス電圧−ｖｂｂが供給され
る。

基板バイアス発生回路は、後述するような制御信号によ
ってその発振動作が選択的に停止させられる発振回路が
用いられる。すなわち、発振回路ｏＳＣは、その一方の
入力端子を用いて縦列形態にされ、終段のゲート回路Ｇ
３の出方が初段ゲート回路Ｇ１の入力に帰還されるこに
よってリング状にされたＣＭＯＳナンド（ＮＡＮＤ）ゲ
ート回路０１〜Ｇ３により構成される。この発振回路Ｏ
８Ｃは、各ナントゲート回路０１〜Ｇ３の他方の入力に
供給される制御信号がハイレベル（論理“１”）なら、
それぞれのゲートが開き、実質的にインバータ動作を行
うので、リングオシレータとしての発振動作を行う。こ
の発振出方は、波形整形と増幅を行うＣＭＯＳインバー
タ回路ＩＶ２とＩＶ３を通して出力される。このように
して形成された出力パルスは、キャパシタｃ１とダイオ
ード形態のＭＯ３ＦＥＴＱ１Ｂ、Ｑ１９からなる整流回
路によって負のバックバイアス電圧−ｖｂｂを形成する
。すなわち、出力パルスがハイレベルの期間に、ＭＯ３
ＦＥＴＱＩ　８がオン状態になってキャパシタＣ１をＶ
ｃｃ−Ｖｔｈにプリチャージさせる０次に、出力パルス
がロウレベルにされると、キャパシタＣ１からは負の電
圧−（Ｍｃｃ−Ｖｔｈ）が出力される。この負電圧−（
Ｖｃｃ−Ｖｔｈ）によってＭＯ３ＦＥＴＱＩ　９がオン
状態にされ、その電圧を基板に伝える。このような動作
の繰り返しによって、基板には約−（Ｖｃｃ　−２Ｖｔ
ｈ）のような負のバイアス電圧−ｖｂｂが与えられる。

この実施例では、上記基板バイアス電圧−ｖｂｂがＲＡ
Ｍの動作の高速動作に必要な一定のレベルを越えて絶対
値的に大きくされたのを検出するため、次のレベルモニ
ター回路ＬＶＭｉ＜ｉけられる。

ＰチャンネルＭＯ５ＦＥＴＱＩ　Ｏは、そのゲートに定
常的に向路の接地電位が供給されることによって、定常
的にオン状態にされ、負荷抵抗として作用する。このＭ
Ｏ３ＦＥＴＱＩ　Ｏには、レベルクランプ用のＮチャン
ネルＭＯ３ＦＥ’ｒＱ１１が直列に接続される。このＭ
Ｏ３ＦＥＴＱＩ　１のゲートは、定常的に回路の接地電
位が供給されることによって定常的にオン状態にされ、
そのソース電位は回路の接地電位より少なくとも低いレ
ベルにされる。上記ＭＯ５ＦＥＴＱＩ　１のソースと基
板（−Ｖｂｂ）との間には、ダイオード形態にされ、か
つ直列接続されたＮチャンネルＭＯ３ＦＥＴＱ１２、Ｑ
ｌ３から成るレベルシフト回路が設けられる。もしも、
基板バックバイアス電圧−ｖｂｂがＭＯ３ＦＥＴＱＩ　
１と上記ダイオード形態のＭＯ３ＦＥＴＱＩ　２．Ｑｌ
　３による合成のしきい値電圧３Ｖｔｈより絶対値的に
低いレベルの時、これらのＭＯＳＦＥＴＱＩ　１〜Ｑ１
３はオフ状態になる。

これによって、ＭＯ３ＦＥＴＱＩ　１とＱＩＯの接続点
の電位は、はゾ電源電圧Ｖｃｃのようなハイレベルにな
る。一方、上記基板バックバイアス電圧−ｖｂｂが上記
ダイオード形態のＭＯ３ＦＥＴＱ１１〜Ｑ１３による合
成のしきい値電圧３ｖｔｈより絶対値的に大きなレベル
にされた時、これらのＭＯ３ＦＥＴＱＩ　１〜Ｑ１３は
オン状態になる。これによって、ＭＯ３ＦＥＴＱＩ　１
とＱＩＯの接続点の電位は、−Ｖｂｂ＋２Ｖｔｈにされ
る。なお、この時、上記電源電圧Ｖｃｃから基板に流れ
る電流によって、基板バックバイアス電圧−ｖｂｂを絶
対値的に低下させそしまうのを防止するため、及び上記
ＭＯ５ＦＥＴＱＩ　２〜Ｑ１４とＭＯＳＦＥＴＱｌｌに
よる合成コンダクタンスによって上記のようなロウレベ
ルを形成するため、上記負荷ＭＯ３ＦＥＴＱＩＯのコン
ダクタンスは、極めて小さい値に設定される。すなわち
、ＭＯ３ＦＥＴＱＩ　Ｏは微少電流しか流さないような
極めて小さいコンダクタンスに設定される。

上記のような検出出力のハイレベルとロウレベルとは、
ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１５とＮチャ
ンネルＭＯ５ＦＥＴＱＩ　６とにより構成されたＣＭＯ
Ｓインバータ回路によって判定される。このレベル判定
動作にヒステリシス特性を持たせるため、上記ＣＭＯＳ
インバータ回路の入力端子と電源電圧Ｖｃｃとの間、言
い換えるならば、上記ＭＯ３ＦＥＴＱＩ　Ｏと並列形態
にＰチャンネルＭＯＳＦＥＴＱ１７が設けられる−　コ
（Ｄ　Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ１７のゲートには、上記
インバータ回路の出力信号が供給される。これによって
、ＣＭＯＳインバータ回路（Ｑｌ　５．　Ｑｌ　６）の
入出力伝達特性は後述するようなヒステリシス特性を持
つようにされる。

このＣＭＯＳインバータ回路の出力は、特に制限されな
いが、同様なＣＭＯＳインバータ回路Ｉｖ１の入力に伝
えられる。このＣＭＯＳインバータ回路ＩＶＩの出力は
、上記リングオシレータＯＳＣを構成するナントゲート
回路０１〜Ｇ３の他方の入力に共通に供給される。

次に、この実施例回路の動作を第３図のタイミング図に
従って説明する。

基板バックバイアス電圧−ｖｂｂが上記ＭＯ５ＦＥＴＱ
Ｉ　１〜Ｑｌ　３（７）合成のしきい値電圧３Ｖｔｈよ
り絶対値的に小さいと、これらのＭＯＳ　Ｆ　ＥＴＱｌ
ｌ〜Ｑ１３はオフ状態になる。これによって、その検出
出力はハイレベルにされるので、２つのインバータ回路
を通した出力信号はハイレベルにされる。この場合、上
記検出出力のハイレベルによって、インバータ回路（Ｑ
ｌ　５．　Ｑｌ　６）の出力信号はロウレベルにされる
。帰還用ＭＯ３ＦＥＴＱ１７は、上記インバータ回路の
出力信号のロウレベルによってオン状態にされる。これ
にょうて、レベル検出回路における負荷側のコンダクタ
ンスが比較的太き（されている、また、上記出力信号の
ハイレベルによって、各ナントゲート回路０１〜Ｇ３は
そのゲー］・を開き、実質的に・ｆンバータ回路として
動作する。これによって、発振回路ＯＳＣは発振動作を
行う。整流回路は、上記発振出力パルスが供給されるの
で、上記整流動作によって基板バックバイアス電圧−ｖ
ｂｂを絶対値的に大きくさせる。

このようなｇ１流動作によって、基板バイアス電圧−ｖ
ｂｂが上記しきい値電圧３Ｖｔｈを越えると、上記ＭＯ
５ＦＥＴＱＩＩ〜Ｑ１３はオン状態にされる。この場合
、基板バイアス電圧−ｖｂｂの低下に伴い、ＭＯＳＦＥ
ＴＱＩ　１〜Ｑ１３の合成のコンダクタンス特性が上記
負荷側（ＱＩＯ，Ｑｌ７）の合成コンダクタンス特性よ
り大きくされるようなレベルｖ１に達すると、その検出
出力はハイレベルからロウレベルにされる。このような
切り換えｗＪ作は、イアバー９回路（Ｑｌ　５．Ｑｌ　
６）の出力濱号がハ・ｆレベル側に持ちあげられせと上
記ＰチャンネルＭＯ５ＦＥＴＱＩ　７のコンダクタンス
がより小さくされることにより、上記検出出力のロウレ
ベルの助長させるような正帰還動作によって高速に切り
換えられる。

上記検出出力のロウレベルによって、２つのインバータ
回路を通して各ナントゲート回路Ｇ１〜Ｇ３にロウレベ
ル（論理″Ｏ“）を供給する。これにより、その出力を
ハイレベル（論理″１”）に固定して発振動作を停止さ
せる。したがって、必要以上に絶対゛値的に大きなレベ
ルの基板バイアス電圧−ｖｂｂを形成するための発振回
路の動作と、整流動作が停止させられるから、低消費電
力化を実現することができる。

上記整流動作の停止により基板バイアス電圧−ｖｂｂは
、そのリーク電流に従って低下する。このとき、上記Ｍ
Ｏ５ＦＥＴＱＩ　７はオフ状態にされているから、ＭＯ
ＳＦＥＴＱＩ　ＯのコンダクタンスとＭＯＳＦＥＴＱＩ
　１〜Ｑ１３の合成コンダクタンス比に従って検出出力
レベルが決定される。

これによって、ＣＭＯＳインバータ回路（Ｑｌ５゜Ｑｌ
６）の出力がハイレベルからロウレベルに変化させられ
る基板バイアス電圧−ｖｂｂの電圧は電圧ｖ２のように
絶対値的に小さくされる。すなわち、この電圧ｖ２より
基板バイアス電圧−ｖｂｂが絶対値的に低下すると、再
び発振動作とそれに伴い整流動作が再開される。このよ
うに、発振動作の停止とその再開が行われる基板バイア
ス電圧−ｖｂｂのレベルは、電圧ｖ１とｖ２のようなヒ
ステリシス特性を持つレベル検出動作によって行われる
ものである。これによって、レベルモニター回路ＬＶＣ
と基板バイアス発生回路間でのフィードバックループが
形成されない。

〔効　果〕

（１）基板バイアス電圧をモニターして、それを形成す
るための発振回路と整流回路の動作を間欠的に行わせる
ことにより、必要以上の大きなレベルのバイアス電圧を
形成するために消費される無駄な消費電流を抑えるとこ
ができる。これによって、低消費電力化と基板バイアス
電圧の安定化を図ることができるという効果が得られる
。

（２）上記基板バイアス電圧をモニターするレベル検出
回路にヒステリシス特性を持たせることによって、その
判定レベル付近でのモニター回路と基板バイアス電圧発
生回路間でフィードバックループが形成されるのを防止
できる。これによって、動作の安定化を図ることができ
るという効果が得られる。

（３）上記（１）により、基板バイアス発生回路の低消
費電力化が図られるから、バッチ−バックアップ動作の
時のバッテリーの長寿命化を実現することができるとい
う効果が得られる。

（４）レベル検出回路として、ゲートに回路の接地電位
が供給されたＮチャンネルＭＯ５ＦＥＴによるレベルリ
ミッタ作用と、ダイオード形態のＮチャンネルＭＯＳ　
Ｆ　ＥＴを用いることによって、簡単な回路構成で、し
かも実質的に正の電源電圧Ｖｃｃを用いるだけで接地電
位を基準とした負の電圧のレベルを検出することができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、常時動作し、
基板に生じるリーク電流を補うような小さい電流供給悌
力しか持たない基板バイアス電圧発生回路を別に設ける
ものであってもよい、また、モニター回路の出力信号は
、チップ選択ｔｆＩ号等によって無効にさせられるよう
にするものであっ°Ｃもよい、この理由は、チップ選択
状態にされると、全回路が一斉に動作を開始するので、
基板バイアス電圧は絶対値的に低下させられるから、上
記モニター回路の出力信号を一時的に無効にすることに
よって基板バイアス電圧発生回路を無条件で動作させる
ことにより、上記電圧の低下を未然に小さくできるから
である。

また、ダイナミック型ＲＡＭを構成するメモリセルの読
み出しのための基準電圧は、ダミーセルを用いるものの
他、ハイインピーダンス状態でハイレベルとロウレベル
とされた相補データ線を短絡することによって形成され
た中間レベルとするもの等であってもよい。また、アド
レスバッファ、アドレスデコーダ等の周辺回路をＣＭＯ
Ｓスタティック型回路により構成するもの、さらにはＸ
アドレス信号とＹアドレス信号とをそれぞれ独立した外
部端子から供給するとともに、アドレス信号の変化タイ
ミングを検出回路を設けて、この検出出力により内部回
路の動作に必要な各種タイミング信号を発生させるもの
二種々の実施形態を採ることができるものである。また
、各種リフレッシュ回路を内蔵させるものであってもよ
い、レベル検出回路は、第４図のような構成にされても
良い。

〔利用分野〕

この発明は、例えば、上記のようなダイナミック型ＲＡ
Ｍ、スタティック型ＲＡＭのような半導体記憶装置の他
、基板バイアス発生回路を内蔵する半導体集積回路装置
に広く通用することができるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その基板バイアス電圧発生回路の一実施例を示す回路
図、 第３図は、その動作を説明するためのタイミング図、 第４図は、他の実施例のレベル検出回路の回路図である
。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ，Ｃ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デー
タｆｌｌバフファ、ＤＩＢ・・データ入カバソファ、Ｔ
Ｃ・・タイミング制御回路、ｖｂｂ−ｃ・・基板バイア
ス電圧発生回路

Claims (1)

1. 【特許請求の範囲】 １、基板バックバイアス電圧のレベルを検出するヒシテ
   リシス特性を持つレベル検出回路と、この検出出力によ
   って選択的に動作される基板バックバイアス電圧発生回
   路とを含むことを特徴とする半導体集積回路装置。 ２、上記レベル検出回路は、抵抗手段と、そのドレイン
   が上記抵抗手段に結合され、そのゲートが回路の接地電
   位にされる第１ＭＯＳＦＥＴ及び上記第１ＭＯＳＦＥＴ
   のソースと上記基板バックバイアス電圧発生回路の出力
   との間に設けられたレベルシフト回路と、上記抵抗手段
   と上記第１ＭＯＳＦＥＴとの共通接続点の電位を受ける
   ヒステリシス回路とから成ることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ３、上記ヒステリシス回路は、上記共通接続点の電位に
   応答されるインバータ回路、及び上記インバータ回路の
   入力へ正帰還信号を与えるＭＯＳＦＥＴとからなること
   を特徴とする特許請求の範囲第２項記載の半導体集積回
   路装置。 ４、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   を構成するものであることを特徴とする特許請求の範囲
   第１、第２又は第３項記載の半導体集積回路装置。