JPS61294693A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）のように基板バイアス発生回路を内蔵した半導体記憶
装置に有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成された半導体記憶装置においては、基板との寄生
容量を減少させる等のための基板バックバイアス電圧を
内蔵の基板バイアス発生回路により形成することが公知
である。このように基板バイアス発生回路を内蔵させる
ことによって、５ｖのような単一電圧化と外部端子の削
減とを図ることができる。この場合、発振回路により連
続的に発生する出力パルスを整流して基板バイアス電圧
を発生させる回路を用いたのでは消費される電流が必要
以上に大きくなってしまう、すなわち、各回路が一斉に
動作を開始する選択状態と内部回路が何も動作を行わな
い非選択状態とでは、基板に流れる電流が大きく異なる
ものである。したがって、このようにメモリ動作に無関
係に発生する発振パルスを整流して基板バックバイアス
電圧を形成したのでは、必然的に最悪条件を想定してそ
の電流供給能力を設定することになるため、全体として
の消費電流が大きくなってしまう。

そこで、基板バックバイアス電圧発生回路として、非選
択状態におけるリーク電流を補うような小さな電流供給
能力を持つようにされた基板バンクバイアス電圧発生回
路と、選択状態にされた時のみ起動され、その時に流れ
るリーク電流を補うような比較的大きな電流供給能力を
持つようにされた基板バックバイアス電圧発生回路とを
設けることが考えられる。

しかしながら、発振回路は、常に動作状態にされるので
それ自身における消費電流が比較的大きくされるため、
上記方式にあってもその低消費電力化には限界がある。

そこで、本願発明者は、発振回路における消費電流を小
さくするため、その発振周波数を低（することを検討し
た。ところが、メモリアクセスタイムに対して発振周波
数をそれと同じかそれよりも低くすると、メモリ動作期
間において発振出力が整流回路をプリチャージさせるレ
ベルに留まる場合が生じる。これにより、上記基板バイ
アス発生回路は、メモリ動作状態にもかかわらずにその
基板電流を補うような電流供給動作を行わなくなること
がある。このため、上記発振回路の発振周波数の下限は
、メモリアクセスタイムの制約によつて低くできない、
このことは、半導体集積回路技術の進展によるメモリ動
作の高速化に伴い、上記発振回路の周波数も高くされる
結果、その消費電流が益々増大してしまうという問題を
含んでいる。

なお、基板バイアス発生回路については、例えば特開昭
５５−１３５６６号公報参照。

〔発明の目的〕

この発明の目的は、低消費電力化を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアクセスのための時系列的な動作タイ
ミング信号の時間差を利用して、パルス信号を発生させ
ることにより、それを整流することによりメモリ動作時
における基板バイアス電圧を形成するようにするもので
ある。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣ３とアドレス選択用Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍとからなり、論理″１”、
“０１の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。情報の読み出しは、ＭＯ３ＦＥＴＱｍ
をオン状態にしてキャパシタＣｓを共通のデータ線ＤＬ
につなぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積
された電荷量に応じてどのような変化が起きるかをセン
スすることによって行われる。メモリセルＭＣを小さく
形成し、かつ共通のデータ線ＤＬに多くのメモリセルを
つないで高集積大容量のメモリマトリックスにしである
ため、上記キャパシタＣｓと、共通データ線ＤＬの浮遊
容１ｉｃｏ（図示せず）との関係は、Ｃｓ　／　Ｃｏの
比が非常に小さな値になる。

したがって、上記キャパシタＣ３に蓄積された電荷量に
よるデータ線ＤＬの電位変化は、非常に微少な信号とな
９ている。

このような微少な信号を検出するための基準として、特
に制限されないが、ダミーセルＤＣが設けられている。

このダミーセルＤＣは、そのキャパシタＣｄの容量値が
メモリセルＭＣのキャパシタＣｓのぼり半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、そのアドレッシン
グに先立って、タイミング信号φｄを受けるＭＯ３ＦＥ
ＴＱｄ’によって接地電位に充電される。このように、
キャパシタＣｄは、その容量値がキャパシタＣｓの約半
分の容量値に設定されているので、メモリセルＭＣから
の読み出し信号のぼり半分に等しい基準電圧を形成する
ことになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａ１．φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬはデータ線対の
双方と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型の
センスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、特に制限されないが、一対の
交差結線されたＭＯ５ＦＥＴＱＩ、Ｑ２を有し、これら
の正帰還作用により、相補データ線ＤＬ、ＤＬに現れた
微少な信号を差動的に増幅する。この正帰還動作は、２
段階に分けておこなわれ、比較的小さいコンダクタンス
特性にされたＭＯ３ＦＥＴＱ７が比較的早いタイミング
信号φｐａ１によって導通し始めると同時に開始され、
アドレッシングによって相補データ線ＤＬ、ＤＬに与え
られた電位差に基づき高い方のデータ線電位は遅い速度
で、低い方のそれは速い速度で共にその差が広がりなが
ら下降していく、この時、上記電位差がある程度太き（
なったタイミングで比較的大きいコンダクタンス特性に
されたＭＯ３ＦＥＴＱ８がタイミング信号φｐａ２によ
って導通するので、上記低い方のデータ線電位が急速に
低下する。

このように２段階に分けてセンスアンプＳＡの動作を行
わせることによつて、上記高い方の電位の落ち込みを防
止する。こうして低い方の電位が交差結合ＭＯ３ＦＥＴ
のしきい値電圧以下に低下したとき正帰還動作が終了し
、高い方の電位の下降は電源電圧Ｖｃｃより低く上記し
きい値電圧より高い電位に留まるどともに、低い方の電
位は最終的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理＠０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。このようなアクティブリ
ストア回路ＡＲの具体的回路構成は、この発明に直接関
係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬは、出力アンプを含
むデータ出力バッファＤＯＢの入力端子とデータ人カバ
ソファＤＩＢの出力端子に接続される。

ロウアドレスデコーダＲ−ＤＣＲ及びカラムアドレスデ
コーダＣ−ＤＣＲは、ロウアドレスバッファＲ−ＡＤＢ
及びカラムアドレスバッファＣ−ＡＤＢでそれぞれ形成
された内部相補アドレス信号を受けて、１本のワード線
及びダミーワード線並びにカラムスイッチ選択信号を形
成してメモリセル及びダミーセルのアドレッシングを行
う、すなわち、ロウアドレスストローブ信号ＲＡＳによ
り形成されたタイミング信号φａｒに同期して外部アド
レス信号ＡＸＯ〜ＡＸＬをアドレスバッファＲ−ＡＤＢ
に取込み、ロウアドレスデコーダＲ−ＤＣＨに伝えると
ともに、ワード線選択タイミング信号φＸにより上記ア
ドレスデコーダ出力に従った所定のワード線及びダミー
ワード線の選択動作を行う。

また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φａｃに同期して外部アドレス信
号ＡＹＯ〜ＡＹｉをカラムアドレスバッファＣ−ＡＤＢ
に取込み、カラムデコーダＣ−ＤＣＲに伝えるとともに
、データ線選択タイミング信号φｙによりデータ線の選
択動作を行う。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要とされる時系列的な各種タイミング
信号を形成する。

なお、特に制限されないが、低消費電力化及びワード線
を選択状態にしておいてカラムアドレス信号を切り換え
ることにより連続読み出し動作（スタティックカラムモ
ード）を可能にするため、上記カラム系のアドレスバッ
ファとアドレスデコーダ、データ出カバソファＤＯＢは
ＣＭＯ５（相補型）スタティック型回路により構成され
る。

基板バイアス発生回路ｖｂｂ−ｃは、基板に負のバンク
バイアス電圧−ｖｂｂを供給することによって、その上
に形成されたＭＯＳＦＥＴのソース、ドレインと基板間
との寄生容量を減らして、その高速動作化を実現するた
め等に設けられ゛る。この実施例の基板バックバイアス
発生回路Ｖｂｂ−Ｇは、その低消費電力化のために後述
するようにチップ非選択状態における微少リーク電流を
補うような第１の基板バイアス発生回路と、上記タイミ
ング制御回路ＴＣにより形成された時系列的な動作タイ
ミング信号の時間差を利用して形成されたパルス出力に
よりチップ選択状態におけるリーク電流を補うような第
２の基板バイアス発生回路とを含んでいる。

第２図には、上記基板バイアス発生回路ｖｂｂ−Ｇの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、上記第１図に示した他の回路ブロックとともに
１個の単結晶シリコンのような半導体基板上において形
成される。なお、同図において、ソー、ス・ドレイン間
に直線が付加されたＭＯＳＦＥＴはＰチャンネル型であ
る。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ５ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ５ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖｃｃに結合される。

基板バンクバイアス電圧発生回路Ｖｂｂ−Ｇは、集積回
路の外部端子を構成する電源端子Ｖｃｃと基準電位端子
もしくはアース端子との間に加えられる＋５ｖのような
正電源電圧に応答して、半導体基板に供給すべき負のバ
ックバイアス電圧−ｖｂｂを発生する。これによって、
ＮチャンネルＭＯ３ＦＥＴの基板ゲートにバックバイア
ス電圧が加えられることになる。

この実施例では、２種類の基板バイアス発生回路が設け
られている。その１つの基板バックバイアス電圧発生回
路は、特に制限されないが、後述するような制御信号に
よりてその発振動作が選択的に停止させられる発振回路
が用いられる。すなわち、発振回路ＯＳＣは、その一方
の入力端子を用いて縦列形態にされ、終段のゲート回路
Ｇ４の出力が初段ゲート回路Ｇ２の入力に帰還されるこ
によってリング状にされたＣＭＯＳナンド（ＮＡＮＤ）
ゲート回路０２〜Ｇ４により構成される。

この発振回路Ｏ８Ｃは、各ナントゲート回路０２〜Ｇ４
の他方の入力にインバータ回路ＩＶＩから供給される制
御信号がハイレベル（論理′ｌ”）なら、それぞれのゲ
ートが開き、実質的にインバータ動作を行うので、リン
グオシレータとしての発振動作を行う。この発振出力は
、波形整形と増幅を行うＣＭＯＳインバータ回路ＩＶ２
とＩＶ３を通して出力される。このようにして形成され
た出力パルスは、キャパシタＣ１とダイオード形態のＭ
ＯＳＦＥＴＱＩ　Ｌ　Ｑｌ　９からなる整流回路もしく
はレベル変換回路によって負のバックバイアス電圧−ｖ
ｂｂを形成する。すなわち、出力パルスがハイレベルの
期間に、ＭＯＳＦＥＴＱＩ　８がオン状態になつてキャ
パシタＣ１をＶｃｃ−Ｖｔｈにプリチャージさせる０次
に、出力パルスがロウレベルにされると、キャパシタＣ
１からは負の電圧−（Ｖｃｃ　−Ｖ　ｔｈ）が出力され
る。ｖｔｈはＭＯ３ＦＥＴＱ１Ｂのしきい値電圧である
。この負電圧−（Ｖｃｃ−Ｖｔｈ）によってＭＯＳＦＥ
ＴＱＩ　９がオン状態にされ、その電圧を基板に伝える
。このような動作の繰り返しによって、基板には約−（
Ｖｃｃ−ＺＶｔｈ）のような負のバイアス電圧−ｖｂｂ
が与えられる。２ＶｔｈはＭＯＳＦＥＴＱＩ　８及びＱ
ｌ９のしきい値電圧の和である。

上記１つの基板バイアス発生回路は、チップ非選択状態
において基板に流れる微少リーク電流を補うように、上
記キャパシタＣ１の容量値が小さく設定される。また、
上記発振回路ＯＳＣの発振周波数は、発振動作による消
費電流を極力小さくするためにメモリアクセスタイムに
無関係に可能な限り低い周波数に設定される。さらに、
上記基板バイアス電圧−ｖｂｂがＲＡＭの動作の高速動
作化等に必要な一定のレベルを越えて絶対値的に大きく
されたときの無駄な電流消費を防止するため、次のレベ
ルモニター回路が設けられる。ＰチャンネルＭＯ３ＦＥ
ＴＱＩＯは、そのゲートに定常的に回路の接地電位が供
給されることによって、定常的にオン状態にされ、負荷
抵抗として作用する。

このＭＯＳＦＥＴＱＩ　Ｏには、レベルクランプ用のＰ
チャンネルＭＯ５ＦＥＴＱＩ　１が直列に接続される。

このＭＯＳＦＥＴＱＩ　１のゲートは、定常的に回路の
接地電位が供給されることによって定常６的にオン状態
にされる。上記ＭＯ３ＦＥＴＱ１１のドレインと基板（
−Ｖｂｂ）との間には、ダイオード形態にされたＮチャ
ンネルＭＯ３ＦＥＴＱ１２〜Ｑ１４が直列に設けられる
。もしも、基板バックバイアス電圧−ｖｂｂの絶対値が
上記ダイオード形態のＭＯ３ＦＥＴＱ１２〜Ｑ１４によ
る合成のしきい値電圧３Ｖｔｈより低いレベルの時、こ
れらのＭＯＳＦＥＴＱＩ　２〜Ｑ１４はオフ状態になる
。ＭＯＳＦＥＴＱＩ　２〜Ｑ１４は実質的にレベルシフ
ト回路を構成する。これによって、ＭＯＳＦＥＴＱＩ　
１とＱＩＱの接続点の電位は、はゾ電源電圧Ｖｃｃのよ
うなハイレベルになる。一方、上記基板バンクバイアス
電圧−ｖｂｂの絶対値が上記ダイオード形態のＭＯＳＦ
ＥＴＱＩ　２〜Ｑ１４による合成のしきい値電圧３Ｖｔ
ｈより大きなレベルにされた時、これらのＭＯＳＦＥＴ
ＱＩ　２〜Ｑ１４はオン状態になる。これによって、Ｍ
Ｏ３ＦＥＴＱＩＩとＱＩＯの接続点の電位は、回路の接
地電位に対してＭＯＳＦＥＴＱＩ　１のしきい値電圧ｖ
ｔｈだけ高いロウレベルにされる。なお、この時、上記
電源電圧Ｖｃｃから基板に流れる電流によって、基板バ
ックバイアス電圧−ｖｂｂを絶対値的に低下させてしま
うのを防止するため、及び上記ＭＯＳＦＥＴＱＩ　２〜
Ｑ′１４とＭＯＳ　Ｆ　ＥＴＱ　１１による合成コンダ
クタンスによって上記のようなロウレベルを形成するた
め、上記負荷ＭＯ３ＦＥＴＱＩＯのコンダクタンスは、
極めて小さい値に設定される。すなわち、ＭＯ３ＦＥＴ
ＱＩ　１は微少電流しか流さないような極めて小さいコ
ンダクタンスに設定される。

上記のような検出出力のハイレベルとロウレベルとは、
ＰチャンネルＭＯ３ＦＥＴＱ１５とＮチャンネルＭＯ５
ＦＥＴＱＩ　６とにより構成されたＣＭＯＳインバータ
回路によって判定される。このレベル判定動作にヒステ
リシス特性を持たせるため、上記ＣＭＯＳインバータ回
路の入力端子と電源電圧Ｖｃｃとの間、言い換えるなら
ば、上記ＭＯＳＦＥＴＱ１５と並列形態にＰチャンネル
ＭＯ３ＦＥＴＱ１７が設けられる。このＭＯＳ　Ｆ　Ｅ
ＴＱ１７のゲートには、後述するＣＭＯＳインバータ回
路ＩＶＩの出力信号が供給される。これによって、ＣＭ
ＯＳインバータ回路（Ｑ１５．−Ｑ１６）の入出力伝達
特性はヒステリシス特性を持つようにされる。

このＣＭＯＳインバータ回路の出力は、特に制限されな
いが、同様なＣＭＯＳインバータ回路Ｉ■１の入力に伝
えられる。このＣＭＯＳインバータ回路ＩＶＩの出力は
、上記リングオシレータＯ８Ｃを構成するナントゲート
回路０２〜Ｇ４の他方の入力と、上記帰還用ＭＯ３ＦＥ
ＴＱＩ　７のゲートに供給される。

この実施例回路は、基板バイアス電圧−ｖｂｂの絶対値
が上記しきい値電圧３Ｖｔｈを越えたとき、各ナントゲ
ート回路０２〜Ｇ４にロウレベル（論理“０′）を供給
してその出力をハイレベル（論理“１”）に固定して発
振動作を停止させる。これにより、必要以上に絶対値的
に大きなレベルの基板バイアス電圧−ｖｂｂを形成する
ための発振回路の発振動作と、整流動作とが停止させら
れるから、低消費電力化を実現することができる。

他の１つの基板バイアス発生回路は、前記タイミング制
御回路ＴＣで形成される時系列的なタイミング信号を利
用して形成されたパルス信号φを利用して基板バイアス
電圧を形成する。

例えば、１つのメモリサイクル中に３サイクルからなる
パルス信号φを形成する場合、次の各タイミング信号と
論理ゲート回路が用いられる。ロウアドレスストローブ
信号ＲＡＳのロウレベルによりハイレベルされる内部信
号Ｒ１は、ナントゲート回路Ｇ５の一方の入力に供給さ
れる。このナントゲート回路Ｇ５の他方の入力には、Ｃ
ＭＯＳインバータ回路ＩＶ４を通したワード線選択タイ
ミング信号φＸが供給される。センスアンプ動作タイミ
ング信号φｐａ　（φｐａｌ又はφｐａ２　）は、ナン
トゲート回路Ｇ６の一方の入力に供給される。

このナントゲート回路Ｇ６の他方の入力には、ＣＭＯＳ
インバータ回路ＩＶ５を通したアクティブリストアタイ
ミング信号φｒｓが供給される。カラムアドレスストロ
ーブ信号ＣＡＳのロウレベルによりハイレベルにされる
内部タイミング信号Ｃ１は、ナントゲート回路Ｇ７の一
方の入力に供給される。このナントゲート回路Ｇ７の他
方の入力には、ＣＭＯＳインバータ回路ＩＶ６を通した
データ線選択タイミング信号φｙが供給される。

上記各ナントゲート回路０５〜Ｇ７の出力信号は、ナン
トゲート回路Ｇ８に供給され、その出力から上記パルス
信号φが形成される。このようにして形成されたパルス
信号φは、ＣＭＯＳインバータ回路ＩＶ７及びキャパシ
タＣ２とダイオード形態のＭＯ３ＦＥＴＱ２０．Ｑ２１
からなる整流回路に供給され、前記同様に負のバックバ
イアス電圧−ｖｂｂを形成する。すなわち、上記パルス
信号がロウレベルのとき、インバータ回路ＩＶ７の出力
がハイレベルにされ、ＭＯＳＦＥＴＱ２０がオン状態に
なってキャパシタＣ２をＶｃｃ−Ｖｔｈにプリチャージ
させる０次に、パルス信号φがハイレベルにされると、
インバータ回路ＩＶ７の出力がロウレベルにされ、キャ
パシタＣ１から負の電圧−（Ｖｃｃ−Ｖｔｈ）が出力さ
れる。ｖｔｈはＭＯ３ＦＥＴＱ２０のしきい値電圧であ
る。この負電圧−（Ｖｃｃ　−Ｖ　ｔｈ）によってＭＯ
５ＦＥＴＱ２１がオン状態にされその電圧を基板に伝え
る。この結果、基板の電位は、−（Ｖｃｃ　−２Ｖｔｈ
）とされる。

２Ｖｔｈは、ＭＯ５ＦＥＴＱ２０とＱ２１のしきい値電
圧の和である。

上記キャパシタＣ２と、インバータ回路ＩＶ７は、その
素子サイズが比較的大きく設定されることによって、メ
モリ動作状態において基板に流れる比較的大きなリーク
電流を補うような電流供給能力を持つようにされる。

上記パルス信号φは、第３図に示したようなダイナミッ
ク型ＲＡＭの時系列的な動作タイミング信号の時間差を
利用して形成される。

アドレスバッファＲ−ＡＤＢは、ロウアドレスストロー
ブ信号ＲＡＳのロウレベルの変化に同期して、外部端子
から供給されたアドレス信号をＸアドレス信号ＡＸとし
て取り込む、上記ＲＡＳ信号のロウレベルにより、ＲＡ
Ｓ系の内部信号のうちの一つの内部信号Ｒ１がハイレベ
ルにされ、また、アドレスバッファＲ−ＡＤＢやアドレ
スデコーダＲ−ＤＣＨの動作を待ってワード線選択タイ
ミング信号φＸがハイレベルにされる。シタ力って、両
タイミング信号Ｒ１とφＸとの時間差の間、ナントゲー
ト回路Ｇ５の出力信号はロウレベルにされる。

上記ワード線選択タイミング信号φＸのハイレベルによ
り、１つのメモリセルとダミーセルが選択され、相補デ
ータ線ＤＬ、ＤＬにはメモリセルの記憶情報に従った微
少読み出し電位差が生じる。

この読み出し電位差が現れるのをまってセンスアンプ動
作タイミング信号φｐａは、ハイレベルにされる。この
タイミング信号φｐａのハイレベルによりセンスアンプ
ＳＡが動作を開始して相補データ線ＤＬ、ＤＬの微少電
圧の増幅動作を行う。この増幅動作をまって、アクティ
ブリストアタイミング信号φｒｓがハイレベルにされ、
上記増幅動作によって落ち込んだデータ線のハイレベル
を電源電圧Ｖｃｃのようなハイレベルに回復させる。し
たがって、上記両タイミング信号φｐａとφｒｓとの時
間差の間、ナントゲート回路Ｇ６の出力信号はロウレベ
ルにされる。

次いで、アドレスバッファＣ−ＡＤＢは、カラムアドレ
スストローブ信号ＣＡＳのロウレベルの変化に同期して
、外部端子から供給されたアドレス信号をＹアドレス信
号ＡＹとして取り込む、上記ＣＡＳ信号のロウレベルに
より、ＣＡＳ系の内部信号のうちの一つの内部信号Ｃ１
がハイレベルにされ、またアドレスバッファＣ−ＡＤＢ
やアドレスデコーダＣ−ＤＣＨの動作を待ってデータ線
選択タイミング信号φｙがハイレベルにされる。

したがって、両タイミング信号Ｃ１とφｙとの時間差の
間、ナントゲート回路Ｇ７の出力信号はロウレベルにさ
れる。

これにより、ナントゲート回路Ｇ８の出力からは、上記
各ナントゲート回路Ｇ５〜Ｇ７の出力がロウレベルにさ
れたときハイレベルにされるパルス信号φを形成するこ
とになる。

上記メモリアクセス時における時系列的な動作タイミン
グ信号の時間差を利用して形成されたパルス信号φΦロ
ウレベルとハイレベルとによって、整流回路が動作して
基板バイアス電圧−ｖｂｂを形成するものである。

なお、ダイナミック型ＲＡＭにあっては、常に一定の周
期でリフレッシュ動作を行うものであるので、リフレッ
シュ動作のために少なくともロウ系のタイミング信号Ｒ
１、φｘ１φｐａ及びφｒｓが形成されるから、上記基
板バイアス発生回路はリフレッシュ周期に従って動作を
行うものである。

〔効　果〕

（１１チップ選択状態、言い換えるならば、メモリアク
セス時における一連の動作タイミング信号の時間差を利
用してパルス信号を形成し、それを整流して基板バイア
ス電圧を形成することによってメモリアクセス時に必ず
動作を行う基板バイアス発生回路を得ることができる。

これにより、パルス信号を形成するための発振回路が不
要になり、その発振動作による消費電流が生じないから
効率的に基板バイアス電圧を形成することができる結果
、低消費電力化を図ることができるという効果が得られ
る。

（２）非選択状態でのリーク電流に見合った電流供給能
力を持つ基板バイアス回路を設けることにより長い期間
非動作状態におかれても基板バイアス電圧が小さくされ
ることを防止することができる。

この場合、その発振回路は、メモリアクセスタイムに無
関係に発振周波数を低く抑えることができるから、その
消費電流を極めて小さく抑えれることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、動作タイミン
グ信号の時間差を利用したパルス信号は、少なくとも２
つのタイミング信号の時間差を利用して１メモリサイク
ル中に１サイクルのパルスとするものであってもよい。

ダイナミック型ＲＡＭにあっては、常に一定の周期でリ
フレッシ工動作が行われるものであることより、発振回
路と整流回路とからなるメモリ非動作状態でのリーク電
流を補う基板バイアス発生回路を省略するものであって
もよい、また、第２図における基板レベルモニター回路
のＭＯ５ＦＥＴＱｌｌはＮチャンネルＭＯＳＦＥＴであ
ってもよい、また、ダイナミック型ＲＡＭを構成するメ
モリセルの読み出しのための基準電圧は、ダミーセルを
用いるものの他、ハイインピーダンス状態でハイレベル
とロウレベルにされた相補データ線を短絡することによ
って形成された中間レベル（ハーフプリチャージ方式又
はダミーセルレス方式）とするもので市ってもよい。Ｘ
アドレス信号とＸアドレス信号とをそれぞれ独立した外
部端子から供給するもの、アドレス信号の変化タイミン
グを検出回路を設けて、この検出出力により内部回路の
動作に必要な各種タイミング信号を発生させるもの二種
々の実施形態を採ることができるものである。また、各
種方式のリフレッシュ回路を内蔵させるものであっても
よい。

〔利用分野〕

この発明は、上記のようなダイナミック型ＲＡＭの他、
時系列的な動作タイミング信号によって動作を行い、基
板バイアス発生回路を内蔵する半導体記憶装置に広く適
用することができるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その基板バイアス電圧発生回路の一実施例を示す回路
図、 第３図は、そのメモリ動作とパルス発生動作を説明する
ためのタイミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ−ＤＣＲ・・ロウアドレスデコー
ダ、Ｒ−ＡＤＢ・・ロウアドレスバッフｙ、Ｃ−ＤＣＲ
・・カラムアドレスデコーダ、Ｃ−ＡＤＢ・・カラムア
ドレスバッファ、ＤＯＢ・・データ信号バッファ、ＤＩ
Ｂ・・データ入力バッファ、ＴＣ・・タイミング制御回
路、Ｖｂｂ−Ｇ・・基板バイアス発生回路銅　１　Ｍ

Claims (1)

1. 【特許請求の範囲】 １、半導体記憶装置の時系列的な動作タイミング信号の
   時間差に従ったパルス信号を形成するパルス発生回路と
   、このパルス発生回路により形成されたパルス信号を受
   けて基板に供給するバックバイアス電圧を形成する整流
   回路とからなる基板バイアス発生回路を含むことを特徴
   とする半導体記憶装置。 ２、上記基板には、上記第１の基板バイアス発生回路の
   他、上記半導体記憶装置の動作サイクルと同じかそれよ
   り長くされた周期の発振パルスを発生させる発振回路の
   発振パルスを受ける整流回路により半導体記憶装置が非
   動作状態にされたときのリーク電流に見合った微少電流
   が供給されるものであることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、ダイナミック型ＲＡＭを構
   成するものであることを特徴とする特許請求の範囲第１
   又は第２項記載の半導体集積回路装置。