JPH0612624B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）のように基板バイアス発生回路を内蔵した半導体記
憶装置に有効な技術に関するものである。

〔背景技術〕

ＭＯＳＦＥＴ（絶縁ゲート形電界効果トランジスタ）で
構成された半導体記憶装置においては、基板との寄生容
量を減少させる等のための基板バックバイアス電圧を内
蔵の基板バイアス発生回路により形成することが考えら
れる。このようにすることによって、５Ｖのような単一
電圧化と外部端子の削減とを図ることができる。この場
合、発振回路により連続的に発生する出力パルスを整流
する回路を用いたのでは、次のような問題の生じること
が本願発明者の研究によって明らかにされた。すなわ
ち、各回路が一斉に動作を開始する選択状態と内部回路
が何も動作を行わない非選択状態とでは、基板に流れる
電流が大きく異なるものである。したがって、このよう
な動作に無関係に発生する発振パルスを整流して基板バ
ックバイアス電圧を形成する場合には、必然的に最悪条
件を想定してその電流供給能力を設定することになる。
このため、比較的大きなキャパシタと整流素子及び駆動
回路が必要となるため、集積度が低下してしまうととも
に、消費電流が多くなるという問題が生じる（基板バイ
アス発生回路については、例えば特開昭５５−１３５６
６号公報参照）。

〔発明の目的〕

この発生の目的は、高集積度と低消費電力化を図った半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、発
振パルスを整流して基板バックバイアス電圧を形成する
第１，第２の整流回路を設けておいて、チップ非選択期
間に上記一方の整流回路の動作を停止させることによっ
て、それぞれの動作モードに見合った電流供給能力を持
つ基板バイアス電圧を形成するものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、各回路ブロックは、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成され、
例えば、端子Ｄ０〜Ｄ７，Ａ０〜Ａ１４，▲▼，▲
▼，▲▼及びＶcc，Ｖssは、その外部端子
とされ、端子Ｖcc，Ｖssには図示しない適当な外部電源
装置から給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、記憶用キャパシタとアドレス選択用ＭＯＳＦＥ
Ｔで構成された１ＭＯＳ型メモリセルがマトリックス状
に配置されて構成されている。この実施例では、図示し
ないが、上記メモリセルは一対の平行に配置された相補
データ線Ｄ，のいずれか一方に、その入出力ノードが
結合されたいわゆる２交点方式で配置される。

回路記号ＰＣ１で示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφpcrを受けて、
相補データ線Ｄ，を短絡して、それぞれのデータＤ，
をＶcc／２にプリチャージするＭＯＳＦＥＴ（図示せ
ず）により構成される。

回路記号ＳＡで示されているのは、センスアンプであ
り、特に制限されないが、電源電圧Ｖccと回路の接地電
位ＶssにそれぞれパワースイッチＭＯＳＦＥＴが設けら
れたＣＭＯＳ（相補型ＭＯＳ）ラッチ回路（図示ぜす）
で構成され、その一対の入出力ノードは、上記相補デー
タ線Ｄ，に結合されている。タイミングパルスφpa
は、上記パワースイッチＭＯＳＦＥＴを制御するための
ものである。図示しないパワースイッチＭＯＳＦＥＴ
は、プリチャージ直前にオフ状態にされ、相補データ線
Ｄ，がフローティング状態でＶcc，Ｖssレベルを保持
させる。そして、上記プリチャージＭＯＳＦＥＴのオン
状態により上記相補線Ｄ，がプリチャージされる。

回路記号Ｃ−ＳＷで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子Ａ０〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａ０〜ａ８，
０〜８を形成する。なお、以後の説明及び図面では、
一対の内部相補アドレス信号、例えばａ０，０を内部
相補アドレス信号ａ０と表すことにする。したがって、
上記内部相補アドレス信号ａ０〜ａ８，０〜８は、
内部相補アドレスａ０〜ａａと表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムドレス
バッファであり、外部端子Ａ９〜Ａ１４からの外部アド
レス信号を受けて、内部相補アドレス信号ａ９〜ａ１
４，９〜１４を形成する。なお、上記した内部相補
アドレス信号の表し方に従って、図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１４，９〜
１４を内部相補アドレス信号ａ９〜ａ１４と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号ａ０〜ａ８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φｘに同期して、Ｍ
−ＡＲＹに伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号ａ９〜ａ１４
を受けて、Ｍ−ＡＲＹのデータ線選択信号を形成する。
このデータ線選択信号は、データ線選択タイミング信号
φｙに同期して、カラムスイッチＣ−ＳＷに伝えられ
る。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφpcdを受けて共通相補データ線を短絡
する上記データ線のプリチージ回路ＰＣ１と同様なＭＯ
ＳＦＥＴにより構成されている。

回路記号ＭＡで示されているのは、メインアンプであ
り、上記センスアンプＳＡと同様な回路構成とされる。
タイミングパルスφmaは、そのパワースイッチＭＯＳＦ
ＥＴ（図示ぜず）を制御するためのものである。

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、読み出しタイミング信号rwにより、メイン
アンプＭＡからの読み出しデータを外部端子Ｄ０〜Ｄ７
にそれぞれ送出する。なお、書込み時には、そのロウレ
ベルによってこのデータ出力バッファＤＯＢは、不動作
状態（出力ハイインピーダンス）にされる。

回路信号ＤＩＢで示されているのは、データ入力バッフ
ァであり、書込みタイミング信号φrwにより、外部端子
Ｄ０〜Ｄ７からの書込みデータを共通相補データ線に伝
える。なお、読み出し時には、そのロウレベルによりこ
のデータ入力バッファＤＩＢは不動作状態にされる。

上記各種タイミング信号は、次の各回路ブロックにより
形成される。

回路信号ＲＡＴＤで示されているのは、特に制限されな
いが、アドレス信号ａ０〜ａ８（又は０〜８）を受
けて、その立ち上がり又は立ち下がりのエッジを検出す
るアドレス信号変化検出回路である。回路信号ＣＡＴＤ
で示されているのは、特に制限されないが、アドレス信
号ａ９〜ａ１４（又は９〜１４）を受けて、その立
ち上がり又は立ち下がりのエッジを検出するアドレス信
号変化検出回路である。上記アドレス信号変化検出回路
ＲＡＴＤは、特に制限されないが、アドレス信号ａ０〜
ａ８と、その遅延信号とをそれぞれ受ける排他的論理和
回路と、これらの排他的論理和回路の出力信号を受ける
論理和回路とによって構成される。すなわち、アドレス
信号とそのアドレス信号の遅延信号とを受ける排他的回
路が各アドレス信号に対して設けられている。この場合
９個の排他的論理和回路が設けられており、この９個の
排他的論理和回路の出力信号が論理和回路に入力されて
いる。このアドレス信号変化検出回路ＲＡＴＤは、アド
レス信号ａ０〜ａ８のうちいずれかが変化すると、その
変化タイミングに同期したエッジ検出パルスφｒを形成
する。

上記アドレス信号変化検出回路ＣＡＴＤは、上記アドレ
ス信号変化検出回路ＲＡＴＤと同様な構成にされてい
る。すなわち、アドレス信号ａ９〜ａ１４と、その遅延
信号とをそれぞれ受ける排他的論理和回路と、これらの
排他的論理和回路の出力信号を受ける論理和回路とによ
って構成されている。このアドレス信号変化検出回路Ｃ
ＡＴＤは、上記アドレス信号変化検出回路ＲＡＴＤと同
様に、アドレス信号ａ９〜ａ１４のうちいずれかが変化
したとき、その変化タイミングに同期したエッジ検出パ
ルスφｃを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。このタイミング発生回路は、エッジ検出
パルスφｒ，φｃの他、外部端子から供給されるライト
イネーブル信号▲▼，チップ選択信号▲▼を受
けて、上記一連のタイミングパルスを形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号（図示せず）に従って、上記アドレスバッファＲ−
ＡＤＢで形成された内部相補アドレス信号ａ０〜ａ８
と、上記自動リフレッシュ回路ＲＥＦで形成された内部
相補アドレス信号ａ０〜ａ８とを選択的に上記デコーダ
Ｒ−ＤＣＲに伝える。

回路信号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、リフレッシュアドレスカウンタ，タイマー
等を含んでおり、外部端子からのリフレッシュ信号▲
▼をロウレベルにすることにより起動される。す
なわち、チップ選択信号▲▼がハイレベルのときに
リフレッシュ信号▲▼をロウレベルにすると自
動リフレッシュ回路ＲＥＦは、切り換え制御信号を形成
してマルチプレクサＭＰＸを切り換えて、内蔵のリフレ
ッシュアドレスカウンタからの内部アドレス信号をロウ
デコーダＲ−ＤＣＲに伝えて一本のワード線選択による
リフレッシュ動作（オートリフレッシュ）を行う。ま
た、リフレッシュ信号▲▼をロウレベルにしつ
づけるとタイマーが動作して、一定時間毎にリフレッシ
ュアドレスカウンタが歩進させられて、この間連続的な
リフレッシュ動作（セルフリフレッシュ）を行う。

回路信号Ｖbb−Ｇで示されているのは、基板バイアス発
生回路である。

第２図には、上記基板バイアス発生回路Ｖbb−Ｇの一実
施例の回路図が示されている。同図の各回路素子は、公
知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術によ
って、上記第１図に示した他の回路ブロックとともに１
個の単結晶シリコンのような半導体基板上において形成
される。以下の説明において、特に説明しない場合、Ｍ
ＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴである。なお、
同図において、ソース・ドレイン間に直線が付加された
ＭＯＳＦＥＴはＰチャネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャネルＭＯＳＦ
ＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャネルＭＯＳＦＥＴは、上記半導体基板
表面に形成されたＮ型ウェル領域に形成される。これに
よって、半導体基板は、その上に形成された複数のＮチ
ャンネルＭＯＳＦＥＴの共通の基板ゲートを構成する。
Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭ
ＯＳＦＥＴの基体ゲートを構成する。ＰチャンネルＭＯ
ＳＦＥＴの基板ゲートすなわちＮ型ウェル領域は、第１
図の電源端子Ｖccに結合される。

第１図において、基板バックバイアス電圧発生回路Ｖbb
−Ｇは、集積回路の外部端子を構成する電源端子Ｖccと
基準電位端子もしくはアース端子との間に加えられる＋
５Ｖのような正電源電圧に応答して、半導体基板に供給
すべき負のバックバイアス電圧Ｖbbを発生する。これに
よって、ＮチャンネルＭＯＳＦＥＴの基板ゲートにバッ
クバイアス電圧が加えられることになる。

発振回路ＯＳＣによって形成された出力パルスは、一方
において縦列形態のＣＭＯＳインバータ回路ＩＶ５，Ｉ
Ｖ６を通してキャパシタＣ３の一方の電極に接続され
る。このキャパシタＣ３の他方の電極と回路の接地電位
点との交には、ダイオード形態のＭＯＳＦＥＴＱ１２が
設けられる。また、このキャパシタＣ３の他方の電極
と、基板と間には、ダイオード形態のＭＯＳＦＥＴＱ１
３が設けられる。この基板と回路の接地電位点との間に
は、寄生容量Ｃｏが構成される。上記ダイオード形態の
ＭＯＳＦＥＴＱ１２は、発振出力パルスがハイレベル
（電源電圧Ｖcc）のときオン状態となり、キャパシタＣ
３へのプリチャージが行われる。そして、発振出力パル
スがロウレベル（回路の接地電位）とき、キャパシタＣ
３の他方の電極は、−（Ｖcc−Ｖth）の負電位となる。
ここで、ＶthはＭＯＫＦＥＴＱ１２のしきい値で電圧で
ある。この負電位によりダイオード形態のＭＯＳＦＥＴ
Ｑ１３がオン状態になって、上記寄生容量Ｃｏに負電位
を伝えることにより、−Ｖbbの基板バックバイアス電圧
を形成する。

この実施例では、上記キャパシタＣ３の容量値は、上記
半導体記憶装置が非選択時の基板に流れるリーク電流を
補うだけの微少な電流供給能力しか持たない比較的小さ
な容量値にされる。

このような整流回路のみでは、書込み又は読み出し時に
各回路ブロックが一斉に動作を開始することによって生
じる基板電流により上記基板バックバイアス電圧−Ｖbb
が絶対値的に小さくなってしまう。

そこで、チップ選択信号ＣＳに従って動作状態にされる
整流回路が新たに付加するものである。すなわち、上記
発振回路ＯＳＣの発振パルスは、他方において、ノア
（ＮＯＲ）ゲート回路ＮＯＲとＣＭＯＳインバータ回路
ＩＶ４とを通して上記類似のキャパシタＣ２とダイオー
ド形態のＭＯＳＦＥＴＱ１０，Ｑ１１とからなる整流回
路に供給される。この整流回路のキャパシタＣ２は、書
込み又は読み出し動作時に各回路ブロックが一斉に動作
状態になることによって生じる基板電流に見合った電流
供給能力を持つような比較的大きな容量値に設定され
る。このような整流回路をダイナミック型ＲＡＭの動作
モードに応じて選択的に動作させるため、上記ノアゲー
ト回路ＮＯＲには、次の制御回路によって形成された制
御信号Ｃが供給される。

ＰチャンネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャンネルＭ
ＯＳＦＥＴＱ２，Ｑ４とで構成された２つのＭＯＳイン
バータ回路の入力端子と出力端子とが交差結線されて、
ラッチ回路が形成される。このラッチ回路を電源投入直
後に一方のレベルに安定させるため、上記ＭＯＳＦＥＴ
Ｑ１，Ｑ２からなるＣＭＯＳインバータ回路の入力端子
と回路と接地電位点との間にキャパシタＣ１が設けられ
る。これによって、電源投入時には上記インバータ回路
（Ｑ１，Ｑ２）の入力容量値が大きくされるのでそのプ
リチャージ動作が遅れる。したがって、ラッチ回路を構
成するインバータ回路（Ｑ１，Ｑ２）の出力がハイレベ
ル（Ｖcc）に、インバータ回路（Ｑ３，Ｑ４）の出力Ｎ
１がロウレベル（Ｖss）に安定させられる。なお、上記
キャパシタＣ１には、チップ選択信号ＣＳを受けるＮチ
ャンネルＭＯＳＦＥＴＱ５によりチャージ電流が供給さ
れる。これにより、このラッチ回路は、チップ選択信号
ＣＳのハイレベルによって、反転させられる。

このラッチ回路の出力信号Ｎ１は、上記同様なＣＭＯＳ
インバータ回路ＩＶ１を通して、ノアゲート回路の一方
の入力端子に供給される。すなわち、このノアゲート回
路は、直列形態のＰチャンネルＭＯＳＦＥＴＱ６，Ｑ７
と、並列形態のＮチャンネルＭＯＳＦＥＴＱ８，ＱＱ９
とが直列接続されて構成され、上記ＰチャンネルＭＯＳ
ＦＥＴＱ６とＮチャンネルＭＯＳＦＥＴＱ８のゲートが
共通接続されて上記一方の入力端子とされる。また、上
記ＰチャンネルＭＯＳＦＥＴＱ７とＮチャンネルＭＯＳ
ＦＥＴＱ９のゲートが共通接続されて構成された他方の
入力端子には、チップ選択信号ＣＳが供給される。

このノアゲート回路の出力信号は、縦列形態にされたＣ
ＭＯＳインバータ回路ＩＶ２，ＩＶ３を通して上記制御
信号Ｃとして上記ノアゲート回路ＮＯＲの他方の入力端
子に供給される。

この実施例回路の動作を次に説明する。

電源投入直後には、上記ラッチ回路の出力信号Ｎ１がロ
ウレベルにされるので、インバータ回路ＩＶ１の出力信
号がハイレベル（論理“１”）にされる。これによっ
て、ＮチャンネルＭＯＳＦＥＴＱ８がオン状態にされる
ので、上記チップ選択信号ＣＳに無関係にノアゲート回
路の出力信号をロウレベル（論理“０”）にする。この
ため、上記制御信号Ｃも論理“０”になるため、ノアゲ
ート回路ＮＯＲが開き、発振パルスを整流回路に伝え
る。これにより、電源投入直後には、２つの整流回路の
動作によって基板バックバイアス電圧−Ｖbbが形成され
るので、比較的早く所定のレベルに安定する。

次に、チップ選択信号ＣＳがハイレベルにされるチップ
選択状態、言い換えるならば、最初の書込み又は読み出
し動作が行われると、上記ラッチ回路が反転して、その
出力信号Ｎ１をハイレベルにする。しかしながら、ノア
ゲート回路に供給されるチップ選択信号ＣＳのハイレベ
ルによって、制御信号Ｃはロウレベルのままされる。こ
の後、チップ選択信号ＣＳがロウレベルにされるチップ
非選択状態では、上記ラッチ回路の出力信号Ｎ１のハイ
レベルとチップ選択信号ＣＳのロウレベルとによりノア
ゲート回路のＰチャンネルＭＯＳＦＥＴＱ６，Ｑ７が共
にオン状態にされるので、その出力信号（制御信号Ｃ）
をハイレベル（論理“１”）にする。このため、ノアゲ
ート回路ＮＯＲが閉じてしまうので、言い換えるなら
ば、発振パルスに無関係にその出力をロウレベルにす
る。これにより、キャパシタＣ２とダイオード形態のＭ
ＯＳＦＥＴＱ１０，Ｑ１１からなる整流回路が動作を停
止させられるものとなる。

〔効果〕

(1)発振回路で形成したパルスにより常時動作し、非選
択時におけるリーク電流を補うだけの小さな電流能力し
か持たない整流回路と、チップ選択状態のときに動作状
態になり、上記パルスにより比較的大きな電流能力を持
つ整流回路によりその動作において消費される基板電流
を形成することによって、それぞれの動作モードに応じ
て必要な電流供給能力の設定を行うことができるという
効果が得られる。

(2)上記(1)により、基板バイアス発生回路の低消費電力
化を達成できるという効果が得られる。

(3)電源投入時に一方のレベルに安定するラッチ回路に
より、２つの整流回路を動作状態とすることによって、
電源投入時における基板バックバイアス電圧の立ち上が
りを早くすることができるという効果が得られる。

(4)上記(1)により、ほゞ必要最小な電流供給能力を持つ
ようなキャパシタＣ２，Ｃ３を用いるものであるので、
集積度の向上を図ることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ストローブ信
号に同期してアドレス信号を共通の端子から多重化して
入力するアドレスマルチ方式のダイナミック型ＲＡＭに
あっては、そのアドレスストローブ信号▲▼，▲
▼により基板バックバイアス電圧を形成する整流
回路を動作状態にさせるものであってもよい。

〔利用分野〕

この発明は、基板バイアス発生回路を内蔵する半導体集
積回路装置、例えば、上記のようなダイナミック型ＲＡ
Ｍ、スタティック型ＲＡＭのような半導体記憶装置の
他、実質的なチップ選択信号によって、内部回路が動作
状態にされる各種半導体集積回路装置に広く適用するこ
とができるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その基板バイアス発生回路の一実施例を示す
回路図である。 Ｍ−ＡＲＹ……メモリアレイ，ＰＣ１……プリチャージ
回路，ＳＡ……センスアンプ，Ｒ−ＡＤＢ……ロウアド
レスバッファ，Ｃ−ＳＷ……カラムスイッチ，Ｃ−ＡＤ
Ｂ……カラムアドレスバッファ，Ｒ−ＤＣＲ……ロウア
ドレスデコーダ，Ｃ−ＤＣＲ……カラムアドレスデコー
ダ，ＰＣ２……プリチャージ回路，ＭＡ……メインアン
プ，ＲＡＴＤ，ＣＡＴＤ……アドレス信号変化検出回
路，ＴＧ……タイミング発生回路，ＲＥＦ……自動リフ
レッシュ回路，ＤＯＢ……データ出力バッファ，ＤＩＢ
……データ入力バッファ，ＭＰＸ……マルチプレクサ，
Ｖbb−Ｇ……基板バイアス回路，ＯＳＣ……発振回路，
ＩＶ１〜ＩＶ６……インバータ回路、ＮＯＲ……ノアゲ
ート回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−45158（ＪＰ，Ａ) 特開 昭58−105563（ＪＰ，Ａ) 特開 昭58−9352（ＪＰ，Ａ) 特開 昭57−85253（ＪＰ，Ａ) 実開 昭56−99865（ＪＰ，Ｕ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリアレイと、発振パルスを形成する発
   振回路と、発振パルスを整流して電源電圧を形成する第
   １整流回路及び第２整流回路と、チップ非選択期間に上
   記第１整流回路の動作を停止させる制御回路とを有し、
   上記第１の整流回路は第１キャパシタとダイオード形態
   の複数のＭＯＳＦＥＴとを有するとともに、上記第２の
   整流回路は第２キャパシタとダイオード形態の複数のＭ
   ＯＳＦＥＴとを有し、チップ非選択期間でも上記第２整
   流回路は動作状態にされ、メモリを起動するための信号
   が上記制御回路に入力されたとき上記第１整流回路が動
   作状態にされることを特徴とする半導体集積回路装置。
2. 【請求項２】上記第１キャパシタはチップが動作状態に
   なることによって生じる基板電流に見合った電流供給能
   力をもつような大きな容量値を有するとともに、上記第
   ２キャパシタはチップ非選択時の基板に流れるリーク電
   流を補うだけの微少な電流供給能力をもつような小さな
   容量値を有することを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。