JPS58105563A - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
- Publication number
- JPS58105563A JPS58105563A JP56204658A JP20465881A JPS58105563A JP S58105563 A JPS58105563 A JP S58105563A JP 56204658 A JP56204658 A JP 56204658A JP 20465881 A JP20465881 A JP 20465881A JP S58105563 A JPS58105563 A JP S58105563A
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- JP
- Japan
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- cas
- substrate bias
- ras
- ram
- self
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Logic Circuits (AREA)
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- Semiconductor Memories (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はアドレスマルチプレックス型ダイナミックM
O8RAMにおける基板バイアス発生回路に関するもの
である。
O8RAMにおける基板バイアス発生回路に関するもの
である。
従来、この種の装置として第1図に示すものがあった。
ここで0)はコンデンサであり、自励発振器(1−の出
力がその片側のt#Lに接続されてφる。
力がその片側のt#Lに接続されてφる。
(匂は基板バイアス発生回路の出力端、(3)はMOS
トランジスタで、そのドレイン電極、及び、ゲート電極
捻出力端(乃に接続されておシ、tた、そのソース電極
は、コンデンサの他方の電極(4)に接続されている。
トランジスタで、そのドレイン電極、及び、ゲート電極
捻出力端(乃に接続されておシ、tた、そのソース電極
は、コンデンサの他方の電極(4)に接続されている。
(6)はMOS)ヲンジスタでそのドレイン電極、及び
、ゲート電極は、電極+4) [51に接続され、また
、そのソース電極は接地されている。
、ゲート電極は、電極+4) [51に接続され、また
、そのソース電極は接地されている。
自励発振器r1υの一例と、しては、第2図に示したよ
うな奇数偵のインバータt−v リアμに接続したリン
グ・オシレータが用いられる。また、第2図に示した例
では、その出力の振巾は、電極電圧をVCC%基板バイ
アス発生回路を構成する八108 )ヲンジスタのしき
い値電圧を7丁とするとs Vcc−V−rV)である
のに対しS vcδまででるように出力バッファ回路を
設ける場合やED構成にする場合もある0次に第1図と
、第1図の回路の各ノードの電位変化を示した第3図を
用いて、基板バイアス発生回路の動作について説明する
。
うな奇数偵のインバータt−v リアμに接続したリン
グ・オシレータが用いられる。また、第2図に示した例
では、その出力の振巾は、電極電圧をVCC%基板バイ
アス発生回路を構成する八108 )ヲンジスタのしき
い値電圧を7丁とするとs Vcc−V−rV)である
のに対しS vcδまででるように出力バッファ回路を
設ける場合やED構成にする場合もある0次に第1図と
、第1図の回路の各ノードの電位変化を示した第3図を
用いて、基板バイアス発生回路の動作について説明する
。
今、自励発振器叫がOvからVζCO振巾で発振してい
るとする。この時、コンデンサ(1)の容量結合でノー
ド14)の電位も変化する0、この場合、ノード(4)
の電位がトランジスタ(6)のしきい値電圧(Vt )
以上になろうとすると一、トランジスタ(6)が導通し
、ノード(4)のHレベルはv憎にクランプされる。
るとする。この時、コンデンサ(1)の容量結合でノー
ド14)の電位も変化する0、この場合、ノード(4)
の電位がトランジスタ(6)のしきい値電圧(Vt )
以上になろうとすると一、トランジスタ(6)が導通し
、ノード(4)のHレベルはv憎にクランプされる。
従ってノード(4)はこの電位から* −Vccy)だ
け負方向に変化するために、ノード(4)の最低電圧は
Vf−vcdv)になる、従って、基板バイアス発生回
路の出力端(紛は、ノード(4)より、トランジスタ(
3)のしきい値Vfだけ高い電圧にまでなり、最終的に
は、zVt−Vcdl/) になる。
け負方向に変化するために、ノード(4)の最低電圧は
Vf−vcdv)になる、従って、基板バイアス発生回
路の出力端(紛は、ノード(4)より、トランジスタ(
3)のしきい値Vfだけ高い電圧にまでなり、最終的に
は、zVt−Vcdl/) になる。
一方、基板バイアス発生回路の出力端(匂がOvのとき
のトランジスタ0)を流れるチャージ・ポンプ電流1は
。
のトランジスタ0)を流れるチャージ・ポンプ電流1は
。
i=f @C−V−(1) 式
%式%
ここでfは自励発振器−の発振周波数、Cはコンデンサ
α)の容量、■は自励発損器叫の出力振巾である。
α)の容量、■は自励発損器叫の出力振巾である。
従って、チャージボンデ電流it増やそうとす・れば、
自励発振器11αの発振周波数を高くするか、出力振巾
を大きくするか、コンデンサの容量を太きらの方法では
第2図に示した自励発振器のインバータの1段当りのス
イッチング速度を速くしたり。
自励発振器11αの発振周波数を高くするか、出力振巾
を大きくするか、コンデンサの容量を太きらの方法では
第2図に示した自励発振器のインバータの1段当りのス
イッチング速度を速くしたり。
またコンデンサ負荷を駆動する能力を高めることが必要
で、このために、自励発振器で消費される電力を大きく
しなければならない。
で、このために、自励発振器で消費される電力を大きく
しなければならない。
一方、近来、MOS)サンジスタの微小化が進むにつれ
、MOS)ランジスタのドレイン近傍の高電界領域で発
生する正孔の基板への拡散により生じる基板電流が増大
し、これによって基板バイアス電圧の低下が大きな問題
となっている。しかしながら、従来の基板バイアス発生
回路は以上のように構成されているので、チャージポン
プ電流をふやすためには自励発振器で消費される電力を
ふやさなければならない一方、特に、ダイナミックRA
M等では、待機時消費電力をなるべく少なくしなければ
ならない丸めに、この様な方法では限度があった。
、MOS)ランジスタのドレイン近傍の高電界領域で発
生する正孔の基板への拡散により生じる基板電流が増大
し、これによって基板バイアス電圧の低下が大きな問題
となっている。しかしながら、従来の基板バイアス発生
回路は以上のように構成されているので、チャージポン
プ電流をふやすためには自励発振器で消費される電力を
ふやさなければならない一方、特に、ダイナミックRA
M等では、待機時消費電力をなるべく少なくしなければ
ならない丸めに、この様な方法では限度があった。
この発明は上記のようなものの欠点を除去するためにな
されたもので、自動発振器の他に、外部からRAMに与
えられる外部TI A S (Row Address
Stoben号、及び外部CA S (Column
AddressStrobe)信号に同期・した内部R
AS、及び内部CAS信号によって、それぞれコンデン
サと整流素子から成る回路を個々に駆動することにより
、RAMの待機時消費電力を小さくシ、かつ、動作時に
は、大きなチャージポンプ電流を得られる基板バイアス
発生回路を提供する仁とを目的としている。
されたもので、自動発振器の他に、外部からRAMに与
えられる外部TI A S (Row Address
Stoben号、及び外部CA S (Column
AddressStrobe)信号に同期・した内部R
AS、及び内部CAS信号によって、それぞれコンデン
サと整流素子から成る回路を個々に駆動することにより
、RAMの待機時消費電力を小さくシ、かつ、動作時に
は、大きなチャージポンプ電流を得られる基板バイアス
発生回路を提供する仁とを目的としている。
以下、この発明の一実施例を第4図により説明する。第
4−図において、自動発振#叫は、従来のものと同一で
ある。tた、RASバッファ回路(財)は、外部RAS
信号(Ext、RAS )に同期して、RAM内部で使
用される種々のクロックを発生するためのもので、CA
Sバッファ回路翰は、外部CAS信号(Ext、 CA
S )に同期して発生される。RAM内部で使用される
種々のクリックを発生するためのものである。 (1
01)(108)(113)はコンーデンサで(102
)は本発明における基板バイアス発生回路の出−力端子
であるga (103)s(10B)はMOS)フン
ジスタで整流回路を形成している@ (106)s(
i07)のMOS)ランジスタで構成されるバッファ回
路は、その各々のゲートにRASバッファ回路−で発生
される、EXt、RASと同位相のRAS信号、及び、
逆位相のRAS信号が入力されている。またその出力は
コンデンサ(108)の一方の電極に接続サレ%を九、
コンデンサ(108)の他方の電極性。
4−図において、自動発振#叫は、従来のものと同一で
ある。tた、RASバッファ回路(財)は、外部RAS
信号(Ext、RAS )に同期して、RAM内部で使
用される種々のクロックを発生するためのもので、CA
Sバッファ回路翰は、外部CAS信号(Ext、 CA
S )に同期して発生される。RAM内部で使用される
種々のクリックを発生するためのものである。 (1
01)(108)(113)はコンーデンサで(102
)は本発明における基板バイアス発生回路の出−力端子
であるga (103)s(10B)はMOS)フン
ジスタで整流回路を形成している@ (106)s(
i07)のMOS)ランジスタで構成されるバッファ回
路は、その各々のゲートにRASバッファ回路−で発生
される、EXt、RASと同位相のRAS信号、及び、
逆位相のRAS信号が入力されている。またその出力は
コンデンサ(108)の一方の電極に接続サレ%を九、
コンデンサ(108)の他方の電極性。
MOS)ツンジスタ(109)、(110)で構成され
る整流回路に接続されている。 (111)、(11
2)のMOSトランジスタで構成されるバッファ回路は
、その各々のゲートに%CASバッファ回路−で発生さ
れるE)(t、 CASと同位相のCAS信号、及び、
逆位相のCAS信号が入力されている。また、その出カ
バコンデンサ(113)の一方の電極に接続され。
る整流回路に接続されている。 (111)、(11
2)のMOSトランジスタで構成されるバッファ回路は
、その各々のゲートに%CASバッファ回路−で発生さ
れるE)(t、 CASと同位相のCAS信号、及び、
逆位相のCAS信号が入力されている。また、その出カ
バコンデンサ(113)の一方の電極に接続され。
また、コンデンサ(113)の他方の電極は、MOS)
ランジスタ(114)、(111s)で構成される整流
回路に接続されている。
ランジスタ(114)、(111s)で構成される整流
回路に接続されている。
次に1本発明の基板バイアス発生装置の動作について第
5図を用いて説明する* Ex t、RAS # Ex
L CASが図のように入力されたとする。自励発振器
−の出力φは、これらの外部信号に関係なく一定周期で
でている、またRASバッファ回路−で発生さし遅れて
発生している。したがって第4図のMOSトランジスタ
(106)(107)で構成されるバッファ回路の出力
は、第5図のAに示すようになる。又、同様に、CAS
系の信号が入力される%MO8)ランジスタ(111)
(112)で構成されるバッファ回路の出力は第5図の
Bに示したようになる。従って基板バイアス発生回路の
出力端(102)を流れる事のできる電流1は、自動発
振回路の出力により駆動されるコンデンサと整流回路と
によって発生されるチャージポンプ電流11と、RAS
系の信号によって駆動されるコンデンサと野流回路とに
よって発生されるチャージポンプ電流i、と、CAS系
の信号によって駆動されるコンデンサと整流回路とによ
って発生されるチャージポンプ電流1.との和になり、
大きなチャージポンプ電流が得ることができる。
5図を用いて説明する* Ex t、RAS # Ex
L CASが図のように入力されたとする。自励発振器
−の出力φは、これらの外部信号に関係なく一定周期で
でている、またRASバッファ回路−で発生さし遅れて
発生している。したがって第4図のMOSトランジスタ
(106)(107)で構成されるバッファ回路の出力
は、第5図のAに示すようになる。又、同様に、CAS
系の信号が入力される%MO8)ランジスタ(111)
(112)で構成されるバッファ回路の出力は第5図の
Bに示したようになる。従って基板バイアス発生回路の
出力端(102)を流れる事のできる電流1は、自動発
振回路の出力により駆動されるコンデンサと整流回路と
によって発生されるチャージポンプ電流11と、RAS
系の信号によって駆動されるコンデンサと野流回路とに
よって発生されるチャージポンプ電流i、と、CAS系
の信号によって駆動されるコンデンサと整流回路とによ
って発生されるチャージポンプ電流1.との和になり、
大きなチャージポンプ電流が得ることができる。
一方、ダイナミック型ランダム・アクセス・メモExt
%CASのタイミング関係は、通常RASオンリー、リ
フレッシュ・屹−ドと呼ばれ、Ext、CASヲ@H″
に保ったまま、Ext、 RASを”14’!−IFL
’−+”H”→1ぴと変化させることにより、メモリ
・セ〃のリフレッシュを行なうモードである。この場合
は1本発明によれば、自励発振器によるチャージボンデ
電流11と、RAS系の信号によるチャージ・ポンプ電
流i、の和が全チャージポンプ電流になる。又、第7図
に示したExt、RASとExt%CASのタイミング
関係は、=プM・モード或はベージ・モードと呼ばれs
Ex ts RA Sを@L”に保つ九まま* Ex
t%CA Sを@H″→@L”→@H”→@L”と変
化させることにより高速にデータ読出しが出来るモード
である。この場合は。
%CASのタイミング関係は、通常RASオンリー、リ
フレッシュ・屹−ドと呼ばれ、Ext、CASヲ@H″
に保ったまま、Ext、 RASを”14’!−IFL
’−+”H”→1ぴと変化させることにより、メモリ
・セ〃のリフレッシュを行なうモードである。この場合
は1本発明によれば、自励発振器によるチャージボンデ
電流11と、RAS系の信号によるチャージ・ポンプ電
流i、の和が全チャージポンプ電流になる。又、第7図
に示したExt、RASとExt%CASのタイミング
関係は、=プM・モード或はベージ・モードと呼ばれs
Ex ts RA Sを@L”に保つ九まま* Ex
t%CA Sを@H″→@L”→@H”→@L”と変
化させることにより高速にデータ読出しが出来るモード
である。この場合は。
自励発振器によるチャージポンプ電流1.ト、CAS系
の信号によるチャージ1ポンプ電流l、の和が全チャー
ジポンプ電流になる。
の信号によるチャージ1ポンプ電流l、の和が全チャー
ジポンプ電流になる。
従って1本発明のようにExt%RASおよびExt、
CASの両方の信号に同期した内部信号により、チャー
ジポンプ電流を発生させれば、いかなるRAMの動作モ
ードにおいても大きなチャージポンプ電流が得ることが
できる。
CASの両方の信号に同期した内部信号により、チャー
ジポンプ電流を発生させれば、いかなるRAMの動作モ
ードにおいても大きなチャージポンプ電流が得ることが
できる。
なお、J:、記実施例ではRAS、及びCAS系の信号
で駆動されるチャージポンプ回路が、それぞれ−個づつ
の場合を示したが、半導体デバイス上のおいている所で
、これらの信号線、および、電源線がある所に、それぞ
れ複数個ずつ設けてもよく、この場合はS更に大きなチ
ャージ電流が得られる。また、E記実施例では、RAS
およびCAS系の信号で作られるAおよびBの波形の振
巾はvcc−v−rV)であるが、第4図でのMOS)
?yジスタ(106)(1ヱl)に入力される信号をV
cc+Vt6+Q以とに昇圧してやれは振巾t−Vcc
Q/)にすることができ、この場合も更に大きなチャー
ジポンプ電流が得られる。
で駆動されるチャージポンプ回路が、それぞれ−個づつ
の場合を示したが、半導体デバイス上のおいている所で
、これらの信号線、および、電源線がある所に、それぞ
れ複数個ずつ設けてもよく、この場合はS更に大きなチ
ャージ電流が得られる。また、E記実施例では、RAS
およびCAS系の信号で作られるAおよびBの波形の振
巾はvcc−v−rV)であるが、第4図でのMOS)
?yジスタ(106)(1ヱl)に入力される信号をV
cc+Vt6+Q以とに昇圧してやれは振巾t−Vcc
Q/)にすることができ、この場合も更に大きなチャー
ジポンプ電流が得られる。
以とのように、この発明によれば自励発振器による基板
バイアス発生回路に加えて、 Ext%RAS。
バイアス発生回路に加えて、 Ext%RAS。
およびExt、CAS信号に同期した内部クロックによ
る基板バイアス発生回路を付加するよう構成したので、
RAMの待機時には、消費電力を小さくでき、又%RA
Mの動作時には種々のRAMの動作屹−ドに対応できる
大きなチャージ・ポンプ電流が得られる効果がある。
る基板バイアス発生回路を付加するよう構成したので、
RAMの待機時には、消費電力を小さくでき、又%RA
Mの動作時には種々のRAMの動作屹−ドに対応できる
大きなチャージ・ポンプ電流が得られる効果がある。
第1図は従来の基板バイアス発生回路図、第2図は、そ
の中で使われる自励発振器の回路図、第3図は、基板バ
イアス発生回路の各ノードの電圧波形図、第4図は5本
発明の一実施例による基板バイアス発生回路図、第5図
はメ発明の基板バイアス発生回路の各ノードの電圧波形
図、第6図、第7図は、ダイナミック型RAMの種々の
動作モードを説明するのに用いた。 Ext、RAS及
びExt、 CASのタイミング関係図である。 (1) (101)(108)(113)・・・コンデ
ンサ、(萄151 (103)(102り(106)(
107)(109)(110)(111)(112)(
114)(115)・・・MOS)ランジスタ、nα・
・・自励発振器、−・・・RASバッファ回路、III
−CASバッファ回路。 代理人 葛野信− 第1図 第3図 7−vCC 第5図 Elt、蘭 第6図 第7図 Ext、茄 Ext、で 手続補正書(自発) 特許庁長官殿 1、事件の表示 特願昭16−j+04111s
8号2、発明の名称 基板バイアス発生回路3、
補正をする者 事件との関係 特許出願人 6、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 明細書をつぎのとおり訂正する。
の中で使われる自励発振器の回路図、第3図は、基板バ
イアス発生回路の各ノードの電圧波形図、第4図は5本
発明の一実施例による基板バイアス発生回路図、第5図
はメ発明の基板バイアス発生回路の各ノードの電圧波形
図、第6図、第7図は、ダイナミック型RAMの種々の
動作モードを説明するのに用いた。 Ext、RAS及
びExt、 CASのタイミング関係図である。 (1) (101)(108)(113)・・・コンデ
ンサ、(萄151 (103)(102り(106)(
107)(109)(110)(111)(112)(
114)(115)・・・MOS)ランジスタ、nα・
・・自励発振器、−・・・RASバッファ回路、III
−CASバッファ回路。 代理人 葛野信− 第1図 第3図 7−vCC 第5図 Elt、蘭 第6図 第7図 Ext、茄 Ext、で 手続補正書(自発) 特許庁長官殿 1、事件の表示 特願昭16−j+04111s
8号2、発明の名称 基板バイアス発生回路3、
補正をする者 事件との関係 特許出願人 6、補正の対象 明細書の発明の詳細な説明の欄 6、補正の内容 明細書をつぎのとおり訂正する。
Claims (1)
- 【特許請求の範囲】 ダイナミック屋ランダム・アクセス・メモリに内蔵され
た基板バイアス発生回路において、自励発振器に加えて
、外部から前記ランダム。アクセス・メモリに与えられ
る外部RAS信号、及び。 外部CAS信号に同期した信号を発生し、これらの信号
を個々、のコンデンサと整流回路とからなるチャージ・
ポンプ回路に、各々独立に入力したことを特徴とする基
板バイアス発生回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56204658A JPS58105563A (ja) | 1981-12-17 | 1981-12-17 | 基板バイアス発生回路 |
US06/439,215 US4455628A (en) | 1981-12-17 | 1982-11-04 | Substrate bias generating circuit |
GB08232181A GB2111336B (en) | 1981-12-17 | 1982-11-11 | Substrate biassing |
DE3244327A DE3244327C2 (de) | 1981-12-17 | 1982-11-30 | Schaltung zum Erzeugen einer Substrat-Vorspannung |
US08/142,931 USRE35141E (en) | 1981-12-17 | 1993-10-29 | Substrate bias generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56204658A JPS58105563A (ja) | 1981-12-17 | 1981-12-17 | 基板バイアス発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58105563A true JPS58105563A (ja) | 1983-06-23 |
JPS632151B2 JPS632151B2 (ja) | 1988-01-18 |
Family
ID=16494137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56204658A Granted JPS58105563A (ja) | 1981-12-17 | 1981-12-17 | 基板バイアス発生回路 |
Country Status (4)
Country | Link |
---|---|
US (2) | US4455628A (ja) |
JP (1) | JPS58105563A (ja) |
DE (1) | DE3244327C2 (ja) |
GB (1) | GB2111336B (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59135697A (ja) * | 1982-09-16 | 1984-08-03 | テキサス・インスツルメンツ・インコ−ポレイテツド | 半導体装置 |
JPS615497A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 半導体集積回路装置 |
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