JPS632151B2 - - Google Patents
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- JPS632151B2 JPS632151B2 JP56204658A JP20465881A JPS632151B2 JP S632151 B2 JPS632151 B2 JP S632151B2 JP 56204658 A JP56204658 A JP 56204658A JP 20465881 A JP20465881 A JP 20465881A JP S632151 B2 JPS632151 B2 JP S632151B2
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- Japan
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- substrate bias
- charge pump
- ext
- self
- generation circuit
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- 239000000758 substrate Substances 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 claims description 18
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Engineering & Computer Science (AREA)
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- Automation & Control Theory (AREA)
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- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
この発明はアドレスマルチプレツクス型ダイナ
ミツクMOS RAMにおける基板バイアス発生回
路に関するものである。
ミツクMOS RAMにおける基板バイアス発生回
路に関するものである。
従来、この種の装置として第１図に示すものが
あつた。ここで１はコンデンサであり、自励発振
器１０の出力がその片側の電極に接続されてい
る。２は基板バイアス発生回路の出力端、３は
MOSトランジスタで、そのドレイン電極、及び、
ゲート電極は出力端２接続されており、また、そ
のソース電極は、コンデンサの他方の電極４に接
続されている。５はMOSトランジスタでそのド
レイン電極、及び、ゲート電極は、電極４に接続
され、また、そのソース電極は接地されている。
自励発振器１０の一例としては、第２図に示した
ような奇数個のインバータをシリアル接続したリ
ング・オシレータが用いられる。また、第２図に
示した例では、その出力の振巾は、電極電圧を
Vcc、基板バイアス発生回路を構成するMOSトラ
ンジスタのしきい値電圧をVTとすると、Vcc―VT
（Ｖ）であるのに対し、Vcc（Ｖ）まででるように
出力バツフア回路を設ける場合やED構成にする
場合もある。次に第１図と、第１図の回路の各ノ
ードの電位変化を示した第３図を用いて、基板バ
イアス発生回路の動作について説明する。
あつた。ここで１はコンデンサであり、自励発振
器１０の出力がその片側の電極に接続されてい
る。２は基板バイアス発生回路の出力端、３は
MOSトランジスタで、そのドレイン電極、及び、
ゲート電極は出力端２接続されており、また、そ
のソース電極は、コンデンサの他方の電極４に接
続されている。５はMOSトランジスタでそのド
レイン電極、及び、ゲート電極は、電極４に接続
され、また、そのソース電極は接地されている。
自励発振器１０の一例としては、第２図に示した
ような奇数個のインバータをシリアル接続したリ
ング・オシレータが用いられる。また、第２図に
示した例では、その出力の振巾は、電極電圧を
Vcc、基板バイアス発生回路を構成するMOSトラ
ンジスタのしきい値電圧をVTとすると、Vcc―VT
（Ｖ）であるのに対し、Vcc（Ｖ）まででるように
出力バツフア回路を設ける場合やED構成にする
場合もある。次に第１図と、第１図の回路の各ノ
ードの電位変化を示した第３図を用いて、基板バ
イアス発生回路の動作について説明する。
今、自励発振器１０がOVからVccの振巾で発
振しているとする。この時、コンデンサ１の容量
結合でノード４の電位も変化する。この場合、ノ
ード４の電位がトランジスタ５のしきい値電圧
（VT）以上になろうとすると、トランジスタ５が
導通し、ノード４のＨレベルはVT（Ｖ）にクラン
プされる。従つてノード４はここの電位から、―
Vcc（Ｖ）だけ負方向に変化するために、ノード４
の最低電圧はVT―Vcc（Ｖ）になる。従つて、基
板バイアス発生回路の出力端２は、ノード４よ
り、トランジスタ３のしきい値VTだけ高い電圧
にまでなり、最終的には、2VT―Vcc（Ｖ）にな
る。
振しているとする。この時、コンデンサ１の容量
結合でノード４の電位も変化する。この場合、ノ
ード４の電位がトランジスタ５のしきい値電圧
（VT）以上になろうとすると、トランジスタ５が
導通し、ノード４のＨレベルはVT（Ｖ）にクラン
プされる。従つてノード４はここの電位から、―
Vcc（Ｖ）だけ負方向に変化するために、ノード４
の最低電圧はVT―Vcc（Ｖ）になる。従つて、基
板バイアス発生回路の出力端２は、ノード４よ
り、トランジスタ３のしきい値VTだけ高い電圧
にまでなり、最終的には、2VT―Vcc（Ｖ）にな
る。
一方、基板バイアス発生回路の出力端２がOV
のときのトランジスタ３を流れるチヤージ・ポン
プ電流ｉは、 ｉ＝ｆ・Ｃ・Ｖ―(1)式 で与えられる。
のときのトランジスタ３を流れるチヤージ・ポン
プ電流ｉは、 ｉ＝ｆ・Ｃ・Ｖ―(1)式 で与えられる。
ここでｆは自励発振器１０の発振周波数、Ｃは
コンデンサ１の容量、Ｖは自励発振器１０の出力
振巾である。
コンデンサ１の容量、Ｖは自励発振器１０の出力
振巾である。
従つて、チヤージポンプ電流ｉを増やそうとす
れば、自励発振器１０の発振周波数を高くする
か、出力振巾を大きくするか、コンデンサの容量
を大きくすればよいことがわかる。しかしなが
ら、これらの方法では第２図に示した自励発振器
のインバータの１段当りのスイツチング速度を速
くしたり、またコンデンサ負荷を駆動する能力を
高めることが必要で、このために、自励発振器で
消費される電力を大きくしなければならない。
れば、自励発振器１０の発振周波数を高くする
か、出力振巾を大きくするか、コンデンサの容量
を大きくすればよいことがわかる。しかしなが
ら、これらの方法では第２図に示した自励発振器
のインバータの１段当りのスイツチング速度を速
くしたり、またコンデンサ負荷を駆動する能力を
高めることが必要で、このために、自励発振器で
消費される電力を大きくしなければならない。
一方、近来、MOSトランジスタの微小化が進
むにつれ、MOSトランジスタのドレイン近傍の
高電界領域で発生する正孔の基板への拡散により
生じる基板電流が増大し、これによつて基板バイ
アス電圧の低下が大きな問題となつている。しか
しながら、従来の基板バイアス発生回路は以上の
ように構成されているので、チヤージポンプ電流
をふやすためには自励発振器で消費される電力を
ふやさなければならない一方、特に、ダイナミツ
クRAM等では、待機時消費電力をなるべく少な
くしなければならないために、この様な方法では
限度があつた。
むにつれ、MOSトランジスタのドレイン近傍の
高電界領域で発生する正孔の基板への拡散により
生じる基板電流が増大し、これによつて基板バイ
アス電圧の低下が大きな問題となつている。しか
しながら、従来の基板バイアス発生回路は以上の
ように構成されているので、チヤージポンプ電流
をふやすためには自励発振器で消費される電力を
ふやさなければならない一方、特に、ダイナミツ
クRAM等では、待機時消費電力をなるべく少な
くしなければならないために、この様な方法では
限度があつた。
この発明は上記のようなものの欠点を除去する
ためになされたもので、自励発振器の他に、外部
からRAMに与えられる外部（Row
Address Stobe）信号、及び外部（Column
Address Strobe）信号に同期した内部、及
び内部信号によつて、それぞれコンデンサ
と整流素子から成る回路を個々に駆動することに
より、RAMの待機時消費電力を小さくし、か
つ、動作時には、大きなチヤージポンプ電流を得
られる基板バイアス発生回路を提供することを目
的としている。
ためになされたもので、自励発振器の他に、外部
からRAMに与えられる外部（Row
Address Stobe）信号、及び外部（Column
Address Strobe）信号に同期した内部、及
び内部信号によつて、それぞれコンデンサ
と整流素子から成る回路を個々に駆動することに
より、RAMの待機時消費電力を小さくし、か
つ、動作時には、大きなチヤージポンプ電流を得
られる基板バイアス発生回路を提供することを目
的としている。
以下、この発明の一実施例を第４図により説明
する。第４図において、自励発振器１０は、従来
のものと同一である。また、バツフア回路
２０は、外部信号（Ext、）に同期し
て、RAM内部で使用される種々のクロツクを発
生するためのもので、バツフア回路２０は、
外部信号（Ext、）に同期して発生され
る、RAM内部で使用される種々のクロツクを発
生するためのものである。１０１，１０８，１１
３はコンデンサで１０２は本発明における基板バ
イアス発生回路の出力端子である。１０３，１０
５はMOSトランジスタで整流回路を形成してい
る。１０６，１０７のMOSトランジスタで構成
されるバツフア回路は、その各々のゲートに
RASバツフア回路２０で発生される、Ext、
RASと同位相の信号、及び、逆位相のRAS
信号が入力されている。またその出力はコンデン
サ１０８の一方の電極に接続され、また、コンデ
ンサ１０８の他方の電極は、MOSトランジスタ
１０９，１１０で構成される整流回路に接続され
ている。１１１，１１２のMOSトランジスタで
構成されるバツフア回路は、その各々のゲート
に、バツフア回路３０で発生されるExt、
CASと同位相の信号、及び、逆位相のCAS
信号が入力されている。また、その出力はコンデ
ンサ１１３の一方の電極に接続され、また、コン
デンサ１１３の他方の電極は、MOSトランジス
タ１１４，１１５で構成される整流回路に接続さ
れている。
する。第４図において、自励発振器１０は、従来
のものと同一である。また、バツフア回路
２０は、外部信号（Ext、）に同期し
て、RAM内部で使用される種々のクロツクを発
生するためのもので、バツフア回路２０は、
外部信号（Ext、）に同期して発生され
る、RAM内部で使用される種々のクロツクを発
生するためのものである。１０１，１０８，１１
３はコンデンサで１０２は本発明における基板バ
イアス発生回路の出力端子である。１０３，１０
５はMOSトランジスタで整流回路を形成してい
る。１０６，１０７のMOSトランジスタで構成
されるバツフア回路は、その各々のゲートに
RASバツフア回路２０で発生される、Ext、
RASと同位相の信号、及び、逆位相のRAS
信号が入力されている。またその出力はコンデン
サ１０８の一方の電極に接続され、また、コンデ
ンサ１０８の他方の電極は、MOSトランジスタ
１０９，１１０で構成される整流回路に接続され
ている。１１１，１１２のMOSトランジスタで
構成されるバツフア回路は、その各々のゲート
に、バツフア回路３０で発生されるExt、
CASと同位相の信号、及び、逆位相のCAS
信号が入力されている。また、その出力はコンデ
ンサ１１３の一方の電極に接続され、また、コン
デンサ１１３の他方の電極は、MOSトランジス
タ１１４，１１５で構成される整流回路に接続さ
れている。
次に、本発明の基板バイアス発生装置の動作に
ついて第５図を用いて説明する。Ext、、
Ext、が図のように入力されたとする。自励
発振器１０の出力φは、これらの外部信号に関係
なく一定周期ででている。またバツフア回
路２０で発生された内部信号、はExt、
RASより少し遅れて発生している。したがつて
第４図のMOSトランジスタ１０６，１０７で構
成されるバツフア回路の出力は、第５図のＡに示
すようになる。又、同様に、系の信号が入
力される、MOSトランジスタ１１１，１１２で
構成されるバツフア回路の出力は第５図のＢに示
したようになる。従つて基板バイアス発生回路の
出力端１０２を流れる事のできる電流ｉは、自励
発振回路の出力により駆動されるコンデンサと整
流回路とによつて発生されるチヤージポンプ電流
i1と、RAS系の信号によつて駆動されるコンデン
サと整流回路とによつて発生されるチヤージポン
プ電流i2と、CAS系の信号によつて駆動されるコ
ンデンサと整流回路とによつて発生されるチヤー
ジポンプ電流i3との和になり、大きなチヤージポ
ンプ電流が得ることができる。
ついて第５図を用いて説明する。Ext、、
Ext、が図のように入力されたとする。自励
発振器１０の出力φは、これらの外部信号に関係
なく一定周期ででている。またバツフア回
路２０で発生された内部信号、はExt、
RASより少し遅れて発生している。したがつて
第４図のMOSトランジスタ１０６，１０７で構
成されるバツフア回路の出力は、第５図のＡに示
すようになる。又、同様に、系の信号が入
力される、MOSトランジスタ１１１，１１２で
構成されるバツフア回路の出力は第５図のＢに示
したようになる。従つて基板バイアス発生回路の
出力端１０２を流れる事のできる電流ｉは、自励
発振回路の出力により駆動されるコンデンサと整
流回路とによつて発生されるチヤージポンプ電流
i1と、RAS系の信号によつて駆動されるコンデン
サと整流回路とによつて発生されるチヤージポン
プ電流i2と、CAS系の信号によつて駆動されるコ
ンデンサと整流回路とによつて発生されるチヤー
ジポンプ電流i3との和になり、大きなチヤージポ
ンプ電流が得ることができる。
一方、ダイナミツク型ランダム・アクセス・メ
モリでは、Ext、、Ext、の与え方によ
つて種々の動作モードがある。第６図に示した
Ext、とExt、のタイミング関係は、通
常RASオンリー、リフレツシユ・モードと呼ば
れ、Ext、を“Ｈ”に保つたまま、Ext、
RASを“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”と変化
させることにより、メモリ・セルのリフレツシユ
を行なうモードである。この場合は、本発明によ
れば、自励発振器によるチヤージポンプ電流i1
と、RAS系の信号によるチヤージ・ポンプ電流i2
の和が全チヤージポンプ電流になる。又、第７図
に示したExt、とExt、のタイミング関
係は、ニブル・モード或はページ・モードと呼ば
れ、Ext、を“Ｌ”に保つたまま、Ext、
CASを“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”と変化
させることにより高速にデータ読出しが出来るモ
ードである。この場合は、自励発振器によるチヤ
ージポンプ電流i1と、CAS系の信号によるチヤー
ジ・ポンプ電流i3の和が全チヤージポンプ電流に
なる。
モリでは、Ext、、Ext、の与え方によ
つて種々の動作モードがある。第６図に示した
Ext、とExt、のタイミング関係は、通
常RASオンリー、リフレツシユ・モードと呼ば
れ、Ext、を“Ｈ”に保つたまま、Ext、
RASを“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”と変化
させることにより、メモリ・セルのリフレツシユ
を行なうモードである。この場合は、本発明によ
れば、自励発振器によるチヤージポンプ電流i1
と、RAS系の信号によるチヤージ・ポンプ電流i2
の和が全チヤージポンプ電流になる。又、第７図
に示したExt、とExt、のタイミング関
係は、ニブル・モード或はページ・モードと呼ば
れ、Ext、を“Ｌ”に保つたまま、Ext、
CASを“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”と変化
させることにより高速にデータ読出しが出来るモ
ードである。この場合は、自励発振器によるチヤ
ージポンプ電流i1と、CAS系の信号によるチヤー
ジ・ポンプ電流i3の和が全チヤージポンプ電流に
なる。
従つて、本発明のようにExt、および
Ext、の両方の信号に同期した内部信号によ
り、チヤージポンプ電流を発生させれば、いかな
るRAMの動作モードにおいても大きなチヤージ
ポンプ電流が得ることができる。
Ext、の両方の信号に同期した内部信号によ
り、チヤージポンプ電流を発生させれば、いかな
るRAMの動作モードにおいても大きなチヤージ
ポンプ電流が得ることができる。
なお、上記実施例ではRAS、及びCAS系の信
号で駆動されるチヤージポンプ回路が、それぞれ
一個づつの場合を示したが、半導体デバイス上の
あいている所で、これらの信号線、および、電源
線がある所に、それぞれ複数個ずつ設けてもよ
く、この場合は、更に大きなチヤージ電流が得ら
れる。また、上記実施例では、RASおよびCAS
系の信号で作られるＡおよびＢの波形の振巾は
Vcc―VT（Ｖ）であるが、第４図でのMOSトラン
ジスタ１０６，１１１に入力される信号をVcc＋
VT（Ｖ）以上に昇圧してやれば振巾をVcc（Ｖ）に
することができ、この場合も更に大きなチヤージ
ポンプ電流が得られる。
号で駆動されるチヤージポンプ回路が、それぞれ
一個づつの場合を示したが、半導体デバイス上の
あいている所で、これらの信号線、および、電源
線がある所に、それぞれ複数個ずつ設けてもよ
く、この場合は、更に大きなチヤージ電流が得ら
れる。また、上記実施例では、RASおよびCAS
系の信号で作られるＡおよびＢの波形の振巾は
Vcc―VT（Ｖ）であるが、第４図でのMOSトラン
ジスタ１０６，１１１に入力される信号をVcc＋
VT（Ｖ）以上に昇圧してやれば振巾をVcc（Ｖ）に
することができ、この場合も更に大きなチヤージ
ポンプ電流が得られる。
以上のように、この発明によれば自励発振器に
よる基板バイアス発生回路に加えて、Ext、
RAS、およびExt、信号に同期した内部クロ
ツクによる基板バイアス発生回路を付加するよう
構成したので、RAMの待機時には、消費電力を
小さくでき、又、RAMの動作時には種々の
RAMの動作モードに対応できる大きなチヤー
ジ・ポンプ電流が得られる効果がある。
よる基板バイアス発生回路に加えて、Ext、
RAS、およびExt、信号に同期した内部クロ
ツクによる基板バイアス発生回路を付加するよう
構成したので、RAMの待機時には、消費電力を
小さくでき、又、RAMの動作時には種々の
RAMの動作モードに対応できる大きなチヤー
ジ・ポンプ電流が得られる効果がある。
第１図は従来の基板バイアス発生回路図、第２
図は、その中で使われる自励発振器の回路図、第
３図は、基板バイアス発生回路の各ノードの電圧
波形図、第４図は、本発明の一実施例による基板
バイアス発生回路図、第５図は、本発明の基板バ
イアス発生回路の各ノードの電圧波形図、第６
図、第７図は、ダイナミツク型RAMの種々の動
作モードを説明するのに用いた、Ext、及び
Ext、のタイミング関係図である。 １，１０１，１０８，１１３…コンデンサ、
３，５，１０３，１０５，１０６，１０７，１０
９，１１０，１１１，１１２，１１４，１１５…
MOSトランジスタ、１０…自励発振器、２０…
RASバツフア回路、３０…バツフア回路。
図は、その中で使われる自励発振器の回路図、第
３図は、基板バイアス発生回路の各ノードの電圧
波形図、第４図は、本発明の一実施例による基板
バイアス発生回路図、第５図は、本発明の基板バ
イアス発生回路の各ノードの電圧波形図、第６
図、第７図は、ダイナミツク型RAMの種々の動
作モードを説明するのに用いた、Ext、及び
Ext、のタイミング関係図である。 １，１０１，１０８，１１３…コンデンサ、
３，５，１０３，１０５，１０６，１０７，１０
９，１１０，１１１，１１２，１１４，１１５…
MOSトランジスタ、１０…自励発振器、２０…
RASバツフア回路、３０…バツフア回路。
Claims (1)
- １ ダイナミツク型ランダム・アクセス・メモリ
に内蔵された基板バイアス発生回路において、自
励発振器に加えて、外部から前記ランダム・アク
セス・メモリに与えられる外部信号、及び、
外部信号に同期した信号を発生し、これら
の信号を個々のコンデンサと整流回路とからなる
チヤージ・ポンプ回路に、各々独立に入力したこ
とを特徴とする基板バイアス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204658A JPS58105563A (ja) | 1981-12-17 | 1981-12-17 | 基板バイアス発生回路 |
| US06/439,215 US4455628A (en) | 1981-12-17 | 1982-11-04 | Substrate bias generating circuit |
| GB08232181A GB2111336B (en) | 1981-12-17 | 1982-11-11 | Substrate biassing |
| DE3244327A DE3244327C2 (de) | 1981-12-17 | 1982-11-30 | Schaltung zum Erzeugen einer Substrat-Vorspannung |
| US08/142,931 USRE35141E (en) | 1981-12-17 | 1993-10-29 | Substrate bias generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204658A JPS58105563A (ja) | 1981-12-17 | 1981-12-17 | 基板バイアス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105563A JPS58105563A (ja) | 1983-06-23 |
| JPS632151B2 true JPS632151B2 (ja) | 1988-01-18 |
Family
ID=16494137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204658A Granted JPS58105563A (ja) | 1981-12-17 | 1981-12-17 | 基板バイアス発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4455628A (ja) |
| JP (1) | JPS58105563A (ja) |
| DE (1) | DE3244327C2 (ja) |
| GB (1) | GB2111336B (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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