JPH1145566A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1145566A
JPH1145566A JP9215927A JP21592797A JPH1145566A JP H1145566 A JPH1145566 A JP H1145566A JP 9215927 A JP9215927 A JP 9215927A JP 21592797 A JP21592797 A JP 21592797A JP H1145566 A JPH1145566 A JP H1145566A
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Abstract

(57)【要約】 【課題】電源電圧を２Ｖ付近に設定してセルフリフレッ
シュをさせたとき、リングオシレータの周期が速くなり
消費電流が増加することを防ぐ半導体記憶装置の提供。 【解決手段】電源電圧が低くなると周期が速くなるリン
グオシレータと、電源電圧が低くなると周期が遅くなる
リングオシレータを組み合わせ、これにより電源電圧が
低くなっても一定の周期を発生するリングオシレータと
なる。周期が一定であれば、２Ｖ付近でセルフリフレッ
シュをさせたとき、リフレッシュ動作回数が必要以上に
増えることがないのでそのときの消費電流の増加を防ぐ
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、ＤＲＡＭ（ダイナミックランダムアクセス
メモリ）に必要な記憶保持動作の周期を設定する周期設
定回路に関する。
【０００２】
【従来の技術】近年のＤＲＡＭでは外部からのクロック
信号を必要とすることなく、内部回路で一定の周期を発
生させ、それにより記憶保持動作を行うセルフリフレッ
シュモードを備えている。このセルフリフレッシュモー
ドでは、記憶保持動作の周期を電源電圧あるいは周囲温
度等に関わらず一定とするか、あるいは記憶セルのデー
タ保持能力が高い場合、すなわち電源電圧が高い場合に
は、記憶保持動作の周期を長くするとともに、記憶セル
のデータ保持能力が低い場合すなわち電源電圧が低い場
合には記憶保持動作の周期を短くする必要がある。
【０００３】セルフリフレッシュモードを備えた従来の
ＤＲＡＭにおける記憶保持動作（リフレッシュ）の周期
設定回路について説明すると、奇数段のインバータ回路
を直列に接続して構成したリングオシレータは、外部電
源Ｖｃｃの供給に基づいて所定の周波数で発振する。そ
のリングオシレータから出力されるパルス信号をカウン
トし、所定数のパルス信号をカウントすると記憶保持動
作（リフレッシュ）を行う。
【０００４】図３は、従来の発振回路として、インバー
タ２を奇数段接続してなるリングオシレータの構成を示
す図である。また、図４は、図３に示したリングオシレ
ータの外部電源電圧、発振周波数特性を示す図である。
図３において、奇数段のインバータを接続した場合の出
力ｔｏｓｃは外部電源Ｖｃｃに依存して、図４に示すよ
うに、外部電源Ｖｃｃが高いとその発振周波数が上が
り、外部電源が低いと発振周波数が下がる。
【０００５】この結果、外部電源Ｖｃｃが上昇すると、
リフレッシュ動作の周期は短くなり、外部電源Ｖｃｃが
下降すると、リフレッシュ動作の周期は長くなる。この
とき、外部電源が高いときに記憶セルにデータが書き込
まれた場合、その記憶セルにおいてデータ保持能力が上
がるため、リフレッシュ動作の周期は長くてもよく、外
部電源が低いときに記憶セルにデータが書き込まれた場
合、その記憶セルにおいてデータ保持能力が下がるの
で、リフレッシュ動作の周期を短くしなければならな
い。
【０００６】上記した問題に対して、外部電源変動に伴
う記憶セルのデータ保持能力の変動に対応した記憶保持
動作の周期を自動的に設定できるようにした周波数設定
回路が例えば特開平４−２５９９８６号公報に提案され
ている。図７にその構成を示す。
【０００７】これは、リングオシレータ電源に外部電源
を電源回路５を介して供給する。この電源回路５では、
外部電源Ｖｃｃとリングオシレータ電源では逆特性とな
るような構成となっている（図８参照）。
【０００８】また、その他の従来技術として、図５に示
すような構成がある。この構成は、Ｐ型トランジスタＴ
ｒ５のソースは外部電源Ｖｃｃと接続し、ゲート及びド
レインは抵抗Ｒ３を介してグランドＧに接続されてい
る。Ｎ型トランジスタＴｒ６のソースはグランドＧに接
続し、ゲート及びドレインは抵抗Ｒ４を介して外部電源
Ｖｃｃに接続されている。Ｐ型トランジスタＴｒ７のソ
ースは外部電源Ｖｃｃを接続しゲートにはＰ型トランジ
スタＴｒ５と抵抗Ｒ３で生成されたトランジスタＴｒ５
のしきい値レベルを与え、ドレインはインバータ１の電
源供給部に接続する。Ｎ型トランジスタＴｒ８のソース
はグランドＧに接続しゲートにはＮ型トランジスタＴｒ
６と抵抗Ｒ４で生成されたトランジスタＴｒ６のしきい
値レベルを与え、ドレインはインバータ１の接地電位供
給部に接続する。
【０００９】図５に示した回路の動作原理を説明する
と、トランジスタＴｒ５のソースが電源電圧と接続され
ゲートとドレインが接続されているので、トランジスタ
Ｔｒ５のソース−ドレイン間の電圧はトランジスタＴｒ
５のしきい値で一定となる。またトランジスタＴｒ６の
ゲートレベルはトランジスタＴｒ６のしきい値（Ｖｔ
ｎ）で外部電源Ｖｃｃに依存しない一定のレベルとな
る。
【００１０】トランジスタＴｒ７のゲートレベルはトラ
ンジスタＴｒ５のゲートレベルと同じになり、トランジ
スタＴｒ７を流れる電流はトランジスタＴｒ５によって
制限を受け、外部電源Ｖｃｃが高くなったとき、インバ
ータ１の充電量は増えるが、インバータ１が外部電源に
比例した動作速度をトランジスタＴｒ７により満たせな
くなり、さらには、トランジスタＴｒ７を流れる電流の
外部電源Ｖｃｃに対する増え方が少なければ、インバー
タ１動作速度は遅くなる。
【００１１】同様に、トランジスタＴｒ８を流れる電流
は、トランジスタＴｒ６によって制限を受け、外部電源
Ｖｃｃが高くなったときインバータ１の放電量は増える
が、インバータ１が外部電源に比例した動作速度をトラ
ンジスタＴｒ８により満たせなくなり、さらに、トラン
ジスタＴｒ８を流れる電流の外部電源に対する増え方が
少なければインバータ１の動作速度は遅くなる。
【００１２】このときの外部電源Ｖｃｃと、図５の発振
周期の関係は、図６に示すようものとなる。図６は、外
部電源Ｖｃｃと図５の出力Ｖｏｓｃ３の発振周期Ｔｏｓ
ｃ３の周期の実測値を示したものである。
【００１３】以上より、電源電圧が高いときは、リフレ
ッシュ周期を長くし、電源電圧が低いときはリフレッシ
ュ周期を短くしていた。すなわち外部電源の電圧変動に
ともなう記憶セルのデータ保持能力の変動に対応した記
憶保持動作の周期を設定していた。
【００１４】
【発明が解決しようとする課題】近年、電源電圧を２Ｖ
付近まで下げてセルフリフレッシュ（２Ｖデータリテン
ション）をさせ、そのときの消費電流を減らす要求がさ
れている。しかし、従来の周期設定回路では、外部電源
Ｖｃｃが２Ｖ付近まで低くなったとき、リングオシレー
タの周期が速すぎてしまう。
【００１５】そして、このセルフリフレッシュ時の周期
によって、内部のリフレッシュ動作をさせているため、
この周期が速いと、リフレッシュ動作回数が記憶保持の
必要以上に多くなってしまう。
【００１６】その結果、電源を低くすれば、消費電流は
減るはずであるが、内部リフレッシュ動作回数が多くな
ってしまい、実際には、２Ｖ付近でのセルフリフレッシ
ュ時の消費電流が期待通りには減らず、２Ｖデータリテ
ンションの要求を満たせないという問題点がある。
【００１７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、外部電源依存の
少ない発振回路を実現し、電源電圧を低電圧、例えば２
Ｖ近に設定してセルフリフレッシュをさせたとき、リン
グオシレータの周期が速くなり消費電流が増加すること
を防ぐ半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
本発明は、外部電源を供給することにより発振するリン
グオシレータの発振周波数に基づく周期で記憶セルに対
し記憶保持動作を行う半導体記憶装置において、前記外
部電源電圧が低くなると発振周期が速くなるリングオシ
レータと、前記外部電源電圧が低くなると発振周期が遅
くなるリングオシレータと、を組み合わせ、これにより
前記外部電源電圧が低くなっても一定の発振周期を発生
するように構成してなることを特徴とする。
【００１９】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、外
部電源を供給することにより発振するリングオシレータ
の発振周波数に基づく周期で記憶セルに対し記憶保持動
作を行う半導体記憶装置において、外部電源電圧Ｖｃｃ
が低くなると発振周期が速くなるリングオシレータ（図
１の２）と、外部電源電圧が低くなると発振周期が遅く
なるリングオシレータ（図１の１）と、を組み合わせ、
これにより外部電源電圧Ｖｃｃが低くなっても一定の発
振周期を発生するように構成し、外部電源電圧Ｖｃｃが
例えば２Ｖ付近まで変動しても、変動前と同じ一定のオ
シレータ周期を発生させ、オシレータ周期によって記憶
セルに対し記憶保持動作を行うため、外部電源が低くて
もセルフリフレッシュ周期が変化せず、リフレッシュ動
作回数が記憶保持の必要とする回数以上に多くならない
ので、そのときの消費電流を低減することができる。
【００２０】また本発明の実施の形態においては、リン
グオシレータは、外部電源Ｖｃｃ及び接地電位Ｇを電源
供給部及び接地電位供給部に直接接続した第１類のイン
バータ（図１の２）と、外部電源と接地間に接続され
た、ダイオード接続された第１のトランジスタ（図１の
Ｔｒ１）と第１の抵抗（図１のＲ１）によって生成され
たレベルをゲート入力とする第２のトランジスタ（図１
のＴｒ３）を外部電源と電源供給部との間に挿入し、外
部電源と接地間に接続された、第２の抵抗（図１のＲ
２）とダイオード接続された第３のトランジスタ（図１
のＴｒ２）によって生成されたレベルをゲート入力とす
る第４のトランジスタ（図１のＴｒ４）を接地電位と接
地電位供給部との間に挿入した第２類のインバータ（図
１の１）と、を備え、前記第１類及び第２類のインバー
タと組み合わせ総数を奇数段として構成される。
【００２１】
【実施例】本発明の実施例について図面を参照して以下
に説明する。本発明の一実施例は、外部電源電圧Ｖｃｃ
が低いとオシレータの周期が短くなり外部電源電圧が高
いとオシレータの周期が長くなるオシレータ回路（図３
参照）と、外部電源電圧Ｖｃｃが低いときオシレータの
周期が長くなり外部電源電圧が高いときオシレータの周
期が短くなるオシレータ回路（図５参照）とを組み合わ
せて奇数段のオシレータ回路を構成したものである。
【００２２】図１は、本発明の一実施例の回路構成を示
す図である。図１を参照すると、Ｐ型トランジスタＴｒ
ｌのソースには外部電源Ｖｃｃを接続し、ゲート及びド
レインは抵抗Ｒｌを介してグランドＧに接続されてい
る。Ｎ型トランジスタＴｒ２のソースはグランドＧに接
続し、ゲート及びドレインは抵抗Ｒ２を介して外部電源
Ｖｃｃに接続されている。Ｐ型トランジスタＴｒ３のソ
ースは外部電源Ｖｃｃと接続しゲートにはＰ型トランジ
スタＴｒｌと抵抗Ｒｌで生成されたトランジスタＴｒｌ
のしきい値レベルを与え、ドレインはインバータ１の電
源供給部に接続する。Ｎ型トランジスタＴｒ４のソース
はグランドＧに接続しゲートにはＮ型トランジスタＴｒ
２と抵抗Ｒ２で生成されたトランジスタＴｒ２のしきい
値レベルを与え、ドレインはインバータ１の接地電位供
給部に接続する。インバータ２には直接外部電源及び接
地電位を供給する。インバータ２の出力をインバータ１
の入力に接続する。
【００２３】図５に示すように、トランジスタを介して
電源電圧および接地電位に接続されたインバータ１のみ
で構成されたリングオシレータの出力は外部電源Ｖｃｃ
が低いときオシレータの発振周期が速くなり、外部電源
が高いと発振周期が遅くなる（図６参照）。
【００２４】また図３に示すように、電源および接地電
位供給部が直接電源電位および接地電位に接続されてい
るインバータ２のみで構成されたリングオシレータの出
力は外部電源Ｖｃｃが低いときオシレータの発振周期が
遅くなり、電源が高いと発振周期が速くなる（図４参
照）。
【００２５】図３に示したインバータと、図５に示した
インバータを組み合わせたものが、図１の構成となる。
本実施例においては、図５の外部電源が低いとオシレー
タの周期が速くなる特性と、図３の外部電源が低いとオ
シレータの周期が遅くなる特性を組み合わせたので、外
部電源が低くなってもオシレータの周期は変わらなくな
る。図２は、図１に示した本発明の一実施例の外部電源
電圧Ｖｃｃとリングオシレータの発振周期Ｔｏｓｃ１の
関係を示す特性図である。図２からも明らかなように、
外部電源電圧Ｖｃｃの変化に対して発振周期はほぼ一定
とされ、外部電源依存性の少ない発振回路が得られる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
外部電源依存の少ない発振回路を実現することができ
る、という効果を奏する。その理由は、本発明において
は、通常のインバータの外部電源Ｖｃｃが低くなるほど
遅くなる特性と、抵抗とトランジスタにより電流に制限
を設けたインバータを使用した外部電源Ｖｃｃが低くな
るほど速くなる特性を組み合わせて構成したためであ
る。
【００２７】また本発明によれば、外部電源依存が少な
ければ外部電源が低くてもセルフリフレッシュ周期が変
化せず、リフレッシュ動作回数が記憶保持の必要とする
回数以上に多くならないので、そのときの消費電流を低
減することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例の動作特性を示す特性図であ
る。
【図３】第１の従来技術の構成を示す図である。
【図４】第１の従来技術の特性を示す図である。
【図５】第２の従来技術の構成を示す図である。
【図６】第２の従来技術の特性を示す図である。
【図７】第３の従来技術（特開平４−２５９９８６号公
報）の構成を示す図である。
【図８】第３の従来技術の特性を示す図である。
【符号の説明】
１、２、４ インバータ ５ 電源回路 Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４ トランジスタ Ｖｃｃ 外部電源 Ｇ グランド

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】外部電源を供給することにより発振するリ
    ングオシレータの発振周波数に基づく周期で記憶セルに
    対し記憶保持動作を行う半導体記憶装置において、 前記外部電源電圧が低くなると発振周期が速くなるリン
    グオシレータと、前記外部電源電圧が低くなると発振周
    期が遅くなるリングオシレータと、を組み合わせ、前記
    外部電源電圧が低くなっても一定の発振周期を保つよう
    に構成してなることを特徴とする半導体記憶装置。
  2. 【請求項２】外部電源を供給することにより発振するリ
    ングオシレータの発振周波数に基づく周期で記憶セルに
    対し記憶保持動作を行う半導体記憶装置であって、 前記外部電源の電圧変動に対し一定の周期を発生させる
    手段を備えたことを特徴とする半導体記憶装置。
  3. 【請求項３】前記リングオシレータが、前記外部電源及
    び接地電位を電源供給部及び接地電位供給部に直接接続
    した第１類のインバータと、 前記外部電源と接地電位間に接続された第１の抵抗と第
    １のトランジスタによって生成されたレベルをゲート入
    力とする第２のトランジスタを前記外部電源と電源供給
    部との間に挿入し、 前記外部電源と接地電位間に接続された第３のトランジ
    スタと第２の抵抗によって生成されたレベルをゲート入
    力とする第４のトランジスタを前記接地電位と接地電位
    供給部との間に挿入してなる第２類のインバータと、 を備え、前記第１類及び第２類のインバータと組み合わ
    せ総数を奇数段としたことを特徴とする請求項１又は２
    記載の半導体記憶装置。
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