KR100541132B1 - 반도체 기억 장치의 제어방법 및 반도체 기억 장치 - Google Patents

반도체 기억 장치의 제어방법 및 반도체 기억 장치 Download PDF

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Abstract

본 발명의 리프레시 동작을 필요로 하는 반도체 메모리 장치는 외부 전원 전압보다 높은 승압 전압인 워드선 전압, 반도체 기판에 공급되는 부전압인 메모리 어레이 기판 전압 및 메모리 셀에 보존된 데이터를 재생하기 위해 이용되는 비트선 프리차지 전압의 공급을 소정의 기간만큼 정지한다. 이 때, 워드선 및 메모리 어레이 기판 전압의 전압 출력단을 각각 접지 전위로 드라이브한다. 이들 전압을 복귀시킬 때에는, 메모리 어레이 기판 전압이 어느 정도 상승할 때까지 워드선 전압의 출력을 정지시킨다.
반도체 메모리 장치, 접지 전위, 워드선, 기판 전압, 프리차지 전압

Description

반도체 기억 장치의 제어방법 및 반도체 기억 장치{Semiconductor Memory Device Control Method and Semiconductor Memory Device}
도 1은 본 발명의 반도체 기억 장치의 제 1 실시형태의 구성을 도시한 블록도.
도 2는 도 1에 도시한 내부 전원 제어회로의 한 구성예를 도시한 블록도.
도 3은 도2에 도시한 발진회로의 한 구성예를 도시한 회로도.
도 4는 도 2에 도시한 내부 전원 차단시간 계측회로의 한 구성예를 도시한 회로도.
도 5는 도 2에 도시한 내부 전원 복귀회로의 한 구성예를 도시한 회로도.
도 6은 도 1에 도시한 VPP 내부전압 발생회로의 한 구성예를 도시한 회로도.
도 7은 도 1에 도시한 VBB 내부전압 발생회로의 한 구성예를 도시한 회로도.
도 8은 도 1에 도시한 VCL 내부전압 발생회로의 한 구성예를 도시한 회로도.
도 9는 도 1에 도시한 VDL 내부전압 발생회로의 한 구성예를 도시한 회로도.
도 10은 도 1에 도시한 VPLT 내부전압 발생회로의 한 구성예를 도시한 회로도.
도 11은 도 1에 도시한 VBLR 내부전압 발생회로의 한 구성예를 도시한 회로도.
도 12는 본 발명의 반도체 기억 장치의 처리 순서를 도시한 플로우차트.
도 13은 본 발명의 반도체 기억 장치의 제 2 실시 형태의 구성을 도시한 회로도.
<도면의 주요부분에 대한 부호의 설명>
1 : 전원회로부 2 : DRAM 메모리부
3 : 메모리 어레이부 4 : 주변회로부
11 : VPP 내부전압 발생회로 12 : VBB 내부전압 발생회로
13 : VBLR 내부전압 발생회로 14 : VPLT 내부전압 발생회로
15 : VDL 내부전압 발생회로 16 : VCL 내부전압 발생회로
17 : 기준전압 발생회로 31 : 메모리 셀 어레이
32 : 워드 드라이버 33 : 센스 앰프
34 : Y디코더 35 : X디코더
36 : 스위치부 41 : 모드 제어회로
42 : 리프레시 동작 제어회로 43 : 내부 전원 제어회로
44 : 인도 버퍼 45 : 출력 버퍼
47 : 내부 전원 차단시간 계측회로 48 : 내부 전원 복귀회로
49 : 발진회로 111 : VPP 제어회로
112, 122 : 오실레이터 113, 123 : 차지펌프 회로
121 : VBB 제어회로 124 : 출력 제어회로
131 : VBLR 제어회로 141 : VPLT 제어회로
151 : VDL 제어회로 161 : VCL 제어회로
481 : VPP 복귀 판정회로 482 : VBB 검출회로
본 발명은 리프레시 동작을 필요로 하는 DRAM(Dynamic Random Access Memory)에 적용하는데 알맞은 반도체 기억 장치의 제어방법 및 반도체 기억 장치에 관한 것이다.
근래의 DRAM 등의 반도체 기억 장치는, 휴대전화기나 PDA(Personal Digital Assistance) 등의 이동 단말 장치에서도 사용되기 때문에 소비 전류의 저감이 보다 한층 더 요구되고 있다.
저소비 전류화를 실현하는 수단으로서, 예를 들면, 일본 특개평 8-2O3268호 공보에는, 데이터를 보존하는 메모리 셀에 대한 비액세스 기간에 있어서 비트선을 플로팅 상태로 하고, 비트선 및 그것에 연결되는 센스 앰프 내로 흐르는 리크 전류를 없앰으로써 소비 전류를 저감하는 방법이 기재되어 있다. 또한, 비액세스 기간이란, 데이터의 판독, 기록 및 리프레시 동작 기간을 제외한 기간을 가리킨다. 또한, 리프레시 동작이란, 소정의 시간마다, 데이터의 판독, 증폭, 재기록을 실행할 때마다 메모리 셀에 기록된 데이터를 보존하는 동작이다.
DRAM은 메모리 셀이 구비하는 캐패시터에 전하를 축적함으로써 데이터를 보 존하는 구조이다. 따라서 기록된 데이터의 보존이 가능한 최대 데이터 보존 시간(tREFmax) 내에 데이터를 판독하고 재기록을 행하는 상기 리프레시 동작을 필요로 한다. DRAM의 평균 소비 전류는, 이 최대 데이터 보존 시간(tREFmax)에 의존하고, 최대 데이터 보존 시간(tREFmax)이 길어지면, 리프레시 동작 회수를 줄일 수 있기 때문에 평균 소비 전류를 저감할 수 있다.
그렇지만, 메모리 셀 등의 성능을 개선하여 최대 데이터 보존 시간(tREFmax)을 길게 하더라도, 어느 정도 길어지면 그 이상 평균 소비 전류를 저감할 수 없게 된다. 이것은 주변회로의 소비 전류, 또는 제조시에 만들어진 결함 부위에 흐르는 리크 전류 등의 직류 전류 성분이 존재하기 때문이다.
DRAM은 고집적화가 진행된 결과, 격자 형상으로 배열된 메모리 셀로 이루어진 메모리 셀 어레이, 워드선을 구동하기 위한 워드 드라이버, 메모리 셀 어레이에 보존된 데이터를 판독하기 위한 센스 앰프 등을 포함하는 메모리 어레이부가 주변회로에 비해 보다 미세하게 가공되어 있다. 따라서 인접선 사이가 단락되는 등의 결함 수도 주변회로에 비해 많게 되고, 이들의 결함 부위에서 발생하는 리크 전류에 의해 외부 전원 전류를 소비한다. 즉, 리크 전류를 삭감하는 것은 평균 소비 전류의 저감에 유효하다.
상술한 바와 같이, 상기 공보에 기재된 DRAM에서는, 비액세스 기간시에 비트선이 플로팅 상태로 되어 있기 때문에 비트선 및 그것에 연결된 센스 앰프 내로 흐르는 리크 전류를 차단할 수 있다.
그렇지만, 비트선을 플로팅 상태로 하는 것만으로는, 워드선에 흐르는 리크 전류나 주변회로 등의 소비 전류를 삭감할 수 없기 때문에 DRAM 전체의 평균 소비 전류를 충분히 저감할 수 없다는 문제가 있다.
본 발명은 상기한 바와 같은 종래의 기술이 갖는 문제점을 해결하기 위해 이루어진 것으로, 평균 소비 전류를 보다 저감하는 것이 가능한 반도체 기억 장치의 제어방법 및 반도체 기억 장치를 제공하는 것을 목적으로 한다.
근래의 반도체 메모리 장치는 외부로부터 공급되는 VDD 외부 공급 전압을 사용하지 않으나, VDD 외부 공급 전압을 감소 또는 증가시키기 위한 내부 전압 발생 회로를 사용하여 소정의 내부 공급 전압을 생성하고 이렇게 발생된 내부 공급 전압을 장치의 신뢰성을 개선하기 위하여 내부 회로에 공급된다.
예를 들면, DRAM에 있어서, 메모리 셀로 이용되는 트랜지스터는 저장 용량을 증가시키기 위하여 사이즈가 크게 감소되었다. 이러한 치수의 감소로서, 결과물인 트랜지스터는 높은 인가 전압을 가질 수 없으며, 이 때문에 DRAM은 VDD 외부 공급 전압보다 낮은 강압된 전압으로 트랜지스터에 공급하기 위한 저전압 공급 회로가 구비된다.
한편, VDD 외부 공급 전압보다 높은 승압된 전압은 요구되는 성능을 보장하기 위하여 워드선들에 공급되어야만 한다. 더욱이, 반도체 기판은 메모리 셀의 전하 유지 특성을 개선하기 위하여 부전압으로 바이어스할 수도 있다. 이러한 방법으로, 반도체 기억 장치는 여러가지의 내부 공급 전압을 발생시키기 위한 내부 전압 발생 회로를 포함한다.
본 발명은 액세스되지 않은 메모리 어레이 유니트에서 비액세스된 기간내에 공급 부전압을 발생시키기 위한 내부 전압 발생 회로를 정지시키는 방법을 제공한다.
본 발명은 또한 액세스되지 않은 메모리 어레이 유니트에서 비액세스 기간동안에 내부 공급 전압을 발생시키기 위한 내부 전압 발생 회로의 동작을 정지시키기 위한 수단을 가진 반도체 기억 장치를 제공하는데 있다. 그러나, 상기 수단은 메모리 셀내에 저장된 데이터를 보존하기 위하여 필요한 내부 전압 발생 회로의 동작을 정지시키기 않는다.
특히, 다음 리프레시 동작을 개시하기 위하여 리프레시 동작의 말미로부터의 기간에 상기 수단은 워드선을 구동하기 위하여 사용되는 승압된 전압인 워드선 전압(VPP)을 생성하기 위한 각각의 내부 전압 발생 회로의 동작을 정지시키고; 부전압인 메모리 어레이 기판 전압(VBB)은 반도체 기판에 공급되고; 재생 데이터에서 사용하기 위한 비트선 프리차지 전압(VBLR)은 메모리 셀내에 유지된다.
한편, 상기 수단은 데이터를 유지하기 위한 각각의 메모리 셀내에 구비된 캐패시터의 상부 전극에 공급된 강압된 전압인 셀 플레이트 전압(VPLT)을 발생시키기 위한 내부 전압 발생 회로를 정지시키지 않으며, 강압된 전압(VCL)은 주변 회로에 공급된다. 워드선 전압(VPP)의 공급을 정지(차단)하기 위하여, 메모리 어레이 기판 전압(VBB), 비트선 프리차지 전압(VBLR), 상기 수단은 비트선을 구동하기 위한 강압된 전압인 비트선 전압(VDL)의 공급을 또한 정지시킨다.
상기와 같은 반도체 기억 장치의 제어방법 및 반도체 기억 장치에서는, 리프 레시 동작의 종료마다 외부 전원 전압보다 높은 승압 전압인 워드선 전압, 반도체 기판에 공급하는 부전압인 메모리 어레이 기판 전압, 또는 메모리 셀에 보존된 데이터를 재생하기 위해 이용되는 비트선 프리차지 전압의 공급을 소정의 기간만큼 정지시킴으로써, 워드선에 흐르는 리크 전류, 또는 정지시킨 내부전압 발생회로의 부하에 흐르는 리크 전류가 차단된다.
또한, 이들의 전압 출력의 정지시에, 메모리 어레이 기판 전압의 출력단(端) 및 워드선을 각각 접지 전위에 접속함으로써, 메모리 셀이 갖는 트랜지스터의 오동작이 방지된다.
또한, VBB 내부전압 발생회로로부터 출력되는 메모리 어레이 기판 전압이 상승한 후, VPP 내부전압 발생회로로부터 워드선 전압을 출력시킴으로써, 이들 전압의 복귀시에 있어서의 메모리 셀의 트랜지스터의 오동작이 방지된다.
본 발명의 상기 목적 및 다른 목적, 특징 및 이점은 본 발명의 실시예를 도시한 첨부된 도면을 참조하여 하기 설명을 읽으면 명백해질 것이다.
도 1은 본 발명의 반도체 기억 장치의 제 1 실시 형태의 구성을 도시한 블록도이다. 또한, 도 1에 도시한 반도체 기억 장치는 DRAM의 구성예를 도시하고 있다.
도 1에 도시한 바와 같이, 본 실시 형태의 반도체 기억 장치는, 소정의 내부 전원 전압을 각각 생성하는 전원회로부(1)와, 데이터를 보존하기 위한 메모리 어레이부 및 그 제어회로를 구비한 DRAM 메모리부(2)를 갖는다.
전원회로부(1)는, 워드선 전압(VPP)을 생성하는 VPP 내부전압 발생회로(11) 와, 메모리 어레이 기판 전압(VBB)을 생성하는 VBB 내부전압 발생회로(12)와, 비트선 프리차지 전압(VBLR)을 생성하는 VBLR 내부전압 발생회로(13)와, 셀 플레이트 전압(VPLT)을 생성하는 VPLT 내부전압 발생회로(14)와, 비트선 전압(VDL)을 생성하는 VDL 내부전압 발생회로(15)와, 주변회로 강압 전압(VCL)을 생성하는 VCL 내부전압 발생회로(16)와, 상기 내부 전원 전압을 생성하기 위한 기준전압을 각각 생성하는 기준전압 발생회로(17)을 갖는다.
DRAM 메모리부(2)는, 데이터가 저장되는 메모리 어레이부(3)와, 메모리 어레이부(3)에 대해 데이터를 판독 기록하기 위한 제어를 행하는 주변회로부(4)를 갖는 구성이다.
메모리 어레이부(3)는, 격자 형상으로 배열된 복수의 메모리 셀로 이루어진 메모리 셀 어레이(31)와, 워드선을 구동하기 위한 워드 드라이버(WD)(32)와, 메모리 셀에 저장된 데이터를 판독하기 위한 센스 앰프(33)와, 데이터의 기록/판독을 행하는 메모리 셀에 대해 액세스하기 위해 어드레스를 디코드하는 Y디코더(34) 및 X디코드(35)를 구비하고 있다. 메모리 셀은 직렬로 접속된 데이터를 보존하기 위한 캐패시터(도 1에서는 C0 내지 C3) 및 스위치 소자인 MOS 트랜지스터(도 1에서는 M0 내지 M3)를 구비하고, 캐패시터의 일단으로부터 셀 플레이트 전압(VPLT)이 공급되는 구성이다. 또한, 본 실시 형태의 반도체 기억 장치에서는, 내부전압 발생회로가 정지 기간인 때에 메모리 셀의 트랜지스터가 오동작하지 않도록 하기 위해, 메모리 어레이부(3)에 워드선을 접지 전위(VSS)에 접속하기 위한 스위치부(36)를 구비하고 있다. 스위치부(36)는 후술하는 내부 전원 제어회로로부터 공급되는 내부 전원 정 지 신호(GOFF)에 따라 ON/OFF가 제어된다. 또한, 도 1에서는, 간략화를 위해 메모리 어레이부(3)에 4개의 비트선(BLOT, BLOB, BL1T, BL1B), 2개의 워드선(WL0, WL1) 및 2개의 센스앰프(SAO, SA1)만을 기재하고 있지만, 실제의 메모리 어레이부(3)는 보다 많은 비트선, 워드선 및 센스 앰프를 구비한 구성이다.
주변회로부(4)는, 외부로부터 입력되는 제어 커맨드에 따라 반도체 기억 장치를 소정의 동작 모드로 설정하는 모드 제어회로(41)와, 리프레시 동작을 제어하기 위한 리프레시 동작 제어회로(42)와, 전원회로부(1)가 갖는 각종 내부전압 발생회로의 동작/비동작을 제어하기 위한 제어 신호를 생성하는 내부 전원 제어회로(43)와, 외부로부터 입력된 어드레스나 데이터를 일시적으로 보존하는 입력 버퍼(44)와, 메모리 어레이부(3)으로부터 판독된 출력 데이터를 일시적으로 보존하는 출력 버퍼(45)를 갖는 구성이다.
모드 제어회로(41)는, 외부로부터 입력된 제어 커맨드를 해석하고, 그 내용에 따라 반도체 기억 장치를 소정의 동작 모드로 설정하기 위한 회로이다. 또한, 리프레시 동작 제어회로(42)는, 리프레시 동작의 제어에 필요한, 리프레시 동작 기간인 것을 나타내는 리프레시 동작 신호(SRFT), 리프레시 동작의 종료를 나타내는 리프레시 엔드 펄스(REFENDP) 및 리프레시 동작시에 액세스하는 워드선을 소정의 주기마다 선택하기 위한 워드선 선택 펄스(PSRF)를 각각 생성하는 회로이다. 모드 제어회로(41) 및 리프레시 동작 제어회로(42)는 주지의 논리회로를 이용하여 각각 구성하면 좋기 때문에 여기서는 그 설명을 생략한다.
도 2에 도시한 바와 같이, 내부 전원 제어회로(43)는, 내부전압 발생회로의 정지/동작을 제어하기 위한 내부 전원 정지 신호(GOFF)를 생성하는 내부 전원 차단시간 계측회로(47)와, 정지하고 있던 각종 내부전압 발생회로를 소정의 차례로 복귀시키기 위한 제어 신호를 생성하는 내부 전원 복귀회로(48)와, 일정 주기의 펄스를 생성하는 발진회로(49)를 갖는 구성이다.
본 실시 형태의 반도체 기억 장치에서는, 부전압인 메모리 어레이 기판 전압(VBB)의 공급이 정지되어 있을 때, 기판 전압이 정전위(正電位)로 되지 않도록 VBB 내부전압 발생회로(12)의 출력 단자를 접지 전위(VSS)에 접속한다. 이것은, 기판 전압이 정전위가 되면, 메모리 셀의 트랜지스터의 임계치 전압이 저하됨에 의한 오동작, 또는 트랜지스터의 pn접합에 대해 순방향으로 바이어스됨에 의한 오동작에 의해 메모리 셀에 저장된 데이터가 파괴될 우려가 있기 때문이다.
또한, 본 실시 형태의 반도체 기억 장치에서는, 내부전압 발생회로를 복귀시킬 때에 기판 전압이 정전위로 되지 않도록 하기 위해, 상기 내부 전원 복귀회로(48)에 의해 메모리 어레이 기판 전압(VBB)이 어느 정도 상승된 후, 워드선 전압(VPP)이 상승하도록 제어하기 위한 제어 신호를 생성한다.
발진회로(49)는, 예를 들면, 도 3에 도시한 바와 같이, 다단 접속된 복수의 인버터(도 3에서는 INV0 내지 INV4)의 출력을 트랜지스터(Q1, Q2)에서 증폭하고, 초단의 인버터(INV0)의 입력으로 귀환함으로써 자려발진(自勵發振)시키는 링오실레이터이다. 각 인버터(INV0 내지 INV4)에는 각각 전류원을 통하여 전력이 공급된다. 또한, 인버터(INV0 내지 INV4)의 출력 단자와 전원 단자 사이 및 인버터(INV0 내지 INV4)의 출력 단자와 접지 전위 사이에는 발진 주파수를 결정하기 위한 콘덴서(Cosc)가 각각 삽입되어 있다. 또한, 발진회로(49)는 상술한 리프레시 동작 제어회로(42)에 구비되어 있어도 좋다.
내부 전원 차단시간 계측회로(47)는, 예를 들면, 도 4에 도시한 바와 같이, 발진회로(49)의 출력 펄스(SLOSC)를 소정 수만큼 계수하는, 직렬로 접속된 복수의 플립플롭(F/F)으로 이루어진 카운터 회로를 구비한 구성이다. 카운터 회로는, 리프레시 동작 기간인 것을 나타내는 리프레시 동작 신호(SRFT)가 "L"레벨로 전환되면 발진회로(49)의 출력 펄스(SLOSC)의 카운트를 시작하여, 소정의 펄스 폭(최대 데이터 보존 시간(rREFmax)에 따라 적절히 설정한다. 예를 들면, 1초)을 갖는 내부 전원 정지 신호(GOFF)를 생성하다. 또한, 내부 전원 정지 신호(GOFF)는, 리프레시 동작과 내부전압 발생회로의 정지를 반복하는 셀프 리프레시 모드 시(時)인 것을 나타내는 셀프 리프레시 모드 신호(SLPF)가 "L"인 때만 출력된다. 리프레시 동작 신호(SRFT)는 상술한 바와 같이 리프레시 동작 제어회로(42)로부터 송신되고, 셀프 리프레시 모드 신호(SLPF)는 모드 제어회로(41)로부터 송신된다.
도 5에 도시한 바와 같이, 내부 전원 복귀회로(48)는, 워드선 전압(VPP)의 복귀가 완료되었는지의 여부를 판정하는 VPP 복귀 판정회로(481)와, 메모리 어레이 기판 전압(VBB)이 소정의 전압까지 상승하였는지의 여부를 검출하는 VBB 검출회로(482)를 갖는 구성이다.
VPP 복귀 판정회로(481)는, 워드선 전압(VPP)과 접지 전위 사이에 직렬로 삽입된 3개의 저항기(R1 내지 R3)와, 저항기(R2, R3)의 접속 노드의 전압(VA)과 기준전압(VPPRL)을 비교하는 차동 회로를 구비하고, 해당 차동 회로는 노드 전압(VA)이 기준전압(VPPRL)을 초과한 때에 VPP 복귀 신호(VPPON)를 유의한 값(예를 들면 "H")으로 전환한다.
VBB 검출회로(482)는, 주변회로 강압 전압(VCL)과 메모리 어레이 기판 전압(VBB) 사이에 직렬로 삽입된 2개의 저항기(R4, R5)와, 저항기(R4)와 저항기(R5)의 접속 노드의 전압(VB)과 기준전압(VBBRL)을 비교하는 차동 회로를 구비하고, 그 차동 회로는 노드 전압(VB)이 기준전압(VBBRL)을 초과한 때에 VBB 상승 완료 신호(VBBON)를 유의한 값(예를 들면, "H")으로 전환된다. 기준전압(VPPRL, VBBRL)은 도 1에 도시한 기준전압 발생회로(17)로부터 각각 공급된다. 또한, 저항기(R1 내지 R3)는, 워드선 전압(VPP)을 분압하기 위한 회로이고, 저항기(R4, R5)는 VCL+VBB의 전압을 분압하기 위한 회로이다. 따라서 이러한 회로는 도 5에 도시한 구성에 한정되는 것이 아니라, 2개 또는 3개 이상의 저항기로 구성하여도 좋다.
다음에, 도 1에 도시한 전원회로부(1)가 갖는 내부전압 발생회로의 구성에 관해 도면을 이용하여 설명하다. 또한, 내부전압 발생회로의 구성은 이하에서 설명하는 회로에 한정되는 것이 아니라, 소정의 강압 전압, 승압 전압 또는 부전압을 생성할 수 있는 구성이라면 어떤 회로라도 좋다. 또한, 기준전압 발생회로(17)는 주위 환경(온도)의 변화에 대해 변동이 적은 소정 전압을 생성할 수 있는 주지의 회로로 구성하면 좋다. 따라서 여기서는 그 구성 및 동작의 설명은 생략한다.
도 6에 도시한 바와 같이, VPP 내부전압 발생회로(11)는, VPP 제어회로(111), 오실레이터(112) 및 차지펌프 회로(113)를 구비하고, 오실레이터(112)의 출력 펄스를 차지펌프 회로(113)에 의해 정전압 방향으로 가산 하여 정류하는 것으로서 외부 전원 전압(VDD)보다 높은 승압 전압을 생성하는 구성이다. 차지펌프 회로(113)의 출력 전압(VPP)은 VPP 제어회로(111)로 귀환되고, 출력 전압의 값에 응하여 오실레이터(112)를 발진/정지시킴으로써 워드선 전압(VPP)의 값이 일정하게 제어된다.
VPP 제어회로(111)는, 워드선 전압(VPP)과 접지 전위(VSS) 사이에 직렬로 삽입된 3개의 저항기(R6 내지 R8)와, 저항기(R7, R8)의 접속 노드의 전압(VC)과 기준전압(VPPR)을 비교하는 차동 회로를 갖는 구성이다. 차동 회로는, 노드 전압(VC)이 기준전압(VPPR)을 초과한 때에 발진 제어 신호(VPPOSCSW)에 의해 오실레이터(112)의 발진을 정지시키고, 노드 전압(VC)이 기준전압(VPPR)보다 낮은 때에 오실레이터(112)의 발진을 재개시킨다.
또한, VPP 제어회로(111)는, 저항기(R8)와 접지 전위 사이를 차단하기 위한 스위치 트랜지스터(Q11)와, 비교 회로의 차동 쌍을 구성하는 2개의 트랜지스터와 전류원 사이를 차단하기 위한 스위치 트랜지스터(Q12)를 구비하고 있다. 스위치 트랜지스터(Q11, Q12)는 내부 전원 차단시간 계측회로(47)로부터 출력되는 내부 전원 정지 신호(GOFF)에 의해 ON/OFF가 제어된다. 또한, VPP 제어회로(111)에는, 내부 전원 복귀회로(48)로부터 출력되는 VBB 상승 완료 신호(VBBON), 및 내부 전원 정지 신호(GOFF)에 의해 발진 제어 신호(VPPOSCSW)를 제어하기 위한 게이트 회로를 구비하고 있다. VPP 제어회로(111)는, 내부 전원 정지 신호(GOFF)가 "H"인 때에 발진 제어 신호(VPPOSCSW)에 의해 오실레이터(112)의 발진을 정지시키고, 또한 메모리 어레이 기판 전압(VBBON)이 "L"인 동안은 발진 제어 신호(VPPOSCSW)에 의해 오실레 이터(112)의 발진을 정지시킨다. 이와 같은 구성으로 함으로써, 내부전압 발생회로를 복귀시킬 때에, 상술한 메모리 어레이 기판 전압(VBB)과 워드선 전압(VPP)의 복귀의 순서를 제어하는 것이 가능하다.
오실레이터(112)는, nMOS 트랜지스터와 pMOS 트랜지스터로 이루어진 복수의 인버터 회로가 다단 접속된 구성이고, 그 최종단의 출력을 초단의 입력으로 귀환시킴으로써 자려발진하는 링오실레이터이다.
차지펌프 회로(113)는, 복수의 인버터와 복수의 승압용 캐패시터(도6에서는 C1 내지 C4)와 각 승압용 캐패시터의 출력 전압을 소정의 타이밍으로 가산하기 위한 복수의 스위치 소자를 갖는 구성으로서, 오실레이터(112)로부터의 클록 입력으로 승압 전압을 출력하고, 클록 입력 끊음으로 승압 전압의 출력을 정지한다.
도 7에 도시한 바와 같이, VBB 내부전압 발생회로(12)는, VBB 제어회로(121), 오실레이터(122) 및 차지펌프 회로(123)을 구비하고, 오실레이터(122)의 발진 출력 펄스를 차지펌프 회로(123)에 의해 부전압 방향으로 가산하여 정류함으로써 부전압을 생성하는 구성이다. 차지펌프 회로(123)의 출력 전압(VBB)은 VBB 제어회로(121)로 귀환되고, 출력 전압의 값에 따라 오실레이터(122)를 발진/정지시킴으로써 메모리 어레이 기판 전압(VBB)이 일정하게 제어된다.
또한, VBB 내부전압 발생회로(12)에는, 메모리 어레이 기판 전압(VBB)의 공급이 정지하고 있을 때에 기판 전압이 정전위로 되지 않도록 하기 위해, 출력 단자를 접지 전위(VSS)에 접속하기 위한 출력 제어회로(124)를 갖는 구성이다. 출력 제 어회로(124)는, 차지펌프 회로(123)의 출력 단자와 접지 전위(VSS) 사이에 삽입된 스위치 트랜지스터(Q21)을 구비하고, 스위치 트랜지스터(Q21)는 내부 전원 차단시간 계측회로(47)로부터 출력되는 내부 전원 정지 신호(GOFF)에 의해 ON/OFF가 제어된다.
VBB 제어회로(121)는, 주변회로용 강압 전압(VCL)과 메모리 어레이 기판 전압(VBB) 사이에 직렬로 삽입된 2개의 저항기(R9, R10)와, 저항기(R9, R10)의 접속 노드의 전압(VD)과 기준전압(VBBR)을 비교하는 차동 회로를 갖는 구성이다. 차동 회로는, 노드 전압(VD)가 기준전압(VBBR)을 초과한 때에 발진 제어 신호(VBBOSCSW)에 의해 오실레이터(122)의 발진을 정지시키고, 노드 전압(VD)이 기준전압(VBBR)보다 낮은 때에 오실레이터(122)의 발진을 재개시킨다.
또한, VBB제어회로(121)는, 저항기(R9)와 주변회로용 강압 전압(VCL) 사이를 차단하기 위한 스위치 트랜지스터(Q22)와, 비교 회로의 차동 쌍을 구성하는 2개의 트랜지스터와 전류원 사이를 차단하기 위한 스위치 트랜지스터(Q23)를 구비하고 있다. 스위치 트랜지스터(Q22, Q23)는 내부 전원 차단시간 계측회로(47)로부터 출력되는 내부 전원 정지 신호(GOFF)에 의해 0N/OFF가 제어된다. VBB 제어회로(121)는, 스위치 트랜지스터(Q22, Q23)가 OFF인 때, 발진 제어 신호(VBBOSCSW)에 의해 오실레이터(122)의 발진을 정지시킨다.
오실레이터(122)는, nMOS 트랜지스터와 pMOS 트랜지스터로 이루어진 복수의 인버터 회로가 다단 접속된 구성이고, 그 최종단이 출력을 초단의 입력으로 귀환시킴으로써 자려발진하는 링오실레이터이다.
차지펌프 회로(123)는, 오실레이터(122)의 발진 출력 클록(OSC)과 그 반전 출력(0SCB)을 입력으로 하는, 복수의 인버터와 복수의 감압용 캐패시터(도 7에서는 C11 내지 C14)와 각 감압용 캐패시터의 출력 전압을 소정의 타이밍으로 가산하기 위한 복수의 스위치 소자를 갖는 구성이고, 오실레이터(122)로부터의 클록 입력으로 부전압을 출력하고, 클록 입력 끊음으로 부전압의 출력을 정지한다,
도 8에 도시한 바와 같이, VCL 내부전압 발생회로(16)는, 주변회로용 강압 전압(VCL)을 출력하기 위한 출력 트랜지스터(Q31)와, 주변회로용 강압 전압(VCL)을 일정하게 제어하기 위한 차동 증폭기로 이루어진 VCL 제어회로(161)를 갖는 구성이다. VCL 제어회로(161)는, 기준전압 발생회로(17)로부터 공급되는 소정의 기준전압(VCLR)과 출력 트랜지스터(Q31)로부터 출력되는 주변회로용 강압 전압(VCL)을 비교하고, 기준전압(VCLR)과 주변회로용 강압 전압(VCL)이 같아지도록, 출력 트랜지스터(Q31)를 제어한다.
도 9에 도시한 바와 같이, VDL 내부전압 발생회로(15)는, 비트선 전압(VDL)을 출력하기 위한 출력 트랜지스터(Q41)와, 비트선 전압(VDL)을 일정 전압으로 제어하기 위한 차동 증폭기로 이루어진 VDL 제어회로(151)를 갖는 구성이다. VDL 제어회로(151)는, 기준전압 발생회로(17)로부터 공급되는 소정의 기준전압(VDLR)과 출력 트랜지스터(Q41)로부터 출력되는 비트선 전압(VDL)을 비교하고, 기준전압(VDLR)과 비트선 전압(VDL)이 같아지도록, 출력 트랜지스터(Q41)를 제어한다.
또한, VDL 내부전압 발생회로(15)에는, VDL 제어회로(151)의 차동 증폭기에 일정 전류를 공급하는 정전류원과 접지 전위 사이를 차단하기 위한 스위치 트랜지스터(Q42)와, 출력 트랜지스터(Q41)를 0FF 상태에서 고정하기 위한 스위치 트랜지스터(Q43)를 구비하고 있다. 스위치 트랜지스터(Q42, Q43)는 내부 전원 정지 신호(GOFF)를 인버터에서 반전시킨 제어 신호(SWB)에 의해 ON/OFF가 제어된다.
도 10에 도시한 바와 같이, VPLT 내부전압 발생회로(14)는, 주변회로용 강압 전압(VCL)을 분압하는 저항기(R11, R12)와, 저항기(R11, R12)의 접속 노드의 전압(VPLTR)을 소정 비배(比倍) 하여 셀 플레이트 전압(VPLT)을 생성하는, 2조의 차동 증폭 회로 및 출력 트랜지스터로 이루어진 VPLT 제어회로(141)를 갖는 구성이다. VPLT 제어회로(141)는, 노드6 전압(VPLTR)과 셀 플레이트 전압(VPLT)을 비교하고, 셀 플레이트 전압(VPLT)이 노드 전압(VPLTR)의 소정 비배가 되도록 출력 트랜지스터를 각각 제어한다.
도 11에 도시한 바와 같이, VBLR내부전압 발생회로(13)는, 주변회로용 강압 전압(VCL)을 분압하는 저항기(R13, R14)와, 저항기(R13, R14)의 접속 노드의 전압(VBLRR)을 소정 비배로 하여 비트선 프리차지 전압(VBLR)을 생성하는, 2조의 차동 증폭 회로 및 출력 트랜지스터로 이루어진 VBLR 제어회로(131)를 갖는 구성이다. VBLR 제어회로(131)는, 노드 전압(VBLRR)과 비트선 프리차지 전압(VBLR)을 비교하고, 비트선 프리차지 전압(VBLR)이 노드 전압(VBLRR)의 소정 비배가 되도록 출력 트랜지스터를 각각 제어한다.
또한, VBLR 내부전압 발생회로(13)에는, 노드 전압(VBLRR)의 출력을 차단하기 위한 스위치 트랜지스터(Q51, Q52)와, VBLR 제어회로(131)의 차동 증폭기 및 출 력 트랜지스터의 동작을 정지시키기 위한 스위치 트랜지스터(Q53 내지 Q56)를 구비하고 있다. 스위치 트랜지스터(Q51 내지 Q56)는 각각 내부 전원 정지 신호(GOFF)에 의해 ON/OFF가 제어된다.
이러한 구성에 있어서, 다음에 본 실시 형태의 반도체 기억 장치의 동작에 관해 도면을 이용하여 설명한다.
도 12는 본 발명의 반도체 기억 장치의 처리 순서를 도시한 플로우차트이다.
도 12에 도시한 바와 같이, 반도체 기억 장치는, 상술한 셀프 리프레시 모드 상태(Entry)에 있는 때, 리프레시 동작과 내부전압 발생회로의 정지(내부 전원 차단/복귀)를 메모리 셀의 최대 데이터 보존 시간(tREFmax)에 따라 설정되는 소정의 주기로 반복된다.
리프레시 동작시, 리프레시 동작 제어회로(42)는, 우선, 리프레시 동작 기간인 것을 나타내는 리프레시 동작 신호(SRFT)를 "H"로 설정하고, 리프레시 동작 대상인 워드선을 선택하기 위한 워드선 선택 펄스(PSRF)를 각각 생성한다. 모드 제어회로(41)는 리프레시 동작 제어회로(42)로부터 출력된 워드선 선택 펄스(PSRF)의 타이밍에서 각 워드선을 차례로 활성화시키고, 워드선마다 메모리 셀에 보존된 데이터의 판독, 증폭, 재기록을 각각 실시한다. 모든 워드선에 대한 리프레시 동작이 완료되면, 리프레시 동작 제어회로(42)는, 리프레시 동작 신호(SRFT)를 "L"로 전환하고, 리프레시 동작의 종료를 나타내는 리프레시 엔드 펄스(REFENDP)를 출력한다.
내부 전원 제어회로(43)는, 리프레시 동작 신호(SRFT)가 "L"로 전환되면, 내부 전원 차단시간 계측회로(47)의 카운트 회로에 의해 발진회로(49)의 출력 펄스(SLOSC)의 계수를 시작하고, 소정의 펄스 폭(도 12에서는 1초)을 갖는 내부 전원 정지 신호(GOFF)를 생성한다.
내부 전원 정지 신호(GOFF)가 유의한 값("H")에 있는 때, 워드선 전압(VPP)을 생성하는 VPP 내부전압 발생회로(11), 메모리 어레이 기판 전압(VBB)을 생성하는 VBB 내부전압 발생회로(12), 비트선 프리차지 전압(VBLR)을 생성하는 VBLR 내부전압 발생회로(13) 및 비트선 전압(VDL)을 생성하는 VDL 내부전압 발생회로(15)의 동작이 정지하고, 각각의 내부 전원 전압의 공급이 정지한다. 또한, 아울러서 VBB 내부전압 발생회로(12)의 출력 단자 및 워드선이 각각 접지 전위(VSS)에 접속된다.
다음에, 내부 전원 정지 신호(GOFF)가 "L"로 전환하면, VPP 내부전압 발생회로(11), VBB 내부전압 발생회로(12), VBLR 내부전압 발생회로(13) 및 VDL 내부전압 발생회로(15)의 동작이 재개되고, VBB 내부전압 발생회로(12)의 출력 단자와 접지 전위 사이, 및 워드선과 접지 전위 사이의 접속이 각각 차단된다.
여기서, VPP 내부전압 발생회로(11)는, 내부 전원 복귀회로(48)의 VBB 검출회로(482)로부터 공급되는 VBB 상승 완료 신호(VBB0N)가 유의한 값("H")으로 될 때까지 워드선 전압(VPP)의 출력을 정지한다.
메모리 어레이 기판 전압(VBB)이 어느 정도 상승되고, VPP 내부전압 발생회로(11)의 동작이 복귀하면, 내부 전원 복귀회로(48)의 VPP 복귀 판정회로(481)는 VPP 복귀 신호(VPPON)를 유의한 값("H")으로 전환한다.
VPP 복귀 신호(VPPON)에 의해 워드선 전압(VPP)의 복귀 완료를 검출한 리프레시 동작 제어회로(42)는 복귀 완료 펄스(GENONP)를 생성하고, 리프레시 동작 신 호(SRFT)를 "H"로 전환하여 리프레시 동작을 재개한다.
이상 설명한 동작은, 셀프 리프레시 모드가 종료(Exit)하기 까지 반복된다.
따라서 메모리 어레이부(3)에 대한 비액세스 기간에 있어서, 워드선 전압(VPP)을 생성하는 VPP 내부전압 발생회로(11), 메모리 어레이 기판 전압(VBB)를 생성하는 VBB 내부전압 발생회로(12), 비트선 프리차지 전압(VBLR)을 생성하는 VBLR 내부전압 발생회로(13), 및 비트선 전압(VDL)을 생성하는 VDL 내부전압 발생회로(15)의 동작을 각각 정지시킴으로써. 비트선이나 워드선에 흐르는 리크 전류, 및 정지시킨 내부전압 발생회로의 부하에 흐르는 리크 전류를 차단할 수 있기 때문에 반도체 기억 장치의 평균 소비 전류를 저감할 수 있다.
또한, 각종 내부전압 발생회로중, VPP 내부전압 발생회로(11) 및 VBB 내부전압 발생회로(12)는, 차지펌프 회로를 이용하여 승압 전압 또는 부전압을 생성하기 때문에 전압 변환 효율이 낮다는 문제가 있다. 예를 들면, 싱글 부스트의 차지펌프 회로에서는 변환 효율이 5O% 이하이고, 더블 부스트의 차지펌프 회로(외부 전원 전압(VDD)을 더욱 저전압으로 한 경우에 사용된다)에서는 변환 효율이 33% 이하가 된다. 따라서, VPP 내부전압 발생회로(11) 및 VBB 내부전압 발생회로(12)의 동작을 정지하면, 이들의 부하에 흐르는 리크 전류의 2 내지 3배 정도의 전류 성분을 저감할 수 있다.
또한, VPP 내부전압 발생회로(11), VBB 내부전압 발생회로(12), VBLR 내부전압 발생회로(13) 및 VDL 내부전압 발생회로(15)의 정지시에, 셀 플레이트 전압(VPLT)을 생성하는 VPLT 내부전압 발생회로(14), 및 주변회로에 공급하는 강압 전압(VCL)을 생성하기 위한 VCL 내부전압 발생회로(16)의 동작을 유지하고, 또한 VBB 내부전압 발생회로(12)의 출력 단자, 및 워드선을 각각 접지 전위(VSS)에 접속함으로써, 메모리 셀이 갖는 트랜지스터의 오동작을 방지할 수 있기 때문에 메모리 셀 내에 보존된 데이터의 파괴를 방지할 수 있다.
또한, VPP 내부전압 발생회로(11), VBB 내부전압 발생회로(12), VBLR 내부전압 발생회로(13) 및 VDL 내부전압 발생회로(15)의 동작을 복귀시킬 때에, 메모리 어레이 기판 전압(VBB)이 상승한 후, VPP 내부전압 발생회로(11)의 동작을 복귀시킴으로써, 메모리 셀이 갖는 트랜지스터의 오동작이 방지되고, 메모리 셀 내에 보존된 데이터의 파괴를 방지할 수 있다.
또한, 상기 설명에서는, 메모리 어레이부(3)에 대한 비액세스 기간에 있어서, VPP 내부전압 발생회로(11), VBB 내부전압 발생회로(12), VBLR 내부전압 발생회로(13) 및 VDL 내부전압 발생회로(15)의 동작을 전부 정지시키는 경우로서 설명하였지만, VPP 내부전압 발생회로(11), VBB 내부전압 발생회로(12), VBLR 내부전압 발생회로(13)중의 적어도 1개를 정지시키면, 그 부하에 흐르는 리크 전류를 차단할 수 있기 때문에 종래의 반도체 기억 장치보다 평균 소비 전류를 저감할 수 있다.
도 13은 본 발명의 반도체 기억 장치의 제 2 실시 형태의 구성을 도시한 회로도이다,
본 실시 형태의 반도체 기억 장치는, 워드선 전압(VPP)을 생성하는 VPP 내부전압 발생회로의 동작을 내부 전원 제어회로(43)로부터 출력되는 내부 전원 정지 신호(GOFF)로 정지시키지 않도록 한다.
또한, 본 실시 형태의 반도체 기억 장치에서는, 도 13에 도시한 바와 같이, 워드선 전압(VPP)이 공급되는 워드 드라이버나 X디코더 내의 논리회로 등이 갖는 각 pMOS 트랜지스터에 대해, 그 소스와 기판에 각각 독립적으로 워드선 전압(VPP)을 공급하고, VPP 내부전압 발생회로의 출력 단자와 pMOS 트랜지스터의 소스 사이에 접속을 차단하기 위한 스위치 트랜지스터(Q100)를 마련한 구성이다. 그 밖의 구성은 제 1 실시 형태와 같기 때문에 그 설명은 생략한다,
본 실시 형태의 반도체 기억 장치에서는, 메모리 어레이부에 대한 비액세스 기간에 있어서, 스위치 트랜지스터(Q100)를 OFF시키고, pMOS 트랜지스터의 소스에 인가하는 워드선 전압(VPP)의 공급만을 정지하고, 기판 전압(VPPW)(≒VPP)의 공급은 그대로 유지시킨다.
이와 같이 함으로써, 내부전압 발생회로의 정지시, 워드선을 접지 전위(VSS)에 접속하지 않아도 pMOS 트랜지스터의 외관상의 임계치 전압이 상승하기 때문에 오동작을 방지할 수 있다. 또한, 워드선 전압(VPP)이 공급되는 pMOS 트랜지스터의 서브스레시홀드 리크 전류도 저감되기 때문에 반도체 기억 장치의 평균 소비 전류가 저감된다.
또한, VPP 내부전압 발생회로의 동작을 제 1 실시 형태와 마찬가지로 정지시키는 경우는, 도 13에 도시한 바와 같이, 다이오드 접속된 nMOS 트랜지스터(Q101)를 통하여 상기 pMOS 트랜지스터의 기판에 외부 전원 전압(VDD)을 공급하면 좋다. 그 경우, 기판 전압(VPPW)은 VPP 내부전압 발생회로의 동작 정지시에 VDD-VTH(Q1O1의 임계치 전압)까지 저하되지만, 상기 VPP 인가시와 마찬가지로 pMOS 트랜지스터 의 오동작을 방지할 수 있다.
본 발명의 양호한 실시예를 특정한 실시예를 들어 설명하였으나, 이러한 설명은 예증적인것이지 이에 한정되는 것이 아니며 첨부된 청구항의 기술사상이나 영역으로부터 벗어남이 없이 변경 및 수정을 하더러도 당업자에게는 자명할 것이다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 워드선을 구동하기 위해 사용되는 외부로부터 공급되는 외부전원 전압보다도 높은 승압 전압인 워드선 전압을 생성하는 VPP 내부 전압 발생회로와,
    메모리 셀이 형성된 반도체 기판에 공급되는 부전압인 메모리 어레이 기판전압을 생성하는 VBB 내부 전압 발생회로와,
    비트선을 구동하기 위해 사용되는 외부로부터 공급되는 외부 전원 전압보다도 낮은 강압전압인 비트선 전압을 생성하는 VDL 내부 전압 발생회로를 구비하며,
    상기 메모리 셀에 기록된 데이터를 보존하기 위한 리프레시 동작을 필요로 하는 반도체 기억장치의 제어방법에 있어서,
    상기 리프레시 동작 종료시 마다, 상기 VPP 내부 전압 발생회로 및 VBB 내부 전압 발생회로로부터의 전압 출력을 각각 소정의 기간만큼 차단(off)하며,
    상기 VBB 내부 전압 발생회로로부터의 상기 메모리 어레이 기판전압의 출력이 오프되어 있는 사이, 상기 메모리 셀이 형성된 반도체 기판을 접지하며, 해당 메모리 어레이 기판전압의 출력 오프 기간의 종료 후, 상기 VBB 내부 전압 발생회로로부터 상기 메모리 어레이 기판전압을 출력 시키기 위한 구동신호를 출력하고,
    상기 VBB 내부 전압 발생회로로부터 출력되는 상기 메모리 어레이 기판 전압이 상승한 후, 상기 VPP 내부 전압 발생회로로부터 상기 워드선 전압을 출력하는 것을 특징으로 하는 반도체 기억 장치의 제어방법.
  4. 제 3 항에 있어서,
    상기 VPP 내부 전압 발생회로로부터 상기 워드선 전압의 출력이 차단되어 있는 동안 상기 워드선을 접지 전위에 접속하는 것을 특징으로 하는 반도체 기억 장치의 제어방법.
  5. 삭제
  6. 삭제
  7. 워드선을 구동하기 위해 사용되는 외부로부터 공급되는 외부 전원 전압보다도 높은 승압전압인 워드선 전압을 생성하는 VPP 내부 전압 발생회로와,
    비트선을 구동하기 위해 사용되는 외부로부터 공급되는 외부전원 전압보다도 낮은 강압 전압인 비트선 전압을 생성하는 VDL 내부 전압 발생회로와,
    상기 워드선 전압이 소스와 기판에 각각 독립하여 공급되는 복수의 MOS 트랜지스터를 구비한 상기 워드선을 구동하는 워드 드라이버와,
    상기 MOS 트랜지스터의 소스에 공급되는 상기 워드선 전압만을 차단시키기 위한 스위치를 구비하고,
    메모리 셀에 기록된 데이터를 보존하기 위한 리프레시 동작을 필요로 하는 반도체 기억장치의 제어방법에 있어서,
    상기 리프레시 동작의 종료마다 상기 스위치를 소정의 기간만큼 차단하는 것을 특징으로 하는 반도체 기억 장치의 제어방법.
  8. 제 3 항, 제 4 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 리프레시 동작의 종료 마다, 상기 VDL 내부 전압 발생회로로부터의 전압 출력을 소정의 기간만큼 차단하는 것을 특징으로 하는 반도체 기억 장치의 제어방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 메모리 셀에 기록된 데이터를 보존하기 위한 리프레시 동작을 필요로 하는 반도체 기억 장치에 있어서,
    워드선을 구동하기 위해 사용되는 외부로부터 공급되는 외부 전원 전압보다 높은 승압 전압인 워드선 전압을 생성함과 함께, 상기 워드선 전압의 출력을 소정의 제어신호에 따라서 온 또는 오프하는 VPP 내부 전압 발생회로와,
    상기 메모리 셀이 형성된 반도체 기판에 공급되느느 부전압인 메모리 어레이 기판전압을 생성함과 함께, 상기 메모리 어레이 기판전압의 출력을 소정의 제어신호에 따라서 온 또는 오프하는 VBB 내부 전압 발생회로와,
    상기 리프레시 동작의 종료마다, 상기 VPP 내부 전압 발생회로 및 상기 VBB내부 전압 발생회로로부터의 전압 출력을 각각 소정의 기간만큼 오프시키기 위한 제어신호를 생성하는 내부전원 차단시간 계측회로와,
    상기 VBB 내부 전압 발생회로로부터의 상기 메모리 어레이 기판전압의 출력이 오프되어 있는 사이, 상기 메모리 셀이 형성된 반도체 기판을 접지하며, 해당 메모리 어레이 기판전압의 출력의 오프 시간이 종료 후, 상기 VBB내부 전압 발생회로로부터 상기 메모리 어레이 기판전압을 출력시키기 위한 구동신호를 출력하는 출력제어회로와,
    상기 VBB 내부 전압 발생회로로부터 출력되는 상기 메모리 어레이 기판전압이 상승한 후, 상기 VPP 내부 전압 발생회로로부터 상기 워드선 전압을 출력시키기 위한 제어신호를 출력하는 내부 전원 복귀 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  15. 제 14 항에 있어서,
    상기 VPP 내부 전압 발생회로로부터 상기 워드선 전압의 출력이 오프되어 있는 동안 상기 워드선을 접지 전위에 접속하기 위한 스위치부를 갖는 것을 특징으로 하는 반도체 기억 장치.
  16. 삭제
  17. 삭제
  18. 메모리 셀에 기록된 데이터를 보존하기 위해 리프레시 동작을 필요로 하는 반도체 기억 장치에 있어서,
    워드선을 구동하기 위해 사용되는 외부로부터 공급되는 외부 전원 전압보다도 높은 승압전압인 워드선 전압을 생성하는 VPP 내부 전압 발생회로와,
    상기 워드선 전압이 소스와 기판으로 각각 독립하여 공급되는 복수의 MOS 트랜지스터를 구비한 상기 워드선을 구동하는 워드 드라이버와,
    상기 MOS 트랜지스터의 소스에 공급되는 상기 워드선 전압만을 차단시키기 위한 스위치와,
    상기 리프레시 동작의 종료마다 상기 스위치를 소정의 기간만큼 오프시키기 위한 제어 신호를 생성하는 내부 전원 차단 시간 계측 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  19. 제 14 항, 제 15 항 또는 제 18 항 중 어느 한 항에 있어서,
    비트선을 구동하기 위해 사용되는 외부로부터 공급되는 외부 전원 전압보다도 낮은 강압 전압인 비트선 전압을 생성함과 함께, 상기 비트선 전압의 출력을 소정의 제어신호에 따라서 온 또는 오프하는 VDL 내부 전압 발생회로를 구비하며,
    상기 VDL 내부 전압 발생회로는, 상기 내부전원 차단 시간 계측회로로부터 출력되는 제어신호에 따라 상기 비트선 전압의 출력을 온 또는 오프시키는 것을 특징으로 하는 반도체 기억 장치.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제 3 항, 제 4 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 메모리 셀 내에 구비되는 데이터 보존용의 캐패시터의 상부 전극에 상기 리프레시 동작 종료부터 다음의 리프레시 동작 개시까지의 기간을 포함하여 동작시에 항상 셀 플레이트 전압을 공급하는 것을 특징으로 하는 반도체 기억장치의 제어방법.
  24. 제 14 항, 제 15 항 또는 제 18 항 중 어느 한 항에 있어서,
    상기 메모리 셀내에 구비되는 데이터 보존용의 캐패시터의 상부 전극에 상기 리프레시 동작 종료부터 다음의 리프레시 동작 개시까지의 기간을 포함하여 동작시에 항상 셀 플레이트 전압을 공급하는 VPLT 내부 전압발생회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4199591B2 (ja) 2003-05-16 2008-12-17 エルピーダメモリ株式会社 セルリークモニタ回路及びモニタ方法
JP4437710B2 (ja) 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
KR100567916B1 (ko) * 2004-04-20 2006-04-05 주식회사 하이닉스반도체 반도체 메모리 소자의 전원 공급 장치 및 방법
KR100772686B1 (ko) * 2004-10-30 2007-11-02 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100648278B1 (ko) * 2004-11-05 2006-11-23 삼성전자주식회사 벌크 라인 전압에 따른 프로그램 실행 구간의서스펜드/리쥼 기능을 갖는 불 휘발성 메모리 장치 및그것의 프로그램 방법
US7532532B2 (en) 2005-05-31 2009-05-12 Micron Technology, Inc. System and method for hidden-refresh rate modification
KR100816690B1 (ko) * 2006-04-13 2008-03-27 주식회사 하이닉스반도체 온도 감지장치를 구비하는 반도체메모리소자
KR100826647B1 (ko) * 2006-11-20 2008-05-06 주식회사 하이닉스반도체 전압펌프 초기화 회로 및 이를 이용한 전압 펌핑장치
JP2008146784A (ja) * 2006-12-13 2008-06-26 Elpida Memory Inc 半導体記憶装置
US7477092B2 (en) * 2006-12-29 2009-01-13 Sandisk Corporation Unified voltage generation apparatus with improved power efficiency
US7440342B2 (en) * 2006-12-29 2008-10-21 Sandisk Corporation Unified voltage generation method with improved power efficiency
US7733731B2 (en) 2007-03-05 2010-06-08 Micron Technology, Inc. Control of inputs to a memory device
US8042022B2 (en) * 2007-03-08 2011-10-18 Micron Technology, Inc. Method, system, and apparatus for distributed decoding during prolonged refresh
US8004920B2 (en) 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
JP5045294B2 (ja) * 2007-07-30 2012-10-10 富士通セミコンダクター株式会社 カスコードカレントミラー回路を有する内部電源回路
US8005995B2 (en) 2007-08-16 2011-08-23 Micron Technology, Inc. Command interface systems and methods
US8044705B2 (en) * 2007-08-28 2011-10-25 Sandisk Technologies Inc. Bottom plate regulation of charge pumps
US7656720B2 (en) 2007-11-07 2010-02-02 Micron Technology, Inc. Power-off apparatus, systems, and methods
US7586362B2 (en) * 2007-12-12 2009-09-08 Sandisk Corporation Low voltage charge pump with regulation
US7586363B2 (en) * 2007-12-12 2009-09-08 Sandisk Corporation Diode connected regulation of charge pumps
US7969235B2 (en) 2008-06-09 2011-06-28 Sandisk Corporation Self-adaptive multi-stage charge pump
US20090302930A1 (en) * 2008-06-09 2009-12-10 Feng Pan Charge Pump with Vt Cancellation Through Parallel Structure
US8710907B2 (en) * 2008-06-24 2014-04-29 Sandisk Technologies Inc. Clock generator circuit for a charge pump
US7683700B2 (en) 2008-06-25 2010-03-23 Sandisk Corporation Techniques of ripple reduction for charge pumps
KR101450255B1 (ko) * 2008-10-22 2014-10-13 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생 회로
US7795952B2 (en) * 2008-12-17 2010-09-14 Sandisk Corporation Regulation of recovery rates in charge pumps
JP5564829B2 (ja) * 2009-05-14 2014-08-06 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
US7973592B2 (en) * 2009-07-21 2011-07-05 Sandisk Corporation Charge pump with current based regulation
US8339183B2 (en) * 2009-07-24 2012-12-25 Sandisk Technologies Inc. Charge pump with reduced energy consumption through charge sharing and clock boosting suitable for high voltage word line in flash memories
US20110133820A1 (en) * 2009-12-09 2011-06-09 Feng Pan Multi-Stage Charge Pump with Variable Number of Boosting Stages
US20110148509A1 (en) * 2009-12-17 2011-06-23 Feng Pan Techniques to Reduce Charge Pump Overshoot
US9401225B2 (en) 2010-11-19 2016-07-26 Rambus Inc. Timing-drift calibration
US8294509B2 (en) 2010-12-20 2012-10-23 Sandisk Technologies Inc. Charge pump systems with reduction in inefficiencies due to charge sharing between capacitances
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
US8649236B2 (en) * 2011-05-11 2014-02-11 Elite Semiconductor Memory Technology Inc. Circuit and method for controlling leakage current in random access memory devices
TWI469144B (zh) * 2011-07-06 2015-01-11 Elite Semiconductor Esmt 用以控制隨機存取記憶體元件中的漏電流之電路和方法
US8699247B2 (en) 2011-09-09 2014-04-15 Sandisk Technologies Inc. Charge pump system dynamically reconfigurable for read and program
US8400212B1 (en) 2011-09-22 2013-03-19 Sandisk Technologies Inc. High voltage charge pump regulation system with fine step adjustment
US8514628B2 (en) 2011-09-22 2013-08-20 Sandisk Technologies Inc. Dynamic switching approach to reduce area and power consumption of high voltage charge pumps
KR20130046182A (ko) * 2011-10-27 2013-05-07 에스케이하이닉스 주식회사 불휘발성 메모리 장치의 전압 생성 회로
US8710909B2 (en) 2012-09-14 2014-04-29 Sandisk Technologies Inc. Circuits for prevention of reverse leakage in Vth-cancellation charge pumps
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
US9437284B1 (en) * 2015-12-02 2016-09-06 Vanguard International Semiconductor Corporation Memory devices and control methods thereof
US11894041B2 (en) 2020-12-01 2024-02-06 SK Hynix Inc. Electronic devices executing refresh operation based on adjusted internal voltage
KR20220077011A (ko) 2020-12-01 2022-06-08 에스케이하이닉스 주식회사 리프레쉬동작을 수행하는 전자장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05210978A (ja) * 1992-01-31 1993-08-20 Sharp Corp 半導体記憶装置
JPH08241587A (ja) * 1995-03-02 1996-09-17 Nec Corp ダイナミック型半導体記憶装置
JPH11120772A (ja) * 1997-10-15 1999-04-30 Nec Corp 半導体記憶装置
KR20000043211A (ko) * 1998-12-28 2000-07-15 김영환 반도체 메모리장치 및 그 구동방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009391B1 (ko) * 1991-07-16 1995-08-21 삼성전자주식회사 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치
JPH08203268A (ja) * 1995-01-27 1996-08-09 Hitachi Ltd ダイナミック型ｒａｍ
US6038186A (en) * 1997-09-12 2000-03-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device that can have power consumption reduced during self refresh mode
KR100363105B1 (ko) * 1998-12-23 2003-02-19 주식회사 하이닉스반도체 셀 리키지 커런트 보상용 셀프 리프레쉬 장치
JP3863313B2 (ja) * 1999-03-19 2006-12-27 富士通株式会社 半導体記憶装置
JP4804609B2 (ja) * 2000-02-16 2011-11-02 富士通セミコンダクター株式会社 セルアレイ電源の上昇を防止したメモリ回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05210978A (ja) * 1992-01-31 1993-08-20 Sharp Corp 半導体記憶装置
JPH08241587A (ja) * 1995-03-02 1996-09-17 Nec Corp ダイナミック型半導体記憶装置
JPH11120772A (ja) * 1997-10-15 1999-04-30 Nec Corp 半導体記憶装置
KR20000043211A (ko) * 1998-12-28 2000-07-15 김영환 반도체 메모리장치 및 그 구동방법

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