TW567495B - Semiconductor memory device control method and semiconductor memory device - Google Patents

Semiconductor memory device control method and semiconductor memory device Download PDF

Info

Publication number
TW567495B
TW567495B TW091120120A TW91120120A TW567495B TW 567495 B TW567495 B TW 567495B TW 091120120 A TW091120120 A TW 091120120A TW 91120120 A TW91120120 A TW 91120120A TW 567495 B TW567495 B TW 567495B
Authority
TW
Taiwan
Prior art keywords
voltage
internal
circuit
memory device
generating circuit
Prior art date
Application number
TW091120120A
Other languages
English (en)
Inventor
Takeshi Hashimoto
Yutaka Ito
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Application granted granted Critical
Publication of TW567495B publication Critical patent/TW567495B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

567495 五、發明說明（1)
【發明之背景J 本發明係關於一種適合應用 _(動態隨機存取記憶體)中之以之 法，以及一種半導體記憶裝置。 _ ®、置控制方 之描述 記憶裝 等等之 需要減 消耗之 一項技 之記憶 該處的 期間表 的期間 、放大 的動作 置也被使用在例如行焉 移動式終端設備中，g 少電流消耗。 裝置，舉例而言，曰本 術’這項技術在非存取 體單元配置位元線，用 感測放大器之漏電流， 示除了資料讀取、資料 。更新動作因而表示每 以及重新寫入資料而保
最近例如dram之半導體 電話、PDA (個人數位助理） 此對於半導體記憶裝置逐漸 關於用以實現減少電流 特開平8 - 2 0 3 2 6 8號公報揭露 期間以浮動狀態為保留資料 以消除流經位元線與連接到 藉以降低電流消耗。非存取 寫入以及更新動作期間以外 個預定時間，用以藉由讀取 留寫入記憶體單元中之資料
DRAM係藉由累積包含在記憶體單元中之電容器上的電 荷而建構，以便將資料保留於其中。有關這種構造，])RAM 需要在最大資料保留時間tREFmax之内，用以從記憶體單 元讀取資料並將資料重新寫入記憶體單元中之更新動作， 而記憶體單元可以保留寫入於其中之資料持續這段最大資 料保留時間tREFmax。DRAM之平均電流消耗係取決於
第5頁 567495 五、發明說明（2) tREFmax，因此當DRAM具有較長的tREFmax時，DRAM可減少 應該執行更新動作之次數以減少平均電流消耗。 然而，即使改善了記憶體單元等等之性能以延長最大 資料保留時間tREFmax，在最大資料保留時間tREFmax已達 到一定長度之後也無法減少更多的平均電流消耗。此乃歸 因於被周邊電路所消耗之電流，以及例如流入缺陷部位 (在製造期間無意於DRAM中製造出）之漏電流之DC電流分 的存在。 因為DRAM之逐漸增高集積度之結果，係對一個dram之 圮憶體陣列單元進行相較於DRAM之周邊電路之更進一步的 小，化處理’該DRAM之記憶體陣列單元包含：一記憶體單 =陣列，其包括複數個配置成矩陣之記憶體單& ;複數個 之字元驅動器；，數個用以讀取保留在記 之資料之感測放大器等等…，相較於 V Λ 型化的記憶體陣列單元會因較多數的缺 =例如鄰近線間的短路，等等）而受才員，且由於可能已於 耗：：陷部：產生漏電流’而導致來自外部電源的電流消 減/1、: ί k方式來說，漏電流的減少對平均電流消耗的 减少是有效的。 明之二上二述2曰本專利特開平8-203268號公報中所說 ^ ^ 4 At +"、位70線係在非存取期間期間以浮動狀態 斷流經位元線與連接到該處的感測放大 25 <漏電流。 然而’因為以浮動狀態設置之位元線無法獨自減少流
第6頁 567495 五、發明說明（3) __ 經字元線之漏電流與周邊電路等等之 存在，所以無法充分減少整細 =^的問題仍然 <卞巧冤流消耗。 【發明概要】 因此，本發明之一個目的係提供一 平均電流消耗之半導體記憶裝置制 b二=二步降低 置。 彳工剌万法及+導體記憶裝 最近的+導體記憶|置並纟照舊使用々 定内部電源電壓用以降低或升高外部電源電壓vdd，並3 應=此所產生的内部電源電壓給内部電路用以改善裝置之 可靠度。 & 之電ΐ :二在DRAM中’係大幅縮小供記憶體單元使用 之：：體：尺寸以增加儲存容量。藉由這種尺寸的縮小， 所產生之電晶體無法具有高施加電壓，所以dram合於直 設二減少電壓之電源電路，用以提供電晶體小於外部電 電壓VDD之下降電壓。 ” 另一方面，必須將高於外部電源電壓VDD之升高電壓 ^ ^ m ^ ^ ^ η 更確保期望性旎。又，可能將半導體基 板：ί i!電壓、，以便改善記憶體單元之電荷保留特徵 當二肉二f Ϊ導體記憶裴置包含用以產生各種内部電源 電壓之内部電壓產生電路。 體陣止方法，用以停止在並未存取記憶 t存取期間產生内部電源電壓之内部電壓產 第7頁 567495 ----- 五、發明說明（4) 生電路之動作。 在並未亦提供一種半導體記憶裝f，其具有用以停止 壓之内部電二：？陣列單元之非存取期間產生内部電源電 停止必須電路之動作的裝置。然…裝置並未 電路之動作。：存於记憶體早70中之資料的内部電壓產生 動作：期纟，此束一個更新動作到開始下-個更新 電壓產生電路之ίί 用以產〇述電麗之各個内部 字亓始電，之動作··子元線電壓VPP，其係為用以驅動 供至车ί 2鬲電壓；記憶體陣列基板電壓νββ，其係為提 基板之負電壓；以及位元線預充電電壓VBLR， 吏被保留於記憶體單元中之資料再生。 另方面，此裝置並未停止用以產生下述電壓之内部 置生電路之，作：單元板電壓VPLT，其係為提供至設 ;母個記憶體單元中以保留資料之電容器的上部電極之 下降電壓；以及提供至周邊電路之下降電壓VCL。為了停 止（切斷）字元線電壓VPP、記憶體陣列基板電壓VBB以及位 π線預充電電壓VBLR之傳送，此裝置亦可一起停止用以驅 動位元線之下降電壓之位元線電壓VDL之傳送。 … 如上所述之半導體記憶裝置之控制方法與半導體記憶 裝置，係可以減少半導體記憶裝置之平均電流消耗，其乃 因為他們可以切斷流經字元線之漏電流，以及流入内部電 壓產生電路之負載之漏電流，所以會停止其動作。此乃藉 由停止高於外部電源電壓之升高電壓的字元線電壓νρρ、曰
567495 仏、發明說明（5) 提供至半導體基板之負電壓之記憶體陣列基板電壓心6、 或位元線預充電電壓VBLR (用以於每個更新動作結束時使 保留在記憶體單元中持續一段預定期間的資 應而達成。 、灯王J之仏 夕又，當記憶體陣列基板電壓VBB之輸出端子盥字 係在停止這些電壓輸出時分別連接至接地電位、，人、 記憶體單元中之電晶體可防止故障 :二” 體單元巾《資料毀損。 避幻u於記憶 又，當在從VBB内部電壓產生電路傳送之記 基板電壓VBB已上升之後，從VPP内部電壓產 H陣列 =電猜時，記憶體單元中之電晶體會在二傳送字 ㈣’從㈣免保留於記憶體單元中之^^ 本發其他㈣、特徵及優點將從參考續-令赞月之例子的附圖之下述說明而更顯清楚。 亏顯不 【較佳實施例之說明】 (第一實施例） 構造圖二 示之據本發明第一實施例之半導體記憶裝置之 苒k具體έ之，圖1顯示DRAM之例示構造。裒置之 電源電路部Ϊ :DRA在M ^怜列，中:半導體記憶裝置包含 ^分別用以產生原電其 路’而咖記憶體部2包含一個用”之留
第9頁 567495 五、發明說明（6) 列單元及其控制電路。
電源電路部1包含下述用以產生各個内部電源電壓之 内部電壓產生電路：用以產生字元線電壓Vpp之Vpp内部電 壓產生電路1 1 (VPP GENE·);用以產生記憶體陣列基板電 壓VBB之VBB内部電壓產生電路12(VBB GENE·);用以產生 位元線預充電電壓VBLR之VBLR内部電壓產生電路i3(VBLR GENE·)，用以產生單元板電壓vplt之vplt内部電壓產生電 路14(VPLT GENE·);用以產生位元線電壓VDL之vdl内部電 壓產生電路15(VDL GENE.);用以產生供周邊電路用之下 降電壓VCL之VCL内部電壓產生電路i6(VCL GENE·);以及 用以產生基準電壓之基準電壓產生電路17(REF· gene.)。 DR AM記憶體部2包含用以儲存資料之記憶體陣列單元 3 ’以及用以執行從記憶體陣列單元3讀取資料並將資料寫 入記憶體陣列單元3之控制的周邊電路單元4。
記憶體陣列單元3包含：記憶體單元陣列3丨，其包含 複數個配置成矩陣之記憶體單元；字元驅動器（WD)32，用 以驅動字元線；感測放大器33，帛以讀取儲存於記憶體單 兀中之資料；以及γ解碼器34與又解碼器35，用以解碼位址 以存取記憶體單元（資料係藉由此記憶體單元而寫入，讀 取）° e己憶體單7〇包含串聯連接之用以保留資料之電容器 (圖1之CO-C3 )以及屬於開關元件之M〇s電晶體（圖1之 M3^ ’並從電容器之一端被供給以單元板電壓VPLT。在 貫施彳f中之半導體記憶裝置更包含記憶體陣列單元3 之刀換單元3 6 ’用以將相關的字元線連接至接地電位
第10頁 567495 五、發明說明（7) 避免形成記憶體單元之—部份的電晶體在内部電 ^生電路之無效期間發生故障。切換單元36係因應於從 内。ρ電^原控制電路提供之内部電源停止信號goff(隨後說 :0N/0FF控制。雖然為了簡化圖1只顯示記憶體陣列 :二I四條位元線(BL〇T、BL〇B、BUT、BL1B)、兩條 Ϊ =沾 、WL 1 )，以及兩個感測放大器（SA0、SA 1)，但 :際的記憶體陣列單元3具有較多數目之位元線、字元_ 線、以及感測放大器。 周邊電路單元4包含：模式 從外部饋入之控制命令而以箱〜电峪41用以因應於 F詈.争新叙从> A 預疋動作模式設定半導體記忾
裝置，更新動作控制電路42， G 源控制電路43，用以產生控制 &制更新動作；内部電 制包含於電源電路部i中之各’ ^制信號係用以控 效/無效；輸入緩衝器44 ,用 1電壓產生電路成為有 址與資料；以及輸出緩衝器冑時保留從外部饋入之位 列單元3讀取之輸出資料/ ，用以暫時保留從記憶體陣 模式控制電路4 1解碼從外 據解碼結果以預定動作模二^饋入之控制命令，並依 作控制電路4 2依序產生代表=疋半導體記憶裝置。更新動 SRFT ;代表更新動作結束f =動作期間之更新動作信號 每個預定期間用以在更新動斤結束脈波REFENDP ;以及 元線選擇脈波PSRF。為了控中選擇欲存取之字元線之字 因為模式控制電路41與更^ 更新動作’需要這些信號。 使用已知的邏輯電路/而建動作控制電路42可能分別藉 ，所以於此省略其上之說明。
第11頁 567495 五、發明說明（8) ----〜 如圖2所示，内部電源控制電路43包含：内部電源 止時間測量電路47，用以產生内部電源停止信號⑶吓、餞 内部電源停止信號GOFF係用以控制内部電壓產生電路成而 無效/有效；内部電源恢復電路48，用以產生控制信號，為 而控制信號係用以依預定順序恢復各種已經變成無°效^之內 部電壓產生電路；以及振盪電路49，用以於固定周期產 脈波。 生 在第一實施例之半導體記憶裝置中，VBB内部電壓產 生電路12之輸出端子係連接至接地電位”3，用以避免基 板電壓在並未供應屬於負電壓之記憶體陣列基板電壓 時浮ί至正電位。因為位於正電位之基板電壓可能由於記 憶體單元中之電晶體的臨限電壓的降低引發故障，或由於 相對於電晶體之叩接面進行順向偏壓以引發儲存於記憶體 單元中之毁損資料產生故障，故使用這種連接方式。 — 又，在第一實施例之半導體記憶裝置中，内部電源恢 復電路48會產生控制信號以在記憶體陣列基板電壓VBB已 經上升到某種程度之後提高字元線電壓vpp，以便避免基 板電壓在恢復内部電壓產生電路時浮動至正電位。 振盈電路4 9係為譬如一種環形振盪器，其乃藉由以電 晶體Q1、Q2放大以多段連接之複數個反相器（圖3之INV〇 一 INV4)之輸出，並藉由於第一階段反饋此輸出至反相器 (INV0)而自我激發振盪，如圖3所示。每個反相器丨NV〇 一 1NV4係經由各個電流源而受到電力驅動。電容器係分 別介設在輸出端子與每個反相器INV0 - INV4之電源端子
第12頁 567495 五、發明說明（9) 之間，以及介設在輪出 接地電位之間，用以決=子與母個反相器INVO - INV4之 能設置於上述之更新率。或者，振盪電賴可 内部電源截止時間測：雷：路42中。 此計數器電路包含複數;^電路47包含譬如計數器電路， 計算來自振盈電^連接之正反靡），用以 所示。當代表更新動祚Γ 目之輸出脈波SL〇sc，如圖4 「了二隹主丄作期間之更新動作信號SRFT切換至 產生具有預定脈波寬度（舉例而言，其 係依據最大保留時間卿max而適當設定為i秒）之内部電、 ，^止信號GOFF。内部電源停止信號G〇FF只在自我更新模 式仏號S一LPF位於「L」位準時傳送。自我更新模式信號 SLPf表不一種半導體記憶裝置，於其中重複執行更新動作 並停止内部電壓產生電路之自我更新模式。如上所述，更 新動作信號SRFT係從更新動作控制電路42傳輸，而自我更 新模式信號SLPF係從模式控制電路4 1傳輸。 如圖5所示，内部電源恢復電路48包含：vpp恢復決定 電路481，用以決定字元線電壓Vpp是否已完全恢復；以及 VBB檢測器電路482，用以偵測記憶體陣列基板電壓VBB是 否已上升至預定電壓。 VPP恢復決定電路481包含：三個電阻R1 - R3，串聯 介設在字元線電壓VPP與接地電位VSS之間；以及一個差動 電路，用以於電阻R2、R3與基準電壓VPPRL連接之連接節 點比較電壓VA。當節點電壓VA超過基準電壓VPPRL時，差
567495 五、發明說明（ίο) 動電路會將VPP恢復信號VPPON切換至有效值（壁如 「H」）。 ° VBB檢測器電路482包含··兩個電阻、R5，串聯介設 在周邊電路下降電壓VCL與記憶體陣列基板電壓VBB之間； 以及個差動電路，用以於電阻R4、R5與基準電壓VBBRL· 連接之連接節點比較電壓VB。當節點電壓VB超過基準電壓 MBRL時，差動電路會將VBB上升完成信號VBB〇N切換至有 效值（·#如「H」）。分別從圖1所示之基準電壓產生電路η 提供基準電壓VPPRL、VBBRL。電阻R1 _ R3會形成用以分 割字7G線電壓VPP之電路，而電阻R4、R5形成用以分割電 壓VCL + VBB之電路。因此，這些電路的構造並未受限於 圖5所示之那些構造，而可能由兩個或三個以上的電阻
厶 d JU、 I 接著，將參考附圖說 中之内部電壓產生電路之 生電路並未受限於下述之 生預定下降電壓、升高電 基準電壓產生電路17 路所組成，而此預定電壓 乎不會變動。因此，於此 構造與動作的說明。 如圖6所示，包含vpp 充電泵電路113之VPP内部 藉由用以整流之充電泵電 明包含於圖1所示之電源電路部1 構造。吾人應注意到内部電壓產 電路構造，而是可使用只要可產 壓或負電壓之任何電路。 可能由可產生預定電壓之已知電 因應於周圍環境（溫度）的改變幾 省略針對基準電壓產生電路17之 控制電路111、振盪器U2、以及 電壓產生電路11，係具體形成以 路113朝正電壓方向添加振盪器 567495 五、發明說明（11) 112之輸出脈波，而產生高於外部電源電壓_ 壓。充電泵電路113之輸出電壓（VPP) 之升南電 ^至僧控制電路⑴以振盪/停止振盪器u《輪二二反 線電壓VPP控制成為固定值。 糟以將子兀 VPP控制電路丨丨！包含··三個電阻R6 —R8， < 字元線電請與接地電位vss之間；以 串聯動電-在 用以於電阻R7、R8與基準電產”以連 f =，，， 士VL ϋ動電路係在卽點電壓vc超過基準電 由振盈控制信號VPPOSCM停止振逢器112之振堡，而寺藉 點電壓VC小於基準電壓VPPR時重新開始振盪器丨丨2之振即 盛。 、 VPP控制電路111亦包+ :切換電晶體Qu，用以切斷 電阻R8與接地電位；以及切換電晶體Q12，用以切斷兩個 電晶體與電流源，這兩個電晶體構成比較器電路之差動 對。切換電晶體Qll、Q12係藉由從内部電源截止時間測量 電路47傳送之内部電源停止信號而被控制為⑽。 VPP控制電路111更包含閘極電路，用以控制振蘯控制信號 VPP0SCSW，以因應從内部電源恢復電路48傳送之VBB上升 疋成栺，並因應内部電源停止信號G〇FF。Vpp控制 電路11 1係在内部電源停止信號(；〇1?1?處於「H」時，以振盪 控制信號VPP0SCSW停止振盪器112之振盪，而在記憶體陣 列基板電壓VBB0N處於「L」時，以振盪控制信號vpp〇scsw 停止振盪器112之振盪。當恢復内部電壓產生電路時，依 此方式具體开> 成之VPP控制電路1 11可控制前述記憶體陣列 第15頁 567495
基板電壓VBB與字元線電壓vpp之恢復順序。 、振盪器1 1 2係為一種環形振盪器，其包含多段連接之 複數個反相器電路，並透過藉由將最後階段之輸出反饋至 第二階段之輸入而自我激發振盪，其中每個反相器電路係 由複數個nMOS電晶體與pjjos電晶體所組成。 充電泵電路11 3包含：複數個反相器；複數個升壓電 容器（圖6之C1-C4);以及複數個開關元件，用以於預定時 序，加各個升壓電容器之輸出電壓。充電泵電路113傳送 升同，壓，以因應從振盪器丨丨2提供至該處之時鐘脈衝， 並在停止時鐘脈衝時停止傳送升高電壓。 如圖7所示，包含VBB控制電路121、振盪器122、以及 ，電泵電路123之VBB内部電壓產生電路12，係具體形成以 藉=用以整流之充電泵電路123朝負電壓方向添加來自振 盪器122之振盪輸出脈波而產生負電壓。充電泵電路Kg之 輸出電壓（VBB)係反饋至VBB控制電路121，以依據輸出電 壓值並藉由振盪/停止振盪器丨22而將記憶體陣列基板電壓 VBB控制成為固定值。 VBB内部電壓產生電路12亦包含用以將VBB内部電壓產 生電路之輸出端子連接至接地電位VSS之輸出控制電路 Λ C) Λ I ^ υ ，以便在並未提供記憶體陣列基板電壓νΒβ時避免基板 電壓斤動至正電位。輸出控制電路1 24包含：切換電晶體 Q21.’介設在充電泵電路123之輸出端子與接地電位vss之 間’以及切換電晶體Q21，藉由從内部電源截止時間測量 電路47傳送之内部電源停止信號GOFF而被控制為0N/0FF。
第16頁 567495 五、發明說明（13) VBB控制電一路121包含：兩個電_、ri〇，串聯介設 以】一 ：:電壓Μ與記憶體陣列基板電壓VBB之間； 連接之遠接―i：路用以於電阻R9、R1〇與基準電壓VBBR ΐίΐΪ?'比較電壓仰。差動電路係在節點電壓VD超 / 夺：以振盪控制信號VBB0SCSW停止振盪器 4 ”點電壓VD小於基準電壓_時重新開 始振盪器122之振盪。 VBB控制電路121亦包含··切換電晶體似，用以切斷 電阻R9與周邊電路下降電壓m ;以及切換電晶體㈣，用 以切斷兩個電晶體與電流源，而這兩個電晶體形成比較器 電路之差動對。切換電晶體㈣、㈣係藉由從内部電源截 止時間測®電路47傳送之内部電源停止信號G〇FF而被控制 為ΟΝ/OFF。當切換電晶體Q22、Q23兩個都是OFF時，VBB控 制電路121會以振盪控制信號VBB〇scsw停止振盪器122之振 盪0 振盪器122包含多段連接之複數個反相器電路，並透 過藉由將最後階段之輸出反饋至第一階段之輸入而自我激 發振盪’其中母個反相器電路係由複數個nM〇g電晶體與 PM0S電晶體所組成。 接收來自振盈器122之振盪輸出時鐘脈衝osc並使其輸 出0SCB反向之充電系電路123包含：複數個反相器；複數 個電壓下降電容器（圖7之C1卜(：14);以及複數個開關元 件’每個開關元件係用以於預定時序添加每個電壓下降電 容器之輸出電壓。充電泵電路123傳送負電壓，以因應從
567495 五、發明說明（14) 振盪器1 22饋入至該處之時鐘脈衝， 之時鐘脈衝時停止傳送負電壓。 T饋入至該處 如圖8所示，VCL内部電壓產生電路16包含： JQ31 ^ t^VGL ； ^ # ^ 有用以控制周邊電路下降電壓VCL成為固定i 0 控制電路161將從基準電壓產 、 疋土準電壓VCLR以及從輸出電晶體Q31傳送之月邊 電路下降電壓VCL作比較以控制輸出電晶體州，周邊 電路下降電壓VCL等於基準電壓VCLR。 之周違
如圖9所示，VDL内部電壓產生電路15包含：輸出電晶 體Q41，用以傳送位元線電壓VDL ;以及V])L控制電路1 $工， ^有用以控制位元線電壓VDL以維持於定電壓之差動放大 器。VDL控制電路1 51將從基準電壓產生電路17提供之預定 基準電壓VDLR以及從輸出電晶體q^I傳送之位元線電壓vj)L 作比較以控制輸出電晶體Q4 1，以使位元線電壓VDL等於基 準電壓VDLR。 VDL内部電壓產生電路1 5亦包含：切換電晶體Q42，用 以切斷在調整電流源（用以供應調整電流給VDL控制電路 151之差動放大器）與接地電位vss ;以及切換電晶體Q43， 用以將輸出電晶體Q41固定於OFF狀態。切換電晶體Q42、 Q43係藉由控制信號SWB而被控制為0N/0FF，其中控制信號 SWB係藉由反相器使内部電源停止信號G0FF反相而產生。 如圖10所示，VPLT内部電壓產生電路14包含：電阻 Rll、R12，用以分割周邊電路下降電壓VCL ;以及VPLT控
第18頁 567495 五、發明說明（15) 制電路141，其具有兩組差動放大電路與輸出電晶體，用 以於連接電阻Rll、R12之連接節點將電壓vpLTR乘以預定 係數而產生單元板電壓VPLT。VPLT控制電路丨41將節點電 壓VPLTR與單元板電壓VPLT作比較以控制各個曰 體，以使單元板電壓VPLT因預定係數而高於節點^曰曰 VPLTR 。 ” 如圖11所示，VBLR内部電壓產生電路丨3包含：電阻 R13、R14，用以分割周邊電路下降電壓να ;以及VBLR控 制電路131，其具有兩組差動放大電路與輸出電晶體，用 以於連接電阻R1 3、R14之連接節點將電壓VBLRR乘以預定 係數而產生位元線預充電電壓VBLR。VBLR控制電路131將 節點電壓VBLRR與位元線預充電電壓VBLR作比較以控制各 個輸出電晶體，以使位元線預充電電壓VBLR因預定係數而 高於節點電壓VBLRR。 VBLR内部電壓產生電路13亦包含：切換電晶體q51、 Q52 ’用以切斷節點電壓VBLRR之傳送；以及切換電晶體 Q5 3-Q56，用以停止VBLR控制電路ι31之差動放大器與電晶 體之動作。切換電晶體Q 5卜Q56係分別藉由内部電源停止 信號GOFF而被控制為ΟΝ/OFF。 接著，將參考圖1 2說明在第一實施例中之半導體記憶 裝置之動作。 ^ 如圖12所示，在前述自我更新模式（進入）中，半導體 記憶裝置以依據最大資料保留時間tREFmax而設定之預定 周期，重複執行更新動作（更新）並停止内部電壓產生電路
第19頁 五、發明說明（16) (内部電源切斷/恢 在更新動作中 k號SRTF設定至Γ{Ι更新動作控制電路42首先將更新動作 更新動作期間中，」，用以表示半導體記憶裝置係處於 與更新動作相關的產生字元線選擇脈波PSRF，用以選擇 線，以便以從更新:兀線。模式控制電路41啟動各條字 PSRF之時序，為每，控制電路42傳送之字元線選擇脈波 記憶體單元中之資^線讀取、放大、以及重寫保留於 並傳送代表終更新動作信號_換至「L」， 當M f M t f新動作之更新結束脈波refendp。 制電二= 切換至「L」·，内部電源控 電路開始計算來電源截止時間測量電路47之計算 具有預定脈波寬二輸出脈波8臟，並產生 g〇ff。 又（圖12中之1秒）的内部電源停止信號 、當=部電源停止信號GOFF處於有效值（ΓΗ」）時，用 以產生字兀線電壓Vpp之vpp内部電壓產生電路丨1、用以 生d憶體陣列基板電壓之VBB内部電壓產生電路12、用 以產生位元線預充電電壓VBLR 2VBLR内部電壓產生電路 1 3、以及用以產生位元線電壓vdl之VDL·内部電壓產生電路 1 5，對於停止供應它們的各個内部電源電壓而言是無效 的。之後’VBB内部電壓產生電路12之輸出端子與字元線 係分別連接至接地電位VSS。 接著，當將内部電源停止信號G 0 F F切換至「l」時， 第20頁 567495 五、發明說明（17) VPP内部電壓產生電路11、VBB内部電壓產生電路12、VBLR 内部電壓產生電路13、以及VDL内部電壓產生電路丨5重新 開始它們的動作。又，VBB内部電壓產生電路12之輸出端 子係與接地電位vss無連接，而字元線同樣與接地電位vss 無連接。於此，VPP内部電壓產生電路11停止傳送字元線 電壓VPP，直到從内部電源恢復電路48之VBB檢測器電路 482提供之VBB上升完成信號VBBON變成有效值（ΓΗ」）為 止。 .、、、 當記憶體陣列基板電壓VBB上升到某種程度以恢復vpp 内部電壓產生電路11之動作時，内部電源恢復電路48中之 VPP恢復決定電路481會將VPP恢復信號VPP0N切換至有效值 (「Η」）。 在；由V Ρ Ρ恢復k號V Ρ Ρ 〇 Ν彳貞測完全恢復的字元線電壓 vpp之時，更新動作控制電路42產生恢復完成脈波 GENONP，並將更新動作信號SRFT切換至「Η」以重新開始 更新動作。 上述動作會一直重複，直到自我更新模式終止（離開） 為止。 ^如所將明顯認定的，在第一實施例中之半導體記憶裝 置係在並未存取記憶體陣列單元3之非存取期間分別停止 下述運作：用以產生字元線電壓VPP之VPP内部電壓產生電 路\1之運作；用以產生記憶體陣列基板電壓VBB之VBB内部 電ϋ生電路12之運作；用以產生位元線預充電電壓VBLR 之VBLR内部電壓產生電路13之運作；以及用以產生位元線
567495 五、發明說明（18) 電壓VDL之VDL内部電壓產生雷敗] 位元線與字元線之入作’用以切斷流； 路之負載之漏電流，藉以可i::=的内部電壓產生： 流消耗。 j減^ +導體記憶裝置之平均電 高雷= 電壓產生電路之間，由於使用用以產生升 堊之充電泵電路，使得VPP内部電壓產生電 題。二二部電壓產生電路12具有低電壓轉換效率之問 喊。舉例而$ ，單一弁藤古φ石兩 拖4 m，a μ 4 4 β、升充電泵電路具有50 %或更少之轉 推半 升壓充電泵電路（在將外部電源電壓VDD更 低電壓時使用）具有33 %或更少之轉換效 ，導體記憶I置停止νρρ内部電壓▲生電路 雷^向"卩電壓產生電路12之動作時，即可將流入該等 電路内之負載之漏電流的電流分量減少二至三倍。 藉由維持用以產生單元板電壓VPLT 2VPLT内部電壓產 生電路14以及用以產生被提供至周邊電路之下降電壓 VCL，之VCL内邻電壓產生電路16之動作，並藉由將VBB内部 電壓產生電路1 2之輸出端子與字元線分別連接至接地電位 VSS，同時停止VPP内部電壓產生電路η、νΒβ内部電壓產 生電路12、VBLR内部電壓產生電路13、以及VDL内部電壓 產生電路1 5，即可防止包含於記憶體單元中之電晶體故 障，以避免保留於記憶體單元中之資料毁損。 又，為了恢復vpp内部電壓產生電路丨丨、VBB内部電壓 產生電路12、VBLR内部電壓產生電路13、以及VDL内部電 壓產生電路1 5之動作，當在記憶體陣列基板電壓VBB已上
在第二實施例中， 電壓產生電路11之動作 制電路43傳送之内部電 2例1，包含在字元驅 供以字元線電壓”？）等 源極與基板被獨立提供 切換電晶體Ql00係配置 端=與PMOS電晶體之源 二實施例中之半導體記 例之構造，所以省略 567495 五、發明說明（19) '^' ------ 升之後恢復vpp内部電壓產生電路n之動作 含於記憶體單元中之電曰舻扮产，以谧A r ^ 元中之資料毀損。…避免保留於記憶體單 雖然針對在並未存取記憶體陣列單元3之非存取期間 完全停止VPP内部電a產生電路j j、νββ内部電壓產生電路 12、VBLR内部電壓產生電路13、以及νΐ)ί内部電壓產生電 路1 5 ’動作的貫施例已進行上述說明，但可能停止内
部電壓^生電路11、νβΒ内部電壓產生電路12、以及VBLR 2部，壓，生電路13至少其―，❹斷流人其負載之漏電 ς ’精以提供比習用半導體記憶裝置更加減少的平 洎耗。 (第一貫施例） 構造圖1 3顯示依據本發日月第二實施例之半導體記隱裝置之 用以產生字元線電壓VPP之VPP内告 並未被停止，以因應從内部電源老 源停止信號G 0 F F。此外，在第二, 動器與X解碼器内之邏輯電路（被相 等中之每一個pMOS電晶體，係於# 以字元線電壓，如圖1 3所示。又， 於VPP内部電壓產生電路u之輸出 極之間，用以切斷其間之連接。驾 憶裝置之其餘構造係類似於第一, 於其上之說明。
^67495 五、發明說明（20)
Ϊ以：：：：：半導體記憶裝置使切換電晶體Q1 〇〇斷 只停止供ί: f记憶體陣列單元3之非存取期間期 ， ，、應知加至PM〇S電晶體之源極之字元绫厭 即使?尤不像將那^-地f持供應基板電膽，VPP)。 正的構造亦舍H連接至接地電位vss，依上述方式修 時使内邙電壓乂？電晶體之表面上的臨限電壓上升，同 又， 產生電路維持無效，藉以可能避免故障。 I此額外降低pM0S電晶體（被提供以字元 以下的漏電流以降低半導體記憶裝置之平二 θ ^停^PP内部電M產生電之動作（對第一實施例 疋吊有的事）時，外部電源電壓VDD可能經由nMOS電晶體 Q101而被提供至pM〇s電晶體之基板，如圖13所示之二極體 接法。於此情況下，雖然基板電Mvppff係在停止vpp内部 ，壓產生電路11之動作時被降低至VDD_VTH(Q1〇1之臨限電 壓），但可避免pMOS電晶體故障（如為前述將字元線電壓 VPP提供至pMOS電晶體之情況）。 雖然已使用特定用語說明本發明之較佳實施例，但是 這種說明係僅為了說明之目的，且吾人應理解到在不背離 以下申請專利範圍之精神或範，之下仍可為多樣的改變與 變化。
第24頁 567495 圖式簡單說明 圖1係為顯示依據本發明第一實施例之半導體記憶裝 置之構造的方塊圖； 圖2係為顯示圖1所示之内部電源控制電路之例示構造 的方塊圖； 圖3係為顯示圖2所示之振盪電路之例示構造的電路 圖； 圖4係為顯不圖2所不之内部電源截止時間測量電路之 例示構造的電路圖；
圖5係為顯示圖2所示之内部電源恢復電路之例示構造 的電路圖； 圖6係為顯示圖1所示之VPP内部電壓產生電路之例示 構造的電路圖； 圖7係為顯示圖1所示之VBB内部電壓產生電路之例示 構造的電路圖； 圖8係為顯示圖1所示之VCL内部電壓產生電路之例示 構造的電路圖； 圖9係為顯不圖1所不之VDL内部電壓產生電路之例不 構造的電路圖；
圖10係為顯示圖1所示之VPLT内部電壓產生電路之例 示構造的電路圖； 圖11係為顯示圖1所示之VBLR内部電壓產生電路之例 示構造的電路圖； 圖1 2係為顯示依據本發明之半導體記憶裝置之處理程 序的流程圖，以及
第25頁 567495 圖式簡單說明 圖1 3係為顯示依據本發明第二實施例之半導體記憶裝 置之構造的電路圖。 【符號之說明】 1〜電源電路部 2〜DRAM記憶體部 3〜記憶體陣列單元 4〜周邊電路單元 1卜VPP内部電壓產生電路 12〜VBB内部電壓產生電路 13〜VBLR内部電壓產生電路 14〜VPLT内部電壓產生電路 15〜VDL内部電壓產生電路 16〜VCL·内部電壓產生電路 17〜基準電壓產生電路 3 1〜記憶體單元陣列 3 2〜字元驅動器 3 3〜感測放大Is 34〜Y解碼器 3 5〜X解碼器 3 6〜切換單元 41〜模式控制電路 4 2〜更新動作控制電路 43〜内部電源控制電路
第26頁 567495 圖式簡單說明 4 4〜輸入緩衝器 45〜輸出緩衝器 4 7〜内部電源截止時間測量電路 4 8〜内部電源恢復電路 4 9〜振盪電路 11卜VPP控制電路 11 2〜振盪器 113〜充電泵電路 12卜VBB控制電路 122〜振盪器 123〜充電泵電路 1 2 4〜輸出控制電路 13卜VBLR控制電路 141〜VPLT控制電路 15卜VDL控制電路 16卜VCL控制電路 48卜VPP恢復決定電路 48 2〜VBB檢測器電路

Claims (1)

  1. 567495 六、申請專利範圍 要币I 一種ί導體記憶裝置之控制方&，該半導體記情梦 該半導體記憶裝置包含： 、枓， 一 VPP内邛電壓產生電路，用以產生供驅動一字 使用之一字元線電墨，該字元線電壓係為高於從外部供廡 之一外部電源電壓之一升高電壓；以及 丨仏應 VDL内-部電壓產生電路，用以產生供驅動一位元線 ^用之一位το線電壓，該位元線電壓係為低於從 之外部電源電壓之一下降電麼， 卩仏應 该方法包含下述步驟： 於各該更新動作結束時，切斷來自該VPP内部電壓產 生電路之一電壓輸出持續一段預定期間。 置需2要：己憶裝置之控制方法，該半導體記憶裝 _ , ^叉4動作用以保留被寫入記憶體單元中之資料， 该半導體記憶裝置包含： 其士帝νβΒβ内部電壓產生電路，帛以產生-負記憶體陣列 :】道f，其被提供至其上形成有複數個記憶體單元之-個+導體基板；以及 佶用VDL内/15電壓產生電路’用以產生供驅動一位元線 之t A位元線電壓’該位元線電壓係為低於從外部供應 之一外部電源電壓之一 ^ ^ . 下降電壓， 5亥方法包含下述步驟： 生雪^各^亥更新動作結束時，十刀斷來自該VBB内部電壓產 生電路之一電壓輪屮 铷出持續一段預定期間。
    第28頁 567495 六、申請專利範圍 3 · —種半導 置需要一更新動作用，敦置之控制方法，該半導體記憶裳 該半導體記憶袭晉 保留被寫入記憶體單元中之資料， -VPP内部電壓產 、 使用之一字元線電 A電路’用以產生供驅動一字元線 之一外部電源電壓’该字元線電壓係為高於從外部供應 一 VBB内部電壓升^電壓， 基板電壓，其被提 生電路，用以產生一負記憶體陣列 個半導體基板；以^至其上形成有複數個記憶體單元之一 一VDL内部電壓 使用之一位元線電生電路，用以產生供驅動一位元線 之外部電源電题夕i，該位元線電壓係為低於從外部供應 兮古、i 4 A 下降電壓， 6玄方法包含以下步驟： 於各該更翻*無> 生電路與該VBB内動作雷^束時，切斷來自聊Ρ内部電壓產 定期間；以及 電堡產生電路之電壓輸出持續一段預 電壓ίΓ電板電壓已上升之後，從謝内部 俜從^rVBB Λ Α 、邊子70線電壓，該記憶體陣列基板電壓 係從糊Β内部電壓產生電路被傳送。 剧Λ如！？ ί利範圍第1項所述之半導體記憶襄置之控 元後雷懕s:當從該νρρ内部電壓產生電路切斷該字 線電Μ時’冑該字元線連接至’接地電位之步驟。 5.如申請專利範圍第2項所述之半導體記憶製置之控 制方法’更包含：當從該VBB内部電壓產生電路ς斷該i
    第29頁 567495 六、申請專利範圍 _ 憶體陣列基板電壓時，駿 出端子連接至一接地電^VBB内部電魔產生電路之一輸 6. 一種半導體記=步驟。、 置需要一更新動作用以^之控制方法，該半導體記憶裝 該半導體記憶裝置包含，j被寫入記憶體單元中之資料’ 生供被保留於記憶體單元LR内部電壓I生電路’用以產 預充電電壓，該位元線預=資料再生所使用之一位元線 一外部電源電壓之—下Si電電壓係為低於從外部供應之 私一m2下降電壓，該方法包含下述步騍· 生電路夕以雷厂仏作結束時，切斷來自該VBLR内部電芦吝 生電路之-電壓輸出持續—段預定期間。.…產 置需要—ΪΠΓ己憶裝置之控…，該半導體記 更新動作用以保留被寫入記憶體單元中之資: °亥+導體記憶裝置包含： τ〈貝枓， 使用：ν:ρΛ部Λ壓產生電路，用以產生供驅動-字元線 之冰Α子70 4電壓，該字元線電壓係為高於從外部供廍 之—外部電源電壓之一升高電壓； h卩供應 一 VDL内部電壓產生電路，用以產生供驅動—仇 位元線電壓’該位元線電壓係為低於二線 之外部電源電壓之一下降電壓； 共應 :字元驅動器’包含複數個M0S電晶體，每 極=基板被獨立提供以該字元線電壓= 一開關，用以只切斷被提供至各該M〇s電晶體 之该字元線電壓， 源極
    567495 六、申請專利範圍 該方法包含下述步驟： 於各該更新動作結束時，切斷該開關持續一段預定期 間。 8 ·如申請專利範圍第1項所述之半導體記憶裝置之控 制方法，更包含：於各該更新動作結束時，切斷來自該 VDL内部電壓產生電路之一電壓輸出持續一段預定期間之 步驟。 9.如申請專利範圍第2項所述之半導體記憶裝置之控 制方法，更包含：於各該更新動作結束時，切斷來自該 VDL内部電壓產生電路之一電壓輸出持續一段預定期間之 步驟。 1 0.如申請專利範圍第6項所述之半導體記憶裝置之控 制方法，更包含：於各該更新動作結束時，切斷來自該 VDL内部電壓產生電路之一電壓輸出持續一段預定期間之 步驟。 11.如申請專利範圍第7項所述之半導體記憶裝置之控 制方法，更包含：於各該更新動作結束時，切斷來自該 VDL内部電壓產生電路之一電壓輸出持續一段預定期間之 步驟。 1 2. —種半導體記憶裝置，該半導體記憶裝置需要一 更新動作用以保留被寫入記憶體單元中之資料，該半導體 記憶裝置包含： 一VPP内部電壓產生電路，用以產生供驅動一字元線 使用之一字元線電壓，該字元線電壓係為高於從外部供應
    第31頁 567495 六、申請專利範圍 之一外部電源電壓之一升高電壓，該vpp内部電壓產生電 路具體形成以因應於一預定控制信號而傳送或停止該字元 線電壓；以及 一内部電源截止時間測量電路，用以產生控制信號， 該控制信號係於各該更新動作結束時，用以切斷來自該 VPP内部電壓產生電路之電壓輸出持續一段預定期間。 13. -種半導體記憶裝置，該半導體記憶裝置需要一 更=動作用以保留被寫入記憶體單元中之資料， 圮憶裝置包含： =BB内部電壓產生電路’用以產生一負記憶體陣列 ΐ = : Ϊ提供至上面形成有該等記憶體單元之-個 一預定押制作浐而值> # 具體形成以因應於 及 控制仏唬而傳达或停止该記憶體陣列基板電壓；以 一内部電源截止時間測詈雷攸 該控制::子間J里電路1以產生控制信號， “ 續一段預定期間。 更新動从《導體憶裝置，该半導體記憶裝置需要一 勒作用以保留被寫人陰#留_ 記憶袭置包含：早70中之資料’該半導體 一 Vpp内部電壓產生電路，用以 之一外部雷源雷厭夕一 1 一雨r 馮回於從外部供應 路具體升尚電壓，該VPP内部電壓產生電 、趙…因應於一預定控制信號而傳送或停二生字電元 第32頁 567495 六、申請專利範圍 線電壓； 一 VBB内部電壓產生電路，用以 基板電壓，其被提供至上面形成有生一負記憶體陣列 ^ ^ ^ ^ VBB t Λ Λ Λ'? ^ ^ ^ ^ ^ ^ 預定控制信號而傳送或停止該記情皇、_形成以以因應 艾4 °己隱體陣列基板電壓； 一内部電源截止時間測量電路，用 LI制二^ 輸出持續一段預定期間;；:及…壓產生電路之電壓 已上斗内:ϋ源恢復電4 ’用以在該記憶體陣列基板電壓 vpp! 傳送一控制信號，該㈣信號係用以控制該 内部電壓產生電路，以傳送該字元線電壓，該記憶體 陣列基板電壓係從該VBB内部電壓產生電路被傳送。 1 5.如申請專利範圍第丨2項所述之半導體記憶裝置， a匕=用以將該字元線連接至一接地電位之一開關，而該 子π線電壓係從該Vpp内部電壓產生電路被切斷。 1 6.如申請專利範圍第1 3項所述之半導體記憶裝置， 至匕έ用以將^VBB内部電壓產生電路之一輸出端子連接 接地電位之一輸出控制電路，而該記憶體陣列基板電 聖係從該VBB内部電壓產生電路被切斷。 17· —種半導體記憶裝置，該半導體記憶裝置需要一 :動作用以保留被寫入記憶體單元中之資料，該 $憶裝置包含： 一 VBLR内部電壓產生電路，用以產生供被保留於該等
    第33頁 ^0/495
    該控制信號係於時用以產生控制信號， 更新動作用以保留被寫Λ置二./:?:，*需要- 記憶裝置包含： Τ <貝才十忒+導體 - VPP内部電壓產生電路，用以產生供驅動—字元線 使用t -字70線電壓’肖字元線電壓係為高於從 之一外部電源電壓之一升高電壓； 1 1/、屦 一字70驅動器，其包含複數個M0S電晶體，每個M〇s電 晶體於其一源極與一基板被獨立提供以該字元線電壓用以 驅動該字元線； 一開關，用以只切斷被提供至各該M〇s電晶體之源極 之該字元線電壓；以及 一内部電源截止時間測量電路，用以產生一控制信 號’該控制信號係於各該更新動作結束時，關閉該開關持 續一段預定期間。 ' 1 9 ·如申請專利範圍第丨2項所述之半導體記憶裝置， 更包含：
    第34頁 567495 六、申請專利範圍 一 VDL内部電壓產生電路，用以產生供驅動一位元線 使用之一位70、線電壓’該位元線電壓係為低於從外部供應 之外部電源電壓之—下降電壓，該VDL内部電壓產生電路 具體形成’以因應於從該内部電源截止時間測量電路被傳 送之控制#號而傳送或停止該位元線電壓。 2 0 ·如申請專利範圍第1 3項所述之半導體記憶裝置， 更包含： 一 VDL内部電壓產生電路，用以產生供驅動一位元線 使用之一位元線電壓，該位元線電壓係為低於從外部供應 之外部電源電壓之一下降電壓，該VDL内部電壓產生電路 具體形成’以因應於從該内部電源截止時間測量電路被傳 送之控制信號而傳送或停止該位元線電壓。 2 1 ·如申請專利範圍第1 7項所述之半導體記憶裝置， 更包含： 一 VDL内部電壓產生電路，用以產生供驅動一位元線 使用之一位元線電壓，該位元線電壓係為低於從外部供應 $外部電源電壓之一下降電壓，該VDL内部電壓產生電路" 2體形成’以以因應於從該内部電源截止時間測量電路被 送之控制信號而傳送或停止該位元線電壓。 22 ·如申請專利範圍第1 8項所述之半導體記憶裝置， 吏包含： 一VDL内部電壓產生電路，用以產生供驅動一位元線 用之一位元線電壓，該位元線電壓係為低於從外部供應 之外部電源電麼之一下降電壓，該VDL内部電壓產生電路“
    第35頁 567495 六、申請專利範圍 具體形成，以因應於從該内部電源截止時間測量電路被傳 送之控制信號而傳送或停止該位元線電壓。
    第36頁
TW091120120A 2001-09-03 2002-09-03 Semiconductor memory device control method and semiconductor memory device TW567495B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001265800A JP4152094B2 (ja) 2001-09-03 2001-09-03 半導体記憶装置の制御方法及び半導体記憶装置

Publications (1)

Publication Number Publication Date
TW567495B true TW567495B (en) 2003-12-21

Family

ID=19092212

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091120120A TW567495B (en) 2001-09-03 2002-09-03 Semiconductor memory device control method and semiconductor memory device

Country Status (6)

Country Link
US (1) US6990031B2 (zh)
JP (1) JP4152094B2 (zh)
KR (1) KR100541132B1 (zh)
CN (1) CN1215563C (zh)
DE (1) DE10239515B4 (zh)
TW (1) TW567495B (zh)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4199591B2 (ja) 2003-05-16 2008-12-17 エルピーダメモリ株式会社 セルリークモニタ回路及びモニタ方法
JP4437710B2 (ja) 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
KR100567916B1 (ko) * 2004-04-20 2006-04-05 주식회사 하이닉스반도체 반도체 메모리 소자의 전원 공급 장치 및 방법
KR100772686B1 (ko) * 2004-10-30 2007-11-02 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100648278B1 (ko) * 2004-11-05 2006-11-23 삼성전자주식회사 벌크 라인 전압에 따른 프로그램 실행 구간의서스펜드/리쥼 기능을 갖는 불 휘발성 메모리 장치 및그것의 프로그램 방법
US7532532B2 (en) 2005-05-31 2009-05-12 Micron Technology, Inc. System and method for hidden-refresh rate modification
KR100816690B1 (ko) 2006-04-13 2008-03-27 주식회사 하이닉스반도체 온도 감지장치를 구비하는 반도체메모리소자
KR100826647B1 (ko) * 2006-11-20 2008-05-06 주식회사 하이닉스반도체 전압펌프 초기화 회로 및 이를 이용한 전압 펌핑장치
JP2008146784A (ja) * 2006-12-13 2008-06-26 Elpida Memory Inc 半導体記憶装置
US7440342B2 (en) * 2006-12-29 2008-10-21 Sandisk Corporation Unified voltage generation method with improved power efficiency
US7477092B2 (en) * 2006-12-29 2009-01-13 Sandisk Corporation Unified voltage generation apparatus with improved power efficiency
US7733731B2 (en) 2007-03-05 2010-06-08 Micron Technology, Inc. Control of inputs to a memory device
US8042022B2 (en) 2007-03-08 2011-10-18 Micron Technology, Inc. Method, system, and apparatus for distributed decoding during prolonged refresh
US8004920B2 (en) 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
JP5045294B2 (ja) * 2007-07-30 2012-10-10 富士通セミコンダクター株式会社 カスコードカレントミラー回路を有する内部電源回路
US8005995B2 (en) 2007-08-16 2011-08-23 Micron Technology, Inc. Command interface systems and methods
US8044705B2 (en) * 2007-08-28 2011-10-25 Sandisk Technologies Inc. Bottom plate regulation of charge pumps
US7656720B2 (en) 2007-11-07 2010-02-02 Micron Technology, Inc. Power-off apparatus, systems, and methods
US7586363B2 (en) * 2007-12-12 2009-09-08 Sandisk Corporation Diode connected regulation of charge pumps
US7586362B2 (en) * 2007-12-12 2009-09-08 Sandisk Corporation Low voltage charge pump with regulation
US20090302930A1 (en) * 2008-06-09 2009-12-10 Feng Pan Charge Pump with Vt Cancellation Through Parallel Structure
US7969235B2 (en) 2008-06-09 2011-06-28 Sandisk Corporation Self-adaptive multi-stage charge pump
US8710907B2 (en) * 2008-06-24 2014-04-29 Sandisk Technologies Inc. Clock generator circuit for a charge pump
US7683700B2 (en) 2008-06-25 2010-03-23 Sandisk Corporation Techniques of ripple reduction for charge pumps
KR101450255B1 (ko) * 2008-10-22 2014-10-13 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생 회로
US7795952B2 (en) * 2008-12-17 2010-09-14 Sandisk Corporation Regulation of recovery rates in charge pumps
JP5564829B2 (ja) * 2009-05-14 2014-08-06 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
US7973592B2 (en) * 2009-07-21 2011-07-05 Sandisk Corporation Charge pump with current based regulation
US8339183B2 (en) * 2009-07-24 2012-12-25 Sandisk Technologies Inc. Charge pump with reduced energy consumption through charge sharing and clock boosting suitable for high voltage word line in flash memories
US20110133820A1 (en) * 2009-12-09 2011-06-09 Feng Pan Multi-Stage Charge Pump with Variable Number of Boosting Stages
US20110148509A1 (en) * 2009-12-17 2011-06-23 Feng Pan Techniques to Reduce Charge Pump Overshoot
WO2012082274A2 (en) * 2010-11-19 2012-06-21 Rambus Inc. Timing-drift calibration
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
US8294509B2 (en) 2010-12-20 2012-10-23 Sandisk Technologies Inc. Charge pump systems with reduction in inefficiencies due to charge sharing between capacitances
US8649236B2 (en) * 2011-05-11 2014-02-11 Elite Semiconductor Memory Technology Inc. Circuit and method for controlling leakage current in random access memory devices
TWI469144B (zh) * 2011-07-06 2015-01-11 Elite Semiconductor Esmt 用以控制隨機存取記憶體元件中的漏電流之電路和方法
US8699247B2 (en) 2011-09-09 2014-04-15 Sandisk Technologies Inc. Charge pump system dynamically reconfigurable for read and program
US8514628B2 (en) 2011-09-22 2013-08-20 Sandisk Technologies Inc. Dynamic switching approach to reduce area and power consumption of high voltage charge pumps
US8400212B1 (en) 2011-09-22 2013-03-19 Sandisk Technologies Inc. High voltage charge pump regulation system with fine step adjustment
KR20130046182A (ko) * 2011-10-27 2013-05-07 에스케이하이닉스 주식회사 불휘발성 메모리 장치의 전압 생성 회로
US8710909B2 (en) 2012-09-14 2014-04-29 Sandisk Technologies Inc. Circuits for prevention of reverse leakage in Vth-cancellation charge pumps
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
US9437284B1 (en) * 2015-12-02 2016-09-06 Vanguard International Semiconductor Corporation Memory devices and control methods thereof
US11894041B2 (en) 2020-12-01 2024-02-06 SK Hynix Inc. Electronic devices executing refresh operation based on adjusted internal voltage
KR20220077011A (ko) 2020-12-01 2022-06-08 에스케이하이닉스 주식회사 리프레쉬동작을 수행하는 전자장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009391B1 (ko) * 1991-07-16 1995-08-21 삼성전자주식회사 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치
JPH05210978A (ja) * 1992-01-31 1993-08-20 Sharp Corp 半導体記憶装置
JPH08203268A (ja) * 1995-01-27 1996-08-09 Hitachi Ltd ダイナミック型ｒａｍ
JP2725627B2 (ja) * 1995-03-02 1998-03-11 日本電気株式会社 ダイナミック型半導体記憶装置
US6038186A (en) * 1997-09-12 2000-03-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device that can have power consumption reduced during self refresh mode
JPH11120772A (ja) 1997-10-15 1999-04-30 Nec Corp 半導体記憶装置
KR100363105B1 (ko) * 1998-12-23 2003-02-19 주식회사 하이닉스반도체 셀 리키지 커런트 보상용 셀프 리프레쉬 장치
KR100381966B1 (ko) 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법
JP3863313B2 (ja) * 1999-03-19 2006-12-27 富士通株式会社 半導体記憶装置
JP4804609B2 (ja) * 2000-02-16 2011-11-02 富士通セミコンダクター株式会社 セルアレイ電源の上昇を防止したメモリ回路

Also Published As

Publication number Publication date
JP4152094B2 (ja) 2008-09-17
CN1404153A (zh) 2003-03-19
US20030043673A1 (en) 2003-03-06
JP2003077273A (ja) 2003-03-14
DE10239515B4 (de) 2007-05-10
KR100541132B1 (ko) 2006-01-10
US6990031B2 (en) 2006-01-24
KR20030020235A (ko) 2003-03-08
CN1215563C (zh) 2005-08-17
DE10239515A1 (de) 2003-05-22

Similar Documents

Publication Publication Date Title
TW567495B (en) Semiconductor memory device control method and semiconductor memory device
US7339847B2 (en) BLEQ driving circuit in semiconductor memory device
JP3913377B2 (ja) 半導体記憶装置
TW525161B (en) Semiconductor device having early operation high voltage generator and high voltage supplying method therefore
JP3622304B2 (ja) 半導体記憶装置
US6021082A (en) Semiconductor memory device including an internal power supply circuit having standby and activation mode
US8675422B2 (en) Semiconductor device
US7280384B2 (en) Semiconductor memory device
TW201931367A (zh) 記憶體裝置、系統晶片裝置及操作記憶體裝置的方法
JP2003173679A (ja) 半導体記憶装置、及び半導体記憶装置のデータアクセス方法
JP3494488B2 (ja) 半導体装置
JP4260469B2 (ja) 半導体記憶装置
JP4229230B2 (ja) ダイナミック型半導体記憶装置及びそのビット線プリチャージ方法
JPH0935474A (ja) 半導体記憶装置
US7102425B2 (en) High voltage generation circuit
JP2009123299A (ja) 半導体記憶装置
US20060023487A1 (en) Method of operating dynamic random access memory
JP3805987B2 (ja) 半導体記憶装置
JP3602108B2 (ja) 半導体記憶装置
JP2008041157A (ja) メモリセル及び不揮発性記憶装置
JP2007311011A (ja) 半導体記憶装置及びその駆動方法
JPH1196758A (ja) 半導体記憶装置
JPH09320266A (ja) ダイナミック・ランダム・アクセス・メモリ
JP2002074939A (ja) 強誘電体メモリのデータ読み出し方法および強誘電体メモリ
JP2006048845A (ja) セルフリフレッシュ制御回路

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees