JP2007311011A - 半導体記憶装置及びその駆動方法 - Google Patents

半導体記憶装置及びその駆動方法 Download PDF

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Abstract

【課題】低い電源電圧でも単位セルのスイッチ用ＭＯＳトランジスタのターンオン／ターンオフ動作を円滑なものにする。また、簡単な回路構成の追加に伴う閾値電圧の調節によって、低い駆動電圧下でもビット線の対の電圧差を速やかに確保して、安定した検出増幅動作を行うようにする。
【解決手段】データ伝送のためのスイッチ用ＭＯＳトランジスタを備えた単位セルを複数備えたセル領域と、前記単位セルの格納されたデータのアクセスのための周辺回路部と、前記スイッチ用ＭＯＳトランジスタの閾値電圧を制御するための閾値電圧制御部とを含む。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に半導体記憶装置のセルデータを損失なしにビット線に伝送するようにする半導体記憶装置及びその駆動方法に関するものである。
半導体技術の発達に伴い、半導体記憶装置に格納できるデータの量が次第に増加しつつある。半導体記憶装置は、１つのセルに１つのデータを格納するため多くのデータを格納するためには、より多くのセルを１つの半導体記憶装置に集積させなければならない。したがって、より多くのセルを半導体記憶装置に集積させるために、技術の許す限り最大限セルの大きさを小さく実現している。１つのトランジスタと１つのキャパシタが１つのセルをなすＤＲＡＭの場合、スイッチの役割をするセルトランジスタの大きさを最大限小さくし、セルキャパシタのキャパシタンスを最小化して、半導体記憶装置に配置させている。
したがって、セルに格納されたデータの信号の大きさが非常に小さいため、１つのセルに格納されたデータを直ちに外部に伝送することができず、必然的にセルに格納されたデータを検出して増幅する動作が必要になる。大部分の半導体記憶装置は、セルに格納されたデータを検出増幅する検出増幅器を備えている。実際に、データをアクセスする時間のうち、検出増幅する時間が相対的に大きい割合を占めている。検出増幅器は、セルに格納されていたデータがビット線に印加されれば、所定の電圧レベルにプレチャージされているビット線バー（/bitline）と前記ビット線の微細な信号差をディベロップさせる、すなわち、検出増幅するようになる。
これと類似する技術が米国特許公開公報ＵＳ２００５００６８０５９（特許文献１）に記載されている。
一方、半導体記憶装置の消費電力を減らすために、外部から半導体記憶装置に入力される電源電圧のレベルは、次第に低くなる傾向にある。したがって、検出増幅器を駆動するための駆動電圧のレベルも次第に低くなっている。したがって、相対的に低いレベルの駆動電圧を用いて、検出増幅器がデータ信号の印加されたビット線とプレチャージされたビット線バーとの電圧差を検出して、増幅する時間が次第に増加している。
外部から提供される電源電圧のレベルが低くなっているため、単位セルの格納されたデータをビット線に伝送するにも多くの困難がある。例を挙げれば、単位セルに格納されたデータをビット線に伝送したり、ビット線に印加されたデータ信号を単位セルに移すためのスイッチの役割をするＭＯＳトランジスタが容易にターンオン又はターンオフしない。すなわち、単位セルでスイッチの役割をするＭＯＳトランジスタのゲートは、ワード線に接続されているため、ワード線に印加される電圧が十分でない場合、単位セルのスイッチ用ＭＯＳトランジスタが十分に所望する時間内にターンオンできなくなる。
連続して、データの読み込み−書き込み−読み込み動作が行われる時に、電源電圧を用いて生成したワード線の駆動電圧レベルが一時的に落ちるようになれば、単位セルのスイッチ用ＭＯＳトランジスタが全くターンオンできなくなる。このようになれば、ビット線にデータ信号を全く伝えられることができず、データの検出増幅もなされ得なくなり、結局データへのアクセス失敗が発生するようになる。
米国特許公開公報ＵＳ２００５００６８０５９
本発明は、前述した問題点を解決するためのものあり、低い電源電圧でも単位セルのスイッチ用ＭＯＳトランジスタのターンオン／ターンオフ動作が円滑になされ得る半導体記憶装置及びその駆動方法を提供することを目的とする。
本発明の他の目的は、簡単な回路構成の追加によって、単位セルにあるＭＯＳトランジスタのターンオン／ターンオフ動作が駆動電圧の一時的下降にもかかわらず円滑にすることができるようにする半導体記憶装置及びその駆動方法を提供することにある。
本発明のまた他の目的は、閾値電圧の調節によって低い駆動電圧下でもビット線の対の電圧差を速やかに確保して、安定した検出増幅動作を行うようにする半導体記憶装置及びその駆動方法を提供することにある。
本発明のまた他の目的は、簡単な回路構成の追加に伴う閾値電圧の調節によって、低い駆動電圧下でもビット線の対の電圧差を速やかに確保して、安定した検出増幅動作を行うようにする半導体記憶装置及びその駆動方法を提供することにある。
本発明は、データ伝送のためのスイッチ用ＭＯＳトランジスタを備えた単位セルを複数備えたセル領域と、前記単位セルに格納されたデータへのアクセスのための周辺回路部と、前記スイッチ用ＭＯＳトランジスタの閾値電圧を制御するための閾値電圧制御部とを含む半導体記憶装置を提供する。
また、本発明は、セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、前記ＭＯＳトランジスタのバルクにバルク電圧を供給するためのバンク用バルク電圧提供部と、周辺回路部にバルク電圧を供給するための周辺回路用バルク電圧提供部とを含み、前記バンク用バルク電圧提供部は、データへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチ用ＭＯＳトランジスタに一時的に第１バルク電圧を供給することを特徴とする半導体記憶装置を提供する。
前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによってデータ信号が伝えられるように与えられた予定された区間であることが好ましい。また、前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによって伝えられたデータ信号を検出して増幅するために与えられた予定された区間をさらに含むことがより好ましい。また、前記第１バルク電圧は、接地電圧レベルでされることが好ましい。さらに前記バンク用バルク電圧提供部は、前記第１バルク電圧を供給する区間以外の区間では負の電圧レベルの第２バルク電圧を提供することがより好ましい。
前記バンク用バルク電圧提供部は、前記バンク用バルク電圧を提供するためのバンク用バルク電圧生成部と、前記バンク用バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルの前記バンク用バルク電圧が出力されるように制御するためのバンク用バルク電圧レベル検出器とを含むことが好ましい。
一方、本発明の半導体記憶装置は、チップセットから入力されるアクティブ信号に応じて、バンク用バルク電圧生成部が前記バンク用バルク電圧を出力することができるように制御する制御信号を出力するための命令制御部をさらに含むことが好ましい。
前記バンク用バルク電圧生成部は、前記バンク用バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、前記制御信号に応じて、前記チャージポンプの出力端を介して、前記セル領域に提供される前記バンク用バルク電圧のレベルが、前記バンク用バルク電圧のレベルを一時的に下げる区間の間接地電圧レベルになるように制御するスイッチ回路部とを含むことが好ましい。
また、本発明は、セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、前記ＭＯＳトランジスタのバルクに第１バルク電圧又は第２バルク電圧を選択的に供給するためのバルク電圧提供部と、前記バルク電圧提供部を制御するための命令制御部とを含み、前記バルク電圧提供部は、データへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチ用ＭＯＳトランジスタに一時的に第１バルク電圧を供給することを特徴とする半導体記憶装置を提供する。
また、本発明は、セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、前記ＭＯＳトランジスタのバルクに第１バルク電圧を供給するためのバルク電圧提供部と、前記バルク電圧提供部の出力端に接続され、前記出力端を第２バルク電圧でスイッチングするスイッチ回路部と、前記スイッチ回路部を制御するための命令制御部とを含み、前記バルク電圧提供部の出力端はデータへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチング回路部と一時的にスイッチングすることを特徴とする半導体記憶装置を提供する。
また、本発明は、スイッチ用ＭＯＳトランジスタのバルク電圧として第１電圧レベルの第１バルク電圧を提供するステップと、前記スイッチ用ＭＯＳトランジスタのバルク電圧として第２電圧レベルの第１バルク電圧を提供するステップと、単位セルに格納されたデータ信号を、前記スイッチ用ＭＯＳトランジスタをターンオンさせてビット線に伝送するステップと、前記スイッチ用ＭＯＳトランジスタのバルク電圧として前記第１バルク電圧を提供するステップとを含む半導体記憶装置の駆動方法を提供する。
本発明によって、低電圧で動作しなければならない半導体記憶装置が連続して動作が行われるため、一時的に内部駆動電圧、例えばワード線駆動電圧などのレベルが下降しても、セルトランジスタの閾値電圧がそれに対応して調節され、すなわち、駆動電圧の下降に対応する補償が行われて安定してデータへのアクセスができる。
また、本発明に係る半導体記憶装置では、安定したデータアクセスを実現することにより、その動作性能が向上できる。
以下、本発明が属する技術分野で通常の知識を有する者が、本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施例を添付された図面を参照しながら説明することにする。
図１は、本発明の好ましい実施例に係る半導体記憶装置のブロック構成図である。
図１を参照しながら詳細に見ると、本発明による実施例に係る半導体記憶装置のブロック構成図は、データ伝送のためのスイッチ用ＭＯＳトランジスタを備えた単位セル１１を複数備えたセル領域１１０，１２０，１３０，１４０とセル領域に配置される単位セル１１に格納されたデータへのアクセスのための周辺回路部１００と、単位セルに配置されるスイッチ用ＭＯＳトランジスタの閾値電圧を制御するための閾値電圧制御部１０００とを備える。ここで、セル領域は一例として、４個のバンク、すなわちバンク０〜バンク３（１１０，１２０，１３０，１４０）に分けられる。単位セル１１は、スイッチ用ＭＯＳトランジスタＴｒと、データを格納するためのキャパシタＣａｐとを備える。スイッチ用ＭＯＳトランジスタＴｒのゲートは、ワード線ＷＬに接続され、一端はビット線ＢＬに接続され、他端はキャパシタＣａｐの一端（すなわち、ストレージノード）に接続する。前記キャパシタＣａｐの他端（すなわち、プレートノード）は、セルプレート電圧Ｖｐｌ供給端に接続する。
特に、閾値電圧制御部１０００は、スイッチ用ＭＯＳトランジスタＴｒのバルク端ｂｂにバルク電圧を提供し、データ伝送のためのスイッチ用ＭＯＳトランジスタＴｒの閾値電圧を一時的に下げるためにバルク電圧のレベルを一時的に下げて提供することを特徴とする。ここで、バルク電圧のレベルを一時的に下げる区間は、スイッチ用ＭＯＳトランジスタＴｒによってデータ信号が伝えられるように予定された区間であることを特徴とする。また、バルク電圧のレベルを一時的に下げる区間は、スイッチ用ＭＯＳトランジスタＴｒによって伝えられたデータ信号を検出して増幅するために与えられた予定された区間をさらに含むことがより好ましい。
閾値電圧制御部１０００は、セル領域１１０，１２０，１３０，１４０に配置されたスイッチ用ＭＯＳトランジスタＴｒに提供されるバンク用バルク電圧Ｖｂｂを生成して提供するためのバンク用バルク電圧提供部２００と、周辺回路部１００に配置されたＭＯＳトランジスタに提供される周辺回路用バルク電圧Ｖｂｂ＿Ｐｅｒｉを生成するための周辺回路用バルク電圧提供部３００とを備える。前記閾値電圧制御部１０００は、オンチップｏｎ−ｃｈｉｐ上で適切な領域に容易に配置できる。
図２は、図１のバンク用バルク電圧提供部２００と周辺回路用バルク電圧提供部３００とをより詳しく示したブロック構成図である。
図２の構成を参照すれば、バンク用バルク電圧提供部２００は、バンク用バルク電圧Ｖｂｂを提供するためのバンク用バルク電圧生成部２２０と、バンク用バルク電圧Ｖｂｂのレベルを検出して、バンク用バルク電圧生成部２２０から予定されたレベルのバンク用バルク電圧Ｖｂｂが出力されるように制御するためのバンク用バルク電圧レベル検出器２１０とを備える。
また、本実施例に係る半導体記憶装置は、チップセット５００から入力されるアクティブ信号ＲＡＳＺに応じて、バンク用バルク電圧生成部２２０がバンク用バルク電圧Ｖｂｂを出力することができるように制御する制御信号Ｖｂｂ＿ｕｐを出力するための命令制御部４００をさらに備える。
また、周辺回路用バルク電圧提供部３００は、周辺回路用バルク電圧Ｖｂｂ＿Ｐｅｒｉを提供するための周辺回路用バルク電圧生成部３２０と、周辺回路用バルク電圧Ｖｂｂ＿Ｐｅｒｉのレベルを検出して、前記周辺回路用バルク電圧生成部３２０から予定されたレベルの周辺回路用バルク電圧Ｖｂｂ＿Ｐｅｒｉが出力されるように制御するための周辺回路用バルク電圧レベル検出器３１０とを備える。前記周辺回路用バルク電圧提供部３００は、バンク用バルク電圧と分離するようにＶｂｂ＿ｕｐ信号の制御を受けないように構成することを特徴とする。
図３は、図２に示されたバンク用バルク電圧提供部を詳しく示すブロック構成図である。
図３を参照しながら詳細に見ると、バンク用バルク電圧生成部２２０は、バンク用バルク電圧レベル検出器２１０から提供される発振検出信号ｏｓｃ＿ｅｎ１に応じて、発振されたクロック信号ＯＳＣを提供するためのオシレータ２２１と、発振されたクロック信号ＯＳＣに応じて、バンク用バルク電圧Ｖｂｂが予定された電圧レベルになることができるようにオシレータ２２１の出力端の電荷をポンピングするためのチャージポンプ２２２と、制御信号Ｖｂｂ＿ｕｐに応じて、チャージポンプ２２２の出力端を介してセル領域から提供されるバンク用バルク電圧Ｖｂｂのレベルが、バンク用バルク電圧Ｖｂｂのレベルを一時的に下げる区間の間接地電圧レベルに維持されるように制御するスイッチ回路部２２３とを備える。ここで、オシレータ２２１はリングオシルレイトで構成されることが好ましい。
図４は、図３に示されたバンク用バルク電圧生成部２２０の各ブロックの内部構成の実施例を示す回路図である。
図４を参照しながら詳細に見ると、先ずオシレータ２２１は発振検出信号ｏｓｃ＿ｅｎ１を一端に入力されるナンドゲートＮＤ１と、ナンドゲートＮＤ１の出力信号が入力されて、前端の信号を反転して出力するが最終出力がナンドゲートの他端に入力されるようにする直列接続された複数のインバータ（Ｉ１〜Ｉｎ）を備える。
チャージポンプ２２２は、発振されたクロック信号ＯＳＣを一端に入力されるキャパシタＣｐｕｍｐと、キャパシタＣｐｕｍｐの他端と接地電圧端との間に提供されるプルダウン素子としての第１ダイオード（Ｎ１）と、前記キャパシタＣｐｕｍｐの他端と前記出力端との間に提供されるスイッチとしての第２ダイオードＮ２とを備える。ここで、第１及び第２ダイオードＮ１，Ｎ２は、ＮＭＯＳトランジスタを用いて実現することが好ましい。ここで、ロード部２０００は、バンク用バルク電圧Ｖｂｂが提供されるセル領域の回路によって発生するロードを等価回路で示したのである。
図５は、図４に示されたバンク用バルク電圧提供部の動作を示す波形図である。
図５を参照しながら詳細に見ると、発振されたクロック信号ＯＳＣがオシレータ２２１からチャージポンプ２２２に供給されれば、チャージポンプは発振されたクロック信号ＯＳＣのオシレーションに応じて、ノードＡの電圧レベルを上昇させて下降させ、最終的に出力端Ｏを介して提供されるバンク用バルク電圧Ｖｂｂが予定された電圧レベルに維持されるようにする。
図６は、図３に示されたスイッチ回路部２２３の実施例を示す回路図である。
図６を参照しながら詳細に見ると、スイッチ回路部２２３は、各々一端がチャージポンプ２２２の出力端Ｏすなわち、バンク用バルク電圧Ｖｂｂの供給端に接続され、ゲートに制御信号Ｖｂｂ＿ｕｐが提供される、並列に配置された複数のＭＯＳトランジスタＭＮ１〜ＭＮ６と、複数のＭＯＳトランジスタＭＮ１〜ＭＮ６に対応し、前記複数のＭＯＳトランジスタＭＮ１〜ＭＮ６の他端と接地電圧Ｖｓｓ供給端をスイッチングするために並列に配置された複数のスイッチＳ１〜Ｓ６とを備える。ここで、複数のスイッチＳ１〜Ｓ６は、金属配線のオプションや論理回路を用いて実現することができ、さらに、ＭＯＳトランジスタなどを用いて実現することもできる。
ここでのスイッチ回路部２２３は、本発明の核心回路部として、制御信号Ｖｂｂ＿ｕｐがイネーブルされた状態で入力されれば、備わるＭＯＳトランジスタＭＮ１〜ＭＮ６をターンオンさせ、チャージポンプの出力端を介して出力されるバンク用バルク電圧Ｖｂｂのレベルを接地電圧レベルに一時的に上げるようになる。
ＭＯＳトランジスタＭＮ１〜ＭＮ６の各他端に接続されたスイッチＳ１〜Ｓ６は、チャージポンプの出力端を介して出力されるバンク用バルク電圧Ｖｂｂのレベルを接地電圧に上げるようになるタイミングを定めるために配置されたものである。スイッチＳ１〜Ｓ６のうちの接続させる個数は、半導体記憶装置の動作特性に応じて、又はバンク用バルク電圧Ｖｂｂのレベルを接地電圧に上げるようになるタイミングを適切に考慮して決定するようになる。
図７は、図２に示されたバンク用バルク電圧レベル検出器を示す回路図である。
図７を参照しながら詳細に見ると、バンク用バルク電圧レベル検出器２１０は、接地電圧Ｖｓｓ供給端の電圧レベルに対応し、基準電圧Ｖｒｅｆを第１ノードＣに伝達するための第１レベル検出部２１１と、バンク用バルク電圧Ｖｂｂのレベルに対応して、接地電圧Ｖｓｓを第１ノードＣに伝達するための第２レベル検出部２１２と、基準電圧Ｖｒｅｆのレベルと接地電圧Ｖｓｓレベルを、電圧変化幅を基準として前記第１ノードＣの電圧をバッファリングするためのバッファ部２１３と、バッファ部２１３の電圧を所定レベルにシフトして発振検出信号ｏｓｃ＿ｅｎ１として出力するためのレベルシフタ２１４とを備える。前記第１レベル検出部２１１は、基準電圧Ｖｒｅｆ端と第１ノードＣとの間に各々直列に形成された複数の抵抗としてのＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４を用いて実施構成され、前記複数のＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４の各ゲートは、接地電圧Ｖｓｓ端に接続されている。前記第２レベル検出部２１２は、接地電圧Ｖｓｓ端と第１ノードＣとの間に各々直列に形成された複数の抵抗としてのＰＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８とバイパストランジスタＭＮ８を用いて実施構成され、前記複数のＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４の各ゲートは、バンク用バルク電圧Ｖｂｂ供給端に接続されており、前記バイパストランジスタＭＮ８のゲートには、制御信号Ｖｂｂ＿ｕｐが供給されている。
一方、図２の周辺回路用バルク電圧提供部３００の実施構成は、詳述したバンク用バルク電圧提供部２００の詳細回路構成と類似するように実現することができ、例えば、周辺回路用バルク電圧レベル検出器３１０は、図７のバンク用バルク電圧レベル検出器２１０と同一の回路構成を実施でき、周辺回路用バルク電圧生成部３２０は、図４のバンク用バルク電圧生成部２２０の構成でスイッチ回路部２２３が除去された回路構成として実施することがある。
図８は、図１と図２に示された本発明に係る半導体記憶装置の動作タイミング図である。
図９は、図１と図２に示された半導体記憶装置の動作波形をより詳しく示した波形図である。
以下では、図８と図９を参照ながら、本実施例に係る半導体記憶装置の動作について詳しく説明する。
本実施例に係る半導体記憶装置の最も大きい特徴は、電源電圧や高電位電圧Ｖｐｐのような駆動電圧が一時的に下降する時に、バンクにあるセルトランジスタの閾値電圧を一時的に下げ、単位セルのデータがより容易にビット線に伝えられるようにするものである。このために、先ず単位セルのスイッチ用ＭＯＳトランジスタ（図１のＴｒ）のバルク電圧として第１電圧レベルの第１バルク電圧を提供し、続けて前記スイッチ用ＭＯＳトランジスタＴｒのバルク電圧として前記第１電圧レベルより高い第２電圧レベルの第１バルク電圧を提供する。続いて、単位セルに格納されたデータ信号を、前記スイッチＭＯＳトランジスタをターンオンさせてビット線に伝送するようになる。以後、再び単位セルのＭＯＳトランジスタのバルク電圧として第１バルク電圧を提供して、単位セルに用いられるスイッチＭＯＳトランジスタの閾値電圧が本来の閾値電圧になるようにする。
ここで、第１電圧レベルの絶対値より第２電圧レベルの絶対値がさらに小さいようにするが、これはセルＭＯＳトランジスタでバルク電圧の絶対値が大きいほど閾値電圧がさらに増加するためである。ここで、ビット線に伝えられたデータ信号を検出して増幅する検出増幅ステップをさらに含み、スイッチ用ＭＯＳトランジスタＴｒのバルク電圧として前記第２電圧レベルの第１バルク電圧が提供されていた状態で検出増幅ステップが形成されるようにすることがより好ましい。
より詳しく調べれば、図２を参照時外部チップセットからＤＲＡＭにアクティブコマンドＲＡＳＺが印加されると同時に制御信号Ｖｂｂ＿ｕｐが命令制御部４００から生成されて出力される。続いて、バンク用バルク電圧提供部２００は制御信号Ｖｂｂ＿ｕｐが入力されて、バンク用バルク電圧生成部２２０はバンク用バルク電圧Ｖｂｂのレベルを接地電圧Ｖｓｓレベルに所定区間上昇させるようになる。
このようにすることにより、バンクに配置されたセルトランジスタの閾値電圧が一定区間の間低くなるようになりターンオン抵抗が減少する。それによってビット線にデータの伝送がより容易になされ得て、さらに、ビット線センスアンプがビット線に印加された信号の検出増幅動作が迅速で正確になり得る。
一方、バンク用バルク電圧レベル検出器２１０は、制御信号Ｖｂｂ＿ｕｐに応じて感知検出するレベルを定めた負のレベルより高い接地電圧Ｖｓｓレベルに上昇させ、バンク用バルク電圧Ｖｂｂのレベルが負のレベルにならないようにする。
この時、バンク用バルク電圧生成部２２０が出力されるバンク用バルク電圧Ｖｂｂのレベルを接地電圧Ｖｓｓレベルに上昇させる区間は、ビット線に伝えられたデータ信号を検出して増幅する検出増幅ステップと、単位セルに格納されたデータ信号を、前記スイッチ用ＭＯＳトランジスタＴｒをターンオンさせてビット線に伝送するステップとを含むことを基本として最適の時間を半導体装置の設計時に決定することができる。
一方、本実施例では、図２に示すように、バンク用バルク電圧生成部２２０と周辺回路用バルク電圧生成部３２０とを分離することとして説明したが、専有面積のようなその他の条件を考慮し、統合して構成することもできる。例えば各レベル検出器２１０，３１０や各バンク電圧生成部２２０，３２０を選択的に共通に用いることもでき、又は各バルク電圧提供部２００，３００そのものを共通に用いることもできる。この時にはバンク用バルク電圧生成部２２０が出力されるバンク用バルク電圧Ｖｂｂのレベルを接地電圧Ｖｓｓレベルに上昇させる区間の周辺回路部１００に配置されたＭＯＳトランジスタの閾値電圧も一定レベルが上昇するようになる。
図８に示すように、アクティブコマンドＲＡＳＺが印加されてそれに応じて、制御信号Ｖｂｂ＿ｕｐがハイレベルに活性化すれば、それによりバンク用バルク電圧のレベルが一定区間所定レベル、ここでは接地電圧Ｖｓｓレベルに増加するようになる。この時、ワード線はアクティブコマンドＲＡＳＺにしたがって、予定された区間の間ハイレベルに活性化する。
図９は、図８に示された動作がより詳しく表されているが、先ずアクティブコマンド(Active Command)印加され、それに対応するアドレスが入力されれば、ワード線が選択されて高電位電圧Ｖｐｐレベルに活性化する（ＷＬ Ｅｎａｂｌｅ）。一方、アクティブコマンド(Active Command)に対応して、バンク用バルク電圧Ｖｂｂを上昇させるための制御信号Ｖｂｂ＿ｕｐが所定区間の間活性化する。制御信号Ｖｂｂ＿ｕｐによって、バンクに配置されたセルトランジスタのバルク端では予定された負の電圧より上昇したレベルのバンク用バルク電圧Ｖｂｂが提供される。
続いてアクティブコマンド(Active Command)に対応するアドレスによりビット線が選択され、選択されたビット線にある検出増幅器がビット線ＢＬ（Ｂｉｔ Ｌｉｎｅ）＆ ／ＢＬ（Ｂｉｔ Ｌｉｎｅ Ｂａｒ）の電圧を検出して、増幅するようになる。
この時、上昇したレベルのバンク用バルク電圧Ｖｂｂがセルトランジスタのバルク端に提供されるため、セルトランジスタの閾値電圧が低くなって、より容易にセルに格納されたデータがビット線に伝えられるのである。したがって、検出増幅器はビット線ＢＬ（Ｂｉｔ Ｌｉｎｅ）＆ ／ＢＬ（Ｂｉｔ Ｌｉｎｅ Ｂａｒ）に印加されたデータ信号の検出増幅をより円滑にすることができる。
図９に示すように、従来技術によって、センシングされるラインＸより本発明によって、センシングされるラインＹ、すなわちビット線の対の電圧レベル差のデルタ電圧（Ｄｅｌｔａ Ｖ）のマージンが従来より大きくなったことが分かる。
検出増幅器を通した検出増幅動作が完了すれば、読み込み命令又は書き込み命令(Read/Write Available)が行われる。続いてプレチャージ命令(Precharge Command)によりプレチャージ動作が行われる。
以上で調べた通り、本実施例に係る半導体記憶装置は、セルトランジスタのバルク端に印加されるバンク用バルク電圧Ｖｂｂを制御して、セルトランジスタの閾値電圧を変更させ、セルデータがビット線に容易に伝えられるようにしたことが特徴である。このようにして、ビット線の対の電圧差（Ｄｅｌｔａ Ｖ）を容易に確保して、検出増幅器の検出増幅動作が円滑に行われる。
安定的動作特性のために、半導体記憶装置はセルトランジスタのバルク端に負の電圧レベルを有するバルク電圧を提供するようになる。その理由はＭＯＳトランジスタを構成するＰＮジャンクションが部分的に順方向バイアスになることを防止することにより、セルに格納されたデータの損失を防止するようになる。これはＭＯＳトランジスタの構造上発生できるラッチアップを防止することができるためである。この時セルトランジスタのバルク端に提供されるバルク電圧を本発明のように変化させれば、セルトランジスタの閾値電圧が変化する効果を期待できる。バルク電源の電位が低いほどＭＯＳトランジスタの閾値電圧は高まり、バルク電圧の電位が高いほど閾値電圧は低くなる。
従来には半導体記憶装置がアクティブ状態で内部の駆動電圧、特にセルトランジスタをターンオンさせるための駆動電圧レベル（例えばワード線のイネーブル電圧の高電位電圧Ｖｐｐ）が動作中に一時的に下降することによって（連続リフレッシュ動作や、連続的なアクセス時にその程度はさらに激しくなる）、セルトランジスタのゲートに印加される電圧レベルが閾値電圧＋α電位に十分に到達できなくなる。それによってセルトランジスタは十分にターンオンされずに、セルにあるデータがビット線に正しく伝えられなくなる問題があった。
しかし、本発明の記憶装置は、アクティブ時のバルク電圧を一定区間の間、接地電圧に上昇させることによって、セルトランジスタの閾値電圧を低くできるようになり、それによってセルトランジスタを十分にターンオンさせることができるようになり、セルのデータが損失なしにビット線に印加されるようになる。
特に、連続リフレッシュ動作や、書き込み−リフレッシュ−ポーズ（動作停止）−読み込みなどが連続して進行される時、セルトランジスタの閾値電圧を低くすることによってセルトランジスタのターンオン電圧の電圧レベル下降を補償でき、セルトランジスタのターンオン動作をより効果的に行えるようにする。
本発明の技術思想は、上記の好ましい実施例によって具体的に記述したが、上記実施例はその説明のためのものであって、それを制限するためのものでないということに注意しなければならない。また、本発明の技術分野の通常の知識を有する当業者であれば、本発明の技術思想の範囲内で多様な実施例が実現可能であることを理解することができる。
本発明の半導体記憶装置は安定したデータアクセスを実現することにより、その動作性能を向上させる。
本発明の好ましい実施例に係る半導体記憶装置のブロック構成図である。 図１のバンク用バルク電圧提供部と周辺回路用バルク電圧提供部とをより詳細に示したブロック構成図である。 図２に示されたバンク用バルク電圧提供部を詳細に示したブロック構成図である。 図３に示されたバンク用バルク電圧生成部を示した回路図である。 図４に示されたバンク用バルク電圧提供部の動作を示した波形図である。 図３に示されたスイッチ回路部を示した回路図である。 図２に示されたバンク用バルク電圧レベル検出器を示した回路図である。 図１と図２に示された半導体記憶装置の動作を示したタイミング図である。 図１と図２に示された半導体記憶装置の動作を示した波形図である。
符号の説明
Ｖｂｂ…バンク用バルク電圧
Ｖｂｂ＿Ｐｅｒｉ…周辺回路用バルク電圧
Ｖｂｂ＿ｕｐ…制御信号
Ｖｐｌ…セルプレート電圧
Ｖｐｐ…高電位電圧
Ｖｒｅｆ…基準電圧
Ｖｓｓ…接地電圧
ＷＬ…ワード線
１００…周辺回路部
１１０，１２０，１３０，１４０…セル領域（バンク０〜バンク３）
２００…バンク用バルク電圧提供部
２１０点バンク用バルク電圧レベル検出器
２１１…第１レベル検出部
２１２…第２レベル検出部
２１３…バッファ部
２１４…レベルシフタ
２２０…バンク用バルク電圧生成部
２２１…オシレータ
２２２…チャージポンプ
２２３…スイッチ回路部
３００…周辺回路用バルク電圧提供部
３１０…周辺回路用バルク電圧レベル検出器
３２０…周辺回路用バルク電圧生成部
４００…命令制御部
５００…チップセット
１０００…閾値電圧制御部
２０００…ロード部

Claims (44)

  1. データ伝送のためのスイッチ用ＭＯＳトランジスタを備えた単位セルを複数備えたセル領域と、
    前記単位セルに格納されたデータへのアクセスのための周辺回路部と、
    前記スイッチ用ＭＯＳトランジスタの閾値電圧を制御するための閾値電圧制御部と、
    を含むことを特徴とする半導体記憶装置。
  2. 前記閾値電圧制御部は、
    前記スイッチ用ＭＯＳトランジスタのバルク端にバルク電圧を提供することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記閾値電圧制御部は、
    前記データ伝送のためのスイッチ用ＭＯＳトランジスタの閾値電圧を一時的に下げるために前記バルク電圧のレベルを一時的に下げて提供することを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによってデータ信号が伝えられるように与えられた予定された区間であることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによって伝えられたデータ信号を検出して増幅するために与えられた予定された区間をさらに含むことを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記閾値電圧制御部は、
    前記セル領域に配置されたスイッチ用ＭＯＳトランジスタに提供されるバンク用バルク電圧を生成するためのバンク用バルク電圧提供部と、
    前記周辺回路部に配置されたＭＯＳトランジスタに提供される周辺回路用バルク電圧を生成するための周辺回路用バルク電圧提供部と、
    を含むことを特徴とする請求項４に記載の半導体記憶装置。
  7. 前記セル領域は、複数のバンクを備えることを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記バンク用バルク電圧提供部は、
    前記バンク用バルク電圧を提供するためのバンク用バルク電圧生成部と、
    前記バンク用バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルの前記バンク用バルク電圧が出力されるように制御するためのバンク用バルク電圧レベル検出器と、
    を含むことを特徴とする請求項６に記載の半導体記憶装置。
  9. チップセットから入力されるアクティブ信号に応じて、バンク用バルク電圧生成部が前記バンク用バルク電圧を出力することができるように制御する制御信号を出力するための命令制御部をさらに含むことを特徴とする請求項８に記載の半導体記憶装置。
  10. 前記バンク用バルク電圧生成部は、
    前記バンク用バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、
    前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、
    前記制御信号に応じて、前記チャージポンプの出力端を介して、前記セル領域に提供される前記バンク用バルク電圧のレベルが、前記バンク用バルク電圧のレベルを一時的に下げる区間の間接地電圧レベルになるように制御するスイッチ回路部と、
    を含むことを特徴とする請求項８に記載の半導体記憶装置。
  11. 前記オシレータは、リングオシレータであることを特徴とする請求項１０に記載の半導体記憶装置。
  12. 前記オシレータは、
    前記発振検出信号を一端に入力されるナンドゲートと、
    前記ナンドゲートの出力を入力として前端の信号を反転して出力するが最終出力が前記ナンドゲートの他端に入力されるようにする直列接続された複数のインバータと、
    を含むことを特徴とする請求項１１に記載の半導体記憶装置。
  13. 前記チャージポンプは、
    前記発振されたクロック信号を一端に入力されるキャパシタと、
    前記キャパシタの他端と接地電圧供給端との間に提供される第１ダイオードと、
    前記キャパシタの他端と前記出力端との間に提供される第２ダイオードと、
    を含むことを特徴とする請求項１０に記載の半導体記憶装置。
  14. 前記第１及び第２ダイオードは、ＭＯＳトランジスタを用いて実現されることを特徴とする請求項１３に記載の半導体記憶装置。
  15. 前記スイッチ回路部は、
    各々一端が前記チャージポンプの出力端に接続され、ゲートに前記制御信号を提供される、並列に配置された複数のＭＯＳトランジスタと、
    前記複数のＭＯＳトランジスタに対応し、ＭＯＳトランジスタの他端と接地電圧供給端とをスイッチするために並列に配置された複数のスイッチと、
    を含むことを特徴とする請求項１０に記載の半導体記憶装置。
  16. 前記複数のスイッチは、ＭＯＳトランジスタを用いて実現されることを特徴とする請求項１５に記載の半導体記憶装置。
  17. 前記バンク用バルク電圧レベル検出器は、
    接地電圧供給端の電圧レベルに対応して、基準電圧を第１ノードに伝達するための第１レベル検出部と、
    前記バンク用バルク電圧のレベルに対応して、前記接地電圧を前記第１ノードに伝達するための第２レベル検出部と、
    前記基準電圧のレベルと前記接地電圧レベルを電圧変化幅の基準にして前記第１ノードの電圧をバッファリングするためのバッファ部と、
    前記バッファ部の電圧を所定レベルにシフトして前記発振検出信号として出力するためのレベルシフタと、
    を含むことを特徴とする請求項８に記載の半導体記憶装置。
  18. 前記周辺回路用バルク電圧提供部は、
    前記周辺回路用バルク電圧を提供するための周辺回路用バルク電圧生成部と、
    前記周辺回路用バルク電圧のレベルを検出して、前記周辺回路用バルク電圧生成部から予定されたレベルの前記周辺回路用バルク電圧が出力されるように制御するための周辺回路用バルク電圧レベル検出器と、
    を含むことを特徴とする請求項６に記載の半導体記憶装置。
  19. セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのバルクにバルク電圧を供給するためのバンク用バルク電圧提供部と、
    周辺回路部にバルク電圧を供給するための周辺回路用バルク電圧提供部と、
    を含み、前記バンク用バルク電圧提供部は、データへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチ用ＭＯＳトランジスタに一時的に第１バルク電圧を供給することを特徴とする半導体記憶装置。
  20. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによってデータ信号が伝えられるように与えられた予定された区間であることを特徴とする請求項１９に記載の半導体記憶装置。
  21. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによって伝えられたデータ信号を検出して増幅するために与えられた予定された区間をさらに含むことを特徴とする請求項２０に記載の半導体記憶装置。
  22. 前記第１バルク電圧のレベルは、接地電圧レベルであることを特徴とする請求項１９に記載の半導体記憶装置。
  23. 前記バンク用バルク電圧提供部は、前記第１バルク電圧を供給する区間以外の区間では負の電圧レベルの第２バルク電圧を提供することを特徴とする請求項２２に記載の半導体記憶装置。
  24. 前記バンク用バルク電圧提供部は、
    前記バンク用バルク電圧を提供するためのバンク用バルク電圧生成部と、
    前記バンク用バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルの前記バンク用バルク電圧が出力されるように制御するためのバンク用バルク電圧レベル検出器と、
    を含むことを特徴とする請求項１９に記載の半導体記憶装置。
  25. チップセットから入力されるアクティブ信号に応じて、バンク用バルク電圧生成部が前記バンク用バルク電圧を出力することができるように制御する制御信号を出力するための命令制御部をさらに含むことを特徴とする請求項２４に記載の半導体記憶装置。
  26. 前記バンク用バルク電圧生成部は、
    前記バンク用バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、
    前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、
    前記制御信号に応じて、前記チャージポンプの出力端を介して、前記セル領域に提供される前記バンク用バルク電圧のレベルが、前記バンク用バルク電圧のレベルを一時的に下げる区間の間接地電圧レベルになるように制御するスイッチ回路部と、
    を含むことを特徴とする請求項２４に記載の半導体記憶装置。
  27. 前記周辺回路用バルク電圧提供部は、
    前記周辺回路用バルク電圧を提供するための周辺回路用バルク電圧生成部と、
    前記周辺回路用バルク電圧のレベルを検出して、前記周辺回路用バルク電圧生成部から予定されたレベルの前記周辺回路用バルク電圧が出力されるように制御するための周辺回路用バルク電圧レベル検出器と、
    を含むことを特徴とする請求項１９に記載の半導体記憶装置。
  28. セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのバルクに第１バルク電圧又は第２バルク電圧を選択的に供給するためのバルク電圧提供部と、
    前記バルク電圧提供部を制御するための命令制御部と、
    を含み、前記バルク電圧提供部は、データへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチ用ＭＯＳトランジスタに一時的に第１バルク電圧を供給することを特徴とする半導体記憶装置。
  29. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによってデータ信号が伝えられるように与えられた予定された区間であることを特徴とする請求項２８に記載の半導体記憶装置。
  30. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによって伝えられたデータ信号を検出して増幅するために与えられた予定された区間をさらに含むことを特徴とする請求項２９に記載の半導体記憶装置。
  31. 前記第１バルク電圧のレベルは接地電圧レベルであることを特徴とする請求項２８に記載の半導体記憶装置。
  32. 前記バルク電圧提供部は、前記第１バルク電圧を供給する区間以外の区間では負の電圧レベルの第２バルク電圧を提供することを特徴とする請求項３１に記載の半導体記憶装置。
  33. 前記バルク電圧提供部は、
    前記第１又は第２バルク電圧を提供するためのバルク電圧生成部と、
    前記第１又は第２バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルのバルク電圧が出力されるように制御するためのバルク電圧レベル検出器と、
    を含むことを特徴とする請求項２８に記載の半導体記憶装置。
  34. 前記バルク電圧生成部は、
    前記バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、
    前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、
    前記制御信号に応じて、前記チャージポンプの出力端を介して、前記バルク電圧のレベルが、前記バルク電圧のレベルを一時的に下げる区間の間接地電圧レベルになるように制御するスイッチ回路部と、
    を含むことを特徴とする請求項３３に記載の半導体記憶装置。
  35. セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのバルクに第１バルク電圧を供給するためのバルク電圧提供部と、
    前記バルク電圧提供部の出力端に接続され、前記出力端を第２バルク電圧でスイッチングするスイッチ回路部と、
    前記スイッチ回路部を制御するための命令制御部と、
    を含み、前記バルク電圧提供部の出力端はデータへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチング回路部と一時的にスイッチングすることを特徴とする半導体記憶装置。
  36. 前記一時的にスイッチされる区間は、前記スイッチ用ＭＯＳトランジスタによってデータ信号が伝えられるように与えられた予定された区間であることを特徴とする請求項３５に記載の半導体記憶装置。
  37. 前記一時的にスイッチされる区間は、前記スイッチ用ＭＯＳトランジスタによって伝えられたデータ信号を検出して増幅するために与えられた予定された区間をさらに含むことを特徴とする請求項３６に記載の半導体記憶装置。
  38. 前記第２バルク電圧のレベルは、接地電圧レベルであることを特徴とする請求項３５に記載の半導体記憶装置。
  39. 前記バルク電圧提供部は、前記第２バルク電圧を供給する区間以外の区間では負の電圧レベルの前記第１バルク電圧を提供することを特徴とする請求項３８に記載の半導体記憶装置。
  40. 前記バルク電圧提供部は、
    前記第１バルク電圧を提供するためのバルク電圧生成部と、
    前記第１又は第２バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルのバルク電圧が出力されるように制御するためのバルク電圧レベル検出器と、
    を含むことを特徴とする請求項３５に記載の半導体記憶装置。
  41. 前記バルク電圧生成部は、
    前記バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、
    前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、
    を含むことを特徴とする請求項４０に記載の半導体記憶装置。
  42. スイッチ用ＭＯＳトランジスタのバルク電圧として第１電圧レベルの第１バルク電圧を提供するステップと、
    前記スイッチ用ＭＯＳトランジスタのバルク電圧として第２電圧レベルの前記第１バルク電圧を提供するステップと、
    単位セルに格納されたデータ信号を、前記スイッチ用ＭＯＳトランジスタをターンオンさせてビット線に伝送するステップと、
    前記スイッチ用ＭＯＳトランジスタのバルク電圧として前記第１バルク電圧を提供するステップと、
    を含むことを特徴とする半導体記憶装置の駆動方法。
  43. 前記ビット線に伝えられたデータ信号を検出して増幅する検出増幅ステップをさらに含み、前記検出増幅ステップで前記スイッチＭＯＳトランジスタのバルク電圧として前記第２電圧レベルの前記第１バルク電圧が提供されることを特徴とする請求項４２に記載の半導体記憶装置の駆動方法。
  44. 前記第１電圧レベルの絶対値より前記第２電圧レベルの絶対値がさらに小さいことを特徴とする請求項４３に記載の半導体記憶装置の駆動方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008136047A (ja) * 2006-11-29 2008-06-12 Sony Corp 固体撮像装置及び撮像装置
US7869176B2 (en) * 2007-03-30 2011-01-11 Hamilton Sundstrand Corporation Surge protected power supply

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01283865A (ja) * 1988-05-10 1989-11-15 Nec Corp 半導体記憶装置
JPH0220062A (ja) * 1988-07-07 1990-01-23 Toshiba Corp 半導体メモリセルおよび半導体メモリ
JPH09223802A (ja) * 1996-02-15 1997-08-26 Toshiba Corp 半導体装置及びその製造方法
JPH1186536A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2765856B2 (ja) 1988-06-17 1998-06-18 株式会社日立製作所 メモリ回路
KR0156542B1 (ko) * 1988-06-17 1998-12-01 미다 가쓰시게 반도체장치
KR100223770B1 (ko) * 1996-06-29 1999-10-15 김영환 반도체 장치의 문턱전압 제어회로
US6061267A (en) * 1998-09-28 2000-05-09 Texas Instruments Incorporated Memory circuits, systems, and methods with cells using back bias to control the threshold voltage of one or more corresponding cell transistors
JP2000124418A (ja) 1998-10-16 2000-04-28 Sony Corp 半導体記憶装置
JP3437132B2 (ja) 1999-09-14 2003-08-18 シャープ株式会社 半導体装置
DE10012105B4 (de) * 2000-03-13 2007-08-23 Infineon Technologies Ag Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen
JP3709132B2 (ja) * 2000-09-20 2005-10-19 シャープ株式会社 不揮発性半導体記憶装置
JP2002116237A (ja) * 2000-10-10 2002-04-19 Texas Instr Japan Ltd 半導体集積回路
JP4910259B2 (ja) 2001-07-25 2012-04-04 日本テキサス・インスツルメンツ株式会社 半導体集積回路
WO2004015867A1 (en) * 2002-08-08 2004-02-19 Koninklijke Philips Electronics N.V. Circuit and method for controlling the threshold voltage of transistors
US6791361B2 (en) * 2002-12-12 2004-09-14 International Business Machines Corporation Technique for mitigating gate leakage during a sleep state
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US6839280B1 (en) * 2003-06-27 2005-01-04 Freescale Semiconductor, Inc. Variable gate bias for a reference transistor in a non-volatile memory
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7375402B2 (en) * 2004-07-07 2008-05-20 Semi Solutions, Llc Method and apparatus for increasing stability of MOS memory cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01283865A (ja) * 1988-05-10 1989-11-15 Nec Corp 半導体記憶装置
JPH0220062A (ja) * 1988-07-07 1990-01-23 Toshiba Corp 半導体メモリセルおよび半導体メモリ
JPH09223802A (ja) * 1996-02-15 1997-08-26 Toshiba Corp 半導体装置及びその製造方法
JPH1186536A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置

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