JP2007311011A5 - - Google Patents

Claims (39)

1. データ伝送のためのスイッチ用ＭＯＳトランジスタを備えた単位セルを複数備えたセル領域と、
   前記単位セルに格納されたデータへのアクセスのための周辺回路部と、
   前記スイッチ用ＭＯＳトランジスタの閾値電圧を制御するための閾値電圧制御部と、
   を含むことを特徴とする半導体記憶装置。
2. 前記閾値電圧制御部は、
   前記スイッチ用ＭＯＳトランジスタのバルク端にバルク電圧を提供することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記閾値電圧制御部は、
   前記データ伝送のためのスイッチ用ＭＯＳトランジスタの閾値電圧を一時的に下げるために前記バルク電圧のレベルを一時的に下げて提供することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによってデータ信号が伝えられるように与えられた予定された区間であることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記閾値電圧制御部は、
   前記セル領域に配置されたスイッチ用ＭＯＳトランジスタに提供されるバンク用バルク電圧を生成するためのバンク用バルク電圧提供部と、
   前記周辺回路部に配置されたＭＯＳトランジスタに提供される周辺回路用バルク電圧を生成するための周辺回路用バルク電圧提供部と、
   を含むことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記セル領域は、複数のバンクを備えることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記バンク用バルク電圧提供部は、
   前記バンク用バルク電圧を提供するためのバンク用バルク電圧生成部と、
   前記バンク用バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルの前記バンク用バルク電圧が出力されるように制御するためのバンク用バルク電圧レベル検出器と、
   を含むことを特徴とする請求項５に記載の半導体記憶装置。
8. 前記バンク用バルク電圧生成部は、
   前記バンク用バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、
   前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、
   前記制御信号に応じて、前記チャージポンプの出力端を介して、前記セル領域に提供される前記バンク用バルク電圧のレベルが、前記バンク用バルク電圧のレベルを一時的に下げる区間の間接地電圧レベルになるように制御するスイッチ回路部と、
   を含むことを特徴とする請求項７に記載の半導体記憶装置。
9. 前記オシレータは、リングオシレータであることを特徴とする請求項８に記載の半導体記憶装置。
10. 前記オシレータは、
    前記発振検出信号を一端に入力されるナンドゲートと、
    前記ナンドゲートの出力を入力として前端の信号を反転して出力するが最終出力が前記ナンドゲートの他端に入力されるようにする直列接続された複数のインバータと、
    を含むことを特徴とする請求項９に記載の半導体記憶装置。
11. 前記チャージポンプは、
    前記発振されたクロック信号を一端に入力されるキャパシタと、
    前記キャパシタの他端と接地電圧供給端との間に提供される第１ダイオードと、
    前記キャパシタの他端と前記出力端との間に提供される第２ダイオードと、
    を含むことを特徴とする請求項８に記載の半導体記憶装置。
12. 前記第１及び第２ダイオードは、ＭＯＳトランジスタを用いて実現されることを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記スイッチ回路部は、
    各々一端が前記チャージポンプの出力端に接続され、ゲートに前記制御信号を提供される、並列に配置された複数のＭＯＳトランジスタと、
    前記複数のＭＯＳトランジスタに対応し、ＭＯＳトランジスタの他端と接地電圧供給端とをスイッチするために並列に配置された複数のスイッチと、
    を含むことを特徴とする請求項８に記載の半導体記憶装置。
14. 前記複数のスイッチは、ＭＯＳトランジスタを用いて実現されることを特徴とする請求項１３に記載の半導体記憶装置。
15. 前記バンク用バルク電圧レベル検出器は、
    接地電圧供給端の電圧レベルに対応して、基準電圧を第１ノードに伝達するための第１レベル検出部と、
    前記バンク用バルク電圧のレベルに対応して、前記接地電圧を前記第１ノードに伝達するための第２レベル検出部と、
    前記基準電圧のレベルと前記接地電圧レベルを電圧変化幅の基準にして前記第１ノードの電圧をバッファリングするためのバッファ部と、
    前記バッファ部の電圧を所定レベルにシフトして前記発振検出信号として出力するためのレベルシフタと、
    を含むことを特徴とする請求項７に記載の半導体記憶装置。
16. セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのバルクにバルク電圧を供給するためのバンク用バルク電圧提供部と、
    周辺回路部にバルク電圧を供給するための周辺回路用バルク電圧提供部と、
    を含み、前記バンク用バルク電圧提供部は、データへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチ用ＭＯＳトランジスタに一時的に第１バルク電圧を供給することを特徴とする半導体記憶装置。
17. 前記第１バルク電圧のレベルは、接地電圧レベルであることを特徴とする請求項１６に記載の半導体記憶装置。
18. 前記バンク用バルク電圧提供部は、前記第１バルク電圧を供給する区間以外の区間では負の電圧レベルの第２バルク電圧を提供することを特徴とする請求項１７に記載の半導体記憶装置。
19. 前記バンク用バルク電圧提供部は、
    前記バンク用バルク電圧を提供するためのバンク用バルク電圧生成部と、
    前記バンク用バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルの前記バンク用バルク電圧が出力されるように制御するためのバンク用バルク電圧レベル検出器と、
    を含むことを特徴とする請求項１６に記載の半導体記憶装置。
20. チップセットから入力されるアクティブ信号に応じて、バンク用バルク電圧生成部が前記バンク用バルク電圧を出力することができるように制御する制御信号を出力するための命令制御部をさらに含むことを特徴とする請求項７又は１９に記載の半導体記憶装置。
21. 前記バンク用バルク電圧生成部は、
    前記バンク用バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、
    前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、
    前記制御信号に応じて、前記チャージポンプの出力端を介して、前記セル領域に提供される前記バンク用バルク電圧のレベルが、前記バンク用バルク電圧のレベルを一時的に下げる区間の間接地電圧レベルになるように制御するスイッチ回路部と、
    を含むことを特徴とする請求項１９に記載の半導体記憶装置。
22. 前記周辺回路用バルク電圧提供部は、
    前記周辺回路用バルク電圧を提供するための周辺回路用バルク電圧生成部と、
    前記周辺回路用バルク電圧のレベルを検出して、前記周辺回路用バルク電圧生成部から予定されたレベルの前記周辺回路用バルク電圧が出力されるように制御するための周辺回路用バルク電圧レベル検出器と、
    を含むことを特徴とする請求項５又は１６に記載の半導体記憶装置。
23. セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのバルクに第１バルク電圧又は第２バルク電圧を選択的に供給するためのバルク電圧提供部と、
    前記バルク電圧提供部を制御するための命令制御部と、
    を含み、前記バルク電圧提供部は、データへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチ用ＭＯＳトランジスタに一時的に第１バルク電圧を供給することを特徴とする半導体記憶装置。
24. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによってデータ信号が伝えられるように与えられた予定された区間であることを特徴とする請求項１６又は２３に記載の半導体記憶装置。
25. 前記バルク電圧のレベルを一時的に下げる区間は、前記スイッチ用ＭＯＳトランジスタによって伝えられたデータ信号を検出して増幅するために与えられた予定された区間をさらに含むことを特徴とする請求項４又は２４に記載の半導体記憶装置。
26. 前記第１バルク電圧のレベルは接地電圧レベルであることを特徴とする請求項２３に記載の半導体記憶装置。
27. 前記バルク電圧提供部は、前記第１バルク電圧を供給する区間以外の区間では負の電圧レベルの第２バルク電圧を提供することを特徴とする請求項２６に記載の半導体記憶装置。
28. 前記バルク電圧提供部は、
    前記第１又は第２バルク電圧を提供するためのバルク電圧生成部と、
    前記第１又は第２バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルのバルク電圧が出力されるように制御するためのバルク電圧レベル検出器と、
    を含むことを特徴とする請求項２３に記載の半導体記憶装置。
29. 前記バルク電圧生成部は、
    前記バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、
    前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、
    前記制御信号に応じて、前記チャージポンプの出力端を介して、前記バルク電圧のレベルが、前記バルク電圧のレベルを一時的に下げる区間の間接地電圧レベルになるように制御するスイッチ回路部と、
    を含むことを特徴とする請求項２８に記載の半導体記憶装置。
30. セル領域に配置される単位セルを構成するスイッチ用ＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのバルクに第１バルク電圧を供給するためのバルク電圧提供部と、
    前記バルク電圧提供部の出力端に接続され、前記出力端を第２バルク電圧でスイッチングするスイッチ回路部と、
    前記スイッチ回路部を制御するための命令制御部と、
    を含み、前記バルク電圧提供部の出力端はデータへのアクセス動作時に前記スイッチ用ＭＯＳトランジスタの閾値電圧が低くなるように前記スイッチング回路部と一時的にスイッチングすることを特徴とする半導体記憶装置。
31. 前記一時的にスイッチされる区間は、前記スイッチ用ＭＯＳトランジスタによってデータ信号が伝えられるように与えられた予定された区間であることを特徴とする請求項３０に記載の半導体記憶装置。
32. 前記一時的にスイッチされる区間は、前記スイッチ用ＭＯＳトランジスタによって伝えられたデータ信号を検出して増幅するために与えられた予定された区間をさらに含むことを特徴とする請求項３１に記載の半導体記憶装置。
33. 前記第２バルク電圧のレベルは、接地電圧レベルであることを特徴とする請求項３０に記載の半導体記憶装置。
34. 前記バルク電圧提供部は、前記第２バルク電圧を供給する区間以外の区間では負の電圧レベルの前記第１バルク電圧を提供することを特徴とする請求項３３に記載の半導体記憶装置。
35. 前記バルク電圧提供部は、
    前記第１バルク電圧を提供するためのバルク電圧生成部と、
    前記第１又は第２バルク電圧のレベルを検出して、前記バルク電圧生成部から予定されたレベルのバルク電圧が出力されるように制御するためのバルク電圧レベル検出器と、
    を含むことを特徴とする請求項３０に記載の半導体記憶装置。
36. 前記バルク電圧生成部は、
    前記バルク電圧レベル検出器から提供される発振検出信号に応じて、発振されたクロック信号を提供するためのオシレータと、
    前記発振されたクロック信号に応じて、前記バンク用バルク電圧が予定された電圧レベルになることができるように出力端の電荷をポンピングするためのチャージポンプと、
    を含むことを特徴とする請求項３５に記載の半導体記憶装置。
37. スイッチ用ＭＯＳトランジスタのバルク電圧として第１電圧レベルの第１バルク電圧を提供するステップと、
    前記スイッチ用ＭＯＳトランジスタのバルク電圧として第２電圧レベルの前記第１バルク電圧を提供するステップと、
    単位セルに格納されたデータ信号を、前記スイッチ用ＭＯＳトランジスタをターンオンさせてビット線に伝送するステップと、
    前記スイッチ用ＭＯＳトランジスタのバルク電圧として前記第１バルク電圧を提供するステップと、
    を含むことを特徴とする半導体記憶装置の駆動方法。
38. 前記ビット線に伝えられたデータ信号を検出して増幅する検出増幅ステップをさらに含み、前記検出増幅ステップで前記スイッチＭＯＳトランジスタのバルク電圧として前記第２電圧レベルの前記第１バルク電圧が提供されることを特徴とする請求項３７に記載の半導体記憶装置の駆動方法。
39. 前記第１電圧レベルの絶対値より前記第２電圧レベルの絶対値がさらに小さいことを特徴とする請求項３８に記載の半導体記憶装置の駆動方法。