CN100431049C - 半导体存储装置 - Google Patents

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Abstract

具备：具有驱动字线的驱动晶体管的字线驱动电路；在字线驱动电路的输出到达高电平后立即的时间，使字线驱动电路的驱动晶体管截止的电路；在驱动晶体管截止后的时间，使字线升压的字线升压电路。字线升压电路由一端连接到字线的耦合电容和输出端连接到耦合电容的另一端的电容驱动电路构成。电容驱动电路在使驱动晶体管成为截止的时间，使输出从低电平变化为高电平。耦合电容由与字线并行的布线构成。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别是涉及字线驱动电路部分的构造。
背景技术
在CMOS半导体集成电路的低功耗化中，电源电压的定标是很有效的。但是，在电源电压的定标的方法中，在系统LSI广泛地使用的SRAM的时候，在存储单元电路的结构上，就容易产生特性的恶化。其主要原因是，在反馈偏压效果下产生的阈值电压的变动导致了在电源电压低时电流能力显著的下降。反馈偏压效果是由存取晶体管的源极·漏极的电位根据衬底电位来浮动而引起的。
因此，SRAM在读出时提升位线的电荷的能力就会下降，增大了位线延迟。此外，在写入时，不仅增大保持了数据的写时间，而且还在电压极低的情况下不能进行直流改写。
为了抑制这样的特性恶化，在背景技术中，使用了使供给字线驱动电路的电源电压比供给其他电路部分的电源电压高的方法。
图9是表示半导体存储装置的背景技术的结构的电路图。在图9中，图示了1根字线、驱动其的字线驱动电路和连接到字线上的存储单元。(例如，参见特开平2-118992号公报(第2～3页，图1))。
在图9中，符号11、12分别表示驱动字线WL的P型沟道驱动晶体管和N型沟道驱动晶体管。符号44表示电平移位电路。这些就构成了字线驱动电路400。符号17表示存储单元。
在字线WL中，分别连接着多个存储单元17的存取晶体管的门极。字线驱动电路400的输入NWL通过电平移位电路44被输入到P型沟道驱动晶体管11和N型沟道驱动晶体管12的各自的门极中。
被提供给P型沟道驱动晶体管11和N型沟道驱动晶体管12的电源电压VDDH，被设定为比存储单元17的电源电压VDDL和字线驱动电路400的输入NWL的高电平电位VDDL更高的电压。
如图10所示，字线驱动电路400的输入NWL变为低电平时，通过P型沟道驱动晶体管11的导通在字线WL中供给比存储单元17的电源电压VDDL更高的电压VDDH。因此，就抑制了在存储单元17中由于存取晶体管的反馈偏压效果而产生的能力下降，动作特性也得到了改善。
电平移位电路44，在字线驱动电路400的输入NWL为高电平时，具有使P型沟道驱动晶体管11的门极输入上拉至VDDH电平，并减小在P型沟道驱动晶体管11的截止状态下的亚阈泄漏电流的作用。
这样，通过使SRAM电路的几乎所有的部分在低电源电压下动作，使只有一部分的字线驱动电路400在高电压下动作，就可以不导致特性恶化，并能够有效地抑制功率损耗。
但是，在上述的背景技术中，还需要准备另一个系统的电源电压，在LSI芯片的布线设计变得繁杂的同时，还必须设有2个电源布线的区域，结果是变得使芯片的面积增大了。此外，使用这样的半导体装置的系统侧的设计还必须设置2个电源电路，这就有了增加了衬底安装面积和提高了成本的缺点。
使系统侧的电源作为1个系统，在芯片上设置了别的电源电路的时候，则进一步使芯片的面积增大了。
发明内容
本发明的目的是提供一种电源系统可以是1个系统，在LSI芯片的布线设计变得简单的同时只要设置1个电源布线的区域就可以的、能够减少芯片面积的半导体存储装置。
为了解决上述课题，第1发明的半导体存储装置，具备：具有驱动字线的驱动晶体管的字线驱动电路；在字线驱动电路的输出刚到达高电平后的时间，使驱动晶体管截止的电路；在驱动晶体管截止后的时间，使字线升压的字线升压电路。而且，字线升压电路由一端连接到字线上的耦合电容和输出端连接到耦合电容的另一端的电容驱动电路来构成，电容驱动电路，在驱动晶体管变为截止的时间，使输出从低电平变化为高电平。
根据该结构，由于字线在高电平的状态变为高阻，所以通过在与字线之间具有耦合电容的电容驱动电路的输出从低电平变为高电平，来使字线电位提升到比高电平电位更高的电位。
在本发明涉及的字线升压电路中，作为使字线升压的电路，通过使用在与字线之间具有耦合电容的电容驱动电路，就能够不供给比其它电路部分更高的电压来得到升压。因此，电源系统可以是1个系统，在LSI芯片的布线设计变得简单的同时只要设置1个电源布线的区域就可以，能够使芯片的面积减少。此外，使用这样的半导体装置的系统侧的设计也只要设置1个电源电路就可以，能够减小衬底安装面积，使成本降低，是很有好处的。
在上述第1发明的半导体存储装置中，被连接到字线上的存储单元由例如静态存储单元来构成。
此外，在上述第1发明的半导体存储装置中，耦合电容，通过例如与字下并行的并行布线来形成。
根据该结构，通过使耦合电容与字线相并行来形成，使用形成字线的布线层的上层的布线使并行的布线形成在存储阵列上，就可以不必设置形成其它耦合电容的区域，能够抑制面积的增大。此外，在字线的邻接区域有空间的时候，通过使用与字线同层的布线来形成并行布线，也能够取得同样的效果。
上述并行布线，可以具有与字线不同的长度。根据该结构，就能够通过调整并行布线的长度来调整耦合电容的值进而调整升压电平。
此外，在通过在字线的延伸方向上排列规定数目的存储单元配置数据来构成半导体存储装置时，可以使存储单元配置数据由具有存储单元配置单位的字线和并行布线的第1存储单元配置数据，以及具有存储单元配置单位的字线而不具有并行布线的第2存储单元配置数据来构成。在这种情况下，对于在字线的延伸方向上排列的规定的存储单元配置数据的数目，只连续地排列得到规定的耦合电容值的数目的第1存储单元配置数据，除此之外，排列第2存储单元配置数据。
根据该构成，由于通过并行布线的有无准备了2种存储单元配置数据，所以就能够只用2种存储单元配置数据的变换来改变耦合电容值，在把任意的比特数、字数作为输入参数生成SRAM块的布线设计编译器的耦合电容的形成也变得容易了。
此外，形成耦合电容的并行布线，形成在与字线相同的布线层，并且可以被分断成连接到字线上的存储单元单位或者多个存储单元单位的每一个。这种情况下，被分断的每个并行布线通过在字线的上层并行的其它布线来内衬。
根据该结构，对于邻接字线的空间有限，字线和耦合电容形成用的并行布线的间隔不能为了调整升压电平而任意设定的时候，在与字线相同的布线层上形成用来形成上述的耦合电容的并行布线，在采取通过在上层并行的其它的布线来内衬的结构的同时，通过分断并行布线，就能够调整耦合电容值来控制升压电平。
此外，由于分断的单位是以存储单元为基准的单位，所以即使在把任意的比特数、字数作为输入参数生成SRAM块的布线设计编译器中，通过把并行布线放到单元布线设计内，只通过配置存储单元，就能够得到排列的存储单元的数目，即与字线长度成比例的耦合电容，能够使升压电平保持恒定。
此外，在第1发明的半导体存储装置中，作为使驱动晶体管截止的控制输入信号，能够有效地使用字线驱动电路的输出。使驱动晶体管截止的时间，如果不是在到达字线电位为电源电压的高电平之后的时间，那么由在其后进行的动作得到的电位会下降到比规定的电位低的电位。另外，当在从字线到达高电平至驱动晶体管成为截止的时间里有间隔时，就成了无用时间。
根据上述结构，由于通过根据字线信号直接反馈控制来执行驱动晶体管的截止控制，所以能够在设置其它的时间调整电路时排除比较信号的控制不稳的错位，能够顺序地设定各动作时间。因此，把使驱动晶体管截止的时间调节到字线到达高电平的时间就变得容易了。这样一来，就能够减少在升压电位的降低和动作序列中的无用时间。
此外，在第1发明的半导体存储装置中，作为电容驱动电路的输入信号，能够有效地使用字线驱动电路的输出。当在使驱动晶体管变为截止前电容驱动电路工作时，电容中蓄积的电荷流入导通的驱动晶体管，就不能得到规定的升压电平。另外，当在从驱动晶体管截止至电容驱动电路工作的时间里有间隔时，就成了无用时间。
根据上述结构，通过把电容驱动电路的输入信号作为字线信号，就能够使把电容驱动电路的工作时间调节到驱动晶体管变为截止的时间变得容易。这样一来，就能够减少在升压电位的降低和动作序列中的无用时间。
此外，在第1发明的半导体存储装置中，最好是字线升压电路使写入控制信号作为输入，只在进行写入时使字线升压来构成。在作为半导体集成电路整体必要的动作速度不是那么快的时候，降低整体的电源电压对低功耗化是很有效的。但是，在所述的SRAM的写入动作中，减少了直流的动作容限成为了动作下限的瓶颈。另外，虽然读出动作对速度产生影响，但是只要调整读出时间，即使是在低电压也能够进行功能性的动作。只要通过字线的升压，就会降低当存取晶体管的门极电位被提升时数据保持特性的噪声容限，在字线导通时数据反转，增加了数据被破坏的可能性。
根据上述结构，通过使字线升压的电路使写入控制信号作为输入，只在进行写入时使字线升压，就能够不进行用于避免读出时的数据破坏的字线升压电位的微调来有效地实现动作下限电压的改善。
此外，在第1发明的结构中，最好是字线升压电路使列解码信号作为控制输入，并且字线驱动电路使全体字线的信号作为输入，多个字线驱动电路被连接到全体字线上，通过列解码信号在写入动作时选择字线升压电路的动作/不动作。一般地，在SRAM是采用把多个地址的存储单元连接到1个字线上的结构，以不使块形状横向过长或者纵向过长。这种情况下，在写入动作时写入对象的存储单元以外的存储单元也使存储晶体管导通，通过被升压了的门极电位，数据反转，增加了数据被破坏的可能性。
根据上述结构，通过在写入时只使在列地址选择的写入对象的存储单元的字线升压，就能够边防止未选择的存储单元的数据破坏，边调整块的形状。
通过以上各发明的效果，就能够边抑制面积的总开销，边得到字线升压电位，作为其结果就是能够消除动作下限电压的瓶颈，并且能够实现其它电路部分的低电压化，使低功耗成为可能。
第2发明的半导体存储装置，具备：具有驱动字线的驱动晶体管的字线驱动电路；在字线驱动电路的输出刚到达高电平后的时间，使驱动晶体管截止的电路；在驱动晶体管截止后的时间，使字线升压的字线升压电路。而且，字线升压电路是设置在具有比供给字线驱动线路的电源电压更高的电压的电压源和字线之间的开关电路，并且是在驱动晶体管截止后的时间使开关电路导通的结构。
根据该结构，由于是通过开关电路把升压电压赋予字线的结构，所以就能够使加在字线上的电压升压。如背景技术所述，在高电压下驱动字线驱动电路的电源电压时，通过字线驱动电路就一并决定了字线电位。在本发明中，由于在字线驱动电路之外，另外在具有比供给字线驱动线路的电源电压更高电压的电压源和字线之间设有开关电路，通过开关电路对字线施加高电压，所以通过对开关电路赋予所希望的控制信号，就也能对应于半导体存储装置的动作模式来使加在字线上的电压不同。例如能够在字线驱动电路动作的写入动作时和读出动作时把字线电位控制成不同的电位。
在第2发明的半导体存储装置中，开关电路，使例如来自字线驱动电路的信号作为导通/截止的信号，具有使来自字线驱动电路的信号变换为比供给字线驱动电路的电源电压更高的电压的电平变换电路。
根据该结构，通过消除供给开关电路的电源电压和开关控制信号电压的差异，就能够有效的削减在开关电路截止的状态下产生的泄漏电流。
此外，在第2发明的半导体存储装置中，最好开关电路使写入控制信号作为导通/截止的控制信号来输入，只在写入时响应来自字线驱动电路的信号。
根据该结构，由于开关电路使写入控制信号作为导通/截止的控制信号来输入，只在写入时响应来自字线驱动电路的信号，所以就能够只在写入时进行升压，能够防止读出时的数据的破坏。如背景技术所述，在高电压下驱动字线驱动电路的电源电压时，通过字线驱动电路就一并决定了字线电位，例如不能在字线驱动电路动作的写入动作时和读出动作时把字线电位控制成不同的电位。在本发明中，由于除字线驱动电路之外，另外在具有比供给字线驱动线路的电源电压更高的电压的电压源和字线之间设有开关电路，通过开关电路对字线施加高电压，所以即使在通过字线驱动电路来驱动字线的时候，也能够在写入动作时和读出动作时使施加在字线上的电压不同。
附图说明
图1是表示在本发明的第1实施例的半导体存储装置中的字线驱动电路的电路图。
图2是表示在本发明的第1实施例的半导体存储装置中的字线驱动电路的动作时间波形的波形图。
图3是表示在本发明的第2实施例的半导体存储装置中的耦合电容的布线的模式图。
图4是表示在本发明的第2实施例的半导体存储装置中的耦合电容的布线的模式图。
图5是表示在本发明的第3实施例的半导体存储装置中的存储单元/字线驱动电路的阵列结构的概略图。
图6是表示在本发明的第3实施例的半导体存储装置中的字线驱动电路的结构的电路图。
图7是表示在本发明的第4实施例的半导体存储装置中的字线驱动电路的电路图。
图8是表示在本发明的第4实施例的半导体存储装置中的字线驱动电路的动作时间波形的波形图。
图9是表示现有技术的字线驱动电路的结构的电路图。
图10是表示现有技术的字线驱动电路的动作时间波形的波形图。
具体实施方式
下面，针对本发明的实施例，边参考附图来边进行说明。
(第1实施例)
图1是表示本发明的第1实施例的半导体存储装置的结构的电路图。在图1中，表示了1根字线、驱动其的字线驱动电路和连接到字线上的存储单元。
在图1中，符号11、12分别表示驱动字线WL的P型沟道驱动晶体管和N型沟道驱动晶体管。符号13表示由上拉晶体管13a、传输门13b和反相器13c构成的“或”电路。符号14表示时间调整电路。符号15表示电容驱动电路。符号16表示一端连接字线WL，另一端连接电容驱动电路5的输出端的耦合电容。这些就构成了字线驱动电路410。符号17表示存储单元。
N型沟道驱动晶体管12通过向字线驱动电路410的输入NWL来直接控制门极。P型沟道驱动晶体管11通过“或”电路13来控制门极结点PWL。
时间调整电路14使字线WL的电位作为输入，该输出信号BWL被连接到“或”电路13的1个输入端。
电容驱动电路15，是接受时间调整电路14的输出信号BWL，驱动输出输出信号CWL的输出端和字线WL之间设有的耦合电容的结构。
耦合电容16，在字线WL上的布线层中作为与字线WL并行的布线来构成。
存储单元17是6晶体管结构的SRAM存储单元，存取晶体管的门极被连接到字线WL上。
在本字线驱动电路410中，被供给了VDDL的电位电平的电源电压。
对于图1的字线驱动电路410的动作，边参考图2边进行说明。开始，当输入NWL在高电平时，N型沟道驱动晶体管12在导通状态，字线WL被设定为低电平。这时，时间调整电路14的输出信号BWL被设定为相同的低电平。其结果是，“或”电路13内的P型沟道上拉晶体管13a为截止，此外，传输门13b为截止，据此，输入NWL的高电平信号被传导给门极结点PWL。因此，P型沟道驱动晶体管11成为截止状态。此外，电容驱动电路15的输出信号CWL被设定为接收时间调整电路14的信号并且为低电平。
当输入NWL变为低电平时，从这种状态，变为首先N型沟道驱动晶体管12截止，同时P型沟道驱动晶体管11导通的状态。P型沟道驱动晶体管11驱动字线WL的负载，将字线电位提升为高电平。对应于此，时间调整电路14的输出信号BWL在一时间间后成为高电平。其结果是，在“或”电路13内的传输门13b截止并切断输入NWL的信号传导的同时，P型沟道上拉晶体管13a导通，门极结点PWL移至高电平。时间调整电路14的传播延迟进行调整，以使在字线WL的高电位到达供给电压VDDL的时间，使P型沟道驱动晶体管11截止。
其后，电容驱动电路15接受向时间调整电路14的输出信号BWL的高电平的变化，把输出信号CWL向高电平提升。这时，N型沟道驱动晶体管12和P型沟道驱动晶体管11同时在截止状态，由于字线WL在高阻状态，所以通过耦合电容16字线WL就被提升到比VDDL的高电平电位更高的电位。提升的电位电平相对于字线WL的对地电容等的寄生电容(没有图示)可以通过适当的设定耦合电容值来被预先调整。
电源电压VDDL和升压电平，在这里被分别假设为1.5V和0.3V。在1.5V的电压电平，接受构成电路的晶体管的阈值电压的影响。因此，即使是0.3V左右的升压电平也可以希望得到供给电流的大幅度的改善。此外，实际上，在P型沟道驱动晶体管11的扩散结中，在升压进行的时候，在结二极管上施加顺方向的电压。但是，如果是0.3V左右，由于把字线WL的电容在数纳秒的命令时间里放电的电流没有流过，所以升压电平就被保持住了。
在输入NWL从低电平到高电平转移的时候，与初始设定的说明同样，N型沟道驱动晶体管12导通，字线WL变为低电平。同样，时间调整电路14的输出信号BWL也变为低电平，“或”电路13把输入NWL传导到门极结点PWL，据此，P型沟道驱动晶体管11就变成一直截至的状态。电容驱动电路15虽然把输出信号CWL变为低电平，通过耦合电容16使字线WL下降到比低电平更低的电平，但是由于N型沟道驱动晶体管12在导通的状态，所以就不会从原来的低电平发生变动。
这样，根据本发明的第1实施例，就能够在不使字线驱动电路410的供给电源与其它的电路部分的电源不同的情况下，对字线WL供给高电位。在原来的字线WL的延长线上的低解码电路和字线驱动电路410的部分，在SRAM电路整体的布线设计上容易产生死角。因此，即使增加构成字线驱动电路410的晶体管的数目，块的尺寸也不会变的那么大。此外，耦合电容16也设置在存储单元阵列上，这样就不产生面积上的总开销。在近年的多层布线处理的浸透下，只要SRAM存储单元阵列隔开一定的距离，也没有必要追加多余的布线层。
综上所述，在该半导体存储装置，通过具有在字线WL成为高电平的时间，使P型沟道驱动晶体管11成为截止的电路，即，“或”电路13和时间调整电路14，来使字线WL成为高阻状态，进而其它设有的升压电路，即，通过电容驱动电路15和耦合电容16就能够把字线WL的电位设定为供给的电源电压VDDL以上的电位。
此外，由于字线WL在高电平的状态下成为高阻，所以，通过在与字线WL之间具有耦合电容16的电容驱动电路15的输出从低电平变到高电平，就能够进一步提升字线电位到比高电位更高的电位。在本实施例的结构中，没有必要供给比其它电路部分更高的电压。因此，电源系统是1个系统就可以，在LSI芯片的布线设计变得简单的同时，只要设有1个电源布线的区域即可，能够减少芯片的面积。此外，使用这样的半导体装置系统侧的设计也只要设置1个电源电路就可以，衬底的安装面积减少了，成本也降低了，是很有好处的。
此外，由于P型沟道驱动晶体管11的截止控制是，通过根据字线信号直接反馈控制来进行的，所以能够在设置其它的时间调整电路时排除比较信号的控制不稳的错位，能够顺序地设定各动作时间。因此，把使P型沟道驱动晶体管11截止的时间调节到字线WL到达高电平的时间就变得容易了。
此外，通过把电容驱动电路15的输入信号作为字线信号，就使把电容驱动电路15的工作时间调节到使P型沟道驱动晶体管11成为截止的时间变得容易了。
另外，虽然没有图示，但是可以在电容驱动电路15的前级追加把写入控制信号作为输入的逻辑电路。当这样做以后，就能够使电容驱动电路15休眠化，因此就能够进行只在写入时的升压动作。这样，通过只在写入时进行升压，不进行用于避免读出时的数据破坏的字线升压电位的微调，就能够有效地实现动作下限电压的改善。
(第2实施例)
下面，作为发明的第2实施例，针对耦合电容的形成例来边参考图3边进行说明。
用虚线18划分的区域，表示相当于1比特的存储单元的布线设计的区域。字线布线21把用虚线18划分的部分配置在相当于1比特的存储单元的布线设计内。用在与字线布线21相同的布线层形成的邻接布线22，通过经过孔23被连接到上层布线24上，如图所示，被分断的所有的邻接布线22在上层布线24连接而构成。
邻接布线22、经过孔23和上层布线24共同把与字线21同样的用虚线18来划分的部分配置到相当于1比特的存储单元的布线设计内。通过使该存储单元布线设计在横向按顺序反转来配置，就能够构成图示的布线。
在字线21和邻接布线22之间，形成了耦合电容16。由于存储单元全都是相同的布线设计形状，所以字线21的对地电容等的寄生电容和耦合电容16的电容比，即使是在横向排列几个存储单元17也不会改变。因此，在使用这样形成的耦合电容16的升压电路中，不管存储单元的数目是多少都能使升压电平保持恒定。
邻接布线22和字线21的间隔，如果在布线设计上有富余，那么就可以改变空间来调整耦合电容16的值。在空间受与配置的其它的布线的关系限制的时候，也能够改变邻接布线22的长度来调整耦合电容值。
这样，根据本实施例，对于任意长度的字线在某一定的范围内，可以任意调整耦合电容16的值。
在本实施例中，虽然在存储单元相当于2比特部分的邻接布线22是作为扩充的配置的，但是其也可以作为在1比特的存储单元内的结束布线来配置。此外，相反的，对应于配置存储单元的单位，在其单位的存储单元也可以形成扩充的邻接布线22。进而，不分断邻接布线22来配置，也可以改变与字线的间隔来调整耦合电容值。
图4表示耦合电容形成的其它的例子。图4与图3的例子不同，不进行分断邻接布线22，而作为1根布线来形成。此外，字线21和邻接布线22，与图3的例子同样地用虚线18划分的部分被配置在相当于1比特的存储单元布线设计内。另外，只在字线21，也另外准备了不存在邻接布线的存储单元布线设计，只连续地排列得到规定的耦合电容值的数目的有邻接布线22的存储单元布线设计，除此之外，由排列没有邻接布线的存储单元布线设计来构成。因此，只用2种存储单元配置数据的更换就能调整耦合电容的值。
在图3、图4的例子中，能够通过只配置存储单元布线设计来形成耦合电容，在把任意的比特数、字数作为输入参数生成SRAM块的布线设计编译器上的耦合电容的形成也变得容易了。
在本实施例中，虽然在与字线21相同的布线层的邻接布线22上形成了耦合电容16，但是也能够在与上层并行的布线上进行电容的形成。在这种情况下，字线21的正上没有布线，也能够通过使位置错开来调整耦合电容的值。
如以上说明，通过在存储阵列上使用形成字线布线21的布线层的上层的布线来形成并行的布线，就没有必要设置形成其它耦合电容16的区域，可以抑制面积的增大。此外，在字线布线21的邻接区域有空间时，通过使用与字线布线21同层的布线来形成并行布线也能取得同样的效果。
此外，能够通过并行布线的长度来调整耦合电容的值。
此外，只用2种存储单元配置数据的更换就能改变耦合电容值，在把任意的比特数、字数作为输入参数生成SRAM块的布线设计编译器的耦合电容的形成也变得容易了。
此外，即使在邻接字线布线21的空间被限制住了，字线和形成耦合电容的并行布线的间隔不能为了调整升压电平而设定成任意值的时候，通过分断并行布线就可以调整耦合电容值来控制升压电平。此外，由于分断的单位是以存储单元为基准的单位，所以即使在把任意的比特数、字数作为输入参数生成SRAM块的布线设计编译器中，通过把并行布线放到单元布线设计内，只通过配置存储单元，就能够得到排列的存储单元的数目即与字线长度成比例的耦合电容，能够使升压电平保持恒定。
(第3实施例)
下面，对于本发明的第3实施例中的字线驱动电路，边参考图5边进行说明。
在图5中，字线驱动电路30把横向走行的全体字线GWL1～GWL128的任意一个和纵向走行的列写入控制信号CWE1～CWE8的任意一个作为输出。列写入控制信号CWE1～CWE8，分别根据列解码信号CDEC1～CDEC8和写入控制信号WE的“与”电路31的逻辑积来生成。
字线驱动电路30具体的是如图6所示的结构。在图6中，在具有与表示第1实施例的图1同样的功能的部分，添加了相同的符号，省略其详细的说明。
对于图1的电容驱动电路15的供给电源都是VDDL电位，在图6的电容驱动电路15A中，在2级的反相器电路15A1、15A2中，后级的反相器电路15A2的电源电压通过列写入控制信号CWE来供给这点是不同的。根据该结构，只在列写入控制信号CWE为高电平时电容驱动电路15A工作，字线WL升压。
在图5的阵列电路中，写入时的动作如下所述。首先，在写入动作时列写入控制信号CWE1～CWE8的任意一个变为高电平。接下来，全体字线GWL1～GWL128中的任意一个变为低电平，使其作为输入的各个字线驱动电路30动作，各字线变为高电平。这时，列解码信号CDEC1～CDEC8的任意一个变成高电平来被选择，只有列写入控制信号CWE1～CWE8变成高电平的字线驱动电路30，其中的电容驱动电路变为动作状态来进行升压。列解码信号CDEC1～CDEC8与连结被升压的字线的存储单元的写入缓冲(没有图示)连动，字线对于被升压的存储单元进行写入。另外，在读出动作时，列写入控制信号CWE1～CWE8是低电平，任何一个字线都不被升压。
在本实施例的字线驱动电路，只有在列解码信号CDEC1～CDEC8被选择的并且进行写入动作的存储单元的字线被升压。因此，能够防止由在读出时和不是写入对象的存储单元的噪声容限的下降产生的数据破坏。此外，通过把字线驱动电路30分割成被选择的存储单元单位的每一个来配置，在列写入控制信号CWE1～CWE8选择字线驱动电路30来构成，就能够在横向上增加排列的存储单元的数量，能够调整块的纵横比。
另外，在本实施例之外，能够把列解码信号与写入控制信号相分离，在列解码信号和全体字线组合逻辑，并得到只使选择字线为高电平的电路结构。在这种情况下，只根据写入控制信号来控制字线升压的有无。只是，在该结构，字线驱动电路的级数只增加了与列解码信号的逻辑电路的部分，字线的上升稍微变迟了。因此，从速度层面来看还是本实施例更有利。
如以上的说明，通过只升压在写入时在列地址选择的写入对象的存储单元的字线，就可以边防止非选择存储单元的数据破坏边调整块的形状。
此外，通过只在写入时进行升压，就可以不进行用于避免读出时的数据破坏的字线升压电位的微调，来有效地实现动作下限电压的改善。
(第4实施例)
下面，针对本发明的第4实施例中的字线驱动电路来边参考图7、图8边进行说明。在具有与表示第1实施例的图1同样的功能的部分，添加了相同的符号，省略其详细的说明。在第4实施例的字线驱动电路420中，作为用于字线升压的电路，代替电容驱动电路15和耦合电容16，设置开关电路40和开关控制电路43。其它的结构与图1相同。
开关电路40由设置在比供给其它电路部分的电源电压VDDL更高的电源电压VDDH的供给电源和字线WL之间的P型沟道晶体管41，以及电平变换电路42来构成。
开关控制电路43是用“与”电路43b来得到通过反相器43a反转输入NWL的反转信号和时间调整电路14的输出信号BWL的“与”逻辑，通过该“与”电路43b的输出来控制开关电路40。
在该字线驱动电路420，当下降沿信号进入输入NWL时，与第1实施例同样字线WL的电位上升。其后，接受对时间调整电路14的输出信号BWL的高电平VDDL的变化，开关控制电路43的输出变为高电平。进而，电平变换电路42使输出SW变为低电平，使P型沟道晶体管41变为导通，据此用VDDL电平把处于高阻状态的字线提升到更高的VDDH电平。
下面，当上升沿信号进入输入NWL时，在N型沟道驱动晶体管12导通的同时，开关控制电路43的输出变为低电平。其结果是，电平变换电路42输出VDDH电位的高电平，P型沟道晶体管41转移到截止状态。在该状态，P型沟道晶体管41的门极变为与源电位相同的VDDH电位。因此，就能够大幅抑制泄漏电流。
根据本实施例，能够在与第1实施例同样的字线WL得到升压电位。
此外，虽然在本实施例中没有表示，但是也可以在开关控制电路中追加使写入控制信号作为输入的逻辑电路。这样一来，就能够使开关休眠，能够只在写入时使字线升压。
综上所述，根据该半导体存储装置，通过具有在字线WL成为高电平的时间，使P型沟道驱动晶体管11成为截至的电路，即，“或”电路13和时间调整电路14，就能使字线WL成为高阻状态，能够通过其它设有的开关电路40和开关控制电路43，把字线WL的电位设定为原来供给的电源电压VDDL以上的电位。
此外，通过用写入控制信号控制开关电路40，就能够与电容驱动电路的升压方法同样的只在写入时进行升压。而且，通过只在写入时进行升压，就能够不进行用于避免读出时的数据破坏的字线升压电位的微调，来有效地实现动作下限电压的改善。
此外，通过消除供给开关电路40的电源电压和开关控制信号电压的差异，就能够有效地削减在开关电路40的截止状态下产生的泄漏电流。

Claims (10)

1.一种半导体存储装置，
具备：具有驱动字线的驱动晶体管的字线驱动电路；
在所述字线驱动电路的输出刚到达高电平后的时间，使所述驱动晶体管截止的电路；
在所述驱动晶体管截止后的时间，使所述字线升压的字线升压电路，其特征在于，
所述字线升压电路，由一端连接到所述字线上的耦合电容和输出端连接到所述耦合电容的另一端的电容驱动电路来构成，所述电容驱动电路，在所述驱动晶体管变为截止的时间，使输出从低电平变化为高电平。
2.如权利要求1所述的半导体存储装置，其特征在于，
连接到所述字线上的存储单元是静态存储单元。
3.如权利要求1所述的半导体存储装置，其特征在于，
所述耦合电容是通过与所述字线并行的并行布线来形成的。
4.如权利要求3所述的半导体存储装置，其特征在于，
所述并行布线具有与所述字线不同的长度。
5.如权利要求4所述的半导体存储装置，通过在所述字线的延伸方向上排列规定数目的存储单元配置数据来构成，其特征在于，
所述存储单元配置数据，由具有存储单元配置单位的字线和并行布线的第1存储单元配置数据，以及具有存储单元配置单位的所述字线而不具有所述并行布线的第2存储单元配置数据来构成，对于在所述字线的延伸方向上排列的规定的存储单元配置数据的数目，只连续地排列得到规定的耦合电容值的数目的所述第1存储单元配置数据，除此之外，排列所述第2存储单元配置数据。
6.如权利要求3所述的半导体存储装置，其特征在于，
形成所述耦合电容的所述并行布线，在与所述字线相同的布线层中形成，并且被分断成连接到所述字线上的存储单元单位或者多个存储单元单位的每一个，被分断的每个并行布线通过在所述字线的上层并行的其它布线来内衬。
7.如权利要求1所述的半导体存储装置，其特征在于，
使所述驱动晶体管截止的控制输入信号是所述字线驱动电路的输出。
8.如权利要求1所述的半导体存储装置，其特征在于，
所述电容驱动电路的输入信号是所述字线驱动电路的输出。
9.如权利要求1所述的半导体存储装置，其特征在于，
所述字线升压电路使写入控制信号作为输入，只在进行写入时使所述字线升压。
10.如权利要求9所述的半导体存储装置，其特征在于，
所述字线升压电路使列解码信号作为控制输入，并且所述字线驱动电路使全体字线的信号作为输入，多个所述字线驱动电路被连接到所述全体字线上，根据所述列解码信号在写入动作时选择所述字线升压电路的动作/不动作。
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