KR100357180B1 - 비휘발성 메모리 장치의 로우 디코더 - Google Patents

비휘발성 메모리 장치의 로우 디코더 Download PDF

Info

Publication number
KR100357180B1
KR100357180B1 KR1019990055886A KR19990055886A KR100357180B1 KR 100357180 B1 KR100357180 B1 KR 100357180B1 KR 1019990055886 A KR1019990055886 A KR 1019990055886A KR 19990055886 A KR19990055886 A KR 19990055886A KR 100357180 B1 KR100357180 B1 KR 100357180B1
Authority
KR
South Korea
Prior art keywords
word line
driver
output signal
segment decoder
line switching
Prior art date
Application number
KR1019990055886A
Other languages
English (en)
Other versions
KR20010054893A (ko
Inventor
김대한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990055886A priority Critical patent/KR100357180B1/ko
Publication of KR20010054893A publication Critical patent/KR20010054893A/ko
Application granted granted Critical
Publication of KR100357180B1 publication Critical patent/KR100357180B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 파워 셋업 타임을 향상시키고 트랜스퍼링 전압 범위를 크게하여 동작 특성을 향상시키는데 적당하도록한 비휘발성 메모리 장치의 로우 디코더에 관한 것으로, 복수개의 비휘발성 메모리 셀들이 배열되는 메인 셀 어레이;상기 메인 셀 어레이의 워드 라인을 선택하기 위한 워드 라인 스위칭 유닛들을 하나 이상 포함하는 워드 라인 스위칭부;상기 워드 라인 스위칭부에 의해 선택되어진 워드 라인을 드라이빙하기 위한 워드 라인 드라이버부;상기 워드 라인 스위칭부의 하나 이상의 워드 라인 스위칭 유닛들을 선택적으로 on/off를 제어하는 블록들을 하나 이상 포함하는 세그먼트 디코더 드라이버;상기 워드 라인 스위칭 유닛들을 구성하는 pMOS 트랜지스터들의 n 웰 바이어스를 공급하는 블록들을 하나 이상 포함하는 웰 바이어스 드라이버부를 포함하여 구성된다.

Description

비휘발성 메모리 장치의 로우 디코더{Row Decoder in Nonvolatile Memory Device}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 파워 셋업 타임을 향상시키고 트랜스퍼링 전압 범위를 크게하여 동작 특성을 향상시키는데 적당하도록한 비휘발성 메모리 장치의 로우 디코더에 관한 것이다.
도 1은 종래 기술의 비휘발성 메모리 장치의 개략적인 구성도이고, 도 2는 종래 기술의 다른 비휘발성 메모리 장치의 개략적인 구성도이다.
도 1은 마이크론 테크롤러지사의 비휘발성 메모리 장치의 구성을 나타낸 것으로, nMOS의 워드 라인 스위치를 채택하고 있는 것을 나타낸다.
개략적인 구성은 먼저, 복수개의 셀들이 규칙적으로 배열되는 메인 셀 어레이 블록(1)과, 상기 메인 셀 어레이 블록(1)의 로우(Row) 방향으로 워드 라인들에 연결 구성되어 각 셀들을 선택적으로 로우 디코딩하는 로우 어드레스 디코더(2)와, 상기 메인 셀 어레이 블록(1)의 칼럼(column) 방향으로 비트 라인들에 연결되는 칼럼 어드레스 디코더(4)와, 상기 로우 어드레스 디코더(2)와 각 셀들의 워드 라인 사이에 구성되는 워드 라인 스위치(5)들과, 상기 칼럼 어드레스 디코더(4)와 각 셀들의 비트라인 사이에 구성되는 비트 라인 스위치(6)와, 로우 어드레스 디코더(2)에 연결 구성되는 리던던시(3) 회로를 포함한다.
이와 같은 마이크론 테크롤러지사의 로우 어드레스 디코더는 워드 라인 스위치(5)를 구성하는 nMOS 트랜지스터쌍이 모두 high인 경우에만 해당 워드 라인이 선택되어 특정 레벨의 전압이 동작 모드에 따라 인가된다.
그리고 도 2는 인포메이션 스토리지 디바이스(Information Storage Device)사의 로우 어드레스 디코더와 셀 어레이 블록의 연결 구성을 나타낸 것으로 기본 동작은 도 1의 회로와 유사하다.
다른점은 워드 라인 스위치를 디스차지 nMOS 트랜지스터를 사용한다는 것이다. 그리고 고전압 스위치(high voltage switch)를 채택하고 있음을 나타낸다.
그 구성은 고전압 스위치(7)와, 워드 라인 디스차지 스위치(M1 ~ M8), 워드 라인 스위치(M9 ~ M16)를 포함하여 구성된다.
이와 같은 종래 기술의 비휘발성 메모리 장치는 다음과 같은 문제가 있다.
워드 라인 스위치로 nMOS 트랜지스터를 사용하기 때문에 nMOS 스위치가 선택되는 경우 게이트에 드레인 인가 전압보다 낮은 전압이 인가되면 nMOS 자체의 문턱 전압 드롭으로 인하여 의도하는 것보다 동작 전압이 낮아진다.
따라서, 드레인에 인가되는 전압보다 높은 게이트 전압이 요구되는데 비휘발성 메모리 장치 자체가 고전압 동작 소자이므로 이보다 더 고전압을 사용하는 경우에는 내부 고전압 발생부(Internal high voltage generator)에 부담을 준다.
이는 파워 소모량을 증가시키고 파워 셋업 타임을 지연시켜 전체적으로 동작 속도를 저하시킨다.
또한, 고전압을 발생시키면서 동시에 전류 구동 능력을 유지하는 경우에는 내부 고전압 발생부가 점유하는 영역이 통상적으로 증가하여 소자의 집적화에 불리하다.
본 발명은 이와 같은 종래 기술의 비휘발성 메모리 장치의 문제를 해결하기 위하여 안출한 것으로, 파워 셋업 타임을 향상시키고 트랜스퍼링 전압 범위를 크게하여 동작 특성을 향상시키는데 적당하도록한 비휘발성 메모리 장치의 로우 디코더를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 비휘발성 메모리 장치의 개략적인 구성도
도 2는 종래 기술의 다른 비휘발성 메모리 장치의 개략적인 구성도
도 3은 본 발명에 따른 비휘발성 메모리 장치의 구성도
도 4는 본 발명에 따른 세그먼트 디코더 드라이버의 구성도
도 5는 본 발명에 따른 워드 라인 드라이버의 구성도
도 6은 본 발명에 따른 웰 바이어스 드라이버의 구성도
도 7a는 동작 모드에 따른 제어신호 및 동작 전압 범위를 나타낸 테이블
도 7b는 워드 라인을 선택하기 위한 프리디코더의 진리 테이블
도 8a내지 도 8f는 세그먼트 디코더 드라이버의 각 조건에 따른 동작 환경을 나타낸 회로 및 단면 구성도
도면의 주요 부분에 대한 부호의 설명
31. 워드 라인 스위칭부 32. 세그먼트 디코더 드라이버
33. 웰 바이어스 드라이버부 34. 워드라인 드라이버부
35. 메인 셀 어레이 36. 소거 라인 디코더 드라이버부
37. 센스 앰프 어레이 38. 컨트롤/프리디코더 로직부
이와 같은 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 로우 디코더는 복수개의 비휘발성 메모리 셀들이 배열되는 메인 셀 어레이;상기 메인 셀 어레이의 워드 라인을 선택하기 위한 워드 라인 스위칭 유닛들을 하나 이상 포함하는 워드 라인 스위칭부;상기 워드 라인 스위칭부에 의해 선택되어진 워드 라인을 드라이빙하기 위한 워드 라인 드라이버부;상기 워드 라인 스위칭부의 하나 이상의 워드 라인 스위칭 유닛들을 선택적으로 on/off를 제어하는 블록들을 하나 이상 포함하는 세그먼트 디코더 드라이버;상기 워드 라인 스위칭 유닛들을 구성하는 pMOS 트랜지스터들의 n 웰 바이어스를 공급하는 블록들을 하나 이상 포함하는 웰 바이어스 드라이버부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 비휘발성 메모리 장치의 로우 디코더에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 비휘발성 메모리 장치의 구성도이다.
복수개의 비휘발성 메모리 셀들이 배열되는 메인 셀(Main Cell;MC) 어레이(35)와, 상기 메인 셀 어레이(35)의 워드 라인을 선택하기 위한 워드 라인 스위칭 유닛(31a)들을 하나 이상 포함하는 워드 라인 스위칭부(31)와, 상기 워드 라인 스위칭부(31)에 의해 선택되어진 워드 라인을 드라이빙하기 위한 워드 라인 드라이버부(34)와, 상기 워드 라인 스위칭부(31)의 하나 이상의 워드 라인 스위칭 유닛(31a)들을 선택적으로 on/off를 제어하는 블록들을 하나 이상 포함하는 세그먼트 디코더 드라이버(32)와, 상기 워드 라인 스위칭 유닛(31a)들을 구성하는 pMOS 트랜지스터들의 n 웰 바이어스를 공급하는 블록들을 하나 이상 포함하는 웰 바이어스 드라이버부(33)을 포함하여 구성된다.
여기서, 워드 라인 스위칭부(31)는 적어도 하나 이상의 워드 라인 스위칭 유닛(31a)으로 이루어지고, 그 입력은 워드 라인 드라이버부(34)와 세그먼트 디코더 드라이버(32)로부터 최소한 4개 이상의 신호가 인가되고 그 출력은 메인 셀 어레이(35)의 셀들의 워드 라인을 드라이빙한다.
그리고 도 3에서 미설명된 부호중에서 (36)은 소거 라인 디코더 드라이버부이고, (37)은 센스 앰프 어레이, (38)은 컨트롤/프리 디코더 로직부이다.
상기 워드 라인 스위칭 유닛(31a)의 상세 구성은 다음과 같다.
워드 라인 스위칭 유닛(31a)은 pMOS(MP01)와 nMOS(MN01)으로 이루어진 트랜스미션 게이트와, 워드 라인의 디스차지를 위한 nMOS(MN02)로 구성된다.
트랜스미션 게이트의 구동 신호 입력(drive signal input)으로는 워드라인 드라이버부(34)에서 출력되는 프리디코더 출력 신호(PWL)(PWL(0) ~ PWL(k+1)(n-1))가 입력되고, 트랜스미션 게이트를 on/off하는 신호 입력으로는 세그먼트 디코더 드라이버(32)의 출력 신호(SEGB)(SEG)가 입력된다. 즉, 상기 출력 신호(SEG)는 상기 트랜스미션 게이트의 nMOS (MN01) 게이트에 입력되고, 상기 출력 신호(SEGB)는 상기 트랜스미션 게이트의 pMOS(MP01) 게이트에 입력된다.이러한 트랜스미션 게이트는 상기 세그먼트 디코더 드라이버(32)가 선택되면 상기 세그먼트 디코더 드라이버(32)로부터 상위 전압 레벨(Upper Voltage Level)을 갖는 출력 신호(SEG)와, 하위 전압 레벨(Lower Voltage Level)을 갖는 출력 신호(SEGB)가 입력되어, 상기 트랜스미션 게이트의 구동신호 입력(PWL)(PWL(0)~PWL(k+1)(n-1))을 워드라인으로 출력한다.
또한, 상기 nMOS(MN02)는 그라운드단과 워드라인 사이에 연결되며, 게이트단에 입력되는 상기 세그먼트 디코더 드라이버(32)의 나머지 출력 신호인 DSCH에 의하여 상기 세그먼트 드라이버(32)가 선택되지 않은 경우에, 상기 워드라인을 그라운드 레벨로 디스챠지(Discharge)한다.
그리고 세그먼트 디코더 드라이버(32)의 상세 구성은 다음과 같다.
도 4는 본 발명에 따른 세그먼트 디코더 드라이버의 구성도이다.
세그먼트 디코더 드라이버(32)는 적어도 하나 이상의 세그먼트 디코더 드라이버 블록들로 구성되고 각 세그먼트 디코더 드라이버 블록은 도 4에서와 같다.
먼저, 세그먼트 디코더 드라이버 블록을 인에이블시키기 위한 인에이블 신호(SEG_EN)와 세그먼트 디코더 드라이버 블록을 선택하기 위한 프리디코더 출력 신호(PSEG)를 NAND 연산하여 출력하는 NAND 게이트(ND02)와, 상위 전압 레벨인 Vsgy와 하위 전압 레벨인 그라운드 사이에 연결되며 상기 NAND 게이트(ND02)에서 출력되는 인에이블 신호(EN1)에 의해 on/off되는 nMOS 트랜지스터(MN27), 인버터(INV1)에 의해 반전된 NAND 게이트(ND02)의 출력 신호 즉, /인에이블 신호(ENB1)에 의해 on/off되는 nMOS 트랜지스터(MN28) 및 nMOS 트랜지스터들(MN25)(MN26) 및 pMOS 트랜지스터(MP102)(MP103)로 이루어진 레벨 시프터로 구성된다.여기서, 상기 nMOS 트랜지스터(MN27)와 nMOS 트랜지스터(MN28)는 일단이 공통으로 하위 전압 레벨(Lower voltage Level)인 그라운드(Ground)에 연결되고, 타단은 각각 노드(NL3)와 노드(NR3)에 연결된다.그리고, 상기 nMOS 트랜지스터(MN25)는 상기 노드(NL3)와 노드(NL2) 사이에 연결되고, 상기 nMOS 트랜지스터(MN26)는 상기 노드(NR3)와 노드(NR2) 사이에 연결되며 게이트단은 상기 nMOS 트랜지스터(MN25)의 게이트단과 공통으로 직류 구동 레벨 전압(Vdd)이 인가된다.그리고, 상기 pMOS 트랜지스터(MP102)와 pMOS 트랜지스터(MP103)는 일단이 공통으로 상위 전압 레벨(Upper Voltage Level)인 Vsgy에 연결되고, 타단이 각각 노드(NL2)와 노드(NR2)에 연결되며, 게이트단이 각각 노드(NR2)와 노드(NL2)에 연결된다.상기한 세그먼트 디코더 드라이버 블록은 상기 인에이블 신호(SEG_EN)에 의해 인에이블 된 상태에서 해당 세그먼트 디코더 드라이버 블록이 선택되면, 즉, 상기 프리디코더 출력 신호(PSEG)가 하이(H)이면, 상기 노드(NL2)를 통해 상기 상위 전압 레벨인 Vsgy가 출력 신호(SEG)로 출력하고, 상기 노드(NR2)를 통해 하위 전압 레벨인 그라운드단의 전압이 출력 신호(SEGB)로 출력한다.따라서, 상기 출력 신호들(SEG)(SEGB)을 받는 상기 워드라인 스위칭 유닛(31a)의 트랜스미션 게이트를 통해 상기 구동 신호 입력(PWL)(PWL(0)~PWL(k+1)(n-1))이 워드라인으로 출력되게 된다.그리고, 상기 인에이블 신호(SEG_EN)에 의해 인에이블 된 상태에서 해당 세그먼트 디코더 드라이버 블록이 선택되지 않으면, 즉, 상기 프리디코더 출력 신호(PSEG)가 로우(L)이면, 인버터(INV2)에 의해 반전된 /인에이블 신호(ENB1) 즉, 출력 신호(DSCH)가 하이(H)가 된다.따라서, 상기 nMOS(MN02)가 온(on)되어 그라운드단의 전압이 워드라인으로 출력되어 워드라인이 디스챠지(Discharge)되게 된다.
그리고 워드 라인 드라이버부(34)의 상세 구성은 다음과 같다.
도 5는 본 발명에 따른 워드 라인 드라이버의 구성도이다.
워드 라인 드라이버는 적어도 하나 이상의 워드 라인 드라이버 블록으로 구성되고 각각의 출력 신호는 하나 이상의 워드 라인 스위칭 유닛으로 인가된다.
각 워드 라인 드라이버 블록은 워드 라인 드라이버 인에이블 신호(WL_EN)와 워드 라인 드라이버 블록 선택 신호(PPWL(0))를 NAND 연산하여 출력하는 NAND 게이트(ND01)와, 상위 전압 레벨인 Vlw와 그라운드 단 사이에 연결되며 상기 NAND 게이트(ND01)에서 출력되는 인에이블 신호(EN0)에 의해 on/off되는 nMOS 트랜지스터(MN17), 인버터(INV0)에 의해 반전된 NAND 게이트(ND01)의 출력 신호 즉, /인에이블 신호(ENB0)에 의해 on/off되는 nMOS 트랜지스터(MN18) 및 nMOS 트랜지스터들(MN15)(MN16) 및 pMOS 트랜지스터(MP100)(MP101)로 이루어진 레벨 시프터로 구성된다.여기서, 상기 nMOS 트랜지스터들(MN17)(MN18)의 일단은 공통으로 하위 전압 레벨인 그라운드(Ground)단에 연결되고, 타단은 각각 노드(NL1)와 노드(NR1)에 연결된다.그리고, 상기 nMOS 트랜지스터(MN15)는 상기 노드(NL1)와 노드(NL) 사이에 연결되고, 상기 nMOS 트랜지스터(MN16)는 상기 노드(NR1)와 노드(NR) 사이에 연결되며 게이트단에는 상기 nMOS 트랜지스터(MN15)의 게이트단과 공통으로 직류 구동 레벨 전압(Vdd)이 인가된다.그리고, 상기 pMOS 트랜지스터(MP100)와 pMOS 트랜지스터(MP101)는 일단이 공통으로 상위 전압 레벨인 Vlw단에 연결되고 타단이 각각 노드(NL) 및 노드(NR)에, 게이트단이 각각 노드(NR)와 노드(NL)에 연결된다.상기한 워드 라인 드라이버 블록은 워드 라인 드라이버 인에이블 신호(WL_EN)에 의해 인에이블 된 상태에서 상기 워드라인 드라이버 블록 선택 신호(PWL(0))에 의해 해당 워드라인 드라이버 블록이 선택되어지면 상기 노드(NL)를 통해 상위 전압 레벨인 Vlw가 출력되고, 해당 워드라인 드라이버 블록이 선택되지 않으면 상기 노드(NL)를 통해 하위 전압 레벨인 그라운드단 전압이 출력된다.
워드 라인 드라이버부(34)내에 구성되는 각각의 워드 라인 드라이버 블록는 그 각각이 비휘발성 메모리 셀의 워드 라인과 일대일로 대응한다.워드 라인과 드라이버 개수가 다른 경우에는 일대일로 대응되고 다음 워드 라인부터는 처음의 드라이버부터 다시 대응되도록 구성된다.
그리고 웰 바이어스 드라이버부(33)의 상세 구성은 다음과 같다.
도 6은 본 발명에 따른 웰 바이어스 드라이버의 구성도이다.
웰 바이어스 드라이버부(33)은 적어도 하나 이상의 드라이버들로 구성되고 각각의 드라이버는 웰 바이어스 드라이버 인에이블 신호(NW_EN)와 웰 바이어스 드라이버를 선택하기 위한 프리디코더 출력신호(PNW(0))를 입력으로 하여 워드 라인 스위칭부(31)의 내부의 트랜스미션 게이트의 pMOS(MP01)의 n 웰을 바이어싱한다.
각각의 웰 바이어스 드라이버는 레벨 시프터와 인버터로 구성된다.
레벨 시프터는 적어도 하나 이상의 컨트롤 신호와 하나 이상의 어드레스를 디코딩한 신호를 입력으로 하여 드라이버가 선택되는 경우에는 로우 레벨의 신호를 인버터로 출력한다.
레벨 시프터는 웰 바이어스 드라이버 인에이블 신호(NW_EN)와 웰 바이어스 드라이버를 선택하기 위한 프리디코더 출력신호(PNW(0))를 NAND 연산하여 출력하는 NAND 게이트(ND03)와, 상기 NAND 게이트(ND03)에서 출력되는 인에이블 신호(EN1)에 의해 on/off되는 nMOS 트랜지스터(MN37), 인버터(INV3)에 의해 반전된 NAND 게이트(ND03)의 출력 신호 즉, /인에이블 신호(ENB2)에 의해 on/off되는 nMOS 트랜지스터(MN38) 및 게이트에 직류 전압 구동 레벨(Vdd)가 인가되는 nMOS 트랜지스터들(MN35)(MN36) 및 소오스에 Vsay가 인가되고 서로 래치 구성되는 pMOS 트랜지스터(MP104)(MP105)로 구성된다.그리고, 상기 nMOS 트랜지스터(MN37)와 nMOS 트랜지스터(MN38)는 일단이 공통으로 하위 전압 레벨인 그라운드단에 연결되고, 타단이 각각 노드(NL5)와 노드(NR5)에 연결된다.그리고, 상기 nMOS 트랜지스터(MN35)는 상기 노드(NL5)와 노드(NL4) 사이에 연결되고, 상기 nMOS 트랜지스터(MN36)는 상기 노드(NR5)와 노드(NR4) 사이에 연결된다.그리고, 상기 pMOS 트랜지스터(MP104)와 pMOS 트랜지스터(MP105)는 일단이 공통으로 상위 전압 레벨인 Vsgy에 연결되고 타단이 각각 노드(NL4)와 노드(NR4)에 게이트단이 각각 노드(NR4)와 노드(NL4)에 연결된다.
인버터는 한개의 pMOS(MP107)와 두개의 nMOS(MN55)(MN57)로 구성되어 있고, pMOS의 소오스와 바디는 상위 레벨 전압 공급부에 연결되고, 게이트 입력은 레벨 시프터의 출력이 인가된다. 그리고 드레인은 nMOS(MN55)의 드레인과 공통으로 연결되어 웰 바이어스 드라이버의 출력이된다.
nMOS(MN55)의 게이트 입력은 레벨 시프터의 출력이 인가되고 소오스는 nMOS(MN57)의 드레인에 연결된다.
nMOS(MN57)의 게이트와 소오스는 외부 파워 단자(Vdd)에 연결되어 전체적으로는 입력 신호에 따라 상위 전압 레벨과 외부 파워 단자 레벨에서 nMOS의 문턱 전압을 뺀 레벨 만큼을 스윙하는 인버터의 역할을 한다.
상기와 같은 구조를 갖는 웰 바이어스 드라이버는 웰 바이어스 드라이버부(33)내에 최소한 하나 이상 구성되고 최대한 워드 라인 드라이버의 갯수만큼 구성된다.
이와 같이 구성된 본 발명에 따른 비휘발성 메모리 장치의 로우 어드레스 디코딩 동작을 설명하면 다음과 같다.
도 7a는 동작 모드에 따른 제어신호 및 동작 전압 범위를 나타낸 테이블이고, 도 7b는 워드 라인을 선택하기 위한 프리디코더의 진리 테이블이다.
그리고 도 8a내지 도 8f는 세그먼트 디코더 드라이버의 각 조건에 따른 동작환경을 나타낸 회로 및 단면 구성도이다.
도 7a는 프로그램,리드등의 동작 모드에 따른 제어 신호와 각각의 내부/외부 발생된 파워 공급부의 동작 전압을 보이고 있다.
도 7b는 내부/외부에서 인가된 어드레스인 AX<4:0>에 따라 워드 라인을 선택하기 위한 프리디코더의 진리 테이블을 나타낸 것이다.
Vwl의 경우에는 동작 모드 프로그램과 소거 확인(erase verify)에 따라 각각 9V,2V가 인가된다.
따라서 워드 라인을 선택하는 스위치는 높은 전압과 낮은 전압의 트랜스퍼링(transferring)에 용이해야 하므로 본 발명에서는 트랜스미션 게이트를 채택하고 있다.
또한, 본 발명에 따른 로우 디코딩 기술은 2 레벨 비휘발성 메모리이외에도 다중 레벨 비휘발성 메모리에도 적용할 수 있다.
도 7b에서 보면, AX<4:0>을 디코딩한 진리 테이블에서 AX<4>의 경우에는 로직 LOW, HIGH에 따라 각각 PSEG(0)와 PSEG(1)를 인에이블한다.
또한, AX<3:0>는 어드레스 조합에 따라 PPWL(0) ~ PPWL(15)까지를 경우에 따라 인에이블한다.
이때, 워드 라인 스위칭 유닛의 pMOS의 nWELL을 바이어싱하는 웰 바이어스 드라이버를 인에이블하는 PNW(0) ~ PNW(3)는 4개로 분류하였으나 PPWL(0~15)이 16개 존재하므로 최대 16개 구성된다.
이는 워드 라인을 드라이빙할 워드 라인 드라이버의 인에이블/디져블 신호인프리디코딩된 PPWL을 PNW신호가 블록 단위로 동작할 수 있음을 보여주는 것이다.
이와 같이 워드 라인 드라이버 인에이블 신호(WL_EN), 세그먼트 디코더 드라이버 인에이블 신호(SEG_EN), 웰 바이어스 드라이버 인에이블 신호(NW_EN)등과 같은 제어 신호와 워드 라인 선택 신호(PWL), 세그먼트 드라이버 선택 신호(PSEG), 웰 바이어스 드라이버 선택 신호(PNW)등과 같은 어드레스를 디코딩한 신호들이 컨트롤/프리디코더 로직부(38)로 부터 각각 워드 라인 드라이버부(34),세그먼트 디코딩 드라이버(32), 웰 바이어스 드라이버부(33)로 인가되면 어드레스 AX<4:0>=`00000'의 경우 PSEG(0),PPWL(0),PNW(0)등이 인에이블되고 그 외의 다른 신호들이 디져블된다.
따라서, 메인 셀 어레이(35)중에 첫번째 워드 라인인 WL(0)에 해당하는 세그먼트 디코더 드라이버(32)로 각 드라이버 블록들로부터 선택된 출력이 인가된다.
세그먼트 디코더 드라이버(32)의 동작을 도 4를 참고하여 설명하면 다음과 같다.
PSEG(0)와 SEG_EN이 로직 HIGH로 인가되면 노드 EN1의 전압은 로직 LOW이고 ENB1의 전압은 로직 HIGH이다.
따라서, 노드 NL2의 전압인 SEG는 상위 전압 레벨인 Vsgy이고 노드 NR2의 전압인 SEGB는 로우 전압 레벨인 Vss이다.
또한, 노드 EN1의 전압과 같은 레벨인 노드 DSCH의 전압은 로직 Low이다.
그리고 워드 라인 드라이버의 경우는 도 5에서와 같다.
WL_EN과 PPWL(0)가 로직 high로 인가되면 노드 EN0와 ENB0의 전압은 각각 로직 low와 high가 되고 따라서, PWL(0)의 전압은 상위 전압 레벨인 Vwl이 된다.
스위칭 유닛의 CMOS 트랜스미션 게이트의 pMOS N웰을 바이어싱하는 웰 바이어스 드라이버는 도 6에서와 같다.
NW_EN과 PNW(0)가 로직 high로 인가되면 노드 EN2,ENB2의 전압은 각각 로직 low와 high가 된다.
따라서, VNW(0)의 전압은 상위 전압 레벨인 Vsgy이다.
이와 같은 동작 환경을 각 조건별로 나타낸 것이 도 8a내지 도 8f이다.
도 8a는 세그먼트 디코더 드라이버 인에이블/워드 라인 드라이버 인에이블/웰 바이어스 드라이버 인에이블 상태를 나타낸 것이고, 도 8b는 세그먼트 디코더 드라이버 인에이블/워드 라인 드라이버 디져블/웰 바이어스 드라이버 인에이블 상태를 나타낸 것이다.
그리고 도 8c는 세그먼트 디코더 드라이버 인에이블/워드 라인 드라이버 디져블/웰 바이어스 드라이버 디져블 상태를 나타낸 것이고, 도 8d는 세그먼트 디코더 드라이버 디져블/워드 라인 드라이버 인에이블/웰 바이어스 드라이버 인에이블 상태를 나타낸 것이다.
그리고 도 8e는 세그먼트 디코더 드라이버 디져블/워드 라인 드라이버 디져블/웰 바이어스 드라이버 인에이블 상태를 나타낸 것이고, 도 8f는 세그먼트 디코더 드라이버 디져블/워드 라인 드라이버 디져블/웰 바이어스 드라이버 디져블 상태를 나타낸 것이다.
여기서, 컨트롤 로직과의 디코딩이 이루어진다면 도 8a의 조건은 전체 워드라인의 경우에는 오직 하나만이 존재하고 대부분의 다수를 차지하는 경우는 도 8f의 상태를 유지한다.
이와 같은 상태에서 본 발명은 웰 바이어스를 코딩하므로 도 8f와같은 상태에서 두 개의 n WELL/P+ 기생 접합 커패시티브 로드와 n WELL/p-sub의 기생 접합 커패시티브 로드의 증가는 없다.
이와 같은 본 발명에 따른 비휘발성 메모리 장치의 로우 디코더는 다음과 같은 효과가 있다.
첫째, 스위칭 유닛으로 CMOS 트랜스미션 게이트를 사용하므로 트랜스퍼링할 전압의 레인지를 크게 할 수 있다.
둘째, 스위칭 유닛의 디스차지 nMOS의 게이트 입력으로 외부 전원 공급원(Vdd)을 사용하여 외부/내부 발생된 파워 공급원의 출력 로드를 축소시킬 수 있다.
이는 파워 소모를 줄이고 파워 셋업 타임의 증가를 막는다.
셋째, 스위칭 유닛의 CMOS 트랜스 미션 게이트의 pMOS 웰을 코딩하므로써 내부 발생/외부 파워 공급원의 출력 로드를 축소시킨다.
이 역시 파워 소모를 줄이고 파워 셋업 타임의 증가를 막는다.

Claims (6)

  1. 복수개의 비휘발성 메모리 셀들이 배열되는 메인 셀 어레이;
    상기 메인 셀 어레이의 워드 라인을 선택하기 위한 워드 라인 스위칭 유닛들을 하나 이상 포함하는 워드 라인 스위칭부;
    상기 워드 라인 스위칭부에 의해 선택되어진 워드 라인을 드라이빙하기 위한 워드 라인 드라이버부;
    상기 워드 라인 스위칭부의 하나 이상의 워드 라인 스위칭 유닛들을 선택적으로 on/off를 제어하는 블록들을 하나 이상 포함하는 세그먼트 디코더 드라이버;
    상기 워드 라인 스위칭 유닛들을 구성하는 pMOS 트랜지스터들의 n 웰 바이어스를 공급하는 블록들을 하나 이상 포함하는 웰 바이어스 드라이버부를 포함하여 구성되는 것을 특징으로 하는 비휘발성 메모리 장치의 로우 디코더.
  2. 제 1항에 있어서, 상기 워드라인 스위칭 유닛은,
    상기 세그먼트 디코더 드라이버의 출력 신호 의해 on/off 제어되어 상기 워드 라인 드라이버부로부터의 프리디코더 출력 신호(PWL)(PWL(0)~PWL(k+1)(n-1))로 메인 셀 어레이의 셀들의 워드라인을 드라이빙하는 트랜스미션 게이트와,
    상기 세그먼트 디코더 드라이버의 출력 신호에 의해 on/off 제어되어 상기 메인 셀 어레이의 셀들의 워드라인을 디스차지하는 nMOS로 구성됨을 특징으로 하는 비휘발성 메모리 장치의 로우 디코더.
  3. 제 2항에 있어서, 상기 트랜스미션 게이트를 on/off 제어하는 신호는 상기 세그먼트 디코더 드라이버부의 출력 신호들(SEG)(SEGB)이고,
    상기 nMOS를 on/off 제어하는 신호는 상기 세그먼트 디코더 드라이버부의 출력 신호(DSCH)인 것을 특징으로 하는 비휘발성 메모리 장치의 로우 디코더.
  4. 제 1항에 있어서, 상기 세그먼트 디코더 드라이버는 적어도 하나 이상의 세그먼트 디코더 드라이버 블록으로 구성되며,
    상기 세그먼트 디코더 드라이버 블록은 해당 세그먼트 디코더 드라이버 블록을 인에이블시키기 위한 인에이블 신호(SEG_EN)와 세그먼트 디코더 드라이버 블록을 선택하기 위한 프리디코더 출력 신호(PSEG)를 NAND 연산하여 출력하는 NAND 게이트(ND02)와,
    상기 NAND 게이트(ND02)의 출력 신호가 입력되며 상위 전압 레벨(Vsgy)과 하위 전압 레벨(그라운드) 사이에 연결되는 레벨 시프터로 구성되어,
    상기 프리디코더 출력 신호(PSEG)에 의해 해당 세그먼트 디코더 드라이버 블록이 선택되면 상기 워드 라인이 드라이빙되도록 상기 워드라인 스위칭 유닛에 상위 전압 레벨(Vsgy)을 갖는 출력 신호(SEG)를 출력하고 상기 하위 전압 레벨(그라운드)을 갖는 출력 신호(SEGB)를 출력하며, 해당 세그먼트 디코더 드라이버 블록이 선택되지 않으면 워드라인이 디스챠지되도록 상기 워드라인 스위칭 유닛에 로직 하이(H)를 갖는 출력 신호(DSCH)를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치의 로우 디코더.
  5. 제 1항에 있어서, 상기 워드라인 드라이버부는 적어도 하나 이상의 워드라인 드라이버 블록으로 구성되며,
    상기 워드라인 드라이버 블록은 워드라인 인에이블 신호(WL_EN)와 워드라인 드라이버 블록 선택 신호(PPWL(0))를 NAND 연산하여 출력하는 NAND 게이트(ND01)와,
    상기 NAND 게이트 (ND01)의 출력 신호가 입력되며 상위 전압 레벨(Vlw)과 하위 전압 레벨(그라운드) 사이에 연결되는 레벨 시프터로 구성되어,
    해당 워드라인 드라이버 블록이 선택되면 상위 전압 레벨(Vlw)을 갖는 출력 신호(PWL(0))를 출력하고, 해당 워드라인 드라이버 블록이 선택되지 않으면 하위 전압 레벨(그라운드)을 갖는 출력 신호(PWL(0))를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치의 로우 디코더.
  6. 제 1 항에 있어서, 웰 바이어스 드라이버부은 적어도 하나 이상의 드라이버들로 구성되고 각각의 드라이버는 웰 바이어스 드라이버 인에이블 신호(NW_EN)와 웰 바이어스 드라이버를 선택하기 위한 프리디코더 출력신호(PNW(0))를 입력으로 하여 워드 라인 스위칭부의 내부의 트랜스미션 게이트의 pMOS(MP01)의 n 웰을 바이어싱하는 것을 특징으로 하는 비휘발성 메모리 장치의 로우 디코더.
KR1019990055886A 1999-12-08 1999-12-08 비휘발성 메모리 장치의 로우 디코더 KR100357180B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990055886A KR100357180B1 (ko) 1999-12-08 1999-12-08 비휘발성 메모리 장치의 로우 디코더

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990055886A KR100357180B1 (ko) 1999-12-08 1999-12-08 비휘발성 메모리 장치의 로우 디코더

Publications (2)

Publication Number Publication Date
KR20010054893A KR20010054893A (ko) 2001-07-02
KR100357180B1 true KR100357180B1 (ko) 2002-10-19

Family

ID=19624334

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990055886A KR100357180B1 (ko) 1999-12-08 1999-12-08 비휘발성 메모리 장치의 로우 디코더

Country Status (1)

Country Link
KR (1) KR100357180B1 (ko)

Also Published As

Publication number Publication date
KR20010054893A (ko) 2001-07-02

Similar Documents

Publication Publication Date Title
US6545923B2 (en) Negatively biased word line scheme for a semiconductor memory device
US6269047B1 (en) Semiconductor memory device
US6925030B2 (en) Nonvolatile ferroelectric memory device with split word lines
US6477091B2 (en) Method, apparatus, and system to enhance negative voltage switching
US8391097B2 (en) Memory word-line driver having reduced power consumption
US5818790A (en) Method for driving word lines in semiconductor memory device
US6529439B2 (en) Semiconductor memory device
JP3223877B2 (ja) 半導体記憶装置
US5808482A (en) Row decoder with level translator
GB2308705A (en) Row/column decoder circuits for semiconductor memory device
US6229755B1 (en) Wordline driving apparatus in semiconductor memory devices
US7345945B2 (en) Line driver circuit for a semiconductor memory device
KR100280468B1 (ko) 반도체 메모리장치의 워드라인 드라이버
KR100445353B1 (ko) 반도체 집적회로
KR100357180B1 (ko) 비휘발성 메모리 장치의 로우 디코더
US6252808B1 (en) Semiconductor memory device having improved row redundancy scheme and method for curing defective cell
KR100250928B1 (ko) 서브 로오 디코더 회로
KR100254473B1 (ko) 로오 디코더 회로
KR20000043180A (ko) 서브 워드라인 디코더
KR20010063423A (ko) 포지티브 챠지 펌핑 전압 스위칭 회로 및 그를 이용한플래쉬 메모리의 로우 디코더 회로
KR20000015548A (ko) 서브 워드라인 구동회로
KR19980060863A (ko) 로오 디코더 회로
KR20010063621A (ko) 워드라인 드라이버 회로
KR20000045362A (ko) 서브 워드라인 디코더

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19991208

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20011119

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020716

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20021004

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20021007

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20050922

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20060920

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20070914

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20080929

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20090922

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20100920

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee