KR20000043180A - 서브 워드라인 디코더 - Google Patents

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Abstract

본 발명은 64M 디램급 이상에서 사용되는 서브 워드라인 디코더에 관한 것으로, 메인 워드라인(MWL)과 복수개의 서브 워드라인(SWL) 사이에 채널이 형성되어 각기 다른 워드라인 부스팅신호가 소오스단으로 인가되고, 상기 MWL 신호에 의해 해당 SWL의 구동을 제어하는 복수의 풀업 소자와; 상기 복수의 풀업 소자와 접지단 사이에 형성되고 각기 다른 상기 워드라인 부스팅신호의 반전신호에 의해 해당 SWL의 구동을 제어하는 복수의 풀다운 소자와; 상기 MWL과 해당 SWL 사이에 각각 형성되며, 각기 다른 상기 워드라인 부스팅신호와 로직 전위레벨이 동일한 구동 제어신호에 의해 선택적으로 스위칭되어 상기 MWL 신호를 해당 SWL로 전달하는 복수의 스위칭 소자를 구비하므로써, 메탈라인의 수를 줄여 메탈공정을 용이하게 할 뿐만 아니라, 메탈라인들이 서로 단락되더라도 스탠바이상태에서 상기 메탈라인들이 동일한 전위로 잡혀있기 때문에 스탠바이 전류의 증가를 방지할 수 있도록 한 서브 워드라인 디코더에 관한 것이다.

Description

서브 워드라인 디코더
본 발명은 64M 디램급 이상의 반도체 메모리소자에서 사용되는 서브 워드라인 디코더에 관한 것으로, 보다 상세하게는 메탈라인 단락시의 스탠바이(stand by) 전류증가를 방지하므로써 수율을 향상시킨 서브 워드라인 디코더에 관한 것이다.
일반적으로 디램(DRAM) 등과 같은 반도체 메모리소자에서 셀 트랜지스터의 게이트로 다결정 실리콘이 주로 사용된다.
그런데, 그 다결정 실리콘은 고저항 물질이므로 저항도가 상당히 커서 로오-디코더에서 멀리 위치한 셀들까지의 신호전달이 느려지게 되는 문제를 일으킨다.
이러한 단점을 보완하기 위해 메탈 스트랩핑(Metal Strapping)방식을 사용하는데, 이는 고집적화 될수록 메탈과 메탈 사이의 공간을 좁아지게 하여 공정진행에 따른 어려움이 있다.
한편, 워드라인을 적당한 길이로 분할해서 서브 워드라인으로 하고 1개의 로오 디코더(Row Decoder)와 워드라인 디코더(Word Line Driver)로 이들 서브 워드라인들을 구동하는 계층형 워드라인(Double Word Line) 구조의 서브 워드라인 디코딩 방식을 사용하면, 메탈라인의 수가 절반 또는 그 이하로 줄어들어 공정이 용이해지는 장점이 있다.
상기 서브 워드라인 디코딩 방식에는 CMOS를 사용하는 방식과 NMOS를 사용하는 방식이 있는데, CMOS 방식을 사용할 경우 메탈라인이 메탈 스트랩핑 방식보다 1/4로 줄어들어 메탈공정이 용이할 뿐만 아니라, 메탈라인들이 서로 단락(short)되더라도 스탠바이상태에서는 메탈라인들이 동일한 전위로 잡혀있기 때문에 스탠바이 전류가 증가하지 않는 장점이 있지만, PMOS 사용에 따른 별도의 N-Well이 요구되기 때문에 면적소모가 커지는 단점이 있다.
또한, NMOS를 사용하는 경우에는 - 예를 들어, 도 1 에 도시된 바와 같은 서브 워드라인 디코딩 방식의 경우에는, 메탈라인인 메인 워드라인(Main Word Line: 이하, 'MWL'이라 칭함)에 공통접속된 복수의 전달 게이트(T1, T2, T3, T4)와; 각각의 전달 게이트(T1, T2, T3, T4)를 통과한 메인 워드라인(MWL)의 신호에 의해 제어되어 워드라인 부스팅신호(PX+0 ∼PX+3)를 해당 서브 워드라인(SWL0∼SWL3)으로 인가하는 복수의 풀업 소자로서의 NMOS트랜지스터(N1, N3, N5, N7)와; 상기 각각의 NMOS트랜지스터(N1, N3, N5, N7)와 접지단 사이에 설치되어 인버터(IV)를 거쳐 상기 메인 워드라인(MWL)신호의 반전신호에 의해 해당 서브 워드라인(SWL0∼SWL3)을 구동하는 풀다운 소자로서의 NMOS 트랜지스터(N2, N4, N6, N8)로 구성된다.
상기 구성을 갖는 종래의 NMOS를 이용한 서브 워드라인 디코더는 풀업 소자의 게이트 라인과 풀다운 소자의 게이트 라인이 메탈라인으로서, 상기 두 메탈라인들이 항상 상호 다른 전위로 놓여지게 되면서, 상기 두 메탈라인들이 서로 단락될 경우 스탠바이 전류가 증가하게 되는 문제점이 있다.
그래서, 설령 리페어한다고 하더라도 상품가치를 상실하여 수율향상을 저하시키게 된다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 메탈라인의 수를 감소시켜 메탈공정을 용이하게 할 뿐만 아니라, 메탈라인들이 서로 단락되더라도 스탠바이상태에서 상기 메탈라인들이 동일한 전위로 잡혀 있기때문에 스탠바이 전류의 증가를 방지할 수 있도록 한 서브 워드라인 디코더를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 서브 워드라인 디코더는, 메인 워드라인(MWL)과 복수개의 서브 워드라인(SWL) 사이에 채널이 형성되어 각기 다른 워드라인 부스팅신호가 소오스단으로 인가되고, 상기 MWL 신호에 의해 해당 SWL의 구동을 제어하는 복수의 풀업 소자와;
상기 복수의 풀업 소자와 접지단 사이에 형성되고 각기 다른 상기 워드라인 부스팅신호의 반전신호에 의해 해당 SWL의 구동을 제어하는 복수의 풀다운 소자와;
상기 MWL과 해당 SWL 사이에 각각 형성되며, 각기 다른 상기 워드라인 부스팅신호와 로직 전위레벨이 동일한 구동 제어신호에 의해 선택적으로 스위칭되어 상기 MWL 신호를 해당 SWL로 전달하는 복수의 스위칭 소자를 구비하는 것을 특징으로 한다.
도 1 은 종래에 사용된 서브 워드라인 디코더의 회로 구성도
도 2 는 본 발명의 실시예에 따른 서브 워드라인 디코더의 회로 구성도
< 도면의 주요부분에 대한 부호의 설명>
T1∼T8 : 전달 게이트 N1∼N8 : NMOS 트랜지스터
MWL: 메인 워드라인 SWL0∼SWL3 : 서브 워드라인
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명의 실시예에 따른 서브 워드라인 디코더의 회로 구성도를 나타낸 것으로, 메탈라인(metal line)인 메인 워드라인(MWL)과 상기 메인 워드라인(MWL)에 공통으로 접속된 복수의 서브 워드라인(SWL0∼SWL3) 사이에 각각 연결되며, 각각의 소오스단으로는 각기다른 워드라인 부스팅신호(PX+0∼PX+3)가 인가되고 게이트단으로는 전원전압(Vcc)이 게이트단으로 인가되는 각가의 전달 게이트(T1∼T4)를 매개로 상기 메인 워드라인(MWL)신호가 인가되는 풀업 소자로서의 NMOS 트랜지스터(N1, N3, N5, N7)와; 상기 각각의 NMOS 트랜지스터(N1, N3, N5, N7)와 접지단(Vss) 사이에 연결되며, 각기 다른 상기 워드라인 부스팅신호의 반전신호(/PX+0∼/PX+3)가 각각의 게이트단으로 인가되는 풀 다운소자로서의 NMOS 트랜지스터(N2, N4, N6, N8)와; 상기 메인 워드라인(MWL)과 해당 서브 워드라인(SWL0∼SWL3) 사이에 각각 형성되며, 각기 다른 상기 워드라인 부스팅신호와 로직 전위레벨이 동일한 구동 제어신호(PX+'0∼PX+'3)에 의해 선택적으로 스위칭되어 상기 메인 워드라인(MWL) 신호를 해당 서브 워드라인(SWL0∼SWL3)로 전달하는 스위칭 소자로서의 NMOS 트랜지스터(N5∼N8)로 구성된다.
여기서, 상기 워드라인 부스팅신호(PX+0∼PX+3)와 반전된 워드라인 부스팅신호(/PX+0∼/PX+3)는 워드라인 부스팅신호 발생기(도시되지 않음)에서 출력되는 신호가 된다.
또한, PX+' 신호는 PX+신호와 동일 위상을 갖는 신호로, 단지 하이레벨전위로 PX+신호가 Vpp(Vcc+Vt)을 사용하는데 반해 Vcc를 사용하는 신호이다.
이어, 상기 구성을 갖는 본 발명의 실시예에 따른 서브 워드라인 디코더의 동작을 자세히 살펴보기로 한다.
먼저, 워드라인 부스팅신호(PX+)가 "로우(Vss)"이고 메인 워드라인(MWL)의 신호가 "로우(Vss)"인 경우, /PX+신호는 "하이(Vcc)"가 되고, PX+'신호는 "로우(Vss)"가 되므로 풀업 소자는 턴-오프되고, 풀다운 소자는 턴-온된다. 그결과, 서브 워드라인에는 "로우(Vss)"레벨의 전위가 인가된다.
그리고, 워드라인 부스팅신호(PX+)가 "하이(Vpp)"이고 메인 워드라인(MWL)의 신호가 "로우(Vss)"인 경우, /PX+신호는 "로우(Vss)"가 되고, PX+'신호는 "하이(Vcc)"가 되므로 풀업 소자 및 풀다운 소자는 모두 턴-오프된다. 그결과, 서브 워드라인에는 "로우(Vss)"레벨의 전위가 인가된다.
또한, 워드라인 부스팅신호(PX+)가 "로우(Vss)"이고 메인 워드라인(MWL)의 신호가 "하이(Vcc)"인 경우, /PX+신호는 "하이(Vcc)"가 되고, PX+'신호는 "로우(Vss)"가 되므로 풀업 소자는 턴-오프되고, 풀다운 소자는 턴-온된다. 그결과, 서브 워드라인에는 "로우(Vss)"레벨의 전위가 인가된다.
마지막으로, 워드라인 부스팅신호(PX+)가 "하이(Vpp)"이고 메인 워드라인(MWL)의 신호가 "하이(Vpp)"인 경우, /PX+신호는 "로우(Vss)"가 되고, PX+'신호는 "하이(Vcc)"가 되므로 풀업 소자는 턴-온되고, 풀다운 소자는 턴-오프된다. 그결과, 서브 워드라인에는 "하이"레벨(Vpp: Vcc(전원전압)+Vt(셀 트랜지스터의 문턱전위))의 고전위(셀 트랜지스터를 충분히 턴온시키기 위함)가 인가된다.
따라서, 4개의 서브 워드 라인(SWL0∼SWL3)을 선택적으로 구동시킬 수 있는데, 예를들어 서브 워드라인(SWL0)을 구동시킬 경우에는 4개의 워드라인 부스팅신호(PX+0∼PX+3)중에서 PX+0신호만을 "하이(Vpp)"로 하고 나머지 PX+신호들(즉, PX+1, PX+2, PX+3)은 "로우"로 하며 메인 워드라인(MWL)의 신호를 "하이(Vcc)"로 하면 상기 선택된 하나의 서브 워드라인(SWL0)에만 고전위(Vpp)가 전달된다.
그리고, 다른 서브 워드라인을 구동시키려 할 경우에도 역시 상술한 방식과 동일하게 그에 상응하는 신호를 입력시키면 해당 서브 워드라인에 고전위(Vpp)가 전달되게 된다.
이상 설명한 바와 같은 본 발명에 의하면, 서브 워드라인 디코더가 NMOS로만 구성되기 때문에 종래의 NMOS를 사용한 방식과 동일한 면적을 차지할 뿐만 아니라, 메탈라인의 수가 PMOS를 사용할 때처럼 메탈 스트랩핑 방식보다 1/4로 줄어들어 메탈공정을 용이하게 할 수 있는 매우 뛰어난 효과가 있다.
또한, 메탈라인들이 서로 단락되더라도 스탠바이상태에서는 메탈라인들이 동일한 전위로 잡혀있기 때문에 스탠바이 전류가 증가하지 않으며, 리페어를 수행한 후 정상동작되기 때문에 그에따른 수율향상을 기대할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 메인 워드라인(MWL)과 복수개의 서브 워드라인(SWL) 사이에 채널이 형성되어 각기 다른 워드라인 부스팅신호가 소오스단으로 인가되고, 상기 MWL 신호에 의해 해당 SWL의 구동을 제어하는 복수의 풀업 소자와;
    상기 복수의 풀업 소자와 접지단 사이에 형성되고 각기 다른 상기 워드라인 부스팅신호의 반전신호에 의해 해당 SWL의 구동을 제어하는 복수의 풀다운 소자와;
    상기 MWL과 해당 SWL 사이에 각각 형성되며, 각기 다른 상기 워드라인 부스팅신호와 로직 전위레벨이 동일한 구동 제어신호에 의해 선택적으로 스위칭되어 상기 MWL 신호를 해당 SWL로 전달하는 복수의 스위칭 소자를 구비하는 것을 특징으로 하는 서브 워드라인 디코더.
  2. 제 1항에 있어서, 상기 풀업 소자와 풀다운 소자 및 스위칭 소자는 각각 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 서브 워드라인 디코더.
  3. 제 1항에 있어서, 상기 워드라인 부스팅신호의 전위레벨은 "Vcc + Vt(Vcc는 전원전압, Vt는 셀 트랜지스터의 문턱전압)"이상의 전압인 것을 특징으로 하는 서브 워드라인 디코더.
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US7948794B2 (en) 2008-06-17 2011-05-24 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element
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