KR20000065604A - 웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리장치 - Google Patents

웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리 장치에 관한 것으로, 다수개의 워드라인들을 구동하는 워드라인 구동 블록 및 외부로부터 입력되는 로우 어드레스를 프리디코딩하여 다수개의 프리디코딩 신호들을 발생하는 프리디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 웨이퍼 번인 모드를 설정하는 웨이퍼 번인 인에이블 신호를 입력하는 번인 제어부, 및 상기 번인 제어부와 상기 워드라인 구동 블록에 연결되며 상기 반도체 메모리 장치가 웨이퍼 번인 모드로 설정되면 상기 번인 제어부의 출력에 응답하여 상기 워드라인 구동 블록을 제어하는 다수개의 노말 워드라인 인에이블 신호들을 발생하는 로우 디코딩 블록을 구비함으로써 반도체 메모리 장치는 로우 디코더의 구동 능력이 작을지라도 웨이퍼 번인시 다수개의 워드라인들을 충분히 활성화시킬 수가 있다.

Description

웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리 장치{Semiconductor Memory Device having enough driving capability for Wordlines During Wafer Burn-In}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 구동 능력이 작은 로우 디코더(Row Decoder)를 구비함에도 불구하고 웨이퍼(wafer) 번인 동안에 다수개의 워드라인(wordline)들을 충분히 구동시킬 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 장치의 사용량이 증가되면서 반도체 장치의 크기도 점차 소형화되고 있다. 특히 컴퓨터의 발달과 함께 메모리 용량이 큰 반도체 메모리 장치의 수요가 급격히 증가됨에 따라 반도체 메모리 장치의 소형화 및 대용량화가 확산되고 있다. 이에 따라 상기 반도체 메모리 장치의 메모리 기능을 담당하는 메모리 셀(Memory Cell)들의 크기도 점차 작아지게 되고 그에 따라 상기 메모리 셀들을 선택하는 로우 디코더의 크기도 작아지고 있다. 로우 디코더의 크기가 작아짐에 따라 로우 디코더에 구비되어 입력되는 로우 어드레스(row address)를 디코딩하는 NMOS 트랜지스터의 크기도 작아지게 되므로 로우 디코더의 구동 능력이 작아지게 된다.
반도체 메모리 장치의 신뢰성을 향상시키기 위하여 다수개의 반도체 메모리 장치들이 형성된 웨이퍼는 번인 테스트 공정을 거치게 된다. 웨이퍼 번인 테스트 공정에서는 먼저 상기 웨이퍼에 번인 스트레스를 인가하고, 상기 번인 스트레스가 인가된 웨이퍼의 반도체 메모리 장치들을 기능적으로 테스트하게 된다. 이와 같이, 상기 웨이퍼에 번인 스트레스를 인가하는 동안에 상기 반도체 메모리 장치에 구비되는 다수개의 워드라인들은 순차적으로 또는 동시에 활성화된다. 상기 다수개의 워드라인들을 활성화시키기 위해서는 로우 디코더의 구동 능력이 커야 한다. 그런데, 상기 메모리 셀들의 크기가 작아지면서 로우 디코더의 크기도 작아진 상태에서는 상기 로우 디코더의 구동 능력이 작으므로 상기 로우 디코더는 웨이퍼 번인 동안에 다수개의 워드라인들을 구동시킬 수가 없게 된다. 이것은 곧 불완전한 웨이퍼 번인 테스트를 수행하는 결과가 되고 이로 인하여 반도체 메모리 장치의 신뢰성이 저하될 수가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 로우 디코더의 구동 능력이 작은 반도체 메모리 장치에 있어서 상기 반도체 메모리 장치를 웨이퍼 번인 테스트하는 동안 상기 반도체 메모리 장치에 구비되는 다수개의 워드라인들을 충분히 구동시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블록도.
도 2는 상기 도 1에 도시된 로우 디코딩 블록(Row Decoding Block)의 회로도.
도 3은 상기 도 1에 도시된 번인(Burn-In) 제어부의 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은,
다수개의 워드라인들을 구동하는 워드라인 구동 블록 및 외부로부터 입력되는 로우 어드레스를 프리디코딩하여 다수개의 프리디코딩 신호들을 발생하는 프리디코더를 구비하는 반도체 메모리 장치에 있어서,
상기 반도체 메모리 장치의 웨이퍼 번인 모드를 설정하는 웨이퍼 번인 인에이블 신호를 입력하는 번인 제어부, 및 상기 번인 제어부와 상기 워드라인 구동 블록에 연결되며 상기 반도체 메모리 장치가 웨이퍼 번인 모드로 설정되면 상기 번인 제어부의 출력에 응답하여 상기 워드라인 구동 블록을 제어하는 다수개의 노말 워드라인 인에이블 신호들을 발생하는 로우 디코딩 블록을 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 로우 디코딩 블록은 다수개의 메인 로우 디코더들을 구비하고, 상기 다수개의 메인 로우 디코더들은 각각, 상기 번인 제어부에 연결되며 마스터 클럭 신호 및 상기 다수개의 프리디코딩 신호들을 입력하고 상기 마스터 클럭 신호가 인에이블되면 상기 다수개의 프리디코딩 신호들을 디코딩하는 메인 로우 디코딩부, 및 상기 메인 로우 디코딩부와 상기 워드라인 구동 블록에 연결되며 디코더 프리차징 신호를 입력하고 상기 다수개의 노말 워드라인 인에이블 신호들 중 하나를 발생하며 상기 디코더 프리차징 신호가 인에이블되면 상기 하나의 노말 워드라인 인에이블 신호를 비활성화시키고 상기 웨이퍼 번인 모드에서는 상기 번인 제어부의 출력에 응답하여 상기 노말 워드라인 인에이블 신호를 활성화시키는 노말 워드라인 인에이블 신호 발생부를 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
다수개의 워드라인들을 구동하는 워드라인 구동 블록 및 외부로부터 입력되는 로우 어드레스를 프리디코딩하여 다수개의 프리디코딩 신호들을 발생하는 프리디코더를 구비하는 반도체 메모리 장치에 있어서,
상기 반도체 메모리 장치의 웨이퍼 번인 모드를 설정하는 웨이퍼 번인 인에이블 신호를 입력하는 번인 제어부, 및 상기 번인 제어부와 상기 워드라인 구동 블록에 연결되며 상기 워드라인 구동 블록을 제어하기 위한 다수개의 노말 워드라인 인에이블 신호들을 발생하는 로우 디코딩 블록을 구비하며,
상기 로우 디코딩 블록은 다수개의 메인 로우 디코더들을 구비하고, 상기 다수개의 메인 로우 디코더들은 각각, 상기 번인 제어부에 연결되며 마스터 클럭 신호 및 상기 다수개의 프리디코딩 신호들 중 상위 프리디코딩 신호들을 입력하고 상기 마스터 클럭 신호가 인에이블되면 상기 상위 프리디코딩 신호들을 디코딩하는 메인 로우 디코딩부, 및 상기 메인 로우 디코딩부와 상기 워드라인 구동 블록에 연결되며 디코더 프리차징 신호 및 상기 다수개의 프리디코딩 신호들 중 하위 프리디코딩 신호들을 입력하고 상기 다수개의 노말 워드라인 인에이블 신호들 중 일부를 발생하며 상기 디코더 프리차징 신호가 인에이블되면 상기 일부 노말 워드라인 인에이블 신호들을 비활성화시키고 상기 웨이퍼 번인 모드에서는 상기 하위 프리디코딩 신호들과 상기 번인 제어부의 출력에 응답하여 상기 노말 워드라인 인에이블 신호들 중 일부를 제어하는 적어도 4개의 노말 워드라인 인에이블 신호 발생부들을 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 웨이퍼 번인 모드에서 상기 하위 프리디코딩 신호들과 상기 웨이퍼 번인 인에이블 신호는 인에이블되고 상기 적어도 4개의 노말 워드라인 인에이블 신호 발생부들은 활성화되어 상기 일부 노말 워드라인 인에이블 신호들을 인에이블시킨다. 또한, 번인 제어부는 상기 웨이퍼 번인 모드에서 접지 전압을 출력한다.
상기 본 발명에 의하여 반도체 메모리 장치는 로우 디코더의 구동 능력이 작을지라도 웨이퍼 번인시 다수개의 워드라인들을 충분히 활성화시킬 수가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치는 번인 제어부(111), 로우 디코딩 블록(121), 워드라인 구동 블록(131) 및 메모리 셀 어레이(Array)(141)를 구비한다. 메모리 셀 어레이(141)는 다수개의 워드라인들(WL0∼WLn)을 구비한다.
번인 제어부(111)는 마스터 클럭(Master Clock) 신호(PNWE)와 웨이퍼 번인 인에이블 신호(PWBE)를 입력한다. 웨이퍼 번인 인에이블 신호(PWBE)는 반도체 메모리 장치(101)가 웨이퍼 번인 모드로 설정되면 제1 전압 레벨 예컨대, 논리 하이(logic high)로써 인에이블(enable)된다. 마스터 클럭 신호(PNWE)는 로우 디코딩 블록(121)을 활성화시키고자 할 경우에 논리 하이로써 인에이블된다.
도 2를 참조하면, 번인 제어부(111)는 낸드 게이트(NAND Gate)(211), 인버터(221) 및 NMOS 트랜지스터들(NQ1∼NQn)을 구비한다. 낸드 게이트(211)는 마스터 클럭 신호(PNWE)와 웨이퍼 번인 인에이블 신호(PWBE)를 입력하고 이들을 부정 논리곱한다. 즉, 낸드 게이트(211)는 마스터 클럭 신호(PNWE)와 웨이퍼 번인 인에이블 신호(PWBE)가 모두 논리 하이이면 논리 로우(logic low)를 출력하고, 마스터 클럭 신호(PNWE)와 웨이퍼 번인 인에이블 신호(PWBE) 중 어느 하나라도 논리 로우이면 논리 하이를 출력한다.
인버터(221)는 낸드 게이트(211)의 출력을 반전시킨다.
NMOS 트랜지스터들(NQ1∼NQn)의 드레인들은 메탈 라인들(151∼151n)을 통하여 제1 내지 제n 메인(main) 로우 디코더들(도 3의 RD1∼RDn)에 연결되고, 그 소오스들은 모두 접지된다. 제1 내지 제n 메인 로우 디코더들(도 3의 RD1∼RDn)에 대해서는 도 3을 통해서 상세히 설명하기로 한다. NMOS 트랜지스터들(NQ1∼NQn)의 게이트들은 모두 노드(N1)에 연결된다. 따라서, NMOS 트랜지스터들(NQ1∼NQn)은 마스터 클럭 신호(PNWE)와 웨이퍼 번인 인에이블 신호(PWBE)가 모두 논리 하이이면 턴온(turn-on)되어 제1 내지 제n 메인 로우 디코더들(도 3의 RD1∼RDn)에 접지 전압(Vss)을 공급한다. 만일, 마스터 클럭 신호(PNWE)와 웨이퍼 번인 인에이블 신호(PWBE) 중 어느 하나라도 논리 로우이면 NMOS 트랜지스터들(NQ1∼NQn)은 모두 턴오프(turn-off)되므로 번인 제어부(111)는 제1 내지 제n 메인 로우 디코더들(도 3의 RD1∼RDn)에 아무 영향도 주지 않는다.
NMOS 트랜지스터(NQ1∼NQn)들은 반도체 메모리 장치(101)의 특성에 따라 그 수가 여러 가지로 변경될 수 있으며, 다른 스위칭 수단, 예컨대 전송 게이트(Transmission Gate)나 PMOS 트랜지스터 등으로 대치될 수 있다. 또한, 낸드 게이트(211)와 인버터(221)의 구성도 다양한 논리 회로로 구성할 수 있다.
로우 디코딩 블록(121)은 메탈 라인(151)을 통하여 번인 제어부(111)와 연결된다. 로우 디코딩 블록(121)은 다수개의 프리디코딩(predecoding) 신호들(DRAijk), 디코더 프리차징 신호(PDPXP) 및 마스터 클럭 신호(PNWE)를 입력하고, 다수개의 노말 워드라인 인에이블 신호들(NWEi)을 발생한다. 외부로부터 로우 어드레스가 반도체 메모리 장치(101)로 입력되면 반도체 메모리 장치(101)는 상기 로우 어드레스를 프리디코딩하여 다수개의 프리디코딩 신호들(DRAijk)을 발생한다. 다수개의 프리디코딩 신호들(DRAijk)은 상기 로우 어드레스의 크기에 따라 그 수가 달라진다. 즉, 상기 로우 어드레스를 구성하는 로우 어드레스 비트(bit)의 수가 많으면 프리디코딩 신호들(DRAijk)의 수도 많아진다.
도 3을 참조하면, 로우 디코딩 블록(121)은 제1 내지 제n 메인 로우 디코더들(RD1∼RDn)을 구비한다. 제1 내지 제n 메인 로우 디코더들(RD1∼RDn)은 각각 디코더 프리차징 신호(PDPXP), 마스터 클럭 신호(PNWE) 및 다수개의 프리디코딩 신호들(DRA2B3B, DRA2B3, DRA23B, DRA23, DRA45, DRA67)을 입력하고 다수개의 노말 워드라인 인에이블 신호들(NWE0∼NWE3)을 발생한다. 제1 내지 제n 메인 로우 디코더들(RD1∼RDn)은 그 구성 및 동작이 동일하므로 중복 설명을 피하기 위해 제1 메인 로우 디코더(RD1)에 대해서만 설명하기로 한다.
제1 메인 로우 디코더(RD1)는 메인 로우 디코딩부(361)와 제1 내지 제4 노말 워드라인 인에이블 신호 발생부들(351∼354)을 구비한다. 메인 로우 디코딩부(361)는 NMOS 트랜지스터들(321∼323)을 구비한다. NMOS 트랜지스터들(321, 322)은 프리디코딩 신호들(DRA2B3B, DRA2B3, DRA23B, DRA23, DRA45, DRA67) 중 상위 프리디코딩 신호들(DRA45, DRA67)에 의해 게이팅되고 NMOS 트랜지스터(323)는 마스터 클럭 신호(PNWE)에 의해 게이팅된다. 마스터 클럭 신호(PNWE)가 논리 하이로써 인에이블 되면 메인 로우 디코딩부(361)는 활성화된다. 마스터 클럭 신호(PNWE)가 인에이블된 상태에서 프리디코딩 신호들(DRA45, DRA67)이 모두 논리 하이로 되면 NMOS 트랜지스터들(321∼323)이 모두 턴온되므로 노드(N3)는 접지 전압(Vss) 레벨로 낮아진다. 즉, 메인 로우 디코딩부(361)는 프리디코딩 신호들(DRA45, DRA67)을 디코딩하여 접지 전압(Vss)을 출력한다.
제1 내지 제4 노말 워드라인 인에이블 신호 발생부들(351∼354)은 디코더 프리차징 신호(PDPXP)와 프리디코딩 신호들(DRA2B3B, DRA2B3, DRA23B, DRA23, DRA45, DRA67) 중 하위 프리디코딩 신호들(DRA2B3B, DRA2B3, DRA23B, DRA23)을 입력하고 노말 워드라인 인에이블 신호들(NWE0, NWE1, NWE2, NWE3)을 발생한다. 제1 내지 제4 노말 워드라인 인에이블 신호 발생부들(351∼354)은 PMOS 트랜지스터들(331∼338)과 인버터들(341∼344)을 구비한다. 도 3에 도시된 바와 같이 제1 내지 제4 노말 워드라인 인에이블 신호 발생부들(351∼354)은 그 구성 및 동작이 동일하므로 제1 노말 워드라인 인에이블 신호 발생부(351)에 대해 설명하기로 한다.
제1 노말 워드라인 인에이블 신호 발생부(351)는 PMOS 트랜지스터들(331, 332)과 인버터(341) 및 NMOS 트랜지스터(311)를 구비한다. PMOS 트랜지스터(331)는 디코더 프리차징 신호(PDPXP)에 의해 게이팅된다. 즉, PMOS 트랜지스터(331)는 디코더 프리차징 신호(PDPXP)가 논리 로우로써 인에이블되면 턴온되어 노드(N2)를 전원 전압(Vcc) 레벨로 프리차지(precharge)시킨다. 노드(N2)가 전원 전압(Vcc) 레벨로 프리차지되면 노말 워드라인 인에이블 신호(NWE0)는 논리 로우로써 디세이블된다. PMOS 트랜지스터(332)는 인버터(341)의 출력에 의해 게이팅된다. PMOS 트랜지스터(332)와 인버터(341)는 래취(latch) 기능을 갖는다. 즉, 노드(N2)가 PMOS 트랜지스터(332)에 의해 전원 전압(Vcc) 레벨로 한번 프리차지되면 노드(N2)의 전압은 인버터(341)에 의해 반전되어 인버터(341)의 출력은 논리 로우로 되고 이것은 PMOS 트랜지스터(332)를 턴온시킴으로 노드(N2)는 계속해서 전원 전압(Vcc) 레벨로 유지된다. 즉, 노드(N2)는 프리차지된다. 그로 인하여 노말 워드라인 인에이블 신호(NWE0)는 논리 로우로써 디세이블(disable)된다. 이 후에는 디코더 프리차징 신호(PDPXP)가 논리 하이로써 디세이블(disable)되어도 노드(N2)는 전원 전압(Vcc) 레벨로 래취된다.
NMOS 트랜지스터(311)는 하위 프리디코딩 신호(DRA2B3B)에 의해 게이팅된다. 즉, 하위 프리디코딩 신호(DRA2B3B)가 논리 하이로 되면 NMOS 트랜지스터(311)는 턴온된다. 노드(N3)가 접지되어있는 상태에서 하위 프리디코딩 신호(DRA2B3B)가 논리 하이로 되면 노드(N2)는 접지 전압(Vss) 레벨로 낮아지고, 그로 인하여 노말 워드라인 인에이블 신호(NWE0)는 논리 하이로써 인에이블된다. 디코더 프리차징 신호(PDPXP)가 먼저 디세이블된 후에 하위 프리디코딩 신호(DRA2B3B)가 인에이블될 경우 노드(N2)는 잠시동안 부유(floating)될 수가 있다. 노드(N2)가 부유되면 노말 워드라인 인에이블 신호(NWE0)는 정의되지 않게 되어 반도체 메모리 장치(101)는 오동작을 할 수가 있다. 이것을 방지하기 위하여 PMOS 트랜지스터(332)가 래취 기능을 갖는다. 즉, 디코더 프리차징 신호(PDPXP)가 디세이블되더라도 노드(N2)는 PMOS 트랜지스터(332)에 의해 전원 전압(Vcc) 레벨로 되어 계속 프리차지 상태로 유지된다.
노드(N3)에 번인 제어부(111)가 연결된다. 따라서, 번인 제어부(111)의 출력이 접지 전압(Vss) 레벨이면 노드(N3)는 상위 프리디코딩 신호들(DRA45, DRA67)에 관계없이 접지 전압(Vss) 레벨로 낮아짐으로 하위 프리디코딩 신호(DRA2B3B)가 논리 하이로 되면 노말 워드라인 인에이블 신호(NWE0)가 인에이블된다. 이 때, 전원 전류는 PMOS 트랜지스터들(331, 332)과 NMOS 트랜지스터들(311, 도 2의 NQ1)을 통하여 접지단으로 흘러간다. 따라서, NMOS 트랜지스터들(321∼323)의 크기가 작더라도 노말 워드라인 인에이블 신호(NWE0)는 강압되지 않고 정상적으로 인에이블 동작을 수행하게 된다.
이와 같이, 웨이퍼 번인 동안에 제1 내지 제4 노말 워드라인 인에이블 신호 발생부들은 번인 제어부에 의해 제어되기 때문에 NMOS 트랜지스터들(321∼323)의 크기가 작더라도 즉, 구동 능력이 작아지더라도 다수개의 워드라인들은 충분히 구동될 수가 있다. 따라서, 반도체 메모리 장치(101)의 번인 테스트가 정확하게 이루어지게 되어 반도체 메모리 장치(101)의 신뢰성이 향상된다.
도 3에는 하나의 메인 로우 디코더에 4개의 노말 워드라인 인에이블 신호 발생부들이 연결되어있으나, 그 수는 반도체 메모리 장치(101)의 특성에 따라 달라질 수 있다. 예컨대, 하나의 메인 로우 디코더에 8개의 노말 워드라인 인에이블 신호 발생부들이 연결될 수도 있다.
도 3에서 번인 제어부가 노드(N3)에 연결되어있으나 노드(N2)에 연결되어도 상기 도 3에서 설명한 동일한 효과를 얻을 수가 있다. 이 때, NMOS 트랜지스터들(311∼314))은 메인 로우 디코딩부(361)에 포함된다. 따라서, 메인 로우 디코딩부(361)는 프리디코딩 신호들(DRA23, DRA45, DRA67) 및 마스터 클럭 신호(PNWE)에 의해 제어된다.
번인 제어부는 리던던시(redundancy) 워드라인 인에이블 신호들을 발생하여 리던던시 워드라인들을 제어하는 로우 디코딩 블록에도 상기 설명한 바와 같은 방법으로 적용될 수가 있다.
워드라인 구동 블록(131)은 노말 워드라인 인에이블 신호들(NWEi)에 응답하여 다수개의 워드라인들(WL0∼WLn)을 제어한다. 즉, 노말 워드라인 인에이블 신호들(NWEi)이 인에이블되면 다수개의 워드라인들(WL0∼WLn)을 활성화시킨다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 번인 제어부(111)를 구비함으로써 노말 워드라인 인에이블 신호 발생부들의 구동 능력이 향상된다. 따라서, 메인 로우 디코더들에 구비되어 프리디코딩 신호들을 디코딩하는 NMOS 트랜지스터들의 크기가 작아지더라도 반도체 메모리 장치(101)의 웨이퍼 번인 동안 워드라인들(WL0∼WLn)이 충분히 활성화될 수가 있다.

Claims (12)

  1. 다수개의 워드라인들을 구동하는 워드라인 구동 블록 및 외부로부터 입력되는 로우 어드레스를 프리디코딩하여 다수개의 프리디코딩 신호들을 발생하는 프리디코더를 구비하는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 웨이퍼 번인 모드를 설정하는 웨이퍼 번인 인에이블 신호를 입력하는 번인 제어부; 및
    상기 번인 제어부와 상기 워드라인 구동 블록에 연결되며 상기 반도체 메모리 장치가 웨이퍼 번인 모드로 설정되면 상기 번인 제어부의 출력에 응답하여 상기 워드라인 구동 블록을 제어하는 다수개의 노말 워드라인 인에이블 신호들을 발생하는 로우 디코딩 블록을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 번인 제어부는 상기 로우 디코딩 블록의 디코딩 동작을 제어하는 마스터 클럭 신호를 더 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 반도체 메모리 장치가 웨이퍼 번인 모드로 설정되면 상기 마스터 클럭 신호와 상기 웨이퍼 번인 인에이블 신호는 인에이블되고 상기 로우 디코딩 블록은 상기 번인 제어부의 출력을 받아서 상기 노말 워드라인 인에이블 신호들을 인에이블시킴으로써 상기 다수개의 워드라인들이 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 로우 디코딩 블록은 다수개의 메인 로우 디코더들을 구비하고, 상기 다수개의 메인 로우 디코더들은 각각
    상기 번인 제어부에 연결되며 마스터 클럭 신호 및 상기 다수개의 프리디코딩 신호들을 입력하고 상기 마스터 클럭 신호가 인에이블되면 상기 다수개의 프리디코딩 신호들을 디코딩하는 메인 로우 디코딩부; 및
    상기 메인 로우 디코딩부와 상기 워드라인 구동 블록에 연결되며 디코더 프리차징 신호를 입력하고 상기 다수개의 노말 워드라인 인에이블 신호들 중 하나를 발생하며 상기 디코더 프리차징 신호가 인에이블되면 상기 하나의 노말 워드라인 인에이블 신호를 비활성화시키고 상기 웨이퍼 번인 모드에서는 상기 번인 제어부의 출력에 응답하여 상기 노말 워드라인 인에이블 신호를 활성화시키는 노말 워드라인 인에이블 신호 발생부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 번인 제어부는 상기 웨이퍼 번인 모드에서 접지 전압을 출력하는 것을 특징으로 하는 반도체 장치.
  6. 다수개의 워드라인들을 구동하는 워드라인 구동 블록 및 외부로부터 입력되는 로우 어드레스를 프리디코딩하여 다수개의 프리디코딩 신호들을 발생하는 프리디코더를 구비하는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 웨이퍼 번인 모드를 설정하는 웨이퍼 번인 인에이블 신호를 입력하는 번인 제어부; 및
    상기 번인 제어부와 상기 워드라인 구동 블록에 연결되며 상기 워드라인 구동 블록을 제어하기 위한 다수개의 노말 워드라인 인에이블 신호들을 발생하는 로우 디코딩 블록을 구비하며,
    상기 로우 디코딩 블록은 다수개의 메인 로우 디코더들을 구비하고, 상기 다수개의 메인 로우 디코더들은 각각,
    상기 번인 제어부에 연결되며 마스터 클럭 신호 및 상기 다수개의 프리디코딩 신호들 중 상위 프리디코딩 신호들을 입력하고 상기 마스터 클럭 신호가 인에이블되면 상기 상위 프리디코딩 신호들을 디코딩하는 메인 로우 디코딩부; 및
    상기 메인 로우 디코딩부와 상기 워드라인 구동 블록에 연결되며 디코더 프리차징 신호 및 상기 다수개의 프리디코딩 신호들 중 하위 프리디코딩 신호들을 입력하고 상기 다수개의 노말 워드라인 인에이블 신호들 중 일부를 발생하며 상기 디코더 프리차징 신호가 인에이블되면 상기 일부 노말 워드라인 인에이블 신호들을 비활성화시키고 상기 웨이퍼 번인 모드에서는 상기 하위 프리디코딩 신호들과 상기 번인 제어부의 출력에 응답하여 상기 노말 워드라인 인에이블 신호들 중 일부를 제어하는 적어도 4개의 노말 워드라인 인에이블 신호 발생부들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 웨이퍼 번인 모드에서 상기 하위 프리디코딩 신호들과 상기 웨이퍼 번인 인에이블 신호는 인에이블되고 상기 적어도 4개의 노말 워드라인 인에이블 신호 발생부들은 활성화되어 상기 일부 노말 워드라인 인에이블 신호들을 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 번인 제어부는 상기 로우 디코딩 블록의 디코딩 동작을 제어하는 마스터 클럭 신호를 더 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 반도체 메모리 장치가 웨이퍼 번인 모드로 설정되면 상기 마스터 클럭 신호와 상기 웨이퍼 번인 인에이블 신호는 인에이블되고 상기 적어도 4개의 노말 워드라인 인에이블 신호 발생부들은 상기 번인 제어부의 출력을 받아서 상기 일부 노말 워드라인 인에이블 신호들을 인에이블시킴으로써 상기 다수개의 워드라인들이 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 번인 제어부는 상기 웨이퍼 번인 모드에서 접지 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제6항에 있어서, 상기 디코더 프리차징 신호는 상기 반도체 메모리 장치가 대기 상태로 설정되면 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제6항에 있어서, 상기 번인 제어부는 리던던시 워드라인들을 구비하는 반도체 메모리 장치에도 적용되는 것을 특징으로 하는 반도체 메모리 장치.
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