JP3693553B2 - 半導体メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、駆動能力が小さいローデコーダを具備した場合であっても、ウェーハバーンイン中に多数本のワードラインを十分駆動することのできる半導体メモリ装置に関する。
【0002】
【従来の技術】
半導体装置の使用量が増大するにつれて、半導体装置の小型化が進んでいる。特に、コンピュータの発達に伴い大容量半導体メモリ装置の需要が急激に高まりつつあり、これにより半導体メモリ装置の小型化及び大容量化が広がっている。この理由から前記半導体メモリ装置のメモリ機能を司るメモリセルの寸法も次第に小さくなり、これにより前記メモリセルを選択するローデコーダの寸法も小さくなりつつある。ローデコーダの寸法が小さくなるにつれて、ローデコーダに具備されて入力されるローアドレスをデコーディングするNMOSトランジスタの寸法も小さくなり、このためにローデコーダの駆動能力も小さくなる。
【0003】
半導体メモリ装置の信頼性を向上させるために、多数個の半導体メモリ装置が形成されたウェーハはバーンインテスト工程を受けることになる。ウェーハバーンインテスト工程時には、まず前記ウェーハにバーンインストレスを加え、このバーンインストレスの加わったウェーハの半導体メモリ装置を機能的にテストする。このように、ウェーハにバーンインストレスを加える間に、前記半導体メモリ装置に具備される多数本のワードラインは順次または同時に活性化される。
【0004】
【発明が解決しようとする課題】
多数本のワードラインを活性化させるためには、ローデコーダの駆動能力が大きい必要がある。ところが、前記メモリセルの寸法が小さくなるにつれてローデコーダの寸法も小さくなった状態では前記ローデコーダの駆動能力が小さいため、前記ローデコーダはウェーハバーンイン中に多数本のワードラインを駆動できなくなる。これは、不完全なウェーハバーンインテストの原因となり、その結果半導体メモリ装置の信頼性が低下する。
【0005】
本発明は上記の問題を解決するためになされたものであって、その目的は、ローデコーダの駆動能力が小さい半導体メモリ装置において、該半導体メモリ装置のウェーハバーンインテスト工程時に、半導体メモリ装置に具備される多数本のワードラインが十分駆動可能となる半導体メモリ装置を提供することにある。
【0006】
【課題を解決するための手段】
前記課題を解決し前記目的を達成するために、本発明は、多数本のワードラインを駆動するワードライン駆動ブロック及び外部から入力されるローアドレスをプリデコーディングして多数個のプリデコーディング信号を発生させるプリデコーダを具備する半導体メモリ装置において、この半導体メモリ装置をウェーハバーンインモードに設定するウェーハバーンインイネーブル信号が入力されるバーンイン制御部と、このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記ワードライン駆動ブロックを制御するための多数個のワードラインイネーブル信号を発生させるローデコーディングブロックとを具備する半導体メモリ装置とする。
【0007】
さらに本発明は、多数本のワードラインを駆動するワードライン駆動ブロック及び外部から入力されるローアドレスをプリデコーディングして多数個のプリデコーディング信号を発生させるプリデコーダを具備する半導体メモリ装置において、この半導体メモリ装置をウェーハバーンインモードに設定するウェーハバーンインイネーブル信号が入力されるバーンイン制御部と、このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記ワードライン駆動ブロックを制御するための多数個のワードラインイネーブル信号を発生させるローデコーディングブロックとを具備し、前記ローデコーディングブロックは多数個のメインローデコーダを具備し、前記多数個のメインローデコーダはそれぞれ、前記バーンイン制御部に接続され、マスタクロック信号及び前記多数個のプリデコーディング信号のうち上位のプリデコーディング信号が入力されて前記上位のプリデコーディング信号をデコーディングするメインローデコーディング部と、このメインローデコーディング部及び前記ワードライン駆動ブロックに接続され、デコーダプリチャージング信号及び前記多数個のプリデコーディング信号のうち下位のプリデコーディング信号が入力されて前記多数個のノーマルワードラインイネーブル信号の一部を発生させ、前記デコーダプリチャージング信号がイネーブルされると前記一部のワードラインイネーブル信号を非活性化させ、前記ウェーハバーンインモード時には、前記下位のプリデコーディング信号及び前記バーンイン制御部の出力に応答して前記ワードラインイネーブル信号の一部を制御する少なくとも4つのワードラインイネーブル信号発生部とを具備することを特徴とする半導体メモリ装置とする。
【0008】
本発明によると、半導体メモリ装置は、ローデコーダの駆動能力が小さい場合であっても、ウェーハバーンイン中に多数本のワードラインを十分駆動可能となる。
【0009】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。各図面で同一の部材には同一の参照番号を使用した。
図1を参照すると、本発明に係る半導体メモリ装置101は、バーンイン制御部111、ローデコーディングブロック121、ワードライン駆動ブロック131、メモリセルアレイ141及びプリデコーダ161を具備する。前記メモリセルアレイ141は多数本のワードラインWL0〜WLnを具備し、このメモリセルアレイ141としてはDRAMセルアレイなど、従来のメモリセルアレイを採用可能である。
【0010】
前記バーンイン制御部111は、マスタクロック信号PNWE及びウェーハバーンインイネーブル信号PWBEが入力される。ウェーハバーンインイネーブル信号PWBEは、半導体メモリ装置101がウェーハバーンインモードに設定された場合に第1電圧レベル例えば、論理ハイにイネーブルされる。前記マスタクロック信号PNWEは、前記ローデコーディングブロック121を活性化したい場合に論理ハイにイネーブルされる。
【0011】
図2を参照すると、前記バーンイン制御部111は、NANDゲート211、インバータ221及び多数のNMOSトランジスタNQ1〜NQnを具備する。前記NANDゲート211は、前記マスタクロック信号PNWE及び前記ウェーハバーンインイネーブル信号PWBEが入力されてこれらを否定論理積する。すなわち、前記NANDゲート211は前記マスタクロック信号PNWE及び前記ウェーハバーンインイネーブル信号PWBEが共に論理ハイの時に論理ローを出力し、前記マスタクロック信号PNWEまたは前記ウェーハバーンインイネーブル信号PWBEのうちいずれか一方でも論理ローの時には論理ハイを出力する。
【0012】
前記インバータ221は、前記NANDゲート211の出力を反転させる。
前記多数のNMOSトランジスタNQ1〜NQnのドレインはメタルライン151−1〜151−nを通って第1〜第nメインローデコーダ(図3のRD1〜RDn)に接続され、ソースはいずれも接地される。前記第1〜第nメインローデコーダ(図3のRD1〜RDn)については、図3を参照して詳細に後述する。前記多数のNMOSトランジスタNQ1〜NQnのゲートはいずれもノードN1に接続される。従って、前記多数のNMOSトランジスタNQ1〜NQnは前記マスタクロック信号PNWE及び前記ウェーハバーンインイネーブル信号PWBEが共に論理ハイの時にターンオンされて、第1〜第nメインローデコーダ(図3のRD1〜RDn)に接地電圧Vssを供給する。もし、前記マスタクロック信号PNWEまたは前記ウェーハバーンインイネーブル信号PWBEのうちいずれか一方でも論理ローの時には前記多数のNMOSトランジスタNQ1〜NQnはいずれもターンオフされるため、前記バーンイン制御部111は第1〜第nメインローデコーダ(図3のRD1〜RDn)にまったく影響しない。
【0013】
前記多数のNMOSトランジスタNQ1〜NQnの個数は、前記半導体メモリ装置101の特性に即して可変でき、他のスイッチング手段、例えば伝送ゲートまたはPMOSトランジスタに代えることもできる。さらに、前記NANDゲート211及び前記インバータ221も各種の論理回路にて構成できる。
【0014】
図1を参照すると、前記ローデコーディングブロック121はメタルライン151を通って前記バーンイン制御部111と接続される。前記ローデコーディングブロック121は、多数個のプリデコーディング信号DRAjk、デコーダプリチャージング信号PDPXP及びマスタクロック信号PNWEが入力されて、多数個のノーマルワードラインイネーブル信号NWEiを発生させる。ローアドレスRADDRが外部から半導体メモリ装置101に入力されると、前記半導体メモリ装置101は前記ローアドレスRADDRをプリデコーディングして多数個のプリデコーディング信号DRAijkを発生させる。この多数個のプリデコーディング信号DRAijkは前記ローアドレスRADDRの大きさに即してその数が可変する。すなわち、前記ローアドレスRADDRを構成するローアドレスビットの数が多ければ、前記プリデコーディング信号DRAijkの数も多くなる。
【0015】
図3を参照すると、前記ローデコーディングブロック121は、第1〜第nメインローデコーダRD1〜RDnを具備する。第1〜第nメインローデコーダRD1〜RDnはそれぞれデコーダプリチャージング信号PDPXP、マスタクロック信号PNWE及び多数個のプリデコーディング信号が入力される。多数個のプリデコーディング信号は、下位のプリデコーディング信号(例えば、DRA2B3B、DRA2B3、DRA23B,DRA23、以下、DRAi)及び上位のプリデコーディング信号(例えば、第1メインローデコーダRD1のDRA45、DRA67)を含む。前記第1〜第nメインローデコーダRD1〜RDnはそれぞれ多数個のノーマルワードラインイネーブル信号NWE0、NWE1、NWE2、NWE3を発生させて、それぞれに接続されたワードラインに供給する。前記第1〜第nメインローデコーダRD1〜RDnはそれぞれその構成及び動作が同様である。ここでは説明の重複を避けるために、第1メインローデコーダRD1についてのみ説明する。
【0016】
第1メインローデコーダRD1は、メインローデコーディング部361及び第1〜第4ノーマルワードラインイネーブル信号発生部351〜354を具備する。前記メインローデコーディング部361は、NMOSトランジスタ321、322、323を具備する。NMOSトランジスタ321、322は多数個のプリデコーディング信号DRA2B3B、DRA2B3、DRA23B、DRA23、DRA45、DRA67のうち上位のプリデコーディング信号DRA45、DRA67によってゲートされ、NMOSトランジスタ323はマスタクロック信号PNWEによってゲートされる。前記マスタクロック信号PNWEが論理ハイにイネーブルされると、前記メインローデコーディング部361は活性化される。前記マスタクロック信号PNWEがイネーブルされた状態で前記上位のプリデコーディング信号DRA45、DRA67が共に論理ハイにイネーブルされると、前記NMOSトランジスタ321、322、323がいずれもターンオンされるので、ノードN3は接地電圧Vssレベルまで下がる。すなわち、前記メインローデコーディング部361は、前記上位のプリデコーディング信号DRA45、DRA67が前記第1メインローデコーダRD1に接続されたワードラインを指定する時に前記上位のプリデコーディング信号をデコーディングして接地電圧Vssを出力する。
【0017】
前記第1〜第4ノーマルワードラインイネーブル信号発生部351〜354は、デコーダプリチャージング信号PDPXP及び前記多数個のプリデコーディング信号DRA2B3B、DRA2B3、DRA23B、DRA23、DRA45、DRA67のうち下位のプリデコーディング信号DRA2B3B、DRA2B3、DRA23B、DRA23が入力されて多数個のノーマルワードラインイネーブル信号NWE0、NWE1、NWE2、NWE3を発生させる。この第1〜第4ノーマルワードラインイネーブル信号発生部351〜354は、PMOSトランジスタ331〜338及びインバータ341〜344を具備する。図3に示されたように、第1〜第4ノーマルワードラインイネーブル信号発生部351〜354はその構成及び動作が同様なので、ここでは第1ノーマルワードラインイネーブル信号発生部351についてのみ説明する。
【0018】
第1ノーマルワードラインイネーブル信号発生部351は、PMOSトランジスタ331、332、インバータ341及びNMOSトランジスタ311を具備する。前記PMOSトランジスタ331はデコーダプリチャージング信号PDPXPによってゲートされる。すなわち、前記PMOSトランジスタ331はデコーダプリチャージング信号PDPXPが論理ローにイネーブルされるとターンオンされて、ノードN2を電源電圧Vccレベルにプリチャージさせる。前記ノードN2が電源電圧Vccレベルにプリチャージされると、前記ノーマルワードラインイネーブル信号NWE0は論理ローにディセーブルされる。前記PMOSトランジスタ332は前記インバータ341の出力によってゲートされる。このPMOSトランジスタ332及び前記インバータ341はラッチ機能を有する。すなわち、前記ノードN2が前記PMOSトランジスタ331によって電源電圧Vccレベルに一度プリチャージされると前記ノードN2の電圧は前記インバータ341によって反転されてインバータ341の出力は論理ローとなり、これは前記PMOSトランジスタ332をターンオンさせるので、これにより前記ノードN2は続けて電源電圧Vccレベルに保持される。すなわち、前記ノードN2はプリチャージされる。これにより前記ノーマルワードラインイネーブル信号NWE0は論理ローにディセーブルされる。以降は、デコーダプリチャージング信号PDPXPが論理ハイにディセーブルされても前記ノードN2は電源電圧Vccレベルにラッチされる。
【0019】
前記NMOSトランジスタ311は下位のプリデコーディング信号DRA2B3Bによってゲートされる。すなわち、下位のプリデコーディング信号DRA2B3Bが論理ハイになると、前記NMOSトランジスタ311はターンオンされる。ノードN3が接地されている状態で下位のプリデコーディング信号DRA2B3Bが論理ハイになると、前記ノードN2は接地電圧Vssレベルに下がり、これにより前記ノーマルワードラインイネーブル信号NWE0は論理ハイにイネーブルされる。前記デコーダプリチャージング信号PDPXPが先にディセーブルされてから下位のプリデコーディング信号DRA2B3Bがイネーブルされる場合、前記ノードN2はしばらくの間浮遊されることがある。前記ノードN2が浮遊されると前記ノーマルワードラインイネーブル信号NWE0は定義されなくなり、これにより前記半導体メモリ装置101が誤動作するおそれがある。これを防止するために、前記PMOSトランジスタ332はラッチ機能を有する。すなわち、前記デコーダプリチャージング信号PDPXPがディセーブルされても前記ノードN2は前記PMOSトランジスタ332によって電源電圧Vccレベルとなり、続けてプリチャージ状態に保持される。
【0020】
前記ノードN3にバーンイン制御部111が接続される。バーンイン制御部111の出力電圧レベルが接地電圧Vssレベルであれば、前記ノードN3は上位のプリデコーディング信号DRA45、DRA67によらずに接地電圧Vssレベルに下がる。したがって、前記バーンイン制御部111は第1〜第nメインローデコーダRD1〜RDnを同時に活性化させる。下位のプリデコーディング信号DRA2B3Bが論理ハイになると、ノーマルワードラインイネーブル信号NWE0はイネーブルされる。さらに、プリデコーダ161は、バーンインテストのために、いずれの下位プリデコーディング信号DRAiを同時に活性化させる。バーンインテスト中にいずれの下位プリデコーディング信号DRAiが活性化されるので、前記第1メインローデコーダRD1の電源電流はPMOSトランジスタ332、334、336、338及びNMOSトランジスタ311、312、313、NQ1(図2参照)に通って流れる。NMOSトランジスタNQ1〜NQnは、バーンインテスト中に多数本のワードラインを同時にイネーブルさせるのに十分な電流を供給できるように作られる。これに対し、PMOSトランジスタ321、322、323はその寸法が小さく、ノーマルメモリアクセス中に単一のワードラインをイネーブルさせるのに十分である。
【0021】
このように、ウェーハバーンイン中に第1〜第4ノーマルワードラインイネーブル信号発生部351〜354はバーンイン制御部によって制御されるので、NMOSトランジスタ321、322、323の寸法が小さくても、すなわち、駆動能力が小さい場合であっても、多数本のワードラインを十分駆動できる。これにより、半導体メモリ装置101のバーンインテストが正確になされるので、半導体メモリ装置101の信頼性が向上する。
【0022】
図3には1つのメインローデコーダに4つのノーマルワードラインイネーブル信号発生部が接続されていることを示したが、その数は半導体メモリ装置101の特性に即して可変できる。例えば、1つのメインローデコーダに8つのノーマルワードラインイネーブル信号発生部を接続させることもできる。
さらに図3にはバーンイン制御部がノードN3に接続されていることを示したが、ノードN2に接続された場合にも前記図3と同一の効果が得られる。このとき、NMOSトランジスタ311〜314はメインローデコーディング部361に含まれる。従って、メインローデコーディング部361はプリデコーディング信号DRA23、DRA45、DRA67及びマスタクロック信号PNWEによって制御される。
バーンイン制御部は冗長ワードラインイネーブル信号を発生させて冗長ワードラインを制御するローデコーディングブロックにも前述と同様の方法を適用できる。
【0023】
ワードライン駆動ブロック131は、ノーマルワードラインイネーブル信号NWEiに応答して多数本のワードラインWL0〜WLnを制御する。すなわち、ノーマルワードラインイネーブル信号NWEiがイネーブルされると多数本のワードラインWL0〜WLnが活性化される。
【0024】
前述のように、本発明によると、バーンイン制御部111を具備することによりノーマルワードラインイネーブル信号発生部の駆動能力が向上する。従って、メインローデコーダに具備されてプリデコーディング信号をデコーディングするNMOSトランジスタの寸法が小さくなった場合であっても、半導体メモリ装置101のウェーハバーンイン中にワードラインWL0〜WLnが十分活性化できる。
【0025】
図面及び明細書には最適な実施形態が開示されている。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、本技術分野の通常の知識を有した者なら、これより様々な変形及び均等な他の実施形態が可能なことは理解できる筈である。よって、本発明の真の技術的保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【図1】本発明の好適な実施形態による半導体メモリ装置のブロック図である。
【図2】図1に示されたローデコーディングブロックの回路図である。
【図3】図1に示されたバーンイン制御部の回路図である。
【符号の説明】
101 半導体メモリ装置
111 バーンイン制御部
121 ローデコーディングブロック
131 ワードライン駆動ブロック
141 メモリセルアレイ
WL0〜WLn ワードライン
151 メタルライン
Claims (13)
- 半導体メモリ装置において、
多数本のワードラインを駆動するワードライン駆動ブロックと、
前記半導体メモリ装置がウェーハバーンインモードに設定されると、ウェーハバーンインイネーブル信号に応答するバーンイン制御部と、
このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記半導体メモリ装置がウェーハバーンインモードに設定されると、前記バーンイン制御部に応答して前記ワードライン駆動ブロックを制御する多数個のワードラインイネーブル信号を活性化させるローデコーディングブロックとを具備し、
前記バーンイン制御部は、前記ローデコーディングブロックのデコーディング動作を制御するマスタクロック信号がさらに入力され、
前記半導体メモリ装置がウェーハバーンインモードに設定されると、前記マスタクロック信号及びウェーハバーンインイネーブル信号はイネーブルされ、前記ローデコーディングブロックは、前記バーンイン制御部の出力が入力されて多数個のノーマルワードライン信号をイネーブルさせることにより前記多数本のワードラインが活性化されることを特徴とする半導体メモリ装置。 - 前記ローデコーディングブロックは多数個のメインローデコーダを具備し、多数個のメインローデコーダはそれぞれ、
前記バーンイン制御部に接続され、マスタクロック信号及び多数個のプリデコーディング信号が入力され、前記マスタクロック信号がイネーブルされると前記多数個のプリデコーディング信号をデコーディングするメインローデコーディング部と、
このメインローデコーディング部及び前記ワードライン駆動ブロックに接続され、デコーダプリチャージング信号が入力され、前記多数個のワードラインイネーブル信号のいずれかを発生させ、前記デコーダプリチャージング信号がイネーブルされると、前記いずれかのワードラインイネーブル信号を非活性化させ、前記ウェーハバーンインモード時には、前記バーンイン制御部の出力に応答して前記ワードラインイネーブル信号を活性化させるワードラインイネーブル信号発生部とを具備することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記バーンイン制御部は、前記ウェーハバーンインモード時に接地電圧を出力することを特徴とする請求項1に記載の半導体メモリ装置。
- 多数本のワードラインを駆動するワードライン駆動ブロック及び外部から入力されるローアドレスをプリデコーディングして多数個のプリデコーディング信号を発生させるプリデコーダを具備する半導体メモリ装置において、
前記半導体メモリ装置をウェーハバーンインモードに設定するウェーハバーンインイネーブル信号が入力されるバーンイン制御部と、
このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記ワードライン駆動ブロックを制御するための多数個のワードラインイネーブル信号を発生させるローデコーディングブロックとを具備し、
前記ローデコーディングブロックは多数個のメインローデコーダを具備し、多数個のメインローデコーダはそれぞれ、
前記バーンイン制御部に接続され、マスタクロック信号及び前記多数個のプリデコーディング信号のうち上位のプリデコーディング信号が入力されて前記上位のプリデコーディング信号をデコーディングするメインローデコーディング部と、
このメインローデコーディング部及び前記ワードライン駆動ブロックに接続され、デコーダプリチャージング信号及び前記多数個のプリデコーディング信号のうち下位のプリデコーディング信号が入力されて前記多数個のノーマルワードラインイネーブル信号の一部を発生させ、前記デコーダプリチャージング信号がイネーブルされると前記一部のワードラインイネーブル信号を非活性化させ、前記ウェーハバーンインモード時には、前記下位のプリデコーディング信号及び前記バーンイン制御部の出力に応答して前記ワードラインイネーブル信号の一部を制御する少なくとも4つのワードラインイネーブル信号発生部とを具備することを特徴とする半導体メモリ装置。 - 前記ウェーハバーンインモード時に、前記下位のプリデコーディング信号及び前記ウェーハバーンインイネーブル信号はイネーブルされ、前記少なくとも4つのワードラインイネーブル信号発生部は活性化されて、前記ワードラインイネーブル信号の一部をイネーブルさせることを特徴とする請求項4に記載の半導体メモリ装置。
- 前記バーンイン制御部は、前記ローデコーディングブロックのデコーディング動作を制御するマスタクロック信号がさらに入力されることを特徴とする請求項4に記載の半導体メモリ装置。
- 前記半導体メモリ装置がウェーハバーンインモードに設定されると、前記マスタクロック信号及び前記ウェーハバーンインイネーブル信号はイネーブルされ、前記少なくとも4つのワードラインイネーブル信号発生部は、前記バーンイン制御部の出力が入力されて前記ワードラインイネーブル信号の一部をイネーブルさせることにより、前記多数個のワードラインが活性化されることを特徴とする請求項6に記載の半導体メモリ装置。
- 前記バーンイン制御部は、前記ウェーハバーンインモード時に接地電圧を出力することを特徴とする請求項4に記載の半導体メモリ装置。
- 前記デコーダプリチャージング信号は、前記半導体メモリ装置が待ち状態に設定されるとイネーブルされることを特徴とする請求項4に記載の半導体メモリ装置。
- 前記バーンイン制御部は、前記ウェーハバーンインモード時に冗長ワードラインをイネーブルさせるか否かを制御することを特徴とする請求項4に記載の半導体メモリ装置。
- 半導体メモリ装置は多数個のローデコーダ及びバーンイン制御器並びに多数本のワードラインを具備し、前記各ローデコーダは、
外部アドレスが前記多数本のワードラインのうちいずれかを指定するときに前記ローデコーダを活性化させるメインデコーディング装置と、
前記ローデコーダが活性化される時に、それぞれ前記多数本のワードラインのうち対応するいずれかのワードラインを制御するワードラインイネーブル信号を発生させる多数個のワードラインイネーブル信号発生器とを具備し、
前記バーンイン制御器は前記多数個のローデコーダに接続され、前記半導体メモリ装置がウェーハバーンインモードの時に前記多数個のローデコーダを活性化させ、
前記メインデコーディング装置は第1ノードと第1電圧との間に接続された1対の直列トランジスタを具備し、前記1対の直列トランジスタが活性化されて前記第1ノードを前記第1電圧にプルアップする時に前記ローデコーダを活性化させ、前記バーンイン制御器は前記ローデコーダの前記第1ノードに接続され、
前記バーンイン制御器は多数個のトランジスタを具備し、前記多数個のトランジスタはそれぞれ前記第1電圧と前記第1ノードのうち対応するいずれかのノードとの間に接続され、前記メインデコーディング装置の直列接続されたトランジスタより大きいことを特徴とする半導体メモリ装置。 - 前記多数個のワードラインイネーブル信号発生器はそれぞれ第2電圧と前記多数個のワードラインイネーブル信号発生器を含む前記ローデコーダの第1ノードとの間に接続される素子を含み、前記直列接続されたトランジスタのそれぞれは、前記ワードラインイネーブル信号発生器の素子のいずれかが前記第1ノードを前記第2電圧にプルアップさせる電流を流す時に前記対応する第1ノードを前記第1電圧にプルアップできる強度を有し、前記バーンイン制御器のトランジスタのそれぞれは、前記ワードラインイネーブル信号発生器の多数個の素子が前記第1ノードを前記第2電圧にプルアップさせる電流を流す時に前記対応する第1ノードを前記第1電圧にプルアップできる強度を有することを特徴とする請求項11に記載の半導体メモリ装置。
- 前記半導体メモリ装置は外部アドレスから上位のプリデコーディング信号及び下位のプリデコーディング信号を発生させるプリデコーダをさらに具備し、前記各メインデコーディング装置は、前記上位のプリデコーディング信号に応答して対応するローデコーダを活性化させ、前記ワードラインイネーブル信号発生器は、前記上位のプリデコーディング信号に応答して前記ワードラインイネーブル信号を活性化させることを特徴とする請求項11に記載の半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990012030A KR100287191B1 (ko) | 1999-04-07 | 1999-04-07 | 웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리장치 |
KR1999P-12030 | 1999-04-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000331497A JP2000331497A (ja) | 2000-11-30 |
JP3693553B2 true JP3693553B2 (ja) | 2005-09-07 |
Family
ID=19578901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000102696A Expired - Fee Related JP3693553B2 (ja) | 1999-04-07 | 2000-04-04 | 半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6256257B1 (ja) |
JP (1) | JP3693553B2 (ja) |
KR (1) | KR100287191B1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100380344B1 (ko) * | 2000-08-09 | 2003-04-14 | 삼성전자주식회사 | 패키지 번인 테스트가 가능한 반도체 장치 및 패키지 번인테스트방법 |
KR100873618B1 (ko) * | 2007-04-13 | 2008-12-12 | 주식회사 하이닉스반도체 | 워드 라인 테스트 제어 회로 |
KR20090075909A (ko) * | 2008-01-07 | 2009-07-13 | 삼성전자주식회사 | 반도체 메모리 장치에서의 멀티 워드라인 테스트를 위한어드레스 코딩방법 |
KR100920845B1 (ko) | 2008-06-04 | 2009-10-08 | 주식회사 하이닉스반도체 | 로우 어드레스 디코더 및 이를 포함하는 반도체 메모리장치 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970010658B1 (ko) * | 1993-11-26 | 1997-06-30 | 삼성전자 주식회사 | 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법 |
KR0119887B1 (ko) * | 1994-06-08 | 1997-10-30 | 김광호 | 반도체 메모리장치의 웨이퍼 번-인 테스트 회로 |
KR0135108B1 (ko) * | 1994-12-13 | 1998-04-25 | 김광호 | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 |
EP0745998B1 (en) * | 1995-05-31 | 2004-01-02 | United Memories, Inc. | Circuit and method for accessing memory cells of a memory device |
KR100228530B1 (ko) * | 1996-12-23 | 1999-11-01 | 윤종용 | 반도체 메모리 장치의 웨이퍼 번인 테스트회로 |
KR100257580B1 (ko) * | 1997-11-25 | 2000-06-01 | 윤종용 | 반도체 메모리 장치의 번-인 제어 회로 |
-
1999
- 1999-04-07 KR KR1019990012030A patent/KR100287191B1/ko not_active IP Right Cessation
-
2000
- 2000-02-28 US US09/514,467 patent/US6256257B1/en not_active Expired - Lifetime
- 2000-04-04 JP JP2000102696A patent/JP3693553B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20000065604A (ko) | 2000-11-15 |
US6256257B1 (en) | 2001-07-03 |
JP2000331497A (ja) | 2000-11-30 |
KR100287191B1 (ko) | 2001-04-16 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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