KR100920845B1 - 로우 어드레스 디코더 및 이를 포함하는 반도체 메모리장치 - Google Patents

로우 어드레스 디코더 및 이를 포함하는 반도체 메모리장치 Download PDF

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Abstract

본 발명의 로우 어드레스 디코더는, 데이터 저장 테스트시 제 1 및 제 2 로우 어드레스를 디코딩하여 각각 제 1 내지 제 4 타이밍에 인에이블 되는 제 1 내지 제 4 메인 디코딩 신호를 생성하는 제 1 메인 워드라인 디코딩 수단; 상기 데이터 저장 테스트시 제 3 및 제 4 로우 어드레스를 디코딩하여 각각 상기 제 1 내지 제 4 타이밍에 인에이블 되는 제 5 내지 제 8 메인 디코딩 신호를 생성하는 제 2 메인 워드라인 디코딩 수단; 및 상기 제 1 내지 제 4 메인 디코딩 신호와 상기 제 5 내지 제 8 메인 디코딩 신호를 디코딩하여 제 1 내지 제 16 메인 워드라인 인에이블 신호를 생성하는 메인 워드라인 인에이블 신호 생성 수단;을 포함한다.
반도체 메모리 장치, 로우 어드레스, 메인 워드라인

Description

로우 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치{Row Address Decoder and Semiconductor Memory Apparatus with the Same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 로우 어드레스 디코더에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 수많은 메모리 셀을 구비하여 데이터를 저장한다. 각각의 메모리 셀은 워드라인(Word Line) 및 비트라인(Bit Line)과 연결되며, 워드라인이 활성화되면 비트라인으로부터 데이터를 입력 받거나 비트라인에 데이터를 출력하는 동작을 수행한다. 상기 워드라인은 메인 워드라인(Main Word Line)과 서브 워드라인(Sub-Word Line)으로 구분된다. 하나의 메인 워드라인은 기 설정된 복수 개(예를 들어, 8개)의 서브 워드라인 드라이버와 연결되고, 복수 개의 서브 워드라인 드라이버는 각각 하나의 서브 워드라인과 연결된다. 각각의 서브 워드라인은 복수 개의 메모리 셀에 직접 연결된다.
반도체 메모리 장치는 이처럼 메인 워드라인과 서브 워드라인을 활성화시키기 위해 로우 어드레스 디코더를 구비하며, 로우 어드레스 디코더는 외부로부터 입 력되는 복수 개의 로우 어드레스를 디코딩하는 동작을 수행한다. 이 때, 상기 로우 어드레스 디코더에 입력되는 복수 개의 로우 어드레스 중 일부(일반적으로, 6개)는 복수 개(여기에서는 64개)의 메인 워드라인을 활성화시키는 데에 사용되고, 나머지(일반적으로, 3개)는 복수 개(여기에서는 8개)의 서브 워드라인을 활성화시키는 데에 사용된다.
한편, 반도체 메모리 장치는 설계 이후 그 품질을 인정 받기 위해 테스트를 받는 과정을 필요로 하며, 메모리 셀들의 데이터 저장 능력에 대한 테스트 또한 이 때 수행된다. 통상적으로, 메모리 셀들의 데이터 저장 능력은, 모든 메모리 셀에 제 1 논리값(예를 들어, ‘1’)의 데이터를 입력하고, 복수 개(예를 들어, 512개) 중에서 1/4(이 경우, 128개)의 서브 워드라인을 활성화시킨 후, 활성화된 서브 워드라인에 제 2 논리값(이 경우, ‘0’)의 데이터를 입력하여, 커플링 노이즈 등의 영향에 의해 저장된 데이터가 손실되는지를 판별하는 형태로 수행된다.
그런데, 이러한 데이터 저장 테스트시, 복수 개의 서브 워드라인이 동시에 활성화되는 현상이 발생하게 되고, 이에 따라 피크 전류(Peak Current)가 크게 발생함에 따라, 서브 워드라인 드라이버의 서브 워드라인에 대한 구동 능력이 저하되는 문제점이 발생하였다. 이에 따라, 테스트 자체에 오류가 발생 가능하게 되었고, 테스트의 신뢰도가 저하되는 결과가 초래되었다. 즉, 종래의 반도체 메모리 장치의 데이터 저장 테스트에는 실패 가능성이 존재하였으며, 따라서 데이터 저장 테스트의 새로운 테스트 기술의 도입이 요구되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 저장 테스트시 전체적인 피크 전류의 크기를 줄여, 오동작을 방지하는 로우 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 데이터 저장 테스트시의 오동작 발생 가능성을 감소시켜, 테스트의 신뢰도를 향상시키는 로우 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 로우 어드레스 디코더는, 데이터 저장 테스트시 제 1 및 제 2 로우 어드레스를 디코딩하여 각각 제 1 내지 제 4 타이밍에 인에이블 되는 제 1 내지 제 4 메인 디코딩 신호를 생성하는 제 1 메인 워드라인 디코딩 수단; 상기 데이터 저장 테스트시 제 3 및 제 4 로우 어드레스를 디코딩하여 각각 상기 제 1 내지 제 4 타이밍에 인에이블 되는 제 5 내지 제 8 메인 디코딩 신호를 생성하는 제 2 메인 워드라인 디코딩 수단; 및 상기 제 1 내지 제 4 메인 디코딩 신호와 상기 제 5 내지 제 8 메인 디코딩 신호를 디코딩하여 제 1 내지 제 16 메인 워드라인 인에이블 신호를 생성하는 메인 워드라인 인에이블 신호 생성 수단;을 포함한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 데이터 저장 테 스트시 복수 개의 로우 어드레스를 디코딩하여 제 1 타이밍에 제 1 메인 워드라인 인에이블 신호를 인에이블 시키고, 제 2 타이밍에 제 2 메인 워드라인 인에이블 신호를 인에이블 시키는 로우 어드레스 디코더; 상기 제 1 메인 워드라인 인에이블 신호에 응답하여 복수 개의 제 1 서브 워드라인 드라이버와 접속된 제 1 메인 워드라인을 활성화시키는 제 1 메인 워드라인 드라이버; 및 상기 제 2 메인 워드라인 인에이블 신호에 응답하여 복수 개의 제 2 서브 워드라인 드라이버와 접속된 제 2 메인 워드라인을 활성화시키는 제 2 메인 워드라인 드라이버;를 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 로우 어드레스 디코더는, 로우 어드레스를 디코딩하여 데이터 저장 테스트 신호에 의해 서로 다른 인에이블 타이밍을 갖는 복수 개의 메인 디코딩 신호를 생성하는 메인 워드라인 디코딩 수단; 및 상기 복수 개의 메인 디코딩 신호를 입력 받아 복수 개의 메인 워드라인 인에이블 신호를 생성하는 메인 워드라인 인에이블 신호 생성 수단;을 포함한다.
본 발명의 로우 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치는, 데이터 저장 테스트시 복수 개의 메인 워드라인이 순차적으로 활성화되도록 함으로써, 큰 피크 전류에 의해 발생 가능한 오동작을 방지하는 효과를 창출한다.
아울러, 본 발명의 로우 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치는, 데이터 저장 테스트시의 오동작 발생 가능성을 감소시켜, 테스트의 신뢰도를 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 반도체 메모리 장치는, 데이터 저장 테스트 신호(dsrt) 및 로우 어드레스 인에이블 신호(xaen)에 응답하여 제 1 내지 제 9 로우 어드레스(xadd<1:9>)를 디코딩하여 제 1 내지 제 64 메인 워드라인 인에이블 신호(mwen<1:64>)와 제 1 내지 제 8 서브 워드라인 인에이블 신호(swen<1:8>)를 생성하는 로우 어드레스 디코더(10); 상기 제 1 메인 워드라인 인에이블 신호(mwen<1>)에 응답하여 제 1 메인 워드라인(MWL<1>)을 활성화시키는 제 1 메인 워드라인 드라이버(20-1); 및 상기 제 2 메인 워드라인 인에이블 신호(mwen<2>)에 응답하여 제 2 메인 워드라인(MWL<2>)을 활성화시키는 제 2 메인 워드라인 드라이버(20-2);를 포함한다.
상기 제 1 메인 워드라인 드라이버(20-1)는 상기 제 1 메인 워드라인(MWL<1>)을 통해 제 1-1 내지 제 1-8 서브 워드라인 드라이버(31-1 ~ 31-8)와 접속되며, 상기 제 1-1 내지 제 1-8 서브 워드라인 드라이버(31-1 ~ 31-8)는 각각 해당 서브 워드라인 인에이블 신호(swen<1:8>)와 상기 제 1 메인 워드라인(MWL<1>)의 활성화 여부에 응답하여 각각의 서브 워드라인(SWL<1-1> ~ SWL<1-8>)을 활성화시킨다. 마찬가지로, 상기 제 2 메인 워드라인 드라이버(20-2)는 상기 제 2 메인 워드라인(MWL<2>)을 통해 제 2-1 내지 제 2-8 서브 워드라인 드라이버(32-1 ~ 32-8)와 접속되며, 상기 제 2-1 내지 제 2-8 서브 워드라인 드라이버(32-1 ~ 32-8)는 각각 해당 서브 워드라인 인에이블 신호(swen<1:8>)와 상기 제 2 메인 워드라인(MWL<2>)의 활성화 여부에 응답하여 각각의 서브 워드라인(SWL<2-1> ~ SWL<2-8>)을 활성화시킨다.
도시하지는 않았지만, 상기 반도체 메모리 장치는 상기 제 3 내지 제 64 메인 워드라인 인에이블 신호(mwen<3:64>)를 입력 받는 62개의 메인 워드라인 드라이버를 더 포함하고, 각각의 메인 워드라인 드라이버와 8개씩 접속되는 서브 워드라인들을 더 포함할 것이다.
상기 로우 어드레스 디코더(10)는, 상기 로우 어드레스 인에이블 신호(xaen)가 인에이블 되면 상기 제 1 내지 제 9 로우 어드레스(xadd<1:9>)에 대한 디코딩 동작을 시작한다. 여기에서, 상기 제 1 내지 제 9 로우 어드레스(xadd<1:9>) 중 제 1 내지 제 3 로우 어드레스(xadd<1:3>)는 상기 제 1 내지 제 8 서브 워드라인 인에이블 신호(swen<1:8>)를 생성하기 위해 디코딩 되고, 제 4 내지 제 9 로우 어드레스(xadd<4:9>)는 상기 제 1 내지 제 64 메인 워드라인 인에이블 신호(mwen<1:64>)를 생성하기 위해 디코딩 된다. 상기 로우 어드레스 디코더(10)는 상기 제 1 내지 제 3 로우 어드레스(xadd<1:3>)에 대한 디코딩 동작시, 제 3 로우 어드레스(xadd<3>)에 대해서만 상기 데이터 저장 테스트를 적용시킨다. 따라서, 상기 제 1 내지 제 3 로우 어드레스(xadd<1:3>)에 의해 생성되는 상기 제 1 내지 제 8 서브 워드라인 인에이블 신호(swen<1:8>) 중 2개의 신호에만 상기 데이터 저장 테스트가 적용되고, 결과적으로 모든 서브 워드라인 중 1/4만 상기 데이터 저장 테스트시 활 성화되는 것이 가능하게 된다.
상기 로우 어드레스 디코더(10)는, 상기 데이터 저장 테스트시, 상기 제 1 내지 제 64 메인 워드라인 인에이블 신호(mwen<1:64>)를 모두 인에이블 시킨다. 그런데, 이 때 상기 로우 어드레스 디코더(10)는 상기 제 1 내지 제 64 메인 워드라인 인에이블 신호(mwen<1:64>)가 동시에 인에이블 되지 않도록 하며, 상기 제 1 내지 제 64 메인 워드라인 인에이블 신호(mwen<1:64>)가 소정 개수씩 시간차를 두고 인에이블 되도록 제어한다. 이에 따라, 상기 제 1 내지 제 64 메인 워드라인 인에이블 신호(mwen<1:64>)에 응답하여 각각 인에이블 되는 64개의 메인 워드라인들은 동시에 활성화되지 않고, 소정 개수씩 시간차를 두고 활성화된다. 이처럼, 본 발명의 로우 어드레스 디코더(10)의 구현으로 인해, 상기 데이터 저장 테스트시 복수 개의 메인 워드라인이 동시에 활성화됨으로 인한 오동작이 방지되고, 보다 안정적인 데이터 저장 테스트가 수행되는 이점이 발생하게 된다.
도 2는 도 1에 도시한 로우 어드레스 디코더의 상세 구성도이다.
도시한 바와 같이, 상기 로우 어드레스 디코더(10)는, 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 제 1 로우 어드레스(xadd<1>)를 디코딩하여 제 1 및 제 2 서브 디코딩 신호(sdec<1:2>)를 생성하는 제 1 서브 워드라인 디코딩 수단(110); 제 2 및 제 3 로우 어드레스(xadd<2:3>)를 디코딩하여 제 3 내지 제 6 서브 디코딩 신호(sdec<3:6>)를 생성하는 제 2 서브 워드라인 디코딩 수단(120); 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 제 4 및 제 5 로우 어드레스(xadd<4:5>)를 디코딩하여 제 1 내지 제 4 메인 디코딩 신호(mdec<1:4>)를 생성 하는 제 1 메인 워드라인 디코딩 수단(130); 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 제 6 및 제 7 로우 어드레스(xadd<6:7>)를 디코딩하여 제 5 내지 제 8 메인 디코딩 신호(mdec<5:8>)를 생성하는 제 2 메인 워드라인 디코딩 수단(140); 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 제 8 및 제 9 로우 어드레스(xadd<8:9>)를 디코딩하여 제 9 내지 제 12 메인 디코딩 신호(mdec<9:12>)를 생성하는 제 3 메인 워드라인 디코딩 수단(150); 상기 제 1 내지 제 6 서브 디코딩 신호(sdec<1:6>)를 디코딩하여 상기 제 1 내지 제 8 서브 워드라인 인에이블 신호(swen<1:8>)를 생성하는 서브 워드라인 인에이블 신호 생성 수단(160); 및 상기 제 1 내지 제 12 메인 디코딩 신호(mdec<1:12>)를 디코딩하여 상기 제 1 내지 제 64 메인 워드라인 인에이블 신호(mwen<1:64>)를 생성하는 메인 워드라인 인에이블 신호 생성 수단(170);을 포함한다.
앞서 설명한 것과 같이, 상기 데이터 저장 테스트 신호(dsrt)는 상기 제 1 서브 워드라인 디코딩 수단(110)에만 입력되며, 이에 따라 상기 서브 워드라인 인에이블 신호 생성 수단(160)으로부터 생성되는 상기 제 1 내지 제 8 서브 워드라인 인에이블 신호(swen<1:8>)는 중 2개만 데이터 저장 테스트시 활성화된다. 이와 같은 동작을 수행하는 상기 제 1 서브 워드라인 디코딩 수단(110), 상기 제 2 서브 워드라인 디코딩 수단(120) 및 상기 서브 워드라인 인에이블 신호 생성 수단(160)의 구성은 일반적으로 사용되고 있는 구성으로서, 당업자라면 누구나 용이하게 실시할 수 있는 기술에 해당한다.
상기 제 1 내지 제 3 메인 워드라인 디코딩 수단(120 ~ 140)은 상기 데이터 저장 테스트시, 각각 상기 제 4 및 제 5 로우 어드레스(xadd<4:5>), 상기 제 6 및 제 7 로우 어드레스(xadd<6:7>) 및 상기 제 8 및 제 9 로우 어드레스(xadd<8:9>)에 대한 디코딩 동작을 수행하여 상기 제 1 내지 제 4 메인 디코딩 신호(mdec<1:4>), 상기 제 5 내지 제 8 메인 디코딩 신호(mdec<5:8>) 및 상기 제 9 내지 제 12 메인 디코딩 신호(mdec<9:12>)를 각각 생성하는데, 이 때 상기 제 1, 제 5 및 제 9 메인 디코딩 신호(mdec<1,5,9>)가 제 1 타이밍에 출력되고, 상기 제 2, 제 6 및 제 10 메인 디코딩 신호(mdec<2,6,10>)가 제 2 타이밍에 출력되며, 상기 제 3, 제 7 및 제 11 메인 디코딩 신호(mdec<3,7,11>)가 제 3 타이밍에 출력되고, 상기 제 4, 제 8 및 제 12 메인 디코딩 신호(mdec<4,8,12>)가 제 4 타이밍에 출력되도록 제어한다. 여기에서, 상기 제 1 내지 제 4 타이밍은 서로 다른 타이밍이다.
상기 데이터 저장 테스트시의 이와 같은 상기 제 1 내지 제 3 메인 디코딩 수단(130 ~ 150)의 동작에 따라, 상기 메인 워드라인 인에이블 신호 생성 수단(170)에서 생성되는 상기 제 1 내지 제 64 메인 워드라인 인에이블 신호(mwen<1:64>)는 소정 개수씩 시간차를 두고 인에이블 된다. 이에 따라, 64개의 메인 워드라인이 동시에 인에이블 되지 않는 작용이 일어날 수 있게 된다.
여기에서는 상기 제 1 내지 제 12 메인 디코딩 신호(mdec<1:12>)가 상술한 방식대로 출력되는 것을 예로 들어 나타내었으나, 구현하기에 따라서는, 상기 제 1 내지 제 4 메인 디코딩 신호(mdec<1:4>)가 제 1 타이밍에 출력되고, 상기 제 5 내지 제 8 메인 디코딩 신호(mdec<5:8>)가 제 2 타이밍에 출력되며, 상기 제 9 내지 제 12 메인 디코딩 신호(mdec<9:12>)가 제 3 타이밍에 출력되도록 구성할 수도 있 다. 즉, 본 발명의 로우 어드레스 디코더(10)는 제 1 내지 제 12 메인 디코딩 신호(mdec<1:12>)가 동시에 인에이블 되지 않도록 하는 구성을 갖추고 있으며, 이에 따라 데이터 저장 테스트의 신뢰도를 향상시키는 이점을 획득한다.
도 3은 도 2에 도시한 제 1 메인 워드라인 디코딩 수단의 상세 구성도이다.
상기 제 1 내지 제 3 메인 워드라인 디코딩 수단(130 ~ 150)은 입출력 신호만 상이할 뿐, 모두 같은 형태로 구성되므로, 설명의 편의상 상기 제 1 메인 워드라인 디코딩 수단(130)의 구성을 통해 상기 제 2 및 제 3 메인 워드라인 디코딩 수단(140, 150)의 구성을 이해하기로 한다.
도시한 바와 같이, 상기 제 1 메인 워드라인 디코딩 수단(130)은, 상기 로우 어드레스 인에이블 신호(xaen)에 응답하여 상기 제 4 및 제 5 로우 어드레스(xadd<4:5>)를 디코딩하여 제 1 내지 제 4 디코딩 신호(d<1:4>)를 생성하는 디코딩부(132); 상기 데이터 저장 테스트 신호(dsrt)와 상기 제 1 내지 제 4 디코딩 신호(d<1:4>)를 조합하여 제 1 내지 제 4 조합 신호(c<1:4>)를 생성하는 조합부(134); 및 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 상기 제 1 내지 제 4 조합 신호(c<1:4>)를 지연시켜 상기 제 1 내지 제 4 메인 디코딩 신호(mdec<1:4>)를 생성하는 지연부(136);를 포함한다.
상기 디코딩부(132)는, 상기 제 4 로우 어드레스(xadd<4>)를 입력 받는 제 1 인버터(IV1); 상기 제 5 로우 어드레스(xadd<5>)를 입력 받는 제 2 인버터(IV2); 상기 로우 어드레스 인에이블 신호(xaen)를 입력 받는 제 3 인버터(IV3); 상기 제 1 인버터(IV1)의 출력 신호, 상기 제 2 인버터(IV2)의 출력 신호 및 상기 제 3 인 버터(IV3)의 출력 신호를 입력 받아 제 1 디코딩 신호(d<1>)를 출력하는 제 1 낸드게이트(ND1); 상기 제 4 로우 어드레스(xadd<4>), 상기 제 2 인버터(IV2)의 출력 신호 및 상기 제 3 인버터(IV3)의 출력 신호를 입력 받아 상기 제 2 디코딩 신호(d<2>)를 출력하는 제 2 낸드게이트(ND2); 상기 제 1 인버터(IV1)의 출력 신호, 상기 제 5 로우 어드레스(xadd<5>) 및 상기 제 3 인버터(IV3)의 출력 신호를 입력 받아 상기 제 3 디코딩 신호(d<3>)를 출력하는 제 3 낸드게이트(ND3); 및 상기 제 4 로우 어드레스(xadd<4>), 상기 제 5 로우 어드레스(xadd<5>) 및 상기 제 3 인버터(IV3)의 출력 신호를 입력 받아 상기 제 4 디코딩 신호(d<4>)를 출력하는 제 4 낸드게이트(ND4);를 포함한다.
상기 조합부(134)는, 상기 데이터 저장 테스트 신호(dsrt)를 입력 받는 제 4 인버터(IV4); 상기 제 1 디코딩 신호(d<1>)와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 제 5 낸드게이트(ND5); 상기 제 5 낸드게이트(ND5)의 출력 신호를 입력 받아 상기 제 1 조합 신호(c<1>)를 출력하는 제 5 인버터(IV5); 상기 제 2 디코딩 신호(d<2>)와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 제 6 낸드게이트(ND6); 상기 제 6 낸드게이트(ND6)의 출력 신호를 입력 받아 상기 제 2 조합 신호(c<2>)를 출력하는 제 6 인버터(IV6); 상기 제 3 디코딩 신호(d<3>)와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 제 7 낸드게이트(ND7); 상기 제 7 낸드게이트(ND7)의 출력 신호를 입력 받아 상기 제 3 조합 신호(c<3>)를 출력하는 제 7 인버터(IV7); 상기 제 4 디코딩 신호(d<4>)와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 제 8 낸드게이트(ND8); 및 상기 제 8 낸드게이트(ND8)의 출력 신호를 입 력 받아 상기 제 4 조합 신호(c<4>)를 출력하는 제 8 인버터(IV8);를 포함한다.
상기 지연부(136)는, 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 상기 제 1 조합 신호(c<1>)를 지연시켜 상기 제 1 메인 디코딩 신호(mdec<1>)를 출력하는 제 1 지연기(DLY1); 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 상기 제 2 조합 신호(c<2>)를 지연시켜 상기 제 2 메인 디코딩 신호(mdec<2>)를 출력하는 제 2 지연기(DLY2); 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 상기 제 3 조합 신호(c<3>)를 지연시켜 상기 제 3 메인 디코딩 신호(mdec<3>)를 출력하는 제 3 지연기(DLY3); 및 상기 데이터 저장 테스트 신호(dsrt)에 응답하여 상기 제 4 조합 신호(c<4>)를 지연시켜 상기 제 4 메인 디코딩 신호(mdec<4>)를 출력하는 제 4 지연기(DLY4);를 포함한다.
상기 제 1 내지 제 4 지연기(DLY1 ~ DLY4)는 상기 데이터 저장 테스트 신호(dsrt)가 디스에이블시와 인에이블시에 각각 다른 지연 시간을 부여하는 구성을 가지며, 이는 당업자라면 용이하게 실시할 수 있는 구성이다. 즉, 상기 데이터 저장 테스트 신호(dsrt)가 디스에이블 되면 상기 제 1 내지 제 4 지연기(DLY1 ~ DLY4)는 상기 제 1 내지 제 4 조합 신호(c<1:4>)에 모두 같은 지연 시간을 부여하나, 상기 데이터 저장 테스트 신호(dsrt)가 인에이블 되면, 상기 제 1 지연기(DLY1)는 상기 제 1 조합 신호(c<1>)를 제 1 시간만큼 지연시키고, 상기 제 2 지연기(DLY2)는 상기 제 2 조합 신호(c<2>)를 제 2 시간만큼 지연시키며, 상기 제 3 지연기(DLY3)는 상기 제 3 조합 신호(c<3>)를 제 3 시간만큼 지연시키고, 상기 제 4 지연기(DLY4)는 상기 제 4 조합 신호(c<4>)를 제 4 시간만큼 지연시키는 구성을 갖는다. 여기에서, 상기 제 1 내지 제 4 시간은 서로 다른 시간이며, 예를 들어 각각 5ns, 10ns, 15ns, 20ns일 수 있다.
상기 로우 어드레스 인에이블 신호(xaen)는 로우(Low) 인에이블 신호로서 구현된다. 상기 제 1 메인 워드라인 디코딩 수단(130)은 상기 로우 어드레스 인에이블 신호(xaen)가 인에이블 되면 동작을 시작한다.
상기 디코딩부(132)는 상기 제 4 및 제 5 로우 어드레스(xadd<4:5>)를 디코딩하여 어느 하나만 로우 레벨(Low Level)의 전위를 갖는 상기 제 1 내지 제 4 디코딩 신호(d<1:4>)를 생성한다.
노멀 동작시에는 상기 데이터 저장 테스트 신호(dsrt)가 인에이블 되지 않으므로, 상기 제 1 내지 제 4 디코딩 신호(d<1:4>)가 상기 조합부(134)를 통해 상기 제 1 내지 제 4 조합 신호(c<1:4>)로서 출력된다. 상기 제 1 내지 제 4 조합 신호(c<1:4>)는 상기 지연부(136)에서 각각 지연되어 상기 제 1 내지 제 4 메인 디코딩 신호(mdec<1:4>)로서 출력되는데, 이 때 상기 제 1 내지 제 4 메인 디코딩 신호(mdec<1:4>)는 모두 같은 출력 타이밍을 가지며, 이 중 하나의 신호만 로우 레벨의 전위를 갖는다.
반면에, 상기 데이터 저장 테스트시 상기 데이터 저장 테스트 신호(dsrt)가 인에이블 되면, 상기 제 1 내지 제 4 조합 신호(c<1:4>)는 모두 로우 레벨의 전위를 갖게 된다. 이후, 상기 제 1 내지 제 4 조합 신호(c<1:4>)는 상기 지연부(136)를 통해 차별적으로 지연되며, 이에 따라 모두 로우 레벨의 전위를 갖는 상기 제 1 내지 제 4 메인 디코딩 신호(mdec<1:4>)는 서로 다른 타이밍에 출력된다.
상기 제 2 메인 워드라인 디코딩 수단(140)과 상기 제 3 메인 워드라인 디코딩 수단(150) 또한 여기에서 설명한 상기 제 1 메인 워드라인 디코딩 수단(130)과 같은 구성을 가지므로, 상술한 원리에 의해 동작하게 된다.
한편, 앞서 언급하였듯이, 본 발명의 로우 어드레스 디코더(10)는, 상기 제 1 내지 제 4 메인 디코딩 신호(mdec<1:4>)가 제 1 타이밍에 출력되고, 상기 제 5 내지 제 8 메인 디코딩 신호(mdec<5:8>)가 제 2 타이밍에 출력되며, 상기 제 9 내지 제 12 메인 디코딩 신호(mdec<9:12>)가 제 3 타이밍에 출력되도록 구현될 수 있으며, 이 경우, 상기 지연부(136)에 구비되는 지연기들(DLY1 ~ DLY4)은 상기 데이터 저장 테스트 신호(dsrt)의 인에이블 여부와 무관하게, 모두 같은 지연값을 갖는다. 이 때, 상기 지연부(136)에 구비되는 지연기들(DLY1 ~ DLY4)은 상기 제 2 메인 워드라인 디코딩 수단(140) 내부의 지연부의 지연기들 및 상기 제 3 메인 워드라인 디코딩 수단(150) 내부의 지연부의 지연기들과는 다른 지연값을 가져야만 한다.
상술한 바와 같이, 본 발명의 로우 어드레스 디코더 및 이를 포함하는 반도체 메모리 장치는, 데이터 저장 테스트 신호가 인에이블 되면 서로 다른 타이밍에 출력되는 메인 워드라인 디코딩 신호들을 생성하고, 이를 다시 디코딩하여 복수 개의 메인 워드라인 인에이블 신호를 생성한다. 따라서, 복수 개의 메인 워드라인 인에이블 신호가 소정 개수씩 시간차를 두고 인에이블 되며, 결과적으로 복수 개의 메인 워드라인이 소정 개수씩 시간차를 두고 활성화되는 결과가 발생한다. 그러므로, 상기 복수 개의 메인 워드라인이 동시에 활성화됨에 따라, 오동작의 가능성이 있었던 종래 기술의 문제점을 극복하게 되고, 데이터 저장 테스트의 신뢰도를 향상시키는 이점을 창출하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 로우 어드레스 디코더의 상세 구성도,
도 3은 도 2에 도시한 제 1 메인 워드라인 디코딩 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 로우 어드레스 디코더 20-1 : 제 1 메인 워드라인 드라이버
20-2 : 제 2 메인 워드라인 드라이버
110 : 제 1 서브 워드라인 디코딩 수단
130 : 제 1 메인 워드라인 디코딩 수단
160 : 서브 워드라인 인에이블 신호 생성 수단
170 : 메인 워드라인 인에이블 신호 생성 수단

Claims (18)

  1. 데이터 저장 테스트시 제 1 및 제 2 로우 어드레스를 디코딩하여 각각 제 1 내지 제 4 타이밍에 인에이블 되는 제 1 내지 제 4 메인 디코딩 신호를 생성하는 제 1 메인 워드라인 디코딩 수단;
    상기 데이터 저장 테스트시 제 3 및 제 4 로우 어드레스를 디코딩하여 각각 상기 제 1 내지 제 4 타이밍에 인에이블 되는 제 5 내지 제 8 메인 디코딩 신호를 생성하는 제 2 메인 워드라인 디코딩 수단; 및
    상기 제 1 내지 제 4 메인 디코딩 신호와 상기 제 5 내지 제 8 메인 디코딩 신호를 디코딩하여 제 1 내지 제 16 메인 워드라인 인에이블 신호를 생성하는 메인 워드라인 인에이블 신호 생성 수단;
    을 포함하는 로우 어드레스 디코더.
  2. 제 1 항에 있어서,
    상기 제 1 메인 워드라인 디코딩 수단은,
    로우 어드레스 인에이블 신호에 응답하여 상기 제 1 및 제 2 로우 어드레스를 디코딩하여 제 1 내지 제 4 디코딩 신호를 생성하는 디코딩부;
    데이터 저장 테스트 신호와 상기 제 1 내지 제 4 디코딩 신호를 조합하여 제 1 내지 제 4 조합 신호를 생성하는 조합부; 및
    상기 데이터 저장 테스트 신호에 응답하여 상기 제 1 내지 제 4 조합 신호를 지연시켜 상기 제 1 내지 제 4 메인 디코딩 신호를 생성하는 지연부;
    를 포함하는 것을 특징으로 하는 로우 어드레스 디코더.
  3. 제 2 항에 있어서,
    상기 지연부는, 상기 데이터 저장 테스트 신호가 디스에이블 되면 상기 제 1 내지 제 4 조합 신호에 모두 같은 지연 시간을 부여하고, 상기 데이터 저장 테스트 신호가 인에이블 되면 상기 제 1 내지 제 4 조합 신호에 각각 서로 다른 지연 시간을 부여하도록 구성됨을 특징으로 하는 로우 어드레스 디코더.
  4. 제 1 항에 있어서,
    상기 제 2 메인 워드라인 디코딩 수단은,
    로우 어드레스 인에이블 신호에 응답하여 상기 제 3 및 제 4 로우 어드레스를 디코딩하여 제 1 내지 제 4 디코딩 신호를 생성하는 디코딩부;
    데이터 저장 테스트 신호와 상기 제 1 내지 제 4 디코딩 신호를 조합하여 제 1 내지 제 4 조합 신호를 생성하는 조합부; 및
    상기 데이터 저장 테스트 신호에 응답하여 상기 제 1 내지 제 4 조합 신호를 지연시켜 상기 제 5 내지 제 8 메인 디코딩 신호를 생성하는 지연부;
    를 포함하는 것을 특징으로 하는 로우 어드레스 디코더.
  5. 제 4 항에 있어서,
    상기 지연부는, 상기 데이터 저장 테스트 신호가 디스에이블 되면 상기 제 1 내지 제 4 조합 신호에 모두 같은 지연 시간을 부여하고, 상기 데이터 저장 테스트 신호가 인에이블 되면 상기 제 1 내지 제 4 조합 신호에 각각 서로 다른 지연 시간을 부여하도록 구성됨을 특징으로 하는 로우 어드레스 디코더.
  6. 제 1 항에 있어서,
    상기 메인 워드라인 인에이블 신호 생성 수단은, 상기 제 1 내지 제 8 메인 디코딩 신호에 응답하여 소정 개수씩 시간차를 두고 인에이블 되는 상기 제 1 내지 제 16 메인 워드라인 인에이블 신호를 생성하도록 구성됨을 특징으로 하는 로우 어드레스 디코더.
  7. 제 1 항에 있어서,
    데이터 저장 테스트 신호에 응답하여 제 5 로우 어드레스를 디코딩하여 제 1 및 제 2 서브 디코딩 신호를 생성하는 제 1 서브 워드라인 디코딩 수단;
    제 6 및 제 7 로우 어드레스를 디코딩하여 제 3 내지 제 6 서브 디코딩 신호를 생성하는 제 2 서브 워드라인 디코딩 수단; 및
    상기 제 1 및 제 2 서브 디코딩 신호와 상기 제 3 내지 제 6 서브 디코딩 신호를 디코딩하여 제 1 내지 제 8 서브 워드라인 인에이블 신호를 생성하는 서브 워드라인 인에이블 신호 생성 수단;
    을 추가로 포함하는 로우 어드레스 디코더.
  8. 데이터 저장 테스트시 복수 개의 로우 어드레스를 디코딩하여 제 1 타이밍에 제 1 메인 워드라인 인에이블 신호를 인에이블 시키고, 제 2 타이밍에 제 2 메인 워드라인 인에이블 신호를 인에이블 시키는 로우 어드레스 디코더;
    상기 제 1 메인 워드라인 인에이블 신호에 응답하여 복수 개의 제 1 서브 워드라인 드라이버와 접속된 제 1 메인 워드라인을 활성화시키는 제 1 메인 워드라인 드라이버; 및
    상기 제 2 메인 워드라인 인에이블 신호에 응답하여 복수 개의 제 2 서브 워드라인 드라이버와 접속된 제 2 메인 워드라인을 활성화시키는 제 2 메인 워드라인 드라이버;
    를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 로우 어드레스 디코더는,
    데이터 저장 테스트시 상기 복수 개의 로우 어드레스 중 일부를 입력 받아 제 1 메인 디코딩 신호를 생성하는 제 1 메인 워드라인 디코딩 수단;
    상기 데이터 저장 테스트시 상기 복수 개의 로우 어드레스 중 상기 제 1 메인 워드라인 디코딩 수단에 입력되지 않은 나머지 일부를 입력 받아 상기 제 1 메인 디코딩 신호와 다른 타이밍에 인에이블 되는 제 2 메인 디코딩 신호를 생성하는 제 2 메인 워드라인 디코딩 수단; 및
    상기 제 1 메인 디코딩 신호와 제 2 메인 디코딩 신호를 디코딩하여 상기 제 1 및 제 2 메인 워드라인 인에이블 신호를 생성하는 메인 워드라인 인에이블 신호 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 메인 워드라인 디코딩 수단은,
    로우 어드레스 인에이블 신호에 응답하여 상기 복수 개의 로우 어드레스 중 일부를 디코딩하여 제 1 디코딩 신호를 생성하는 제 1 디코딩부;
    데이터 저장 테스트 신호와 상기 제 1 디코딩 신호를 조합하여 제 1 조합 신호를 생성하는 제 1 조합부; 및
    상기 데이터 저장 테스트 신호에 응답하여 상기 제 1 조합 신호를 지연시켜 상기 제 1 메인 디코딩 신호를 생성하는 제 1 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 2 메인 워드라인 디코딩 수단은,
    상기 로우 어드레스 인에이블 신호에 응답하여 상기 복수 개의 로우 어드레스 중 상기 제 1 메인 워드라인 디코딩 수단에 입력되지 않은 나머지 일부를 디코딩하여 제 2 디코딩 신호를 생성하는 제 2 디코딩부;
    상기 데이터 저장 테스트 신호와 상기 제 2 디코딩 신호를 조합하여 제 2 조합 신호를 생성하는 제 2 조합부; 및
    상기 데이터 저장 테스트 신호에 응답하여 상기 제 2 조합 신호를 지연시켜 상기 제 2 메인 디코딩 신호를 생성하는 제 2 지연부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 지연부와 상기 제 2 지연부 각각은, 상기 데이터 저장 테스트 신호의 인에이블시와 디스에이블시에 각각 다른 지연값을 갖도록 구성되며, 상기 데이터 저장 테스트 신호가 인에이블 되는 경우, 상기 제 1 지연부와 상기 제 2 지연부는 서로 다른 지연값을 갖도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 데이터 저장 테스트시, 상기 제 1 메인 워드라인은 상기 제 2 메인 워드라인과 다른 타이밍에 활성화되기 시작하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 로우 어드레스를 디코딩하여 데이터 저장 테스트 신호에 의해 서로 다른 인에이블 타이밍을 갖는 복수 개의 메인 디코딩 신호를 생성하는 메인 워드라인 디코딩 수단; 및
    상기 복수 개의 메인 디코딩 신호를 입력 받아 복수 개의 메인 워드라인 인에이블 신호를 생성하는 메인 워드라인 인에이블 신호 생성 수단;
    을 포함하는 로우 어드레스 디코더.
  15. 제 14 항에 있어서,
    상기 메인 워드라인 디코딩 수단은,
    로우 어드레스 인에이블 신호에 응답하여 상기 로우 어드레스를 디코딩하여 복수 개의 디코딩 신호를 생성하는 디코딩부;
    상기 데이터 저장 테스트 신호와 상기 복수 개의 디코딩 신호를 조합하여 복수 개의 조합 신호를 생성하는 조합부; 및
    상기 데이터 저장 테스트 신호에 응답하여 상기 복수 개의 조합 신호를 지연시켜 상기 복수 개의 메인 디코딩 신호를 생성하는 지연부;
    를 포함하는 것을 특징으로 하는 로우 어드레스 디코더.
  16. 제 15 항에 있어서,
    상기 지연부는, 상기 데이터 저장 테스트 신호가 디스에이블 되면 상기 복수 개의 조합 신호에 모두 같은 지연 시간을 부여하고, 상기 데이터 저장 테스트 신호가 인에이블 되면 상기 복수 개의 조합 신호에 각각 서로 다른 지연 시간을 부여하도록 구성됨을 특징으로 하는 로우 어드레스 디코더.
  17. 제 14 항에 있어서,
    상기 메인 워드라인 인에이블 신호 생성 수단은, 상기 복수 개의 메인 디코딩 신호에 응답하여 소정 개수씩 시간차를 두고 인에이블 되는 상기 복수 개의 메인 워드라인 인에이블 신호를 생성하도록 구성됨을 특징으로 하는 로우 어드레스 디코더.
  18. 제 14 항에 있어서,
    상기 데이터 저장 테스트 신호에 응답하여 상기 로우 어드레스를 디코딩하여 복수 개의 서브 디코딩 신호를 생성하는 서브 워드라인 디코딩 수단; 및
    상기 복수 개의 서브 디코딩 신호를 디코딩하여 복수 개의 서브 워드라인 인에이블 신호를 생성하는 서브 워드라인 인에이블 신호 생성 수단;
    을 추가로 포함하는 로우 어드레스 디코더.
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