KR20040054362A - 반도체 메모리 장치의 서브-워드 라인 드라이버를제어하는 제어회로 및 그 방법 - Google Patents

반도체 메모리 장치의 서브-워드 라인 드라이버를제어하는 제어회로 및 그 방법 Download PDF

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Abstract

서브-워드라인 드라이버의 제어회로는 제1 로우 디코더, 제2 로우 디코더 및 제어신호 발생회로를 구비한다. 제1 로우 디코더는 제1 인에이블 신호에 응답하여, 제1 및 제2 로우 어드레스들을 제외한 로우 어드레스들을 디코딩하고 제1 디코딩 로우 어드레스들을 발생한다. 제2 로우 디코더는 제1 인에이블 신호가 활성화된 후 소정의 지연시간이 경과한 뒤에 활성화되는 제2 인에이블 신호에 응답하여, 제1 및 제2 로우 어드레스들을 디코딩하고 제2 디코딩 로우 어드레스들을 발생한다. 제어신호 발생회로는 제1 및 제2 디코딩 로우 어드레스들을 근거로 하여 반도체 메모리 장치의 메모리 블락을 선택하는 블락선택신호를 발생하고, 제1 및 제2 디코딩 로우 어드레스들과 블락선택신호를 근거로 하여 선택된 메모리 블락에 대응하는 메인 워드라인을 구동하는 메인 워드라인 구동신호를 발생하며, 지연시간이 경과한 후, 제1 및 제2 디코딩 로우 어드레스들과 블락선택신호를 근거로 하여 메인 워드라인에 대응하는 서브-워드라인을 구동하는 서브-워드라인 구동신호를 발생한다. 상기 제어회로는 충분한 셀프 부스팅 마진을 가지는 서브-워드라인 구동신호의 발생과 관련된 어드레스들을 별도로 디코딩하여 전체 메모리 블락들에 대응하는 서브-워드 라인들을 안정적으로 구동시킬 수 있다.

Description

반도체 메모리 장치의 서브-워드 라인 드라이버를 제어하는 제어회로 및 그 방법{Circuit for controlling sub-word line driver of semiconductor memory device and method for the same}
본 발명은 반도체 메모리 장치의 서브-워드 라인 드라이버에 관한 것으로, 보다 상세하게는, 반도체 메모리 장치의 서브-워드 라인 드라이버를 제어하는 제어회로 및 그 방법에 관한 것이다.
반도체 메모리 장치가 고집적화되면서 워드라인과 워드라인의 콘택(contact) 및 라인 피치(line pitch)가 디자인 룰(design rule)의 한계로 부각되면서 고집적화에 유리한 서브-워드라인 드라이버(Sub-Word line Driver:SWD) 구조를 채용하게 되었고, 이는 워드라인 구조를 메인 워드라인(main word line)과 서브-워드라인(sub-word line)으로 구성되게 한다.
반도체 메모리 장치(예를 들어, 디램(DRAM))에 제공되는 여러 가지 구성 요소들 중 데이터를 저장하는 구성 요소는 메모리 셀의 셀 커패시터이 다. 상기 셀 커패시터에 데이터를 쓰거나 읽는 일련의 동작은 셀 커패시터의 일측 단자에 연결된 셀 트랜지스터를 통해 제어된다. 상기 셀 트랜지스터의 게이트는 대응하는 워드라인에 연결되며, 셀 트랜지스터는 워드라인 상의 전위에 따라 턴-온/턴-오프(turn-on/turn-off) 된다. 워드라인은 셀 데이터를 충분히 전달할 수 있을 정도로 셀 트랜지스터를 턴-온 상태로 두기 위해, 전원 전압(VCC) 이상의 전압 레벨을 갖는 승압 전압(VPP, 예를 들어, 4(V))이 인가된다. 이러한 승압 전압(VPP)을 생성하기 위해서 엔모스(NMOS) 타입의 서브-워드라인 드라이버를 사용하는 경우, 서브-워드라인 드라이버 자체의 셀프 부스팅(self boosting) 동작을 통해 서브-워드라인에 승압 전압(VPP)이 인가된다.
도 1은 종래의 반도체 메모리 장치의 서브-워드라인 드라이버를 나타내는 회로도이다. 도 1을 참조하면, 서브-워드라인 드라이버(100)는 제어신호들(NWE, PXi, PXiD, PXiB)에 응답하여 서브-워드라인(SWL)을 구동하며, 엔모스 트랜지터들(NMOS transistors, M1, M2, M3, M4)을 포함한다. 상기 제어신호들 중 메인 워드라인 구동신호(NWE)는 반도체 메모리 장치에 포함된 메인 워드라인을 구동하는 신호이고, 상기 제어신호들 중 서브-워드라인 구동신호(PXi)는 상기 메인 워드라인에 대응하는 서브-워드라인(SWL)을 구동하는 신호이다. 그리고, 제어신호(PXiD)는 서브-워드라인 구동신호(PXi)를 소정의 시간 만큼 지연한 신호이고, 제어신호(PXiB)는 서브-워드라인 구동신호(PXi)의 상보 신호(complementary signal)이다.
상기 셀프 부스팅 동작은 엔모스 트랜지스터(M2)의 소스(source)와 드레인(drain)간의 오버랩 커패시턴스(overlap capacitance)를 이용하여 수행된다.
도 2는 도 1의 서브-워드라인 드라이버를 제어하는 종래의 제어회로를 개략적으로 나타내는 블락 다이어그램이다. 도 2를 참조하면, 제어회로(200)는 로우 디코더(210), 블락선택신호 발생회로(220), 메인 워드라인 구동신호 발생 회로(230) 및 서브-워드라인 구동신호 발생회로(240)를 포함한다. 도 1 및 도 2에 도시된 서브-워드라인 드라이버(100) 및 제어회로(200)의 동작은 도 3의 타이밍 다이어그램을 참조하여 아래에서 설명된다.
도 3은 도 1의 서브-워드라인 드라이버 및 도 2의 제어회로의 동작을 나타내는 타이밍 다이어그램이다.
인에이블 신호(PDRAE)가 소정의 시간 구간 동안 하이 레벨로서 활성화되면, 도 2에 도시된 로우 디코더(210)는 로우 어드레스들(RA0 ~ RA10)을디코딩(decoding)하여 디코딩 로우 어드레스들(DRA0 ~ DRA10)을 발생한다. 상기 로우 어드레스들(RA0 ~ RA10) 중 제1 및 제2 로우 어드레스들(RA0, RA1)은 상기 서브-워드라인 구동신호(PXi)의 발생과 관련된 어드레스들이고, 상기 로우 어드레스들(RA0 ~ RA10) 중 제3 내지 제7 로우 어드레스들(RA2 ~ RA6)은 상기 메인 워드라인 구동신호(NWE)의 발생과 관련된 어드레스들이다. 그리고, 상기 로우 어드레스들(RA0 ~ RA10) 중 제8 내지 11 로우 어드레스들(RA7 ~ RA 10)은 반도체 메모리 장치에 포함된 메모리 블락을 선택하는 블락선택신호(BLSi)의 발생과 관련된 어드레스들이다.
도 2에 도시된 블락선택신호 발생회로(220)는 디코딩 로우 어드레스들(DRA0 ~ DRA10)에 응답하여, 상기 블락선택신호(BLSi)를 하이 레벨로서 활성화시킨다.
도 2에 도시된 메인 워드라인 구동신호 발생회로(230)는 상기 하이 레벨로 활성화된 블락선택신호(BLSi) 및 디코딩 로우 어드레스들(DRA0 ~ DRA10)에 응답하여, 메인 워드라인 구동신호(NWE)를 승압 전압 레벨(VPP)로서 활성화시킨다. 도 1에 도시된 엔모스 트랜지스터(M1)는 상기 승압 전압 레벨(VPP)로서 활성화된 메인 워드라인 구동신호(NWE)에 응답하여 도 1에 도시된 승압 노드(NODE)의 전압 레벨을 VPP - Vth 만큼 상승시킨다. 여기서, Vth는 엔모스 트랜지스터(M1)의 문턱 전압(threshold voltage)을 나타낸다.
메인 워드라인 구동신호(NWE)가 승압 전압 레벨(VPP)로서 활성화된 후 소정의 지연시간이 경과한 뒤에, 도 2에 도시된 서브-워드라인 구동신호 발생회로(240)는 상기 하이 레벨로 활성화된 블락선택신호(BLSi) 및 디코딩된 로우어드레스들(DRA0 ~ DRA10)에 응답하여, 상기 메인 워드라인에 대응하는 서브-워드 라인(SWL)을 구동하는 서브-워드라인 구동신호(PXi)를 승압 전압 레벨(VPP)로서 활성화시킨다. 즉, 서브-워드라인 구동신호(PXi)는 메인 워드라인 구동신호(NWE)가 승압 전압 레벨(VPP)로서 활성화된 후 셀프 부스팅 마진(Self Boosting Margin, SBM) 뒤에 승압 전압 레벨(VPP)로서 활성화된다. 상기 셀프 부스팅 마진이란 승압 전압 레벨(VPP)로서 활성화되는 메인 워드라인 구동신호 및 서브-워드라인 구동신호(NWE, PXi) 사이의 시간 간격을 의미한다. 만약, 상기 셀프 부스팅 마진이 충분히 확보되지 않으면, 도 1에 도시된 승압 노드(NODE)의 셀프 부스팅이 적절히 수행되지 못해, 도 1에 도시된 엔모스 트랜지스터(M2)가 충분히 턴-온되지 못한다. 그 결과로서, 서브-워드 라인(SWL)의 전압 레벨은 승압 전압(VPP) 보다 낮게 설정된다.
도 1에 도시된 엔모스 트랜지스터(M2)는 상기 승압 전압 레벨(VPP)로서 활성화된 서브-워드라인 구동신호(PXi)에 응답하여, 승압 노드(NODE)의 전압 레벨을 VPP - Vth에서 2VPP-Vth로 상승시킨다. 도 1에 도시된 엔모스 트랜지스터(M2)는 상기 2VPP-Vth의 전압 레벨에 응답하여, 승압 전압 레벨(VPP)을 갖는 서브-워드 라인 구동신호(PXi)를 전압 레벨의 하강 없이 서브-워드 라인(SWL)에 공급할 수 있다.
그런데, 종래의 기술에서는 상기 충분한 셀프 부스팅 마진을 확보하기 위한 서브-워드라인 구동신호 발생회로가 반도체 메모리 장치에 포함된 각각의 메모리 블락들 마다 배치되어야 한다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 서브-워드라인 구동신호의 발생과 관련된 로우 어드레스들의 디코딩 시점을 조절하여 전체 메모리 블락들에 대응하는 서브-워드라인들을 구동하는 서브-워드라인 구동신호의 셀프 부스팅 마진을 충분히 확보할 수 있는 서브-워드라인 드라이버의 제어회로 및 그 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 서브-워드 라인 드라이버를 나타내는 회로도이다.
도 2는 도 1의 서브-워드 라인 드라이버를 제어하는 종래의 제어회로를 개략적으로 나타내는 블락 다이어그램이다.
도 3은 도 1의 서브-워드 라인 드라이버 및 도 2의 제어회로의 동작을 나타내는 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 서브-워드 라인 드라이버를 제어하는 제어회로를 나타내는 블락 다이어그램이다.
도 5는 도 4의 제어회로의 동작을 나타내는 타이밍 다이어그램이다.
상기의 기술적 과제를 달성하기 위하여 본 발명에 따른 서브-워드라인 드라이버의 제어회로는 반도체 메모리 장치의 서브-워드라인 드라이버를 제어하는 제어회로에 관한 것이다. 본 발명에 따른 서브-워드라인 드라이버는, 제1 인에이블 신호에 응답하여, 제1 및 제2 로우 어드레스들을 제외한 로우 어드레스들을 디코딩하고 제1 디코딩 로우 어드레스들을 발생하는 제1 로우 디코더; 상기 제1 인에이블 신호가 활성화된 후 소정의 지연시간이 경과한 뒤에 활성화되는 제2 인에이블 신호에 응답하여, 상기 제1 및 제2 로우 어드레스들을 디코딩하고 제2 디코딩 로우 어드레스들을 발생하는 제2 로우 디코더; 및 상기 제1 및 제2 디코딩 로우 어드레스들을 근거로 하여 상기 반도체 메모리 장치의 메모리 블락을 선택하는 블락선택신호를 발생하고, 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호를 근거로 하여 상기 선택된 메모리 블락에 대응하는 메인 워드라인을 구동하는 메인 워드라인 구동신호를 발생하며, 상기 지연시간이 경과한 후, 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호를 근거로 하여 상기 메인 워드라인에 대응하는 서브-워드라인을 구동하는 서브-워드라인 구동신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제어신호 발생회로는 상기 제1 및 제2 디코딩 로우 어드레스들에 응답하여, 상기 블락선택신호를 발생하는 블락선택신호 발생회로; 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호에 응답하여, 상기 메인 워드라인 구동신호를 발생하는 메인 워드라인 구동신호 발생회로; 및 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호에 응답하여, 상기 서브-워드라인 구동신호를 발생하는 서브-워드라인 구동신호 발생회로를 구비한다.
바람직한 실시예에 따르면, 상기 지연시간은 셀프 부스팅 동작이 수행되기 위해 필요한 최소의 셀프 부스팅 마진을 얻기 위한 시간이고, 상기 제1 및 제2 로우 어드레스들은 상기 서브-워드라인 구동신호의 발생에 관련된 어드레스들이다.
상기의 기술적 과제를 달성하기 위하여 본 발명에 따른 서브-워드라인 드라이버의 제어방법은 반도체 메모리 장치의 서브-워드라인 드라이버를 제어하는 제어방법에 관한 것이다. 본 발명에 따른 서브-워드라인 드라이버의 제어방법은, 제1 인에이블 신호에 응답하여, 제1 및 제2 로우 어드레스들을 제외한 로우 어드레스들을 디코딩하고 제1 디코딩 로우 어드레스들을 발생하는 단계; 상기 제1 인에이블 신호가 활성화된 후 소정의 지연시간이 경과한 뒤에 활성화되는 제2 인에이블 신호에 응답하여, 상기 제1 및 제2 로우 어드레스들을 디코딩하고 제2 디코딩 로우 어드레스들을 발생하는 단계; 상기 제1 및 제2 디코딩 로우 어드레스들에 응답하여, 상기 반도체 메모리 장치의 메모리 블락을 선택하는 블락선택신호를 발생하는 단계; 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호에 응답하여, 상기 선택된 메모리 블락에 대응하는 메인 워드라인을 구동하는 메인 워드라인 구동신호를 발생하는 단계; 및 상기 지연시간이 경과한 후, 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호에 응답하여 상기 메인 워드라인에 대응하는 서브-워드라인을 구동하는 서브-워드라인 구동신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 지연시간은 셀프 부스팅 동작이 수행되기 위해 필요한 최소의 셀프 부스팅 마진을 얻기 위한 시간이고, 상기 제1 및 제2 로우 어드레스들은 상기 서브-워드라인 구동신호의 발생에 관련된 어드레스들이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 서브-워드 라인 드라이버를 제어하는 제어회로를 나타내는 블락 다이어그램이다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 제어회로(400)는 제1 로우 디코더(410), 제2 로우 디코더(420) 및 제어신호 발생회로(460)를 구비한다. 제어신호 발생회로(460)는 블락선택신호 발생회로(430), 메인 워드라인 구동신호 발생회로(440) 및 서브-워드라인 구동신호 발생회로(450)를 포함한다. 반도체 메모리 장치에 포함된 메인 워드라인을 구동하는 메인 워드라인 구동신호(NWE) 및 상기 메인 워드라인에 대응하는 서브-워드라인을 구동하는 서브-워드라인 구동신호(PXi)는 도 1에 도시된 서브-워드라인 드라이버(100)에 인가된다.
제1 로우 디코더(410)는 제1 인에이블 신호(PDRAE1)에 응답하여, 제1 및 제2 로우 어드레스들(RA0, RA1)을 제외한 제1 로우 어드레스들(RA2 ~ RA10)을 디코딩하여 제1 디코딩 로우 어드레스들(DRA2 ~ DRA10)을 발생한다. 상기 로우 어드레스들(RA0 ~ RA10) 중 제1 및 제2 로우 어드레스들(RA0, RA1)은 상기 서브-워드라인 구동신호(PXi)의 발생과 관련된 어드레스들이고, 상기 로우 어드레스들(RA0 ~ RA10) 중 제3 내지 제7 로우 어드레스들(RA2 ~ RA6)은 상기 메인 워드라인 구동신호(NWE)의 발생과 관련된 어드레스들이다. 그리고, 상기 로우 어드레스들(RA0 ~ RA10) 중 제8 내지 11 로우 어드레스들(RA7 ~ RA 10)은 반도체 메모리 장치에 포함된 메모리 블락을 선택하는 블락 선택 신호(BLSi)의 발생과 관련된 어드레스들이다.
제2 로우 디코더(420)는 제2 인에이블 신호(PDRAE2)의 활성화에 응답하여, 제1 및 제2 로우 어드레스들(RA0, RA1)을 디코딩하여 제2 디코딩 로우 어드레스들(DRA0, DRA1)을 발생한다. 상기 제2 인에이블 신호(PDRAE2)는 상기 제1 인에이블 신호(PDRAE)가 활성화된 후 충분한 셀프 부스팅 마진(self boosting margin)이 경과한 뒤에 활성화되도록 설정된다. 상기 충분한 셀프 부스팅 마진이란 셀프 부스팅 동작이 수행되기 위해 필요한 최소 지연시간 이상의 시간간격을 의미한다.
블락선택신호 발생회로(430)는 디코딩 로우 어드레스들(DRA0 ~ DRA10)에 응답하여, 반도체 메모리 장치에 포함된 메모리 블락을 선택하는 블락선택신호(BLSi)를 발생한다.
메인 워드라인 구동신호 발생회로(440)는 디코딩 로우 어드레스들(DRA0 ~ DRA10) 및 블락선택신호(BLSi)에 응답하여, 상기 선택된 메모리 블락에 대응하는 메인 워드라인을 구동하는 메인 워드라인 구동신호(NWE)를 발생한다.
서브-워드라인 구동신호 발생회로(450)는 디코딩 로우 어드레스들(DRA0 ~ DRA10) 및 블락선택신호(BLSi)에 응답하여, 상기 워드라인에 대응하는 서브-워드라인을 구동하는 서브-워드라인 구동신호(PXi)를 발생한다. 즉, 서브-워드라인 구동신호(PXi)의 발생과 관련된 제2 디코딩 로우 어드레스들(DRA0, DRA1)이 상기 충분한 셀프 부스팅 마진 이후에 발생되므로, 서브-워드라인 구동신호 발생회로(450)는 상기 충분한 셀프 부스팅 마진이 경과한 뒤에 서브-워드라인 구동신호(PXi)를 발생한다.
본 발명의 일 실시예에 따른 서브-워드라인 드라이버의 제어회로(400)는 서브-워드라인 구동신호(PXi)의 발생과 관련된 제1 및 제2 로우 어드레스들(RA0, RA1)만을 상기 충분한 셀프 부스팅 마진을 갖도록 별도로 디코딩함으써, 반도체 메모리 장치의 메모리 블락들 각각에 대응하고, 셀프 부스팅 마진을 가지는 서브-워드라인 구동신호를 각각 발생하는 다수개의 서브-워드라인 구동신호 발생회로들을 포함할 필요가 없다. 즉, 본 발명에 따른 서브-워드라인 드라이버의 제어회로(400)는 서브-워드라인 구동신호(PXi)의 발생과 관련된 제1 및 제2 로우어드레스들(RA0, RA1)만을 상기 충분한 셀프 부스팅 마진을 갖도록 별도로 디코딩하는 제2 로우 디코더(420)를 포함함으로써, 전체 메모리 블락들에 대응하는 서브-워드라인들을 안정적으로 구동시킬 수 있다.
도 5는 도 4의 제어회로의 동작을 나타내는 타이밍 다이어그램이다.
제1 인에이블 신호(PDRAE1)가 소정의 시간 구간 동안 하이 레벨로 활성화되면, 제1 및 제2 로우 어드레스들(RA0,RA1)을 제외한 로우 어드레스들(RA2 ~ RA10)은 디코딩되어, 제1 디코딩 로우 어드레스들(DRA2 ~ DRA10)이 발생된다.
그 다음에, 충분한 셀프 부스팅 마진(SBM)을 위한 시간이 경과한 후에, 제2 인에이블 신호(PDRAE2)가 소정의 시간 구간 동안 하이 레벨로 활성화되면, 제1 및 제2 로우 어드레스들(RA0 ~ RA1)이 디코딩되어 제2 디코딩 어드레스들(DRA0, DRA1)이 발생된다. 계속하여, 블락선택신호(BLSi)는 디코딩 로우 어드레스들(DRA0 ~ DRA10)을 근거로 하여 하이 레벨로서 활성화된다.
그 후, 메인 워드라인 구동신호(NWE)는 디코딩 로우 어드레스들(DRAO ~ DRA10) 및 상기 하이 레벨로 활성화된 블락선택신호(BLSi)를 근거로 하여 승압 전압 레벨(VPP)로서 활성화된다. 상기 승압 전압 레벨(VPP)로서 활성화된 메인 워드라인 구동신호(NWE)에 의해 도 1에 도시된 승압 노드(NODE)의 전압 레벨은 VPP - Vth 까지 상승한다. 여기서, Vth는 엔모스 트랜지스터의 문턱 전압(threshold voltage)을 나타낸다.
상기 메인 워드라인 구동신호(NWE)가 승압 전압 레벨(VPP)로서 활성화된 후 충분한 셀프 부스팅 마진(SBM)이 경과한 뒤에, 서브-워드라인 구동신호(PXi)는 디코딩 로우 어드레스들(DRA0 ~ DRA10) 및 상기 하이 레벨로 활성화된 블락선택신호(BLSi)를 근거로 하여 승압 전압 레벨(VPP)로서 활성화된다.
상기 승압 전압 레벨(VPP)로서 활성화된 서브-워드라인 구동신호(PXi)에 의해 도 1에 도시된 승압 노드(NODE)의 전압 레벨은 VPP - Vth 에서 2VPP - Vth로 상승된다. 그러면, 상기 승압 전압 레벨(VPP)로서 활성화된 서브-워드라인 구동신호(PXi)는 전압 레벨의 하강 없이 상기 메인 워드라인에 대응하는 서브-워드라인에 공급된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 서브-워드 라인 드라이버의 제어회로 및 그 방법은 충분한 셀프 부스팅 마진을 가지는 서브-워드라인 구동신호의 발생과 관련된 어드레스들을 별도로 디코딩하여 전체 메모리 블락들에 대응하는 서브-워드 라인들을 안정적으로 구동시킬 수 있다.

Claims (7)

  1. 반도체 메모리 장치의 서브-워드라인 드라이버를 제어하는 제어회로에 있어서,
    제1 인에이블 신호에 응답하여, 제1 및 제2 로우 어드레스들을 제외한 로우 어드레스들을 디코딩하고 제1 디코딩 로우 어드레스들을 발생하는 제1 로우 디코더;
    상기 제1 인에이블 신호가 활성화된 후 소정의 지연시간이 경과한 뒤에 활성화되는 제2 인에이블 신호에 응답하여, 상기 제1 및 제2 로우 어드레스들을 디코딩하고 제2 디코딩 로우 어드레스들을 발생하는 제2 로우 디코더; 및
    상기 제1 및 제2 디코딩 로우 어드레스들을 근거로 하여 상기 반도체 메모리 장치의 메모리 블락을 선택하는 블락선택신호를 발생하고, 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호를 근거로 하여 상기 선택된 메모리 블락에 대응하는 메인 워드라인을 구동하는 메인 워드라인 구동신호를 발생하며, 상기 지연시간이 경과한 후, 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호를 근거로 하여 상기 메인 워드라인에 대응하는 서브-워드라인을 구동하는 서브-워드라인 구동신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 하는 서브-워드라인 드라이버의 제어회로.
  2. 제1항에 있어서, 상기 제어신호 발생회로는
    상기 제1 및 제2 디코딩 로우 어드레스들에 응답하여, 상기 블락선택신호를 발생하는 블락선택신호 발생회로;
    상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호에 응답하여, 상기 메인 워드라인 구동신호를 발생하는 메인 워드라인 구동신호 발생회로; 및
    상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락 선택 신호에 응답하여, 상기 서브-워드라인 구동신호를 발생하는 서브-워드라인 구동신호 발생회로를 구비하는 것을 특징으로 하는 서브-워드라인 드라이버의 제어 회로.
  3. 제2항에 있어서, 상기 지연시간은
    셀프 부스팅 동작이 수행되기 위해 필요한 최소의 셀프 부스팅 마진을 얻기 위한 시간인 것을 특징으로 하는 서브-워드라인 드라이버의 제어 회로.
  4. 제3항에 있어서,
    상기 제1 및 제2 로우 어드레스들은 상기 서브-워드라인 구동신호의 발생에 관련된 어드레스들인 것을 특징으로 하는 서브-워드라인 드라이버의 제어회로.
  5. 반도체 메모리 장치의 서브-워드라인 드라이버를 제어하는 제어방법에 있어서,
    제1 인에이블 신호에 응답하여, 제1 및 제2 로우 어드레스들을 제외한 로우 어드레스들을 디코딩하고 제1 디코딩 로우 어드레스들을 발생하는 단계;
    상기 제1 인에이블 신호가 활성화된 후 소정의 지연시간이 경과한 뒤에 활성화되는 제2 인에이블 신호에 응답하여, 상기 제1 및 제2 로우 어드레스들을 디코딩하고 제2 디코딩 로우 어드레스들을 발생하는 단계;
    상기 제1 및 제2 디코딩 로우 어드레스들에 응답하여, 상기 반도체 메모리장치의 메모리 블락을 선택하는 블락선택신호를 발생하는 단계;
    상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호에 응답하여, 상기 선택된 메모리 블락에 대응하는 메인 워드라인을 구동하는 메인 워드라인 구동신호를 발생하는 단계; 및
    상기 지연시간이 경과한 후, 상기 제1 및 제2 디코딩 로우 어드레스들과 상기 블락선택신호에 응답하여 상기 메인 워드라인에 대응하는 서브-워드라인을 구동하는 서브-워드라인 구동신호를 발생하는 단계를 구비하는 것을 특징으로 하는 서브-워드라인 드라이버의 제어방법.
  6. 제5항에 있어서, 상기 지연시간은
    셀프 부스팅 동작이 수행되기 위해 필요한 최소의 셀프 부스팅 마진을 얻기 위한 시간인 것을 특징으로 하는 서브-워드라인 드라이버의 제어방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 로우 어드레스들은 상기 서브-워드라인 구동신호의 발생에 관련된 어드레스들인 것을 특징으로 하는 서브-워드라인 드라이버의 제어방법.
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