JP4112824B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にワード線駆動回路にワード線駆動電圧を供給するワードドライブ線の電位を二段階でリセットする方式を有する半導体メモリにおけるリセット回路に関するもので、例えばネガティブワード線リセット(Negative WL Reset;NWR) 方式を採用したダイナミック型メモリ(DRAM)に使用されるものである。
【０００２】
【従来の技術】
DRAMにおいては、メモリセルトランジスタのカットオフ電流(Ioff)を低く維持することで消費電流の低減化し、かつ、メモリセルトランジスタの閾値電圧を低くすることで動作の高速化と低電源電圧化への対応を図ることが望まれる。
【０００３】
このような相反する要求を満たすべく、従来は、メモリセルトランジスタのゲート酸化膜厚を高耐圧化かつ薄膜化し、それによるS-factorの改善効果を利用してIoffを維持しつつ低閾値電圧化を実現してきた。
【０００４】
しかし、DRAMの微細化と低電源電圧化が進むにつれ、上記したようなメモリセルトランジスタのIoffの維持と低閾値電圧化という相反する要求を満たすことが困難となってきている。例えばゲート酸化膜への印加電界(Eox) が6MV/cm以上にもなる現状では、従来の手法は限界を迎えている。
【０００５】
これを解決する手法として、NWR 方式が提案されている。NWR 方式では、ワード線のリセット電位を負電位(Vnn) に設定してメモリセルトランジスタのオフ時のゲート・ソース間電圧Vgs を負とし(Vgs＜0)、それによりIoffの維持と低閾値電圧化の両立を実現する。
【０００６】
ここで、ワード線のリセット動作時にVnn 電源線に流れ込む電荷量について考える。電荷量はQ=CVなる式で表されるように、容量と電位差の積で表される。
【０００７】
まず、容量について考えると、ワード線は多数のメモリセルのゲート電極に接続されており、加えてビット線やメモリセルキャパシタなどとのカップリング容量があるので、その容量は大きい。また、ワードドライブ線は複数のロウデコーダで共有されているので、その容量も比較的大きい。
【０００８】
次に、電位差について考えると、ワード線のセット電位はメモリセルに"H" データを書き込むために昇圧電位(Vpp) が使用されることが一般的である。そのためにワード線のリセット時における電位振幅はVpp-Vnn と大きい。従って、ワード線のリセット動作時においてVnn 電源線に流れ込む電荷量は非常に大きく、その結果としてVnn 電源線には比較的短い時間内に大きな電流が流れ込むことになる。
【０００９】
ここで、Vnn は、一般的にはチャージポンプ回路によりチップ内部で生成され、チップ内の必要な場所にメタル配線などからなるVnn 電源線により供給される。このチャージポンプ回路は、一般的には出力インピーダンスが高いので、比較的短い時間内に大きな電流がVnn に流れ込む場合、局所的にVnn 電源線の電位が上昇しまう、いわゆる電源バウンスが発生する。
【００１０】
非活性化状態のワード線の電位はVnn であるので、この電源バウンスによって非活性化ワード線の電位が上昇し、メモリセルに蓄積されている電荷のリークが発生してしまうことがある。
【００１１】
電源バウンスを抑制するためには、多くのVnn 用安定化キャパシタをロウデコーダ近傍に配置することや、電源線配線のRC積の低減の対策（配線材料の低抵抗化、絶縁材料の低誘電率化、電源配線の幅を太くするなど）が考えられる。
【００１２】
しかし、前者はチップ面積が増大することが問題点であり、コア回路内部へのキャパシタ配置は現実的でない。また、後者は配線材料の改良／変更は開発コストと開発期間の増大やチップ面積の増大を招くので、実現は困難であった。また、配線材料の低RC積化が可能であったとしても、Vnn を生成するチャージポンプ回路の能力増大が必要となるという問題点がある。
【００１３】
このような負電位(Vnn) 電源線の電源バウンスを抑え、かつ、負電位発生回路への負担を減らすために、例えば特開2000-36191公報に開示されているように、DRAMのワード線電位を二段階に分割してリセットする方式（いわゆる二段階リセット方式）が提案されている。二段階リセット方式では、ワード線のリセット時においてワード線およびワードドライブ線の電位を初めに接地電位(Vss) に設定し、その後にVnn に設定する。
【００１４】
図５（ａ）は、従来のDRAMにおいてワードドライブ線電位のリセット動作を二段階で行うことによってワード線電位を二段階でリセットする方式を採用したワードドライブ線駆動回路の回路構成とロウデコーダ群との接続関係の一例を示すブロックである。
【００１５】
図５（ａ）中、ワードドライブ線駆動回路(WDRV DRV)41は、メモリセルアレイの単位ブロック（サブアレイ）毎に設けられ、サブアレイを選択指定するためのブロック選択信号BlockSelと、サブアレイの選択行を指定するためのアドレス信号Addr. と、第１のリセット制御信号Reset<0>および第２のリセット制御信号Reset<1>が入力する。
【００１６】
複数のサブロウデコーダ(SRD#0,SRD#1, …,SRD#n)420〜42n は、サブアレイ毎に複数のサブワード線SWL<0>, SWL<1>, …, SWL<n>に対応して設けられており、ワードドライブ線駆動回路41から第１のワードドライブ線wdrv_pを介してワードドライブ電圧が供給されるとともに第２のワードドライブ線wdrv_nを介してワードドライブ線制御信号が供給される。そして、ワードドライブ線駆動回路41とは別のロウアドレス入力をデコードして対応するサブワード線SWL<0>, SWL<1>, …, SWL<n>を選択的に駆動するものである。
【００１７】
遅延回路(Delay)43 は、前記第１のリセット制御信号Reset<0>が入力し、前記第２のリセット制御信号Reset<1>を生成するものである。
【００１８】
図５（ｂ）は、図５（ａ）中の２組のリセット制御信号Reset<0>およびReset<1>のタイミング関係の一例を示す波形図である。
【００１９】
図６は、図５（ａ）中のWDRV DRV41を取り出して示す回路図である。
【００２０】
図６中、51はデコード回路、52はダイナミック型のラッチ回路、53はレベル変換回路、54は第１のワードドライブ線制御回路、55は第２のワードドライブ線制御回路である。Vii は電源電圧（例えば外部電源電圧をDRAM内部で降圧した内部電源電圧）、Vpp は外部電源電圧をDRAM内部で昇圧した昇圧電源電圧、Vnn は負電圧、Vss は接地電位である。
【００２１】
前記第１のワードドライブ線制御回路54は、レベル変換回路53の出力信号により駆動されて線wdrv_pにワードドライブ電圧を出力するワードドライブ線駆動用のPMOSトランジスタP1と、このPMOSトランジスタP1のドレイン（wdrv_pの接続ノード）とVss ノードとの間に直列に接続された２個のNMOSトランジスタN0,N1 と、上記NMOSトランジスタN0のソースとVnn ノードとの間に接続されたNMOSトランジスタN2とを有する。
【００２２】
前記第２のワードドライブ線制御回路55は、ラッチ回路52の出力ノードnode_Aの信号を受けてwdrv_nにワードドライブ線制御信号を出力するものである。
【００２３】
図７は、図６の回路における二段階リセット動作の原理を説明するために第１のワードドライブ線制御回路54の一部、一対のワードドライブ線wdrv_pおよびwdrv_nに接続されるサブロウデコーダSRD 群のうちの１個分のサブロウデコーダSRD およびそれに接続される１本のサブワード線SWL およびメモリセルMC群を取り出して示している。
【００２４】
サブロウデコーダSRD は、wdrv_pにソースが接続され、ドレインがSWL に接続され、ゲートにワード線選択信号MWL が入力するワード線駆動用のPMOSトランジスタ61と、SWL にドレインが接続され、ソースがVnn ノードに接続され、ゲートにMWL が入力するワード線電位プルダウン用のNMOSトランジスタ62と、このNMOSトランジスタ62に並列に接続され、ゲートにwdrv_nからワードドライブ線制御信号が入力するノイズキラー用のNMOSトランジスタ63を有する。
【００２５】
図８は、図７の回路による二段階リセット動作の一例を示す波形図である。
【００２６】
まず、wdrv_pをセットする時には、レベル変換回路53の出力Set が"L" になり、第１のワードドライブ線制御回路54内のPMOSトランジスタP1がオンになり、wdrv_pが"H" になる。この時、リセット用のNMOSトランジスタN1およびN2はオフ状態である。また、この時、wdrv_nは"L" である。
【００２７】
次に、wdrv_pをリセットする時には、まず、レベル変換回路53の出力Set が"H" になり、第１のワードドライブ線制御回路54内のPMOSトランジスタP1がオフになる。
【００２８】
次に、Reset<0>が短時間"H" になり、リセット用のNMOSトランジスタN1が短時間オンになり、wdrv_pの電荷がVss ノードに引き抜かれる。次に、リセット用のNMOSトランジスタN2がオンになり、wdrv_pの電荷がVnn ノードに引き抜かれる。この時、wdrv_nは"H" であり、サブロウデコーダSRD 内のノイズキラー用のNMOSトランジスタ63もオンになり、wdrv_nの電荷がVnn ノードに引き抜かれる。
【００２９】
このような二段階のリセット動作により、ワードドライブ線からVnn に流れ込む電荷量を少なくし、Vnn 電源線バウンスの抑制などを実現している。
【００３０】
このような二段階リセット方式では、前述したようにワードドライブ線のリセット動作を二回実行するので、ワードドライブ線をVss に接続する回路とVnn に接続する回路のそれぞれに制御線が必要となる。この二回目のリセット動作タイミング（つまり、ワードドライブ線をVss との接続からVnn との接続へ切り替えるタイミング）を決定するために、従来は、リセット制御信号を固定時間遅延させる遅延回路(Delay) 43や、ワードドライブ線の電位をモニターしてリセット動作タイミングを決定するタイミング生成回路（図示せず）を複数のワードドライブ線の各リセット回路で共有していた。
【００３１】
しかし、これらの回路は、パターン面積が比較的大きくなるので、レイアウト面積に余裕の少ないメモリコア部における配置上の制約から、ワードドライブ線駆動回路をメモリコア外周部にしか配置せざるを得なかった。これにより、メモリコア外周部から各リセット回路まで配線される各制御線のRC遅延によって各リセット回路間で動作タイミングが異なる場合に各リセット回路毎に動作タイミングを厳密に設定することが困難である。
【００３２】
【発明が解決しようとする課題】
上記したように従来のワードドライブ線電位を二段階でリセットする回路は、メモリチップ上のレイアウト面積が比較的大きくなり、各リセット回路毎に動作タイミングを厳密に設定することが困難であるという問題があった。
【００３３】
本発明は上記の問題点を解決すべくなされたもので、ワードドライブ線駆動回路のチップ内配置位置や各デバイスパラメータのチップ内ばらつきによらず、各ワードドライブ線の二段階リセット動作を遅延なく確実に行うことを可能とした半導体記憶装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のワード線と複数のビット線が交差して配置され、前記ワード線と前記ビット線により選択されるメモリセルが複数配置されたメモリセルアレイと、アドレス信号の一部をデコードし、第１のワードドライブ線および第２のワードドライブ線にワードドライブ電圧を出力するワードドライブ線駆動回路と、前記メモリセルアレイの複数のワード線に対応して設けられ、前記第１のワードドライブ線および第２のワードドライブ線からワードドライブ信号が供給され、前記アドレス信号の一部とは別のアドレス入力をデコードして対応する前記ワード線を選択的に駆動する複数のロウデコーダとを具備し、前記ワードドライブ線駆動回路は、前記アドレス信号の一部をデコードするとともに、前記第１のワードドライブ線のリセット開始タイミングを制御するリセット制御信号を受けてデコード出力をリセットするデコード回路と、前記デコード回路の出力に応じて前記第１のワードドライブ線にワードドライブ電圧を供給し、前記第１のワードドライブ線と第１の電位ノードとの間に接続されて第１の制御信号の活性化により前記第１のワードドライブ線を第１の電位にリセットするための第１のリセット回路および前記第１のワードドライブ線と第２の電位ノードとの間に接続されて第２の制御信号の活性化により前記第１のワードドライブ線を第２の電位にリセットするための第２のリセット回路を有する第１のワードドライブ線制御回路と、前記デコード回路の出力および前記第１のワードドライブ線の電位に基づいて駆動され、前記第２のワードドライブ線に前記ワードドライブ信号を出力する第２のワードドライブ線制御回路と、前記デコード回路の出力および前記第１、第２のワードドライブ線の電位に基づいて前記第１の制御信号の活性状態から前記第２の制御信号の活性状態へ切り替え、前記第１のワードドライブ線の電位を二段階でリセット制御する二段階リセット制御回路とを具備することを特徴とする。
【００３５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３６】
＜第１の実施形態＞
図１（ａ）は、本発明の第１の実施形態に係る階層ワードドライブ線構成（本例では二重ワード線選択方式）およびNWR 方式を採用したDRAMの一部を示すブロック図である。
【００３７】
図１（ａ）中、メモリセルアレイは、サブアレイ(SCA)11 を単位ブロックとして行列状に複数に分割されており、各サブアレイ11は、複数のワード線（図示せず）と複数のビット線（図示せず）が交差して配置され、前記ワード線と前記ビット線により選択されるメモリセル（図示せず）が多数配置されている。
【００３８】
サブアレイ配列における同一列のサブアレイのワード線方向の一端側には主ワードドライブ線駆動回路であるメインロウデコーダ(MRD)12 群が配置されており、各サブアレイ11のワード線方向端にはワード線選択駆動用のサブロウデコーダ(SRD)13 群が配置されている。また、各サブアレイ11のビット線方向の一端側にはそれぞれ相補的なビット線対に接続されたセンスアンプ(S/A)14 群が配置されている。なお、このS/A14 群は、サブアレイ配列内の列方向に隣り合う２つのサブアレイ11で共用されるシェアード方式を採用することが可能である。
【００３９】
15は、S/A14 群の配列の延長方向とMRD12 群の配置領域の延長方向とが交差するメイン交差領域(SMC) である。
【００４０】
16は、各サブアレイ11の近傍で、SRD13 群の配置領域の延長方向とS/A14 群の配置領域の延長方向とが交差するサブ交差領域(SSC) である。
【００４１】
メモリコア内部には、前記SCA11 、SRD13 群の配置領域、S/A14 群の配置領域、SSC16 が二次元的に配置されている。コア内部の図中左側と図中下側に位置するメモリコア外縁部には、前記S/A14 群の外側の領域20a 、前記SSC16 の外側の領域(SAC) 20b 、前記MRD12 群の配置領域、SCM15 、前記SAC20b と前記SCM15 に隣接する領域20c が一次元的に配置されている。前記領域20a にはカラム選択ドライバやセカンダリーセンスアンプなどが配置される。
【００４２】
図１（ｂ）は、図１（ａ）中の一部を取り出して示している。
【００４３】
主ワードドライブ線駆動回路MWDRV DRV は、前記SAC20b に配置され、従ワードドライブ線駆動回路17は各サブアレイ11に対応して前記SSC16 に配置されている。サブアレイ配列における同一列のサブアレイの複数の従ワードドライブ線駆動回路17は同一列の主ワードドライブ線駆動回路MWDRV DRV から主ワードドライブ線18を介して供給される主ワードドライブ線信号が入力する。
【００４４】
この従ワードドライブ線駆動回路17は、主ワードドライブ線信号を含むアドレス信号をデコードしてワードドライブ電圧を出力し、従ワードドライブ線19（第１のワードドライブ線wdrv_pおよびこれと相補な第２のワードドライブ線wdrv_n）を介して対応するサブアレイ11のサブロウデコーダSRD 群（SRD#0,SRD#1,…SRD#n）に供給する。
【００４５】
なお、主ワードドライブ線駆動回路(MWDRV DRV) は、図１（ａ）中のSRD13 群の左側（メモリコア部はSSC16 とS/A14 群とで終端されるものとすれば、正確にはSSC16 の左側）に配置される。
【００４６】
本発明に係る二段階リセット方式は、階層ワードドライブ線構成を採用しないDRAMにも一般的に適用可能であるが、上記したような階層ワードドライブ線構成を採用したDRAMにおいて図１（ｂ）中の従ワードドライブ線駆動回路に適用した場合について以下に説明する。
【００４７】
図２は、本発明に係る二段階リセット方式を採用したワードドライブ線駆動回路の制御入力とSRD 群との接続関係の一例を示すブロック図である。
【００４８】
ワードドライブ線駆動回路17は、アドレス信号の一部（アドレス信号Addr. およびブロック選択信号BlockSel）が入力し、これらの入力をデコードして第１のワードドライブ線wdrv_pにワードドライブ電圧を出力するとともに、上記第１のワードドライブ線wdrv_pとは相補的な第２のワードドライブ線wdrv_nにワードドライブ線制御信号を出力するものである。
【００４９】
また、上記ワードドライブ線駆動回路17は、ワードドライブ線のリセット開始タイミングを制御するリセット制御信号Reset<0>が入力し、この信号Reset<0>が活性化すると、第１のワードドライブ線wdrv_pをリセットするものである。
【００５０】
ここで、本例の階層ワードドライブ線構成を採用したDRAMでは、上記アドレス信号Addr. は前記主ワードドライブ線駆動回路から主ワードドライブ線を介して供給されるワードドライブ線信号に相当する。
【００５１】
一方、サブロウデコーダSRD#0,SRD#1,…,SRD#nは、サブアレイ毎に複数のワード線SWL<0>, SWL<1>, …, SWL<n>に対応して設けられており、ワードドライブ線駆動回路17から第１のワードドライブ線wdrv_pを介してワードドライブ電圧が供給されるとともに第２のワードドライブ線wdrv_nを介してワードドライブ制御信号が供給され、ワードドライブ線駆動回路17に入力するアドレス信号とは別のロウアドレス入力をデコードして対応するワード線SWL<0>, SWL<1>, …, SWL<n>を選択的に駆動するものである。
【００５２】
図３（ａ）は、図２中のワードドライブ線駆動回路17の一例を示す回路図である。
【００５３】
このワードドライブ線駆動回路は、デコード回路(DEC)31 と、ダイナミック型のラッチ回路(LAT)32 と、レベル変換回路(LVLSFT)33と、第１のワードドライブ線制御回路(wdrv_p DRV)34と、第２のワードドライブ線制御回路(wdrv_n DRV)35と、二段階リセット制御回路36とを備えている。図３（ａ）中、Vii は電源電圧（例えば外部電源電圧をDRAM内部で降圧した内部電源電圧）、Vpp は外部電源電圧をDRAM内部で昇圧した昇圧電源電圧、Vnn は負電圧、Vss は接地電位である。
【００５４】
前記DEC31 は、サブアレイを選択指定するブロック選択信号BlockSelおよびサブアレイ内の選択行を指定するアドレス信号Addr. をデコードし、第１のワードドライブ線wdrv_pのリセット開始タイミングを制御するリセット制御信号Reset<0>を受けてデコード出力をリセットするものである。
【００５５】
このDEC31 構成は、Vii ノードとVnn ノードとの間に、１個のPMOSトランジスタおよび３個のNMOSトランジスタが直列に接続されている。そして、上記PMOSトランジスタおよび１個のNMOSトランジスタの各ゲートにはReset<0>が入力し、別の１個のNMOSトランジスタのゲートにはAddr. が入力し、さらに別の１個のNMOSトランジスタのゲートにはBlockSelが入力する。前記PMOSトランジスタと３個のNMOSトランジスタとの直列接続ノードがデコード出力ノードとなる。
【００５６】
前記LAT32 は、DEC31 の出力をラッチし、Reset<0>を受けてラッチ出力ノードnode_Aの電位をリセットするものである。
【００５７】
このLAT32 の構成は、前記デコード出力ノードにインバータ回路IVの入力ノードが接続され、このインバータ回路IVの入力ノードとVii ノードとの間にPMOSトランジスタが接続され、上記インバータ回路IVの入力ノードとVss ノードとの間に２個のNMOSトランジスタが直列に接続されている。上記PMOSトランジスタおよび１個のNMOSトランジスタの各ゲートにはデコード出力ノードの電位が入力し、別の１個のNMOSトランジスタのゲートにはReset<0>が入力する。前記インバータ回路IVの出力ノードがラッチ出力ノードnode_Aとなる。
【００５８】
前記LVLSFT33は、LAT32 の出力ノードnode_Aの電位を受けてワード線駆動用昇圧電源系にレベル変換するものである。
【００５９】
このLVLSFT33の構成は、Vpp ノードとVnn ノードとの間に、１個のPMOSトランジスタおよび２個のNMOSトランジスタが直列に接続されている。上記PMOSトランジスタのゲートは、ゲートにVCC が与えられたNMOSトランジスタを介してラッチ出力ノードnode_Aに接続されており、１個のNMOSトランジスタののゲートはVCC が与えられており、別の１個のNMOSトランジスタのゲートはラッチ出力ノードnode_Aに接続されている。
【００６０】
さらに、Vpp ノードと前記PMOSトランジスタのゲートとの間にPMOSトランジスタが接続されており、このPMOSトランジスタのゲートは前記PMOSトランジスタのドレインに接続されている。そして、前記PMOSトランジスタと２個のNMOSトランジスタとの直列接続ノードがレベル変換出力ノードになる。
【００６１】
前記wdrv_p DRV34は、レベル変換出力ノードの信号により駆動されてwdrv_pにワードドライブ電圧を出力するワードドライブ線駆動用のトランジスタと、第１の制御信号によりwdrv_pを第１の電位（本例ではVss ）にリセットする第１のリセット回路と、第２の制御信号によりwdrv_pを第２の電位（前記第１の電位より低い電位、本例ではVnn ）にリセットする第２のリセット回路を有する。
【００６２】
上記ワードドライブ線駆動用のトランジスタとして、本例では、Vpp ノードにソースが接続され、ゲートにレベル変換出力ノードの信号が入力するPMOSトランジスタP1が用いられており、このPMOSトランジスタP1のドレインにwdrv_pが接続されている。
【００６３】
前記第１のリセット回路は、前記ワードドライブ線駆動用のPMOSトランジスタP1のドレイン（第１のワードドライブ線wdrv_pの接続ノード）とVss ノードとの間にドレイン・ソース間が接続され、ゲートに第１の制御信号が入力するNMOSトランジスタN1からなる。
【００６４】
前記第２のリセット回路は、前記ワードドライブ線駆動用のPMOSトランジスタP1のドレイン（wdrv_pの接続ノード）とVnn ノードとの間にドレイン・ソース間が接続され、ゲートに第２の制御信号が入力するNMOSトランジスタN2からなる。
【００６５】
前記wdrv_n DRV35は、ラッチ出力ノードnode_Aの信号および第１のワードドライブ線wdrv_pの電位を受けてwdrv_nにワードドライブ線制御信号を出力するものである。
【００６６】
このwdrv_n DRV35の構成は、Vii ノードとVnn ノードとの間に、２個のPMOSトランジスタおよび１個のNMOSトランジスタが直列に接続されており、２個のPMOSトランジスタとNMOSトランジスタとの直列接続ノードに第２のワードドライブ線wdrv_nが接続されている。１個のPMOSトランジスタのゲートにはwdrv_pから第１のワードドライブ電圧が入力し、別の１個のPMOSトランジスタとNMOSトランジスタの各ゲートにはラッチ出力ノードnode_Aの信号が入力する。
【００６７】
このような構成により、第２のワードドライブ線wdrv_nは、ラッチ出力ノードnode_Aの出力と第１のワードドライブ線wdrv_pの電位に基づいて駆動されることになる。
【００６８】
前記二段階リセット制御回路（ CTRL ）36は、wdrv_pの電位情報がフィードバック入力し、このwdrv_pの電位情報に基づいて前記第１の制御信号の活性状態から前記第２の制御信号の活性状態へ切り替えて、wdrv_pの電位を二段階でリセット制御するものである。本例では、CTRL36は、ラッチ出力ノードnode_Aの信号およびwdrv_nの信号を受け、自己整合的に二段階でリセット制御する。
【００６９】
このCTRL36には、ラッチ出力ノードnode_Aの信号およびwdrv_nの信号が入力し、その論理和をとって第１の制御信号出力ノードnode_Bに出力する二入力の論理ゲート（本例ではノアゲート）NOR が設けられている。
【００７０】
そして、Vii ノードと第２の制御信号出力ノードnode_Cとの間に、３個のPMOSトランジスタP2,P3,P4が直列に接続されており、ノードnode_CとVnn ノードとの間に２個のNMOSトランジスタN3,N4 が並列に接続されている。
【００７１】
前記３個のPMOSトランジスタのうちの１個のPMOSトランジスタP2のゲートには第１のワードドライブ線wdrv_pの電位が入力し、別の１個のPMOSトランジスタP3のゲートにはラッチ出力ノードnode_Aの信号が入力し、さらに別の１個のPMOSトランジスタP4のゲートには前記ノアゲートNOR の出力信号が入力する。
【００７２】
前記２個のNMOSトランジスタのうちの一方のNMOSトランジスタN3のゲートにはラッチ出力ノードnode_Aの信号が入力し、他方のNMOSトランジスタN4のゲートには前記ノアゲートNOR の出力信号が入力する。
【００７３】
そして、ノアゲートNOR の出力信号（第１の制御信号出力ノードnode_Bの出力信号）が第１のリセット回路のNMOSトランジスタN1のゲートに入力し、第２の制御信号出力ノードnode_Cの出力信号が第２のリセット回路のNMOSトランジスタN2のゲートに入力する。
【００７４】
なお、前記LAT32 中のインバータ回路IVは、動作電源としてVii およびVnn が与えられ、"H" 出力の電位はVii であり、"L" 出力の電位はVnn である。また、前記CTRL36中のノアゲートNOR は、動作電源としてVii およびVss が与えられる場合には、"H" 出力の電位はVii であり、"L" 出力の電位はVss であるが、後述するように動作電源としてVii およびVnn が与えられる場合には、"H" 出力の電位はVii であり、"L" 出力の電位はVnn である。
【００７５】
図３（ｂ）は、図２中のサブロウデコーダSRD#0,SRD#1,…,SRD#nのうちの１個分のサブロウデコーダSRD を取り出して一例を示す回路図である。
【００７６】
サブロウデコーダSRD は、図７中に示したような回路構成を有し、第１のワードドライブ線wdrv_pおよび第２のワードドライブ線wdrv_nに対して接続されているとともに１本のサブワード線SWL を介してメモリセル群に接続されている。
【００７７】
即ち、サブロウデコーダSRD は、wdrv_pにソースが接続され、ドレインがSWLに接続され、ゲートにワード線選択信号MWL が入力するワード線駆動用のPMOSトランジスタ21と、SWL にドレインが接続され、ソースがVnn ノードに接続され、ゲートにMWL が入力するワード線電位プルダウン用のNMOSトランジスタ22と、このNMOSトランジスタ22に並列に接続され、ゲートにwdrv_nからワードドライブ線制御信号が入力するノイズキラー用のNMOSトランジスタ23を有する。
【００７８】
次に、図３（ａ）、（ｂ）の回路の動作について説明する。
【００７９】
第１のワードドライブ線wdrv_pをセットする時には、Reset<0>は"H" となり、Addr. およびBlockSelが共に"H" になることにより、デコード出力は"L" となる。このデコード出力"L" がインバータ回路IVで反転されてラッチ出力ノードnode_Aは"H" となり、LVLSFT33の出力は"L" となり、wdrv_p DRV34内のPMOSトランジスタP1がオンになり、wdrv_pは"H"(=Vpp) になる。このwdrv_pのセット状態"H" の電位はVpp である。
【００８０】
この時、ラッチ出力ノードnode_Aの"H" により、CTRL36内のノアゲートNOR の出力は"L"(=Vss) であり、第１のリセット回路のNMOSトランジスタN1はオフである。また、ラッチ出力ノードnode_Aの"H" により、CTRL36内のNMOSトランジスタN3はオンであり、ノードnode_Cは"L" であり、第２のリセット回路のNMOSトランジスタN2もオフである。
【００８１】
なお、上記したように第１のワードドライブ線wdrv_pがセットされた時には、wdrv_n DRV35において、前記wdrv_pの電位がゲートに与えられるPMOSトランジスタがオフであり、前記ラッチ出力ノードnode_Aの信号"H" がゲートに与えられるNMOSトランジスタはオンであり、wdrv_nは"L" になる。このwdrv_nのリセット状態"L" の電位はVnn であり、後述するwdrv_pのリセット状態"L" の電位Vnn と同じである。
【００８２】
次に、wdrv_pをリセットする時には、Reset<0>が"L" になることで開始される。このReset<0>が"L" になると、DEC31 内のPMOSトランジスタがオンになり、デコード出力は"H" となり、ラッチ出力ノードnode_Aは"L" となり、LVLSFT33の出力は"H" となり、wdrv_p DRV34内のPMOSトランジスタP1がオフになる。
【００８３】
この時、ラッチ出力ノードnode_Aの"L" およびwdrv_nの信号"L" により、CTRL36内のノアゲートNOR の出力は"H" になる。したがって、第１のリセット回路のNMOSトランジスタN1がオンになり、wdrv_pはVss に接続されて第１段階のリセット動作が行われる。
【００８４】
これにより、wdrv_pの電位が低下を開始し、十分に低下すると、この電位がゲートに入力されているwdrv_n DRV35内の１個のPMOSトランジスタがオンになる。この時、ラッチ出力ノードnode_Aは"L" であるので、wdrv_n DRV35内の別の１個のPMOSトランジスタもオンであり、wdrv_nはVii ノードに接続される。
【００８５】
これにより、wdrv_nの電位が上昇を開始し、十分に高くなると、CTRL36内のノアゲートNOR の出力ノードnode_Bは"L" となり、第１のリセット回路のNMOSトランジスタN1がオフになるとともに、CTRL36内のPMOSトランジスタP4がオンになる。 この時、wdrv_pの電位は"L"(=Vss) であるので、CTRL36内のPMOSトランジスタP2もオンであり、ラッチ出力ノードnode_Aは"L" であるのでCTRL36内のPMOSトランジスタP3もオンである。
【００８６】
したがって、前記したようにノアゲートNOR の出力ノードnode_Bが"L" となってCTRL36内のPMOSトランジスタP4がオンになった時、ノードnode_Cが"H"(=Vcc)となり、第２のリセット回路のNMOSトランジスタN2がオンになり、wdrv_pはVnnに接続されて第２段階のリセット動作が行われる。このwdrv_pのリセット状態の電位はVnn である。
【００８７】
この場合、第１段階のリセット動作が解除されてから第２段階のリセット動作が開始するまでに、若干の時間差を持たせているので、第２段階のリセット動作が確実に行われる。即ち、ノアゲートNOR の出力ノードnode_Bが"L" となる（第１のリセット回路のNMOSトランジスタN1を制御する信号が非活性化する）タイミングから、ノードnode_Cが"H" となる（第２のリセット回路のNMOSトランジスタN2を制御する信号が活性化する）タイミングまでの間に、CTRL36内のPMOSトランジスタP4の動作時間（ゲート回路一段分の遅延時間）に相当する時間差を持たせている。
【００８８】
ここで、前記CTRL36内のPMOSトランジスタP2は、wdrv_pの電位が"L" の期間にオンになることによって、ノードnode_Cが"H" となるタイミングをwdrv_pの電位が"L" の期間に規定し、第２段階のリセット動作の誤動作を防止する役割を有するが、このPMOSトランジスタP2は必須のものではなく、省略してもよい。
【００８９】
上記したように第１のワードドライブ線wdrv_pがリセットされた時には、wdrv_n DRV35において、前記wdrv_pの電位がゲートに与えられるPMOSトランジスタがオンであり、前記ラッチ出力ノードnode_Aの信号"L" がゲートに与えられるPMOSトランジスタはオンであり、前記ラッチ出力ノードnode_Aの信号"L" がゲートに与えられるNMOSトランジスタはオフであり、wdrv_nは"H" になる。このwdrv_nのセット状態"H" の電位はVii であり、wdrv_pのセット状態"H" の電位Vpp よりも低い。
【００９０】
このようにwdrv_nのセット電位にVii を使用することにより、wdrv_nの電位振幅はwdrv_pの電位振幅よりも小さくなり、消費電力が低減される。また、wdrv_nのセット電位にVpp を使用しない分だけ、Vpp 生成回路の面積を縮小できるので、チップ面積の削減も可能になる。
【００９１】
また、第２のリセット回路のNMOSトランジスタN2は、そのオフ状態においてそのゲートにVss より低いVnn が印加されるので、カットオフ電流Ioffの問題が生じない。したがって、第２のリセット回路のNMOSトランジスタN2は、第１のリセット回路のNMOSトランジスタN1よりもゲート閾値電圧が低いものを用いることにより、そのオン状態における第２段階のリセット動作をより確実に行うようになる。
【００９２】
また、図４（ａ）に示すように、第１のリセット回路のNMOSトランジスタとしてゲート閾値電圧が低いNMOSトランジスタN1a を用いるようにしてもよい。この場合、図４（ｂ）に示すように、第１のリセット回路のNMOSトランジスタN1a の基板（ウエル）電位は、第２のリセット回路のNMOSトランジスタN2の基板（ウエル）電位と同じようにVnn に設定しておくことが望ましい。このようにすれば、wdrv_pの電位がVpp になるセット状態において、NMOSトランジスタN1によるVppからVss へのリーク電流を低減することができる。また、上記２つのNMOSトランジスタN1a 、N2のウエルを分離しなくてよいので、レイフウト面積を縮小することができる。
【００９３】
また、前記２つのNMOSトランジスタN1a およびN2とも、二段階リセット制御回路CTRLなどの他の回路に使用されているNMOSトランジスタよりもゲート閾値電圧が低いものを用いるようにしてもよい。この場合、ワードドライブ線制御回路wdrv_p DRVおよびwdrv_n DRVに含まれる全てのNMOSトランジスタの基板電位をVnnに設定しておくことが望ましい。その理由は、ワードドライブ線制御回路wdrv_p DRVおよびwdrv_n DRVは、メモリコア内部に複数配置されるが、現実的には全てのウエル電位を分離することは困難であるので、全てのウエル電位をVnn に統一することにより、チップのレイアウト面積の縮小化が可能になる。
【００９４】
このようにNMOSトランジスタN1にゲート閾値電圧が低いものを用いる場合には、図３（ａ）中のCTRL36中のノアゲートNOR に対して、図４（ｃ）中に示すように、動作電源としてVii およびVnn を与えることにより、ノアゲートNOR の"H" 出力をVii 、"L" 出力をVnn にする。
【００９５】
なお、wdrv_pの電位をCTRL36に直接にフィードバックしてもよいが、本例では、wdrv_pの電位をCTRL36に直接にフィードバックしないで、wdrv_pの電位に依存するwdrv_nの信号をフィードバックすることによって、各ワードドライブ線の二段階リセットを一層確実に行うようにしている。
【００９６】
上述したように、本実施形態によれば、ワードドライブ線駆動回路毎に二段階リセット制御回路（タイミング制御回路）を配置し、wdrv_pの電位をCTRL36にフィードバックすることにより、wdrv_pの電位に対する二段目のリセット動作のタイミングを自動的に決定し、自己整合的に二段階リセットを行っている。
【００９７】
したがって、ワードドライブ線駆動回路のチップ内配置位置や各デバイスパラメータのチップ内ばらつきによらず、ワードドライブ線の二段階リセット動作を遅延なく確実に行うことが可能になる。
【００９８】
また、例えば図１に示したような階層ワードドライブ線構成を採用したDRAMにおいて、各サブアレイの近傍でSSC16 に配置される従ワードドライブ線駆動回路に二段階リセット方式を適用することによって、メモリチップ上のレイアウト面積の増大を抑制し、各リセット回路毎に最適な動作タイミングを設定することが可能になる。
【００９９】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、ワードドライブ線駆動回路のチップ内配置位置や各デバイスパラメータのチップ内ばらつきによらず、各ワードドライブ線の電位を自己整合的に確実に二段階リセットを行うことが可能になった。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る階層ワードドライブ線構成およびNWL 方式を採用したDRAMの一部を示すブロック図。
【図２】図１中のワードドライブ線駆動回路に本発明に係る二段階リセット方式を採用した場合の制御入力およびロウデコーダSRD 群との接続関係の一例を示すブロック図。
【図３】図２中のワードドライブ線駆動回路の一例およびサブロウデコーダの１個分を示す回路図。
【図４】図３中の第１のワードドライブ線制御回路(wdrv_p DRV)のリセット回路のNMOSトランジスタの変形例およびノアゲートの変形例を示す回路図。
【図５】従来のDRAMにおいて二段階リセット方式を採用したワードドライブ線駆動回路の回路構成とロウデコーダ群との接続関係の一例を示すブロック図および２組のリセット制御信号Reset<0>とReset<1>のタイミング関係の一例を示す波形図。
【図６】図５中のワードドライブ線駆動回路を取り出して示す回路図。
【図７】図６中の回路の一部に接続されるロウデコーダSRD の１個分およびそれに接続されるワード線SWL およびメモリセルMC群を取り出して示す回路図。
【図８】図７の回路による二段階リセット動作の一例を示す波形図。
【符号の説明】
11…サブアレイ(SCA)
12…メインロウデコーダ（MRD ）
13…サブロウデコーダ(SRD)
14…センスアンプ(S/A)
15…メイン交差領域(SMC)
16…サブ交差領域(SSC)
Addr. …アドレス信号、
BlockSel…ブロック選択信号、
Reset<0>…リセット制御信号、
wdrv_p…第１のワードドライブ線、
wdrv_n…第２のワードドライブ線、
N1…第１のリセット回路のNMOSトランジスタ、
N2…第２のリセット回路のNMOSトランジスタ、
34…第１のワードドライブ線制御回路(wdrv_p DRV)、
35…第２のワードドライブ線制御回路(wdrv_n DRV)、
36…二段階リセット制御回路(CTRL)。
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にワード線駆動回路にワード線駆動電圧を供給するワードドライブ線の電位を二段階でリセットする方式を有する半導体メモリにおけるリセット回路に関するもので、例えばネガティブワード線リセット(Negative WL Reset;NWR) 方式を採用したダイナミック型メモリ(DRAM)に使用されるものである。
【０００２】
【従来の技術】
DRAMにおいては、メモリセルトランジスタのカットオフ電流(Ioff)を低く維持することで消費電流の低減化し、かつ、メモリセルトランジスタの閾値電圧を低くすることで動作の高速化と低電源電圧化への対応を図ることが望まれる。
【０００３】
このような相反する要求を満たすべく、従来は、メモリセルトランジスタのゲート酸化膜厚を高耐圧化かつ薄膜化し、それによるS-factorの改善効果を利用してIoffを維持しつつ低閾値電圧化を実現してきた。
【０００４】
しかし、DRAMの微細化と低電源電圧化が進むにつれ、上記したようなメモリセルトランジスタのIoffの維持と低閾値電圧化という相反する要求を満たすことが困難となってきている。例えばゲート酸化膜への印加電界(Eox) が6MV/cm以上にもなる現状では、従来の手法は限界を迎えている。
【０００５】
これを解決する手法として、NWR 方式が提案されている。NWR 方式では、ワード線のリセット電位を負電位(Vnn) に設定してメモリセルトランジスタのオフ時のゲート・ソース間電圧Vgs を負とし(Vgs＜0)、それによりIoffの維持と低閾値電圧化の両立を実現する。
【０００６】
ここで、ワード線のリセット動作時にVnn 電源線に流れ込む電荷量について考える。電荷量はQ=CVなる式で表されるように、容量と電位差の積で表される。
【０００７】
まず、容量について考えると、ワード線は多数のメモリセルのゲート電極に接続されており、加えてビット線やメモリセルキャパシタなどとのカップリング容量があるので、その容量は大きい。また、ワードドライブ線は複数のロウデコーダで共有されているので、その容量も比較的大きい。
【０００８】
次に、電位差について考えると、ワード線のセット電位はメモリセルに"H" データを書き込むために昇圧電位(Vpp) が使用されることが一般的である。そのためにワード線のリセット時における電位振幅はVpp-Vnn と大きい。従って、ワード線のリセット動作時においてVnn 電源線に流れ込む電荷量は非常に大きく、その結果としてVnn 電源線には比較的短い時間内に大きな電流が流れ込むことになる。
【０００９】
ここで、Vnn は、一般的にはチャージポンプ回路によりチップ内部で生成され、チップ内の必要な場所にメタル配線などからなるVnn 電源線により供給される。このチャージポンプ回路は、一般的には出力インピーダンスが高いので、比較的短い時間内に大きな電流がVnn に流れ込む場合、局所的にVnn 電源線の電位が上昇しまう、いわゆる電源バウンスが発生する。
【００１０】
非活性化状態のワード線の電位はVnn であるので、この電源バウンスによって非活性化ワード線の電位が上昇し、メモリセルに蓄積されている電荷のリークが発生してしまうことがある。
【００１１】
電源バウンスを抑制するためには、多くのVnn 用安定化キャパシタをロウデコーダ近傍に配置することや、電源線配線のRC積の低減の対策（配線材料の低抵抗化、絶縁材料の低誘電率化、電源配線の幅を太くするなど）が考えられる。
【００１２】
しかし、前者はチップ面積が増大することが問題点であり、コア回路内部へのキャパシタ配置は現実的でない。また、後者は配線材料の改良／変更は開発コストと開発期間の増大やチップ面積の増大を招くので、実現は困難であった。また、配線材料の低RC積化が可能であったとしても、Vnn を生成するチャージポンプ回路の能力増大が必要となるという問題点がある。
【００１３】
このような負電位(Vnn) 電源線の電源バウンスを抑え、かつ、負電位発生回路への負担を減らすために、例えば特開2000-36191公報に開示されているように、DRAMのワード線電位を二段階に分割してリセットする方式（いわゆる二段階リセット方式）が提案されている。二段階リセット方式では、ワード線のリセット時においてワード線およびワードドライブ線の電位を初めに接地電位(Vss) に設定し、その後にVnn に設定する。
【００１４】
図５（ａ）は、従来のDRAMにおいてワードドライブ線電位のリセット動作を二段階で行うことによってワード線電位を二段階でリセットする方式を採用したワードドライブ線駆動回路の回路構成とロウデコーダ群との接続関係の一例を示すブロックである。
【００１５】
図５（ａ）中、ワードドライブ線駆動回路(WDRV DRV)41は、メモリセルアレイの単位ブロック（サブアレイ）毎に設けられ、サブアレイを選択指定するためのブロック選択信号BlockSelと、サブアレイの選択行を指定するためのアドレス信号Addr. と、第１のリセット制御信号Reset<0>および第２のリセット制御信号Reset<1>が入力する。
【００１６】
複数のサブロウデコーダ(SRD#0,SRD#1, …,SRD#n)420〜42n は、サブアレイ毎に複数のサブワード線SWL<0>, SWL<1>, …, SWL<n>に対応して設けられており、ワードドライブ線駆動回路41から第１のワードドライブ線wdrv_pを介してワードドライブ電圧が供給されるとともに第２のワードドライブ線wdrv_nを介してワードドライブ線制御信号が供給される。そして、ワードドライブ線駆動回路41とは別のロウアドレス入力をデコードして対応するサブワード線SWL<0>, SWL<1>, …, SWL<n>を選択的に駆動するものである。
【００１７】
遅延回路(Delay)43 は、前記第１のリセット制御信号Reset<0>が入力し、前記第２のリセット制御信号Reset<1>を生成するものである。
【００１８】
図５（ｂ）は、図５（ａ）中の２組のリセット制御信号Reset<0>およびReset<1>のタイミング関係の一例を示す波形図である。
【００１９】
図６は、図５（ａ）中のWDRV DRV41を取り出して示す回路図である。
【００２０】
図６中、51はデコード回路、52はダイナミック型のラッチ回路、53はレベル変換回路、54は第１のワードドライブ線制御回路、55は第２のワードドライブ線制御回路である。Vii は電源電圧（例えば外部電源電圧をDRAM内部で降圧した内部電源電圧）、Vpp は外部電源電圧をDRAM内部で昇圧した昇圧電源電圧、Vnn は負電圧、Vss は接地電位である。
【００２１】
前記第１のワードドライブ線制御回路54は、レベル変換回路53の出力信号により駆動されて線wdrv_pにワードドライブ電圧を出力するワードドライブ線駆動用のPMOSトランジスタP1と、このPMOSトランジスタP1のドレイン（wdrv_pの接続ノード）とVss ノードとの間に直列に接続された２個のNMOSトランジスタN0,N1 と、上記NMOSトランジスタN0のソースとVnn ノードとの間に接続されたNMOSトランジスタN2とを有する。
【００２２】
前記第２のワードドライブ線制御回路55は、ラッチ回路52の出力ノードnode_Aの信号を受けてwdrv_nにワードドライブ線制御信号を出力するものである。
【００２３】
図７は、図６の回路における二段階リセット動作の原理を説明するために第１のワードドライブ線制御回路54の一部、一対のワードドライブ線wdrv_pおよびwdrv_nに接続されるサブロウデコーダSRD 群のうちの１個分のサブロウデコーダSRD およびそれに接続される１本のサブワード線SWL およびメモリセルMC群を取り出して示している。
【００２４】
サブロウデコーダSRD は、wdrv_pにソースが接続され、ドレインがSWL に接続され、ゲートにワード線選択信号MWL が入力するワード線駆動用のPMOSトランジスタ61と、SWL にドレインが接続され、ソースがVnn ノードに接続され、ゲートにMWL が入力するワード線電位プルダウン用のNMOSトランジスタ62と、このNMOSトランジスタ62に並列に接続され、ゲートにwdrv_nからワードドライブ線制御信号が入力するノイズキラー用のNMOSトランジスタ63を有する。
【００２５】
図８は、図７の回路による二段階リセット動作の一例を示す波形図である。
【００２６】
まず、wdrv_pをセットする時には、レベル変換回路53の出力Set が"L" になり、第１のワードドライブ線制御回路54内のPMOSトランジスタP1がオンになり、wdrv_pが"H" になる。この時、リセット用のNMOSトランジスタN1およびN2はオフ状態である。また、この時、wdrv_nは"L" である。
【００２７】
次に、wdrv_pをリセットする時には、まず、レベル変換回路53の出力Set が"H" になり、第１のワードドライブ線制御回路54内のPMOSトランジスタP1がオフになる。
【００２８】
次に、Reset<0>が短時間"H" になり、リセット用のNMOSトランジスタN1が短時間オンになり、wdrv_pの電荷がVss ノードに引き抜かれる。次に、リセット用のNMOSトランジスタN2がオンになり、wdrv_pの電荷がVnn ノードに引き抜かれる。この時、wdrv_nは"H" であり、サブロウデコーダSRD 内のノイズキラー用のNMOSトランジスタ63もオンになり、wdrv_nの電荷がVnn ノードに引き抜かれる。
【００２９】
このような二段階のリセット動作により、ワードドライブ線からVnn に流れ込む電荷量を少なくし、Vnn 電源線バウンスの抑制などを実現している。
【００３０】
このような二段階リセット方式では、前述したようにワードドライブ線のリセット動作を二回実行するので、ワードドライブ線をVss に接続する回路とVnn に接続する回路のそれぞれに制御線が必要となる。この二回目のリセット動作タイミング（つまり、ワードドライブ線をVss との接続からVnn との接続へ切り替えるタイミング）を決定するために、従来は、リセット制御信号を固定時間遅延させる遅延回路(Delay) 43や、ワードドライブ線の電位をモニターしてリセット動作タイミングを決定するタイミング生成回路（図示せず）を複数のワードドライブ線の各リセット回路で共有していた。
【００３１】
しかし、これらの回路は、パターン面積が比較的大きくなるので、レイアウト面積に余裕の少ないメモリコア部における配置上の制約から、ワードドライブ線駆動回路をメモリコア外周部にしか配置せざるを得なかった。これにより、メモリコア外周部から各リセット回路まで配線される各制御線のRC遅延によって各リセット回路間で動作タイミングが異なる場合に各リセット回路毎に動作タイミングを厳密に設定することが困難である。
【００３２】
【発明が解決しようとする課題】
上記したように従来のワードドライブ線電位を二段階でリセットする回路は、メモリチップ上のレイアウト面積が比較的大きくなり、各リセット回路毎に動作タイミングを厳密に設定することが困難であるという問題があった。
【００３３】
本発明は上記の問題点を解決すべくなされたもので、ワードドライブ線駆動回路のチップ内配置位置や各デバイスパラメータのチップ内ばらつきによらず、各ワードドライブ線の二段階リセット動作を遅延なく確実に行うことを可能とした半導体記憶装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のワード線と複数のビット線が交差して配置され、前記ワード線と前記ビット線により選択されるメモリセルが複数配置されたメモリセルアレイと、アドレス信号の一部をデコードし、第１のワードドライブ線および第２のワードドライブ線にワードドライブ電圧を出力するワードドライブ線駆動回路と、前記メモリセルアレイの複数のワード線に対応して設けられ、前記第１のワードドライブ線および第２のワードドライブ線からワードドライブ信号が供給され、前記アドレス信号の一部とは別のアドレス入力をデコードして対応する前記ワード線を選択的に駆動する複数のロウデコーダとを具備し、前記ワードドライブ線駆動回路は、前記アドレス信号の一部をデコードするとともに、前記第１のワードドライブ線のリセット開始タイミングを制御するリセット制御信号を受けてデコード出力をリセットするデコード回路と、前記デコード回路の出力に応じて前記第１のワードドライブ線にワードドライブ電圧を供給し、前記第１のワードドライブ線と第１の電位ノードとの間に接続されて第１の制御信号の活性化により前記第１のワードドライブ線を第１の電位にリセットするための第１のリセット回路および前記第１のワードドライブ線と第２の電位ノードとの間に接続されて第２の制御信号の活性化により前記第１のワードドライブ線を第２の電位にリセットするための第２のリセット回路を有する第１のワードドライブ線制御回路と、前記デコード回路の出力および前記第１のワードドライブ線の電位に基づいて駆動され、前記第２のワードドライブ線に前記ワードドライブ信号を出力する第２のワードドライブ線制御回路と、前記デコード回路の出力および前記第１、第２のワードドライブ線の電位に基づいて前記第１の制御信号の活性状態から前記第２の制御信号の活性状態へ切り替え、前記第１のワードドライブ線の電位を二段階でリセット制御する二段階リセット制御回路とを具備することを特徴とする。
【００３５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３６】
＜第１の実施形態＞
図１（ａ）は、本発明の第１の実施形態に係る階層ワードドライブ線構成（本例では二重ワード線選択方式）およびNWR 方式を採用したDRAMの一部を示すブロック図である。
【００３７】
図１（ａ）中、メモリセルアレイは、サブアレイ(SCA)11 を単位ブロックとして行列状に複数に分割されており、各サブアレイ11は、複数のワード線（図示せず）と複数のビット線（図示せず）が交差して配置され、前記ワード線と前記ビット線により選択されるメモリセル（図示せず）が多数配置されている。
【００３８】
サブアレイ配列における同一列のサブアレイのワード線方向の一端側には主ワードドライブ線駆動回路であるメインロウデコーダ(MRD)12 群が配置されており、各サブアレイ11のワード線方向端にはワード線選択駆動用のサブロウデコーダ(SRD)13 群が配置されている。また、各サブアレイ11のビット線方向の一端側にはそれぞれ相補的なビット線対に接続されたセンスアンプ(S/A)14 群が配置されている。なお、このS/A14 群は、サブアレイ配列内の列方向に隣り合う２つのサブアレイ11で共用されるシェアード方式を採用することが可能である。
【００３９】
15は、S/A14 群の配列の延長方向とMRD12 群の配置領域の延長方向とが交差するメイン交差領域(SMC) である。
【００４０】
16は、各サブアレイ11の近傍で、SRD13 群の配置領域の延長方向とS/A14 群の配置領域の延長方向とが交差するサブ交差領域(SSC) である。
【００４１】
メモリコア内部には、前記SCA11 、SRD13 群の配置領域、S/A14 群の配置領域、SSC16 が二次元的に配置されている。コア内部の図中左側と図中下側に位置するメモリコア外縁部には、前記S/A14 群の外側の領域20a 、前記SSC16 の外側の領域(SAC) 20b 、前記MRD12 群の配置領域、SCM15 、前記SAC20b と前記SCM15 に隣接する領域20c が一次元的に配置されている。前記領域20a にはカラム選択ドライバやセカンダリーセンスアンプなどが配置される。
【００４２】
図１（ｂ）は、図１（ａ）中の一部を取り出して示している。
【００４３】
主ワードドライブ線駆動回路MWDRV DRV は、前記SAC20b に配置され、従ワードドライブ線駆動回路17は各サブアレイ11に対応して前記SSC16 に配置されている。サブアレイ配列における同一列のサブアレイの複数の従ワードドライブ線駆動回路17は同一列の主ワードドライブ線駆動回路MWDRV DRV から主ワードドライブ線18を介して供給される主ワードドライブ線信号が入力する。
【００４４】
この従ワードドライブ線駆動回路17は、主ワードドライブ線信号を含むアドレス信号をデコードしてワードドライブ電圧を出力し、従ワードドライブ線19（第１のワードドライブ線wdrv_pおよびこれと相補な第２のワードドライブ線wdrv_n）を介して対応するサブアレイ11のサブロウデコーダSRD 群（SRD#0,SRD#1,…SRD#n）に供給する。
【００４５】
なお、主ワードドライブ線駆動回路(MWDRV DRV) は、図１（ａ）中のSRD13 群の左側（メモリコア部はSSC16 とS/A14 群とで終端されるものとすれば、正確にはSSC16 の左側）に配置される。
【００４６】
本発明に係る二段階リセット方式は、階層ワードドライブ線構成を採用しないDRAMにも一般的に適用可能であるが、上記したような階層ワードドライブ線構成を採用したDRAMにおいて図１（ｂ）中の従ワードドライブ線駆動回路に適用した場合について以下に説明する。
【００４７】
図２は、本発明に係る二段階リセット方式を採用したワードドライブ線駆動回路の制御入力とSRD 群との接続関係の一例を示すブロック図である。
【００４８】
ワードドライブ線駆動回路17は、アドレス信号の一部（アドレス信号Addr. およびブロック選択信号BlockSel）が入力し、これらの入力をデコードして第１のワードドライブ線wdrv_pにワードドライブ電圧を出力するとともに、上記第１のワードドライブ線wdrv_pとは相補的な第２のワードドライブ線wdrv_nにワードドライブ線制御信号を出力するものである。
【００４９】
また、上記ワードドライブ線駆動回路17は、ワードドライブ線のリセット開始タイミングを制御するリセット制御信号Reset<0>が入力し、この信号Reset<0>が活性化すると、第１のワードドライブ線wdrv_pをリセットするものである。
【００５０】
ここで、本例の階層ワードドライブ線構成を採用したDRAMでは、上記アドレス信号Addr. は前記主ワードドライブ線駆動回路から主ワードドライブ線を介して供給されるワードドライブ線信号に相当する。
【００５１】
一方、サブロウデコーダSRD#0,SRD#1,…,SRD#nは、サブアレイ毎に複数のワード線SWL<0>, SWL<1>, …, SWL<n>に対応して設けられており、ワードドライブ線駆動回路17から第１のワードドライブ線wdrv_pを介してワードドライブ電圧が供給されるとともに第２のワードドライブ線wdrv_nを介してワードドライブ制御信号が供給され、ワードドライブ線駆動回路17に入力するアドレス信号とは別のロウアドレス入力をデコードして対応するワード線SWL<0>, SWL<1>, …, SWL<n>を選択的に駆動するものである。
【００５２】
図３（ａ）は、図２中のワードドライブ線駆動回路17の一例を示す回路図である。
【００５３】
このワードドライブ線駆動回路は、デコード回路(DEC)31 と、ダイナミック型のラッチ回路(LAT)32 と、レベル変換回路(LVLSFT)33と、第１のワードドライブ線制御回路(wdrv_p DRV)34と、第２のワードドライブ線制御回路(wdrv_n DRV)35と、二段階リセット制御回路36とを備えている。図３（ａ）中、Vii は電源電圧（例えば外部電源電圧をDRAM内部で降圧した内部電源電圧）、Vpp は外部電源電圧をDRAM内部で昇圧した昇圧電源電圧、Vnn は負電圧、Vss は接地電位である。
【００５４】
前記DEC31 は、サブアレイを選択指定するブロック選択信号BlockSelおよびサブアレイ内の選択行を指定するアドレス信号Addr. をデコードし、第１のワードドライブ線wdrv_pのリセット開始タイミングを制御するリセット制御信号Reset<0>を受けてデコード出力をリセットするものである。
【００５５】
このDEC31 構成は、Vii ノードとVnn ノードとの間に、１個のPMOSトランジスタおよび３個のNMOSトランジスタが直列に接続されている。そして、上記PMOSトランジスタおよび１個のNMOSトランジスタの各ゲートにはReset<0>が入力し、別の１個のNMOSトランジスタのゲートにはAddr. が入力し、さらに別の１個のNMOSトランジスタのゲートにはBlockSelが入力する。前記PMOSトランジスタと３個のNMOSトランジスタとの直列接続ノードがデコード出力ノードとなる。
【００５６】
前記LAT32 は、DEC31 の出力をラッチし、Reset<0>を受けてラッチ出力ノードnode_Aの電位をリセットするものである。
【００５７】
このLAT32 の構成は、前記デコード出力ノードにインバータ回路IVの入力ノードが接続され、このインバータ回路IVの入力ノードとVii ノードとの間にPMOSトランジスタが接続され、上記インバータ回路IVの入力ノードとVss ノードとの間に２個のNMOSトランジスタが直列に接続されている。上記PMOSトランジスタおよび１個のNMOSトランジスタの各ゲートにはデコード出力ノードの電位が入力し、別の１個のNMOSトランジスタのゲートにはReset<0>が入力する。前記インバータ回路IVの出力ノードがラッチ出力ノードnode_Aとなる。
【００５８】
前記LVLSFT33は、LAT32 の出力ノードnode_Aの電位を受けてワード線駆動用昇圧電源系にレベル変換するものである。
【００５９】
このLVLSFT33の構成は、Vpp ノードとVnn ノードとの間に、１個のPMOSトランジスタおよび２個のNMOSトランジスタが直列に接続されている。上記PMOSトランジスタのゲートは、ゲートにVCC が与えられたNMOSトランジスタを介してラッチ出力ノードnode_Aに接続されており、１個のNMOSトランジスタののゲートはVCC が与えられており、別の１個のNMOSトランジスタのゲートはラッチ出力ノードnode_Aに接続されている。
【００６０】
さらに、Vpp ノードと前記PMOSトランジスタのゲートとの間にPMOSトランジスタが接続されており、このPMOSトランジスタのゲートは前記PMOSトランジスタのドレインに接続されている。そして、前記PMOSトランジスタと２個のNMOSトランジスタとの直列接続ノードがレベル変換出力ノードになる。
【００６１】
前記wdrv_p DRV34は、レベル変換出力ノードの信号により駆動されてwdrv_pにワードドライブ電圧を出力するワードドライブ線駆動用のトランジスタと、第１の制御信号によりwdrv_pを第１の電位（本例ではVss ）にリセットする第１のリセット回路と、第２の制御信号によりwdrv_pを第２の電位（前記第１の電位より低い電位、本例ではVnn ）にリセットする第２のリセット回路を有する。
【００６２】
上記ワードドライブ線駆動用のトランジスタとして、本例では、Vpp ノードにソースが接続され、ゲートにレベル変換出力ノードの信号が入力するPMOSトランジスタP1が用いられており、このPMOSトランジスタP1のドレインにwdrv_pが接続されている。
【００６３】
前記第１のリセット回路は、前記ワードドライブ線駆動用のPMOSトランジスタP1のドレイン（第１のワードドライブ線wdrv_pの接続ノード）とVss ノードとの間にドレイン・ソース間が接続され、ゲートに第１の制御信号が入力するNMOSトランジスタN1からなる。
【００６４】
前記第２のリセット回路は、前記ワードドライブ線駆動用のPMOSトランジスタP1のドレイン（wdrv_pの接続ノード）とVnn ノードとの間にドレイン・ソース間が接続され、ゲートに第２の制御信号が入力するNMOSトランジスタN2からなる。
【００６５】
前記wdrv_n DRV35は、ラッチ出力ノードnode_Aの信号および第１のワードドライブ線wdrv_pの電位を受けてwdrv_nにワードドライブ線制御信号を出力するものである。
【００６６】
このwdrv_n DRV35の構成は、Vii ノードとVnn ノードとの間に、２個のPMOSトランジスタおよび１個のNMOSトランジスタが直列に接続されており、２個のPMOSトランジスタとNMOSトランジスタとの直列接続ノードに第２のワードドライブ線wdrv_nが接続されている。１個のPMOSトランジスタのゲートにはwdrv_pから第１のワードドライブ電圧が入力し、別の１個のPMOSトランジスタとNMOSトランジスタの各ゲートにはラッチ出力ノードnode_Aの信号が入力する。
【００６７】
このような構成により、第２のワードドライブ線wdrv_nは、ラッチ出力ノードnode_Aの出力と第１のワードドライブ線wdrv_pの電位に基づいて駆動されることになる。
【００６８】
前記二段階リセット制御回路（ CTRL ）36は、wdrv_pの電位情報がフィードバック入力し、このwdrv_pの電位情報に基づいて前記第１の制御信号の活性状態から前記第２の制御信号の活性状態へ切り替えて、wdrv_pの電位を二段階でリセット制御するものである。本例では、CTRL36は、ラッチ出力ノードnode_Aの信号およびwdrv_nの信号を受け、自己整合的に二段階でリセット制御する。
【００６９】
このCTRL36には、ラッチ出力ノードnode_Aの信号およびwdrv_nの信号が入力し、その論理和をとって第１の制御信号出力ノードnode_Bに出力する二入力の論理ゲート（本例ではノアゲート）NOR が設けられている。
【００７０】
そして、Vii ノードと第２の制御信号出力ノードnode_Cとの間に、３個のPMOSトランジスタP2,P3,P4が直列に接続されており、ノードnode_CとVnn ノードとの間に２個のNMOSトランジスタN3,N4 が並列に接続されている。
【００７１】
前記３個のPMOSトランジスタのうちの１個のPMOSトランジスタP2のゲートには第１のワードドライブ線wdrv_pの電位が入力し、別の１個のPMOSトランジスタP3のゲートにはラッチ出力ノードnode_Aの信号が入力し、さらに別の１個のPMOSトランジスタP4のゲートには前記ノアゲートNOR の出力信号が入力する。
【００７２】
前記２個のNMOSトランジスタのうちの一方のNMOSトランジスタN3のゲートにはラッチ出力ノードnode_Aの信号が入力し、他方のNMOSトランジスタN4のゲートには前記ノアゲートNOR の出力信号が入力する。
【００７３】
そして、ノアゲートNOR の出力信号（第１の制御信号出力ノードnode_Bの出力信号）が第１のリセット回路のNMOSトランジスタN1のゲートに入力し、第２の制御信号出力ノードnode_Cの出力信号が第２のリセット回路のNMOSトランジスタN2のゲートに入力する。
【００７４】
なお、前記LAT32 中のインバータ回路IVは、動作電源としてVii およびVnn が与えられ、"H" 出力の電位はVii であり、"L" 出力の電位はVnn である。また、前記CTRL36中のノアゲートNOR は、動作電源としてVii およびVss が与えられる場合には、"H" 出力の電位はVii であり、"L" 出力の電位はVss であるが、後述するように動作電源としてVii およびVnn が与えられる場合には、"H" 出力の電位はVii であり、"L" 出力の電位はVnn である。
【００７５】
図３（ｂ）は、図２中のサブロウデコーダSRD#0,SRD#1,…,SRD#nのうちの１個分のサブロウデコーダSRD を取り出して一例を示す回路図である。
【００７６】
サブロウデコーダSRD は、図７中に示したような回路構成を有し、第１のワードドライブ線wdrv_pおよび第２のワードドライブ線wdrv_nに対して接続されているとともに１本のサブワード線SWL を介してメモリセル群に接続されている。
【００７７】
即ち、サブロウデコーダSRD は、wdrv_pにソースが接続され、ドレインがSWLに接続され、ゲートにワード線選択信号MWL が入力するワード線駆動用のPMOSトランジスタ21と、SWL にドレインが接続され、ソースがVnn ノードに接続され、ゲートにMWL が入力するワード線電位プルダウン用のNMOSトランジスタ22と、このNMOSトランジスタ22に並列に接続され、ゲートにwdrv_nからワードドライブ線制御信号が入力するノイズキラー用のNMOSトランジスタ23を有する。
【００７８】
次に、図３（ａ）、（ｂ）の回路の動作について説明する。
【００７９】
第１のワードドライブ線wdrv_pをセットする時には、Reset<0>は"H" となり、Addr. およびBlockSelが共に"H" になることにより、デコード出力は"L" となる。このデコード出力"L" がインバータ回路IVで反転されてラッチ出力ノードnode_Aは"H" となり、LVLSFT33の出力は"L" となり、wdrv_p DRV34内のPMOSトランジスタP1がオンになり、wdrv_pは"H"(=Vpp) になる。このwdrv_pのセット状態"H" の電位はVpp である。
【００８０】
この時、ラッチ出力ノードnode_Aの"H" により、CTRL36内のノアゲートNOR の出力は"L"(=Vss) であり、第１のリセット回路のNMOSトランジスタN1はオフである。また、ラッチ出力ノードnode_Aの"H" により、CTRL36内のNMOSトランジスタN3はオンであり、ノードnode_Cは"L" であり、第２のリセット回路のNMOSトランジスタN2もオフである。
【００８１】
なお、上記したように第１のワードドライブ線wdrv_pがセットされた時には、wdrv_n DRV35において、前記wdrv_pの電位がゲートに与えられるPMOSトランジスタがオフであり、前記ラッチ出力ノードnode_Aの信号"H" がゲートに与えられるNMOSトランジスタはオンであり、wdrv_nは"L" になる。このwdrv_nのリセット状態"L" の電位はVnn であり、後述するwdrv_pのリセット状態"L" の電位Vnn と同じである。
【００８２】
次に、wdrv_pをリセットする時には、Reset<0>が"L" になることで開始される。このReset<0>が"L" になると、DEC31 内のPMOSトランジスタがオンになり、デコード出力は"H" となり、ラッチ出力ノードnode_Aは"L" となり、LVLSFT33の出力は"H" となり、wdrv_p DRV34内のPMOSトランジスタP1がオフになる。
【００８３】
この時、ラッチ出力ノードnode_Aの"L" およびwdrv_nの信号"L" により、CTRL36内のノアゲートNOR の出力は"H" になる。したがって、第１のリセット回路のNMOSトランジスタN1がオンになり、wdrv_pはVss に接続されて第１段階のリセット動作が行われる。
【００８４】
これにより、wdrv_pの電位が低下を開始し、十分に低下すると、この電位がゲートに入力されているwdrv_n DRV35内の１個のPMOSトランジスタがオンになる。この時、ラッチ出力ノードnode_Aは"L" であるので、wdrv_n DRV35内の別の１個のPMOSトランジスタもオンであり、wdrv_nはVii ノードに接続される。
【００８５】
これにより、wdrv_nの電位が上昇を開始し、十分に高くなると、CTRL36内のノアゲートNOR の出力ノードnode_Bは"L" となり、第１のリセット回路のNMOSトランジスタN1がオフになるとともに、CTRL36内のPMOSトランジスタP4がオンになる。 この時、wdrv_pの電位は"L"(=Vss) であるので、CTRL36内のPMOSトランジスタP2もオンであり、ラッチ出力ノードnode_Aは"L" であるのでCTRL36内のPMOSトランジスタP3もオンである。
【００８６】
したがって、前記したようにノアゲートNOR の出力ノードnode_Bが"L" となってCTRL36内のPMOSトランジスタP4がオンになった時、ノードnode_Cが"H"(=Vcc)となり、第２のリセット回路のNMOSトランジスタN2がオンになり、wdrv_pはVnnに接続されて第２段階のリセット動作が行われる。このwdrv_pのリセット状態の電位はVnn である。
【００８７】
この場合、第１段階のリセット動作が解除されてから第２段階のリセット動作が開始するまでに、若干の時間差を持たせているので、第２段階のリセット動作が確実に行われる。即ち、ノアゲートNOR の出力ノードnode_Bが"L" となる（第１のリセット回路のNMOSトランジスタN1を制御する信号が非活性化する）タイミングから、ノードnode_Cが"H" となる（第２のリセット回路のNMOSトランジスタN2を制御する信号が活性化する）タイミングまでの間に、CTRL36内のPMOSトランジスタP4の動作時間（ゲート回路一段分の遅延時間）に相当する時間差を持たせている。
【００８８】
ここで、前記CTRL36内のPMOSトランジスタP2は、wdrv_pの電位が"L" の期間にオンになることによって、ノードnode_Cが"H" となるタイミングをwdrv_pの電位が"L" の期間に規定し、第２段階のリセット動作の誤動作を防止する役割を有するが、このPMOSトランジスタP2は必須のものではなく、省略してもよい。
【００８９】
上記したように第１のワードドライブ線wdrv_pがリセットされた時には、wdrv_n DRV35において、前記wdrv_pの電位がゲートに与えられるPMOSトランジスタがオンであり、前記ラッチ出力ノードnode_Aの信号"L" がゲートに与えられるPMOSトランジスタはオンであり、前記ラッチ出力ノードnode_Aの信号"L" がゲートに与えられるNMOSトランジスタはオフであり、wdrv_nは"H" になる。このwdrv_nのセット状態"H" の電位はVii であり、wdrv_pのセット状態"H" の電位Vpp よりも低い。
【００９０】
このようにwdrv_nのセット電位にVii を使用することにより、wdrv_nの電位振幅はwdrv_pの電位振幅よりも小さくなり、消費電力が低減される。また、wdrv_nのセット電位にVpp を使用しない分だけ、Vpp 生成回路の面積を縮小できるので、チップ面積の削減も可能になる。
【００９１】
また、第２のリセット回路のNMOSトランジスタN2は、そのオフ状態においてそのゲートにVss より低いVnn が印加されるので、カットオフ電流Ioffの問題が生じない。したがって、第２のリセット回路のNMOSトランジスタN2は、第１のリセット回路のNMOSトランジスタN1よりもゲート閾値電圧が低いものを用いることにより、そのオン状態における第２段階のリセット動作をより確実に行うようになる。
【００９２】
また、図４（ａ）に示すように、第１のリセット回路のNMOSトランジスタとしてゲート閾値電圧が低いNMOSトランジスタN1a を用いるようにしてもよい。この場合、図４（ｂ）に示すように、第１のリセット回路のNMOSトランジスタN1a の基板（ウエル）電位は、第２のリセット回路のNMOSトランジスタN2の基板（ウエル）電位と同じようにVnn に設定しておくことが望ましい。このようにすれば、wdrv_pの電位がVpp になるセット状態において、NMOSトランジスタN1によるVppからVss へのリーク電流を低減することができる。また、上記２つのNMOSトランジスタN1a 、N2のウエルを分離しなくてよいので、レイフウト面積を縮小することができる。
【００９３】
また、前記２つのNMOSトランジスタN1a およびN2とも、二段階リセット制御回路CTRLなどの他の回路に使用されているNMOSトランジスタよりもゲート閾値電圧が低いものを用いるようにしてもよい。この場合、ワードドライブ線制御回路wdrv_p DRVおよびwdrv_n DRVに含まれる全てのNMOSトランジスタの基板電位をVnnに設定しておくことが望ましい。その理由は、ワードドライブ線制御回路wdrv_p DRVおよびwdrv_n DRVは、メモリコア内部に複数配置されるが、現実的には全てのウエル電位を分離することは困難であるので、全てのウエル電位をVnn に統一することにより、チップのレイアウト面積の縮小化が可能になる。
【００９４】
このようにNMOSトランジスタN1にゲート閾値電圧が低いものを用いる場合には、図３（ａ）中のCTRL36中のノアゲートNOR に対して、図４（ｃ）中に示すように、動作電源としてVii およびVnn を与えることにより、ノアゲートNOR の"H" 出力をVii 、"L" 出力をVnn にする。
【００９５】
なお、wdrv_pの電位をCTRL36に直接にフィードバックしてもよいが、本例では、wdrv_pの電位をCTRL36に直接にフィードバックしないで、wdrv_pの電位に依存するwdrv_nの信号をフィードバックすることによって、各ワードドライブ線の二段階リセットを一層確実に行うようにしている。
【００９６】
上述したように、本実施形態によれば、ワードドライブ線駆動回路毎に二段階リセット制御回路（タイミング制御回路）を配置し、wdrv_pの電位をCTRL36にフィードバックすることにより、wdrv_pの電位に対する二段目のリセット動作のタイミングを自動的に決定し、自己整合的に二段階リセットを行っている。
【００９７】
したがって、ワードドライブ線駆動回路のチップ内配置位置や各デバイスパラメータのチップ内ばらつきによらず、ワードドライブ線の二段階リセット動作を遅延なく確実に行うことが可能になる。
【００９８】
また、例えば図１に示したような階層ワードドライブ線構成を採用したDRAMにおいて、各サブアレイの近傍でSSC16 に配置される従ワードドライブ線駆動回路に二段階リセット方式を適用することによって、メモリチップ上のレイアウト面積の増大を抑制し、各リセット回路毎に最適な動作タイミングを設定することが可能になる。
【００９９】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、ワードドライブ線駆動回路のチップ内配置位置や各デバイスパラメータのチップ内ばらつきによらず、各ワードドライブ線の電位を自己整合的に確実に二段階リセットを行うことが可能になった。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る階層ワードドライブ線構成およびNWL 方式を採用したDRAMの一部を示すブロック図。
【図２】図１中のワードドライブ線駆動回路に本発明に係る二段階リセット方式を採用した場合の制御入力およびロウデコーダSRD 群との接続関係の一例を示すブロック図。
【図３】図２中のワードドライブ線駆動回路の一例およびサブロウデコーダの１個分を示す回路図。
【図４】図３中の第１のワードドライブ線制御回路(wdrv_p DRV)のリセット回路のNMOSトランジスタの変形例およびノアゲートの変形例を示す回路図。
【図５】従来のDRAMにおいて二段階リセット方式を採用したワードドライブ線駆動回路の回路構成とロウデコーダ群との接続関係の一例を示すブロック図および２組のリセット制御信号Reset<0>とReset<1>のタイミング関係の一例を示す波形図。
【図６】図５中のワードドライブ線駆動回路を取り出して示す回路図。
【図７】図６中の回路の一部に接続されるロウデコーダSRD の１個分およびそれに接続されるワード線SWL およびメモリセルMC群を取り出して示す回路図。
【図８】図７の回路による二段階リセット動作の一例を示す波形図。
【符号の説明】
11…サブアレイ(SCA)
12…メインロウデコーダ（MRD ）
13…サブロウデコーダ(SRD)
14…センスアンプ(S/A)
15…メイン交差領域(SMC)
16…サブ交差領域(SSC)
Addr. …アドレス信号、
BlockSel…ブロック選択信号、
Reset<0>…リセット制御信号、
wdrv_p…第１のワードドライブ線、
wdrv_n…第２のワードドライブ線、
N1…第１のリセット回路のNMOSトランジスタ、
N2…第２のリセット回路のNMOSトランジスタ、
34…第１のワードドライブ線制御回路(wdrv_p DRV)、
35…第２のワードドライブ線制御回路(wdrv_n DRV)、
36…二段階リセット制御回路(CTRL)。
Claims (10)
- 複数のワード線と複数のビット線が交差して配置され、前記ワード線と前記ビット線により選択されるメモリセルが複数配置されたメモリセルアレイと、
アドレス信号の一部をデコードし、第１のワードドライブ線および第２のワードドライブ線にワードドライブ電圧を出力するワードドライブ線駆動回路と、
前記メモリセルアレイの複数のワード線に対応して設けられ、前記第１のワードドライブ線および第２のワードドライブ線からワードドライブ信号が供給され、前記アドレス信号の一部とは別のアドレス入力をデコードして対応する前記ワード線を選択的に駆動する複数のロウデコーダとを具備し、
前記ワードドライブ線駆動回路は、
前記アドレス信号の一部をデコードするとともに、前記第１のワードドライブ線のリセット開始タイミングを制御するリセット制御信号を受けてデコード出力をリセットするデコード回路と、
前記デコード回路の出力に応じて前記第１のワードドライブ線にワードドライブ電圧を供給し、前記第１のワードドライブ線と第１の電位ノードとの間に接続されて第１の制御信号の活性化により前記第１のワードドライブ線を第１の電位にリセットするための第１のリセット回路および前記第１のワードドライブ線と第２の電位ノードとの間に接続されて第２の制御信号の活性化により前記第１のワードドライブ線を第２の電位にリセットするための第２のリセット回路を有する第１のワードドライブ線制御回路と、
前記デコード回路の出力および前記第１のワードドライブ線の電位に基づいて駆動され、前記第２のワードドライブ線に前記ワードドライブ信号を出力する第２のワードドライブ線制御回路と、
前記デコード回路の出力および前記第１、第２のワードドライブ線の電位に基づいて前記第１の制御信号の活性状態から前記第２の制御信号の活性状態へ切り替え、前記第１のワードドライブ線の電位を二段階でリセット制御する二段階リセット制御回路
とを具備することを特徴とする半導体記憶装置。 - 前記デコード回路のデコード出力をダイナミックにラッチし、前記リセット制御信号を受けてラッチ出力をリセットするラッチ回路と、
前記ラッチ回路のラッチ出力を受けてワード線駆動用昇圧電源系にレベル変換するレベル変換回路とをさらに具備することを特徴とする請求項１記載の半導体記憶装置。 - 前記第１の電位ノードの電位よりも前記第２の電位ノードの電位が低いことを特徴とする請求項１記載の半導体記憶装置。
- 前記第２のワードドライブ線のリセット電位は、前記第１のワードドライブ線のリセット電位と同じであって前記第２の電位ノードの電位であり、
前記第２のワードドライブ線のセット電位は、前記第１のワードドライブ線のセット電位より低いことを特徴とする請求項３記載の半導体記憶装置。 - 前記第１の電位ノードは接地電位であり、前記第２の電位ノードは負電位であり、
前記第１のリセット回路は、前記第１のワードドライブ線と接地電位との間にドレイン・ソース間が接続されたNMOSトランジスタからなり、
前記第２のリセット回路は、前記第１のワードドライブ線と負電位との間にドレイン・ソース間が接続されたNMOSトランジスタからなり、
前記第１のリセット回路のNMOSトランジスタの基板電位は、前記第２のリセット回路のNMOSトランジスタの基板電位と同じであって前記負電位であることを特徴とする請求項３記載の半導体記憶装置。 - 前記二段階リセット制御回路は、前記デコード回路の出力および前記第２のワードドライブ線の電位の論理和をとった信号により、前記切り替えのタイミングを制御することを特徴とする請求項４記載の半導体記憶装置。
- 前記二段階リセット制御回路は、
前記デコード回路の出力および前記第２のワードドライブ線の電位が入力し、その論理和を第１の制御信号出力ノードに出力する二入力の論理ゲートと、
内部電源ノードと第２の制御信号出力ノードとの間に直列に接続され、ゲートに前記デコード回路の出力が入力する第１のPMOSトランジスタおよびゲートに前記第１の制御信号出力ノードの出力が入力する第２のPMOSトランジスタと、
前記第２の制御信号出力ノードと負電位ノードとの間に並列に接続され、ゲートに前記デコード回路の出力が入力する第１のNMOSトランジスタおよびゲートに前記第１の制御信号出力ノードの出力が入力する第２のNMOSトランジスタとを具備し、
前記第１の制御信号出力ノードの出力を前記第１のリセット回路のNMOSトランジスタのゲートに入力し、前記第２の制御信号出力ノードの出力を前記第２のリセット回路のNMOSトランジスタのゲートに入力することを特徴とする請求項４記載の半導体記憶装置。 - 前記内部電源ノードと第２の制御信号出力ノードとの間で前記第１および第２のPMOSトランジスタに直列に接続され、ゲートに前記第１のワードドライブ線の電位が入力する第３のPMOSトランジスタをさらに具備することを特徴とする請求項７記載の半導体記憶装置。
- 前記第２のワードドライブ線制御回路は、前記内部電源ノードと前記第２のワードドライブ線との間に直列に接続され、ゲートに前記第１のワードドライブ線の電位が入力する第４のPMOSトランジスタおよびゲートに前記デコード回路の出力が入力する第５のPMOSトランジスタとを具備することを特徴とする請求項４記載の半導体記憶装置。
- 前記メモリセルアレイは複数存在し、複数のメモリセルアレイに対して共通に主ワードドライブ線駆動回路が設けられ、前記ワードドライブ線駆動回路は、前記主ワードドライブ線駆動回路により選択制御され、各メモリセルアレイの近傍に配置された従ワードドライブ線駆動回路として設けられており、
前記複数のロウデコーダは、前記メモリセルアレイのワード線方向端に配置され、
前記従ワードドライブ線駆動回路の前記デコード回路は、前記主ワードドライブ線駆動回路から主ワードドライブ線を介して供給される信号が前記メモリセルアレイ内の選択行を指定するアドレス信号として入力するとともに前記メモリセルアレイを選択指定するブロック選択信号が入力し、これらの入力をデコードすることを特徴とする請求項４記載の半導体記憶装置。
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