KR100695703B1

KR100695703B1 - 반도체 기억 장치

Info

Publication number: KR100695703B1
Application number: KR1020010009284A
Authority: KR
Inventors: 우치다도시야; 하라코타; 후지오카신야
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-02-24
Filing date: 2001-02-23
Publication date: 2007-03-19
Also published as: KR20010085538A; JP3948183B2; US6529439B2; US6614712B2; US20010017813A1; US20030095466A1; JP2001243762A

Abstract

본 발명은 공유 감지 증폭 방식을 채용하여 셀 어레이와 감지 증폭기의 전기적 절단을 도모하는 아이솔레이션 회로를 제어하는 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치에 대하여 소비 전력의 저감화를 꾀할 수 있는 것을 목적으로 한다.

메인 아이솔레이션 신호(MIS1, MIS2)의 고전위측 전위를 외부 전원 전위 (VDD)로 하고, 서브 아이솔레이션 신호(SIS1, SIS2)의 고전위측 전위를 외부 전원 전위 (VDD)를 승압하여 이루어지는 승압 전위(VPP)로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 제1 실시예(제1 발명의 일실시예)의 일부분을 도시한 회로도.

도 2는 본 발명의 제1 실시예가 구비하는 메인 아이솔레이션 신호 발생 회로 및 서브 아이솔레이션 신호 발생 회로의 일구성예를 도시한 회로도.

도 3은 본 발명의 제1 실시예가 구비하는 서브 아이솔레이션 신호 발생 회로의 다른 구성예를 도시한 회로도.

도 4는 본 발명의 제2 실시예(제2 발명의 일실시예)의 코어부의 일부분을 도시한 회로도.

도 5는 본 발명의 제2 실시예의 코어부의 SS 크로스 영역에 배치되어 있는 회로의 구성을 도시한 회로도.

도 6은 제1 종래예의 DRAM의 일부분을 도시한 회로도.

도 7은 제1 종래예의 DRAM의 아이솔레이션 동작을 설명하기 위한 회로도.

도 8은 제2 종래예의 DRAM의 일부분을 도시한 회로도.

도 9는 제2 종래예의 DRAM의 아이솔레이션 동작을 설명하기 위한 회로도.

도 10은 제2 종래예의 DRAM이 구비하는 메인 아이솔레이션 신호 발생 회로 및 서브 아이솔레이션 신호 발생 회로의 구성을 도시한 회로도.

도 11은 제3 종래예의 DRAM의 코어부의 배치도.

도 12는 제3 종래예의 DRAM의 코어부의 일부분을 도시한 회로도.

도 13은 제3 종래예의 DRAM의 코어부의 SS 크로스 영역에 배치되어 있는 회로의 구성을 도시한 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

(도 1)

1∼9 : 셀 어레이

10∼12 : 메인 워드 드라이버

25∼27 : 컬럼 디코더

28∼39 : 감지 증폭부

59∼76 : 아이솔레이션 회로

77∼82 : 로우 블록 선택 신호선

83 : 타이밍 신호선

96∼101 : 컬럼 블록 선택 신호선

138∼155 : 서브 아이솔레이션 신호선

156∼173 : 서브 워드 드라이버

290∼295 : 메인 아이솔레이션 신호 발생 회로

296∼331 : 서브 아이솔레이션 신호 발생 회로

(도 2)

332, 342 : 메인 아이솔레이션 신호 발생 회로

334, 344 : 서브 아이솔레이션 신호 발생 회로

367, 370 : 아이솔레이션 회로

(도 3)

373, 379 : 레벨 변환 회로

(도 4)

224 : 어드레스 신호선

225∼227 : 메인 워드 드라이버

228∼247 : 서브 워드 드라이버

252∼259 : 서브·서브 워드 선택 신호 발생 회로

266, 267 : 비트선 프리차지 신호 발생 회로

387∼390 : 메인·서브 워드 선택 신호 발생 회로

391, 392 : 메인 아이솔레이션 신호 발생 회로

393∼396 : 서브 아이솔레이션 신호 발생 회로

(도 6, 도 7)

1∼9 : 셀 어레이

10∼12 : 메인 워드 드라이버

13∼24 : 서브 워드 드라이버

25∼27 : 컬럼 디코더

28∼39 : 감지 증폭부

40∼45 : 로우 블록 선택 신호선

46 : 타이밍 신호선

47∼52 : 아이솔레이션 신호 발생 회로

53∼58 : 아이솔레이션 신호선

59∼76 : 아이솔레이션 회로

(도 8, 도 9)

1∼9 : 셀 어레이

10∼12 : 메인 워드 드라이버

25∼27 : 컬럼 디코더

28∼39 : 감지 증폭부

77∼82 : 로우 블록 선택 신호선

83 : 타이밍 신호선

84∼89 : 메인 아이솔레이션 신호 발생 회로

90∼95 : 메인 아이솔레이션 신호선

96∼101 : 컬럼 블록 선택 신호선

102∼137 : 서브 아이솔레이션 신호 발생 회로

138∼155 : 서브 아이솔레이션 신호선

156∼173 : 서브 워드 드라이버

(도 12)

224 : 어드레스 신호선

225∼227 : 메인 워드 드라이버

228∼247 : 서브 워드 드라이버

248∼251 : 메인·서브 워드 선택 신호 발생 회로

252∼259 : 서브·서브 워드 선택 신호 발생 회로

260, 261 : 메인 아이솔레이션 신호 발생 회로

262∼265 : 서브 아이솔레이션 신호 발생 회로

266, 267 : 비트선 프리차지 신호 발생 회로

본 발명은, 셀 어레이와 감지 증폭기의 전기적 절단을 도모하는 아이솔레이션 회로를 제어하는 아이솔레이션 신호 발생 회로나, 워드선을 구동하는 워드 드라이버 등을 계층화하여 이루어지는 반도체 기억 장치에 관한 것이다.

제1 종래예··도 6, 도 7

도 6은 제1 종래예의 DRAM (dynamic random access memory)의 일부분을 도시한 회로도이며, 제1 종래예의 DRAM은 인접한 셀 어레이에서 감지 증폭을 공용하는 공유 감지 증폭 방식을 채용하는 동시에, 워드 드라이버를 메인 워드 드라이버와 서브 워드 드라이버로 계층화하여 이루어지는 것이다.

도 6에서 1∼9는 셀 어레이, 10∼12는 메인 워드선의 구동을 행하는 메인 워드 드라이버, 13∼24는 메인 워드 드라이버의 출력 및 서브 워드 선택 신호 발생 회로(도시 생략)로부터 출력되는 서브 워드 선택 신호를 받아, 메모리 셀을 선택하 는 서브 워드선의 구동을 행하는 서브 워드 드라이버이다.

25∼27은 컬럼 어드레스 신호를 디코드하여 컬럼을 선택하는 컬럼 디코더, 28∼39는 비트선의 배선 방향에서 인접한 셀 어레이에 의해 공용되는 감지 증폭부이며, 감지 증폭기 또는 비트선 프리차지 회로를 포함하는 것이다.

40∼45는 로우 블록 선택 신호선, 46은 타이밍 신호선, 47∼52는 로우 블록 선택 신호와 타이밍 신호를 입력하여 비트선의 배선 방향에서 인접한 셀 어레이와 감지 증폭부와의 전기적 접속/절단을 제어하는 아이솔레이션 신호를 발생하는 아이솔레이션 신호 발생 회로이다.

53∼58은 아이솔레이션 신호 발생 회로(47∼52)로부터 출력되는 아이솔레이션 신호를 전송하는 아이솔레이션 신호선, 59∼76은 아이솔레이션 신호에 의해 온, 오프가 제어되는 아이솔레이션 트랜지스터를 스위칭 소자로서 가지며, 비트선의 배선 방향에서 인접한 셀 어레이와 감지 증폭부의 전기적 접속/절단을 행하는 아이솔레이션 회로이다.

이와 같이 구성된 제1 종래예의 DRAM에서는, 판독/기록 동작시 선택된 메인 워드선에 따른 셀 어레이와, 이들 셀 어레이에 대응하여 설치되어 있는 서브 워드 드라이버 및 감지 증폭부가 활성화되는 동시에, 소정의 아이솔레이션 회로의 아이솔레이션 트랜지스터가 오프로 된다.

도 7은 제1 종래예의 DRAM의 아이솔레이션 동작을 설명하기 위한 회로도 이며, 예컨대, 메인 워드 드라이버(11)에 의해 구동되는 메인 워드선이 선택되는 경우에는, 도 7에 도시한 회로 부분에서는 셀 어레이(4∼6), 서브 워드 드라이버(17 ∼20) 및 감지 증폭부(31∼36)가 활성화되어, 아이솔레이션 회로(62∼64, 71∼73)의 아이솔레이션 트랜지스터는 오프로 되고, 아이솔레이션 회로(59∼61, 65∼70, 74∼76)의 아이솔레이션 트랜지스터는 온 상태가 유지된다.

그 결과, 셀 어레이(4)와 감지 증폭부(31, 34), 셀 어레이(5)와 감지 증폭부(32,35), 셀 어레이(6)와 감지 증폭부(33,36)는 전기적으로 접속되고, 셀 어레이(1)와 감지 증폭부(31), 셀 어레이(2)와 감지 증폭부(32), 셀 어레이(3)와 감지 증폭부(33), 셀 어레이(7)와 감지 증폭부(34), 셀 어레이(8)와 감지 증폭부(35) 및 셀 어레이(9)와 감지 증폭부(36)는 전기적으로 절단된다.

제2 종래예··도 8 ∼도 10

도 8은 제2 종래예의 DRAM의 일부분을 도시한 회로도이며, 제2 종래예의 DRAM은 공유 감지 증폭 방식을 채용하는 동시에, 워드 드라이버를 메인 워드 드라이버와 서브 워드 드라이버로 계층화하여, 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화하여 이루어지는 것이다.

도 8에서 77∼82는 로우 블록 선택 신호선, 83은 타이밍 신호선, 84∼89는 로우 블록 선택 신호와 타이밍 신호를 입력하여 메인 아이솔레이션 신호를 발생하는 메인 아이솔레이션 신호 발생 회로, 90∼95는 메인 아이솔레이션 신호 발생 회로(84∼89)로부터 출력되는 메인 아이솔레이션 신호를 전송하는 메인 아이솔레이션 신호선이다.

96∼101은 컬럼 블록 선택 신호선, 102∼137은 메인 아이솔레이션 신호와 컬 럼 블록 선택 신호를 입력하여 서브 아이솔레이션 신호를 발생하는 서브 아이솔레이션 신호 발생 회로, 138∼155는 대응하는 서브 아이솔레이션 신호 발생 회로에서 출력되는 서브 아이솔레이션 신호를 전송하는 서브 아이솔레이션 신호선이다.

156∼173은 서브 워드 드라이버이며, 셀 어레이(1∼9), 메인 워드 드라이버(10∼12), 컬럼 디코더(25∼27), 감지 증폭부(28∼39) 및 아이솔레이션 회로(59∼76)에 대해서는 도 6에 도시한 제1 종래예의 DRAM과 같은 구성으로 되어 있다.

이와 같이 구성된 제2 종래예의 DRAM에서는 판독/기록 동작시 선택된 메모리 셀을 포함하는 셀 어레이와, 이 셀 어레이에 대응하여 설치되어 있는 서브 워드 드라이버 및 감지 증폭부가 활성화되는 동시에, 소정의 아이솔레이션 회로의 아이솔레이션 트랜지스터가 오프로 된다.

도 9는 제2 종래예의 DRAM의 아이솔레이션 동작을 설명하기 위한 회로도 이며, 예컨대, 셀 어레이(5) 내의 메모리 셀이 선택된 경우에는, 도 9에 도시된 회로 부분에서는 셀 어레이(5), 서브 워드 드라이버(164, 165), 서브 아이솔레이션 신호 발생 회로(110, 111, 128, 129) 및 감지 증폭부(32, 35)가 활성화된다.

그 결과, 아이솔레이션 회로(63, 72)의 아이솔레이션 트랜지스터는 오프로 되고, 아이솔레이션 회로(59∼62, 64∼71, 73∼76)의 아이솔레이션 트랜지스터는 온 상태가 유지되어 셀 어레이(5)와 감지 증폭부(32, 35)는 전기적으로 접속되고, 셀 어레이(2)와 감지 증폭부(32) 및 셀 어레이(8)와 감지 증폭부(35)는 전기적으로 절단된다.

도 10은 제2 종래예의 DRAM이 구비하는 메인 아이솔레이션 신호 발생 회로 및 서브 아이솔레이션 신호 발생 회로의 구성을 도시한 회로도이다. 도 10 중, 174는 메인 아이솔레이션 신호 발생 회로이며, 175는 로우 블록 선택 신호(RBS)와 타이밍 신호(TM)를 부정 논리곱 처리하는 NAND 회로, 176은 인버터, 177∼179는 PMOS 트랜지스터, 180∼182는 NMOS 트랜지스터이다.

또한, 183은 서브 아이솔레이션 신호 발생 회로이며, 184∼187는 PMOS 트랜지스터, 188∼191은 NMOS 트랜지스터이다. 또, VPP는 외부로부터 공급되는 전원 전위(VDD)를 승압하여 이루어지는 승압 전위이며, VSS는 접지 전위이다.

제3 종래예··도 11∼도 13

도 11은 제3 종래예의 DRAM의 코어부의 배치도이며, 제3 종래예의 DRAM은 공유 감지 증폭 방식을 채용하는 동시에, 워드 드라이버를 메인 워드 드라이버와 서브 워드 드라이버로 계층화하여 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화하고, 서브 워드 선택 신호 발생 회로(1/4 신호 발생 회로)를 메인·서브 워드 선택 신호 발생 회로(메인 1/4 신호 발생 회로)와 서브·서브 워드 선택 신호(서브 1/4 신호 발생 회로)로 계층화하여 이루어지는 것이다.

도 11에서 192는 코어부, 193∼196는 셀 어레이가 배열된 셀 영역, 197, 198은 메인 워드 드라이버가 배열된 메인 워드 드라이버 영역, 199∼204는 서브 워드 드라이버가 배열된 서브 워드 드라이버 영역, 205∼210은 감지 증폭이 배열된 감지 증폭 영역, 211∼213은 메인·서브 워드 선택 발생 회로 및 메인 아이솔레이션 신 호 발생 회로가 배열된 MS 크로스 영역, 215∼223은 서브·서브 워드 선택 신호 발생 회로, 서브 아이솔레이션 신호 발생 회로 및 비트선 프리차지 신호 발생 회로가 배열된 SS 크로스 영역이다.

도 12는 제3 종래예의 DRAM의 코어부의 일부분을 도시한 회로도이며, 도 12 중, 224는 어드레스 신호선, 225∼227은 메인 워드 드라이버, 228∼247은 서브 워드 드라이버, 248∼251은 메인·서브 워드 선택 신호 발생 회로, 252∼259는 서브· 서브 워드 선택 신호 발생 회로, 260, 261은 메인 아이솔레이션 신호 발생 회로, 262∼265는 서브 아이솔레이션 신호 발생 회로, 266, 267은 비트선 프리차지 신호 발생 회로이다.

화살표가 붙은 파선은 고전위측 전위를 외부로부터 공급받는 전원 전위 (VDD)를 내부에서 강압한 강압 전위(VII)로 하고, 저전위측 전위를 접지 전위(VSS)로 하는 신호를 전송하는 신호선을 나타내며, 화살표가 붙은 실선은 고전위측 전위를 승압 전위 (VPP)로 하고, 저전위측 전위를 접지 전위(VSS)로 하는 신호를 전송하는 신호선을 나타내고 있다.

구체적으로 어드레스 신호선(224)은 고전위측 전위를 강압 전위(VII)로 하는 신호선(화살표가 붙은 파선)이다. 또한, 메인 워드 드라이버(225∼227)의 출력선 인 메인 워드선, 메인·서브 워드 선택 신호 발생 회로(248∼251)의 출력선인 메인·서브 워드 선택 신호선, 서브·서브 워드 선택 신호 발생 회로(252∼259)의 출력선인 서브·서브 워드 선택 신호선, 메인 아이솔레이션 신호 발생 회로(260, 261)의 출력선인 메인 아이솔레이션 신호선, 서브 아이솔레이션 신호 발생 회로(262∼265)의 출력선인 서브 아이솔레이션 신호선 및 비트선 프리차지 신호 발생 회로(266, 267)의 출력선인 비트선 프리차지 신호선은 고전위측 전위를 승압 전위(VPP)로 하는 신호선(화살표가 붙은 실선)이다.

도 13은 제3 종래예의 DRAM의 코어부의 SS 크로스 영역에 배치되어 있는 회로의 구성을 도시하는 회로도이며, 도 13 중, 268, 269는 서브 아이솔레이션 신호 발생 회로이며, 270, 271은 PMOS트랜지스터, 272, 273은 NMOS트랜지스터, 274, 275는 인버터이다.

또한, 276은 비트선 프리차지 신호 발생 회로이며, 277은 NOR회로, 278은 인버터이다. 또한, 279는 서브·서브 워드 선택 신호 발생 회로이며, 280은 PMOS 트랜지스터, 281, 282는 NMOS 트랜지스터, 283∼285는 인버터이다. 또한, 286은 서브 워드 드라이버이며, 287은 PMOS트랜지스터, 288, 289는 NMOS 트랜지스터이다.

도 8에 도시한 제2 종래예의 DRAM은 워드 드라이버를 메인 워드 드라이버와 서브 워드 드라이버로 계층화하는 동시에, 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화하고 있기 때문에 고속화를 꾀할 수 있지만, 메인 아이솔레이션 신호 및 서브 아이솔레이션 신호의 고전위측 전위를 승압 전위(VPP)로 하고 있기 때문에, 소비 전력이 증가한다는 문제점을 갖고 있었다.

도 12(도 11)에 도시한 제3 종래예의 DRAM은 워드 드라이버를 메인 워드 드라이버와 서브 워드 드라이버로 계층화하고, 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화하고, 서브 워드 드라이버를 선택하는 서브 워드 선택 신호 발생 회로를 메인·서브 워드 선택 신호 발생 회로와 서브·서브 워드 선택 신호 발생 회로로 계층화하고 있기 때문에, 한층 더 고속화를 꾀할 수 있지만, 메인·서브 워드 선택 신호 및 서브·서브 워드 선택 신호의 고전위측 전위를 승압 전위(VPP)로 하고 있기 때문에, 소비 전력이 증가한다는 문제점을 갖고 있었다.

본 발명은 이러한 점을 감안하여 셀 어레이와 감지 증폭의 전기적 절단을 도모하는 아이솔레이션 회로를 제어하는 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치에 있어서, 소비 전력의 저감화를 꾀할 수 있도록 한 반도체 기억 장치의 제공을 제1 목적으로 하고, 서브 워드선을 선택하는 서브 워드 선택 신호 발생 회로를 메인·서브 워드 선택 신호 발생 회로와 서브·서브 워드 선택 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치에 있어서, 소비 전력의 저감화를 꾀할 수 있도록 한 반도체 기억 장치의 제공을 제2 목적으로 한다.

본 발명의 제1 발명은, 셀 어레이와 감지 증폭기의 전기적 절단을 도모하는 아이솔레이션 회로를 제어하는 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치로서, 서브 아이솔레이션 신호 발생 회로는 고전위측 전위를 제1 전위로 하는 서브 아이솔레이션 신호를 발생하는 구성으로 이루어지며, 메인 아이솔 레이션 신호 발생 회로는 고전위측 전위를 제1 전위보다도 낮은 제2 전위로 하는 메인 아이솔레이션 신호를 발생하는 구성으로 되어 있다.

본 발명의 제1 발명에 따르면, 메인 아이솔레이션 신호 및 서브 아이솔레이션 신호 중, 서브 아이솔레이션 신호의 고전위측 전위만을 제1 전위로 하고, 메인 아이솔레이션 신호의 고전위측 전위에 대해서는 제1 전위보다도 낮은 제2 전위로 하고 있기 때문에, 고전위측 전위를 제1 전위로 하는 신호선의 개수를 줄일 수 있다.

본 발명의 제2 발명은, 워드선을 구동하는 워드 드라이버를 메인 워드 드라이버와 서브 워드 드라이버로 계층화하는 동시에, 서브 워드선을 선택하는 서브 워드 선택 신호 발생 회로를 메인·서브 워드 선택 신호 발생 회로와 서브·서브 워드 선택 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치로서, 서브·서브 워드 선택 신호 발생 회로는 고전위측 전위를 제1 전위로 하는 서브·서브 워드 선택 신호를 발생하도록 구성되고, 메인·서브 워드 선택 신호 발생 회로는 고전위측 전위를 제1 전위보다도 낮은 제2 전위로 하는 메인·서브 워드 선택 신호를 출력하도록 구성되어 있다.

본 발명의 제2 발명에 따르면, 메인·서브 워드 선택 신호 및 서브·서브 워드 선택 신호 중, 서브·서브 워드 선택 신호의 고전위측 전위만을 제1 전위로 하고, 메인·서브 워드 선택 신호의 고전위측 전위에 대해서는 제1 전위보다도 낮은 제2 전위로 하고 있기 때문에, 고전위측 전위를 제1 전위로 하는 신호선의 개수를 줄일 수 있다.

이하, 도 1∼도 5를 참조하여, 본 발명의 제1 실시예 및 제2 실시예와, 본 발명을 DRAM에 적용한 경우에 관해서 설명한다.

제1 실시예··도 1∼도 3

도 1은 본 발명의 제1 실시예(제1 발명의 일실시예)를 도시한 회로도이며, 도 1에서 290∼295는 도 8에 도시한 메인 아이솔레이션 신호 발생 회로(84∼89)와 회로 구성이 상이한 메인 아이솔레이션 신호 발생 회로, 296∼331은 도 8에 도시한 서브 아이솔레이션 신호 발생 회로(102∼137)와 회로 구성이 다른 서브 아이솔레이션 신호 발생 회로이다.

즉, 본 발명의 제1 실시예는 도 8에 도시한 제2 종래예의 DRAM이 구비하는 메인 아이솔레이션 신호 발생 회로 및 서브 아이솔레이션 신호 발생 회로와 회로 구성이 상이한 메인 아이솔레이션 신호 발생 회로 및 서브 아이솔레이션 신호 발생 회로를 마련하며, 그 밖에 대해서는 도 8에 도시한 제2 종래예의 DRAM과 같은 구성으로 되어 있다.

본 발명의 제1 실시예에서는, 메인 아이솔레이션 신호 발생 회로는 고전위측 전위를 외부 전원 전위(VDD)로 하고, 저전위측 전위를 접지 전위(VSS)로 하는 메인 아이솔레이션 신호를 발생하도록 구성되며, 서브 아이솔레이션 신호 발생 회로는 고전위측 전위를 승압 전위(VPP)로 하고, 저전위측 전위를 접지 전위(VSS)로 하는 서브 아이솔레이션 신호를 발생하도록 구성된다.

도 2는 본 발명의 제1 실시예가 구비하는 메인 아이솔레이션 신호 발생 회로 및 서브 아이솔레이션 신호 발생 회로의 일구성예를 도시한 회로도이다. 도 2에서 332는 로우 블록 선택 신호(RBS1)과 타이밍 신호(TM)를 입력하여 메인 아이솔레이션 신호(MIS1)를 출력하는 메인 아이솔레이션 신호 발생 회로이며, 고전위측 전원 전위를 외부 전원 전위(VDD)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성의 NAND 회로(333)로 구성되어 있다.

334는 메인 아이솔레이션 신호(MIS1)와 컬럼 블록 선택 신호(CBS)를 입력하여 서브 아이솔레이션 신호(SIS1)를 출력하는 서브 아이솔레이션 신호 발생 회로이며, 335는 메인 아이솔레이션 신호(MIS1)와 컬럼 블록 선택 신호(CBS)를 부정 논리합 처리하는 NOR 회로이며, 고전위측 전원 전위를 외부 전원 전위(VDD)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성으로 되어 있다.

336은 NOR 회로(335)의 출력을 레벨 변환하여 서브 아이솔레이션 신호(SIS1)를 출력하는 레벨 변환 회로이며, 337은 NOR 회로(335)의 출력을 반전하는 인버터, 338, 339는 PMOS 트랜지스터, 340, 341은 NMOS 트랜지스터이다. 또, 인버터(337)는 고전위측 전원 전위를 외부 전원 전위(VDD)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성으로 되어 있다. 또한, PMOS 트랜지스터(338, 339)의 소스는 승압 전위(VPP)를 공급하는 VPP 선에 접속되어 있다.

342는 로우 블록 선택 신호(RBS2)와 타이밍 신호(TM)를 입력하여 메인 아이솔레이션 신호(MIS2)를 출력하는 메인 아이솔레이션 신호 발생 회로이며, 고전위측 전원 전위를 외부 전원 전위(VDD)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성의 NAND 회로(343)로 구성되어 있다.

344는 메인 아이솔레이션 신호(MIS2)와 컬럼 블록 선택 신호(CBS)를 입력하 여 서브 아이솔레이션 신호(SIS2)를 출력하는 서브 아이솔레이션 신호 발생 회로이며, 345는 메인 아이솔레이션 신호(MIS2)와 컬럼 블록 선택 신호(CBS)를 부정 논리합 처리하는 NOR 회로이며, 고전위측 전원 전위를 외부 전원 전위(VDD)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성으로 되어 있다.

346은 NOR 회로(345)의 출력을 레벨 변환하여 서브 아이솔레이션 신호(SIS2)를 출력하는 레벨 변환 회로이며, 347은 NOR 회로(345)의 출력을 반전하는 인버터, 348, 349는 PMOS 트랜지스터, 350, 351은 NMOS 트랜지스터이다. 또, 인버터(347)는 고전위측 전원 전위를 외부 전원 전위(VDD)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성으로 되어 있다. 또한, PMOS 트랜지스터(348, 349)의 소스는 승압 전위(VPP)를 공급하는 VPP 선에 접속되어 있다.

352, 353은 셀 어레이, 354는 셀 어레이(352, 353)에 의해 공용되는 감지 증폭부이며, 355∼357은 비트선(BL, /BL)을 프리차지 전위(Vpr)에 프리차지하는 비트선 프리차지 회로를 구성하는 NMOS 트랜지스터이며, PR은 NMOS 트랜지스터(355∼357)의 온, 오프를 제어하는 비트선 프리차지 신호이다.

358은 감지 증폭기이며, 359, 360은 PMOS 트랜지스터, 361, 362는 NMOS 트랜지스터이다. 363은 감지 증폭 구동 신호(PSA)에 의해 온, 오프가 제어되고, 감지 증폭기(358)에 외부 전원 전위(VDD)를 공급하기 위한 PMOS 트랜지스터, 364는 센스 앰프 구동 신호(NSA)에 의해 온, 오프가 제어되고, 감지 증폭기(358)에 접지 전위 (VSS)를 공급하기 위한 NMOS 트랜지스터이다.

365, 366은 컬럼 선택 회로를 구성하는 NMOS 트랜지스터, CL은 NMOS 트랜지 스터(365, 366)의 온, 오프를 제어하는 컬럼 선택 신호이다. 또한, DB, /DB는 데이터 버스이다.

367은 서브 아이솔레이션 신호(SIS1)에 의해 온, 오프가 제어되는 아이솔레이션 트랜지스터를 이루는 NMOS 트랜지스터(368, 369)로 구성되는 아이솔레이션 회로, 370은 서브 아이솔레이션 신호(SIS2)에 의해 온, 오프가 제어되는 아이솔레이션 트랜지스터를 이루는 NMOS 트랜지스터(371, 372)로 구성되는 아이솔레이션 회로이다.

여기에, 예컨대, 셀 어레이(352)가 활성화될 경우에는, 로우 블록 선택 신호 (RBS1) = VSS, 로우 블록 선택 신호(RBS2) = VDD, 타이밍 신호(TM) = VDD, 컬럼 블록 선택 신호(CBS) = VSS로 된다.

그 결과, 메인 아이솔레이션 신호(MIS1) = VDD로 되고, 서브 아이솔레이션 신호 발생 회로(334)에서는, NOR 회로(335)의 출력 = VSS, 인버터(337)의 출력 = VDD, NMOS 트랜지스터(340) = OFF, NMOS 트랜지스터(341) = ON, PMOS 트랜지스터(338) = ON, PMOS 트랜지스터(339) = OFF, 서브 아이솔레이션 신호(SIS1) = VPP로 되고, 아이솔레이션 회로(367)에서는 NMOS 트랜지스터(368, 369) = ON으로 된다.

또한, 메인 아이솔레이션 신호(MIS2) = VSS로 되고, 서브 아이솔레이션 신호 발생 회로(344)에서는 NOR 회로(345)의 출력 = VDD, 인버터(347)의 출력 = VSS, NMOS 트랜지스터(350) = ON, NMOS 트랜지스터(351) = OFF, PMOS 트랜지스터(348) = OFF, PMOS 트랜지스터(349) = ON, 서브 아이솔레이션 신호(SIS2) = VSS로 되고, 아 이솔레이션 회로(370)에서는 NMOS 트랜지스터(371, 372) = OFF로 된다. 그 결과, 셀 어레이(352)와 감지 증폭부(354)는 전기적으로 접속되고, 셀 어레이(353)와 감지 증폭부(354)는 전기적으로 절단된다.

이에 대하여, 셀 어레이(353)가 활성화될 경우에는, 로우 블록 선택 신호 (RBS1) = VDD,로우 블록 선택 신호(RBS2) = VSS, 타이밍 신호(TM) = VDD, 컬럼 블록 선택 신호(CBS) = VSS로 된다.

그 결과, 메인 아이솔레이션 신호(MIS1) = VSS로 되고, 서브 아이솔레이션 신호 발생 회로(334)에서는 NOR 회로(335)의 출력 = VDD, 인버터(337)의 출력 = VSS, NMOS 트랜지스터(340) = ON, NMOS 트랜지스터(341) = OFF, PMOS 트랜지스터(338) = OFF, PMOS 트랜지스터(339) = ON, 서브 아이솔레이션 신호(SIS1) = VSS로 되고, 아이솔레이션 회로(367)에서는 NMOS 트랜지스터(368, 369) = OFF로 된다.

또한, 메인 아이솔레이션 신호(MIS2) = VDD로 되고, 서브 아이솔레이션 신호 발생 회로(344)에서는 NOR 회로(345)의 출력 = VSS, 인버터(347)의 출력 = VDD, NMOS 트랜지스터(350) = OFF, NMOS 트랜지스터(351) = ON, PMOS 트랜지스터(348) = ON, PMOS 트랜지스터(349) = OFF, 서브 아이솔레이션 신호(SIS2) = VPP로 되고, 아이솔레이션 회로(370)에서는 NMOS 트랜지스터(371, 372) = ON으로 된다. 그 결과, 셀 어레이(353)와 감지 증폭부(354)는 전기적으로 접속되고, 셀 어레이(352)와 감지 증폭부(354)는 전기적으로 절단된다.

도 3은 본 발명의 제1 실시예가 구비하는 서브 아이솔레이션 신호 발생 회로 의 다른 구성예를 도시한 회로도이다. 도 3에서 373은 메인 아이솔레이션 신호(MIS)의 레벨을 변환하는 레벨 변환 회로이며, 374는 메인 아이솔레이션 신호(MIS)를 반전하는 인버터, 375, 376은 PMOS 트랜지스터, 377, 378은 NMOS 트랜지스터이다. 또, 인버터(374)는 고전위측 전원 전위를 외부 전원 전위(VDD)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성으로 되어 있다. 또한, PMOS 트랜지스터(375, 376)의 소스는 승압 전위(VPP)를 공급하는 VPP 선에 접속되어 있다.

379는 컬럼 블록 선택 신호(CBS)의 레벨을 변환하는 레벨 변환 회로이며, 380은 컬럼 블록 선택 신호(CBS)를 반전하는 인버터, 381, 382는 PMOS 트랜지스터, 383, 384는 NMOS 트랜지스터이다. 또, 인버터(380)는 고전위측 전원 전위를 외부로부터 공급받는 전원 전위(VDD)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성으로 되어 있다. 또한, PMOS 트랜지스터(381, 382)의 소스는 승압 전위(VPP)를 공급하는 VPP 선에 접속되어 있다.

385는 레벨 변환 회로(373, 379)의 출력을 부정 논리합 처리하는 NOR 회로, 386은 NOR 회로(385)의 출력을 반전하여 서브 아이솔레이션 신호(SIS)를 출력하는 인버터이며, 이들 NOR 회로(385) 및 인버터(386)는 고전위측 전원 전위를 승압 전위(VPP)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 CMOS 구성으로 되어 있다.

여기에, 예컨대, 서브 아이솔레이션 신호(SIS)에 의해 온, 오프가 제어되는 아이솔레이션 트랜지스터를 오프로 할 경우에는, 메인 아이솔레이션 신호(MIS) = VSS, 컬럼 블록 선택 신호(CBS) = VSS로 된다.

그 결과, 레벨 변환 회로(373)에서는 인버터(374)의 출력 = VDD, NMOS 트랜지스터(377) = OFF, NMOS 트랜지스터(378) = ON, PMOS 트랜지스터(375) = ON, PMOS 트랜지스터(376) = OFF로 되고, 레벨 변환 회로(373)의 출력 = VSS로 된다.

또한, 레벨 변환 회로(379)에 있어서는, 인버터(380)의 출력 = VSS, NMOS 트랜지스터(383) = ON, NMOS 트랜지스터(384) = OFF, PMOS 트랜지스터(381) = OFF, PMOS 트랜지스터(382) = ON으로 되고, 레벨 변환 회로(379)의 출력 = VSS로 된다.

따라서, 이 경우에는 NOR 회로(385)의 출력 = VPP, 인버터(386)의 출력, 즉 서브 아이솔레이션 신호(SIS) = VSS로 되고, 서브 아이솔레이션 신호(SIS)에 의해 온, 오프가 제어되는 아이솔레이션 트랜지스터는 OFF로 된다.

이에 대하여, 서브 아이솔레이션 신호(SIS)에 의해 온, 오프가 제어되는 아이솔레이션 트랜지스터를 온으로 하는 경우에는, 메인 아이솔레이션 신호(MIS) = VDD 로 된다.

그 결과, 레벨 변환 회로(373)에서는, 인버터(374)의 출력 = VSS, NMOS 트랜지스터(377) = ON, NMOS 트랜지스터(378) = OFF, PMOS 트랜지스터(375) = OFF, PMOS 트랜지스터(376) = ON으로 되고, 레벨 변환 회로(373)의 출력 = VPP로 된다.

따라서, 이 경우에는, NOR 회로(385)의 출력 = VSS, 인버터(386)의 출력, 즉, 서브 아이솔레이션 신호(SIS) = VPP로 되고, 서브 아이솔레이션 신호(SIS)에 의해 온, 오프가 제어되는 아이솔레이션 트랜지스터는 온으로 된다.

이와 같이, 본 발명의 제1 실시예에 따르면, 메인 아이솔레이션 신호 및 서 브 아이솔레이션 신호 중, 서브 아이솔레이션 신호의 고전위측 전위만을 승압 전위( VPP)로 하고, 메인 아이솔레이션 신호의 고전위측 전위에 대해서는 강압 전위(VII)로 하고 있기 때문에, 고전위측 전위를 승압 전위(VPP)로 하는 신호선의 개수를 줄일 수 있다.

따라서, 공유 감지 증폭 방식을 채용하는 동시에, 워드 드라이버를 메인 워드 드라이버와 서브 워드 드라이버로 계층화하고, 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치에 대하여 소비 전력의 저감화를 꾀할 수 있다.

또, 비트선 프리차지 신호(PR)의 고전위측 전위로서 승압 전위(VPP)를 필요로 하는 경우와, 서브 아이솔레이션 신호 발생 회로를 도 3에 도시한 바와 같이 구성하는 경우에는, 서브 아이솔레이션 신호(SIS)를 비트선 프리차지 신호를 생성하는 경우에 사용할 수 있다. 또한, 메인 아이솔레이션 신호 발생 회로는 고전위측 전위를 외부 전원 전위(VDD)를 강압하여 이루어지는 강압 전위(VII)로 하고, 저전위측 전위를 접지 전위(VSS)로 하는 메인 아이솔레이션 신호를 발생하도록 구성해도 좋다.

제2 실시예··도 4, 도 5

도 4는 본 발명의 제2 실시예(제2 발명의 일실시예)의 코어부의 일부분을 도시한 회로도이며, 도 4에서 387∼390은 도 12에 도시한 메인·서브 워드 선택 신호 발생 회로(248∼251)와 회로 구성이 상이한 메인·서브 워드 선택 신호 발생 회로, 391, 392는 도 12에 도시한 메인 아이솔레이션 신호 발생 회로(260, 261)와 회로 구성이 상이한 메인 아이솔레이션 신호 발생 회로, 393∼396은 도 12에 도시한 서브 아이솔레이션 신호 발생 회로(262∼265)와 회로 구성이 상이한 서브 아이솔레이션 신호 발생 회로이다.

즉, 본 발명의 제2 실시예는 도 12(도 11)에 도시한 제3 종래예의 DRAM이 구비하는 메인·서브 워드 선택 신호 발생 회로, 메인 아이솔레이션 신호 발생 회로 및 서브 아이솔레이션 신호 발생 회로와 회로 구성이 상이한 메인·서브 워드 선택 신호 발생 회로, 메인 아이솔레이션 신호 발생 회로 및 서브 아이솔레이션 신호 발생 회로를 마련하며, 그 밖에 대해서는 도 12(도 11)에 도시한 제3 종래예의 DRAM과 같은 구성으로 되어 있다.

본 발명의 제2 실시예에서는, 메인·서브 워드 선택 신호 발생 회로는 고전위측 전위를 강압 전위(VII)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 메인·서브 워드 선택 신호를 출력하도록 구성되며, 메인 아이솔레이션 신호 발생 회로는 고전위측 전위를 강압 전위(VII)로 하고, 저전위측 전원 전위를 접지 전위 (VSS)로 하는 메인 아이솔레이션 신호를 발생하도록 구성되며, 서브 아이솔레이션 신호 발생 회로는 고전위측 전위를 강압 전위(VII)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 메인 아이솔레이션 신호를 받아, 고전위측 전위를 승압 전위 (VPP)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 서브 아이솔레이션 신호를 출력하도록 구성된다.

도 4에서 화살표가 붙은 파선은 고전위측 전위를 강압 전위(VII)로 하고, 저전위측 전위를 접지 전위(VSS)로 하는 신호를 전송하는 신호선를 나타내며, 화살표 가 붙은 실선은 고전위측 전위를 승압 전위(VPP)로 하고, 저전위측 전위를 접지 전위(VSS)로 하는 신호를 전송하는 신호선을 나타내고 있다.

구체적으로는, 어드레스 신호선(224), 메인·서브 워드 선택 신호 발생 회로(387∼390)의 출력선인 메인·서브 워드 선택 신호선 및 메인 아이솔레이션 신호 발생 회로(391, 392)의 출력선인 메인 아이솔레이션 신호선은, 고전위측 전위를 강압 전위(VII)로 하는 신호선(화살표가 붙은 파선)이다. 또한, 메인 워드 드라이버(225∼227)의 출력선인 메인 워드선, 서브·서브 워드 선택 신호 발생 회로(252∼259)의 출력선인 서브·서브 워드 선택 신호선, 서브 아이솔레이션 신호 발생 회로(393∼396)의 출력선인 서브 아이솔레이션 신호선 및 비트선 프리차지 신호 발생 회로(266, 267)의 출력선인 비트선 프리차지 신호선은 고전위측 전위를 승압 전위(VPP)로 하는 신호선(화살표가 붙은 실선)이다.

도 5는 본 발명의 제2 실시예의 코어부의 SS 크로스 영역에 배치되어 있는 회로의 구성을 도시한 회로도이며, 도 5에서 397, 398은 서브 아이솔레이션 신호 발생 회로, 399는 비트선 프리차지 신호 발생 회로, 400은 서브·서브 워드 선택 신호 발생 회로, 401은 서브 워드 드라이버이며, 비트선 프리차지 신호 발생 회로(399), 서브·서브 워드 선택 신호 발생 회로(400) 및 서브 워드 드라이버(401)는, 도 13에 도시한 비트선 프리차지 신호 발생 회로(276), 서브·서브 워드 선택 신호 발생 회로(279) 및 서브 워드 드라이버(286)와 같은 구성으로 되어 있다.

서브 아이솔레이션 신호 발생 회로(397)에서, 402는 입력 회로부이며, 403은 PMOS 트랜지스터, 404, 405는 NMOS 트랜지스터이며, 이 입력 회로부(402)는 고전위측 전원 전위를 강압 전위(VII)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로하여 동작하는 것이다. 또한, 406은 레벨 안정용 PMOS 트랜지스터이며, 소스를 강압 전위(VII)를 공급하는 VII 선에 접속하고 있다.

또한, 407은 입력 회로부(402)의 출력인 고전위측 전위를 강압 전위(VII)로부터 승압 전위(VPP)로 레벨 변환하는 레벨 변환 회로이며, 408은 입력 회로부(402)의 출력을 반전하는 인버터, 409, 410은 PMOS 트랜지스터, 411, 412는 NMOS 트랜지스터이다. 또, 인버터(408)는 고전위측 전원 전위를 강압 전위(VII)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 것이다. 또한, PMOS 트랜지스터(409, 410)의 소스는 승압 전위(VPP)를 공급하는 VPP 선에 접속되어 있다. 또한, 413, 414는 인버터이며, 이들 인버터(413, 414)는 고전위측 전원 전위를 승압 전위(VPP)로 하고, 저전위측 전원 전위를 접지 전위(VSS)로 하는 것이다.

이와 같이, 본 발명의 제2 실시예에 따르면, 메인·서브 워드 선택 신호 및 서브·서브 워드 선택 신호 중 서브·서브 워드 선택 신호의 고전위측 전위만을 승압 전위(VPP)로 하고, 메인·서브 워드 선택 신호의 고전위측 전위에 대해서는 강압 전위(VII)로 하고 있기 때문에, 고전위측 전위를 승압 전위(VPP)로 하는 신호선의 개수 줄일 수 있다.

따라서, 공유 감지 증폭 방식을 채용하는 동시에, 워드 드라이버를 메인 워드 드라이버와 서브 워드 드라이버로 계층화하고, 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브 아이솔레이션 신호 발생 회로로 계층화 하고, 서브 워드 선택 신호 발생 회로를 메인·서브 워드 선택 신호 발생 회로와 서브·서브 워드 선택 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치에 대하여 소비 전력의 저감화를 꾀할 수 있다.

이상과 같이, 본 발명의 제1 발명에 따르면, 메인 아이솔레이션 신호 및 서브 아이솔레이션 신호 중 서브 아이솔레이션 신호의 고전위측 전위만을 제l 전위로 하고, 메인 아이솔레이션 신호의 고전위측 전위에 대해서는 제1 전위보다도 낮은 제2 전위로 함으로써, 고전위측 전위를 제1 전위로 하는 신호선의 개수를 줄일 수 있기 때문에, 셀 어레이와 감지 증폭기의 전기적 절단을 도모하는 아이솔레이션 회로를 제어하는 아이솔레이션 신호 발생 회로를 메인 아이솔레이션 신호 발생 회로와 서브아이솔레이션 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치에 대하여 소비 전력의 저감화를 꾀할 수 있다.

또한, 제2 발명에 따르면, 메인·서브 워드 선택 신호 및 서브·서브 워드 선택 신호 중 서브·서브 워드 선택 신호의 고전위측 전위만을 제1 전위로 하고, 메인·서브 워드 선택 신호의 고전위측 전위에 대해서는 제1 전위보다도 낮은 제2 전위로 함으로써, 고전위측 전위를 제1 전위로 하는 신호선의 개수를 줄일 수 있기 때문에, 서브 워드 선택 신호 발생 회로를 메인·서브 워드 선택 신호 발생 회로와 서브·서브 워드 선택 신호 발생 회로로 계층화하여 이루어지는 반도체 기억 장치에 대하여 소비 전력의 저감화를 꾀할 수 있다.

Claims

반도체 기억 장치에 있어서,

메모리 셀에 결합된 비트선을 감지 증폭기로부터 절단하기 위한 아이솔레이션 회로와;

메인 아이솔레이션 신호를 출력하기 위한 메인 아이솔레이션 신호 발생 회로와;

상기 메인 아이솔레이션 신호와 어드레스 신호에 응답하여, 상기 아이솔레이션 회로를 제어하는 서브 아이솔레이션 신호를 출력하기 위한 서브 아이솔레이션 신호 발생 회로를 포함하고,

상기 메인 아이솔레이션 신호의 고전위는 상기 서브 아이솔레이션 신호의 고전위보다 낮으며,

상기 메인 아이솔레이션 신호 발생 회로는 상기 메인 아이솔레이션 신호의 고전위와 동등한 제1 전원 공급 하에서 동작하는 것인, 반도체 기억 장치.
제1항에 있어서, 상기 서브 아이솔레이션 신호 발생 회로는,

상기 메인 아이솔레이션 신호의 고전위와 동등한 제1 전원 공급 하에서 동작하며 상기 메인 아이솔레이션 신호 및 상기 어드레스 신호를 수신하는 논리 회로와;

상기 논리 회로의 출력 신호를 수신하고 상기 서브 아이솔레이션 신호를 출력하는 레벨 변환 회로를 포함하는 것인, 반도체 기억 장치.
제1항에 있어서, 상기 서브 아이솔레이션 신호 발생 회로는,

상기 메인 아이솔레이션 신호의 전위를 상기 서브 아이솔레이션 신호의 고전위로 변환하는 제1 레벨 변환 회로와;

상기 어드레스 신호의 전위를 상기 서브 아이솔레이션 신호의 고전위로 변환하는 제2 레벨 변환 회로와;

상기 서브 아이솔레이션 신호의 고전위와 동등한 제2 전원 공급 하에서 동작하는 논리 회로를 포함하고,

상기 논리 회로는 상기 제1 및 제2 레벨 변환 회로들의 출력들을 수신하고 상기 아이솔레이션 회로를 제어하는 상기 서브 아이솔레이션 신호를 발생하는 것인, 반도체 기억 장치.
제3항에 있어서, 상기 서브 아이솔레이션 신호는 비트선 프리차징 트랜지스터를 온/오프하는 비트선 프리차지 신호를 발생하기 위한 신호로서 역할하는 것인, 반도체 기억 장치.
삭제
제1항에 있어서, 상기 논리 회로는 NOR 회로를 포함하고, 상기 레벨 변환 회로는,

상기 메인 아이솔레이션 신호의 고전위와 동등한 상기 제1 전원 공급 하에서 동작하며, 상기 NOR 회로의 출력 신호를 반전시키는 인버터와;

상기 서브 아이솔레이션 신호의 고전위를 공급하는 경로인 전원 공급선에 접속된 소스와, 교차접속된 드레인 및 게이트를 갖는 제1 및 제2 PMOS 트랜지스터들과;

상기 제1 PMOS 트랜지스터의 드레인에 접속된 드레인과, 접지 전위를 공급하는 경로인 전원 공급선에 접속된 소스를 가지며, 상기 NOR 회로의 출력 신호에 의해 온/오프되는 제1 NMOS 트랜지스터와;

상기 제2 PMOS 트랜지스터의 드레인에 접속된 드레인과, 접지 전위를 공급하는 경로인 전원 공급선에 접속된 소스를 가지며, 상기 인버터의 출력 신호에 의해 온/오프되는 제2 NMOS 트랜지스터를 포함하며,

상기 제1 PMOS 트랜지스터의 드레인과 상기 제1 NMOS 트랜지스터의 드레인은 상기 레벨 변환 회로의 출력단을 형성하도록 접속되는 것인, 반도체 기억 장치.
반도체 기억 장치에 있어서,

워드선들을 구동하며, 메인 워드 드라이버들과 서브 워드 드라이버들로 계층적으로 분할되는 메인 워드 드라이버들;

서브 워드선들을 선택하며, 메인 서브-워드 선택 신호 발생 회로와 서브 서브-워드 선택 신호 발생 회로로 분할되는 서브 워드 선택 신호 발생 회로들을 포함하고,

상기 서브 서브-워드 선택 신호 발생 회로는 고전위측 상에 제1 전위를 갖는 서브 서브-워드 선택 신호를 발생하고,

상기 메인 서브-워드 선택 신호 발생 회로는 상기 제1 전위보다 낮은 제2 전위를 고전위측 상에 갖는 것인, 반도체 기억 장치.