KR100791070B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 제1형태의 제1도전형의 트랜지스터를 구비하는 복수개의 메모리 셀들과, 제2형태의 제1도전형의 트랜지스터와 2형태의 제2도전형의 트랜지스터를 구비하는 서브 워드라인 드라이버와, 제2형태의 제1도전형의 트랜지스터와 제2형태의 제2도전형의 트랜지스터를 구비하는 센스 증폭기와, 제2형태의 제1도전형의 트랜지스터와 제2형태의 제2도전형의 트랜지스터를 구비하여, 메모리 셀들로의 데이터 입/출력을 제어하는 주변회로를 구비하고, 제1형태의 제1도전형의 트랜지스터의 벌크전압과, 주변회로의 제2형태의 제1도전형의 트랜지스터의 벌크전압과, 센스 증폭기의 제2 형태의 제1도전형의 트랜지스터의 벌크전압은 동일하고, 서브 워드라인 드라이버의 제2형태의 제1 도전형의 트랜지스터의 벌크전압은 제1형태의 제1도전형의 트랜지스터의 벌크전압 보다 낮은 네거티브 전압인 것을 특징으로 한다. 따라서 메모리 셀의 동작 신뢰성과 데이터 보존성을 개선시키면서도 제조 공정은 단순화시켜 준다.

Description

반도체 메모리 장치{Semiconductor memory deice}
도1은 종래의 반도체 메모리 장치의 코어 회로 일부를 도시한 도면.
도2는 도1의 반도체 메모리 장치의 기판 바이어스 구조를 도시한 도면.
도3은 도2의 셀 어레이, 서브 워드라인 회로, 및 주변회로를 Y-Y'축으로 자른 단면을 도시한 도면.
도4A는 일반적인 3차원형 트랜지스터의 일실시예에 따른 수직 채널 트랜지스터의 구조를 도시한 도면.
도4B는 일반적인 3차원형 트랜지스터의 다른 실시예에 따른 핀 트랜지스터의 구조를 도시한 도면.
도5는 종래의 반도체 메모리 장치내에 포함되는 네거티브 워드라인 드라이버의 회로를 도시한 도면.
도6은 본 발명의 반도체 메모리 장치의 코어 회로 일부를 도시한 도면.
도7은 도6의 반도체 메모리 장치의 기판 바이어스 구조를 도시한 도면.
도8A는 도7의 셀 어레이, 서브 워드라인 회로, 및 주변회로를 Y-Y'축으로 자른 단면을 도시한 도면.
도8B는 도7의 컨졍션 회로 및 서브 워드라인 회로를 X1-X1'축으로 단면을 도시한 도면.
도8C는 도7의 셀 어레이 및 센스 증폭기를X2-X2'축으로 자른 단면을 도시한 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 3차원형 트랜지스터를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 고집적화 및 저전력화되면, 코어 회로 특히, 메모리 셀의 n형 모스 트랜지스터에는 단채널 효과(short channel effect)가 발생하여 메모리 셀의 동작 신뢰성과 데이터 보존 시간(data retention time)이 감소되는 문제가 생긴다.
종래의 반도체 메모리 장치는 메모리 셀의 n형 모스 트랜지스터의 벌크에 네거티브 전압을 가지는 백 바이어스 전압을 인가하여 상기의 문제를 해결하였고, 백 바이어스 전압을 인가함에 따라 턴오프시에 n형 모스 트랜지스터의 쓰레쉬 홀드 전류가 증가되는 문제는 네거티브 워드라인 드라이버를 채택함으로써 해결하였다.
반면에 주변회로는 코어회로에 비해 저집적화되며 높은 전압을 인가받을 수 있어, n형 모스 트랜지스터의 단채널 효과가 심각하지 않다. 이에 주변회로내의 n형 모스 트랜지스터의 벌크에는 백 바이어스 전압보다 높은 전압을 가지는 접지 전압을 인가하도록 한다.
즉, 종래의 반도체 메모리 장치는 코어 회로의 n형 모스 트랜지스터의 벌크 에는 네거티브 전압을 가지는 백 바이어스 전압을 인가하되, 주변회로의 n형 모스 트랜지스터의 벌크에는 접지 전압을 인가하였었다.
도1은 종래의 기술에 따른 반도체 메모리 장치의 코어 회로를 도시한 도면이다.
도1을 참조하면, 코어 회로는 셀 어레이(11), 센스 증폭기(12), 네거티브 서브 워드라인 드라이버(13), 및 컨졍션 회로(14)들을 구비한다.
셀 어레이(11)는 벌크에 백 바이어스 전압(VBB)이 인가되는 n형 모스 트랜지스터(NM1)와 캐패시터(C)를 구비하는 복수개의 메모리 셀(MC)들을 구비하고, 센스 증폭기(12)는 벌크에 백 바이어스 전압(VBB)이 인가되는 n형 모스 트랜지스터들(NM2,NM3)로 구현되는 n형 센싱 증폭기(nSA), 벌크에 백 바이어스 전압(VBB)이 인가되는 n형 모스 트랜지스터들(NM4,NM5)로 구현되는 입출력 선택 회로(IOS), 벌크에 승압 전압(VPP) 또는 전원 전압(VDD)이 인가되는 p형 모스 트랜지스터들(PM1,PM2)로 구현되는 p형 센싱 증폭기(pSA)를 구비하고, 네거티브 서브 워드라인 드라이버(13)는 벌크에 백 바이어스 전압(VBB)이 인가되는 n형 모스 트랜지스터들(NM6,NM7)과 벌크에 승압 전압(VPP) 또는 전원 전압(VDD)이 인가되는 p형 모스 트랜지스터(PM3)로 구현되는 복수개의 워드라인 드라이버(WLD)들을 구비한다. 컨졍션 회로(14)는 벌크에 백 바이어스 전압(VBB)이 인가되는 n형 모스 트랜지스터(NM8)로 구현되는 n형 센싱 증폭기 제어 회로(nSAC), 벌크에 승압 전압(VPP) 또는 전원 전압(VDD)이 인가되는 p형 모스 트랜지스터(PM4)로 구현되는 p형 센싱 증폭기 제어회로(pSAC), 두개의 인버터들로 구현되는 워드라인 부스팅 신호 생성 회 로(PXiG)를 구비한다. 인버터는 도시되지는 않았지만 p형 모스 트랜지스터와 벌크에 백 바이어스 전압(VBB)이 인가되는 n형 모스 트랜지스터로 구현된다.
이와 같이 종래의 기술에 따른 반도체 메모리 장치는 코어 회로를 p형 트랜지스터들과 n형 트랜지스터들을 통해 구현하고, n형 트랜지스터들 각각의 벌크에는 백 바이어스 전압(VBB)이 인가되도록 하였다.
또한 도시되지는 않았지만 주변회로도 코어 회로와 동일하게 복수개의 n형 모스 트랜지스터들과 p형 모스 트랜지스터들을 포함하여 구현된다. 다만, 복수개의 n형 모스 트랜지스터들의 벌크에는 상기에 지적된 바와 같이 접지 전압(VSS)이 인가된다.
도2는 도1의 반도체 메모리 장치를 위한 기판 바이어스 구조를 설명하기 위한 도면이다.
도2에서, 사선으로 해칭된 영역은 딥 n웰(Deep n-well)을, 점으로 해칭된 영역은 n웰(n-well)을, 십자문양으로 해칭된 영역은 p웰(p-well), 해칭되지 않은 영역은 반도체 기판(p-sub)을 각각 나타낸다.
먼저, 코어 회로를 형성하기 위한 딥 n웰(deep n-well)은 반도체 기판(p-sub)내에 위치된다.
그러면, 백 바이어스 전압(VBB)이 인가되며 셀 어레이(11)의 n형 모스 트랜지스터가 형성되는 p웰(CELL)들이 가로 및 세로 방향으로 반복되도록 딥 n웰(deep n-well)상에 위치된다.
백 바이어스 전압(VBB)이 인가되며 센스 증폭기(12)의 n형 모스 트랜지스터 가 형성되는 p웰(nSA)은 대응되는 셀 어레이(11)의 p웰(CELL)에는 이격되고 인접한 셀 어레이(11)의 p웰(CELL)에는 인접되도록, 셀 어레이(11)의 p웰(CELL)의 가로 방향으로 딥 n웰(deep n-well)상에 위치된다.
백 바이어스 전압(VBB)이 인가되며 서브 워드라인 드라이버(13)의 n형 모스 트랜지스터가 형성되는 p웰(nSWD)은 대응되는 셀 어레이(11)에는 인접되고 인접한 셀 어레이(11)의 p웰(CELL)에는 이격되도록, 셀 어레이(11)의 p웰(CELL)의 세로 방향으로 딥 n웰(deep n-well)상에 위치된다.
백 바이어스 전압(VBB)이 인가되며 컨졍션 회로(14)의 n형 모스 트랜지스터가 형성되는 p웰(nCON)은 대응되는 센스 증폭기(12)의 p웰(nSA)에는 인접되고 대응되는 서브 워드라인 드라이버(13)의 p웰(nSWD)에는 이격되도록, 센스 증폭기(12)의 세로 방향으로 딥 n웰(deep n-well)상에 위치된다.
센스 증폭기(12)의 p형 모스 트랜지스터를 형성하기 위한 n웰(pSA)은 셀 어레이(11)와 센스 증폭기(12)의 p웰들(CELL, nSA) 사이의 딥 n웰(deep n-well)상에 위치된다.
서브 워드라인 드라이버(13)의 p형 모스 트랜지스터가 형성되는 n웰(pSWD)은 셀 어레이(11)와 서브 워드라인 드라이버(13)의 p웰들(CELL, nSWD) 사이의 딥 n웰(deep n-well)상에 위치된다.
컨졍션 회로(14)의 n형 모스 트랜지스터가 형성되는 n웰(pCON)은 서브 워드라인 드라이버(13)와 컨졍션 회로(14)의 p웰들(nSWD,nCON) 사이의 딥 n웰(deep n-well)상에 위치된다.
또한, 더미 p웰(dummy)은 코어 회로의 외곽 전체를 감싸도록 딥 n웰(deep n-well)상에 더 위치되어, 코어 회로가 형성되는 반도체 기판과 주변회로가 형성되는 반도체 기판을 전기적으로 완전히 격리시킨다.
그리고 접지 전압(VSS)이 인가되며 주변회로의 n형 모스 트랜지스터가 형성되는 p웰(nPERI)와 주변회로의 p형 모스 트랜지스터가 형성되는 n웰(pPERI)은 딥 n웰(deep n-well)이 형성되지 않은 직접 반도체 기판(p-sub)내에 위치된다.
이에 도1의 반도체 메모리 장치의 셀 어레이(11), 센스 증폭기(12), 서브 워드라인 드라이버(13) 및 컨졍션 회로(14)의 p웰들(CELL,nSA, nSWD,nCON)은 모두 전기적으로 연결되며, 동일한 전압 즉, 백 바이어스 전압(VBB)을 인가받는다. 반면에 주변회로의 p웰(nPERI)은 상기의 p웰들(CELL,nSA, nSWD,nCON)과 전기적으로 격리되어 상이한 전압 즉, 접지 전압(VSS)을 인가받는다.
도3은 도2의 셀 어레이, 서브 워드라인 회로, 및 주변회로를 Y-Y'축으로 자른 단면을 도시한 도면이다.
도3을 참조하면, 셀 어레이(11)의 p웰(nSWD)과 네거티브 서브 워드라인 드라이버(13)의 p웰(nSWD)은 딥 n웰(deep n-well)상에서 인접되어, 동일하게 백 바이어스 전압(VBB)을 인가받음을 알 수 있다.
그러나 주변회로의 p웰(nPERI)은 딥 n웰(deep n-well)과 네거티브 서브 워드라인 드라이버(13)의 n웰(pSWD)에 의해 셀 어레이의 p웰(nSWD)과 네거티브 서브 워드라인 드라이버(13)의 p웰(nSWD)과 전기적으로 격리되어, 접지 전압(VSS)을 인가받음을 알 수 있다.
상기에서 살펴본 바와 같이 종래의 반도체 메모리 장치는 코어 회로내의 n형 모스 트랜지스터의 벌크전압과 주변회로내의 n형 모스 트랜지스터의 벌크전압을 상이하게 설정한 후, 네거티브 워드라인 드라이버를 이용하여 코어 회로 특히, 메모리 셀의 단채널 효과와 쓰레쉬 홀드 전류 발생을 최소화시킨다. 이에 메모리 셀의 동작 신뢰성과 데이터 보존 시간이 개선되도록 하였다.
그러나 n형 모스 트랜지스터의 벌크에 인가되는 전압은 바디 효과(body effect)를 발생시켜 n형 모스 트랜지스터의 문턱 전압을 변화시킨다.
이에 반도체 메모리 장치는 셀 어레이, 서브 워드라인 드라이버, 센스 증폭기, 및 컨졍션 회로의 n형 모스 트랜지스터들 전부에 대한 문턱 전압 조정용 이온 주입 공정(Vt-adjust ion implantation)을 수행하여 주변회로내의 n형 모스 트랜지스터의 문턱 전압과 동일해지도록 해야 했었다.
결국, 종래의 반도체 메모리 장치는 메모리 셀의 동작 신뢰성과 데이터 보존 시간을 개선하였지만, 문턱 전압 조정용 이온 주입 공정을 수행해야할 회로의 개수가 많아져 제조 공정은 복잡해지는 문제를 가지게 되었다.
본 발명의 목적은 메모리 셀의 동작 신뢰성과 데이터 보존 시간을 개선하면서도 문턱 전압 조정용 이온 주입 공정을 수행해야할 회로의 개수를 획기적으로 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 제1 형태에 따른 반도체 메모리 장치는 제1형태의 제1도전형의 트랜지스터를 구비하는 복수개의 메모리 셀들과, 제2 형태의 제1도전형의 트랜지스터와 2형태의 제2도전형의 트랜지스터를 구비하는 서브 워드라인 드라이버와, 제2형태의 제1도전형의 트랜지스터와 제2형태의 제2도전형의 트랜지스터를 구비하는 센스 증폭기와, 제2형태의 제1도전형의 트랜지스터와 제2형태의 제2도전형의 트랜지스터를 구비하여, 메모리 셀들로의 데이터 입/출력을 제어하는 주변회로를 구비하고, 제1형태의 제1도전형의 트랜지스터의 벌크전압과, 주변회로의 제2형태의 제1도전형의 트랜지스터의 벌크전압과, 센스 증폭기의 제2 형태의 제1도전형의 트랜지스터의 벌크전압은 동일하고, 서브 워드라인 드라이버의 제2형태의 제1 도전형의 트랜지스터의 벌크전압은 제1형태의 제1도전형의 트랜지스터의 벌크전압 보다 낮은 네거티브 전압인 것을 특징으로 한다.
그리고 제1형태의 제1도전형의 트랜지스터는 제2도전형의 제1웰상에 형성된 소스(또는 드레인)와, 소스(또는 드레인)상에 형성된 채널 영역과, 채널 영역상에 형성된 드레인(또는 소스)과, 채널 영역을 감싸도록 형성된 게이트 전극을 구비하는 수직 채널 트랜지스터이거나, 제2도전형의 제1웰과 연결되고 제2도전형의 제1웰의 상부표면에서 돌출된 형태를 가지는 제2 도전형의 핀 활성 영역과, 핀 활성 영역내의 채널 영역의 감싸도록 형성된 게이트 전극과, 게이트 전극의 양측의 핀 활성 영역에 형성된 소스 및 드레인을 구비하는 핀 트랜지스터이다.
그리고 제2형태의 제1 도전형의 트랜지스터 및 제2형태의 제2 도전형의 트랜지스터는 모스 트랜지스터이다.
그리고 서브 워드라인 드라이버는 벌크에 고전압이 인가되는 제2형태의 제2도전형의 트랜지스터와, 벌크에 네거티브 전압이 인가되는 제2형태의 제1도전형의 트랜지스터를 구비하고, 워드라인 인에이블 신호에 응답하여 워드라인 부스팅 신호 를 제1형태의 제1도전형의 트랜지스터의 게이트에 고전압을 인가하거나 네거티브 전압을 제1형태의 제1도전형의 트랜지스터의 게이트에 고전압을 인가하는 씨모스 트랜지스터와, 반전된 워드라인 부스팅 신호에 응답하여 제1형태의 제1도전형의 트랜지스터의 게이트에 네거티브 전압을 인가하는 제2형태의 제1도전형의 트랜지스터를 구비한다.
상기의 목적을 달성하기 위한 본 발명의 제2 형태에 따른 반도체 메모리 장치는 제2도전형의 반도체 기판내에 위치하는 제1 도전형의 딥웰과, 딥웰상에 위치하여 메모리 셀의 제1 형태의 제1 도전형 트랜지스터와 센스 증폭기의 제2 형태의 제1도전형 트랜지스터가 형성되는 제2도전형의 제1웰과, 제2도전형의 제1웰과 전기적으로 격리되는 딥웰상에 위치하여 서브워드라인 드라이버의 제2형태의 제1도전형 트랜지스터가 형성되는 제2도전형의 제2웰과, 제2도전형의 제1웰 및 제2도전형의 제2웰과 전기적으로 격리되는 반도체 기판내에 위치하여 주변회로의 제2 형태의 제1 도전형 트랜지스터가 형성되는 제2도전형의 제3웰을 구비하고, 제2도전형의 제1웰과 제2도전형의 제3웰은 제1전압으로 바이어스되고, 제2도전형의 제2웰은 제1전압보다 낮은 네거티브 전압으로 바이어스되는 것을 특징으로 한다.
그리고 제1형태의 제1도전형의 트랜지스터는 제2도전형의 제1웰상에 형성된 소스(또는 드레인)와, 소스(또는 드레인)상에 형성된 채널 영역과, 채널 영역상에 형성된 드레인(또는 소스)과, 채널 영역을 감싸도록 형성된 게이트 전극을 구비하는 수직 채널 트랜지스터이거나, 제2도전형의 제1웰과 연결되고 제2도전형의 제1웰의 상부표면에서 돌출된 형태를 가지는 제2 도전형의 핀 활성 영역과, 핀 활성 영역내의 채널 영역의 감싸도록 형성된 게이트 전극과, 게이트 전극의 양측의 핀 활성 영역에 형성된 소스 및 드레인을 구비하는 핀 트랜지스터이다.
그리고 제2형태의 제1도전형의 트랜지스터는 모스 트랜지스터이다.
그리고 이때의 반도체 메모리 장치는 제2도전형의 제1웰과 제2도전형의 제2웰 사이의 딥웰상에 위치하여 제2도전형의 제1웰과 제2도전형의 제2웰간을 전기적으로 격리시키며 서브워드라인 드라이버의 제2형태의 제2도전형 트랜지스터가 형성되는 제1도전형의 제1 웰과, 제2도전형의 제1웰에 인접되는 딥웰상에 위치하여 센스 증폭기의 제2 형태의 제2도전형 트랜지스터가 형성되는 제1도전형의 제2웰과, 제1도전형의 제1 웰 및 제1도전형의 제2웰과 전기적으로 격리되는 반도체 기판내에 위치하여 주변회로의 제2형태의 제2도전형 트랜지스터가 형성되는 제1도전형의 제3웰을 더 구비한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하기에 앞서 최근에 개발되어 사용되기 시작한 3차원 구조의 트랜지스터들을 먼저 설명하기로 한다.
도4A는 일반적인 3차원 구조의 트랜지스터의 일실시예에 따른 수직 채널 트랜지스터(Vertical Channel Transistor; VPT)의 구조를 도시한 도면이고, 도4B는 다른 실시예에 따른 핀 트랜지스터(Fin Field Effect Transistor, FinFET)의 구조를 도시한 도면이다.
도4A의 수직 채널 트랜지스터는 반도체 기판(또는 웰)상에 드레인 영역(D)이 형성되고, 드레인 영역(D)의 상부에 채널 영역(C)이 형성되고, 채널 영역(C)의 상부에 형성된 소스 영역(S)이 형성되고, 게이트 전극(G)이 채널 영역(C)을 감싸도록 형성된다.
도4B의 핀 트랜지스터는 반도체 기판(또는 웰)과 연결되고 반도체 기판의 상부 표면에 돌출된 형태를 가지는 핀 활성 영역과, 핀 활성 영역내의 채널 영역(C)을 감싸도록 형성된 게이트 전극(G)과 게이트 전극의 양측의 핀 활성 영역에 형성된 소스 및 드레인(S,D)을 구비한다.
이와 같이, 수직 채널 트랜지스터와 핀 트랜지스터는 채널 영역이 반도체 기판내에 형성되는 모스 트랜지스터와 달리 채널 영역(C)을 반도체 기판상에 형성하고, 게이트 전극(G)으로 이를 감싸는 3차원(3중) 구조를 가진다. 이에 수직 채널 트랜지스터와 핀 트랜지스터의 채널 특성은 반도체 기판의 전압에 의한 영향을 거의 받지 않는다. 그리고 충분한 채널 길이를 용이하게 확보할 수 있어 단채널 효과의 발생을 최소화하고, 채널 영역(C)에 대한 게이트 전극(G)의 컨트롤 능력을 크게 향상시켜 트랜지스터의 온오프 특성도 크게 향상시킨다.
이에 반도체 메모리 장치는 메모리 셀을 구현하기 위한 트랜지스터를 종래의 모스 트랜지스터에서 수직 채널 트랜지스터 또는 핀 트랜지스터로 대체하면, 메모리 셀의 트랜지스터의 벌크에 네거티브 전압을 인가하지 않아도 메모리 셀의 동작 신뢰성 및 데이터 보존성을 개선할 수 있게 된다.
다만, 수직 채널 트랜지스터와 핀 트랜지스터의 채널 영역의 폭은 모스 트랜지스터의 채널 영역의 폭에 비해 매우 얇아 문턱 전압은 종래의 모스 트랜지스터보 다 현저하게 낮아져 0V 내지 네거티브 전압 레벨(예를 들어, -0.25V)이 되는 특징이 있다.
따라서 반도체 메모리 장치는 수직 채널 트랜지스터 또는 핀 트랜지스터로 구성되는 메모리 셀의 동작을 제어하기 위해서는 반드시 종래의 네거티브 서브 워드라인 드라이버를 구비하여야 한다.
도5는 종래의 네거티브 워드라인 드라이버의 회로도를 도시한 것이다.
도5를 참조하면, 네거티브 워드라인 드라이버는 메모리 셀을 인에이블시키는워드라인 인에이블 신호(NWL)가 인에이블되면 워드라인(WL)으로 워드라인 부스팅 신호(PXiD)의 고전압을 인가하는 승압 전압(VPP) 또는 전원 전압(VDD)이 벌크에 인가되는 p형 모스 트랜지스터(PM1)와, 워드라인 인에이블 신호(NWL)가 디스에이블되면 워드라인(WL)으로 네거티브 전압을 가지는 백 바이어스 전압(VBB)을 인가하는 백 바이어스 전압(VBB)이 벌크에 인가되는 n형 모스 트랜지스터(NM1), 반전된 워드라인 부스팅 신호(PXiB)가 인에이블되면 워드라인(WL)에 백 바이어스 전압(VBB)을 인가하여 워드라인(WL)의 플로팅을 방지하는 백 바이어스 전압(VBB)이 벌크에 인가되는 n형 모스 트랜지스터(NM2)를 구비한다.
이에 네거티브 서브 워드라인 드라이버는 메모리 셀의 인에이블시에는 워드라인(WL)을 통해 n형 모스 트랜지스터의 게이트에 워드라인 부스팅 신호(PXiD)의 고전압을 인가하되, 메모리 셀의 디스에이블시에는 네거티브 전압을 가지는 백 바이어스 전압(VBB)을 인가한다. 그러면 메모리 셀의 인에이블시에는 n형 모스 트랜지스터는 게이트로 인가된 워드라인 부스팅 신호(PXiD)의 고전압에 따라 턴온되고, 메모리 셀의 디스에이블시에는 네거티브 전압에 따라 턴오프된다.
그러나 도5의 네거티브 서브 워드라인 드라이버의 n형 모스 트랜지스터들(NM1,NM2)의 소스에는 네거티브 전압을 가지는 백 바이어스 전압(VBB)이 인가되므로, n형 모스 트랜지스터의 PN 접합 영역이 포워드 바이어싱되는 것을 방지하기 위해서는 벌크에 반드시 백 바이어스 전압(VBB)이 인가되어야 한다.
이에 본 발명에서는 도4A의 수직 채널 트랜지스터 또는 도4B의 핀 트랜지스터로 구성되는 메모리 셀과 도5의 네거티브 서브 워드라인 드라이버를 구비하여 메모리 셀의 동작 신뢰성과 데이터 보존 시간을 개선하도록 한다. 그리고 네거티브 서브 워드라인 드라이버의 n형 모스 트랜지스터의 벌크에만 백 바이어스 전압(VBB)이 인가하여 문턱 전압 조정용 이온 주입 공정을 수행해야할 회로의 개수를 획기적으로 감소되도록 한다.
도6은 본 발명의 기술에 따른 반도체 메모리 장치의 코어 회로를 도시한 도면이다.
도6을 참조하면, 반도체 메모리 장치는 코어 회로는 도1의 네거티브 서브 워드라인 드라이버(13)는 그대로 구비하되, 도1의 셀 어레이(11), 센스 증폭기(12), 및 컨졍션 회로(14)는 도6의 셀 어레이(21), 센스 증폭기(22), 및 컨졍션 회로(24)로 대체한다.
셀 어레이(21)는 벌크에 접지 전압(VSS)이 인가되는 n형 수직 채널 트랜지스터(또는 핀 트랜지스터)(NVPT)와 캐패시터(C)를 구비하는 복수개의 메모리 셀(MC)들을 구비하고, 센스 증폭기(22)는 벌크에 접지 전압(VSS)이 인가되는 n형 모스 트 랜지스터들(NM2',NM3')로 구현되는 n형 센싱 증폭기(nSA), 벌크에 접지 전압(VSS)이 인가되는 n형 모스 트랜지스터들(NM4',NM5')로 구현되는 입출력 선택 회로(IOS), 벌크에 승압 전압(VPP) 또는 전원 전압(VDD)이 인가되는 p형 모스 트랜지스터들(PM1,PM2)로 구현되는 p형 센싱 증폭기(pSA)를 구비하고, 서브 워드라인 드라이버(13)는 벌크에 백 바이어스 전압(VBB)이 인가되는 n형 모스 트랜지스터들(NM6,NM7)과 벌크에 승압 전압(VPP) 또는 전원 전압(VDD)이 인가되는 p형 모스 트랜지스터(PM3)로 구현되는 복수개의 워드라인 드라이버(WLD)들을 구비한다. 컨졍션 회로(24)는 벌크에 접지 전압(VSS)이 인가되는 n형 모스 트랜지스터(NM8')로 구현되는 n형 센싱 증폭기 제어 회로(nSAC), 벌크에 승압 전압(VPP) 또는 전원 전압(VDD)이 인가되는 p형 모스 트랜지스터(PM4)로 구현되는 p형 센싱 증폭기 제어회로(pSAC), 두개의 인버터들로 구현되는 워드라인 부스팅 신호 생성 회로(PXiG)를 구비한다. 인버터는 도시되지는 않았지만 p형 모스 트랜지스터와 벌크에 백 바이어스 전압(VBB)이 인가되는 n형 모스 트랜지스터로 구현된다.
이와 같이 본 발명의 코어 회로는 n형 수직 채널 트랜지스터와 n형 모스 트랜지스터와 p형 트랜지스터를 통해 구현하되, 서브 워드라인 드라이버의 n형 모스 트랜지스터의 벌크에만 상이한 전압 즉, 백 바이어스 전압(VBB)을 인가하였다.
그리고 도시되지 않은 주변회로는 종래와 동일하게 벌크에 접지 전압(VSS)이 인가되는 n형 모스 트랜지스터들과 p형 모스 트랜지스터들을 통해 구현된다.
이에 이하에서는 본 발명의 반도체 메모리 장치에 적합한 기판 바이어스 구조를 설명하도록 한다.
도7은 본 발명의 기술에 따른 도6의 기판 바이어스 구조를 설명하기 위한 도면이다.
도7에서, 사선으로 해칭된 영역은 딥 n웰(Deep n-well)을, 점으로 해칭된 영역은 n웰(n-well)을, 십자문양으로 해칭된 영역은 p웰(p-well), 해칭되지 않은 영역은 반도체 기판(p-sub)을 각각 나타낸다.
먼저, 코어 회로를 형성하기 위한 딥 n웰(deep n-well)은 반도체 기판(p-sub)내에 위치된다.
그러면 접지 전압(VSS)이 인가되며 셀 어레이(21)의 n형 수직 채널 트랜지스터 또는 n형 핀 트랜지스터가 형성되는 p웰(CELL)들은 가로 및 세로 방향으로 반복되도록 딥 n웰(deep n-well)상에 위치된다.
접지 전압(VSS)이 인가되며 센스 증폭기(22)의 n형 모스 트랜지스터가 형성되는 p웰(nSA)은 대응되는 셀 어레이(21)의 p웰(CELL)에는 이격되고 인접한 셀 어레이(21)의 p웰(CELL)에는 인접되도록, 셀 어레이(21)의 p웰(CELL)의 가로방향으로 딥 n웰(deep n-well)상에 위치된다.
백 바이어스 전압(VBB)이 인가되며 서브 워드라인 드라이버(13)의 n형 모스 트랜지스터가 형성되는 p웰(nSWD)은 대응되는 셀 어레이(21)의 p웰(CELL)과 인접한 셀 어레이(21)의 p웰(CELL) 모두에 이격되도록, 셀 어레이(21)의 p웰(CELL)의 세로 방향으로 딥 n웰(deep n-well)상에 위치된다.
접지 전압(VSS)이 인가되며 컨졍션 회로(24)의 n형 모스 트랜지스터가 형성되는 p웰(nCON)은 대응되는 서브 워드라인 드라이버(13)의 p웰(nSWD)과 인접한 서 브 워드라인 드라이버(13)의 p웰(nSWD) 모두에 이격되도록, 서브 워드라인 드라이버(13)의 가로 방향으로 딥 n웰(deep n-well)상에 위치된다.
센스 증폭기(22)의 p형 모스 트랜지스터를 형성하기 위한 n웰(pSA)은 대응되는 셀 어레이(21)와 센스 증폭기(22)의 p웰들(CELL, nSA) 사이의 딥 n웰(deep n-well)상에 위치된다.
전기적 격리를 위한 n웰(partition)은 대응되는 셀 어레이(21)와 서브 워드라인 드라이버(13)의 p웰들(CELL, nSWD) 사이의 딥 n웰(deep n-well)상에 위치되고, 서브 워드라인 드라이버(13)의 p형 모스 트랜지스터가 형성되는 n웰(pSWD)은 인접한 셀 어레이(21)와 서브 워드라인 드라이버(13)의 p웰들(CELL, nSWD) 사이의 딥 n웰(deep n-well)상에 위치된다. 이에 서브 워드라인 드라이버(13)의 p웰(nSWD)은 셀 어레이(21)의 p웰(CELL)과 전기적으로 격리된다.
컨졍션 회로(24)의 n형 모스 트랜지스터가 형성되는 n웰(pCON1,pCON2) 각각은 대응되는 서브 워드라인 드라이버(13)와 컨졍션 회로(24)의 p웰(nSWD,nCON) 사이와 인접한 서브 워드라인 드라이버(13)와 컨졍션 회로(24)의 p웰들(nSWD,nCON) 사이 각각의 딥 n웰(deep n-well)상에 위치된다. 이에 서브 워드라인 드라이버(13)의 p웰(nSWD)은 컨졍션 회로(24)의 p웰(nCON)과도 전기적으로 격리된다.
따라서 백 바이어스 전압(VBB)이 인가되는 서브 워드라인 드라이버(13)의 p웰(nSWD)은 접지 전압(VSS)이 인가되는 셀 어레이(21) 및 컨졍션 회로(24)의 p웰들(CELL,nCON)과 전기적으로 서로 격리된다.
또한, 더미 p웰(dummy)은 코어 회로의 외곽 전체를 감싸도록 딥 n웰(deep n- well)상에 더 위치되어, 코어 회로가 형성되는 반도체 기판과 주변회로가 형성되는 반도체 기판을 전기적으로 완전히 격리시킨다.
그리고 접지 전압(VSS)이 인가되며 주변회로의 n형 모스 트랜지스터가 형성되는 p웰(nPERI)와 주변회로의 p형 모스 트랜지스터가 형성되는 n웰(pPERI)은 딥 n웰(deep n-well)이 형성되지 않은 반도체 기판(p-sub)내에 위치된다.
이와 같이 도7의 반도체 메모리 장치는 셀 어레이(21), 센스 증폭기(22), 및 컨졍션 회로(24)의 p웰들(CELL, nSA,nCON)에는 주변 회로의 p웰(nPERI)과 동일한 전압을 전압 즉, 접지 전압(VSS)을 인가하되, 서브 워드라인 드라이버(13)의 p웰(nSWD)은 셀 어레이(21), 센스 증폭기(22), 및 컨졍션 회로(24)의 p웰들(CELL,nSA,nCON)과 전기적으로 격리한 후 상이한 전압 즉, 백 바이어스 전압(VBB)을 인가한다.
도8A 내지 도8C는 도7의 반도체 메모리 장치의 단면도들을 도시한 도면으로, 도8A는 도7의 셀 어레이, 서브 워드라인 회로, 및 주변회로를 Y-Y'축으로 자른 단면도이고, 도8B는 도7의 컨졍션 회로 및 서브 워드라인 회로를 X1-X1'축으로 자른 단면도이고, 도8C는 도7의 셀 어레이 및 센스 증폭기를 X2-X2'축으로 자른 단면도이다.
서브 워드라인 드라이버의 p웰(nSWD)은 도7A에 도시된 바와 같이, 딥 n웰(deep n-well)과 n웰(partition)을 통해 셀 어레이의 p웰(CELL)과 전기적으로 격리시키고, 도7B에 도시된 바와 같이, 딥 n웰(deep n-well)과 컨졍션 회로의 n웰(pCON2)에 의해 컨졍션 회로의 p웰(nCON)과도 전기적으로 격리시킨다. 그리고 서 브 워드라인 드라이버의 p웰(nSWD)에는 셀 어레이 및 컨졍션 회로 p웰들(CELL,nCON)에 인가되는 접지 전압(VSS)과 상이한 전압 즉, 백 바이어스 전압(VBB)을 인가한다.
그리고 셀 어레이의 p웰(CELL)은 도7A에 도시된 바와 같이 상이한 전압 즉, 백 바이어스 전압(VBB)을 인가받는 서브 워드라인 드라이버의 p웰(nSWD)과는 전기적으로 격리되나, 도7C에 도시된 바와 같이, 동일한 전압 즉, 접지 전압(VSS)을 인가받는 센스 증폭기의 p웰(nSA)과 인접될 수도 있다.
이와 같이, 본 발명은 반도체 메모리 장치는 메모리 셀을 3차원형 트랜지스터로 구현한 후, 네거티브 서브 워드라인 드라이버의 p웰(nSWD)에만 상이한 전압이 인가되도록 하고, 셀 어레이, 센스 증폭기, 컨졍션 회로, 및 주변회로의 p웰들(CELL,nSA,nCON,nPERI)에는 동일한 전압을 인가한다.
이에 서브 워드라인 드라이버의 n형 모스 트랜지스터만이 주변회로의 n형 모스 트랜지스터와 상이한 문턱전압을 가지게 되므로, 본 발명의 반도체 메모리 장치는 트랜지스터 제조 공정시에 문턱 전압 조정용 이온 주입 공정을 서브 워드라인 드라이버 영역(SWD)에 n형 모스 트랜지스터가 형성되는 p웰(nSWD)에 대해서만 수행하면 된다.
따라서 본 발명의 반도체 메모리 장치는 메모리 셀을 수직 채널 트랜지스터와 핀 트랜지스터를 통해 구현하여, 메모리 셀의 래치업 면역성, 데이터 보존성, 및 동작속도 등을 개선하면서도 문턱 전압 조정용 이온 주입 공정을 수행해야할 회로의 개수를 획기적으로 감소시켜 준다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기 술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 메모리 셀을 3차원형 트랜지스터를 구현하여, 서브 워드라인 드라이버의 n형 모스 트랜지스터만이 네거티브 전압을 벌크 전압으로 인가받으면 되도록 한다. 이에 문턱 전압 조정용 이온 주입 공정을 서브 워드라인 드라이버의 n형 모스 트랜지스터가 형성되는 p웰에 대해서만 수행되도록 하여 메모리 셀의 동작 신뢰성 및 데이터 보존성을 개선시키면서도 제조 공정은 단순화할 수 있도록 한다.

Claims (15)

  1. 제1형태의 제1도전형의 트랜지스터를 구비하는 복수개의 메모리 셀들;
    제2형태의 제1도전형의 트랜지스터와 제2형태의 제2도전형의 트랜지스터를 구비하는 서브 워드라인 드라이버;
    상기 제2형태의 제1도전형의 트랜지스터와 상기 제2형태의 제2도전형의 트랜지스터를 구비하는 센스 증폭기; 및
    상기 제2형태의 제1도전형의 트랜지스터와 상기 제2형태의 제2도전형의 트랜지스터를 구비하여, 상기 메모리 셀들로의 데이터 입/출력을 제어하는 주변회로를 구비하고,
    상기 제1형태의 제1도전형의 트랜지스터의 벌크전압과 상기 주변회로의 제2형태의 제1도전형의 트랜지스터의 벌크전압과 상기 센스 증폭기의 상기 제2 형태의 제1도전형의 트랜지스터의 벌크전압은 동일하고, 상기 서브 워드라인 드라이버의 상기 제2형태의 제1 도전형의 트랜지스터의 벌크전압은 상기 제1형태의 제1도전형의 트랜지스터의 벌크전압 보다 낮은 네거티브 전압인 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1형태의 제1도전형의 트랜지스터는
    수직 채널 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1형태의 제1도전형의 트랜지스터는
    핀 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제2형태의 제1 도전형의 트랜지스터 및 상기 제2형태의 제2 도전형의 트랜지스터는
    모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 서브 워드라인 드라이버는
    상기 제1형태의 제1도전형의 트랜지스터의 게이트에 고전압을 인가하여 상기 제1형태의 제1도전형의 트랜지스터를 턴온시키는 상기 제2형태의 제2도전형의 트랜지스터; 및
    상기 네거티브 전압을 벌크 전압으로 인가받으며 상기 제1형태의 제1도전형의 트랜지스터의 게이트에 상기 네거티브 전압을 인가하여 상기 제1형태의 제1도전형의 트랜지스터를 턴오프시키는 상기 제2형태의 제1도전형의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 서브 워드라인 드라이버와 상기 센스 증폭기의 교차 영역에 위치하며, 상기 제2형태의 제1도전형의 트랜지스터와 상기 제2형태의 제2도전형의 트랜지스터를 구비하는 컨졍션 회로를 더 구비하고,
    상기 제2형태의 제1도전형의 트랜지스터의 벌크전압은 상기 제1형태의 제1 도전형의 트랜지스터의 벌크전압과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2도전형의 반도체 기판내에 위치하는 제1 도전형의 딥웰;
    상기 제1 도전형의 딥웰상에 위치하여 메모리 셀의 제1 형태의 제1 도전형 트랜지스터와 센스 증폭기의 제2 형태의 제1도전형 트랜지스터가 형성되는 제2도전형의 제1웰;
    상기 제2도전형의 제1웰과 전기적으로 격리되는 상기 딥웰상에 위치하여 서브워드라인 드라이버의 상기 제2형태의 제1도전형 트랜지스터가 형성되는 제2도전형의 제2웰; 및
    상기 제2도전형의 제1웰 및 상기 제2도전형의 제2웰과 전기적으로 격리되는 상기 반도체 기판내에 위치하여 주변회로의 상기 제2 형태의 제1 도전형 트랜지스터가 형성되는 제2도전형의 제3웰을 구비하고,
    상기 제2도전형의 제1웰과 상기 제2도전형의 제3웰에는 제1전압이 인가되고, 상기 제2도전형의 제2웰에는 상기 제1전압보다 낮은 네거티브 전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1형태의 제1도전형의 트랜지스터는
    수직 채널 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 수직 채널 트랜지스터는
    상기 제2도전형의 제1웰상에 형성된 소스(또는 드레인)와, 상기 소스(또는 드레인)상에 형성된 채널 영역과, 상기 채널 영역상에 형성된 드레인(또는 소스)과, 상기 채널 영역을 감싸도록 형성된 게이트 전극을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 제1형태의 제1도전형의 트랜지스터는
    핀 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 핀 트랜지스터는
    상기 제2도전형의 제1웰과 연결되고 상기 제2도전형의 제1웰의 상부표면에서 돌출된 형태를 가지는 제2 도전형의 핀 활성 영역과, 상기 핀 활성 영역내의 채널 영역의 감싸도록 형성된 게이트 전극과, 상기 게이트 전극의 양측의 핀 활성 영역에 형성된 소스 및 드레인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제7항에 있어서, 상기 제2 형태의 제1도전형 트랜지스터는
    모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제7항에 있어서, 상기 반도체 메모리 장치는
    상기 제2도전형의 제1웰과 상기 제2도전형의 제2웰 사이의 상기 딥웰상에 위치하여 상기 제2도전형의 제1웰과 상기 제2도전형의 제2웰간을 전기적으로 격리시키며 상기 서브 워드라인 드라이버의 제2형태의 제2도전형 트랜지스터가 형성되는 제1도전형의 제1 웰;
    상기 제2도전형의 제1웰에 인접되는 상기 딥웰상에 위치하여 상기 센스 증폭기의 상기 제2 형태의 제2도전형 트랜지스터가 형성되는 제1도전형의 제2웰; 및
    상기 제1도전형의 제1 웰 및 상기 제1도전형의 제2웰과 전기적으로 격리되는 상기 반도체 기판내에 위치하여 상기 주변회로의 상기 제2형태의 제2도전형 트랜지스터가 형성되는 제1도전형의 제3웰을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 반도체 메모리 장치는
    상기 제2도전형의 제1웰과 상기 제2도전형의 제2웰 사이의 상기 딥웰상에 위치하여 상기 제2도전형의 제1웰과 상기 제2도전형의 제2웰간을 전기적으로 격리시키는 제1도전형의 제4 웰; 및
    상기 제1도전형의 제4 웰이 위치되지 않는 상기 제2도전형의 제1웰과 상기 제2도전형의 제2웰 사이의 상기 딥웰상에 위치하여 상기 제2도전형의 제1웰과 상기 제2도전형의 제2웰간을 전기적으로 격리시키며 상기 서브워드라인 드라이버의 제2형태의 제2도전형 트랜지스터가 형성되는 제1도전형의 제5웰을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 반도체 메모리 장치는
    상기 제2도전형의 제1웰 및 상기 제2도전형의 제2웰과 전기적으로 격리되는 상기 딥웰상에 위치하여 컨졍션 회로의 상기 제2형태의 제1도전형 트랜지스터가 형성되는 제2도전형의 제4웰; 및
    상기 제2도전형의 제4웰과 상기 제2도전형의 제2웰의 사이의 상기 딥웰상에 위치하여 상기 제2도전형의 제4웰과 상기 제2도전형의 제2웰간을 전기적으로 격리시키며 상기 컨졍션 회로의 상기 제2형태의 제2도전형 트랜지스터가 형성되는 제1도전형의 제6 웰을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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