JPH08264730A - Asic工程で埋め込まれたdram用メモリセルおよびワードラインドライバ - Google Patents
Asic工程で埋め込まれたdram用メモリセルおよびワードラインドライバInfo
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Abstract
るものである。 【解決手段】 電荷蓄積構造が、p−ドープ基板中のn
−ドープウエル中のpチャネルアクセスFETと、p−
チャネル電荷蓄積キャパシタと、電荷蓄積キャパシタの
ゲートとFETのドレインを接続する伝導性装置と、ブ
ーストされたワードライン電圧をFETのゲートに供給
する装置からなる構造を有する。
Description
有用なダイナミック・ランダム・アクセス・メモリ(D
RAM)およびワードラインドライバ用の電荷蓄積構造
に関するものである。
に、標準的なDRAMはデータビットを蓄積するために
電荷蓄積セルを利用し、上記データビットはワードライ
ン3に接続されたゲートおよびビットライン5に接続さ
れたドレインからなる。電界効果技術を用いて製造され
たキャパシタは、FET1のソースとVppで示される
電源の間に接続される。上記のような電荷蓄積セルがD
RAMのために組み立てられた場合、その構造を最適化
するために特別な処理技術が用いられる。しかしなが
ら、ASIC工程に埋め込まれたDRAMにおいては、
上記特別な処理技術および構造を用いることができな
い。つまり、ASIC中のDRAM作製においては、次
のような構造や技術はその構造上用いることができな
い。即ち、1チップあたり1MビットのDRAMおよび
初期に用いられたような平面型キャパシタは蓄積された
電荷のレベルの全範囲における線形性を維持するために
特別な酸化と注入が必要となり、また1チップあたり4
Mビットまたはそれ以上の集積度のDRAMではスタッ
クドキャパシタやトレンチ型キャパシタ構造が必要とな
るが、いずれもASIC中でのDRAM作製には適さな
い。標準的なDRAMチップのDRAMセルは、(例え
ばトリプル・ウエル工程を用いた)分離ウエル中や、裏
面バイアス電圧が供給されたチップ基板中に存在する。
この構造は、周囲のロジックおよび入出力ピンのスイッ
チングにより発生する障害からメモリセルを守るもので
ある。標準的DRAM中のセルアクセストランジスタ
は、特別な注入および/または裏面バイアスの組み合わ
せにより良く制御されたサブスレッシュホールド電流を
有する。リフレッシュ間隔を長くするためにはサブスレ
ッシュホールドのリークを最小にすることが必要であ
る。
2(B)に描かれた構造および電圧を用いることがで
き、これは多くの点でDRAM蓄積セルに似ている。F
ET1はp−ドープ基板8中にnドープされた拡散領域
7を有し、nチャネルの上の絶縁された伝導性ゲートを
有するnチャネルデバイスとして組み込まれる。キャパ
シタ2は、n領域7の隣の基板8を覆った伝導性プレー
ト11から形成されるnチャネルデバイスである。キャ
パシタに蓄積される電荷を運ぶビットライン5は他のn
領域に接続され、ビットラインにより運ばれた電荷をキ
ャパシタのnチャネルにFETが運ぶために電圧を運ぶ
ワードライン3はFETのゲートに接続される。電圧V
ssは基板8に供給される。しかしながら、キャパシタ
によって蓄えられた高い電圧Vddにおいてもその下の
nチャネルが反転したままでなければならないため、キ
ャパシタのプレート11は高い正電位Vppに維持され
なければならず、その結果、キャパシタは線形デバイス
として振舞う。もし、こうしなければ、キャパシタンス
は図2(C)に示すように変化する。ここでCOXはキャ
パシタのキャパシタンス、VGSおよびVGDはキャパシタ
のゲート・ソースまたはゲート・ドレイン電圧、VTは
デバイススレッシュホールド電圧である。COXは、図中
の一定のキャパシタンス領域に維持されることが望まし
い。更に、ワードラインは高い正電圧Vppに印加され
なければならず、それによって全Vdd電圧レベルをキ
ャパシタに書き込むことが可能となる。ASIC工程で
用いられた時、上記構造は問題を有することが分かっ
た。例えば、p−ドープ構造は、そこに接続されたVs
sを有し、メモリ工程で用いられるような裏面バイアス
電圧VBBを有しない。これは、周囲の回路や入出力ピン
からのアンダーシュートノイズは、基板に少数キャリア
を注入することができ、これは蓄積されたデータを破壊
しうる。更に、メモリセルアクセスFET上に裏面バイ
アス電圧が無いため、キャパシタからのサブスレッシュ
ホールド・リークは高く、その結果セルによる電荷保持
時間が比較的短くなる。
pチャネルキャパシタおよびpチャネルFETを用いた
蓄積セルの模式的回路および対応したチップの断面図を
示す。この場合、メモリセルはn−ウエル14中に含ま
れ、n−領域を印加するVpp電圧により、周囲の回路
から保護される。領域14に含まれたnドープ領域16
により、Vpp電圧がn−領域に供給される。セルアク
セスFETは、pチャネルの両横に位置するpドープ領
域17、およびチャネル上に横たわったゲートコンダク
タ9を有するpチャネルデバイスである。セルキャパシ
タは、p領域17の1つに隣接した1つのエッジを有し
て配置された伝導性プレート11から形成される。Vd
dより高いVppに印加されたn−ウエルにより、基板
8へのサブスレッシュホールド・リークが防止される。
しかしながら、オフ状態においてもVdd電圧に維持さ
れたワードライン3は、セルアクセスFETを完全にオ
ンにし、全Vss電圧レベルをセルによって蓄積される
ようにするために、Vssより低い負電圧にしなければ
ならない。キャパシタのゲート(伝導性プレート11)
は、ゼロ(Vss)が蓄積された時であっても、その下
に反転されたチャネルを維持するために負VBBレベルに
保たれなければならない。しかしながら、電圧VBBは、
p−基板8がVssに接続されているため、通常のCM
OS回路では電圧VBBを発生させることができない。即
ち、n−チャネルソースまたはドレインが基板に対して
順バイアスに印加されることとなるため、負電圧をn−
チャネルソースまたはドレインに接続することはできな
い。また、p−チャネルダイナミック回路はVBB電圧を
発生するために、ワードラインドライバ中で用いられな
ければならない。
シタから基板への電荷リークを避け、かつ従来キャパシ
タ上部プレートに印加が必要であった連続した電圧VBB
の必要のない電荷蓄積用基板に構造に関する。特に本構
造はASICに用いることに大変適している。
意研究の結果、電圧Vppをnウエル領域のバイアス用
およびキャパシタ電界効果デバイスのチャネル反転領域
形成用に用い、かつ該キャパシタのゲートとFETを接
続することにより従来必要であった電圧VBBの供給が不
要になることを見出し、本発明を完成した。
プウエル中のp−チャネルアクセスFET、p−チャネ
ル電荷蓄積キャパシタ、キャパシタのプレートをFET
のドレインに接続する伝導性装置、FETのゲートにブ
ーストされたワードライン電圧を供給するための装置か
らなるDRAMの電荷蓄積構造にある。
電圧電源Vppと蓄積セルアクセスFETの間で接続さ
れる電荷蓄積キャパシタ構造、ワードラインに接続され
た蓄積セルアクセスFETのゲートからなる構造でもよ
い。上記セルアクセスFETは、チャネルにより分離さ
れ、p−ドープ基板のn−ドープウエル領域に含まれる
第1および第2のpドープ領域からなる。上記キャパシ
タは、真性n−ドープチャネル領域から絶縁されその上
に配置されたゲート伝導性領域を有するFETからな
る。上記キャパシタのゲート伝導性領域は、伝導性領域
から間をおいて配置されたFETの第2のpドープ領域
に接続される。第3のpドープ領域は、伝導性領域のエ
ッジに近接したn−ドープチャネル領域中に含まれる。
nドープ領域は第3のpドープ領域から間をあけて配置
されたn−ドープ領域中に含まれ、高電圧Vppがnド
ープ領域および第3のpドープ領域に供給される。ビッ
トラインは第1のpドープ領域に接続される。電圧は、
ワードラインから、ワードライン電圧Vddからブース
トされたセルアクセスFETのゲートに供給される。
では、従来例を示す図3(A),(B)の実施の形態と
同様に、p−チャネルFETおよびp−チャネルキャパ
シタが用いられ、p−基板8のn−ウエルに含まれる。
しかしながら、図1では、キャパシタはセルアクセスF
ETから間隔をおいて配置されているが、図3では、そ
のプレート11はセルアクセスFETの近接したpドー
プ領域17に接続されている。更に、pドープ領域19
はプレート11のエッジに近接してn−ウエルの中に含
まれ、高電圧Vppに接続される。この結果、図中のプ
レート11の下にp−チャネルが形成される。nドープ
領域21はpドープ領域19から間隔をあけて配置さ
れ、これもVppに接続される。このバイアスされたn
ドープ領域は、図3(B)に関して述べたようにn−ウ
エル14を印加する。図3(B)の従来の実施例に示す
のように、p−基板8はVssに接続される。図3
(A)および図1(A)の蓄積キャパシタ2を比較する
と、図1(A)の実施の形態では電界効果デバイスが反
転していることがわかる。図1(A)のキャパシタのソ
ースおよびドレインはVppに接続され、またFET1
のドレインにも接続される。図1(A)のプレート11
はFET1のドレインに接続され、一方、図3(A)に
おいてはVBBに接続される。図1(A)ではVBBは用い
られない。
は、FET1のゲートに供給される。適切な電圧を供給
するための回路について、図4(A)および4(B)の
回路と比較して述べる。図4(A)および4(B)に
は、ワードライン駆動回路および該回路の電圧タイムチ
ャートを示す。X+電圧は、FET23のソース−ドレ
イン回路によりワードライン3に供給される。ワードラ
インは、FET24のソース−ドレイン回路によりグラ
ウンドに接続される。X電圧は、FET25のソース−
ドレイン回路によりFET23のゲートに供給される。
ワードラインリセット電圧VRはFET24のゲートに
供給され、電圧VddはFET25のゲートに供給され
る。XおよびX+電圧はワードラインアドレス回路から
解読されたワードラインアドレス信号である。サイクル
に先立って、FET24の伝導が起こりリセット信号X
Rが高くなり、ワードラインはグラウンド電圧レベルに
なる。低いサイクルの最初において、ワードラインリセ
ット信号XRがオフされ、FET24が非伝導になる。
それから選択されたワードラインのための解読された信
号Xが0からVddに増加する。これはノードaの電圧
をVdd−VTに上げる。ここに、VTはFET25の動
作スレッシュホールド電圧である。ブーストされたXア
ドレス信号X+は、図4(B)に示すようにそれから高
くなり、その電圧上昇によりX+はVddより高くな
る。ここでゲート酸化キャパシタンスの、積層キャパシ
タンスとFET25ドレインキャパシタンスの和に対す
る比は高く、キャパシタの接続によりノードaはX+電
圧上昇に従って上昇する。これは、FET23がワード
ラインに電圧X+(高電圧)を通過させることを許容す
る。
モステックのMK4116、16K、NMOS、DRA
M回路に用いられる回路に基づく第2のワードラインド
ライバの概略図を示す。この回路は電圧X+を発生する
ものである。また図5(B)に、図5(A)の回路の電
圧のタイミングチャートを示す。1組のFETのソース
−ドレイン回路は、電圧線路VddとVssの間に直列
に接続される。図4(A)の回路のX+電圧ラインに接
続されるX+電圧出力ラインは、負荷キャパシタンスC
Lを介してグラウンドにバイパスされる。電界効果キャ
パシタ30は出力ラインX+とFET27と28の接続
部の間に接続される。出力ラインX+はVssにFET
32のソース−ドレイン回路により接続され、また信号
源XBはFET34のソース−ドレイン回路により接続
される。信号源ENは、FET28のゲートと同様に、
FET34のゲート(ノードb)にFET36のソース
−ドレイン回路により供給される。FET36のゲート
はVdd線路に接続される。信号源RはFET32のゲ
ートに供給される。無動作状態において、FET28お
よび32により可能にされることにより、キャパシタ3
0の双方のプレートはVssに保たれ、ENおよびR信
号は高い論理レベルに保たれる。入力信号Rが低い論理
レベルになることにより、FET32はオフになり、信
号XBはVssからVDDに上がる。図4(A)の回路に
ついて既に述べた方法と類似した方法で、ノードbは自
己電圧上昇し、キャパシタ30の上部プレートがVdd
レベルに蓄電されることを許容する。FET28が割り
込み可能になるのと同様に、FET27が割り込み可能
になることにより、FET27および28双方が電流を
VddからVssに流す。FET27および28の接続
部に接続されたキャパシタ30の底部プレートは、FE
T27および28の相対的電位により決定されるよう
に、Vssレベルより高い電圧になる。このようにこの
動作状態では電圧X+はVssからVDDに上げられる。
そしてEN信号は低い論理レベルになる。これによりF
ET28は伝導を終え、キャパシタ30の底部プレート
はVssから離される。同時に、FET36によりFE
T34のゲートに供給されたEN電圧が低い論理レベル
に移ることにより、FET34は伝導を終える。FET
27の伝導により、FET27のソース−ドレイン回路
により、キャパシタ30の底部プレートがVddに上昇
する。FET27のゲート−ソースバイアスはキャパシ
タ30を横切った電圧により確立され、これは例えば5
Vのような全Vdd電圧である。FET27および28
の接続部(キャパシタ30の底部プレート)は、図5
(B)ではVssよりやや高い電圧レベルとして示され
ているが、実質的にはFET28によりVssに保持さ
れると仮定すると、出力X+は以下のようになる。 VX+ = Vdd + 5(C30/(CL+C30)) ここに、C30およびCLはそれぞれキャパシタ30およ
びCLのキャパシタンスである。上記ワードラインドラ
イバおよび第2のワードラインドライバ回路に用いられ
たすべてのFETは1チャネル伝導型であり、好ましく
はn−チャネルであることは留意すべきである。しかし
ながら、回路の反転を可能とし、ワードラインをVdd
からVssより低い電圧に駆動するには、p−チャネル
デバイスを用いることが必要となる。もしFET27お
よび28の接続部(ノードc)において、後者のように
電圧が無くなり電力が失われた場合、全CMOSインバ
ータがFET27および28に代わってキャパシタ30
の底部プレートの駆動に用いられる。
−チャネルデバイスを用いたワードラインドライバ回路
を示す。対応するFETには、図4(A)と同じ名称が
つけられている。しかしながらこの場合は、FET24
はグラウンドに接続されるよりむしろVDDに接続され、
FET25はVddに接続される代わりにグラウンドに
接続されている。FET24のゲートの供給されたXR
信号は、X信号からインバータ40を通って引き出され
る。この回路は、図4の知られた回路から、単に論理を
逆にし、n−チャネルデバイスをp−チャネルデバイス
で置き換えることにより得られる。
用いるX+電圧発生回路を示す。この回路は、図5のデ
バイス27および28を通り抜けるクロウバー電流の問
題を除去することによる、図5の回路の単純な変圧の改
良を行ったものである。p−チャネルFETキャパシタ
30の上部プレート(ゲート)は、図6の回路の入力で
あるX+ノードに接続される。CMOSインバータ45
は、キャパシタ30の底部プレート(ソース−ドレイ
ン)に接続された出力を有する。p−チャネルFET3
6のソース−ドレイン回路は、キャパシタ30の入力お
よびp−チャネルFET34のゲート34の間に接続さ
れる。FET36のゲートはグラウンドに接続される。
FET34のドレインは、ノードX+に接続される。ま
た、p−チャネルFET32のドレインはノードX+に
接続され、そのソースは電源VDDに接続される。p−チ
ャネルFET27BのドレインおよびゲートはX+ノー
ドに接続され、p−チャネルFET27Aのドレインお
よびゲートはFET27Bのソースに接続される。FE
T27Aのソースはグラウンドに接続される。FET3
2のゲート、インバータ45の入力およびFET34の
ソースはそれぞれインバータ47、48および49によ
り駆動される。(図5(A)のX入力と対応した)Xi
信号を受けるための回路の入力が1組の直列接続された
インバータ50を通って接続され、その出力はNORゲ
ート53の入力とともに、インバータ49の入力および
インバータ51に直列接続された入力に接続される。1
組のインバータ51の出力は、その出力がインバータ4
8の入力に接続されたNANDゲート55の入力に接続
されている。ゲート53および55の他の入力は、信号
Xiを受けるための入力に接続される。
での様々な信号のタイミングダイアグラムを示す。動作
中、FET32のゲートは低い論理レベルであり、FE
T32コンジットおよびX+ノードは高い論理レベルV
DDにある。Xi信号が高い論理レベルになると、FET
32のゲートへの信号も高くなる。これによりFET3
2は、インバータ50および49から形成される一連の
ディレイの後段で見られるように伝導を終え、dr信号
は低い論理レベルになる。rbが高く、drが低い場
合、FET32は非伝導、FET34は伝導であり、V
tノードは、Vssへ低くなる。一連のディレイ51お
よびインバータ48により生じる遅延の後、invは高
いレベルになり、インバータ45の出力csd(キャパ
シタ60の底部プレート)は低いレベルになる。Xgノ
ードはVt−Vddの低いレベルであり、invが高く
なることによりFET36が伝導状態となり、XgもV
ddの高いレベルになる。キャパシタ30の底部プレー
トはブーストされ、Xtは低い電圧−Vboostにな
る。FET27Aおよび27Bはダイオードに形成さ
れ、出力電圧を−2Vtまたはより高く限定するための
クランプとなる。ここでVtはFETの伝導スレッシュ
ホールド電圧を示す。キャパシタの底部プレートはこの
ように、2つのp−チャネルトランジスタによるよりむ
しろCMOSインバータ45により駆動される。このよ
うにキャパシタ30の底部プレートは、ブースト前にV
DDに完全に蓄電されることができ、この結果、能率が上
がり電力消費が低減される。付加した論理回路は、図5
(A)のR、EN、XB信号に夫々対応したrb、in
v、dr信号を発生するために含まれる。csd信号を
生成するインバータは、図5(A)の回路中のデバイス
27および28を置き換えるものである。図5(A)の
要素に対応する要素については、同じ符号を付してい
る。
ルの概略図を示す。 (B)図1の回路のチップ断面図を示す。
の概略図である。 (B)従来のn−チャネルDRAM蓄積セル回路のチッ
プ断面図を示す。 (C)従来のn−チャネルDRAM蓄積セル回路のアク
セスFETのキャパシタンスとゲート・ソースまたはゲ
ート・ドレイン電圧の関係のグラフである。
の概略図を示す。 (B)従来のp−チャネルDRAM蓄積セル回路のチッ
プ断面図を示す。
動回路を示す。 (B)図4(A)の回路の電圧と時間の関係を示す。
を発生させることができる従来のn−チャネルの第2ワ
ードライン駆動回路の概略図を示す。 (B)図5(A)の回路における電圧のタイミングチャ
ートを示す。
p−チャネルワードライン駆動回路の概略図を示す。
させることができる本発明にかかるp−チャネルの第2
ワードライン駆動回路の概略図を示す。 (B)図7(A)の回路信号のタイミングチャートを示
す。
5はビットライン、6は伝導手段、8はp−基板、9は
ゲート、11はプレート、14はn−ウエル、17はp
ドープ領域、19はpドープ領域、21はnドープ領域
である。
Claims (9)
- 【請求項1】 p−ドープ基板中のn−ドープウエル中
にあるp−チャネルアクセスFETと、p−チャネル電
荷蓄積キャパシタと、該電荷蓄積キャパシタのゲートと
上記FETのドレインを接続する伝導手段と、該FET
のゲートにブーストされたワードライン電圧を供給する
手段からなることを特徴とするDRAM電荷蓄積構造。 - 【請求項2】 さらに、n−ウエルに拡散された電荷蓄
積キャパシタのp+ドープソース/ドレイン領域および
該p+ドープ領域を電源Vppに接続する手段からな
り、かかる電源Vppは、0または1の論理レベルのい
ずれもを定義する電荷を受け取るキャパシタ上の電荷蓄
積キャパシタのチャネルを維持するのに十分高いことを
特徴とする請求項1に記載のDRAM電荷蓄積構造。 - 【請求項3】 さらに、n−ウエル中に拡散されたnド
ープ領域と、p−チャネルアクセスFETを通ったサブ
スレッシュホールドリークを減少させるために十分高く
された電源Vppに上記nドープ領域を接続する手段か
らなることを特徴とする請求項2に記載のDRAM電荷
蓄積構造。 - 【請求項4】 高い電源Vppと蓄積セルアクセスFE
Tのソース−ドレイン回路の間に接続された電荷蓄積キ
ャパシタ手段と、ワードラインに接続されたソース−ド
レイン回路と、チャネルにより分離され、p−ドープ基
板のn−ドープ領域中に含まれる第1と第2のpドープ
領域からなるセルアクセスFETと、チャネル領域から
絶縁されその上方に配置された伝導性ゲート領域と上記
チャネル領域に近接した第3のp−ドープ領域を有する
FETからなるキャパシタと、上記キャパシタの伝導性
ゲート領域と該伝導性領域から間隔をおいて配置された
FETの第2のpドープ領域を接続するための手段と、
第3のpドープ領域から間隔をおいてn−ドープ領域中
に配置されたnドープ領域と、上記nドープ領域と第3
のpドープ領域に高電圧Vppを供給する手段と、ビッ
トラインと第1のpドープ領域を接続する手段と、上記
ワードラインからワードライン電圧Vddからブースト
される蓄積セルアクセスFETのゲートに電圧を供給す
る手段からなることを特徴とするDRAM電荷蓄積構
造。 - 【請求項5】 上記FETおよびブーストされたワード
ライン電圧の供給手段がすべてPチャネル型FETから
形成されることを特徴とする請求項4に記載のDRAM
電荷蓄積構造。 - 【請求項6】 上記FETおよびブーストされたワード
ライン電圧の供給手段がすべてPチャネル型FETから
形成されることを特徴とする請求項2に記載のDRAM
電荷蓄積構造。 - 【請求項7】 上記ブーストされたワードライン電圧の
供給手段がすべてPチャネル型FETから形成されるこ
とを特徴とする請求項2に記載のDRAM電荷蓄積構
造。 - 【請求項8】 上部プレートを形成するゲートおよび底
部プレートを形成するソースおよびドレインを有するp
−チャネルFETキャパシタと、上部プレートに接続さ
れたブーストされた出力電圧を供給する出力ノードと、
電源VDDに接続したソースと上記上部プレートに接続し
たドレインを有する第1のp−チャネルFETと、上記
上部プレートに接続されたドレインを有する第2のp−
チャネルFETと、該第2のFETのゲートに接続され
たドレインおよびグラウンドに接続されたゲートを有す
る第3のp−チャネルFETと、上記キャパシタの底部
プレートに接続された出力および第3のFETのソース
に接続された入力を有するインバータと、第1のFET
に信号を供給し、該FETを伝導状態にしこれにより出
力ノードをVddに上げ、上記上部プレートをVddに
蓄電する手段と、第1のFETのゲートへの信号の供給
を停止し、第2のFETのソースに信号を供給しそれを
伝導状態にし、上記上部プレートおよび出力ノードを電
圧Vssにする手段と、第3のFETのソースに信号を
供給し伝導状態にする手段と、後者の信号を上記インバ
ータの遅延に従ってインバータを通してキャパシタの底
部プレートに供給し、これによって上記キャパシタの上
部プレートの電圧をVssより低く負にブーストされた
電圧(−Vboost)にする手段からなる電圧ブース
ト回路。 - 【請求項9】 ブーストされたワードライン電圧を供給
する手段が、上部プレートを形成するゲートおよび底部
プレートを形成するドレインを有するp−チャネルFE
Tキャパシタと、上記上部プレートに接続されたブース
トされた出力電圧を供給するための出力ノードと、電源
VDDに接続されたソースおよび上記上部プレートに接
続されたドレインを有する第1のp−チャネルFET
と、上記上部プレートに接続されたドレインを有する第
2のFETと、該第2のFETのゲートに接続されたド
レインおよびグラウンドに接続されたゲートを有する第
3のFETと、上記キャパシタの底部プレートに接続さ
れた出力および第3のFETのソースに接続された入力
を有するインバータと、第1のFETに信号を供給し、
該FETを伝導状態にしこれにより出力ノードをVdd
に上げ、上記上部プレートをVddに蓄電する手段と、
第1のFETのゲートへの信号の供給を停止し、第2の
FETのソースに信号を供給しそれを伝導状態にし、上
記上部プレートおよび出力ノードを電圧Vssにする手
段と、第3のFETのソースに信号を供給し伝導状態に
する手段と、後者の信号を上記インバータの遅延に従っ
てインバータを通してキャパシタの底部プレートに供給
し、これによって上記キャパシタの上部プレートの電圧
をVssより低く負にブーストされた電圧(−Vboo
st)にする手段からなることを特徴とする請求項7に
記載のDRAM電荷蓄電構造。
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