JP3182067B2 - Ｄｒａｍ電荷蓄積構造及びｄｒａｍ電荷蓄積構造用電圧昇圧回路 - Google Patents
Ｄｒａｍ電荷蓄積構造及びｄｒａｍ電荷蓄積構造用電圧昇圧回路Info
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- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Description
【０００１】
【発明の属する技術分野】この発明は、特にＡＳＩＣに
有用なダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）およびワードラインドライバ用の電荷蓄積構造
に関するものである。
有用なダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）およびワードラインドライバ用の電荷蓄積構造
に関するものである。
【０００２】
【従来の技術】図２（Ａ）および１（Ｂ）に示すよう
に、標準的なＤＲＡＭはデータビットを蓄積するために
電荷蓄積セルを利用し、上記データビットはワードライ
ン３に接続されたゲートおよびビットライン５に接続さ
れたドレインからなる。電界効果技術を用いて製造され
たキャパシタは、ＦＥＴ１のソースとＶｐｐで示される
電源の間に接続される。上記のような電荷蓄積セルがＤ
ＲＡＭのために組み立てられた場合、その構造を最適化
するために特別な処理技術が用いられる。しかしなが
ら、ＡＳＩＣ工程に埋め込まれたＤＲＡＭにおいては、
上記特別な処理技術および構造を用いることができな
い。つまり、ＡＳＩＣ中のＤＲＡＭ作製においては、次
のような構造や技術はその構造上用いることができな
い。即ち、１チップあたり１ＭビットのＤＲＡＭおよび
初期に用いられたような平面型キャパシタは蓄積された
電荷のレベルの全範囲における線形性を維持するために
特別な酸化と注入が必要となり、また１チップあたり４
Ｍビットまたはそれ以上の集積度のＤＲＡＭではスタッ
クドキャパシタやトレンチ型キャパシタ構造が必要とな
るが、いずれもＡＳＩＣ中でのＤＲＡＭ作製には適さな
い。標準的なＤＲＡＭチップのＤＲＡＭセルは、（例え
ばトリプル・ウエル工程を用いた）分離ウエル中や、裏
面バイアス電圧が供給されたチップ基板中に存在する。
この構造は、周囲のロジックおよび入出力ピンのスイッ
チングにより発生する障害からメモリセルを守るもので
ある。標準的ＤＲＡＭ中のセルアクセストランジスタ
は、特別な注入および／または裏面バイアスの組み合わ
せにより良く制御されたサブスレッシュホールド電流を
有する。リフレッシュ間隔を長くするためにはサブスレ
ッシュホールドのリークを最小にすることが必要であ
る。
に、標準的なＤＲＡＭはデータビットを蓄積するために
電荷蓄積セルを利用し、上記データビットはワードライ
ン３に接続されたゲートおよびビットライン５に接続さ
れたドレインからなる。電界効果技術を用いて製造され
たキャパシタは、ＦＥＴ１のソースとＶｐｐで示される
電源の間に接続される。上記のような電荷蓄積セルがＤ
ＲＡＭのために組み立てられた場合、その構造を最適化
するために特別な処理技術が用いられる。しかしなが
ら、ＡＳＩＣ工程に埋め込まれたＤＲＡＭにおいては、
上記特別な処理技術および構造を用いることができな
い。つまり、ＡＳＩＣ中のＤＲＡＭ作製においては、次
のような構造や技術はその構造上用いることができな
い。即ち、１チップあたり１ＭビットのＤＲＡＭおよび
初期に用いられたような平面型キャパシタは蓄積された
電荷のレベルの全範囲における線形性を維持するために
特別な酸化と注入が必要となり、また１チップあたり４
Ｍビットまたはそれ以上の集積度のＤＲＡＭではスタッ
クドキャパシタやトレンチ型キャパシタ構造が必要とな
るが、いずれもＡＳＩＣ中でのＤＲＡＭ作製には適さな
い。標準的なＤＲＡＭチップのＤＲＡＭセルは、（例え
ばトリプル・ウエル工程を用いた）分離ウエル中や、裏
面バイアス電圧が供給されたチップ基板中に存在する。
この構造は、周囲のロジックおよび入出力ピンのスイッ
チングにより発生する障害からメモリセルを守るもので
ある。標準的ＤＲＡＭ中のセルアクセストランジスタ
は、特別な注入および／または裏面バイアスの組み合わ
せにより良く制御されたサブスレッシュホールド電流を
有する。リフレッシュ間隔を長くするためにはサブスレ
ッシュホールドのリークを最小にすることが必要であ
る。
【０００３】ＡＳＩＣに組み込まれたＤＲＡＭでは、図
２（Ｂ）に描かれた構造および電圧を用いることがで
き、これは多くの点でＤＲＡＭ蓄積セルに似ている。Ｆ
ＥＴ１はｐ−ドープ基板８中にｎドープされた拡散領域
７を有し、ｎチャネルの上の絶縁された伝導性ゲートを
有するｎチャネルデバイスとして組み込まれる。キャパ
シタ２は、ｎ領域７の隣の基板８を覆った伝導性プレー
ト１１から形成されるｎチャネルデバイスである。キャ
パシタに蓄積される電荷を運ぶビットライン５は他のｎ
領域に接続され、ビットラインにより運ばれた電荷をキ
ャパシタのｎチャネルにＦＥＴが運ぶために電圧を運ぶ
ワードライン３はＦＥＴのゲートに接続される。電圧Ｖ
ｓｓは基板８に供給される。しかしながら、キャパシタ
によって蓄えられた高い電圧Ｖｄｄにおいてもその下の
ｎチャネルが反転したままでなければならないため、キ
ャパシタのプレート１１は高い正電位Ｖｐｐに維持され
なければならず、その結果、キャパシタは線形デバイス
として振舞う。もし、こうしなければ、キャパシタンス
は図２（Ｃ）に示すように変化する。ここでＣOXはキャ
パシタのキャパシタンス、ＶGSおよびＶGDはキャパシタ
のゲート・ソースまたはゲート・ドレイン電圧、ＶTは
デバイススレッシュホールド電圧である。ＣOXは、図中
の一定のキャパシタンス領域に維持されることが望まし
い。更に、ワードラインは高い正電圧Ｖｐｐに印加され
なければならず、それによって全Ｖｄｄ電圧レベルをキ
ャパシタに書き込むことが可能となる。ＡＳＩＣ工程で
用いられた時、上記構造は問題を有することが分かっ
た。例えば、ｐ−ドープ構造は、そこに接続されたＶｓ
ｓを有し、メモリ工程で用いられるような裏面バイアス
電圧ＶBBを有しない。これは、周囲の回路や入出力ピン
からのアンダーシュートノイズは、基板に少数キャリア
を注入することができ、これは蓄積されたデータを破壊
しうる。更に、メモリセルアクセスＦＥＴ上に裏面バイ
アス電圧が無いため、キャパシタからのサブスレッシュ
ホールド・リークは高く、その結果セルによる電荷保持
時間が比較的短くなる。
２（Ｂ）に描かれた構造および電圧を用いることがで
き、これは多くの点でＤＲＡＭ蓄積セルに似ている。Ｆ
ＥＴ１はｐ−ドープ基板８中にｎドープされた拡散領域
７を有し、ｎチャネルの上の絶縁された伝導性ゲートを
有するｎチャネルデバイスとして組み込まれる。キャパ
シタ２は、ｎ領域７の隣の基板８を覆った伝導性プレー
ト１１から形成されるｎチャネルデバイスである。キャ
パシタに蓄積される電荷を運ぶビットライン５は他のｎ
領域に接続され、ビットラインにより運ばれた電荷をキ
ャパシタのｎチャネルにＦＥＴが運ぶために電圧を運ぶ
ワードライン３はＦＥＴのゲートに接続される。電圧Ｖ
ｓｓは基板８に供給される。しかしながら、キャパシタ
によって蓄えられた高い電圧Ｖｄｄにおいてもその下の
ｎチャネルが反転したままでなければならないため、キ
ャパシタのプレート１１は高い正電位Ｖｐｐに維持され
なければならず、その結果、キャパシタは線形デバイス
として振舞う。もし、こうしなければ、キャパシタンス
は図２（Ｃ）に示すように変化する。ここでＣOXはキャ
パシタのキャパシタンス、ＶGSおよびＶGDはキャパシタ
のゲート・ソースまたはゲート・ドレイン電圧、ＶTは
デバイススレッシュホールド電圧である。ＣOXは、図中
の一定のキャパシタンス領域に維持されることが望まし
い。更に、ワードラインは高い正電圧Ｖｐｐに印加され
なければならず、それによって全Ｖｄｄ電圧レベルをキ
ャパシタに書き込むことが可能となる。ＡＳＩＣ工程で
用いられた時、上記構造は問題を有することが分かっ
た。例えば、ｐ−ドープ構造は、そこに接続されたＶｓ
ｓを有し、メモリ工程で用いられるような裏面バイアス
電圧ＶBBを有しない。これは、周囲の回路や入出力ピン
からのアンダーシュートノイズは、基板に少数キャリア
を注入することができ、これは蓄積されたデータを破壊
しうる。更に、メモリセルアクセスＦＥＴ上に裏面バイ
アス電圧が無いため、キャパシタからのサブスレッシュ
ホールド・リークは高く、その結果セルによる電荷保持
時間が比較的短くなる。
【０００４】図３（Ａ）および２（Ｂ）は、電荷蓄積用
ｐチャネルキャパシタおよびｐチャネルＦＥＴを用いた
蓄積セルの模式的回路および対応したチップの断面図を
示す。この場合、メモリセルはｎ−ウエル１４中に含ま
れ、ｎ−領域を印加するＶｐｐ電圧により、周囲の回路
から保護される。領域１４に含まれたｎドープ領域１６
により、Ｖｐｐ電圧がｎ−領域に供給される。セルアク
セスＦＥＴは、ｐチャネルの両横に位置するｐドープ領
域１７、およびチャネル上に横たわったゲートコンダク
タ９を有するｐチャネルデバイスである。セルキャパシ
タは、ｐ領域１７の１つに隣接した１つのエッジを有し
て配置された伝導性プレート１１から形成される。Ｖｄ
ｄより高いＶｐｐに印加されたｎ−ウエルにより、基板
８へのサブスレッシュホールド・リークが防止される。
しかしながら、オフ状態においてもＶｄｄ電圧に維持さ
れたワードライン３は、セルアクセスＦＥＴを完全にオ
ンにし、全Ｖｓｓ電圧レベルをセルによって蓄積される
ようにするために、Ｖｓｓより低い負電圧にしなければ
ならない。キャパシタのゲート（伝導性プレート１１）
は、ゼロ（Ｖｓｓ）が蓄積された時であっても、その下
に反転されたチャネルを維持するために負ＶBBレベルに
保たれなければならない。しかしながら、電圧ＶBBは、
ｐ−基板８がＶｓｓに接続されているため、通常のＣＭ
ＯＳ回路では電圧ＶBBを発生させることができない。即
ち、ｎ−チャネルソースまたはドレインが基板に対して
順バイアスに印加されることとなるため、負電圧をｎ−
チャネルソースまたはドレインに接続することはできな
い。また、ｐ−チャネルダイナミック回路はＶBB電圧を
発生するために、ワードラインドライバ中で用いられな
ければならない。
ｐチャネルキャパシタおよびｐチャネルＦＥＴを用いた
蓄積セルの模式的回路および対応したチップの断面図を
示す。この場合、メモリセルはｎ−ウエル１４中に含ま
れ、ｎ−領域を印加するＶｐｐ電圧により、周囲の回路
から保護される。領域１４に含まれたｎドープ領域１６
により、Ｖｐｐ電圧がｎ−領域に供給される。セルアク
セスＦＥＴは、ｐチャネルの両横に位置するｐドープ領
域１７、およびチャネル上に横たわったゲートコンダク
タ９を有するｐチャネルデバイスである。セルキャパシ
タは、ｐ領域１７の１つに隣接した１つのエッジを有し
て配置された伝導性プレート１１から形成される。Ｖｄ
ｄより高いＶｐｐに印加されたｎ−ウエルにより、基板
８へのサブスレッシュホールド・リークが防止される。
しかしながら、オフ状態においてもＶｄｄ電圧に維持さ
れたワードライン３は、セルアクセスＦＥＴを完全にオ
ンにし、全Ｖｓｓ電圧レベルをセルによって蓄積される
ようにするために、Ｖｓｓより低い負電圧にしなければ
ならない。キャパシタのゲート（伝導性プレート１１）
は、ゼロ（Ｖｓｓ）が蓄積された時であっても、その下
に反転されたチャネルを維持するために負ＶBBレベルに
保たれなければならない。しかしながら、電圧ＶBBは、
ｐ−基板８がＶｓｓに接続されているため、通常のＣＭ
ＯＳ回路では電圧ＶBBを発生させることができない。即
ち、ｎ−チャネルソースまたはドレインが基板に対して
順バイアスに印加されることとなるため、負電圧をｎ−
チャネルソースまたはドレインに接続することはできな
い。また、ｐ−チャネルダイナミック回路はＶBB電圧を
発生するために、ワードラインドライバ中で用いられな
ければならない。
【０００５】
【発明が解決しようとする課題】本発明は、蓄積キャパ
シタから基板への電荷リークを避け、かつ従来キャパシ
タ上部プレートに印加が必要であった連続した電圧ＶBB
の必要のない電荷蓄積用基板に構造に関する。特に本構
造はＡＳＩＣに用いることに大変適している。
シタから基板への電荷リークを避け、かつ従来キャパシ
タ上部プレートに印加が必要であった連続した電圧ＶBB
の必要のない電荷蓄積用基板に構造に関する。特に本構
造はＡＳＩＣに用いることに大変適している。
【０００６】
【課題を解決するための手段】そこで、本発明者らは鋭
意研究の結果、電圧Ｖｐｐをｎウエル領域のバイアス用
およびキャパシタ電界効果デバイスのチャネル反転領域
形成用に用い、かつ該キャパシタのゲートとＦＥＴを接
続することにより従来必要であった電圧ＶBBの供給が不
要になることを見出し、本発明を完成した。
意研究の結果、電圧Ｖｐｐをｎウエル領域のバイアス用
およびキャパシタ電界効果デバイスのチャネル反転領域
形成用に用い、かつ該キャパシタのゲートとＦＥＴを接
続することにより従来必要であった電圧ＶBBの供給が不
要になることを見出し、本発明を完成した。
【０００７】即ち、本発明はｐ−ドープ基板のｎ−ドー
プウエル中のｐ−チャネルアクセスＦＥＴ、ｐ−チャネ
ル電荷蓄積キャパシタ、キャパシタのプレートをＦＥＴ
のドレインに接続する伝導性装置、ＦＥＴのゲートにブ
ーストされたワードライン電圧を供給するための装置か
らなるＤＲＡＭの電荷蓄積構造にある。
プウエル中のｐ−チャネルアクセスＦＥＴ、ｐ−チャネ
ル電荷蓄積キャパシタ、キャパシタのプレートをＦＥＴ
のドレインに接続する伝導性装置、ＦＥＴのゲートにブ
ーストされたワードライン電圧を供給するための装置か
らなるＤＲＡＭの電荷蓄積構造にある。
【０００８】また、上記ＤＲＡＭ電荷蓄積構造は、高い
電圧電源Ｖｐｐと蓄積セルアクセスＦＥＴの間で接続さ
れる電荷蓄積キャパシタ構造、ワードラインに接続され
た蓄積セルアクセスＦＥＴのゲートからなる構造でもよ
い。上記セルアクセスＦＥＴは、チャネルにより分離さ
れ、ｐ−ドープ基板のｎ−ドープウエル領域に含まれる
第１および第２のｐドープ領域からなる。上記キャパシ
タは、真性ｎ−ドープチャネル領域から絶縁されその上
に配置されたゲート伝導性領域を有するＦＥＴからな
る。上記キャパシタのゲート伝導性領域は、伝導性領域
から間をおいて配置されたＦＥＴの第２のｐドープ領域
に接続される。第３のｐドープ領域は、伝導性領域のエ
ッジに近接したｎ−ドープチャネル領域中に含まれる。
ｎドープ領域は第３のｐドープ領域から間をあけて配置
されたｎ−ドープ領域中に含まれ、高電圧Ｖｐｐがｎド
ープ領域および第３のｐドープ領域に供給される。ビッ
トラインは第１のｐドープ領域に接続される。電圧は、
ワードラインから、ワードライン電圧Ｖｄｄからブース
トされたセルアクセスＦＥＴのゲートに供給される。
電圧電源Ｖｐｐと蓄積セルアクセスＦＥＴの間で接続さ
れる電荷蓄積キャパシタ構造、ワードラインに接続され
た蓄積セルアクセスＦＥＴのゲートからなる構造でもよ
い。上記セルアクセスＦＥＴは、チャネルにより分離さ
れ、ｐ−ドープ基板のｎ−ドープウエル領域に含まれる
第１および第２のｐドープ領域からなる。上記キャパシ
タは、真性ｎ−ドープチャネル領域から絶縁されその上
に配置されたゲート伝導性領域を有するＦＥＴからな
る。上記キャパシタのゲート伝導性領域は、伝導性領域
から間をおいて配置されたＦＥＴの第２のｐドープ領域
に接続される。第３のｐドープ領域は、伝導性領域のエ
ッジに近接したｎ−ドープチャネル領域中に含まれる。
ｎドープ領域は第３のｐドープ領域から間をあけて配置
されたｎ−ドープ領域中に含まれ、高電圧Ｖｐｐがｎド
ープ領域および第３のｐドープ領域に供給される。ビッ
トラインは第１のｐドープ領域に接続される。電圧は、
ワードラインから、ワードライン電圧Ｖｄｄからブース
トされたセルアクセスＦＥＴのゲートに供給される。
【０００９】
【発明の実施の形態】本発明を示す図１（Ａ），（Ｂ）
では、従来例を示す図３（Ａ），（Ｂ）の実施の形態と
同様に、ｐ−チャネルＦＥＴおよびｐ−チャネルキャパ
シタが用いられ、ｐ−基板８のｎ−ウエルに含まれる。
しかしながら、図１では、キャパシタはセルアクセスＦ
ＥＴから間隔をおいて配置されているが、図３では、そ
のプレート１１はセルアクセスＦＥＴの近接したｐドー
プ領域１７に接続されている。更に、ｐドープ領域１９
はプレート１１のエッジに近接してｎ−ウエルの中に含
まれ、高電圧Ｖｐｐに接続される。この結果、図中のプ
レート１１の下にｐ−チャネルが形成される。ｎドープ
領域２１はｐドープ領域１９から間隔をあけて配置さ
れ、これもＶｐｐに接続される。このバイアスされたｎ
ドープ領域は、図３（Ｂ）に関して述べたようにｎ−ウ
エル１４を印加する。図３（Ｂ）の従来の実施例に示す
のように、ｐ−基板８はＶｓｓに接続される。図３
（Ａ）および図１（Ａ）の蓄積キャパシタ２を比較する
と、図１（Ａ）の実施の形態では電界効果デバイスが反
転していることがわかる。図１（Ａ）のキャパシタのソ
ースおよびドレインはＶｐｐに接続され、またＦＥＴ１
のドレインにも接続される。図１（Ａ）のプレート１１
はＦＥＴ１のドレインに接続され、一方、図３（Ａ）に
おいてはＶBBに接続される。図１（Ａ）ではＶBBは用い
られない。
では、従来例を示す図３（Ａ），（Ｂ）の実施の形態と
同様に、ｐ−チャネルＦＥＴおよびｐ−チャネルキャパ
シタが用いられ、ｐ−基板８のｎ−ウエルに含まれる。
しかしながら、図１では、キャパシタはセルアクセスＦ
ＥＴから間隔をおいて配置されているが、図３では、そ
のプレート１１はセルアクセスＦＥＴの近接したｐドー
プ領域１７に接続されている。更に、ｐドープ領域１９
はプレート１１のエッジに近接してｎ−ウエルの中に含
まれ、高電圧Ｖｐｐに接続される。この結果、図中のプ
レート１１の下にｐ−チャネルが形成される。ｎドープ
領域２１はｐドープ領域１９から間隔をあけて配置さ
れ、これもＶｐｐに接続される。このバイアスされたｎ
ドープ領域は、図３（Ｂ）に関して述べたようにｎ−ウ
エル１４を印加する。図３（Ｂ）の従来の実施例に示す
のように、ｐ−基板８はＶｓｓに接続される。図３
（Ａ）および図１（Ａ）の蓄積キャパシタ２を比較する
と、図１（Ａ）の実施の形態では電界効果デバイスが反
転していることがわかる。図１（Ａ）のキャパシタのソ
ースおよびドレインはＶｐｐに接続され、またＦＥＴ１
のドレインにも接続される。図１（Ａ）のプレート１１
はＦＥＴ１のドレインに接続され、一方、図３（Ａ）に
おいてはＶBBに接続される。図１（Ａ）ではＶBBは用い
られない。
【００１０】ブーストされた負のワードライン駆動電圧
は、ＦＥＴ１のゲートに供給される。適切な電圧を供給
するための回路について、図４（Ａ）および４（Ｂ）の
回路と比較して述べる。図４（Ａ）および４（Ｂ）に
は、ワードライン駆動回路および該回路の電圧タイムチ
ャートを示す。Ｘ＋電圧は、ＦＥＴ２３のソース−ドレ
イン回路によりワードライン３に供給される。ワードラ
インは、ＦＥＴ２４のソース−ドレイン回路によりグラ
ウンドに接続される。Ｘ電圧は、ＦＥＴ２５のソース−
ドレイン回路によりＦＥＴ２３のゲートに供給される。
ワードラインリセット電圧ＶRはＦＥＴ２４のゲートに
供給され、電圧ＶｄｄはＦＥＴ２５のゲートに供給され
る。ＸおよびＸ＋電圧はワードラインアドレス回路から
解読されたワードラインアドレス信号である。サイクル
に先立って、ＦＥＴ２４の伝導が起こりリセット信号Ｘ
Rが高くなり、ワードラインはグラウンド電圧レベルに
なる。低いサイクルの最初において、ワードラインリセ
ット信号ＸRがオフされ、ＦＥＴ２４が非伝導になる。
それから選択されたワードラインのための解読された信
号Ｘが０からＶｄｄに増加する。これはノードａの電圧
をＶｄｄ−ＶTに上げる。ここに、ＶTはＦＥＴ２５の動
作スレッシュホールド電圧である。ブーストされたＸア
ドレス信号Ｘ＋は、図４（Ｂ）に示すようにそれから高
くなり、その電圧上昇によりＸ＋はＶｄｄより高くな
る。ここでゲート酸化キャパシタンスの、積層キャパシ
タンスとＦＥＴ２５ドレインキャパシタンスの和に対す
る比は高く、キャパシタの接続によりノードａはＸ＋電
圧上昇に従って上昇する。これは、ＦＥＴ２３がワード
ラインに電圧Ｘ＋（高電圧）を通過させることを許容す
る。
は、ＦＥＴ１のゲートに供給される。適切な電圧を供給
するための回路について、図４（Ａ）および４（Ｂ）の
回路と比較して述べる。図４（Ａ）および４（Ｂ）に
は、ワードライン駆動回路および該回路の電圧タイムチ
ャートを示す。Ｘ＋電圧は、ＦＥＴ２３のソース−ドレ
イン回路によりワードライン３に供給される。ワードラ
インは、ＦＥＴ２４のソース−ドレイン回路によりグラ
ウンドに接続される。Ｘ電圧は、ＦＥＴ２５のソース−
ドレイン回路によりＦＥＴ２３のゲートに供給される。
ワードラインリセット電圧ＶRはＦＥＴ２４のゲートに
供給され、電圧ＶｄｄはＦＥＴ２５のゲートに供給され
る。ＸおよびＸ＋電圧はワードラインアドレス回路から
解読されたワードラインアドレス信号である。サイクル
に先立って、ＦＥＴ２４の伝導が起こりリセット信号Ｘ
Rが高くなり、ワードラインはグラウンド電圧レベルに
なる。低いサイクルの最初において、ワードラインリセ
ット信号ＸRがオフされ、ＦＥＴ２４が非伝導になる。
それから選択されたワードラインのための解読された信
号Ｘが０からＶｄｄに増加する。これはノードａの電圧
をＶｄｄ−ＶTに上げる。ここに、ＶTはＦＥＴ２５の動
作スレッシュホールド電圧である。ブーストされたＸア
ドレス信号Ｘ＋は、図４（Ｂ）に示すようにそれから高
くなり、その電圧上昇によりＸ＋はＶｄｄより高くな
る。ここでゲート酸化キャパシタンスの、積層キャパシ
タンスとＦＥＴ２５ドレインキャパシタンスの和に対す
る比は高く、キャパシタの接続によりノードａはＸ＋電
圧上昇に従って上昇する。これは、ＦＥＴ２３がワード
ラインに電圧Ｘ＋（高電圧）を通過させることを許容す
る。
【００１１】比較として、図５（Ａ）に従来技術である
モステックのＭＫ４１１６、１６Ｋ、ＮＭＯＳ、ＤＲＡ
Ｍ回路に用いられる回路に基づく第２のワードラインド
ライバの概略図を示す。この回路は電圧Ｘ＋を発生する
ものである。また図５（Ｂ）に、図５（Ａ）の回路の電
圧のタイミングチャートを示す。１組のＦＥＴのソース
−ドレイン回路は、電圧線路ＶｄｄとＶｓｓの間に直列
に接続される。図４（Ａ）の回路のＸ＋電圧ラインに接
続されるＸ＋電圧出力ラインは、負荷キャパシタンスＣ
Lを介してグラウンドにバイパスされる。電界効果キャ
パシタ３０は出力ラインＸ＋とＦＥＴ２７と２８の接続
部の間に接続される。出力ラインＸ＋はＶｓｓにＦＥＴ
３２のソース−ドレイン回路により接続され、また信号
源ＸBはＦＥＴ３４のソース−ドレイン回路により接続
される。信号源ＥＮは、ＦＥＴ２８のゲートと同様に、
ＦＥＴ３４のゲート（ノードｂ）にＦＥＴ３６のソース
−ドレイン回路により供給される。ＦＥＴ３６のゲート
はＶｄｄ線路に接続される。信号源ＲはＦＥＴ３２のゲ
ートに供給される。無動作状態において、ＦＥＴ２８お
よび３２により可能にされることにより、キャパシタ３
０の双方のプレートはＶｓｓに保たれ、ＥＮおよびＲ信
号は高い論理レベルに保たれる。入力信号Ｒが低い論理
レベルになることにより、ＦＥＴ３２はオフになり、信
号ＸＢはＶｓｓからＶDDに上がる。図４（Ａ）の回路に
ついて既に述べた方法と類似した方法で、ノードｂは自
己電圧上昇し、キャパシタ３０の上部プレートがＶｄｄ
レベルに蓄電されることを許容する。ＦＥＴ２８が割り
込み可能になるのと同様に、ＦＥＴ２７が割り込み可能
になることにより、ＦＥＴ２７および２８双方が電流を
ＶｄｄからＶｓｓに流す。ＦＥＴ２７および２８の接続
部に接続されたキャパシタ３０の底部プレートは、ＦＥ
Ｔ２７および２８の相対的電位により決定されるよう
に、Ｖｓｓレベルより高い電圧になる。このようにこの
動作状態では電圧Ｘ＋はＶｓｓからＶDDに上げられる。
そしてＥＮ信号は低い論理レベルになる。これによりＦ
ＥＴ２８は伝導を終え、キャパシタ３０の底部プレート
はＶｓｓから離される。同時に、ＦＥＴ３６によりＦＥ
Ｔ３４のゲートに供給されたＥＮ電圧が低い論理レベル
に移ることにより、ＦＥＴ３４は伝導を終える。ＦＥＴ
２７の伝導により、ＦＥＴ２７のソース−ドレイン回路
により、キャパシタ３０の底部プレートがＶｄｄに上昇
する。ＦＥＴ２７のゲート−ソースバイアスはキャパシ
タ３０を横切った電圧により確立され、これは例えば５
Ｖのような全Ｖｄｄ電圧である。ＦＥＴ２７および２８
の接続部（キャパシタ３０の底部プレート）は、図５
（Ｂ）ではＶｓｓよりやや高い電圧レベルとして示され
ているが、実質的にはＦＥＴ２８によりＶｓｓに保持さ
れると仮定すると、出力Ｘ＋は以下のようになる。 ＶX+ ＝ Ｖｄｄ ＋ ５（Ｃ30／（ＣL＋Ｃ30）） ここに、Ｃ30およびＣLはそれぞれキャパシタ３０およ
びＣLのキャパシタンスである。上記ワードラインドラ
イバおよび第２のワードラインドライバ回路に用いられ
たすべてのＦＥＴは１チャネル伝導型であり、好ましく
はｎ−チャネルであることは留意すべきである。しかし
ながら、回路の反転を可能とし、ワードラインをＶｄｄ
からＶｓｓより低い電圧に駆動するには、ｐ−チャネル
デバイスを用いることが必要となる。もしＦＥＴ２７お
よび２８の接続部（ノードｃ）において、後者のように
電圧が無くなり電力が失われた場合、全ＣＭＯＳインバ
ータがＦＥＴ２７および２８に代わってキャパシタ３０
の底部プレートの駆動に用いられる。
モステックのＭＫ４１１６、１６Ｋ、ＮＭＯＳ、ＤＲＡ
Ｍ回路に用いられる回路に基づく第２のワードラインド
ライバの概略図を示す。この回路は電圧Ｘ＋を発生する
ものである。また図５（Ｂ）に、図５（Ａ）の回路の電
圧のタイミングチャートを示す。１組のＦＥＴのソース
−ドレイン回路は、電圧線路ＶｄｄとＶｓｓの間に直列
に接続される。図４（Ａ）の回路のＸ＋電圧ラインに接
続されるＸ＋電圧出力ラインは、負荷キャパシタンスＣ
Lを介してグラウンドにバイパスされる。電界効果キャ
パシタ３０は出力ラインＸ＋とＦＥＴ２７と２８の接続
部の間に接続される。出力ラインＸ＋はＶｓｓにＦＥＴ
３２のソース−ドレイン回路により接続され、また信号
源ＸBはＦＥＴ３４のソース−ドレイン回路により接続
される。信号源ＥＮは、ＦＥＴ２８のゲートと同様に、
ＦＥＴ３４のゲート（ノードｂ）にＦＥＴ３６のソース
−ドレイン回路により供給される。ＦＥＴ３６のゲート
はＶｄｄ線路に接続される。信号源ＲはＦＥＴ３２のゲ
ートに供給される。無動作状態において、ＦＥＴ２８お
よび３２により可能にされることにより、キャパシタ３
０の双方のプレートはＶｓｓに保たれ、ＥＮおよびＲ信
号は高い論理レベルに保たれる。入力信号Ｒが低い論理
レベルになることにより、ＦＥＴ３２はオフになり、信
号ＸＢはＶｓｓからＶDDに上がる。図４（Ａ）の回路に
ついて既に述べた方法と類似した方法で、ノードｂは自
己電圧上昇し、キャパシタ３０の上部プレートがＶｄｄ
レベルに蓄電されることを許容する。ＦＥＴ２８が割り
込み可能になるのと同様に、ＦＥＴ２７が割り込み可能
になることにより、ＦＥＴ２７および２８双方が電流を
ＶｄｄからＶｓｓに流す。ＦＥＴ２７および２８の接続
部に接続されたキャパシタ３０の底部プレートは、ＦＥ
Ｔ２７および２８の相対的電位により決定されるよう
に、Ｖｓｓレベルより高い電圧になる。このようにこの
動作状態では電圧Ｘ＋はＶｓｓからＶDDに上げられる。
そしてＥＮ信号は低い論理レベルになる。これによりＦ
ＥＴ２８は伝導を終え、キャパシタ３０の底部プレート
はＶｓｓから離される。同時に、ＦＥＴ３６によりＦＥ
Ｔ３４のゲートに供給されたＥＮ電圧が低い論理レベル
に移ることにより、ＦＥＴ３４は伝導を終える。ＦＥＴ
２７の伝導により、ＦＥＴ２７のソース−ドレイン回路
により、キャパシタ３０の底部プレートがＶｄｄに上昇
する。ＦＥＴ２７のゲート−ソースバイアスはキャパシ
タ３０を横切った電圧により確立され、これは例えば５
Ｖのような全Ｖｄｄ電圧である。ＦＥＴ２７および２８
の接続部（キャパシタ３０の底部プレート）は、図５
（Ｂ）ではＶｓｓよりやや高い電圧レベルとして示され
ているが、実質的にはＦＥＴ２８によりＶｓｓに保持さ
れると仮定すると、出力Ｘ＋は以下のようになる。 ＶX+ ＝ Ｖｄｄ ＋ ５（Ｃ30／（ＣL＋Ｃ30）） ここに、Ｃ30およびＣLはそれぞれキャパシタ３０およ
びＣLのキャパシタンスである。上記ワードラインドラ
イバおよび第２のワードラインドライバ回路に用いられ
たすべてのＦＥＴは１チャネル伝導型であり、好ましく
はｎ−チャネルであることは留意すべきである。しかし
ながら、回路の反転を可能とし、ワードラインをＶｄｄ
からＶｓｓより低い電圧に駆動するには、ｐ−チャネル
デバイスを用いることが必要となる。もしＦＥＴ２７お
よび２８の接続部（ノードｃ）において、後者のように
電圧が無くなり電力が失われた場合、全ＣＭＯＳインバ
ータがＦＥＴ２７および２８に代わってキャパシタ３０
の底部プレートの駆動に用いられる。
【００１２】図６に、図４（Ａ）の回路に対応した、ｐ
−チャネルデバイスを用いたワードラインドライバ回路
を示す。対応するＦＥＴには、図４（Ａ）と同じ名称が
つけられている。しかしながらこの場合は、ＦＥＴ２４
はグラウンドに接続されるよりむしろＶDDに接続され、
ＦＥＴ２５はＶｄｄに接続される代わりにグラウンドに
接続されている。ＦＥＴ２４のゲートの供給されたＸR
信号は、Ｘ信号からインバータ４０を通って引き出され
る。この回路は、図４の知られた回路から、単に論理を
逆にし、ｎ−チャネルデバイスをｐ−チャネルデバイス
で置き換えることにより得られる。
−チャネルデバイスを用いたワードラインドライバ回路
を示す。対応するＦＥＴには、図４（Ａ）と同じ名称が
つけられている。しかしながらこの場合は、ＦＥＴ２４
はグラウンドに接続されるよりむしろＶDDに接続され、
ＦＥＴ２５はＶｄｄに接続される代わりにグラウンドに
接続されている。ＦＥＴ２４のゲートの供給されたＸR
信号は、Ｘ信号からインバータ４０を通って引き出され
る。この回路は、図４の知られた回路から、単に論理を
逆にし、ｎ−チャネルデバイスをｐ−チャネルデバイス
で置き換えることにより得られる。
【００１３】図７（Ａ）に、ｐ−チャネルＦＥＴのみを
用いるＸ＋電圧発生回路を示す。この回路は、図５のデ
バイス２７および２８を通り抜けるクロウバー電流の問
題を除去することによる、図５の回路の単純な変圧の改
良を行ったものである。ｐ−チャネルＦＥＴキャパシタ
３０の上部プレート（ゲート）は、図６の回路の入力で
あるＸ＋ノードに接続される。ＣＭＯＳインバータ４５
は、キャパシタ３０の底部プレート（ソース−ドレイ
ン）に接続された出力を有する。ｐ−チャネルＦＥＴ３
６のソース−ドレイン回路は、キャパシタ３０の入力お
よびｐ−チャネルＦＥＴ３４のゲート３４の間に接続さ
れる。ＦＥＴ３６のゲートはグラウンドに接続される。
ＦＥＴ３４のドレインは、ノードＸ＋に接続される。ま
た、ｐ−チャネルＦＥＴ３２のドレインはノードＸ＋に
接続され、そのソースは電源ＶDDに接続される。ｐ−チ
ャネルＦＥＴ２７ＢのドレインおよびゲートはＸ＋ノー
ドに接続され、ｐ−チャネルＦＥＴ２７Ａのドレインお
よびゲートはＦＥＴ２７Ｂのソースに接続される。ＦＥ
Ｔ２７Ａのソースはグラウンドに接続される。ＦＥＴ３
２のゲート、インバータ４５の入力およびＦＥＴ３４の
ソースはそれぞれインバータ４７、４８および４９によ
り駆動される。（図５（Ａ）のＸ入力と対応した）Ｘｉ
信号を受けるための回路の入力が１組の直列接続された
インバータ５０を通って接続され、その出力はＮＯＲゲ
ート５３の入力とともに、インバータ４９の入力および
インバータ５１に直列接続された入力に接続される。１
組のインバータ５１の出力は、その出力がインバータ４
８の入力に接続されたＮＡＮＤゲート５５の入力に接続
されている。ゲート５３および５５の他の入力は、信号
Ｘｉを受けるための入力に接続される。
用いるＸ＋電圧発生回路を示す。この回路は、図５のデ
バイス２７および２８を通り抜けるクロウバー電流の問
題を除去することによる、図５の回路の単純な変圧の改
良を行ったものである。ｐ−チャネルＦＥＴキャパシタ
３０の上部プレート（ゲート）は、図６の回路の入力で
あるＸ＋ノードに接続される。ＣＭＯＳインバータ４５
は、キャパシタ３０の底部プレート（ソース−ドレイ
ン）に接続された出力を有する。ｐ−チャネルＦＥＴ３
６のソース−ドレイン回路は、キャパシタ３０の入力お
よびｐ−チャネルＦＥＴ３４のゲート３４の間に接続さ
れる。ＦＥＴ３６のゲートはグラウンドに接続される。
ＦＥＴ３４のドレインは、ノードＸ＋に接続される。ま
た、ｐ−チャネルＦＥＴ３２のドレインはノードＸ＋に
接続され、そのソースは電源ＶDDに接続される。ｐ−チ
ャネルＦＥＴ２７ＢのドレインおよびゲートはＸ＋ノー
ドに接続され、ｐ−チャネルＦＥＴ２７Ａのドレインお
よびゲートはＦＥＴ２７Ｂのソースに接続される。ＦＥ
Ｔ２７Ａのソースはグラウンドに接続される。ＦＥＴ３
２のゲート、インバータ４５の入力およびＦＥＴ３４の
ソースはそれぞれインバータ４７、４８および４９によ
り駆動される。（図５（Ａ）のＸ入力と対応した）Ｘｉ
信号を受けるための回路の入力が１組の直列接続された
インバータ５０を通って接続され、その出力はＮＯＲゲ
ート５３の入力とともに、インバータ４９の入力および
インバータ５１に直列接続された入力に接続される。１
組のインバータ５１の出力は、その出力がインバータ４
８の入力に接続されたＮＡＮＤゲート５５の入力に接続
されている。ゲート５３および５５の他の入力は、信号
Ｘｉを受けるための入力に接続される。
【００１４】図７（Ｂ）は、図７（Ａ）で示される位置
での様々な信号のタイミングダイアグラムを示す。動作
中、ＦＥＴ３２のゲートは低い論理レベルであり、ＦＥ
Ｔ３２コンジットおよびＸ＋ノードは高い論理レベルＶ
DDにある。Ｘｉ信号が高い論理レベルになると、ＦＥＴ
３２のゲートへの信号も高くなる。これによりＦＥＴ３
２は、インバータ５０および４９から形成される一連の
ディレイの後段で見られるように伝導を終え、ｄｒ信号
は低い論理レベルになる。ｒｂが高く、ｄｒが低い場
合、ＦＥＴ３２は非伝導、ＦＥＴ３４は伝導であり、Ｖ
ｔノードは、Ｖｓｓへ低くなる。一連のディレイ５１お
よびインバータ４８により生じる遅延の後、ｉｎｖは高
いレベルになり、インバータ４５の出力ｃｓｄ（キャパ
シタ６０の底部プレート）は低いレベルになる。Ｘｇノ
ードはＶｔ−Ｖｄｄの低いレベルであり、ｉｎｖが高く
なることによりＦＥＴ３６が伝導状態となり、ＸｇもＶ
ｄｄの高いレベルになる。キャパシタ３０の底部プレー
トはブーストされ、Ｘｔは低い電圧−Ｖｂｏｏｓｔにな
る。ＦＥＴ２７Ａおよび２７Ｂはダイオードに形成さ
れ、出力電圧を−２Ｖｔまたはより高く限定するための
クランプとなる。ここでＶｔはＦＥＴの伝導スレッシュ
ホールド電圧を示す。キャパシタの底部プレートはこの
ように、２つのｐ−チャネルトランジスタによるよりむ
しろＣＭＯＳインバータ４５により駆動される。このよ
うにキャパシタ３０の底部プレートは、ブースト前にＶ
DDに完全に蓄電されることができ、この結果、能率が上
がり電力消費が低減される。付加した論理回路は、図５
（Ａ）のＲ、ＥＮ、ＸＢ信号に夫々対応したｒｂ、ｉｎ
ｖ、ｄｒ信号を発生するために含まれる。ｃｓｄ信号を
生成するインバータは、図５（Ａ）の回路中のデバイス
２７および２８を置き換えるものである。図５（Ａ）の
要素に対応する要素については、同じ符号を付してい
る。
での様々な信号のタイミングダイアグラムを示す。動作
中、ＦＥＴ３２のゲートは低い論理レベルであり、ＦＥ
Ｔ３２コンジットおよびＸ＋ノードは高い論理レベルＶ
DDにある。Ｘｉ信号が高い論理レベルになると、ＦＥＴ
３２のゲートへの信号も高くなる。これによりＦＥＴ３
２は、インバータ５０および４９から形成される一連の
ディレイの後段で見られるように伝導を終え、ｄｒ信号
は低い論理レベルになる。ｒｂが高く、ｄｒが低い場
合、ＦＥＴ３２は非伝導、ＦＥＴ３４は伝導であり、Ｖ
ｔノードは、Ｖｓｓへ低くなる。一連のディレイ５１お
よびインバータ４８により生じる遅延の後、ｉｎｖは高
いレベルになり、インバータ４５の出力ｃｓｄ（キャパ
シタ６０の底部プレート）は低いレベルになる。Ｘｇノ
ードはＶｔ−Ｖｄｄの低いレベルであり、ｉｎｖが高く
なることによりＦＥＴ３６が伝導状態となり、ＸｇもＶ
ｄｄの高いレベルになる。キャパシタ３０の底部プレー
トはブーストされ、Ｘｔは低い電圧−Ｖｂｏｏｓｔにな
る。ＦＥＴ２７Ａおよび２７Ｂはダイオードに形成さ
れ、出力電圧を−２Ｖｔまたはより高く限定するための
クランプとなる。ここでＶｔはＦＥＴの伝導スレッシュ
ホールド電圧を示す。キャパシタの底部プレートはこの
ように、２つのｐ−チャネルトランジスタによるよりむ
しろＣＭＯＳインバータ４５により駆動される。このよ
うにキャパシタ３０の底部プレートは、ブースト前にＶ
DDに完全に蓄電されることができ、この結果、能率が上
がり電力消費が低減される。付加した論理回路は、図５
（Ａ）のＲ、ＥＮ、ＸＢ信号に夫々対応したｒｂ、ｉｎ
ｖ、ｄｒ信号を発生するために含まれる。ｃｓｄ信号を
生成するインバータは、図５（Ａ）の回路中のデバイス
２７および２８を置き換えるものである。図５（Ａ）の
要素に対応する要素については、同じ符号を付してい
る。
【図１】 （Ａ）本発明のｐ−チャネルＤＲＡＭ蓄積セ
ルの概略図を示す。 （Ｂ）図１の回路のチップ断面図を示す。
ルの概略図を示す。 （Ｂ）図１の回路のチップ断面図を示す。
【図２】 （Ａ）従来のｎ−チャネルＤＲＡＭ蓄積セル
の概略図である。 （Ｂ）従来のｎ−チャネルＤＲＡＭ蓄積セル回路のチッ
プ断面図を示す。 （Ｃ）従来のｎ−チャネルＤＲＡＭ蓄積セル回路のアク
セスＦＥＴのキャパシタンスとゲート・ソースまたはゲ
ート・ドレイン電圧の関係のグラフである。
の概略図である。 （Ｂ）従来のｎ−チャネルＤＲＡＭ蓄積セル回路のチッ
プ断面図を示す。 （Ｃ）従来のｎ−チャネルＤＲＡＭ蓄積セル回路のアク
セスＦＥＴのキャパシタンスとゲート・ソースまたはゲ
ート・ドレイン電圧の関係のグラフである。
【図３】 （Ａ）従来のｐ−チャネルＤＲＡＭ蓄積セル
の概略図を示す。 （Ｂ）従来のｐ−チャネルＤＲＡＭ蓄積セル回路のチッ
プ断面図を示す。
の概略図を示す。 （Ｂ）従来のｐ−チャネルＤＲＡＭ蓄積セル回路のチッ
プ断面図を示す。
【図４】 （Ａ）本発明のｎ−チャネルワードライン駆
動回路を示す。 （Ｂ）図４（Ａ）の回路の電圧と時間の関係を示す。
動回路を示す。 （Ｂ）図４（Ａ）の回路の電圧と時間の関係を示す。
【図５】 （Ａ）図４（Ａ）の回路で必要とされる電圧
を発生させることができる従来のｎ−チャネルの第２ワ
ードライン駆動回路の概略図を示す。 （Ｂ）図５（Ａ）の回路における電圧のタイミングチャ
ートを示す。
を発生させることができる従来のｎ−チャネルの第２ワ
ードライン駆動回路の概略図を示す。 （Ｂ）図５（Ａ）の回路における電圧のタイミングチャ
ートを示す。
【図６】 図４（Ａ）の回路に基づく本発明にかかる
ｐ−チャネルワードライン駆動回路の概略図を示す。
ｐ−チャネルワードライン駆動回路の概略図を示す。
【図７】 （Ａ）図６の回路で必要とされる電圧を発生
させることができる本発明にかかるｐ−チャネルの第２
ワードライン駆動回路の概略図を示す。 （Ｂ）図７（Ａ）の回路信号のタイミングチャートを示
す。
させることができる本発明にかかるｐ−チャネルの第２
ワードライン駆動回路の概略図を示す。 （Ｂ）図７（Ａ）の回路信号のタイミングチャートを示
す。
１はＦＥＴ、２は蓄積キャパシタ、３はワードライン、
５はビットライン、６は伝導手段、８はｐ−基板、９は
ゲート、１１はプレート、１４はｎ−ウエル、１７はｐ
ドープ領域、１９はｐドープ領域、２１はｎドープ領域
である。
５はビットライン、６は伝導手段、８はｐ−基板、９は
ゲート、１１はプレート、１４はｎ−ウエル、１７はｐ
ドープ領域、１９はｐドープ領域、２１はｎドープ領域
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ビー・ギリンガム カナダ、ケイ２ケイ・２ケイ９、オンタ リオ、カナタ、スレイド・クレセント43 番 (56)参考文献 米国特許5404329（ＵＳ，Ａ) 米国特許5446688（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (9)
- 【請求項１】 ｐ−ドープ基板中のｎ−ドープウエル中
にあるｐチャネルアクセスＦＥＴと、 該ｎ−ドープウエル上に、絶縁層を介して設けられたプ
レートを含むｐチャネル電荷蓄積キャパシタと、 該電荷蓄積キャパシタの該プレートと、該アクセスＦＥ
Ｔのドレインとを接続する伝導手段と、 該アクセスＦＥＴのゲートに昇圧されたワードライン電
圧を供給する手段と、を含むことを特徴とするＤＲＡＭ
電荷蓄積構造。 - 【請求項２】 更に、上記ｎ−ドープウエル中に拡散形
成されたｐ＋ドープソース／ドレイン領域と、 上記電荷蓄積キャパシタが０又は１の論理レベルのいず
れかを定義する電荷を受け取る場合に該電荷蓄積キャパ
シタのチャネルを維持するのに十分に高い電圧電源Ｖｐ
ｐに、該ｐ＋ドープソース／ドレイン領域を接続する手
段と、を含む請求項１に記載のＤＲＡＭ電荷蓄積構造。 - 【請求項３】 更に、上記ｎ−ドープウエル中に拡散さ
れたｎドープ領域と、 該ｎドープ領域を、上記ｐチャネルアクセスＦＥＴを通
ったサブスレッシュホールドリークを減少させるために
十分高くされた電圧電源Ｖｐｐに接続する手段と、を含
む請求項２に記載のＤＲＡＭ電荷蓄積構造。 - 【請求項４】 高電圧電源Ｖｐｐと蓄積セルアクセスＦ
ＥＴとの間に接続された電荷蓄積キャパシタを含むＤＲ
ＡＭ電荷蓄積構造であって、 該蓄積セルアクセスＦＥＴが、ｐ−ドープ基板のｎ−ド
ープウエル領域中に含まれ、チャネルにより分離された
第１のｐドープ領域と第２のｐドープ領域とを含み、該
蓄積セルアクセスＦＥＴのゲート領域が、ワードライン
に接続され、 該電荷蓄積キャパシタが、チャネル領域から絶縁されそ
の上方に配置された伝導性のプレート領域と、該チャネ
ル領域に近接した第３のｐ−ドープ領域とを含み、 更に、該電荷蓄積キャパシタの該プレート領域を、該プ
レート領域から間隔をおいて配置された該蓄積セルアク
セスＦＥＴの第２のｐドープ領域に接続するための手段
と、 該第３のｐドープ領域から間隔をおいて、該ｎ−ドープ
ウエル領域中に配置されたｎドープ領域と、 該ｎドープ領域と該第３のｐドープ領域とに高電圧Ｖｐ
ｐを供給する手段と、 ビットラインを該第１のｐドープ領域に接続する手段
と、 該ワードラインから、該蓄積セルアクセスＦＥＴのゲー
トに、該ワードラインの電圧Ｖｄｄから昇圧された電圧
を供給する昇圧電圧供給手段と、を含むＤＲＡＭ電荷蓄
積構造。 - 【請求項５】 上記アクセスＦＥＴと、上記昇圧電圧供
給手段とが、ともにｐチャネル型ＦＥＴのみから形成さ
れた請求項４に記載のＤＲＡＭ電荷蓄積構造。 - 【請求項６】 上記アクセスＦＥＴと、上記昇圧電圧供
給手段とが、ともにｐチャネル型ＦＥＴのみから形成さ
れた請求項２に記載のＤＲＡＭ電荷蓄積構造。 - 【請求項７】 上記昇圧電圧供給手段が、ｐチャネル型
ＦＥＴのみから形成された請求項２に記載のＤＲＡＭ電
荷蓄積構造。 - 【請求項８】 請求項１又は４に記載のワードライン
に、昇圧された電圧を供給する回路であって、 上部プレートを形成するゲートと、底部プレートを形成
するソースおよびドレインとを有するｐチャネルＦＥＴ
キャパシタと、 該上部プレートに接続され、昇圧された出力電圧を供給
する出力ノードと、 電圧電源ＶＤＤに接続されたソースと、該上部プレート
に接続されたドレインとを有する第１のｐチャネルＦＥ
Ｔと、 該上部プレートに接続されたドレインを有する第２のｐ
チャネルＦＥＴと、 該第２のＦＥＴのゲートに接続されたドレインと、グラ
ウンドに接続されたゲートとを有する第３のｐチャネル
ＦＥＴと、 該キャパシタの底部プレートに接続された出力と、該第
３のＦＥＴの該ソースに接続された入力とを有するイン
バータと、 該第１のＦＥＴに信号を供給して該ＦＥＴを伝導状態に
し、これにより該出力ノードをＶｄｄに上げ、該上部プ
レートをＶｄｄに蓄電する手段と、 第１のＦＥＴのゲートへの信号の供給を停止し、該第２
のＦＥＴのソースに信号を供給してそれを伝導状態に
し、該上部プレートと該出力ノードとを電圧Ｖｓｓに
し、該第３のＦＥＴのソースに信号を供給してそれを伝
導状態にし、該インバータを介してディレイのうしろに
配置された該キャパシタの該底部プレートに、該インバ
ータを通して後者の信号を供給し、これによって、該キ
ャパシタの該上部プレートの電圧をＶｓｓより低くし
て、負に昇圧された電圧−Ｖｂｏｏｓｔにする手段と、
を含むＤＲＡＭ電荷蓄積構造用電圧昇圧回路。 - 【請求項９】 上記昇圧電圧供給手段が、 上部プレートを形成するゲートと、底部プレートを形成
するソースおよびドレインと、を有するｐチャネルＦＥ
Ｔキャパシタと、 該上部プレートに接続され、昇圧された出力電圧を供給
するための出力ノードと、 電圧電源ＶＤＤに接続されたソースと、該上部プレート
に接続されたドレインと、を有する第１のｐチャネルＦ
ＥＴと、 該上部プレートに接続されたドレインを有する第２のＦ
ＥＴと、 該第２のＦＥＴのゲートに接続されたドレインと、グラ
ウンドに接続されたゲートと、を有する第３のＦＥＴ
と、 該キャパシタの該底部プレートに接続された出力と、該
第３のＦＥＴの該ソースに接続された入力と、を有する
インバータと、 該第１のＦＥＴに信号を供給して該ＦＥＴを伝導状態に
し、これにより該出力ノードをＶｄｄに上げ、該上部プ
レートをＶｄｄに蓄電する手段と、 該第１のＦＥＴの該ゲートへの信号の供給を停止し、該
第２のＦＥＴの該ソースに信号を供給してそれを伝導状
態にし、該上部プレートと該出力ノードを電圧Ｖｓｓに
し、該第３のＦＥＴのソースに信号を供給してそれを伝
導状態にし、インバータを介してディレイのうしろに配
置された該キャパシタの該底部プレートに、該インバー
タを通して後者の信号を供給し、これによって、該キャ
パシタの該上部プレートの電圧をＶｓｓより低くして、
負に昇圧された電圧−Ｖｂｏｏｓ ｔにする手段と、を含
むことを特徴とする請求考７に記載のＤＲＡＭ電荷蓄積
構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/355,956 US5600598A (en) | 1994-12-14 | 1994-12-14 | Memory cell and wordline driver for embedded DRAM in ASIC process |
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