JP2000349172A - 半導体メモリセル - Google Patents

半導体メモリセル

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JP2000349172A
JP2000349172A JP11340054A JP34005499A JP2000349172A JP 2000349172 A JP2000349172 A JP 2000349172A JP 11340054 A JP11340054 A JP 11340054A JP 34005499 A JP34005499 A JP 34005499A JP 2000349172 A JP2000349172 A JP 2000349172A
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Mikio Mukai
幹雄 向井
Yutaka Hayashi
豊 林
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Abstract

(57)【要約】 【課題】情報保持に対してリフレッシュ動作を必要とし
ない半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、第１導電形の第１の
トランジスタＴＲ1と、第２導電形の第２のトランジス
タＴＲ2と、情報保持用のＭＩＳ形ダイオードＤＴとか
ら成り、第１のトランジスタＴＲ1の一方のソース／ド
レイン領域は第２のトランジスタＴＲ2のチャネル形成
領域ＣＨ2に相当し、第２のトランジスタＴＲ2の一方の
ソース／ドレイン領域は第１のトランジスタＴＲ1のチ
ャネル形成領域ＣＨ1に相当し、ＭＩＳ形ダイオードＤ
Ｔの一端は第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1の延在部から構成され、ＭＩＳ形ダイオードＤ
Ｔの他端は導電材料から成り、所定の電位を有する第３
の配線に接続された電極から構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、読み出し用の第１
のトランジスタと、スイッチ用の第２のトランジスタ
と、情報保持用のＭＩＳ形ダイオードとから成り、情報
保持のための所謂リフレッシュ動作が不要な半導体メモ
リセルに関する。あるいは又、本発明は、少なくとも、
読み出し用の第１のトランジスタと、スイッチ用の第２
のトランジスタと、電流制御用の接合型トランジスタ
と、情報保持用のＭＩＳ形ダイオードとから成り、情報
保持のための所謂リフレッシュ動作が不要な半導体メモ
リセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図２１０の（Ａ）に示すような、１つのトランジス
タと１つのキャパシタで構成された１トランジスタメモ
リセルとも呼ばれるダイナミックメモリセルが使用され
ている。このようなメモリセルにおいては、キャパシタ
に蓄積された電荷は、ビット線に電圧変化が生じるよう
な電荷とする必要がある。ところが、メモリセルの平面
寸法の縮小化に伴い、平行平板状に形成されたキャパシ
タの大きさが小さくなり、その結果、メモリセルのキャ
パシタに電荷として蓄えられた情報を読み出したとき、
かかる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図２１０の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール（ロー・サブミクロン・ルール）以下の寸法領域で
は、キャパシタ用の高価な新規材料を導入しない限り、
限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール（ロー・
サブミクロン・ルール）以下の平面寸法では、ドレイン
耐圧の劣化やドレイン領域からソース領域へのパンチス
ルー等の問題が生じるため、規定電圧下でも電流リーク
が発生する虞が大きい。それ故、メモリセルが微小化し
たとき、従来のトランジスタ構造では、メモリセルを正
常に動作させることが困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。尚、以下の表
記は、特願平５−２４６２６４号（特開平７−９９２５
１号公報）における表記に従う。この特開平７−９９２
５１号公報の図１５の（Ａ）及び（Ｂ）に開示された半
導体メモリセルは、半導体基板表面領域又は絶縁性基板
上に形成された第１導電形の第１の半導体領域ＳＣ
1と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
整流接合を形成して接する第１の導電性領域ＳＣ2と、
第１の半導体領域ＳＣ1の表面領域に設けられ且つ第１
の導電性領域ＳＣ2とは離間して設けられた第２導電形
の第２の半導体領域ＳＣ3と、第２の半導体領域ＳＣ3の
表面領域に設けられ且つ整流接合を形成して接する第２
の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と第２の
導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と第２の
半導体領域ＳＣ3を橋渡すごとくバリア層を介して設け
られた導電ゲートＧから成り、導電ゲートＧは、メモリ
セル選択用の第１の配線に接続され、第１の導電性領域
ＳＣ2は、書き込み情報設定線に接続され、第２の導電
性領域ＳＣ4は、メモリセル選択用の第２の配線に接続
されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に流れる電流が大きい、あるいは小さい。こうし
て、蓄積された情報を情報蓄積用トランジスタＴＲ1に
よって読み出すことができる。
【０００８】また、本出願人は、特願平９−２５１６４
６号（特開平１０−１５４７５７号公報）にて、読み出
し用のトランジスタＴＲ1、スイッチ用のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＴＲ3の
３つのトランジスタから構成された半導体メモリセルを
提案した。
【０００９】
【発明が解決しようとする課題】これらの半導体メモリ
セルにおいては、情報は第２の半導体領域ＳＣ3に保持
されている。ところで、第２の半導体領域ＳＣ3はフロ
ーティング領域であるため、一定の時間が経過すると、
リーク電流により情報が消える。それ故、情報を保持す
るために、一定時間毎に所謂リフレッシュ動作が必要に
なるという問題がある。
【００１０】従って、本発明の第１の目的は、情報保持
に対してリフレッシュ動作を必要とせず、情報の書き込
み／読み出しを確実に行うことができ、トランジスタの
動作が安定しており、メモリセルの蓄積情報読み出しウ
ィンドウ（電流差）が大きく、従来のＤＲＡＭのような
大容量のキャパシタを必要とせず、しかも、寸法を微小
化することができる半導体メモリセル、あるいはロジッ
ク用の半導体メモリセル、更には２つのトランジスタと
情報保持用のダイオード、あるいは２つのトランジスタ
とダイオードと情報保持用のダイオードとから成る、あ
るいは又、これらを１つに融合したメモリセルから成る
半導体メモリセルを提供することにある。
【００１１】また、本発明の第２の目的は、情報保持に
対してリフレッシュ動作を必要とせず、情報の書き込み
／読み出しを確実に行うことができ、トランジスタの動
作が安定しており、メモリセルの蓄積情報読み出しウィ
ンドウ（電流差）が大きく、従来のＤＲＡＭのような大
容量のキャパシタを必要とせず、しかも、寸法を微小化
することができる半導体メモリセル、あるいはロジック
用の半導体メモリセル、更には、少なくとも２つのトラ
ンジスタと電流制御用の接合型トランジスタと情報保持
用のダイオードとから成る半導体メモリセル、あるいは
又、これらを１つに融合した半導体メモリセルを提供す
ることにある。
【００１２】
【課題を解決するための手段】上記の第１の目的を達成
するための本発明の第１の態様に係る半導体メモリセル
は、（１）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域、及び、該チャネル形成
領域と容量結合したゲート部を有する第１導電形の読み
出し用の第１のトランジスタ、（２）ソース／ドレイン
領域、該ソース／ドレイン領域に接触し、且つ、該ソー
ス／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート部
を有する第２導電形のスイッチ用の第２のトランジス
タ、並びに、（３）情報保持用のＭＩＳ形ダイオード、
から成り、第１のトランジスタの一方のソース／ドレイ
ン領域は、第２のトランジスタのチャネル形成領域に相
当し、第２のトランジスタの一方のソース／ドレイン領
域は、第１のトランジスタのチャネル形成領域に相当
し、ＭＩＳ形ダイオードの一端は第１のトランジスタの
チャネル形成領域の延在部から構成され、ＭＩＳ形ダイ
オードの他端は導電材料から成る電極から構成され、該
電極は所定の電位を有する配線に接続されていることを
特徴とする。
【００１３】尚、「Ｘ」が「Ｙ」に相当するとは、
「Ｘ」と「Ｙ」とが共有されている構成、あるいは、
「Ｘ」と「Ｙ」とが繋がっている構成を指す。例えば、
「第１のトランジスタの一方のソース／ドレイン領域は
第２のトランジスタのチャネル形成領域に相当し」と
は、第１のトランジスタの一方のソース／ドレイン領域
と第２のトランジスタのチャネル形成領域とが共有され
ている構成、あるいは、第１のトランジスタの一方のソ
ース／ドレイン領域と第２のトランジスタのチャネル形
成領域とが繋がっている構成を指す。以下における説明
においても同様である。
【００１４】本発明の第１の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのチャネル形成領域
の電位とＭＩＳ形ダイオードの他端の電位との電位差に
依存してＭＩＳ形ダイオードにキャリアのトンネル遷移
が生じる材料が、ＭＩＳ形ダイオードの一端と他端との
間に介在している。そして、半導体メモリセルには、第
１の情報又は第２の情報の２値情報が記憶され、半導体
メモリセルに記憶すべき第１の情報は第１のトランジス
タのチャネル形成領域の第１の電位に対応し、半導体メ
モリセルに記憶すべき第２の情報は第１のトランジスタ
のチャネル形成領域の第２の電位に対応し、第１のト
ランジスタのチャネル形成領域の電位が第１の電位であ
る場合には、ＭＩＳ形ダイオードの他端から一端へキャ
リアのトンネル遷移が生じる結果、キャリア増倍が生
じ、ＭＩＳ形ダイオードの一端の導電形に依存して第１
のトランジスタのチャネル形成領域には正孔若しくは電
子が蓄積され、第１のトランジスタのチャネル形成領域
の電位が略第１の電位に保持され、第１のトランジス
タのチャネル形成領域の電位が第２の電位である場合に
は、ＭＩＳ形ダイオードの一端から他端へ前記キャリア
と逆極性のキャリアが遷移する結果、第１のトランジス
タのチャネル形成領域の電位が第２の電位に保持される
構成とすることが好ましい。
【００１５】本発明の第１の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート部と第２の
トランジスタのゲート部とはワード線に接続され、第１
のトランジスタの他方のソース／ドレイン領域はビット
線に接続され、第２のトランジスタの他方のソース／ド
レイン領域は書き込み情報設定線に接続され、ＭＩＳ形
ダイオードの他端は高抵抗素子を介して所定の電位を有
する配線に接続されている構成とすることができる。あ
るいは又、第１のトランジスタのゲート部と第２のトラ
ンジスタのゲート部とはワード線に接続され、第１のト
ランジスタの一方のソース／ドレイン領域はビット線に
接続され、第２のトランジスタの他方のソース／ドレイ
ン領域は書き込み情報設定線に接続され、ＭＩＳ形ダイ
オードの他端は高抵抗素子を介して所定の電位を有する
配線に接続されている構成とすることもできる。ＭＩＳ
形ダイオードに過剰な電流が流れる危険性があるバイア
ス条件のときには、この高抵抗素子を設けることが望ま
しい。更には、ダイオードを更に備え、第１のトランジ
スタのゲート部と第２のトランジスタのゲート部とはワ
ード線に接続され、第１のトランジスタの一方のソース
／ドレイン領域はダイオードを介して書き込み情報設定
線に接続され、第１のトランジスタの他方のソース／ド
レイン領域はビット線に接続され、第２のトランジスタ
の他方のソース／ドレイン領域は書き込み情報設定線に
接続され、ＭＩＳ形ダイオードの他端は高抵抗素子を介
して所定の電位を有する配線に接続されている構成とす
ることもできる。あるいは又、ダイオードを更に備え、
書き込み情報設定線はビット線を兼用しており、第１の
トランジスタのゲート部と第２のトランジスタのゲート
部とはワード線に接続され、第１のトランジスタの一方
のソース／ドレイン領域はダイオードを介して書き込み
情報設定線に接続され、第２のトランジスタの他方のソ
ース／ドレイン領域は書き込み情報設定線に接続され、
ＭＩＳ形ダイオードの他端は高抵抗素子を介して所定の
電位を有する配線に接続されている構成とすることもで
きる。高抵抗素子を介してＭＩＳ形ダイオードの他端を
第３の配線に接続することによって、後述するワイドギ
ャップ薄膜の特性劣化を防止することができる。
【００１６】本発明の第１の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート部と第２の
トランジスタのゲート部とを個別に設けてもよいが、半
導体メモリセルの大きさを小さくするために、第１のト
ランジスタと第２のトランジスタとはゲート部を共有し
ている構成とすることが好ましい。
【００１７】また、ＭＩＳ形ダイオードを構成する第１
のトランジスタのチャネル形成領域の延在部と電極との
間には、ワイドギャップ薄膜が形成されていることが好
ましい。即ち、ワイドギャップ薄膜は、第１のトランジ
スタのチャネル形成領域の電位とＭＩＳ形ダイオードの
他端の電位との電位差に依存してＭＩＳ形ダイオードに
キャリアのトンネル遷移が生じる材料から構成されてい
ることが好ましい。
【００１８】上記の第１の目的を達成するための本発明
の第２の態様に係る半導体メモリセルは、その原理図を
図１に示すように、（１）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域、及び、
該チャネル形成領域と容量結合したゲート部を有する第
１導電形の読み出し用の第１のトランジスタ、（２）ソ
ース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域、及び、該チャネル形成領域と容量
結合したゲート部を有する第２導電形のスイッチ用の第
２のトランジスタ、並びに、（３）情報保持用のＭＩＳ
形ダイオード、から成り、（ａ）第１導電形を有する半
導体性の第１の領域、（ｂ）第１の領域と接し、第２導
電形を有する半導体性の第２の領域、（ｃ）第２の領域
とは離間した第１の領域の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第３の
領域、並びに、（ｄ）第１の領域とは離間した第２の領
域の表面領域に設けられ、且つ、整流接合を形成して接
する半導体性又は導電性の第４の領域、を有する半導体
メモリセルであって、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域と第３の領
域とで挟まれた第１の領域の表面領域から構成され、
（Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域から構成され、（Ａ−３）第１の
トランジスタのチャネル形成領域は、第１の領域の該表
面領域と第４の領域とで挟まれた第２の領域の表面領域
から構成され、（Ａ−４）第１のトランジスタのゲート
部は、第１のトランジスタのチャネル形成領域の上方に
絶縁膜を介して設けられており、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｂ−４）第２のトランジスタのゲート部は、第２のト
ランジスタのチャネル形成領域の上方に絶縁膜を介して
設けられており、（Ｃ−１）ＭＩＳ形ダイオードの一端
は、第２の領域の一部分から構成され、（Ｃ−２）ＭＩ
Ｓ形ダイオードの他端を構成する電極は、ワイドギャッ
プ薄膜を介して、ＭＩＳ形ダイオードの一端を構成する
第２の領域の該一部分と対向して設けられており、
（Ｄ）第１のトランジスタのゲート部及び第２のトラン
ジスタのゲート部は、メモリセル選択用の第１の配線に
接続され、（Ｅ）第３の領域は、書き込み情報設定線に
接続され、（Ｆ）第４の領域は、第２の配線に接続さ
れ、（Ｇ）ＭＩＳ形ダイオードの他端を構成する電極
は、所定の電位を有する第３の配線に接続され、（Ｈ）
第１の領域は、第４の配線に接続されていることを特徴
とする。尚、図面において、書き込み情報設定線を「Ｗ
ＩＳＬ」で表す。
【００１９】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第２の配線をメモリセル選択用の配線
（所謂ビット線）とし、第４の配線に第２の所定の電位
を加える構成とすることができる。あるいは又、第２の
配線に第２の所定の電位を加え、第４の配線をメモリセ
ル選択用の配線（所謂ビット線）とする構成とすること
ができる。
【００２０】上記の第１の目的を達成するための本発明
の第３の態様に係る半導体メモリセルは、その原理図を
図４に示すように、（１）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域、及び、
該チャネル形成領域と容量結合したゲート部を有する第
１導電形の読み出し用の第１のトランジスタ、（２）ソ
ース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域、及び、該チャネル形成領域と容量
結合したゲート部を有する第２導電形のスイッチ用の第
２のトランジスタ、並びに、（３）情報保持用のＭＩＳ
形ダイオード、から成り、（ａ）第１導電形を有する半
導体性の第１の領域、（ｂ）第１の領域と接し、第２導
電形を有する半導体性の第２の領域、（ｃ）第２の領域
とは離間した第１の領域の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第３の
領域、（ｄ）第１の領域とは離間した第２の領域の表面
領域に設けられた、第１導電形を有する半導体性の第４
の領域、並びに、（ｅ）第４の領域の表面領域に設けら
れた、第２導電形を有する半導体性のＭＩＳ形ダイオー
ド構成領域、を有する半導体メモリセルであって、（Ａ
−１）第１のトランジスタの一方のソース／ドレイン領
域は、第２の領域と第３の領域とで挟まれた第１の領域
の表面領域から構成され、（Ａ−２）第１のトランジス
タの他方のソース／ドレイン領域は、第４の領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域とで挟ま
れた第２の領域の表面領域から構成され、（Ａ−４）第
１のトランジスタのゲート部は、第１のトランジスタの
チャネル形成領域の上方に絶縁膜を介して設けられてお
り、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第１のトランジスタのチャネル形成領域
を構成する第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１のトランジスタの
一方のソース／ドレイン領域を構成する第１の領域の該
表面領域から構成され、（Ｂ−４）第２のトランジスタ
のゲート部は、第２のトランジスタのチャネル形成領域
の上方に絶縁膜を介して設けられており、（Ｃ−１）Ｍ
ＩＳ形ダイオードの一端は、ＭＩＳ形ダイオード構成領
域から構成され、（Ｃ−２）ＭＩＳ形ダイオードの他端
を構成する電極は、ワイドギャップ薄膜を介して、ＭＩ
Ｓ形ダイオードの一端を構成するＭＩＳ形ダイオード構
成領域と対向して設けられており、（Ｄ）第１のトラン
ジスタのゲート部及び第２のトランジスタのゲート部
は、メモリセル選択用の第１の配線に接続され、（Ｅ）
第２の領域は、ＭＩＳ形ダイオード構成領域と接続さ
れ、（Ｆ）第３の領域は、書き込み情報設定線に接続さ
れ、（Ｇ）第４の領域は、第２の配線に接続され、
（Ｈ）ＭＩＳ形ダイオードの他端を構成する電極は、所
定の電位を有する第３の配線に接続され、（Ｉ）第１の
領域は、第４の配線に接続されていることを特徴とす
る。
【００２１】本発明の第３の態様に係る半導体メモリセ
ルにおいては、第２の配線をメモリセル選択用の配線
（所謂ビット線）とし、第４の配線に第２の所定の電位
を加える構成とすることができる。あるいは又、第２の
配線に第２の所定の電位を加え、第４の配線をメモリセ
ル選択用の配線（所謂ビット線）とする構成とすること
ができる。
【００２２】本発明の第２の態様若しくは第３の態様に
係る半導体メモリセルにおいては、ＭＩＳ形ダイオード
の他端を構成する電極は、ワイドギャップ薄膜ＷＧの特
性劣化を防止するために、高抵抗素子を介して第３の配
線に接続されていることが好ましい。尚、ＭＩＳ形ダイ
オードの他端を構成する電極と高抵抗素子とは一体に形
成され、且つ、シリコン薄膜（例えばポリシリコン薄
膜）から成ることが、配線構造の簡素化の観点から望ま
しい。更には、シリコン薄膜には、第１導電形の不純物
が含有されていることが好ましい。
【００２３】本発明の第２の態様若しくは第３の態様に
係る半導体メモリセルにおいては、第１のトランジスタ
のゲート部と第２のトランジスタのゲート部を個別に設
けてもよいが、半導体メモリセルの大きさを小さくする
ために、第１のトランジスタのゲート部と第２のトラン
ジスタのゲート部とは、第１の領域と第４の領域、及
び、第２の領域と第３の領域を橋渡すごとく絶縁膜を介
して設けられており、第１のトランジスタと第２のトラ
ンジスタとで共有されている構成とすることが好まし
い。
【００２４】本発明の第２の態様若しくは第３の態様に
係る半導体メモリセルにおいては、それらの原理図を図
２あるいは図５に示すように、第１の領域と第３の領域
とによってダイオードが構成され、第１の領域は、第４
の配線に接続される代わりに、第３の領域を介して書き
込み情報設定線に接続されている構成とすることが、配
線構造の簡素化の点から好ましい。尚、このダイオード
からの注入キャリアが半導体メモリセルをラッチアップ
させる可能性が存在する場合には、それらの原理図を図
３あるいは図６に示すように、第１の領域、及び第１の
領域の表面領域に設けられたダイオード構成領域から構
成された多数キャリア・ダイオード（多数キャリアが流
れるショットキ・ダイオードやヘテロ接合ダイオードを
意味する。以下においても同様である。）を更に備え、
第１の領域は、第４の配線に接続される代わりに、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることが好ましい。ここで、このダイ
オード構成領域は書き込み情報設定線の一部分と共通で
ある構造（言い換えれば、ダイオード構成領域と書き込
み情報設定線の一部分とが共通に形成された構造）とす
ることもできる。
【００２５】尚、本発明の第２の態様若しくは第３の態
様に係る半導体メモリセルにおいては、ワイドギャップ
薄膜は、第１のトランジスタのチャネル形成領域の電位
とＭＩＳ形ダイオードの他端の電位との電位差に依存し
てＭＩＳ形ダイオードにキャリアのトンネル遷移が生じ
る材料から構成されていることが好ましい。そして、半
導体メモリセルには第１の情報又は第２の情報の２値情
報が記憶され、半導体メモリセルに記憶すべき第１の情
報は第１のトランジスタのチャネル形成領域の第１の電
位に対応し、半導体メモリセルに記憶すべき第２の情報
は、第１のトランジスタのチャネル形成領域の第２の電
位に対応し、第１のトランジスタのチャネル形成領域
の電位が第１の電位である場合には、ＭＩＳ形ダイオー
ドの他端から一端へキャリアのトンネル遷移が生じる結
果、キャリア増倍が生じ、ＭＩＳ形ダイオードの一端の
導電形に依存して第１のトランジスタのチャネル形成領
域には正孔若しくは電子が蓄積され、第１のトランジス
タのチャネル形成領域の電位が略第１の電位に保持さ
れ、第１のトランジスタのチャネル形成領域の電位が
第２の電位である場合には、ＭＩＳ形ダイオードの一端
から他端へ前記キャリアと逆極性のキャリアが遷移する
結果、第１のトランジスタのチャネル形成領域の電位が
第２の電位に保持される構成とすることが好ましい。
【００２６】あるいは又、本発明の第２の態様若しくは
第３の態様に係る半導体メモリセルにおいては、第２の
領域の下に、第１導電形の第１の高濃度不純物含有層が
設けられていることが、第１のトランジスタのチャネル
形成領域に蓄積される電位あるいは電荷の増加を図るこ
とができる面から好ましい。
【００２７】また、本発明の第２の態様若しくは第３の
態様に係る半導体メモリセルにおいては、第２の領域が
第１の領域の表面領域に設けられている構成、あるいは
又、第１の領域が第２の領域の表面領域に設けられてい
る構成とすることができる。前者の場合、第１の領域の
下に、第１導電形の第２の高濃度不純物含有層が設けら
れていることが、配線構造の簡素化の点から好ましい。
即ち、第１導電形の第２の高濃度不純物含有層を第４の
配線とすることによって、第１の領域と第４の配線との
接続を簡素化することができる。
【００２８】尚、本発明の第２の態様若しくは第３の態
様に係る半導体メモリセルにおいては、第３の領域は、
シリサイドや金属、金属化合物から構成されていてもよ
いが、半導体から構成されていることが好ましい。ま
た、本発明の第２の態様に係る半導体メモリセルにおい
ては、第４の領域は、シリサイドや金属、金属化合物か
ら構成されていてもよいが、半導体から構成されている
ことが好ましい。更には、本発明の第２の態様若しくは
第３の態様に係る半導体メモリセルにおいて、多数キャ
リア・ダイオードを構成するダイオード構成領域を設け
る場合には、このダイオード構成領域は、半導体から構
成されていてもよいが、シリサイドや金属、金属化合物
から構成されることが好ましく、更には、この場合、第
３の領域は半導体から構成されていることが好ましい。
第３の領域が書き込み情報設定線に接続された構造に
は、第３の領域が書き込み情報設定線の一部分と共通で
ある構造（言い換えれば、第３の領域と書き込み情報設
定線の一部分とが共通に形成された構造）も含まれる。
また、本発明の第２の態様に係る半導体メモリセルにお
いては、第４の領域が第２の配線に接続された構造に
は、第４の領域が第２の配線の一部分と共通である構造
（言い換えれば、第４の領域と第２の配線の一部分とが
共通に形成された構造）も含まれる。
【００２９】上記の第１の目的を達成するための本発明
の第４の態様に係る半導体メモリセルは、第１及び第２
の対向する２つの主面を有する半導体層を備え、（１）
ソース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域、及び、該チャネル形成領域と容量
結合したゲート部を有する第１導電形の読み出し用の第
１のトランジスタ、（２）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域、及び、
該チャネル形成領域と容量結合したゲート部を有する第
２導電形のスイッチ用の第２のトランジスタ、並びに、
（３）情報保持用のＭＩＳ形ダイオード、から成り、
（ａ）第１の主面から第２の主面に亙って該半導体層に
設けられた、第１導電形を有する半導体性の第１の領
域、（ｂ）第１の主面から第２の主面に亙って該半導体
層に設けられ、第１の領域と接する第２導電形を有する
半導体性の第２の領域、（ｃ）第１の領域の第２の主面
を含む表面領域に第２の領域とは離間して設けられ、且
つ、第１の領域と整流接合を形成して接する半導体性若
しくは導電性の第３の領域、（ｄ）第２の領域の第１の
主面を含む表面領域に第１の領域とは離間して設けら
れ、且つ、第２の領域と整流接合を形成して接する半導
体性若しくは導電性の第４の領域、（ｅ）第１の主面に
形成された第１の絶縁膜上に、第１の領域と第４の領域
を橋渡すごとく設けられた第１のトランジスタのゲート
部、並びに、（ｆ）第２の主面に形成された第２の絶縁
膜上に、第２の領域と第３の領域を橋渡すごとく設けら
れた第２のトランジスタのゲート部、を有する半導体メ
モリセルであって、（Ａ−１）第１のトランジスタの一
方のソース／ドレイン領域は、第１の領域の第１の主面
を含む表面領域から構成され、（Ａ−２）第１のトラン
ジスタの他方のソース／ドレイン領域は、第４の領域か
ら構成され、（Ａ−３）第１のトランジスタのチャネル
形成領域は、第１の領域の第１の主面を含む表面領域と
第４の領域とで挟まれた、第２の領域の第１の主面を含
む表面領域から構成され、（Ｂ−１）第２のトランジス
タの一方のソース／ドレイン領域は、第２の領域の第２
の主面を含む表面領域から構成され、（Ｂ−２）第２の
トランジスタの他方のソース／ドレイン領域は、第３の
領域から構成され、（Ｂ−３）第２のトランジスタのチ
ャネル形成領域は、第２の領域の第２の主面を含む表面
領域と第３の領域とで挟まれた、第１の領域の第２の主
面を含む表面領域から構成され、（Ｃ−１）ＭＩＳ形ダ
イオードの一端は、第２の領域の一部分から構成され、
（Ｃ−２）ＭＩＳ形ダイオードの他端を構成する電極
は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
の一端を構成する第２の領域の該一部分と対向して設け
られており、（Ｄ）第１のトランジスタのゲート部及び
第２のトランジスタのゲート部は、メモリセル選択用の
第１の配線に接続され、（Ｅ）第３の領域は書き込み情
報設定線に接続され、（Ｆ）第４の領域は、第２の配線
に接続され、（Ｇ）ＭＩＳ形ダイオードの他端を構成す
る電極は、所定の電位を有する第３の配線に接続され、
（Ｈ）第１の領域は第４の配線に接続されていることを
特徴とする。
【００３０】この本発明の第４の態様に係る半導体メモ
リセルにおいては、第２の配線をメモリセル選択用の配
線（所謂ビット線）とし、第４の配線に第２の所定の電
位を加える構成とすることができる。あるいは又、第２
の配線に第２の所定の電位を加え、第４の配線をメモリ
セル選択用の配線（所謂ビット線）とする構成とするこ
とができる。
【００３１】本発明の第４の態様に係る半導体メモリセ
ルにおいては、第１の領域と第３の領域とによってダイ
オードが構成され、第１の領域は、第４の配線に接続さ
れる代わりに、第３の領域を介して書き込み情報設定線
に接続されている構成とすることができ、これによっ
て、配線構造の簡素化を図ることができる。この場合、
第２の配線をメモリセル選択用の配線（所謂ビット線）
とする構成、あるいは、書き込み情報設定線をビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることができる。
【００３２】本発明の第４の態様あるいは後述する第２
５の態様〜第２９の態様に係る半導体メモリセルにおい
て、ダイオードを設ければ、配線構成の簡素化を図るこ
とができる。尚、本発明の第４の態様あるいは後述する
第２５の態様〜第２９の態様に係る半導体メモリセルに
おいては、第１の主面側に設けられた第１のトランジス
タのゲート部と、第２の主面側に設けられた第２のトラ
ンジスタのゲート部とは、半導体メモリセル毎に接続さ
れている必要はなく、規定数あるいは規定配置の互いに
隣接する半導体メモリセルの第１のトランジスタのゲー
ト部同士、及び第２のトランジスタのゲート部同士を接
続し、更に、これらをメモリセル選択用の第１の配線に
接続してもよい。
【００３３】本発明の第４の態様に係る半導体メモリセ
ルにおいて、第３の領域あるいは第４の領域を導電性の
領域とする場合には、これらの領域をシリサイドや金
属、金属化合物から構成することができる。尚、これら
の領域をシリサイドや金属、金属化合物から構成する場
合であって、しかもこれらの領域が配線と接続されてい
る構造の場合には、これらの領域を配線と共通の材料
（例えば、バリア層、グルーレイヤーとして用いられる
チタンシリサイドやＴｉＮ等の材料）から構成すること
もできる。即ち、これらの領域を配線の一部分と共通と
する構造とすることも可能である。
【００３４】上記の第２の目的を達成するための本発明
の第５の態様に係る半導体メモリセルは、その原理図を
図４４〜図５０、図６１〜図６２、あるいは図６５〜図
６８に示すように、（１）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域、及び、
該チャネル形成領域と容量結合したゲート部を有する第
１導電形の読み出し用の第１のトランジスタ、（２）ソ
ース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域、及び、該チャネル形成領域と容量
結合したゲート部を有する第２導電形のスイッチ用の第
２のトランジスタ、（３）ソース／ドレイン領域、チャ
ネル領域及びゲート領域を有する電流制御用の接合型ト
ランジスタ、並びに、（４）情報保持用のＭＩＳ形ダイ
オード、から成り、第１のトランジスタの一方のソース
／ドレイン領域は、第２のトランジスタのチャネル形成
領域に相当し、且つ、接合型トランジスタの一方のソー
ス／ドレイン領域に相当し、第２のトランジスタの一方
のソース／ドレイン領域は、第１のトランジスタのチャ
ネル形成領域に相当し、且つ、接合型トランジスタの一
方のゲート領域に相当し、ＭＩＳ形ダイオードの一端は
第１のトランジスタのチャネル形成領域の延在部から構
成され、ＭＩＳ形ダイオードの他端は導電材料から成る
電極から構成され、該電極は所定の電位を有する配線に
接続されていることを特徴とする。
【００３５】本発明の第５の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート部と第２の
トランジスタのゲート部とはメモリセル選択用の第１の
配線（例えば、ワード線）に接続され、第１のトランジ
スタの他方のソース／ドレイン領域は第２の配線に接続
され、ＭＩＳ形ダイオードの他端は高抵抗素子を介して
所定の電位を有する前記配線に相当する第３の配線に接
続され、接合型トランジスタの他方のゲート領域は第４
の配線に接続され、第１のトランジスタの一方のソース
／ドレイン領域は接合型トランジスタを介して第５の配
線に接続され、第２のトランジスタの他方のソース／ド
レイン領域は書き込み情報設定線に接続されている構成
とすることができる。ＭＩＳ形ダイオードに過剰な電流
が流れる危険性があるバイアス条件のときには、この高
抵抗素子を設けることが望ましい。また、高抵抗素子を
介してＭＩＳ形ダイオードの他端を、所定の電位を有す
る前記第３の配線に接続することによって、後述するワ
イドギャップ薄膜の特性劣化を防止することができる。
尚、第２の配線をビット線とし、第５の配線に第２の所
定の電位を加える構成、あるいは、第５の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
【００３６】あるいは又、第１のトランジスタの一方の
ソース／ドレイン領域は、接合型トランジスタを介して
第５の配線に接続される代わりに、接合型トランジスタ
及びダイオードを介して書き込み情報設定線に接続され
ている構成とすることもできる。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
をビット線と兼用させ、第２の配線に第２の所定の電位
を加える構成とすることが好ましい。尚、以下の説明に
おいて、ダイオードあるいは後述するｐｎ接合ダイオー
ドや多数キャリア・ダイオードが設けられている場合に
は、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線をビット線と兼用させ、第２の配線に第
２の所定の電位を加える構成とすることが好ましい。
【００３７】あるいは又、接合型トランジスタの他方の
ゲート領域は、第４の配線に接続される代わりに、書き
込み情報設定線に接続されている構成とすることもでき
る。この場合、第１のトランジスタの一方のソース／ド
レイン領域は、接合型トランジスタを介して第５の配線
に接続される代わりに、接合型トランジスタ及びダイオ
ードを介して書き込み情報設定線に接続されている構成
とすることができる。
【００３８】あるいは又、第１のトランジスタの一方の
ソース／ドレイン領域は、接合型トランジスタを介して
第５の配線に接続される代わりに、接合型トランジスタ
及びダイオードを介して第４の配線に接続されている構
成とすることもできる。
【００３９】あるいは又、接合型トランジスタの他方の
ゲート領域は、第４の配線に接続される代わりに、接合
型トランジスタの一方のゲート領域に接続されている構
成とすることもできる。この場合、ＭＩＳ形ダイオード
の一端と、接合型トランジスタの他方のゲート領域とを
共通とすることができる。尚、これらの場合、第１のト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタを介して第５の配線に接続される代わりに、
接合型トランジスタ及びダイオードを介して書き込み情
報設定線に接続されている構成とすることができる。
【００４０】上記の第２の目的を達成するための本発明
の第６の態様に係る半導体メモリセルは、その原理図を
図９２〜図９７、図１０４〜図１０５、図１０８〜図１
１３、あるいは図１２６〜図１２７に示すように、
（１）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート部を有する第１導電形の読み出し
用の第１のトランジスタ、（２）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート部
を有する第２導電形のスイッチ用の第２のトランジス
タ、（３）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の接合型トランジスタ、並
びに、（４）情報保持用のＭＩＳ形ダイオード、から成
り、第１のトランジスタの一方のソース／ドレイン領域
は、第２のトランジスタのチャネル形成領域に相当し、
第１のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタの一方のソース／ドレイン領域に相
当し、第２のトランジスタの一方のソース／ドレイン領
域は、第１のトランジスタのチャネル形成領域に相当
し、且つ、接合型トランジスタの一方のゲート領域に相
当し、ＭＩＳ形ダイオードの一端は第１のトランジスタ
のチャネル形成領域の延在部から構成され、ＭＩＳ形ダ
イオードの他端は導電材料から成る電極から構成され、
該電極は所定の電位を有する配線に接続されていること
を特徴とする。
【００４１】本発明の第６の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート部及び第２
のトランジスタのゲート部はメモリセル選択用の第１の
配線（例えば、ワード線）に接続され、第１のトランジ
スタの他方のソース／ドレイン領域は接合型トランジス
タを介して第２の配線に接続され、ＭＩＳ形ダイオード
の他端は、高抵抗素子を介して所定の電位を有する前記
配線に相当する第３の配線に接続され、接合型トランジ
スタの他方のゲート領域は第４の配線に接続され、第１
のトランジスタの一方のソース／ドレイン領域は第５の
配線に接続され、第２のトランジスタの他方のソース／
ドレイン領域は書き込み情報設定線に接続されている構
成とすることができる。尚、第２の配線をビット線と
し、第５の配線に第２の所定の電位を加える構成、ある
いは、第５の配線をビット線とし、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【００４２】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第５の配線に接続される代わり
に、ダイオードを介して書き込み情報設定線に接続され
ている構成とすることもできる。
【００４３】あるいは又、接合型トランジスタの他方の
ゲート領域は、第４の配線に接続される代わりに、書き
込み情報設定線に接続されている構成とすることもでき
る。この場合、第１のトランジスタの一方のソース／ド
レイン領域は、第５の配線に接続される代わりに、ダイ
オードを介して書き込み情報設定線に接続されている構
成とすることもできる。
【００４４】あるいは又、接合型トランジスタの他方の
ゲート領域は、第４の配線に接続される代わりに、接合
型トランジスタの一方のゲート領域に接続されている構
成とすることもできる。この場合、ＭＩＳ形ダイオード
の一端と、接合型トランジスタの他方のゲート領域とを
共通とすることができる。尚、これらの場合、第１のト
ランジスタの一方のソース／ドレイン領域は、第５の配
線に接続される代わりに、ダイオードを介して書き込み
情報設定線に接続されている構成とすることもできる。
【００４５】上記の第２の目的を達成するための本発明
の第７の態様に係る半導体メモリセルは、その原理図を
図１３２及び図１３３に示すように、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート部を有する第１導電形の読み出し用の第１のトラン
ジスタ、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート部を有する第２導電形の
スイッチ用の第２のトランジスタ、（３）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域、及び、該チャネル形成領域と容量結合したゲー
ト部を有する第２導電形の電流制御用の第３のトランジ
スタ、（４）ソース／ドレイン領域、チャネル領域及び
ゲート領域を有する電流制御用の接合型トランジスタ、
並びに、（５）情報保持用のＭＩＳ形ダイオード、から
成り、第１のトランジスタの一方のソース／ドレイン領
域は、第２のトランジスタのチャネル形成領域に相当
し、第１のトランジスタの他方のソース／ドレイン領域
は、接合型トランジスタの一方のソース／ドレイン領域
に相当し、第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域に相
当し、且つ、接合型トランジスタの一方のゲート領域に
相当し、且つ、第３のトランジスタの一方のソース／ド
レイン領域に相当し、第３のトランジスタの他方のソー
ス／ドレイン領域は、接合型トランジスタの他方のゲー
ト領域に相当し、ＭＩＳ形ダイオードの一端は第１のト
ランジスタのチャネル形成領域の延在部から構成され、
ＭＩＳ形ダイオードの他端は導電材料から成る電極から
構成され、該電極は所定の電位を有する配線に接続され
ていることを特徴とする。
【００４６】本発明の第７の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート部、第２の
トランジスタのゲート部及び第３のトランジスタのゲー
ト部はメモリセル選択用の第１の配線（例えば、ワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は接合型トランジスタを介して第２の配線
に接続され、ＭＩＳ形ダイオードの他端は、高抵抗素子
を介して所定の電位を有する前記配線に相当する第３の
配線に接続され、第１のトランジスタの一方のソース／
ドレイン領域は第４の配線に接続され、第２のトランジ
スタの他方のソース／ドレイン領域は書き込み情報設定
線に接続されている構成とすることができる。尚、第２
の配線をビット線とし、第４の配線に第２の所定の電位
を加える構成、あるいは、第４の配線をビット線とし、
第２の配線に第２の所定の電位を加える構成とすること
が好ましい。
【００４７】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第４の配線に接続される代わり
に、ダイオードを介して書き込み情報設定線に接続され
ている構成とすることもできる。
【００４８】上記の第２の目的を達成するための本発明
の第８の態様に係る半導体メモリセルは、その原理図を
図１３８〜図１３９に示すように、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域、及び、該チャネル形成領域と容量結合したゲー
ト部を有する第１導電形の読み出し用の第１のトランジ
スタ、（２）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域、及び、該チャネル形
成領域と容量結合したゲート部を有する第２導電形のス
イッチ用の第２のトランジスタ、（３）ソース／ドレイ
ン領域、該ソース／ドレイン領域に接触し、且つ、該ソ
ース／ドレイン領域を離間する半導体性のチャネル形成
領域、及び、該チャネル形成領域と容量結合したゲート
部を有する第２導電形の電流制御用の第３のトランジス
タ、（４）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の接合型トランジスタ、並
びに、（５）情報保持用のＭＩＳ形ダイオード、から成
り、第１のトランジスタの一方のソース／ドレイン領域
は、第２のトランジスタのチャネル形成領域に相当し、
第１のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタの一方のソース／ドレイン領域に相
当し、第２のトランジスタの一方のソース／ドレイン領
域は、第１のトランジスタのチャネル形成領域に相当
し、且つ、接合型トランジスタの一方のゲート領域に相
当し、且つ、第３のトランジスタの一方のソース／ドレ
イン領域に相当し、第３のトランジスタの他方のソース
／ドレイン領域は、接合型トランジスタの他方のゲート
領域に相当し、ＭＩＳ形ダイオードの一端は第３のトラ
ンジスタの他方のソース／ドレイン領域に相当し、ＭＩ
Ｓ形ダイオードの他端は導電材料から成る電極から構成
され、該電極は所定の電位を有する配線に接続されてい
ることを特徴とする。
【００４９】本発明の第８の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート部、第２の
トランジスタのゲート部及び第３のトランジスタのゲー
ト部はメモリセル選択用の第１の配線（例えば、ワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は接合型トランジスタを介して第２の配線
に接続され、ＭＩＳ形ダイオードの他端は高抵抗素子を
介して所定の電位を有する前記配線に相当する第３の配
線に接続され、第１のトランジスタの一方のソース／ド
レイン領域は第４の配線に接続され、第２のトランジス
タの他方のソース／ドレイン領域は書き込み情報設定線
に接続されている構成とすることができる。尚、第２の
配線をビット線とし、第４の配線に第２の所定の電位を
加える構成、あるいは、第４の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。
【００５０】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第４の配線に接続される代わり
に、ダイオードを介して書き込み情報設定線に接続され
ている構成とすることもできる。
【００５１】上記の第２の目的を達成するための本発明
の第９の態様に係る半導体メモリセルは、その原理図を
図１４４〜図１４７、あるいは図１５６〜図１５７に示
すように、（１）ソース／ドレイン領域、該ソース／ド
レイン領域に接触し、且つ、該ソース／ドレイン領域を
離間する半導体性のチャネル形成領域、及び、該チャネ
ル形成領域と容量結合したゲート部を有する第１導電形
の読み出し用の第１のトランジスタ、（２）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート部を有する第２導電形のスイッチ用の第２のトラン
ジスタ、（３）ソース／ドレイン領域、チャネル領域及
びゲート領域を有する電流制御用の第１の接合型トラン
ジスタ、（４）ソース／ドレイン領域、チャネル領域及
びゲート領域を有する電流制御用の第２の接合型トラン
ジスタ、並びに、（５）情報保持用のＭＩＳ形ダイオー
ド、から成り、第１のトランジスタの一方のソース／ド
レイン領域は、第２のトランジスタのチャネル形成領域
に相当し、且つ、第１の接合型トランジスタの一方のソ
ース／ドレイン領域に相当し、第１のトランジスタの他
方のソース／ドレイン領域は、第２の接合型トランジス
タの一方のソース／ドレイン領域に相当し、第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域に相当し、且つ、第１の接
合型トランジスタの一方のゲート領域に相当し、且つ、
第２の接合型トランジスタの一方のゲート領域に相当
し、ＭＩＳ形ダイオードの一端は第１のトランジスタの
チャネル形成領域の延在部から構成され、ＭＩＳ形ダイ
オードの他端は導電材料から成る電極から構成され、該
電極は所定の電位を有する配線に接続されていることを
特徴とする。
【００５２】本発明の第９の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート部及び第２
のトランジスタのゲート部はメモリセル選択用の第１の
配線（例えば、ワード線）に接続され、第１のトランジ
スタの他方のソース／ドレイン領域は第２の接合型トラ
ンジスタを介して第２の配線に接続され、ＭＩＳ形ダイ
オードの他端は、高抵抗素子を介して所定の電位を有す
る前記配線に相当する第３の配線に接続され、第２の接
合型トランジスタの他方のゲート領域は第４の配線に接
続され、第１のトランジスタの一方のソース／ドレイン
領域は第１の接合型トランジスタを介して第５の配線に
接続され、第１の接合型トランジスタの他方のゲート領
域は書き込み情報設定線に接続され、第２のトランジス
タの他方のソース／ドレイン領域は書き込み情報設定線
に接続されている構成とすることができる。あるいは
又、第２の接合型トランジスタの他方のゲート領域は、
第４の配線に接続される代わりに、第２の接合型トラン
ジスタの一方のゲート領域に接続されている構成とする
こともできる。この場合、ＭＩＳ形ダイオードの一端
と、接合型トランジスタの他方のゲート領域とを共通と
することができる。尚、これらの場合、第２の配線をビ
ット線とし、第５の配線に第２の所定の電位を加える構
成、あるいは、第５の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。また、これらの場合、第１のトランジスタの一方の
ソース／ドレイン領域は、第１の接合型トランジスタを
介して第５の配線に接続される代わりに、第１の接合型
トランジスタ及びダイオードを介して書き込み情報設定
線に接続される構成とすることができる。
【００５３】上記の第２の目的を達成するための本発明
の第１０の態様に係る半導体メモリセルは、その原理図
を図１６２〜図１６４に示すように、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート部を有する第１導電形の読み出し用の第１のトラン
ジスタ、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート部を有する第２導電形の
スイッチ用の第２のトランジスタ、（３）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域、及び、該チャネル形成領域と容量結合したゲー
ト部を有する第２導電形の電流制御用の第３のトランジ
スタ、（４）ソース／ドレイン領域、チャネル領域及び
ゲート領域を有する電流制御用の第１の接合型トランジ
スタ、（５）ソース／ドレイン領域、チャネル領域及び
ゲート領域を有する電流制御用の第２の接合型トランジ
スタ、並びに、（６）情報保持用のＭＩＳ形ダイオー
ド、から成り、第１のトランジスタの一方のソース／ド
レイン領域は、第２のトランジスタのチャネル形成領域
に相当し、且つ、第１の接合型トランジスタの一方のソ
ース／ドレイン領域に相当し、第１のトランジスタの他
方のソース／ドレイン領域は、第２の接合型トランジス
タの一方のソース／ドレイン領域に相当し、第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域に相当し、且つ、第１の接
合型トランジスタの一方のゲート領域に相当し、且つ、
第２の接合型トランジスタの一方のゲート領域に相当
し、且つ、第３のトランジスタの一方のソース／ドレイ
ン領域に相当し、第３のトランジスタの他方のソース／
ドレイン領域は、第２の接合型トランジスタの他方のゲ
ート領域に相当し、ＭＩＳ形ダイオードの一端は第１の
トランジスタのチャネル形成領域の延在部から構成さ
れ、ＭＩＳ形ダイオードの他端は導電材料から成る電極
から構成され、該電極は所定の電位を有する配線に接続
されていることを特徴とする。
【００５４】本発明の第１０の態様に係る半導体メモリ
セルにおいては、第１のトランジスタのゲート部、第２
のトランジスタのゲート部及び第３のトランジスタのゲ
ート部はメモリセル選択用の第１の配線（例えば、ワー
ド線）に接続され、第１のトランジスタの他方のソース
／ドレイン領域は第２の接合型トランジスタを介して第
２の配線に接続され、ＭＩＳ形ダイオードの他端は高抵
抗素子を介して所定の電位を有する前記配線に相当する
第３の配線に接続され、第１のトランジスタの一方のソ
ース／ドレイン領域は第１の接合型トランジスタを介し
て第４の配線に接続され、第２のトランジスタの他方の
ソース／ドレイン領域は書き込み情報設定線に接続さ
れ、第１の接合型トランジスタの他方のゲート領域は書
き込み情報設定線に接続されている構成とすることがで
きる。尚、第２の配線をビット線とし、第４の配線に第
２の所定の電位を加える構成、あるいは、第４の配線を
ビット線とし、第２の配線に第２の所定の電位を加える
構成とすることが好ましい。
【００５５】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第１の接合型トランジスタを介
して第４の配線に接続される代わりに、第１の接合型ト
ランジスタ及びダイオードを介して書き込み情報設定線
に接続されている構成とすることもできる。
【００５６】上記の第２の目的を達成するための本発明
の第１１の態様に係る半導体メモリセルは、その原理図
を図１６９〜図１７１に示すように、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート部を有する第１導電形の読み出し用の第１のトラン
ジスタ、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート部を有する第２導電形の
スイッチ用の第２のトランジスタ、（３）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域、及び、該チャネル形成領域と容量結合したゲー
ト部を有する第２導電形の電流制御用の第３のトランジ
スタ、（４）ソース／ドレイン領域、チャネル領域及び
ゲート領域を有する電流制御用の第１の接合型トランジ
スタ、（５）ソース／ドレイン領域、チャネル領域及び
ゲート領域を有する電流制御用の第２の接合型トランジ
スタ、並びに、（６）情報保持用のＭＩＳ形ダイオー
ド、から成り、第１のトランジスタの一方のソース／ド
レイン領域は、第２のトランジスタのチャネル形成領域
に相当し、且つ、第１の接合型トランジスタの一方のソ
ース／ドレイン領域に相当し、第１のトランジスタの他
方のソース／ドレイン領域は、第２の接合型トランジス
タの一方のソース／ドレイン領域に相当し、第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域に相当し、且つ、第１の接
合型トランジスタの一方のゲート領域に相当し、且つ、
第２の接合型トランジスタの一方のゲート領域に相当
し、且つ、第３のトランジスタの一方のソース／ドレイ
ン領域に相当し、第３のトランジスタの他方のソース／
ドレイン領域は、第２の接合型トランジスタの他方のゲ
ート領域に相当し、ＭＩＳ形ダイオードの一端は第３の
トランジスタの他方のソース／ドレイン領域に相当し、
ＭＩＳ形ダイオードの他端は導電材料から成る電極から
構成され、該電極は所定の電位を有する配線に接続され
ていることを特徴とする。
【００５７】本発明の第１１の態様に係る半導体メモリ
セルにおいては、第１のトランジスタのゲート部、第２
のトランジスタのゲート部及び第３のトランジスタのゲ
ート部はメモリセル選択用の第１の配線（例えば、ワー
ド線）に接続され、第１のトランジスタの他方のソース
／ドレイン領域は第２の接合型トランジスタを介して第
２の配線に接続され、ＭＩＳ形ダイオードの他端は高抵
抗素子を介して所定の電位を有する前記配線に相当する
第３の配線に接続され、第１のトランジスタの一方のソ
ース／ドレイン領域は第１の接合型トランジスタを介し
て第４の配線に接続され、第２のトランジスタの他方の
ソース／ドレイン領域は書き込み情報設定線に接続さ
れ、第１の接合型トランジスタの他方のゲート領域は書
き込み情報設定線に接続されている構成とすることがで
きる。尚、第２の配線をビット線とし、第４の配線に第
２の所定の電位を加える構成、あるいは、第４の配線を
ビット線とし、第２の配線に第２の所定の電位を加える
構成とすることが好ましい。
【００５８】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第１の接合型トランジスタを介
して第４の配線に接続される代わりに、第１の接合型ト
ランジスタ及びダイオードを介して書き込み情報設定線
に接続されている構成とすることもできる。
【００５９】本発明の第５の態様〜第７の態様、第９の
態様及び第１０の態様に係る半導体メモリセルにおいて
は、第１のトランジスタのチャネル形成領域の電位とＭ
ＩＳ形ダイオードの他端の電位との電位差に依存してＭ
ＩＳ形ダイオードにキャリアのトンネル遷移が生じる材
料が、ＭＩＳ形ダイオードの一端と他端との間に介在す
る。即ち、ＭＩＳ形ダイオードは、かかる材料と、第１
のトランジスタのチャネル形成領域の延在部と、電極と
から構成されている。そして、半導体メモリセルには第
１の情報又は第２の情報の２値情報が記憶され、半導体
メモリセルに記憶すべき第１の情報は第１のトランジス
タのチャネル形成領域の第１の電位に対応し、半導体メ
モリセルに記憶すべき第２の情報は第１のトランジスタ
のチャネル形成領域の第２の電位に対応し、第１のト
ランジスタのチャネル形成領域の電位が第１の電位であ
る場合には、ＭＩＳ形ダイオードの他端から一端へキャ
リアのトンネル遷移が生じる結果、キャリア増倍が生
じ、ＭＩＳ形ダイオードの一端の導電形に依存して第１
のトランジスタのチャネル形成領域の前記延在部には正
孔若しくは電子が蓄積され、第１のトランジスタのチャ
ネル形成領域の電位が略第１の電位に保持され、第１
のトランジスタのチャネル形成領域の電位が第２の電位
である場合には、ＭＩＳ形ダイオードの一端から他端へ
前記キャリアと逆極性のキャリアが遷移する結果、第１
のトランジスタのチャネル形成領域の電位が第２の電位
に保持される構成とすることが好ましい。
【００６０】一方、本発明の第８の態様及び第１１の態
様に係る半導体メモリセルにおいては、第３のトランジ
スタの他方のソース／ドレイン領域の電位とＭＩＳ形ダ
イオードの他端の電位との電位差に依存してＭＩＳ形ダ
イオードにキャリアのトンネル遷移が生じる材料が、Ｍ
ＩＳ形ダイオードの一端と他端との間に介在する。即
ち、ＭＩＳ形ダイオードは、かかる材料と、第３のトラ
ンジスタの他方のソース／ドレイン領域と、電極とから
構成されている。そして、半導体メモリセルには第１の
情報又は第２の情報の２値情報が記憶され、半導体メモ
リセルに記憶すべき第１の情報は第１のトランジスタの
チャネル形成領域の第１の電位に対応し、半導体メモリ
セルに記憶すべき第２の情報は第１のトランジスタのチ
ャネル形成領域の第２の電位に対応し、第１のトラン
ジスタのチャネル形成領域の電位が第１の電位である場
合には、ＭＩＳ形ダイオードの他端から一端へキャリア
のトンネル遷移が生じる結果、キャリア増倍が生じ、Ｍ
ＩＳ形ダイオードの一端の導電形に依存して第３のトラ
ンジスタの他方のソース／ドレイン領域には正孔若しく
は電子が蓄積され、第１のトランジスタのチャネル形成
領域の電位が略第１の電位に保持され、第１のトラン
ジスタのチャネル形成領域の電位が第２の電位である場
合には、ＭＩＳ形ダイオードの一端から他端へ前記キャ
リアと逆極性のキャリアが遷移する結果、第１のトラン
ジスタのチャネル形成領域の電位が第２の電位に保持さ
れる構成とすることが好ましい。
【００６１】本発明の第５の態様〜第１１の態様に係る
半導体メモリセルにおいては、ＭＩＳ形ダイオードを構
成する第１のトランジスタのチャネル形成領域の延在部
あるいは第３のトランジスタの他方のソース／ドレイン
領域と電極との間には、ワイドギャップ薄膜が形成され
ていることが好ましい。即ち、ワイドギャップ薄膜は、
第１のトランジスタのチャネル形成領域あるいは第３の
トランジスタの他方のソース／ドレイン領域の電位とＭ
ＩＳ形ダイオードの他端の電位との電位差に依存してＭ
ＩＳ形ダイオードにキャリアのトンネル遷移が生じる材
料から構成されていることが好ましい。
【００６２】本発明の第５の態様、第６の態様あるいは
第９の態様に係る半導体メモリセルにおいては、第１の
トランジスタのゲート部と第２のトランジスタのゲート
部とを個別に設けてもよいが、半導体メモリセルの大き
さを小さくするために、第１のトランジスタと第２のト
ランジスタとはゲート部を共有している構成とすること
が好ましい。また、本発明の第７の態様、第８の態様、
第１０の態様あるいは第１１の態様に係る半導体メモリ
セルにおいては、第１のトランジスタのゲート部と第２
のトランジスタのゲート部と第３のトランジスタのゲー
ト部とを個別に設けてもよいが、半導体メモリセルの大
きさを小さくするために、第１のトランジスタと第２の
トランジスタと第３のトランジスタはゲート部を共有し
ている構成とすることが好ましい。
【００６３】上記の第２の目的を達成するための本発明
の第１２の態様に係る半導体メモリセルは、（１）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域、及び、該チャネル形成領域と容量結合
したゲート部を有する第１導電形の読み出し用の第１の
トランジスタ、（２）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート部を有する第２導
電形のスイッチ用の第２のトランジスタ、（３）ソース
／ドレイン領域、チャネル領域及びゲート領域を有する
電流制御用の接合型トランジスタ、並びに、（４）情報
保持用のＭＩＳ形ダイオード、から成り、（ａ）第２導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
の表面領域に設けられた、第１導電形を有する半導体性
の第２の領域、（ｃ）第２の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第３の領域、
（ｄ）第１の領域の表面領域に第２の領域と離間して設
けられ、且つ、整流接合を形成して接する第４の領域、
並びに、（ｅ）第２の領域の表面領域に第３の領域と離
間して設けられ、且つ、第２の領域と整流接合を形成し
て接する第５の領域、を有する。
【００６４】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域とで挟
まれた第１の領域の表面領域の一部から構成され、（Ａ
−４）第１のトランジスタのゲート部は、第１のトラン
ジスタのチャネル形成領域の上方に絶縁膜を介して設け
られており、（Ｂ−１）第２のトランジスタの一方のソ
ース／ドレイン領域は、第１の領域の表面領域の他の部
分から構成され、（Ｂ−２）第２のトランジスタの他方
のソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の表面領域の該他の部分と第３の領域とで挟
まれた第２の領域の表面領域の他の部分から構成され、
（Ｂ−４）第２のトランジスタのゲート部は、第２のト
ランジスタのチャネル形成領域の上方に絶縁膜を介して
設けられており、（Ｃ−１）接合型トランジスタのゲー
ト領域は、第５の領域、及び、該第５の領域と対向する
第１の領域の部分から構成され、（Ｃ−２）接合型トラ
ンジスタのチャネル領域は、第５の領域と第１の領域の
該部分とで挟まれた第２の領域の一部から構成され、
（Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第２の領域の表面領域の該一部か
ら構成され、（Ｃ−４）接合型トランジスタの他方のソ
ース／ドレイン領域は、接合型トランジスタのチャネル
領域の他端から延びる第２の領域の部分から構成され、
（Ｄ−１）ＭＩＳ形ダイオードの一端は、第１の領域の
一部分から構成され、（Ｄ−２）ＭＩＳ形ダイオードの
他端を構成する電極は、ワイドギャップ薄膜を介して、
ＭＩＳ形ダイオードの一端を構成する第１の領域の該一
部分と対向して設けられており、（Ｅ）第１のトランジ
スタのゲート部及び第２のトランジスタのゲート部は、
メモリセル選択用の第１の配線に接続され、（Ｆ）第３
の領域は、書き込み情報設定線に接続され、（Ｇ）第４
の領域は、第２の配線に接続され、（Ｈ）ＭＩＳ形ダイ
オードの他端を構成する電極は、所定の電位を有する第
３の配線に接続され、（Ｉ）第５の領域は、第４の配線
に接続されていることを特徴とする。尚、第２の領域を
第５の配線に接続し、第２の配線をビット線とし、第５
の配線に第２の所定の電位を加える構成、あるいは、第
５の配線をビット線とし、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【００６５】本発明の第１２の態様に係る半導体メモリ
セルにおいては、第２の領域と第３の領域との間でダイ
オードが形成され、第２の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第２の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第２の領域とによって多数キャリア・
ダイオード（多数キャリアが流れるショットキ・ダイオ
ードやヘテロ接合ダイオード）が構成され、第２の領域
は、該ダイオード構成領域を介して書き込み情報設定線
に接続されている構成とすることが好ましい。ここで、
このダイオード構成領域は書き込み情報設定線の一部分
と共通である構造（言い換えれば、ダイオード構成領域
と書き込み情報設定線の一部分とが共通に形成された構
造）とすることもできる。
【００６６】あるいは又、本発明の第１２の態様に係る
半導体メモリセルにおいて、第２の領域の表面領域に設
けられ、整流接合を形成して接するダイオード構成領域
を更に有し、該ダイオード構成領域と第２の領域とによ
ってダイオードが構成され、第２の領域は、該ダイオー
ド構成領域を介して第４の配線に接続されている構成と
することもできる。
【００６７】あるいは又、本発明の第１２の態様に係る
半導体メモリセルにおいては、第５の領域は、第４の配
線に接続される代わりに、第１の領域に接続されている
構成とすることもできる。あるいは又、第５の領域は、
第４の配線に接続される代わりに、書き込み情報設定線
に接続されている構成とすることもできる。これらの場
合、第２の領域と第３の領域との間でダイオードが形成
され、第２の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができる。尚、
このダイオードからの注入キャリアが半導体メモリセル
をラッチアップさせる可能性が存在する場合には、第２
の領域の表面領域に設けられ、整流接合を形成して接す
るダイオード構成領域を更に有し、該ダイオード構成領
域と第２の領域とによって多数キャリア・ダイオードが
構成され、第２の領域は、該ダイオード構成領域を介し
て書き込み情報設定線に接続されている構成とすること
が好ましい。
【００６８】上記の第２の目的を達成するための本発明
の第１３の態様に係る半導体メモリセルにおいては、Ｍ
ＩＳ形ダイオードの一端が第５の領域から構成されてい
る点が、本発明の第１２の態様に係る半導体メモリセル
と相違する。即ち、本発明の第１３の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート部を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の接合型トランジ
スタ、並びに、（４）情報保持用のＭＩＳ形ダイオー
ド、から成り、（ａ）第２導電形を有する半導体性の第
１の領域、（ｂ）第１の領域の表面領域に設けられた、
第１導電形を有する半導体性の第２の領域、（ｃ）第２
の領域の表面領域に設けられ、且つ、整流接合を形成し
て接する第３の領域、（ｄ）第１の領域の表面領域に第
２の領域と離間して設けられ、且つ、整流接合を形成し
て接する第４の領域、並びに、（ｅ）第２の領域の表面
領域に第３の領域と離間して設けられた、第２導電形を
有する半導体性の第５の領域、を有する。
【００６９】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域とで挟
まれた第１の領域の表面領域の一部から構成され、（Ａ
−４）第１のトランジスタのゲート部は、第１のトラン
ジスタのチャネル形成領域の上方に絶縁膜を介して設け
られており、（Ｂ−１）第２のトランジスタの一方のソ
ース／ドレイン領域は、第１の領域の表面領域の他の部
分から構成され、（Ｂ−２）第２のトランジスタの他方
のソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の表面領域の該他の部分と第３の領域とで挟
まれた第２の領域の表面領域の他の部分から構成され、
（Ｂ−４）第２のトランジスタのゲート部は、第２のト
ランジスタのチャネル形成領域の上方に絶縁膜を介して
設けられており、（Ｃ−１）接合型トランジスタのゲー
ト領域は、第５の領域、及び、該第５の領域と対向する
第１の領域の部分から構成され、（Ｃ−２）接合型トラ
ンジスタのチャネル領域は、第５の領域と第１の領域の
該部分とで挟まれた第２の領域の一部から構成され、
（Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第２の領域の表面領域の該一部か
ら構成され、（Ｃ−４）接合型トランジスタの他方のソ
ース／ドレイン領域は、接合型トランジスタのチャネル
領域の他端から延びる第２の領域の部分から構成され、
（Ｄ−１）ＭＩＳ形ダイオードの一端は、第５の領域か
ら構成され、（Ｄ−２）ＭＩＳ形ダイオードの他端を構
成する電極は、ワイドギャップ薄膜を介して、ＭＩＳ形
ダイオードの一端を構成する第５の領域と対向して設け
られており、（Ｅ）第１のトランジスタのゲート部及び
第２のトランジスタのゲート部は、メモリセル選択用の
第１の配線に接続され、（Ｆ）第３の領域は、書き込み
情報設定線に接続され、（Ｇ）第４の領域は、第２の配
線に接続され、（Ｈ）第５の領域は、第１の領域に接続
され、（Ｉ）ＭＩＳ形ダイオードの他端を構成する電極
は、所定の電位を有する第３の配線に接続されているこ
とを特徴とする。
【００７０】本発明の第１３の態様に係る半導体メモリ
セルにおいては、第２の領域と第３の領域との間でダイ
オードが形成され、第２の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第２の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第２の領域とによって多数キャリア・
ダイオードが構成され、第２の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００７１】上記の第２の目的を達成するための本発明
の第１４の態様に係る半導体メモリセルにおいては、第
５の領域が省略されている点、及び、第１のトランジス
タと第２のトランジスタとでゲート部が共有されている
点が、本発明の第１２の態様に係る半導体メモリセルと
相違する。即ち、本発明の第１４の態様に係る半導体メ
モリセルは、（１）ソース／ドレイン領域、該ソース／
ドレイン領域に接触し、且つ、該ソース／ドレイン領域
を離間する半導体性のチャネル形成領域、及び、該チャ
ネル形成領域と容量結合したゲート部を有する第１導電
形の読み出し用の第１のトランジスタ、（２）ソース／
ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の接合型トランジ
スタ、並びに、（４）情報保持用のＭＩＳ形ダイオー
ド、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、（ｄ）第２の領域の表面領域に設けられ、且つ、整
流接合を形成して接する第４の領域、並びに、（ｅ）第
１の領域と第４の領域、及び、第２の領域と第３の領域
を橋渡すごとく絶縁膜を介して設けられ、第１のトラン
ジスタと第２のトランジスタとで共有されたゲート部、
を有する。
【００７２】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｃ−１）接合型トランジスタのゲート領域は、第３の
領域、及び、該第３の領域と対向する第２の領域の部分
から構成され、（Ｃ−２）接合型トランジスタのチャネ
ル領域は、第３の領域と第２の領域の該部分とで挟まれ
た第１の領域の一部から構成され、（Ｃ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの一方のソース／ドレイン領域を構成す
る第１の領域の該表面領域から構成され、（Ｃ−４）接
合型トランジスタの他方のソース／ドレイン領域は、接
合型トランジスタのチャネル領域の他端から延びる第１
の領域の部分から構成され、（Ｄ−１）ＭＩＳ形ダイオ
ードの一端は、第２の領域の一部分若しくは第２の領域
の延在部から構成され、（Ｄ−２）ＭＩＳ形ダイオード
の他端を構成する電極は、ワイドギャップ薄膜を介し
て、ＭＩＳ形ダイオードの一端を構成する第２の領域の
該一部分若しくは第２の領域の延在部と対向して設けら
れており、（Ｅ）ゲート部は、メモリセル選択用の第１
の配線に接続され、（Ｆ）第３の領域は、書き込み情報
設定線に接続され、（Ｇ）第４の領域は、第２の配線に
接続され、（Ｈ）ＭＩＳ形ダイオードの他端を構成する
電極は、所定の電位を有する第３の配線に接続されてい
ることを特徴とする。尚、第１の領域を第５の配線に接
続し、第２の配線をビット線とし、第５の配線に第２の
所定の電位を加える構成、あるいは、第５の配線をビッ
ト線とし、第２の配線に第２の所定の電位を加える構成
とすることが好ましい。
【００７３】本発明の第１４の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００７４】上記の第２の目的を達成するための本発明
の第１５の態様に係る半導体メモリセルにおいては、電
流制御用の接合型トランジスタが設けられている位置
が、本発明の第１２の態様に係る半導体メモリセルと相
違している。即ち、本発明の第１５の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート部を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の接合型トランジ
スタ、並びに、（４）情報保持用のＭＩＳ形ダイオー
ド、から成り、（ａ）第２導電形を有する半導体性の第
１の領域、（ｂ）第１の領域の表面領域に設けられた、
第１導電形を有する半導体性の第２の領域、（ｃ）第２
の領域の表面領域に設けられ、整流接合を形成して接す
る第３の領域、（ｄ）第１の領域の表面領域に第２の領
域と離間して設けられた、第１導電形を有する半導体性
の第４の領域、並びに、（ｅ）第４の領域の表面領域に
設けられ、整流接合を形成して接する第５の領域、を有
する。
【００７５】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域の該表
面領域とで挟まれた第１の領域の表面領域の一部から構
成され、（Ａ−４）第１のトランジスタのゲート部は、
第１のトランジスタのチャネル形成領域の上方に絶縁膜
を介して設けられており、（Ｂ−１）第２のトランジス
タの一方のソース／ドレイン領域は、第１の領域の表面
領域の他の部分から構成され、（Ｂ−２）第２のトラン
ジスタの他方のソース／ドレイン領域は、第３の領域か
ら構成され、（Ｂ−３）第２のトランジスタのチャネル
形成領域は、第１の領域の表面領域の該他の部分と第３
の領域とで挟まれた第２の領域の表面領域の他の部分か
ら構成され、（Ｂ−４）第２のトランジスタのゲート部
は、第２のトランジスタのチャネル形成領域の上方に絶
縁膜を介して設けられており、（Ｃ−１）接合型トラン
ジスタのゲート領域は、第５の領域、及び、該第５の領
域と対向する第１の領域の部分から構成され、（Ｃ−
２）接合型トランジスタのチャネル領域は、第５の領域
と第１の領域の該部分とで挟まれた第４の領域の一部か
ら構成され、（Ｃ−３）接合型トランジスタの一方のソ
ース／ドレイン領域は、接合型トランジスタのチャネル
領域の一端から延び、且つ、第１のトランジスタの他方
のソース／ドレイン領域を構成する第４の領域の該表面
領域から構成され、（Ｃ−４）接合型トランジスタの他
方のソース／ドレイン領域は、接合型トランジスタのチ
ャネル領域の他端から延びる第４の領域の部分から構成
され、（Ｄ−１）ＭＩＳ形ダイオードの一端は、第１の
領域の一部分から構成され、（Ｄ−２）ＭＩＳ形ダイオ
ードの他端を構成する電極は、ワイドギャップ薄膜を介
して、ＭＩＳ形ダイオードの一端を構成する第１の領域
の該一部分と対向して設けられており、（Ｅ）第１のト
ランジスタのゲート部及び第２のトランジスタのゲート
部は、メモリセル選択用の第１の配線に接続され、
（Ｆ）第３の領域は、書き込み情報設定線に接続され、
（Ｇ）接合型トランジスタの他方のソース／ドレイン領
域を構成する第４の領域の部分は、第２の配線に接続さ
れ、（Ｈ）ＭＩＳ形ダイオードの他端を構成する電極
は、所定の電位を有する第３の配線に接続され、（Ｉ）
第５の領域は、第４の配線に接続されていることを特徴
とする。尚、第２の領域を第５の配線に接続し、第２の
配線をビット線とし、第５の配線に第２の所定の電位を
加える構成、あるいは、第５の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。
【００７６】本発明の第１５の態様に係る半導体メモリ
セルにおいては、第２の領域と第３の領域との間でダイ
オードが形成され、第２の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第２の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第２の領域とによって多数キャリア・
ダイオードが構成され、第２の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００７７】更には、本発明の第１５の態様に係る半導
体メモリセルにおいては、第５の領域は、第４の配線に
接続される代わりに、書き込み情報設定線に接続されて
いる構成とすることができ、あるいは又、第５の領域
は、第４の配線に接続される代わりに、第１の領域に接
続されている構成とすることができる。これらの場合、
第２の領域と第３の領域との間でダイオードが形成さ
れ、第２の領域は、第３の領域を介して書き込み情報設
定線に接続されている構成とすることができる。尚、こ
のダイオードからの注入キャリアが半導体メモリセルを
ラッチアップさせる可能性が存在する場合には、第２の
領域の表面領域に設けられ、整流接合を形成して接する
ダイオード構成領域を更に有し、該ダイオード構成領域
と第２の領域とによって多数キャリア・ダイオードが構
成され、第２の領域は、該ダイオード構成領域を介して
書き込み情報設定線に接続されている構成とすることが
好ましい。
【００７８】上記の第２の目的を達成するための本発明
の第１６の態様に係る半導体メモリセルにおいては、Ｍ
ＩＳ形ダイオードの一端が第５の領域から構成されてい
る点が、本発明の第１５の態様に係る半導体メモリセル
と相違する。即ち、本発明の第１６の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート部を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の接合型トランジ
スタ、並びに、（４）情報保持用のＭＩＳ形ダイオー
ド、から成り、（ａ）第２導電形を有する半導体性の第
１の領域、（ｂ）第１の領域の表面領域に設けられた、
第１導電形を有する半導体性の第２の領域、（ｃ）第２
の領域の表面領域に設けられ、整流接合を形成して接す
る第３の領域、（ｄ）第１の領域の表面領域に第２の領
域と離間して設けられた、第１導電形を有する半導体性
の第４の領域、並びに、（ｅ）第４の領域の表面領域に
設けられた、第２導電形を有する半導体性の第５の領
域、を有する。
【００７９】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域の該表
面領域とで挟まれた第１の領域の表面領域の一部から構
成され、（Ａ−４）第１のトランジスタのゲート部は、
第１のトランジスタのチャネル形成領域の上方に絶縁膜
を介して設けられており、（Ｂ−１）第２のトランジス
タの一方のソース／ドレイン領域は、第１の領域の表面
領域の他の部分から構成され、（Ｂ−２）第２のトラン
ジスタの他方のソース／ドレイン領域は、第３の領域か
ら構成され、（Ｂ−３）第２のトランジスタのチャネル
形成領域は、第１の領域の表面領域の該他の部分と第３
の領域とで挟まれた第２の領域の表面領域の他の部分か
ら構成され、（Ｂ−４）第２のトランジスタのゲート部
は、第２のトランジスタのチャネル形成領域の上方に絶
縁膜を介して設けられており、（Ｃ−１）接合型トラン
ジスタのゲート領域は、第５の領域、及び、該第５の領
域と対向する第１の領域の部分から構成され、（Ｃ−
２）接合型トランジスタのチャネル領域は、第５の領域
と第１の領域の該部分とで挟まれた第４の領域の一部か
ら構成され、（Ｃ−３）接合型トランジスタの一方のソ
ース／ドレイン領域は、接合型トランジスタのチャネル
領域の一端から延び、且つ、第１のトランジスタの他方
のソース／ドレイン領域を構成する第４の領域の該表面
領域から構成され、（Ｃ−４）接合型トランジスタの他
方のソース／ドレイン領域は、接合型トランジスタのチ
ャネル領域の他端から延びる第４の領域の部分から構成
され、（Ｄ−１）ＭＩＳ形ダイオードの一端は、第５の
領域から構成され、（Ｄ−２）ＭＩＳ形ダイオードの他
端を構成する電極は、ワイドギャップ薄膜を介して、Ｍ
ＩＳ形ダイオードの一端を構成する第５の領域と対向し
て設けられており、（Ｅ）第１のトランジスタのゲート
部及び第２のトランジスタのゲート部は、メモリセル選
択用の第１の配線に接続され、（Ｆ）第３の領域は、書
き込み情報設定線に接続され、（Ｇ）接合型トランジス
タの他方のソース／ドレイン領域を構成する第４の領域
の部分は、第２の配線に接続され、（Ｈ）第５の領域
は、第１の領域に接続され、（Ｉ）ＭＩＳ形ダイオード
の他端を構成する電極は、所定の電位を有する第３の配
線に接続されていることを特徴とする。尚、第２の領域
を第５の配線に接続し、第２の配線をビット線とし、第
５の配線に第２の所定の電位を加える構成、あるいは、
第５の配線をビット線とし、第２の配線に第２の所定の
電位を加える構成とすることが好ましい。
【００８０】本発明の第１６の態様に係る半導体メモリ
セルにおいては、第２の領域と第３の領域との間でダイ
オードが形成され、第２の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第２の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第２の領域とによって多数キャリア・
ダイオードが構成され、第２の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００８１】上記の第２の目的を達成するための本発明
の第１７の態様に係る半導体メモリセルにおいては、第
５の領域が省略されている点、及び、第１のトランジス
タと第２のトランジスタとでゲート部が共有されている
点が、本発明の第１５の態様に係る半導体メモリセルと
相違する。即ち、本発明の第１７の態様に係る半導体メ
モリセルは、（１）ソース／ドレイン領域、該ソース／
ドレイン領域に接触し、且つ、該ソース／ドレイン領域
を離間する半導体性のチャネル形成領域、及び、該チャ
ネル形成領域と容量結合したゲート部を有する第１導電
形の読み出し用の第１のトランジスタ、（２）ソース／
ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の接合型トランジ
スタ、並びに、（４）情報保持用のＭＩＳ形ダイオー
ド、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、（ｄ）第２の領域の表面領域に設けられた、第１導
電形を有する半導体性の第４の領域、（ｅ）第４の領域
の表面領域に設けられ、且つ、整流接合を形成して接す
る第５の領域、並びに、（ｆ）第１の領域と第４の領
域、及び、第２の領域と第３の領域を橋渡すごとく絶縁
膜を介して設けられ、第１のトランジスタと第２のトラ
ンジスタとで共有されたゲート部、を有する。
【００８２】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第２の領域の部分
から構成され、（Ｃ−２）接合型トランジスタのチャネ
ル領域は、第５の領域と第２の領域の該部分とで挟まれ
た第４の領域の一部から構成され、（Ｃ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの他方のソース／ドレイン領域を構成す
る第４の領域の該表面領域から構成され、（Ｃ−４）接
合型トランジスタの他方のソース／ドレイン領域は、接
合型トランジスタのチャネル領域の他端から延びる第４
の領域の部分から構成され、（Ｄ−１）ＭＩＳ形ダイオ
ードの一端は、第２の領域の一部分から構成され、（Ｄ
−２）ＭＩＳ形ダイオードの他端を構成する電極は、ワ
イドギャップ薄膜を介して、ＭＩＳ形ダイオードの一端
を構成する第２の領域の該一部分と対向して設けられて
おり、（Ｅ）ゲート部は、メモリセル選択用の第１の配
線に接続され、（Ｆ）第３の領域は、書き込み情報設定
線に接続され、（Ｇ）接合型トランジスタの他方のソー
ス／ドレイン領域を構成する第４の領域の部分は、第２
の配線に接続され、（Ｈ）ＭＩＳ形ダイオードの他端を
構成する電極は、所定の電位を有する第３の配線に接続
され、（Ｉ）第５の領域は、第４の配線に接続されてい
ることを特徴とする。尚、第１の領域を第５の配線に接
続し、第２の配線をビット線とし、第５の配線に第２の
所定の電位を加える構成、あるいは、第５の配線をビッ
ト線とし、第２の配線に第２の所定の電位を加える構成
とすることが好ましい。
【００８３】本発明の第１７の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００８４】更には、第５の領域は、第４の配線に接続
される代わりに、書き込み情報設定線に接続されている
構成、若しくは、第５の領域は、第４の配線に接続され
る代わりに、第２の領域に接続されている構成とするこ
とができる。これらの場合、第１の領域と第３の領域と
の間でダイオードが形成され、第１の領域は、第３の領
域を介して書き込み情報設定線に接続されている構成と
することができる。尚、このダイオードからの注入キャ
リアが半導体メモリセルをラッチアップさせる可能性が
存在する場合には、第１の領域の表面領域に設けられ、
整流接合を形成して接するダイオード構成領域を更に有
し、該ダイオード構成領域と第１の領域とによって多数
キャリア・ダイオードが構成され、第１の領域は、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることが好ましい。
【００８５】上記の第２の目的を達成するための本発明
の第１８の態様に係る半導体メモリセルにおいては、Ｍ
ＩＳ形ダイオードの一端が第５の領域から構成されてい
る点が、本発明の第１７の態様に係る半導体メモリセル
と相違する。即ち、本発明の第１８の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート部を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の接合型トランジ
スタ、並びに、（４）情報保持用のＭＩＳ形ダイオー
ド、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、（ｄ）第２の領域の表面領域に設けられた、第１導
電形を有する半導体性の第４の領域、（ｅ）第４の領域
の表面領域に設けられた、第２導電形を有する半導体性
の第５の領域、並びに、（ｆ）第１の領域と第４の領
域、及び、第２の領域と第３の領域を橋渡すごとく絶縁
膜を介して設けられ、第１のトランジスタと第２のトラ
ンジスタとで共有されたゲート部、を有する。
【００８６】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第２の領域の部分
から構成され、（Ｃ−２）接合型トランジスタのチャネ
ル領域は、第５の領域と第２の領域の該部分とで挟まれ
た第４の領域の一部から構成され、（Ｃ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの他方のソース／ドレイン領域を構成す
る第４の領域の該表面領域から構成され、（Ｃ−４）接
合型トランジスタの他方のソース／ドレイン領域は、接
合型トランジスタのチャネル領域の他端から延びる第４
の領域の部分から構成され、（Ｄ−１）ＭＩＳ形ダイオ
ードの一端は、第５の領域から構成され、（Ｄ−２）Ｍ
ＩＳ形ダイオードの他端を構成する電極は、ワイドギャ
ップ薄膜を介して、ＭＩＳ形ダイオードの一端を構成す
る第５の領域と対向して設けられており、（Ｅ）ゲート
部は、メモリセル選択用の第１の配線に接続され、
（Ｆ）第３の領域は、書き込み情報設定線に接続され、
（Ｇ）接合型トランジスタの他方のソース／ドレイン領
域を構成する第４の領域の部分は、第２の配線に接続さ
れ、（Ｈ）第５の領域は、第２の領域に接続され、
（Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
定の電位を有する第３の配線に接続されていることを特
徴とする。尚、第１の領域を第５の配線に接続し、第２
の配線をビット線とし、第５の配線に第２の所定の電位
を加える構成、あるいは、第５の配線をビット線とし、
第２の配線に第２の所定の電位を加える構成とすること
が好ましい。
【００８７】本発明の第１８の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００８８】上記の第２の目的を達成するための本発明
の第１９の態様に係る半導体メモリセルにおいては、電
流制御用の第３のトランジスタが設けられている点が、
本発明の第１７の態様に係る半導体メモリセルと相違す
る。即ち、本発明の第１９の態様に係る半導体メモリセ
ルは、（１）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域、及び、該チャネル形
成領域と容量結合したゲート部を有する第１導電形の読
み出し用の第１のトランジスタ、（２）ソース／ドレイ
ン領域、該ソース／ドレイン領域に接触し、且つ、該ソ
ース／ドレイン領域を離間する半導体性のチャネル形成
領域、及び、該チャネル形成領域と容量結合したゲート
部を有する第２導電形のスイッチ用の第２のトランジス
タ、（３）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域、及び、該チャネル形成
領域と容量結合したゲート部を有する第２導電形の電流
制御用の第３のトランジスタ、（４）ソース／ドレイン
領域、チャネル領域及びゲート領域を有する電流制御用
の接合型トランジスタ、並びに、（５）情報保持用のＭ
ＩＳ形ダイオード、から成り、（ａ）第１導電形を有す
る半導体性の第１の領域、（ｂ）第１の領域と接し、第
２導電形を有する半導体性の第２の領域、（ｃ）第１の
領域の表面領域に設けられ、整流接合を形成して接する
第３の領域、（ｄ）第２の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第４の領域、（ｅ）
第４の領域の表面領域に設けられ、整流接合を形成して
接する第５の領域、並びに、（ｆ）第１の領域と第４の
領域、第２の領域と第３の領域、及び、第２の領域と第
５の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタと第３のトランジ
スタとで共有されたゲート部、を有する。
【００８９】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｄ−１）接合型ト
ランジスタのゲート領域は、第５の領域、及び、該第５
の領域と対向する第２の領域の部分から構成され、（Ｄ
−２）接合型トランジスタのチャネル領域は、第５の領
域と第２の領域の該部分とで挟まれた第４の領域の一部
から構成され、（Ｄ−３）接合型トランジスタの一方の
ソース／ドレイン領域は、接合型トランジスタのチャネ
ル領域の一端から延び、且つ、第１のトランジスタの他
方のソース／ドレイン領域を構成し、そして、第３のト
ランジスタのチャネル形成領域を構成する第４の領域の
該表面領域から構成され、（Ｄ−４）接合型トランジス
タの他方のソース／ドレイン領域は、接合型トランジス
タのチャネル領域の他端から延びる第４の領域の部分か
ら構成され、（Ｅ−１）ＭＩＳ形ダイオードの一端は、
第２の領域の一部分から構成され、（Ｅ−２）ＭＩＳ形
ダイオードの他端を構成する電極は、ワイドギャップ薄
膜を介して、ＭＩＳ形ダイオードの一端を構成する第２
の領域の該一部分と対向して設けられており、（Ｆ）ゲ
ート部は、メモリセル選択用の第１の配線に接続され、
（Ｇ）第３の領域は、書き込み情報設定線に接続され、
（Ｈ）接合型トランジスタの他方のソース／ドレイン領
域を構成する第４の領域の部分は、第２の配線に接続さ
れ、（Ｉ）ＭＩＳ形ダイオードの他端を構成する電極
は、所定の電位を有する第３の配線に接続されているこ
とを特徴とする。尚、第１の領域を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
【００９０】本発明の第１９の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００９１】上記の第２の目的を達成するための本発明
の第２０の態様に係る半導体メモリセルにおいては、Ｍ
ＩＳ形ダイオードの一端が第５の領域から構成されてい
る点が、本発明の第１９の態様に係る半導体メモリセル
と相違する。即ち、本発明の第２０の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート部を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、該ソース／
ドレイン領域に接触し、且つ、該ソース／ドレイン領域
を離間する半導体性のチャネル形成領域、及び、該チャ
ネル形成領域と容量結合したゲート部を有する第２導電
形の電流制御用の第３のトランジスタ、（４）ソース／
ドレイン領域、チャネル領域及びゲート領域を有する電
流制御用の接合型トランジスタ、並びに、（５）情報保
持用のＭＩＳ形ダイオード、から成り、（ａ）第１導電
形を有する半導体性の第１の領域、（ｂ）第１の領域と
接し、第２導電形を有する半導体性の第２の領域、
（ｃ）第１の領域の表面領域に設けられ、整流接合を形
成して接する第３の領域、（ｄ）第２の領域の表面領域
に設けられた、第１導電形を有する半導体性の第４の領
域、（ｅ）第４の領域の表面領域に設けられた、第２導
電形を有する半導体性の第５の領域、（ｆ）第１の領域
と第４の領域、第２の領域と第３の領域、及び、第２の
領域と第５の領域を橋渡すごとく絶縁膜を介して設けら
れ、第１のトランジスタと第２のトランジスタと第３の
トランジスタとで共有されたゲート部、を有する。
【００９２】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｄ−１）接合型ト
ランジスタのゲート領域は、第５の領域、及び、該第５
の領域と対向する第２の領域の部分から構成され、（Ｄ
−２）接合型トランジスタのチャネル領域は、第５の領
域と第２の領域の該部分とで挟まれた第４の領域の一部
から構成され、（Ｄ−３）接合型トランジスタの一方の
ソース／ドレイン領域は、接合型トランジスタのチャネ
ル領域の一端から延び、且つ、第１のトランジスタの他
方のソース／ドレイン領域を構成し、そして、第３のト
ランジスタのチャネル形成領域を構成する第４の領域の
該表面領域から構成され、（Ｄ−４）接合型トランジス
タの他方のソース／ドレイン領域は、接合型トランジス
タのチャネル領域の他端から延びる第４の領域の部分か
ら構成され、（Ｅ−１）ＭＩＳ形ダイオードの一端は、
第５の領域から構成され、（Ｅ−２）ＭＩＳ形ダイオー
ドの他端を構成する電極は、ワイドギャップ薄膜を介し
て、ＭＩＳ形ダイオードの一端を構成する第５の領域と
対向して設けられており、（Ｆ）ゲート部は、メモリセ
ル選択用の第１の配線に接続され、（Ｇ）第３の領域
は、書き込み情報設定線に接続され、（Ｈ）接合型トラ
ンジスタの他方のソース／ドレイン領域を構成する第４
の領域の部分は、第２の配線に接続され、（Ｉ）ＭＩＳ
形ダイオードの他端を構成する電極は、所定の電位を有
する第３の配線に接続されていることを特徴とする。
尚、第１の領域を第４の配線に接続し、第２の配線をビ
ット線とし、第４の配線に第２の所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。
【００９３】本発明の第２０の態様に係る半導体メモリ
セルにおいては、第３のトランジスタのチャネル形成領
域を構成する第４の領域の該表面領域に、第２導電形の
高濃度不純物含有層が設けられていることが好ましい。
【００９４】本発明の第２０の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００９５】上記の第２の目的を達成するための本発明
の第２１の態様に係る半導体メモリセルにおいては、第
２の接合型トランジスタが設けられている点が、本発明
の第１４の態様に係る半導体メモリセルと相違する。即
ち、本発明の第２１の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート部を有する第１導電形の読み出し
用の第１のトランジスタ、（２）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート部
を有する第２導電形のスイッチ用の第２のトランジス
タ、（３）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の第１の接合型トランジス
タ、（４）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の第２の接合型トランジス
タ、並びに、（５）情報保持用のＭＩＳ形ダイオード、
から成り、（ａ）第１導電形を有する半導体性の第１の
領域、（ｂ）第１の領域と接し、第２導電形を有する半
導体性の第２の領域、（ｃ）第１の領域の表面領域に設
けられ、整流接合を形成して接する第３の領域、（ｄ）
第２の領域の表面領域に設けられた、第１導電形を有す
る半導体性の第４の領域、（ｅ）第４の領域の表面領域
に設けられ、整流接合を形成して接する第５の領域、並
びに、（ｆ）第１の領域と第４の領域、及び、第２の領
域と第３の領域を橋渡すごとく絶縁膜を介して設けら
れ、第１のトランジスタと第２のトランジスタとで共有
されたゲート部、を有する。
【００９６】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第１の接合型トランジスタ
のゲート領域は、第３の領域、及び、該第３の領域と対
向する第２の領域の部分から構成され、（Ｃ−２）第１
の接合型トランジスタのチャネル領域は、第２の領域と
第３の領域の該部分とで挟まれた第１の領域の一部から
構成され、（Ｃ−３）第１の接合型トランジスタの一方
のソース／ドレイン領域は、第１の接合型トランジスタ
のチャネル領域の一端から延び、且つ、第１のトランジ
スタの一方のソース／ドレイン領域を構成する第１の領
域の該表面領域から構成され、（Ｃ−４）第１の接合型
トランジスタの他方のソース／ドレイン領域は、第１の
接合型トランジスタのチャネル領域の他端から延びる第
１の領域の部分から構成され、（Ｄ−１）第２の接合型
トランジスタのゲート領域は、第５の領域、及び、該第
５の領域と対向する第２の領域の部分から構成され、
（Ｄ−２）第２の接合型トランジスタのチャネル領域
は、第５の領域と第２の領域の該部分とで挟まれた第４
の領域の一部から構成され、（Ｄ−３）第２の接合型ト
ランジスタの一方のソース／ドレイン領域は、第２の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの他方のソース／ドレイン領域
を構成する第４の領域の該表面領域から構成され、（Ｄ
−４）第２の接合型トランジスタの他方のソース／ドレ
イン領域は、第２の接合型トランジスタのチャネル領域
の他端から延びる第４の領域の部分から構成され、（Ｅ
−１）ＭＩＳ形ダイオードの一端は、第２の領域の一部
分から構成され、（Ｅ−２）ＭＩＳ形ダイオードの他端
を構成する電極は、ワイドギャップ薄膜を介して、ＭＩ
Ｓ形ダイオードの一端を構成する第２の領域の該一部分
と対向して設けられており、（Ｆ）ゲート部は、メモリ
セル選択用の第１の配線に接続され、（Ｇ）第３の領域
は、書き込み情報設定線に接続され、（Ｈ）第２の接合
型トランジスタの他方のソース／ドレイン領域を構成す
る第４の領域の部分は、第２の配線に接続され、（Ｉ）
ＭＩＳ形ダイオードの他端を構成する電極は、所定の電
位を有する第３の配線に接続され、（Ｊ）第５の領域
は、第４の配線に接続されていることを特徴とする。
尚、第１の領域を第５の配線に接続し、第２の配線をビ
ット線とし、第５の配線に第２の所定の電位を加える構
成、あるいは、第５の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。
【００９７】本発明の第２１の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【００９８】更には、本発明の第２１の態様に係る半導
体メモリセルにおいては、第２の接合型トランジスタの
他方のゲート領域に該当する第５の領域を、第４の配線
に接続する代わりに、第２の接合型トランジスタの一方
のゲート領域に該当する第２の領域に接続する構成とす
ることもできる。あるいは又、第２の接合型トランジス
タの他方のゲート領域に該当する第５の領域を、第４の
配線に接続する代わりに、書き込み情報設定線に接続す
る構成とすることもできる。尚、これらの場合におい
て、第１の領域と第３の領域との間でダイオードが形成
され、第１の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができる。ある
いは又、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることができる。
【００９９】上記の第２の目的を達成するための本発明
の第２２の態様に係る半導体メモリセルにおいては、Ｍ
ＩＳ形ダイオードの一端が第５の領域から構成されてい
る点が、本発明の第２１の態様に係る半導体メモリセル
と相違する。即ち、本発明の第２２の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート部を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の第１の接合型ト
ランジスタ、（４）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の第２の接合型ト
ランジスタ、並びに、（５）情報保持用のＭＩＳ形ダイ
オード、から成り、（ａ）第１導電形を有する半導体性
の第１の領域、（ｂ）第１の領域と接し、第２導電形を
有する半導体性の第２の領域、（ｃ）第１の領域の表面
領域に設けられ、整流接合を形成して接する第３の領
域、（ｄ）第２の領域の表面領域に設けられた、第１導
電形を有する半導体性の第４の領域、（ｅ）第４の領域
の表面領域に設けられた、第２導電形を有する半導体性
の第５の領域、並びに、（ｆ）第１の領域と第４の領
域、及び、第２の領域と第３の領域を橋渡すごとく絶縁
膜を介して設けられ、第１のトランジスタと第２のトラ
ンジスタとで共有されたゲート部、を有する。
【０１００】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第１の接合型トランジスタ
のゲート領域は、第３の領域、及び、該第３の領域と対
向する第２の領域の部分から構成され、（Ｃ−２）第１
の接合型トランジスタのチャネル領域は、第２の領域と
第３の領域の該部分とで挟まれた第１の領域の一部から
構成され、（Ｃ−３）第１の接合型トランジスタの一方
のソース／ドレイン領域は、第１の接合型トランジスタ
のチャネル領域の一端から延び、且つ、第１のトランジ
スタの一方のソース／ドレイン領域を構成する第１の領
域の該表面領域から構成され、（Ｃ−４）第１の接合型
トランジスタの他方のソース／ドレイン領域は、第１の
接合型トランジスタのチャネル領域の他端から延びる第
１の領域の部分から構成され、（Ｄ−１）第２の接合型
トランジスタのゲート領域は、第５の領域、及び、該第
５の領域と対向する第２の領域の部分から構成され、
（Ｄ−２）第２の接合型トランジスタのチャネル領域
は、第５の領域と第２の領域の該部分とで挟まれた第４
の領域の一部から構成され、（Ｄ−３）第２の接合型ト
ランジスタの一方のソース／ドレイン領域は、第２の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの他方のソース／ドレイン領域
を構成する第４の領域の該表面領域から構成され、（Ｄ
−４）第２の接合型トランジスタの他方のソース／ドレ
イン領域は、第２の接合型トランジスタのチャネル領域
の他端から延びる第４の領域の部分から構成され、（Ｅ
−１）ＭＩＳ形ダイオードの一端は、第５の領域から構
成され、（Ｅ−２）ＭＩＳ形ダイオードの他端を構成す
る電極は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイ
オードの一端を構成する第５の領域と対向して設けられ
ており、（Ｆ）ゲート部は、メモリセル選択用の第１の
配線に接続され、（Ｇ）第３の領域は、書き込み情報設
定線に接続され、（Ｈ）第２の接合型トランジスタの他
方のソース／ドレイン領域を構成する第４の領域の部分
は、第２の配線に接続され、（Ｉ）第５の領域は、第２
の領域に接続され、（Ｊ）ＭＩＳ形ダイオードの他端を
構成する電極は、所定の電位を有する第３の配線に接続
されていることを特徴とする。尚、第１の領域を第５の
配線に接続し、第２の配線をビット線とし、第５の配線
に第２の所定の電位を加える構成、あるいは、第５の配
線をビット線とし、第２の配線に第２の所定の電位を加
える構成とすることが好ましい。
【０１０１】本発明の第２２の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【０１０２】上記の第２の目的を達成するための本発明
の第２３の態様に係る半導体メモリセルにおいては、第
３のトランジスタが設けられている点が、本発明の第２
１の態様に係る半導体メモリセルと相違する。即ち、本
発明の第２３の態様に係る半導体メモリセルは、（１）
ソース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域、及び、該チャネル形成領域と容量
結合したゲート部を有する第１導電形の読み出し用の第
１のトランジスタ、（２）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域、及び、
該チャネル形成領域と容量結合したゲート部を有する第
２導電形のスイッチ用の第２のトランジスタ、（３）ソ
ース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域、及び、該チャネル形成領域と容量
結合したゲート部を有する第２導電形の電流制御用の第
３のトランジスタ、（４）ソース／ドレイン領域、チャ
ネル領域及びゲート領域を有する電流制御用の第１の接
合型トランジスタ、並びに、（５）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第２の接合型トランジスタ、並びに、（６）情報保持用
のＭＩＳ形ダイオード、から成り、（ａ）第１導電形を
有する半導体性の第１の領域、（ｂ）第１の領域と接
し、第２導電形を有する半導体性の第２の領域、（ｃ）
第１の領域の表面領域に設けられ、整流接合を形成して
接する第３の領域、（ｄ）第２の領域の表面領域に設け
られた、第１導電形を有する半導体性の第４の領域、
（ｅ）第４の領域の表面領域に設けられ、整流接合を形
成して接する第５の領域、並びに、（ｆ）第１の領域と
第４の領域、第２の領域と第３の領域、及び、第２の領
域と第５の領域を橋渡すごとく絶縁膜を介して設けら
れ、第１のトランジスタと第２のトランジスタと第３の
トランジスタとで共有されたゲート部、を有する。
【０１０３】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｄ−１）第１の接
合型トランジスタのゲート領域は、第３の領域、及び、
該第３の領域と対向する第２の領域の部分から構成さ
れ、（Ｄ−２）第１の接合型トランジスタのチャネル領
域は、第２の領域と第３の領域の該部分とで挟まれた第
１の領域の一部から構成され、（Ｄ−３）第１の接合型
トランジスタの一方のソース／ドレイン領域は、第１の
接合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの一方のソース／ドレイン領域
を構成する第１の領域の該表面領域から構成され、（Ｄ
−４）第１の接合型トランジスタの他方のソース／ドレ
イン領域は、第１の接合型トランジスタのチャネル領域
の他端から延びる第１の領域の部分から構成され、（Ｅ
−１）第２の接合型トランジスタのゲート領域は、第５
の領域、及び、該第５の領域と対向する第２の領域の部
分から構成され、（Ｅ−２）第２の接合型トランジスタ
のチャネル領域は、第５の領域と第２の領域の該部分と
で挟まれた第４の領域の一部から構成され、（Ｅ−３）
第２の接合型トランジスタの一方のソース／ドレイン領
域は、第２の接合型トランジスタのチャネル領域の一端
から延び、且つ、第１のトランジスタの他方のソース／
ドレイン領域を構成し、そして、第３のトランジスタの
チャネル形成領域を構成する第４の領域の該表面領域か
ら構成され、（Ｅ−４）第２の接合型トランジスタの他
方のソース／ドレイン領域は、第２の接合型トランジス
タのチャネル領域の他端から延びる第４の領域の部分か
ら構成され、（Ｆ−１）ＭＩＳ形ダイオードの一端は、
第２の領域の一部分から構成され、（Ｆ−２）ＭＩＳ形
ダイオードの他端を構成する電極は、ワイドギャップ薄
膜を介して、ＭＩＳ形ダイオードの一端を構成する第２
の領域の該一部分と対向して設けられており、（Ｇ）ゲ
ート部は、メモリセル選択用の第１の配線に接続され、
（Ｈ）第３の領域は、書き込み情報設定線に接続され、
（Ｉ）第２の接合型トランジスタの他方のソース／ドレ
イン領域を構成する第４の領域の部分は、第２の配線に
接続され、（Ｊ）ＭＩＳ形ダイオードの他端を構成する
電極は、所定の電位を有する第３の配線に接続されてい
ることを特徴とする。尚、第１の領域を第４の配線に接
続し、第２の配線をビット線とし、第４の配線に第２の
所定の電位を加える構成、あるいは、第４の配線をビッ
ト線とし、第２の配線に第２の所定の電位を加える構成
とすることが好ましい。
【０１０４】本発明の第２３の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【０１０５】上記の第２の目的を達成するための本発明
の第２４の態様に係る半導体メモリセルにおいては、Ｍ
ＩＳ形ダイオードの一端が第５の領域から構成されてい
る点が、本発明の第２３の態様に係る半導体メモリセル
と相違する。即ち、本発明の第２４の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート部を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート部を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、該ソース／
ドレイン領域に接触し、且つ、該ソース／ドレイン領域
を離間する半導体性のチャネル形成領域、及び、該チャ
ネル形成領域と容量結合したゲート部を有する第２導電
形の電流制御用の第３のトランジスタ、（４）ソース／
ドレイン領域、チャネル領域及びゲート領域を有する電
流制御用の第１の接合型トランジスタ、並びに、（５）
ソース／ドレイン領域、チャネル領域及びゲート領域を
有する電流制御用の第２の接合型トランジスタ、並び
に、（６）情報保持用のＭＩＳ形ダイオード、から成
り、（ａ）第１導電形を有する半導体性の第１の領域、
（ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、（ｃ）第１の領域の表面領域に設けら
れ、整流接合を形成して接する第３の領域、（ｄ）第２
の領域の表面領域に設けられた、第１導電形を有する半
導体性の第４の領域、（ｅ）第４の領域の表面領域に設
けられた、第２導電形を有する半導体性の第５の領域、
並びに、（ｆ）第１の領域と第４の領域、第２の領域と
第３の領域、及び、第２の領域と第５の領域を橋渡すご
とく絶縁膜を介して設けられ、第１のトランジスタと第
２のトランジスタと第３のトランジスタとで共有された
ゲート部、を有する。
【０１０６】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｄ−１）第１の接
合型トランジスタのゲート領域は、第３の領域、及び、
該第３の領域と対向する第２の領域の部分から構成さ
れ、（Ｄ−２）第１の接合型トランジスタのチャネル領
域は、第２の領域と第３の領域の該部分とで挟まれた第
１の領域の一部から構成され、（Ｄ−３）第１の接合型
トランジスタの一方のソース／ドレイン領域は、第１の
接合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの一方のソース／ドレイン領域
を構成する第１の領域の該表面領域から構成され、（Ｄ
−４）第１の接合型トランジスタの他方のソース／ドレ
イン領域は、第１の接合型トランジスタのチャネル領域
の他端から延びる第１の領域の部分から構成され、（Ｅ
−１）第２の接合型トランジスタのゲート領域は、第５
の領域、及び、該第５の領域と対向する第２の領域の部
分から構成され、（Ｅ−２）第２の接合型トランジスタ
のチャネル領域は、第５の領域と第２の領域の該部分と
で挟まれた第４の領域の一部から構成され、（Ｅ−３）
第２の接合型トランジスタの一方のソース／ドレイン領
域は、第２の接合型トランジスタのチャネル領域の一端
から延び、且つ、第１のトランジスタの他方のソース／
ドレイン領域を構成し、そして、第３のトランジスタの
チャネル形成領域を構成する第４の領域の該表面領域か
ら構成され、（Ｅ−４）第２の接合型トランジスタの他
方のソース／ドレイン領域は、第２の接合型トランジス
タのチャネル領域の他端から延びる第４の領域の部分か
ら構成され、（Ｆ−１）ＭＩＳ形ダイオードの一端は、
第５の領域から構成され、（Ｆ−２）ＭＩＳ形ダイオー
ドの他端を構成する電極は、ワイドギャップ薄膜を介し
て、ＭＩＳ形ダイオードの一端を構成する第５の領域と
対向して設けられており、（Ｇ）ゲート部は、メモリセ
ル選択用の第１の配線に接続され、（Ｈ）第３の領域
は、書き込み情報設定線に接続され、（Ｉ）第２の接合
型トランジスタの他方のソース／ドレイン領域を構成す
る第４の領域の部分は、第２の配線に接続され、（Ｊ）
第５の領域は、第２の領域に接続され、（Ｋ）ＭＩＳ形
ダイオードの他端を構成する電極は、所定の電位を有す
る第３の配線に接続されていることを特徴とする。尚、
第１の領域を第４の配線に接続し、第２の配線をビット
線とし、第４の配線に第２の所定の電位を加える構成、
あるいは、第４の配線をビット線とし、第２の配線に第
２の所定の電位を加える構成とすることが好ましい。
【０１０７】本発明の第２４の態様に係る半導体メモリ
セルにおいては、第３のトランジスタのチャネル形成領
域を構成する第４の領域の該表面領域に、第２導電形の
高濃度不純物含有層が設けられていることが好ましい。
【０１０８】本発明の第２４の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【０１０９】本発明の第１２の態様〜第２４の態様、後
述する本発明の第２５の態様〜第２９の態様に係る半導
体メモリセルにおいて、ＭＩＳ形ダイオードの他端を構
成する電極は、ワイドギャップ薄膜の特性劣化を防止す
るために、高抵抗素子を介して、所定の電位を有する前
記配線に相当する第３の配線に接続されていることが好
ましい。尚、ＭＩＳ形ダイオードの他端を構成する電極
と高抵抗素子とは一体に形成され、且つ、シリコン薄膜
（例えばポリシリコン薄膜）から成ることが、配線構造
の簡素化の観点から望ましい。更には、シリコン薄膜に
は、第１導電形の不純物が含有されていることが好まし
い。
【０１１０】あるいは又、本発明の第１２の態様〜第２
４の態様、後述する本発明の第２５の態様〜第２９の態
様に係る半導体メモリセルにおいては、ワイドギャップ
薄膜は、ＭＩＳ形ダイオードの一端を構成する領域の電
位とＭＩＳ形ダイオードの他端の電位との電位差に依存
してＭＩＳ形ダイオードにキャリアのトンネル遷移が生
じる材料から構成されていることが好ましい。そして、
この場合、半導体メモリセルには第１の情報又は第２の
情報の２値情報が記憶され、半導体メモリセルに記憶す
べき第１の情報は第１のトランジスタのチャネル形成領
域の第１の電位に対応し、半導体メモリセルに記憶すべ
き第２の情報は第１のトランジスタのチャネル形成領域
の第２の電位に対応し、第１のトランジスタのチャネ
ル形成領域の電位が第１の電位である場合には、ＭＩＳ
形ダイオードの他端から一端へキャリアのトンネル遷移
が生じる結果、キャリア増倍が生じ、ＭＩＳ形ダイオー
ドの一端の導電形に依存してＭＩＳ形ダイオードの一端
を構成する領域（若しくは領域の一部分）には正孔若し
くは電子が蓄積され、第１のトランジスタのチャネル形
成領域の電位が略第１の電位に保持され、第１のトラ
ンジスタのチャネル形成領域の電位が第２の電位である
場合には、ＭＩＳ形ダイオードの一端から他端へ前記キ
ャリアと逆極性のキャリアが遷移する結果、第１のトラ
ンジスタのチャネル形成領域の電位が第２の電位に保持
される構成とすることが望ましい。
【０１１１】本発明の第１２の態様〜第２４の態様に係
る半導体メモリセルにおいては、第１のトランジスタの
チャネル形成領域を構成する領域の下に、第１導電形の
第１の高濃度不純物含有層が設けられていることが、第
１のトランジスタのチャネル形成領域に蓄積される電位
あるいは電荷の増加を図ることができる面から好まし
い。また、本発明の第１２の態様〜第２４の態様に係る
半導体メモリセルにおいては、各領域の配置にも依存す
るが、第１のトランジスタの一方のソース／ドレイン領
域を構成する領域の下に、第１のトランジスタの一方の
ソース／ドレイン領域と接続された配線として機能する
第１導電形の第２の高濃度不純物含有層を設ければ、配
線構造の簡素化を図ることができる。
【０１１２】尚、本発明の第１２の態様〜第２４の態様
に係る半導体メモリセルにおいては、半導体性又は導電
性の領域は、シリサイドや金属、金属化合物から構成さ
れていてもよいが、半導体から構成されていることが好
ましい。更には、多数キャリア・ダイオードを構成する
ダイオード構成領域を設ける場合には、このダイオード
構成領域は、半導体から構成されていてもよく、あるい
は又、シリサイドや金属、金属化合物から構成されてい
てもよい。更には、後者の場合、ダイオード構成領域が
その表面領域に形成される領域を半導体から構成するこ
とが好ましい。第３の領域が書き込み情報設定線に接続
された構造には、第３の領域が書き込み情報設定線の一
部分と共通である構造（言い換えれば、第３の領域と書
き込み情報設定線の一部分とが共通に形成された構造）
も含まれる。また、第４の領域が第２の配線に接続され
た構造には、第４の領域が第２の配線の一部分と共通で
ある構造（言い換えれば、第４の領域と第２の配線の一
部分とが共通に形成された構造）も含まれる。
【０１１３】上記の第２の目的を達成するための本発明
の第２５の態様に係る半導体メモリセルは、図１７９の
（Ａ）に原理図を示すように、第１及び第２の対向する
２つの主面を有する半導体層を備え、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート部を有する第１導電形の読み出し用の第１のトラン
ジスタ、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート部を有する第２導電形の
スイッチ用の第２のトランジスタ、（３）ソース／ドレ
イン領域、チャネル領域及びゲート領域を有する電流制
御用の接合型トランジスタ、並びに、（４）情報保持用
のＭＩＳ形ダイオード、から成り、（ａ）第１の主面か
ら第２の主面に亙って該半導体層に設けられた、第１導
電形を有する半導体性の第１の領域、（ｂ）第１の主面
から第２の主面に亙って該半導体層に設けられ、第１の
領域と接する第２導電形を有する半導体性の第２の領
域、（ｃ）第１の領域の第２の主面を含む表面領域に第
２の領域とは離間して設けられ、且つ、第１の領域と整
流接合を形成して接する半導体性又は導電性の第３の領
域、（ｄ）第２の領域の第１の主面を含む表面領域に第
１の領域とは離間して設けられ、且つ、第２の領域と整
流接合を形成して接する半導体性又は導電性の第４の導
領域、（ｅ）第１の領域の第１の主面を含む表面領域に
第２の領域とは離間して設けられ、且つ、第１の領域と
整流接合を形成して接する半導体性又は導電性の第５の
領域、（ｆ）第１の主面に形成された第１の絶縁膜上
に、第１の領域と第４の領域を橋渡すごとく設けられた
第１のトランジスタのゲート部、並びに、（ｇ）第２の
主面に形成された第２の絶縁膜上に、第２の領域と第３
の領域を橋渡すごとく設けられた第２のトランジスタの
ゲート部、を有する半導体メモリセルであって、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第１の領域の第１の主面を含む表面領域から構成さ
れ、（Ａ−２）第１のトランジスタの他方のソース／ド
レイン領域は、第４の領域から構成され、（Ａ−３）第
１のトランジスタのチャネル形成領域は、第１の領域の
第１の主面を含む該表面領域と第４の領域とで挟まれ
た、第２の領域の第１の主面を含む表面領域から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第２の領域の第２の主面を含む表面領域
から構成され、（Ｂ−２）第２のトランジスタの他方の
ソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第３の領域と第２の領域の第２の主面を含む該表面領域
とで挟まれた、第１の領域の第２の主面を含む表面領域
から構成され、（Ｃ−１）接合型トランジスタのゲート
領域は、第５の領域、及び、該第５の領域と対向する第
３の領域から構成され、（Ｃ−２）接合型トランジスタ
のチャネル領域は、第５の領域と第３の領域とで挟まれ
た第１の領域の部分から構成され、（Ｃ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの一方のソース／ドレイン領域及び第２
のトランジスタのチャネル形成領域を構成する第１の領
域の部分から構成され、（Ｃ−４）接合型トランジスタ
の他方のソース／ドレイン領域は、接合型トランジスタ
のチャネル領域の他端から延びる第１の領域の部分から
構成され、（Ｄ−１）ＭＩＳ形ダイオードの一端は、第
２の領域の一部分から構成され、（Ｄ−２）ＭＩＳ形ダ
イオードの他端を構成する電極は、ワイドギャップ薄膜
を介して、ＭＩＳ形ダイオードの一端を構成する第２の
領域の該一部分と対向して設けられており、（Ｅ）第１
のトランジスタのゲート部及び第２のトランジスタのゲ
ート部は、メモリセル選択用の第１の配線に接続され、
（Ｆ）第３の領域は書き込み情報設定線に接続され、
（Ｇ）第４の領域は、第２の配線に接続され、（Ｈ）Ｍ
ＩＳ形ダイオードの他端を構成する電極は、所定の電位
を有する第３の配線に接続され、（Ｉ）第５の領域は、
第４の配線に接続され、（Ｊ）接合型トランジスタの他
方のソース／ドレイン領域を構成する第１の領域の部分
は、第５の配線に接続されていることを特徴とする。
【０１１４】尚、第２の配線をビット線とし、第５の配
線に第２の所定の電位を加える構成、あるいは、第５の
配線をビット線とし、第２の配線に第２の所定の電位を
加える構成とすることが好ましい。
【０１１５】あるいは又、図１７９の（Ｂ）に原理図を
示すように、第５の領域を、第４の配線に接続する代わ
りに、書き込み情報設定線若しくは第３の領域に接続す
る構造とすることもできる。これによって、半導体メモ
リセルの配線構造の簡素化を図ることができる。この場
合、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線をビット線と兼用させ、第２の配線に第
２の所定の電位を加える構成とすることが好ましい。
【０１１６】尚、本発明の第２５の態様に係る半導体メ
モリセルにおいては、第３の領域が書き込み情報設定線
に接続された構造には、第３の領域が書き込み情報設定
線の一部分と共通である構造も含まれる。第４の領域が
第２の配線に接続された構造には、第４の領域が第２の
配線の一部分と共通である構造も含まれる。更には、第
５の領域が第５の配線に接続された構造には、第５の領
域が第５の配線の一部分と共通である構造も含まれる。
あるいは又、第５の領域が書き込み情報設定線に接続さ
れた構造には、第５の領域が書き込み情報設定線の一部
分と共通である構造も含まれる。
【０１１７】上記の目的を達成するための本発明の第２
６の態様に係る半導体メモリセルは、図１０８に原理図
を示すように、第１及び第２の対向する２つの主面を有
する半導体層を備え、（１）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域、及
び、該チャネル形成領域と容量結合したゲート部を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート部を有する第２導電形のスイッチ
用の第２のトランジスタ、（３）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
接合型トランジスタ、並びに、（４）情報保持用のＭＩ
Ｓ形ダイオード、から成り、（ａ）第１の主面から第２
の主面に亙って該半導体層に設けられた、第１導電形を
有する半導体性の第１の領域、（ｂ）第１の主面から第
２の主面に亙って該半導体層に設けられ、第１の領域と
接する第２導電形を有する半導体性の第２の領域、
（ｃ）第１の領域の第２の主面を含む表面領域に第２の
領域とは離間して設けられ、且つ、第１の領域と整流接
合を形成して接する半導体性又は導電性の第３の領域、
（ｄ）第２の領域の第１の主面を含む表面領域に第１の
領域とは離間して設けられ、且つ、第２の領域と整流接
合を形成して接する半導体性又は導電性の第４の領域、
（ｅ）第４の領域の表面領域に設けられ、且つ、第４の
領域と整流接合を形成して接する半導体性又は導電性の
第５の領域、（ｆ）第１の主面に形成された第１の絶縁
膜上に、第１の領域と第４の領域を橋渡すごとく設けら
れた第１のトランジスタのゲート部、並びに、（ｇ）第
２の主面に形成された第２の絶縁膜上に、第２の領域と
第３の領域を橋渡すごとく設けられた第２のトランジス
タのゲート部、を有する半導体メモリセルであって、
（Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の第１の主面を含む表面領域から
構成され、（Ａ−２）第１のトランジスタの他方のソー
ス／ドレイン領域は、第４の領域から構成され、（Ａ−
３）第１のトランジスタのチャネル形成領域は、第１の
領域の第１の主面を含む該表面領域と第４の領域とで挟
まれた、第２の領域の第１の主面を含む表面領域から構
成され、（Ｂ−１）第２のトランジスタの一方のソース
／ドレイン領域は、第２の領域の第２の主面を含む表面
領域から構成され、（Ｂ−２）第２のトランジスタの他
方のソース／ドレイン領域は、第３の領域から構成さ
れ、（Ｂ−３）第２のトランジスタのチャネル形成領域
は、第３の領域と第２の領域の第２の主面を含む該表面
領域とで挟まれた、第１の領域の第２の主面を含む表面
領域から構成され、（Ｃ−１）接合型トランジスタのゲ
ート領域は、第５の領域、及び、該第５の領域と対向す
る第２の領域の部分から構成され、（Ｃ−２）接合型ト
ランジスタのチャネル領域は、第５の領域と第２の領域
の該部分とで挟まれた第４の領域の部分から構成され、
（Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの他方のソース／ド
レイン領域を構成する第４の領域の部分から構成され、
（Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、（Ｄ−１）Ｍ
ＩＳ形ダイオードの一端は、第２の領域の一部分から構
成され、（Ｄ−２）ＭＩＳ形ダイオードの他端を構成す
る電極は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイ
オードの一端を構成する第２の領域の該一部分と対向し
て設けられており、（Ｅ）第１のトランジスタのゲート
部及び第２のトランジスタのゲート部は、メモリセル選
択用の第１の配線に接続され、（Ｆ）接合型トランジス
タの他方のソース／ドレイン領域を構成する第４の領域
の部分は、第２の配線に接続され、（Ｇ）ＭＩＳ形ダイ
オードの他端を構成する電極は、所定の電位を有する第
３の配線に接続され、（Ｈ）第３の領域は書き込み情報
設定線に接続され、（Ｉ）第５の領域は、第４の配線に
接続され、（Ｊ）第１の領域は、第５の配線に接続され
ていることを特徴とする。
【０１１８】尚、第２の配線をビット線とし、第５の配
線に第２の所定の電位を加える構成、あるいは、第５の
配線をビット線とし、第２の配線に第２の所定の電位を
加える構成とすることが好ましい。
【０１１９】あるいは又、図１１２に原理図を示すよう
に、第５の領域を、第４の配線に接続する代わりに、第
２の領域に接続する構造とすることもできる。これによ
って、半導体メモリセルの配線構造の簡素化を図ること
ができる。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線をビット線と兼用さ
せ、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。
【０１２０】尚、本発明の第２６の態様に係る半導体メ
モリセルにおいては、第３の領域が書き込み情報設定線
に接続された構造には、第３の領域が書き込み情報設定
線の一部分と共通である構造も含まれる。また、第５の
領域が第４の配線に接続された構造には、第５の領域が
第４の配線の一部分と共通である構造も含まれる。
【０１２１】上記の目的を達成するための本発明の第２
７の態様に係る半導体メモリセルは、図１９１に原理図
を示すように、本発明の第２６の態様に係る半導体メモ
リセルの構造に対して第６の領域が更に形成され、電流
制御用の第２の接合型トランジスタが付加されている。
【０１２２】即ち、本発明の第２７の態様に係る半導体
メモリセルは、第１及び第２の対向する２つの主面を有
する半導体層を備え、（１）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域、及
び、該チャネル形成領域と容量結合したゲート部を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート部を有する第２導電形のスイッチ
用の第２のトランジスタ、（３）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第１の接合型トランジスタ、（４）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第２の接合型トランジスタ、並びに、（５）情報保持用
のＭＩＳ形ダイオード、から成り、（ａ）第１の主面か
ら第２の主面に亙って該半導体層に設けられた、第１導
電形を有する半導体性の第１の領域、（ｂ）第１の主面
から第２の主面に亙って該半導体層に設けられ、第１の
領域と接する第２導電形を有する半導体性の第２の領
域、（ｃ）第１の領域の第２の主面を含む表面領域に第
２の領域とは離間して設けられ、且つ、第１の領域と整
流接合を形成して接する半導体性又は導電性の第３の領
域、（ｄ）第２の領域の第１の主面を含む表面領域に第
１の領域とは離間して設けられ、且つ、第２の領域と整
流接合を形成して接する半導体性又は導電性の第４の領
域、（ｅ）第１の領域の第１の主面を含む表面領域に第
２の領域とは離間して設けられ、且つ、第１の領域と整
流接合を形成して接する半導体性又は導電性の第５の領
域、（ｆ）第４の領域の表面領域に設けられ、且つ、第
４の領域と整流接合を形成して接する半導体性又は導電
性の第６の領域、（ｇ）第１の主面に形成された第１の
絶縁膜上に、第１の領域と第４の領域を橋渡すごとく設
けられた第１のトランジスタのゲート部、並びに、
（ｈ）第２の主面に形成された第２の絶縁膜上に、第２
の領域と第３の領域を橋渡すごとく設けられた第２のト
ランジスタのゲート部、を有する半導体メモリセルであ
って、（Ａ−１）第１のトランジスタの一方のソース／
ドレイン領域は、第１の領域の第１の主面を含む表面領
域から構成され、（Ａ−２）第１のトランジスタの他方
のソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の第１の主面を含む該表面領域と第４の領域
とで挟まれた、第２の領域の第１の主面を含む表面領域
から構成され、（Ｂ−１）第２のトランジスタの一方の
ソース／ドレイン領域は、第２の領域の第２の主面を含
む表面領域から構成され、（Ｂ−２）第２のトランジス
タの他方のソース／ドレイン領域は、第３の領域から構
成され、（Ｂ−３）第２のトランジスタのチャネル形成
領域は、第３の領域と第２の領域の第２の主面を含む該
表面領域とで挟まれた、第１の領域の第２の主面を含む
表面領域から構成され、（Ｃ−１）第１の接合型トラン
ジスタのゲート領域は、第５の領域、及び、該第５の領
域と対向する第３の領域から構成され、（Ｃ−２）第１
の接合型トランジスタのチャネル領域は、第５の領域と
第３の領域とで挟まれた第１の領域の部分から構成さ
れ、（Ｃ−３）第１の接合型トランジスタの一方のソー
ス／ドレイン領域は、第１の接合型トランジスタのチャ
ネル領域の一端から延び、且つ、第１のトランジスタの
一方のソース／ドレイン領域及び第２のトランジスタの
チャネル形成領域を構成する第１の領域の部分から構成
され、（Ｃ−４）第１の接合型トランジスタの他方のソ
ース／ドレイン領域は、第１の接合型トランジスタのチ
ャネル領域の他端から延びる第１の領域の部分から構成
され、（Ｄ−１）第２の接合型トランジスタのゲート領
域は、第６の領域、及び、該第６の領域と対向する第２
の領域の部分から構成され、（Ｄ−２）第２の接合型ト
ランジスタのチャネル領域は、第６の領域と第２の領域
の部分とで挟まれた第４の領域の部分から構成され、
（Ｄ−３）第２の接合型トランジスタの一方のソース／
ドレイン領域は、第２の接合型トランジスタのチャネル
領域の一端から延び、且つ、第１のトランジスタの他方
のソース／ドレイン領域を構成する第４の領域の部分か
ら構成され、（Ｄ−４）第２の接合型トランジスタの他
方のソース／ドレイン領域は、第２の接合型トランジス
タのチャネル領域の他端から延びる第４の領域の部分か
ら構成され、（Ｅ−１）ＭＩＳ形ダイオードの一端は、
第２の領域の一部分から構成され、（Ｅ−２）ＭＩＳ形
ダイオードの他端を構成する電極は、ワイドギャップ薄
膜を介して、ＭＩＳ形ダイオードの一端を構成する第２
の領域の該一部分と対向して設けられており、（Ｆ）第
１のトランジスタのゲート部及び第２のトランジスタの
ゲート部は、メモリセル選択用の第１の配線に接続さ
れ、（Ｇ）第３の領域は書き込み情報設定線に接続さ
れ、（Ｈ）第２の接合型トランジスタの他方のソース／
ドレイン領域を構成する第４の領域の部分は、第２の配
線に接続され、（Ｉ）ＭＩＳ形ダイオードの他端を構成
する電極は、所定の電位を有する第３の配線に接続さ
れ、（Ｊ）第５の領域及び第６の領域は、第４の配線に
接続され、（Ｋ）第１の接合型トランジスタの他方のソ
ース／ドレイン領域を構成する第１の領域の部分は、第
５の配線に接続されていることを特徴とする。
【０１２３】尚、第２の配線をビット線とし、第５の配
線に第２の所定の電位を加える構成、あるいは、第５の
配線をビット線とし、第２の配線に第２の所定の電位を
加える構成とすることが好ましい。
【０１２４】本発明の第２７の態様に係る半導体メモリ
セルにおいては、第５の領域を、第４の配線に接続する
代わりに、第３の領域（書き込み情報設定線）に接続す
る構造とすることができる。また、第６の領域を、第４
の配線に接続する代わりに、第２の領域に接続する構造
とすることもできる。この場合、第２の配線をビット線
とする構成、あるいは、書き込み情報設定線をビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
【０１２５】尚、本発明の第２７の態様に係る半導体メ
モリセルにおいては、第３の領域が書き込み情報設定線
に接続された構造には、第３の領域が書き込み情報設定
線の一部分と共通である構造も含まれる。また、第５の
領域及び第６の領域が第４の配線に接続された構造に
は、第５の領域及び第６の領域が第４の配線の一部分と
共通である構造も含まれる。更には、第５の領域が書き
込み情報設定線に接続された構造には、第５の領域が書
き込み情報設定線の一部分と共通である構造も含まれ
る。
【０１２６】上記の目的を達成するための本発明の第２
８の態様に係る半導体メモリセルは、図１３８に原理図
を示すように、本発明の第２６の態様に係る半導体メモ
リセルの構造に類似した構造において、第２導電形を有
する電流制御用の第３のトランジスタが付加されてい
る。
【０１２７】即ち、本発明の第２８の態様に係る半導体
メモリセルは、第１及び第２の対向する２つの主面を有
する半導体層を備え、（１）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域、及
び、該チャネル形成領域と容量結合したゲート部を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート部を有する第２導電形のスイッチ
用の第２のトランジスタ、（３）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート部
を有する第２導電形の電流制御用の第３のトランジス
タ、（４）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の接合型トランジスタ、並
びに、（５）情報保持用のＭＩＳ形ダイオード、から成
り、（ａ）第１の主面から第２の主面に亙って該半導体
層に設けられた、第１導電形を有する半導体性の第１の
領域、（ｂ）第１の主面から第２の主面に亙って該半導
体層に設けられ、第１の領域と接する第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の第２の主
面を含む表面領域に第２の領域とは離間して設けられ、
且つ、第１の領域と整流接合を形成して接する半導体性
又は導電性の第３の領域、（ｄ）第２の領域の第１の主
面を含む表面領域に第１の領域とは離間して設けられ、
且つ、第２の領域と整流接合を形成して接する半導体性
又は導電性の第４の領域、（ｅ）第４の領域の表面領域
に設けられ、且つ、第４の領域と整流接合を形成して接
する半導体性又は導電性の第５の領域、（ｆ）第１の主
面に形成された第１の絶縁膜上に、第１の領域と第４の
領域、及び第２の領域と第５の領域を橋渡すごとく設け
られた第１のトランジスタと第３のトランジスタとで共
通のゲート部、並びに、（ｇ）第２の主面に形成された
第２の絶縁膜上に、第２の領域と第３の領域を橋渡すご
とく設けられた第２のトランジスタのゲート部、を有す
る半導体メモリセルであって、（Ａ−１）第１のトラン
ジスタの一方のソース／ドレイン領域は、第１の領域の
第１の主面を含む表面領域から構成され、（Ａ−２）第
１のトランジスタの他方のソース／ドレイン領域は、第
４の領域から構成され、（Ａ−３）第１のトランジスタ
のチャネル形成領域は、第１の領域の第１の主面を含む
該表面領域と第４の領域とで挟まれた、第２の領域の第
１の主面を含む表面領域から構成され、（Ｂ−１）第２
のトランジスタの一方のソース／ドレイン領域は、第２
の領域の第２の主面を含む表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第３の領域と第２の領
域の第２の主面を含む該表面領域とで挟まれた、第１の
領域の第２の主面を含む表面領域から構成され、（Ｃ−
１）第３のトランジスタの一方のソース／ドレイン領域
は、第１のトランジスタのチャネル形成領域から構成さ
れ、（Ｃ−２）第３のトランジスタの他方のソース／ド
レイン領域は、第５の領域から構成され、（Ｃ−３）第
３のトランジスタのチャネル形成領域は、第１のトラン
ジスタの他方のソース／ドレイン領域から構成され、
（Ｄ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第２の領域の部分
から構成され、（Ｄ−２）接合型トランジスタのチャネ
ル領域は、第５の領域と第２の領域の該部分とで挟まれ
た第４の領域の部分から構成され、（Ｄ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの他方のソース／ドレイン領域を構成す
る第４の領域の部分から構成され、（Ｄ−４）接合型ト
ランジスタの他方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の他端から延びる第４の領域
の部分から構成され、（Ｅ−１）ＭＩＳ形ダイオードの
一端は、第２の領域の一部分から構成され、（Ｅ−２）
ＭＩＳ形ダイオードの他端を構成する電極は、ワイドギ
ャップ薄膜を介して、ＭＩＳ形ダイオードの一端を構成
する第２の領域の該一部分と対向して設けられており、
（Ｆ）第１のトランジスタと第３のトランジスタとで共
通のゲート部及び第２のトランジスタのゲート部は、メ
モリセル選択用の第１の配線に接続され、（Ｇ）第３の
領域は書き込み情報設定線に接続され、（Ｈ）接合型ト
ランジスタの他方のソース／ドレイン領域を構成する第
４の領域の部分は、第２の配線に接続され、（Ｉ）ＭＩ
Ｓ形ダイオードの他端を構成する電極は、所定の電位を
有する第３の配線に接続され、（Ｊ）第１の領域は、第
４の配線に接続されていることを特徴とする。
【０１２８】尚、第２の配線をビット線とし、第４の配
線に第２の所定の電位を加える構成、あるいは、第４の
配線をビット線とし、第２の配線に第２の所定の電位を
加える構成とすることが好ましい。
【０１２９】尚、本発明の第２８の態様に係る半導体メ
モリセルにおいては、第３の領域が書き込み情報設定線
に接続された構造には、第３の領域が書き込み情報設定
線の一部分と共通である構造も含まれる。
【０１３０】上記の目的を達成するための本発明の第２
９の態様に係る半導体メモリセルは、図２０２に原理図
を示すように、本発明の第２７の態様に係る半導体メモ
リセルの構造と本発明の第２８の態様に係る半導体メモ
リセルの構造とを組み合わせた構造を有する。即ち、本
発明の第２６の態様に係る半導体メモリセルの構造に、
第６の領域が更に形成され、第１導電形を有する電流制
御用の第２の接合型トランジスタが付加され、更には、
第２導電形を有する電流制御用の第３のトランジスタが
付加されている。
【０１３１】即ち、本発明の第２９の態様に係る半導体
メモリセルは、第１及び第２の対向する２つの主面を有
する半導体層を備え、（１）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域、及
び、該チャネル形成領域と容量結合したゲート部を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート部を有する第２導電形のスイッチ
用の第２のトランジスタ、（３）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート部
を有する第２導電形の電流制御用の第３のトランジス
タ、（４）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の第１の接合型トランジス
タ、（５）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の第２の接合型トランジス
タ、並びに、（６）情報保持用のＭＩＳ形ダイオード、
から成り、（ａ）第１の主面から第２の主面に亙って該
半導体層に設けられた、第１導電形を有する半導体性の
第１の領域、（ｂ）第１の主面から第２の主面に亙って
該半導体層に設けられ、第１の領域と接する第２導電形
を有する半導体性の第２の領域、（ｃ）第１の領域の第
２の主面を含む表面領域に第２の領域とは離間して設け
られ、且つ、第１の領域と整流接合を形成して接する半
導体性又は導電性の第３の領域、（ｄ）第２の領域の第
１の主面を含む表面領域に第１の領域とは離間して設け
られ、且つ、第２の領域と整流接合を形成して接する半
導体性又は導電性の第４の領域、（ｅ）第１の領域の第
１の主面を含む表面領域に第２の領域とは離間して設け
られ、且つ、第１の領域と整流接合を形成して接する半
導体性又は導電性の第５の領域、（ｆ）第４の領域の表
面領域に設けられ、且つ、第４の領域と整流接合を形成
して接する半導体性又は導電性の第６の領域、（ｇ）第
１の主面に形成された第１の絶縁膜上に、第１の領域と
第４の領域、及び第２の領域と第５の領域を橋渡すごと
く設けられた第１のトランジスタと第３のトランジスタ
とで共通のゲート部、並びに、（ｈ）第２の主面に形成
された第２の絶縁膜上に、第２の領域と第３の領域を橋
渡すごとく設けられた第２のトランジスタのゲート部、
を有する半導体メモリセルであって、（Ａ−１）第１の
トランジスタの一方のソース／ドレイン領域は、第１の
領域の第１の主面を含む表面領域から構成され、（Ａ−
２）第１のトランジスタの他方のソース／ドレイン領域
は、第４の領域から構成され、（Ａ−３）第１のトラン
ジスタのチャネル形成領域は、第１の領域の第１の主面
を含む該表面領域と第４の領域とで挟まれた、第２の領
域の第１の主面を含む表面領域から構成され、（Ｂ−
１）第２のトランジスタの一方のソース／ドレイン領域
は、第２の領域の第２の主面を含む表面領域から構成さ
れ、（Ｂ−２）第２のトランジスタの他方のソース／ド
レイン領域は、第３の領域から構成され、（Ｂ−３）第
２のトランジスタのチャネル形成領域は、第３の領域と
第２の領域の第２の主面を含む該表面領域とで挟まれ
た、第１の領域の第２の主面を含む表面領域から構成さ
れ、（Ｃ−１）第３のトランジスタの一方のソース／ド
レイン領域は、第１のトランジスタのチャネル形成領域
から構成され、（Ｃ−２）第３のトランジスタの他方の
ソース／ドレイン領域は、第５の領域から構成され、
（Ｃ−３）第３のトランジスタのチャネル形成領域は、
第１のトランジスタの他方のソース／ドレイン領域から
構成され、（Ｄ−１）第１の接合型トランジスタのゲー
ト領域は、第５の領域、及び、該第５の領域と対向する
第３の領域から構成され、（Ｄ−２）第１の接合型トラ
ンジスタのチャネル領域は、第５の領域と第３の領域と
で挟まれた第１の領域の部分から構成され、（Ｄ−３）
第１の接合型トランジスタの一方のソース／ドレイン領
域は、第１の接合型トランジスタのチャネル領域の一端
から延び、且つ、第１のトランジスタの一方のソース／
ドレイン領域及び第２のトランジスタのチャネル形成領
域を構成する第１の領域の部分から構成され、（Ｄ−
４）第１の接合型トランジスタの他方のソース／ドレイ
ン領域は、第１の接合型トランジスタのチャネル領域の
他端から延びる第１の領域の部分から構成され、（Ｅ−
１）第２の接合型トランジスタのゲート領域は、第６の
領域、及び、該第６の領域と対向する第２の領域の部分
から構成され、（Ｅ−２）第２の接合型トランジスタの
チャネル領域は、第６の領域と第２の領域の部分とで挟
まれた第４の領域の部分から構成され、（Ｅ−３）第２
の接合型トランジスタの一方のソース／ドレイン領域
は、第２の接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの他方のソース／ド
レイン領域を構成する第４の領域の部分から構成され、
（Ｅ−４）第２の接合型トランジスタの他方のソース／
ドレイン領域は、第２の接合型トランジスタのチャネル
領域の他端から延びる第４の領域の部分から構成され、
（Ｆ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
一部分から構成され、（Ｆ−２）ＭＩＳ形ダイオードの
他端を構成する電極は、ワイドギャップ薄膜を介して、
ＭＩＳ形ダイオードの一端を構成する第２の領域の該一
部分と対向して設けられており、（Ｇ）第１のトランジ
スタと第３のトランジスタとで共通のゲート部及び第２
のトランジスタのゲート部は、メモリセル選択用の第１
の配線に接続され、（Ｈ）第３の領域は書き込み情報設
定線に接続され、（Ｉ）第２の接合型トランジスタの他
方のソース／ドレイン領域を構成する第４の領域の部分
は、第２の配線に接続され、（Ｊ）ＭＩＳ形ダイオード
の他端を構成する電極は、所定の電位を有する第３の配
線に接続され、（Ｋ）第５の領域は、第４の配線に接続
されていることを特徴とする。
【０１３２】尚、第２の配線をビット線とし、第５の配
線に第２の所定の電位を加える構成、あるいは、第５の
配線をビット線とし、第２の配線に第２の所定の電位を
加える構成とすることが好ましい。
【０１３３】本発明の第２９の態様においては、原理図
を図２０５に示すように、第５の領域を、第４の配線に
接続する代わりに、第３の領域に接続する構造とするこ
ともできる。この場合にも、第２の配線をビット線と
し、第５の配線に第２の所定の電位を加える構成、ある
いは、第５の配線をビット線とし、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【０１３４】尚、本発明の第２９の態様に係る半導体メ
モリセルにおいては、第３の領域が書き込み情報設定線
に接続された構造には、第３の領域が書き込み情報設定
線の一部分と共通である構造も含まれる。また、第５の
領域が第４の配線に接続された構造には、第５の領域が
第４の配線の一部分と共通である構造も含まれる。更に
は、第５の領域が書き込み情報設定線に接続された構造
には、第５の領域が書き込み情報設定線の一部分と共通
である構造も含まれる。
【０１３５】本発明の第２５の態様に係る半導体メモリ
セルにおいては、第３の領域、第４の領域及び第５の領
域はシリサイドや金属、金属化合物から構成されていて
もよいが、半導体から構成されていることが好ましい。
本発明の第２６の態様及び第２８の態様に係る半導体メ
モリセルにおいては、第４の領域は半導体から構成され
ることが好ましく、一方、第３の領域及び第５の領域は
シリサイドや金属、金属化合物から構成されていてもよ
いが、半導体から構成されていることが好ましい。本発
明の第２７の態様及び第２９の態様に係る半導体メモリ
セルにおいては、第４の領域は半導体から構成されるこ
とが好ましく、一方、第３の領域、第５の領域及び第６
の領域はシリサイドや金属、金属化合物から構成されて
いてもよいが、半導体から構成されていることが好まし
い。尚、導電性の領域をシリサイドや金属、金属化合物
から構成する場合であって、しかも導電性の領域が配線
と接続されている構造の場合には、導電性の領域を配線
と共通の材料（例えば、バリア層、グルーレイヤーとし
て用いられるチタンシリサイドやＴｉＮ等の材料）から
構成することもできる。即ち、導電性の領域を配線の一
部分と共通とする構造とすることも可能である。
【０１３６】本発明の半導体メモリセルにおいて、第１
のトランジスタのチャネル形成領域の電位が「略第１の
電位」に保持されるとは、厳密には第１の電位に等しい
電位に保持されない場合があることを意味する。即ち、
第１のトランジスタのチャネル形成領域あるいは第３の
トランジスタの他方のソース／ドレイン領域に正孔若し
くは電子が蓄積される結果、第１のトランジスタのチャ
ネル形成領域に保持される電位は、第１の電位の絶対値
よりも０．１〜０．２ボルト高い電位となる場合があ
る。第２の電位は、ＭＩＳ形ダイオードの電位降下（高
抵抗素子が接続される場合には、更に、この高抵抗素子
の電位降下分を含む）だけ、前記所定の電位より、絶対
値において小さくなる。
【０１３７】ワイドギャップ薄膜は、ＭＩＳ形ダイオー
ドを構成する第１のトランジスタのチャネル形成領域の
延在部あるいは第３のトランジスタの他方のソース／ド
レイン領域を形成する半導体性の領域の価電子帯上端、
伝導帯下端に対してエネルギーバリアを有する材料から
構成されている。即ち、ワイドギャップ薄膜とは、かか
る半導体性の領域のエネルギーギャップと比較してワイ
ドギャップを有する材料から構成されている。この要件
を満足する限り、ワイドギャップ薄膜は必ずしも絶縁性
の薄膜である必要はなく、かかる半導体性の領域がシリ
コン（Ｓｉ）から構成されている場合には、２．２ｅＶ
以上のエネルギーギャップを有する半導体材料から構成
することもできる。即ち、第１のトランジスタのチャネ
ル形成領域の延在部あるいは第３のトランジスタの他方
のソース／ドレイン領域を構成する半導体性の領域（こ
の場合、Ｓｉ）のエネルギーギャップの約２倍以上のワ
イドギャップ材料であればよい。ワイドギャップ薄膜
は、多層構成であってもよいし、厚さ方向に組成が変化
していてもよい。ワイドギャップ薄膜として、厚さ５ｎ
ｍ以下のＳｉＯ2膜あるいはＳｉＯＮ膜、厚さ９ｎｍ以
下のＳｉＮ膜を挙げることができる。
【０１３８】本発明の半導体メモリセルにおける接合型
トランジスタ（ＪＦＥＴ）、第１の接合型トランジス
タ、第２の接合型トランジスタは、 これらの接合型トランジスタのそれぞれの対向する
ゲート領域の間の距離（チャネル領域の厚さ）を最適化
し、且つ、 これらの接合型トランジスタのそれぞれの対向する
それぞれのゲート領域における不純物濃度と、接合型ト
ランジスタのチャネル領域における不純物濃度とを最適
化することによって、形成することができる。尚、ゲー
ト領域の間の距離（チャネル領域の厚さ）、並びにゲー
ト領域及びチャネル領域における不純物濃度の最適化を
図らない場合、空乏層が広がらず、接合型トランジスタ
のオン／オフ動作を得ることができない。これらの最適
化は、コンピュータシミュレーションや実験によって行
う必要がある。
【０１３９】本発明の第１の態様〜第３の態様、第５の
態様〜第２４の態様に係る半導体メモリセルを、半導体
基板表面領域、半導体基板上に設けられた層間絶縁層
上、半導体基板に設けられたウエル構造内、あるいは絶
縁体や層間絶縁層上に形成することができるが、α線粒
子や中性子によって誘起されるソフト・エラーの発生を
防止する観点から、半導体メモリセルは、ウエル構造内
に形成され、あるいは又、絶縁体や層間絶縁層上に形成
され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を有す
ることが好ましい。尚、絶縁体や絶縁層は半導体基板上
のみならず、ガラス基板や石英基板の上に形成されてい
てもよい。一方、第１の態様（構成に依存する）、第４
の態様、第２５の態様〜第２９の態様に係る半導体メモ
リセルは、所謂ＳＯＩ構造を有することが必要とされ
る。
【０１４０】チャネル形成領域は、従来の方法に基づ
き、シリコン、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）
あるいはＧａＡｓ等から形成することができる。第１の
トランジスタあるいは第２のトランジスタのゲート部
は、従来の方法により、金属、不純物が添加又はドープ
されたシリコン、アモルファスシリコンあるいはポリシ
リコン、シリサイド、高濃度に不純物を添加したＧａＡ
ｓ等から形成することができる。第１のトランジスタや
第２のトランジスタを被覆する層間絶縁層は、従来の方
法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡ
ｓ等から形成することができる。各領域は、要求される
特性や構造に応じ、従来の方法により、その構成に依存
して、第１導電形あるいは第２導電形の不純物が添加又
はドープされたシリコン、アモルファスシリコンあるい
はポリシリコン、シリサイド、シリサイド層と半導体層
の２層構造、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）、
高濃度に不純物が添加されたＧａＡｓ等から形成するこ
とができる。
【０１４１】本発明の半導体メモリセルにおいては、第
１のトランジスタ及び第２のトランジスタの各々のゲー
ト部は、メモリセル選択用の第１の配線（例えば、ワー
ド線）に接続されている。従って、メモリセル選択用の
第１の配線は１本でよく、チップ面積を小さくすること
ができる。更には、本発明の半導体メモリセルにおい
て、読み出し用の第１のトランジスタとスイッチ用の第
２のトランジスタとを１つに融合すれば、小さいセル面
積とリーク電流の低減を図ることができる。
【０１４２】本発明の第４の態様あるいは第２５の態様
〜第２９の態様に係る半導体メモリセルにおいては、第
１のトランジスタ及び第２のトランジスタの各々のゲー
ト部が半導体層を介して対向しているので、チップ面積
を小さくすることができる。
【０１４３】本発明の半導体メモリセルにおいては、第
２のトランジスタの一方のソース／ドレイン領域（第１
の領域あるいは第２の領域）は、第１のトランジスタの
チャネル形成領域に相当している。また、第２のトラン
ジスタの他方のソース／ドレイン領域（第３の領域）
が、書き込み情報設定線に接続されている。そして、メ
モリセル選択用の第１の配線（例えば、ワード線）の電
位を適切に選択することにより、第１のトランジスタ及
び第２のトランジスタのオン・オフ状態を制御すること
ができる。即ち、情報の書き込み時、メモリセル選択用
の第１の配線の電位を第２のトランジスタが充分オンと
なる電位に設定すると、第２のトランジスタは導通し、
書き込み情報設定線の電位に依存して第２のトランジス
タにおける第１の領域と第２の領域との間に形成された
キャパシタに電荷が充電される。その結果、情報は、第
１のトランジスタのチャネル形成領域（第１の領域ある
いは第２の領域）に、第２の領域あるいは第１の領域と
の電位差あるいは電荷の形態で蓄積される。情報の読み
出し時、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域（第１の領域あるいは第２の領域）と他方の
ソース／ドレイン領域（第４の領域）との間の電位差又
は電荷に変換され、その電荷（情報）に依存して、第１
のトランジスタのゲート部から見た第１のトランジスタ
のスレッショールド値が変化する。従って、情報の読み
出し時、適切に選定された電位を第１のトランジスタの
ゲート部に印加することによって、第１のトランジスタ
のオン・オフ動作を制御することができる。この第１の
トランジスタの動作状態を検出することによって、情報
の読み出しを行うことができる。
【０１４４】しかも、本発明の半導体メモリセルにおい
ては、ＭＩＳ形ダイオードが設けられている。ＭＩＳ形
ダイオードの一端が第１のトランジスタのチャネル形成
領域の延在部から構成されている場合を例にとり、以
下、説明すると、このＭＩＳ形ダイオードの両端に、Ｍ
ＩＳ形ダイオードの他端を構成する電極と、一端を構成
する第１のトランジスタのチャネル形成領域の延在部
（半導体性の領域である）表面のバンド端との電位差
が、かかる半導体性の領域を構成する材料のバンドギャ
ップ以上となる適当なバイアスが加えられると、電極か
らトンネル遷移して第１のトランジスタのチャネル形成
領域の延在部の表面に注入されたキャリアによってキャ
リア増倍が起こり、高電流状態となる。例えば、文献、
Y. Hayashi、Switching phenomena in thin-insulator
metal-insulator-semiconductor diodes, Appl. Phys.
lett. 37(4), 15 August 1980 を参照のこと。言い換え
れば、第１のトランジスタのチャネル形成領域（第１の
領域あるいは第２の領域）の電位あるいは電荷（情報）
に依存して、ＭＩＳ形ダイオードの他端から一端に高エ
ネルギーキャリアが注入され、キャリア増倍が生じる。
そして、第１のトランジスタのチャネル形成領域（第１
の領域あるいは第２の領域）に蓄えられた情報電位（電
荷）である第１の電位は、このキャリア増倍に基づきチ
ャネル形成領域に同一導電形（同一極性）のキャリアが
供給される結果、所定の電位に近づくことなく、第１の
トランジスタのチャネル形成領域（第１の領域あるいは
第２の領域）の元の情報電位である第１の電位に近い電
位に止まる。第１のトランジスタのチャネル形成領域の
延在部の情報電位（第２の電位）がＭＩＳ形ダイオード
の電極の電位に近い電位である場合、第１のトランジス
タのチャネル形成領域の延在部の多数キャリアはトンネ
ル遷移により電極へと遷移し、第１のトランジスタのチ
ャネル形成領域の延在部の電位は電極の電位に近づき、
第２の電位に保持される。かくして、本発明の半導体メ
モリセルにおいては、ＤＲＡＭの場合のような所謂リフ
レッシュ動作が必要とされない。
【０１４５】更には、本発明の第５の態様〜第２９の態
様に係る半導体メモリセルにおいては、第１導電形の第
１のトランジスタ及び第２導電形の第２のトランジスタ
に加えて、接合型トランジスタが備えられている。この
接合型トランジスタは、情報の読み出し時、オン／オフ
動作の制御がなされるので、第１のトランジスタのソー
ス／ドレイン領域間を流れる電流のマージンを非常に大
きくとれる結果、例えば第２の配線に接続し得る半導体
メモリセルの数に制限を受け難くなる。また、電流制御
用の第３のトランジスタを設ければ、情報の読み出し
時、オン／オフ動作の制御がなされるので、第１のトラ
ンジスタのソース／ドレイン領域間を流れる電流のマー
ジンを一層確実に非常に大きくとれる結果、例えば第２
の配線に接続し得る半導体メモリセルの数に制限を一層
受け難い。
【０１４６】また、本発明の半導体メモリセルにおい
て、ダイオードを設ければ、第１のトランジスタの一方
のソース／ドレイン領域に接続すべき配線を設ける必要
が無くなる。第３の領域が第２の領域若しくは第１の領
域とは逆の導電形を有する半導体性の領域から構成され
ている場合、ダイオードはｐｎ接合ダイオードであり、
かかるｐｎ接合ダイオードは、ｐｎ接合ダイオードを構
成する領域の不純物濃度を適切な値とすることによって
形成することができる。ところで、ｐｎ接合ダイオード
を形成する各領域における電位設定、あるいは、各領域
の不純物濃度関係の設計が不適切であると、このｐｎ接
合ダイオードからの注入キャリアが半導体メモリセルを
ラッチアップさせる可能性がある。即ち、情報の書き込
み時、書き込み情報設定線に印加される電圧が、第３の
領域と第１の領域や第２の領域の接合部において大きな
順方向電流が流れない程度の小電圧（ｐｎ接合の場合、
０．４Ｖ以下）でないと、ラッチアップの危険性があ
る。ラッチアップを除く１つの方法として、先に説明し
たように、第１の領域や第２の領域の表面領域にダイオ
ード構成領域を形成し、ダイオード構成領域をシリサイ
ドや金属、金属化合物で構成し、ダイオード構成領域と
第１の領域や第２の領域との接合をショットキ接合のよ
うに多数キャリアが主として順方向電流を構成する接合
とする方法を挙げることができる。即ち、ダイオード構
成領域を、シリサイド層又はＭｏやＡｌ等から成る金属
層から構成し、多数キャリアで導通するショットキ接合
形の多数キャリア・ダイオードを形成すればよい。尚、
ダイオード構成領域は、書き込み情報設定線と共通の材
料（例えば、バリア層、グルーレイヤーとして用いられ
るチタンシリサイドやＴｉＮ等の材料）から構成するこ
ともできる。即ち、ダイオード構成領域を第１の領域や
第２の領域の表面に設け、このダイオード構成領域を書
き込み情報設定線の一部分と共通とする構造（言い換え
れば、ダイオード構成領域と書き込み情報設定線の一部
分とが共通に形成された構造）とすることも可能であ
る。この場合、配線材料とシリコン半導体基板のシリコ
ンとが反応して形成された化合物からダイオード構成領
域が構成された状態も、ダイオード構成領域が書き込み
情報設定線の一部分と共通である構造に含まれる。ある
いは又、ダイオード構成領域を、ＩＳＯ型ヘテロ接合を
形成する材料から構成することが好ましい。ここで、Ｉ
ＳＯ型ヘテロ接合とは、同じ導電形を有し、しかも異種
の２種類の半導体性の領域間に形成されるヘテロ接合を
意味する。ＩＳＯ型ヘテロ接合の詳細は、例えば、S.M.
Sze 著、"Physics of Semiconductor Devices"、第２
版、第１２２頁（John Wiley and Sons 出版）に記載さ
れている。ＩＳＯ型ヘテロ接合は、ダイオード構成領域
が、第１の領域や第２の領域を構成する材料とは異な
り、しかも、第１の領域や第２の領域と同じ導電形を有
する半導体材料から構成することによって、形成するこ
とができる。
【０１４７】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、以下の説明における半導体メモリセ
ルの模式的な一部断面図は、特に断りの無い限り、ゲー
ト部が延びる方向と直角の垂直面で半導体メモリセルを
切断したときの図である。
【０１４８】（実施の形態１）実施の形態１の半導体メ
モリセルは、本発明の第１の態様及び第２の態様に係る
半導体メモリセルに関する。実施の形態１の半導体メモ
リセルの原理図を図１に示し、模式的な一部断面図を図
７の（Ａ）に示し、各領域の配置を図７の（Ｂ）に模式
的に示す。尚、図中、記号「ＳＣＳ」は半導体基板を意
味し、記号「ｎ−ＳＣＳ」はｎ形半導体基板を意味し、
記号「ｐ−ＳＣＳ」はｐ形半導体基板を意味し、記号
「ＳＰＳ」は支持基板を意味し、記号「ＩＬ」、「ＩＬ
1］、「ＩＬ2」は層間絶縁層を意味し、記号「ＩＬ0」
は絶縁材料層を意味し、記号「ＩＲ」は素子分離領域を
意味する。
【０１４９】この半導体メモリセルは、（１）ソース／
ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と
容量結合したゲート部Ｇ1を有する第１導電形（例えば
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ2、及び、該チャネ
ル形成領域ＣＨ2と容量結合したゲート部Ｇ2を有する第
２導電形（例えばｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、並びに、（３）情報保持用のＭＩ
Ｓ形ダイオードＤＴ、から成る。実施の形態１において
は、第１のトランジスタＴＲ1と第２のトランジスタＴ
Ｒ2は、１つの融合されたトランジスタから構成されて
いる。即ち、実施の形態１における半導体メモリセルの
占める面積は、概ね２つのトランジスタが占める面積よ
りも狭い。
【０１５０】そして、実施の形態１の半導体メモリセル
は、（ａ）第１導電形（例えばｎ形）を有する半導体性
の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第
２導電形（例えばｐ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第２の領域ＳＣ2とは離間した第１の領
域ＳＣ1の表面領域に設けられ、且つ、整流接合を形成
して接する、第２導電形（例えばｐ++形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第３の領域ＳＣ3、並びに、（ｄ）第１の領域ＳＣ1とは
離間した第２の領域ＳＣ2の表面領域に設けられ、且
つ、整流接合を形成して接する第１導電形（例えばｎ++
形）の半導体性の、又は、シリサイドや金属、金属化合
物等の導電性の第４の領域ＳＣ4、を有する。
【０１５１】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2と第３の領域ＳＣ3とで挟まれた第１の領域
ＳＣ1の表面領域から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第４の領域ＳＣ4から構成され、
（Ａ−３）チャネル形成領域ＣＨ1は、第１の領域ＳＣ1
の該表面領域と第４の領域ＳＣ4とで挟まれた第２の領
域ＳＣ2の表面領域から構成され、（Ａ−４）ゲート部
Ｇ1は、第１のトランジスタＴＲ1のチャネル形成領域Ｃ
Ｈ 1の上方に絶縁膜を介して設けられている。
【０１５２】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｂ−４）ゲート部Ｇ2は、第２のトランジスタＴ
Ｒ2のチャネル形成領域ＣＨ 2の上方に絶縁膜を介して設
けられている。
【０１５３】尚、第１のトランジスタＴＲ1のゲート部
Ｇ1と第２のトランジスタＴＲ2のゲート部Ｇ2とは、第
１の領域ＳＣ1と第４の領域ＳＣ4、及び、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3を橋渡すごとく絶縁膜を介して設
けられており、第１のトランジスタＴＲ1と第２のトラ
ンジスタＴＲ2とで共有されている。かかるゲート部を
符号「Ｇ」で表す。
【０１５４】更には、ＭＩＳ形ダイオードＤＴに関して
は、（Ｃ−１）その一端は、第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1の延在部である第２の領域Ｓ
Ｃ2の一部分ＳＣ2Aから構成され、（Ｃ−２）その他端
を構成する電極ＥＬは、ワイドギャップ薄膜ＷＧを介し
て、ＭＩＳ形ダイオードＤＴの一端を構成する第２の領
域ＳＣ2の該一部分ＳＣ2Aと対向して設けられており、
導電材料から構成されている。ワイドギャップ薄膜ＷＧ
は、第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
の電位とＭＩＳ形ダイオードＤＴの他端（電極ＥＬ）の
電位との電位差に依存してＭＩＳ形ダイオードＤＴにキ
ャリアのトンネル遷移が生じる材料、具体的には、例え
ば、厚さ５ｎｍ以下のＳｉＯ2膜やＳｉＯＮ膜、厚さ９
ｎｍ以下のＳｉＮ膜から構成することができる。尚、以
下の各実施の形態においても、ワイドギャップ薄膜ＷＧ
の構成は、同様とすることができる。
【０１５５】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して第３の配線に接続されている。具体的には、
ＭＩＳ形ダイオードＤＴの他端を構成する電極ＥＬと高
抵抗素子Ｒとは一体に形成され、且つ、第１導電形の不
純物を含有するポリシリコン薄膜から成る。尚、以下の
各実施の形態においても、電極ＥＬと高抵抗素子Ｒの構
成は、同様とすることができる。
【０１５６】また、実施の形態１の半導体メモリセルに
おいては、第１のトランジスタＴＲ 1のゲート部Ｇ1及び
第２のトランジスタＴＲ2のゲート部Ｇ2は、メモリセル
選択用の第１の配線（ワード線）に接続されている。更
には、第３の領域ＳＣ3は書き込み情報設定線ＷＩＳＬ
に接続され、第４の領域ＳＣ4は第２の配線（例えば、
メモリセル選択用のビット線）に接続され、ＭＩＳ形ダ
イオードＤＴの他端を構成する電極ＥＬは所定の電位を
有する第３の配線に接続され、第１の領域ＳＣ 1は第２
の所定の電位を有する第４の配線に接続されている。
【０１５７】あるいは又、第１のトランジスタＴＲ1の
ゲート部Ｇ1と第２のトランジスタＴＲ2のゲート部Ｇ2
とは第１の配線（ワード線）に接続され、第１のトラン
ジスタＴＲ1の他方のソース／ドレイン領域は第２の配
線（例えばビット線）に接続され、第２のトランジスタ
ＴＲ2の他方のソース／ドレイン領域は書き込み情報設
定線ＷＩＳＬに接続され、ＭＩＳ形ダイオードＤＴの他
端は高抵抗素子Ｒを介して所定の電位を有する配線（第
３の配線）に接続されている。
【０１５８】実施の形態１の半導体メモリセルにおいて
は、第２の領域ＳＣ2は第１の領域ＳＣ1の表面領域に設
けられている。また、第１の領域ＳＣ1の下に、第４の
配線として機能する第１導電形（例えばｎ++形）の第２
の高濃度不純物含有層ＳＣ11が設けられている。更に
は、第２の領域ＳＣ2の下に、第１導電形（例えばｎ++
形）の第１の高濃度不純物含有層ＳＣ10が設けられてい
る。尚、半導体メモリセルは、第１導電形（例えばｎ
形）のウエル構造内に形成されている。
【０１５９】図７に示した実施の形態１の半導体メモリ
セルにおいて、第４の領域ＳＣ4が接続された第２の配
線に第２の所定の電位を加え、第１の領域ＳＣ1が接続
された第４の配線をメモリセル選択用の配線（ビット
線）としてもよい。
【０１６０】実施の形態１の半導体メモリセルにおい
て、第３の領域ＳＣ3を半導体から構成し、第１の領域
ＳＣ1及び第３の領域ＳＣ3の不純物含有濃度を適切に制
御することによって、第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3とでｐｎ接合ダイオードＤを形成すれば、図２に原
理図を示すように、第４の配線を省略し、第１の領域Ｓ
Ｃ 1を、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続する構成とすることができ、配線構造の簡
素化を図ることができる。尚、ｐｎ接合ダイオードＤ
は、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度
を適切な値とすることによって形成することができる。
以下においても同様である。このような構成の半導体メ
モリセルにおいては、第１のトランジスタＴＲ1のゲー
ト部Ｇ1と第２のトランジスタＴＲ2のゲート部Ｇ2とは
第１の配線（ワード線）に接続され、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域はｐｎ接合ダイ
オードＤを介して書き込み情報設定線ＷＩＳＬに接続さ
れ、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は第２の配線（例えばビット線として機能する）
に接続され、第２のトランジスタＴＲ2の他方のソース
／ドレイン領域は書き込み情報設定線ＷＩＳＬに接続さ
れ、ＭＩＳ形ダイオードＤＴの他端は高抵抗素子Ｒを介
して所定の電位を有する配線（第３の配線）に接続され
ている。
【０１６１】また、第１の領域ＳＣ1と第３の領域ＳＣ3
とでｐｎ接合ダイオードＤを形成し、第４の領域ＳＣ4
が接続された第２の配線に第２の所定の電位を加え、第
１の領域ＳＣ1を、第３の領域ＳＣ3を介して書き込み情
報設定線ＷＩＳＬ（ビット線を兼用している）に接続し
てもよい。
【０１６２】実施の形態１の半導体メモリセルの変形例
の原理図を図３に示す。また、この半導体メモリセルの
模式的な一部断面図を図８の（Ａ）に示し、各領域の配
置を図８の（Ｂ）に模式的に示す。この半導体メモリセ
ルにおいては、第１の領域ＳＣ1の表面領域に、例えば
チタンシリサイドやＴｉＮ等から成るダイオード構成領
域ＳＣDが設けられている。そして、第１の領域ＳＣ1と
ダイオード構成領域ＳＣDから多数キャリア・ダイオー
ドＤＳが構成されている。尚、このような構成を採用す
ることによって、第４の配線を省略し、第１の領域ＳＣ
1を、ダイオード構成領域ＳＣDを介して書き込み情報設
定線ＷＩＳＬに接続することができ、配線構造の簡素化
を図ることができる。このような構成の半導体メモリセ
ルにおいては、第１のトランジスタＴＲ1のゲート部Ｇ1
と第２のトランジスタＴＲ2のゲート部Ｇ2とは第１の配
線（ワード線）に接続され、第１のトランジスタＴＲ1
の一方のソース／ドレイン領域は多数キャリア・ダイオ
ードＤＳを介して書き込み情報設定線ＷＩＳＬに接続さ
れ、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は第２の配線（ビット線）に接続され、第２のト
ランジスタＴＲ2の他方のソース／ドレイン領域は書き
込み情報設定線ＷＩＳＬに接続され、ＭＩＳ形ダイオー
ドＤＴの他端は高抵抗素子Ｒを介して所定の電位を有す
る配線（第３の配線）に接続されている。尚、第２の配
線に第２の所定の電位を加え、書き込み情報設定線ＷＩ
ＳＬをビット線と兼用させてもよい。
【０１６３】実施の形態１の半導体メモリセルの更なる
変形例を図９〜図１２に示す。
【０１６４】図９の（Ａ）及び図９の（Ｂ）に示す例に
おいては、支持基板上の絶縁材料層ＩＬ0に囲まれた半
導体層ＳＣ0内に、図７に示した構造を有する半導体メ
モリセルが形成されている。図９の（Ａ）に示した半導
体メモリセルと図９の（Ｂ）に示した半導体メモリセル
の相違点は、第３の領域ＳＣ3がどの程度下方まで延び
ているかにある。図９の（Ｂ）に示した構造を有する半
導体メモリセルを採用することによって、第３の領域Ｓ
Ｃ3の側部から書き込み情報設定線ＷＩＳＬへの電極を
取り出すことが可能となる。その他の構造は、図７に示
した半導体メモリセルと実質的に同一である。図１０に
示す例においては、支持基板上の絶縁材料層ＩＬ0に囲
まれた半導体層ＳＣ0内に、図８に示した構造を有する
半導体メモリセルが形成されている。その他の構造は、
図８に示した半導体メモリセルと実質的に同一である。
【０１６５】図９の（Ａ）、（Ｂ）及び図１０に示した
半導体メモリセルは、半導体基板に凸部を形成し、次い
で、全面に絶縁体（絶縁材料層）を形成した後、絶縁体
（絶縁材料層）と支持基板とを張り合わせ、次に、半導
体基板を裏面から研削、研磨することによって得られ
た、所謂張り合わせ基板に基づき製造することができ
る。あるいは又、例えばシリコン半導体基板に酸素をイ
オン注入した後に熱処理を行って得られるＳＩＭＯＸ法
による絶縁体（層間絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。即
ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を有
する。あるいは又、例えばアモルファスシリコン層やポ
リシリコン層をＣＶＤ法等によって絶縁体（層間絶縁
層）の上に製膜し、次いで、レーザビームや電子ビーム
を用いた帯域溶融結晶化法、絶縁体（層間絶縁層）に設
けられた開口部を介して結晶成長を行うラテラル固相結
晶成長法等の各種の公知の単結晶化技術によってシリコ
ン層を形成し、かかるシリコン層に半導体メモリセルを
作製すればよい。あるいは又、支持基板上に製膜された
絶縁体（層間絶縁層）上に、例えばポリシリコン層ある
いはアモルファスシリコン層を形成した後、かかるポリ
シリコン層あるいはアモルファスシリコン層に半導体メ
モリセルを作製することによって得ることができる。即
ち、これらの半導体メモリセルは、所謂ＴＦＴ構造を有
する。尚、以下に説明する各実施の形態におけるＳＯＩ
構造やＴＦＴ構造も同様の方法で作製することができ
る。
【０１６６】図１１に示した半導体メモリセルは図７に
示した半導体メモリセルの変形であり、図１２に示した
半導体メモリセルは図８に示した半導体メモリセルの変
形である。図１１及び図１２に示した半導体メモリセル
（原理図は、それぞれ、図１及び図３参照）において
は、第１の領域ＳＣ1が、第２の領域ＳＣ2の表面領域に
設けられている。この点を除き、その他の構造は、図７
及び図８に示した半導体メモリセルと実質的に同一であ
る。
【０１６７】尚、図９の（Ａ）、（Ｂ）及び図１１に示
した実施の形態１の半導体メモリセルの変形例におい
て、第４の領域ＳＣ4が接続された第２の配線をメモリ
セル選択用のビット線とし、第１の領域ＳＣ1が接続さ
れた第４の配線に第２の所定の電位を加えてもよいし、
第２の配線に第２の所定の電位を加え、第４の配線をメ
モリセル選択用のビット線としてもよい。また、図１０
及び図１２に示した実施の形態１の半導体メモリセルの
変形例において、第４の領域ＳＣ4が接続された第２の
配線をメモリセル選択用のビット線としてもよいし、第
２の配線に第２の所定の電位を加え、書き込み情報設定
線ＷＩＳＬをビット線と兼用させてもよい。
【０１６８】例えば、図７に示した実施の形態１の半導
体メモリセルを、図１３及び図１４に示すような構造に
変形することもできる。尚、図１３の（Ａ）は、半導体
メモリセルの模式的な一部断面図であり、図１３の
（Ｂ）は、各領域の配置を模式的に示す図であり、図１
４は、図１３の（Ｂ）の矢印に沿った模式的な一部断面
図である。この半導体メモリセルにおいては、第２の領
域ＳＣ2の一部が、第４の領域ＳＣ4の側部であって半導
体基板の表面にまで延在している。そして、かかる第２
の領域の延在部ＳＣ2Bが、ＭＩＳ形ダイオードＤＴの一
端に相当している。第２の領域の延在部ＳＣ2Bの上方に
は、ワイドギャップ薄膜ＷＧを介してＭＩＳ形ダイオー
ドＤＴの他端を構成する電極ＥＬが形成されている。ま
た、電極ＥＬから高抵抗素子Ｒが一体に延びている。電
極ＥＬ及び高抵抗素子Ｒは、第１導電形（例えばｎ形）
の不純物を含有するポリシリコン薄膜から構成されてい
る。第２の配線（ビット線）は、第２の層間絶縁層ＩＬ
2上に形成されており、図１４の紙面垂直方向に延びて
いる。尚、図１３及び図１４に示した第２の領域ＳＣ 2
の構造を、実施の形態１において説明した半導体メモリ
セルの各種の変形例に適用することができる。
【０１６９】また、図７及び図８を参照して説明した本
発明の第１の態様に係る半導体メモリセルを、図１５及
び図１６に模式的な一部断面図を示すような半導体メモ
リセルに変形することも可能である。ここで、図１５及
び図１６に示す半導体メモリセルにおいては、第１のト
ランジスタＴＲ1のゲート部Ｇ1と第２のトランジスタＴ
Ｒ2のゲート部Ｇ2とが個別に設けられている。この点を
除き、図１５及び図１６に示した半導体メモリセルの構
造は、図７及び図８に示した半導体メモリセルの構造と
実質的に同じである。
【０１７０】以下、図１７〜図１９を参照して、図７に
示した実施の形態１の半導体メモリセルの製造方法を説
明するが、後述する実施の形態２の半導体メモリセルも
実質的には同様の方法で製造することができる。
【０１７１】［工程−１００］先ず、公知の方法に従
い、ｐ形シリコン半導体基板１０に素子分離領域（図示
せず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ
形の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ
++形）の第２の高濃度不純物含有層ＳＣ11（図示せず）
や、絶縁膜に相当するゲート絶縁膜１２を形成した後、
例えば不純物を含有するポリシリコンから成り、あるい
は又、ポリサイド構造やポリメタル構造を有するゲート
部Ｇ（Ｇ1＋Ｇ2）を形成する。こうして、図１７の
（Ａ）に示す構造を得ることができる。尚、ｎ形の第１
の領域ＳＣ1の不純物含有濃度を、１．０×１０17／ｃ
ｍ3とした。また、ゲート部Ｇ（Ｇ1＋Ｇ2）のゲート長
を０．２８μｍとした。
【０１７２】［工程−１１０］次いで、レジスト材料か
らイオン注入用マスク２０を形成した後、第２導電形
（例えば、ｐ形）の不純物をイオン注入し、第１の領域
ＳＣ1の表面領域に設けられ、且つ、第２導電形の半導
体性の第３の領域ＳＣ3を形成する（図１７の（Ｂ）参
照）。イオン注入の条件を以下の表１に例示する。
【０１７３】［表１］ イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：１×１０13／ｃｍ2 イオン入射角 ：７度
【０１７４】［工程−１２０］その後、イオン注入用マ
スク２０を除去し、レジスト材料からイオン注入用マス
ク２１を形成した後、第２導電形（例えば、ｐ形）の不
純物を斜めイオン注入法にてイオン注入し、第１の領域
ＳＣ1と接し（具体的には、第１の領域ＳＣ1の表面領域
に設けられ）、且つ、第３の領域ＳＣ3とは離間した第
２導電形（例えば、ｐ+形）の半導体性の第２の領域Ｓ
Ｃ2を形成する。斜めイオン注入法にてイオン注入を行
うことによって、ゲート部Ｇ（Ｇ1＋Ｇ2）の下方にも第
２の領域ＳＣ2が形成される（図１８の（Ａ）参照）。
尚、以下の表２に例示する条件の２回のイオン注入を行
い、各イオン注入におけるイオン入射角を異ならせた。
特に、第１回目のイオン注入におけるイオン入射角を６
０度に設定することで、ゲート部Ｇ（Ｇ1＋Ｇ2）の下方
の半導体性の第２の領域ＳＣ2の不純物含有濃度を高い
精度で制御することができる。
【０１７５】［表２］ 第１回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：１０ｋｅＶ ドーズ量 ：３．４×１０13／ｃｍ2 イオン入射角 ：６０度 第２回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：２．１×１０13／ｃｍ2 イオン入射角 ：１０度
【０１７６】［工程−１３０］次いで、第１導電形（例
えば、ｎ形）の不純物をイオン注入し、第２の領域ＳＣ
2の表面領域に設けられ、且つ、整流接合を形成して接
する半導体性の第４の領域ＳＣ4を形成する（図１８の
（Ｂ）参照）。イオン注入の条件を以下の表３に例示す
る。
【０１７７】［表３］ イオン種 ：ヒ素 加速エネルギー：２５ｋｅＶ ドーズ量 ：１×１０13／ｃｍ2 イオン入射角 ：７度
【０１７８】［工程−１４０］次いで、イオン注入用マ
スク２１を除去し、ＣＶＤ法に全面にＳｉＯ2層を製膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート部Ｇ（Ｇ1＋Ｇ 2）の側壁にサイドウオール３
０を形成する。
【０１７９】［工程−１５０］次いで、レジスト材料か
らイオン注入用マスク２２を形成した後、第１導電形
（例えば、ｎ形）の不純物をイオン注入し、第４の領域
ＳＣ4の不純物含有濃度を１０18〜１０20ｃｍ-3程度ま
で高くすることによって、第４の領域ＳＣ4の低抵抗化
を図る（図１９の（Ａ）参照）。イオン注入の条件を以
下の表４に例示する。
【０１８０】［表４］ イオン種 ：ヒ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：５×１０15／ｃｍ2 イオン入射角 ：７度
【０１８１】［工程−１６０］その後、イオン注入用マ
スク２２を除去し、レジスト材料からイオン注入用マス
ク２３を形成した後、第２導電形（例えば、ｐ形）の不
純物をイオン注入し、第３の領域ＳＣ3の不純物含有濃
度を１０18〜１０20ｃｍ-3程度まで高くすることによっ
て、第３の領域ＳＣ3の低抵抗化を図る（図１９の
（Ｂ）参照）。イオン注入の条件を以下の表５に例示す
る。
【０１８２】［表５］ イオン種 ：ＢＦ2 加速エネルギー：３０ｋｅＶ ドーズ量 ：３×１０15／ｃｍ2 イオン入射角 ：７度
【０１８３】以上のイオン注入条件により、第２の領域
ＳＣ2及び第３の領域ＳＣ3の不純物含有濃度は以下の表
６のとおりとなった。
【０１８４】［表６］ 第２の領域ＳＣ2：１．５×１０18／ｃｍ3 第３の領域ＳＣ3：２．１×１０19／ｃｍ3
【０１８５】［工程−１７０］その後、全面に層間絶縁
層を形成し、次いで、パターニングしたレジスト材料を
マスクとして層間絶縁層をパターニングし、第２の領域
ＳＣ2の一部を露出させる。そして、露出した第２の領
域ＳＣ2の表面にワイドギャップ薄膜ＷＧであるシリコ
ン酸化膜（ＳｉＯ2膜）を形成する。その後、全面に第
１導電形（例えばｎ形）の不純物を含有するポリシリコ
ン薄膜を形成し、かかるポリシリコン薄膜をパターニン
グすることによって、ワイドギャップ薄膜ＷＧと接続さ
れたＭＩＳ形ダイオードの他端を構成する電極ＥＬを形
成し、併せて、かかる電極ＥＬから延びる高抵抗素子Ｒ
を形成する。
【０１８６】［工程−１８０］その後、公知の方法に基
づき、書き込み情報設定線ＷＩＳＬ、第２の配線（例え
ば、ビット線）、第４の配線等を形成する。
【０１８７】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−１１０］を省
略することができる。［工程−１２０］、［工程−１３
０］、［工程−１５０］の順序は任意の順序とすること
ができる。ゲート部や素子分離領域の形成を、［工程−
１７０］の後に行ってもよい。イオン注入の条件も例示
であり、適宜変更することができる。
【０１８８】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、例えば、第１の領域ＳＣ1
の表面領域に、例えばチタンシリサイド層から成るダイ
オード構成領域ＳＣDを形成する。かかるチタンシリサ
イド層の形成は、例えば、以下の方法で行うことができ
る。即ち、例えば、全面に層間絶縁層を形成し、チタン
シリサイド層を形成すべきシリコン半導体基板１０の領
域の層間絶縁層を除去する。次いで、露出したシリコン
半導体基板１０の表面を含む層間絶縁層の上にチタン層
をスパッタ法にて形成する。その後、第１回目のアニー
ル処理を施し、チタン層とシリコン半導体基板とを反応
させて、シリコン半導体基板の表面にチタンシリサイド
層を形成する。次いで、層間絶縁層上の未反応のチタン
層を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2とＨ2
Ｏの混合溶液）で除去した後、第２回目のアニール処理
を行うことによって、安定なチタンシリサイド層を得る
ことができる。多数キャリア・ダイオードＤＳを形成す
るための材料はチタンシリサイドに限定されず、コバル
トシリサイド、タングステンシリサイド等の材料を用い
ることもできる。尚、以下の各実施の形態におけるダイ
オード構成領域ＳＣ Dの形成方法も同様とすることがで
きる。
【０１８９】多数キャリア・ダイオードＤＳを形成する
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線ＷＩＳＬを形成する際、
例えば、チタンシリサイドやＴｉＮから成るバリア層や
グルーレイヤーを形成するが、かかるバリア層やグルー
レイヤーを第１の領域ＳＣ1の表面にも形成する。これ
によって、書き込み情報設定線ＷＩＳＬの一部分（より
具体的には、バリア層やグルーレイヤーの一部分）と共
通であるダイオード構成領域ＳＣDを第１の領域ＳＣ1の
表面に形成することができる。同様にして、各種の領域
の表面領域に導電性の領域を形成することもできる。以
下の各実施の形態においても同様とすることができる。
【０１９０】実施の形態１の半導体メモリセルの変形
も、実質的には、上述の方法と同様の方法で製造するこ
とができる。また、後述する実施の形態２の半導体メモ
リセルも、ＭＩＳ形ダイオード構成領域ＳＣDTの形成を
除き、実質的には、上述の方法と同様の方法で製造する
ことができる。尚、第２導電形（例えばｐ+形）を有す
るＭＩＳ形ダイオード構成領域ＳＣDT（後述する）を埋
め込みプラグ状に形成する場合には、［工程−１７０］
において、層間絶縁層を形成しその後、パターニングし
たレジスト材料をイオン注入用マスクとして用いて、イ
オン注入によりＭＩＳ形ダイオード構成領域ＳＣDTを形
成した後、ＭＩＳ形ダイオードＤＴを形成すればよい。
【０１９１】（実施の形態２）実施の形態２の半導体メ
モリセルは、本発明の第１の態様及び第３の態様に係る
半導体メモリセルに関する。実施の形態２の半導体メモ
リセルの原理図を図４に示し、模式的な一部断面図を図
２０の（Ａ）に示し、各領域の配置、及び、ＭＩＳ形ダ
イオード構成領域ＳＣDTを含む各領域を垂直面で切断し
た状態を図２０の（Ｂ）に模式的に示す。
【０１９２】この半導体メモリセルも、（１）ソース／
ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と
容量結合したゲート部を有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域ＣＨ2、及び、該チャ
ネル形成領域ＣＨ2と容量結合したゲート部を有する第
２導電形（例えば、ｐチャネル形）のスイッチ用の第２
のトランジスタＴＲ2、並びに、（３）情報保持用のＭ
ＩＳ形ダイオードＤＴ、から成る。実施の形態２におい
ても、第１のトランジスタＴＲ1と第２のトランジスタ
ＴＲ2は、１つの融合されたトランジスタから構成され
ている。即ち、実施の形態２における半導体メモリセル
の占める面積は、概ね２つのトランジスタが占める面積
よりも狭い。
【０１９３】そして、実施の形態２の半導体メモリセル
は、（ａ）第１導電形（例えばｎ形）を有する半導体性
の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第
２導電形（例えばｐ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第２の領域ＳＣ2とは離間した第１の領
域ＳＣ1の表面領域に設けられ、且つ、整流接合を形成
して接する、第２導電形（例えばｐ++形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第３の領域ＳＣ3、（ｄ）第１の領域ＳＣ1とは離間した
第２の領域ＳＣ2の表面領域に設けられた、第１導電形
（例えばｎ++形）を有する半導体性の第４の領域Ｓ
Ｃ4、並びに、（ｅ）第４の領域ＳＣ4の表面領域に設け
られた、第２導電形（例えばｐ+形）を有する半導体性
のＭＩＳ形ダイオード構成領域ＳＣDT、を有する。
【０１９４】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2と第３の領域ＳＣ3とで挟まれた第１の領域
ＳＣ1の表面領域から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第４の領域ＳＣ4から構成され、
（Ａ−３）チャネル形成領域ＣＨ1は、第１の領域ＳＣ1
の該表面領域と第４の領域ＳＣ4とで挟まれた第２の領
域ＳＣ2の表面領域から構成され、（Ａ−４）ゲート部
Ｇ1は、第１のトランジスタＴＲ1のチャネル形成領域Ｃ
Ｈ 1の上方に絶縁膜を介して設けられている。
【０１９５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｂ−４）ゲート部Ｇ2は、第２のトランジスタＴ
Ｒ2のチャネル形成領域ＣＨ 2の上方に絶縁膜を介して設
けられている。
【０１９６】尚、第１のトランジスタＴＲ1のゲート部
Ｇ1と第２のトランジスタＴＲ2のゲート部Ｇ2とは、第
１の領域ＳＣ1と第４の領域ＳＣ4、及び、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3を橋渡すごとく絶縁膜を介して設
けられており、第１のトランジスタＴＲ1と第２のトラ
ンジスタＴＲ2とで共有されている。
【０１９７】更には、ＭＩＳ形ダイオードＤＴに関して
は、（Ｃ−１）その一端は、第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1の延在部に相当するＭＩＳ形
ダイオード構成領域ＳＣDTから構成され、（Ｃ−２）そ
の他端を構成する電極ＥＬは、ワイドギャップ薄膜を介
して、ＭＩＳ形ダイオードＤＴの一端を構成するＭＩＳ
形ダイオード構成領域ＳＣDTと対向して設けられてお
り、導電材料から構成されている。
【０１９８】また、実施の形態２の半導体メモリセルに
おいては、第１のトランジスタＴＲ 1のゲート部Ｇ1及び
第２のトランジスタＴＲ2のゲート部Ｇ2は、メモリセル
選択用の第１の配線（ワード線）に接続されている。更
には、第２の領域ＳＣ2はＭＩＳ形ダイオード構成領域
ＳＣDTと接続され、第３の領域ＳＣ3は書き込み情報設
定線ＷＩＳＬに接続され、第４の領域ＳＣ4は第２の配
線（例えば、メモリセル選択用のビット線）に接続され
ている。また、ＭＩＳ形ダイオードＤＴの他端を構成す
る電極ＥＬは所定の電位を有する第３の配線に接続され
ている。更には、第１の領域ＳＣ1は、第２の所定の電
位を有する第４の配線に接続されている。
【０１９９】あるいは又、第１のトランジスタＴＲ1の
ゲート部Ｇ1と第２のトランジスタＴＲ2のゲート部Ｇ2
とは第１の配線（ワード線）に接続され、第１のトラン
ジスタＴＲ1の他方のソース／ドレイン領域は第２の配
線（ビット線）に接続され、第２のトランジスタＴＲ2
の他方のソース／ドレイン領域は書き込み情報設定線Ｗ
ＩＳＬに接続され、ＭＩＳ形ダイオードＤＴの他端は高
抵抗素子Ｒを介して所定の電位を有する配線（第３の配
線）に接続されている。
【０２００】実施の形態２の半導体メモリセルにおいて
も、第２の領域ＳＣ2は第１の領域ＳＣ1の表面領域に設
けられている。また、第１の領域ＳＣ1の下に、第４の
配線として機能する第１導電形（例えばｎ++形）の第２
の高濃度不純物含有層ＳＣ11が設けられている。更に
は、第２の領域ＳＣ2の下に、第１導電形（例えばｎ++
形）の第１の高濃度不純物含有層ＳＣ10が設けられてい
る。尚、半導体メモリセルは、第１導電形（例えばｎ
形）のウエル構造内に形成されている。
【０２０１】ＭＩＳ形ダイオード構成領域ＳＣDTと第２
の領域ＳＣ2との接続は、例えば、図２０の（Ｂ）に示
すように、第２の領域ＳＣ2の一部を半導体基板の表面
近傍まで延在させ、第４の領域ＳＣ4の外側で、ＭＩＳ
形ダイオード構成領域ＳＣDTと第２の領域ＳＣ2の延在
した部分とが接するような構造とすることによって、得
ることができる。半導体メモリセルをこのような構造に
することにより、半導体メモリセルの配線構造の簡素化
を図ることができる。
【０２０２】図２１に模式的な一部断面図を示す半導体
メモリセルにおいては、第２導電形（例えばｐ+形）を
有するＭＩＳ形ダイオード構成領域ＳＣDTが埋め込みプ
ラグ状に形成され、かかるＭＩＳ形ダイオード構成領域
ＳＣDTは、第４の領域ＳＣ4を貫通し、第２の領域ＳＣ2
まで達している。このような構造にすることによって
も、ＭＩＳ形ダイオード構成領域ＳＣDTと第２の領域Ｓ
Ｃ2とを接続することができる。この点を除き、図２１
に示した半導体メモリセルの構造は、図２０に示した半
導体メモリセルの構造と実質的に同一とすることができ
る。
【０２０３】図２０あるいは図２１に示した実施の形態
２の半導体メモリセルにおいて、第４の領域ＳＣ4が接
続された第２の配線に第２の所定の電位を加え、第１の
領域ＳＣ1が接続された第４の配線をメモリセル選択用
の配線（ビット線）としてもよい。
【０２０４】実施の形態２の半導体メモリセルにおい
て、第３の領域ＳＣ3を半導体から構成し、第１の領域
ＳＣ1及び第３の領域ＳＣ3の不純物含有濃度を適切に制
御することによって、第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3とでｐｎ接合ダイオードＤを形成すれば、図５に原
理図を示すように、第４の配線を省略し、第１の領域Ｓ
Ｃ 1を、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続する構成とすることができ、配線構造の簡
素化を図ることができる。このような構成の半導体メモ
リセルにおいては、第１のトランジスタＴＲ1のゲート
部Ｇ1と第２のトランジスタＴＲ2のゲート部Ｇ2とは第
１の配線（ワード線）に接続され、第１のトランジスタ
ＴＲ1の一方のソース／ドレイン領域はｐｎ接合ダイオ
ードＤを介して書き込み情報設定線ＷＩＳＬに接続さ
れ、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は第２の配線（例えばビット線）に接続され、第
２のトランジスタＴＲ2の他方のソース／ドレイン領域
は書き込み情報設定線ＷＩＳＬに接続され、ＭＩＳ形ダ
イオードＤＴの他端は高抵抗素子Ｒを介して所定の電位
を有する配線（第３の配線）に接続されている。尚、第
４の領域ＳＣ4が接続された第２の配線に第２の所定の
電位を加え、第１の領域ＳＣ1が接続された第４の配線
をメモリセル選択用の配線（ビット線）としてもよい。
【０２０５】実施の形態２の半導体メモリセルの変形例
の原理図を図６に示す。また、半導体メモリセルの模式
的な一部断面図を図２２の（Ａ）に示し、各領域の配
置、及び、ＭＩＳ形ダイオード構成領域ＳＣDTを含む各
領域を垂直面で切断した状態を図２２の（Ｂ）に模式的
に示す。図２２に示した半導体メモリセルは、図２０に
示した半導体メモリセルの変形である。あるいは又、図
２１に示した半導体メモリセルの変形を図２３に示す。
これらの半導体メモリセルにおいては、第１の領域ＳＣ
1の表面領域に、例えばチタンシリサイドやＴｉＮ等か
ら成るダイオード構成領域ＳＣDが設けられている。そ
して、第１の領域ＳＣ1とダイオード構成領域ＳＣDから
多数キャリア・ダイオードＤＳが構成されている。尚、
このような構成を採用することによって、第４の配線を
省略することができ、第１の領域ＳＣ1を、ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続することができ、配線構造の簡素化を図ることがで
きる。このような構成の半導体メモリセルにおいては、
第１のトランジスタＴＲ1のゲート部Ｇ1と第２のトラン
ジスタＴＲ2のゲート部Ｇ2とは第１の配線（ワード線）
に接続され、第１のトランジスタＴＲ1の一方のソース
／ドレイン領域は多数キャリア・ダイオードＤＳを介し
て書き込み情報設定線ＷＩＳＬに接続され、第１のトラ
ンジスタＴＲ1の他方のソース／ドレイン領域はビット
線に相当する第２の配線に接続され、第２のトランジス
タＴＲ2の他方のソース／ドレイン領域は書き込み情報
設定線ＷＩＳＬに接続され、ＭＩＳ形ダイオードＤＴの
他端は高抵抗素子Ｒを介して所定の電位を有する配線
（第３の配線）に接続されている。尚、第４の領域ＳＣ
4が接続された第２の配線に第２の所定の電位を加え、
書き込み情報設定線ＷＩＳＬをビット線と兼用させても
よい。
【０２０６】実施の形態２の半導体メモリセルの更なる
変形例を図２４〜図３０に示す。
【０２０７】図２４の（Ａ）及び図２４の（Ｂ）に示す
例においては、支持基板上の絶縁材料層ＩＬ0に囲まれ
た半導体層ＳＣ0内に、図２０に示した構造を有する半
導体メモリセルが形成されている。一方、図２５の
（Ａ）及び図２５の（Ｂ）に示す例においては、支持基
板上の絶縁材料層ＩＬ0に囲まれた半導体層ＳＣ0内に、
図２１に示した構造を有する半導体メモリセルが形成さ
れている。図２４の（Ａ）及び図２５の（Ａ）に示した
半導体メモリセルと図２４の（Ｂ）及び図２５の（Ｂ）
に示した半導体メモリセルの相違点は、第３の領域ＳＣ
3がどの程度下方まで延びているかにある。図２４の
（Ｂ）及び図２５の（Ｂ）に示した構造の半導体メモリ
セルにおいては、第３の領域ＳＣ3の側部から書き込み
情報設定線ＷＩＳＬへの電極を取り出すことが可能とな
る。その他の構造は、図２０あるいは図２１に示した半
導体メモリセルと実質的に同一である。
【０２０８】図２６の（Ａ）及び図２６の（Ｂ）に示す
例（図６の（Ａ）の原理図を参照）においては、支持基
板上の絶縁材料層ＩＬ0に囲まれた半導体層ＳＣ0内に、
図２２及び図２３に示した構造を有する半導体メモリセ
ルが形成されている。その他の構造は、図２２及び図２
３に示した半導体メモリセルと実質的に同一である。
【０２０９】図２４の（Ａ）、（Ｂ）、図２５の
（Ａ）、（Ｂ）、及び図２６の（Ａ）及び（Ｂ）に示し
た半導体メモリセルは、先に説明したＳＯＩ構造あるい
はＴＦＴ構造の作製方法に基づき作製することができ
る。
【０２１０】図２７に示した半導体メモリセルは図２０
に示した半導体メモリセルの変形であり、図２８に示し
た半導体メモリセルは図２１に示した半導体メモリセル
の変形であり、図２９に示した半導体メモリセルは図２
２に示した半導体メモリセルの変形であり、図３０に示
した半導体メモリセルは図２３に示した半導体メモリセ
ルの変形である。図２７〜図３０に示した半導体メモリ
セルにおいては、第１の領域ＳＣ1が、第２の領域ＳＣ2
の表面領域に設けられている。この点を除き、その他の
構造は、図２０、図２１、図２２及び図２３に示した半
導体メモリセルと実質的に同一である。
【０２１１】以上に説明した図２４の（Ａ）、（Ｂ）、
図２５の（Ａ）、（Ｂ）、図２７及び図２８に示した実
施の形態２の半導体メモリセルの変形例において、第４
の領域ＳＣ4が接続された第２の配線をビット線とし、
第１の領域ＳＣ1が接続された第４の配線に第２の所定
の電位を加えてもよいし、第４の領域ＳＣ4が接続され
た第２の配線に第２の所定の電位を加え、第１の領域Ｓ
Ｃ1が接続された第４の配線をメモリセル選択用のビッ
ト線としてもよい。また、図２６の（Ａ）、（Ｂ）、図
２９及び図３０に示した実施の形態２の半導体メモリセ
ルの変形例において、第４の領域ＳＣ4が接続された第
２の配線をビット線としてもよいし、第２の配線に第２
の所定の電位を加え、書き込み情報設定線ＷＩＳＬをビ
ット線と兼用させてもよい。
【０２１２】（実施の形態３）実施の形態３は、本発明
の第１の態様及び第４の態様に係る半導体メモリセルに
関する。図１に原理図を、そして図３１の（Ａ）に模式
的な一部断面図の一例を示すように、実施の形態３の半
導体メモリセルは、（１）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ1、
及び、該チャネル形成領域ＣＨ1と容量結合したゲート
部Ｇ1を有する第１導電形（例えば、ｎチャネル形）の
読み出し用の第１のトランジスタＴＲ1、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と
容量結合したゲート部Ｇ2を有する第２導電形（例え
ば、ｐチャネル形）のスイッチ用の第２のトランジスタ
ＴＲ2、並びに、（３）情報保持用のＭＩＳ形ダイオー
ド、から成る。
【０２１３】そして、図３１の（Ａ）に示す実施の形態
３の半導体メモリセルにおいては、第１のトランジスタ
ＴＲ1のゲート部Ｇ1と第２のトランジスタＴＲ2のゲー
ト部Ｇ2とは、半導体層を挟んで第１及び第２の主面
Ａ1，Ａ2上にそれぞれ設けられており、これらの配置関
係は垂直方向において若干ずれている。また、半導体メ
モリセルは、支持基板上に形成された絶縁材料層ＩＬ0
に囲まれて形成されている、所謂ＳＯＩ構造を有する。
尚、図３１の（Ａ）に示す実施の形態３の半導体メモリ
セルにおいては、下から、支持基板、層間絶縁層Ｉ
Ｌ1、第２のトランジスタＴＲ2のゲート部Ｇ2、第１の
トランジスタＴＲ1のゲート部Ｇ1の順に配置されてい
る。
【０２１４】そして、実施の形態３の半導体メモリセル
は、（ａ）第１の主面Ａ1から第２の主面Ａ2に亙って該
半導体層に設けられた、第１導電形（例えばｎ形）を有
する半導体性の第１の領域ＳＣ1、（ｂ）第１の主面Ａ1
から第２の主面Ａ2に亙って該半導体層に設けられ、第
１の領域ＳＣ1と接する第２導電形（例えばｐ+形）を有
する半導体性の第２の領域ＳＣ2、（ｃ）第１の領域Ｓ
Ｃ1の第２の主面Ａ2を含む表面領域に第２の領域ＳＣ2
とは離間して設けられ、且つ、第１の領域ＳＣ1と整流
接合を形成して接する、第１導電形とは逆の第２導電形
（例えばｐ++形）を有する半導体性の、あるいは又、シ
リサイドや金属、金属化合物等から構成された導電性の
第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の第１の主面
Ａ1を含む表面領域に第１の領域ＳＣ1とは離間して設け
られ、且つ、第２の領域ＳＣ2と整流接合を形成して接
する、第１導電形（例えばｎ++形）を有する半導体性
の、あるいは又、シリサイドや金属、金属化合物等から
構成された導電性の第４の領域ＳＣ4、（ｅ）第１の主
面Ａ1に形成された第１の絶縁膜上に、第１の領域ＳＣ1
と第４の領域ＳＣ4を橋渡すごとく設けられた第１のト
ランジスタＴＲ1のゲート部Ｇ1、並びに、（ｆ）第２の
主面Ａ2に形成された第２の絶縁膜上に、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3を橋渡すごとく設けられた第２の
トランジスタＴＲ2のゲート部Ｇ2、を有する。
【０２１５】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の第１の主面Ａ1を含む表面領域から構成さ
れ、（Ａ−２）他方のソース／ドレイン領域は、第４の
領域ＳＣ4から構成され、（Ａ−３）チャネル形成領域
ＣＨ1は、第１の領域ＳＣ1の第１の主面Ａ1を含む表面
領域と第４の領域ＳＣ4とで挟まれた、第２の領域ＳＣ2
の第１の主面Ａ1を含む表面領域から構成されている。
【０２１６】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の第２の主面Ａ2を含む表面領域から構成さ
れ、（Ｂ−２）他方のソース／ドレイン領域は、第３の
領域ＳＣ3から構成され、（Ｂ−３）チャネル形成領域
ＣＨ2は、第２の領域ＳＣ2の第２の主面Ａ2を含む表面
領域と第３の領域ＳＣ3とで挟まれた、第１の領域ＳＣ1
の第２の主面Ａ2を含む表面領域から構成されている。
【０２１７】更には、（Ｃ−１）ＭＩＳ形ダイオードＤ
Ｔの一端は、第２の領域ＳＣ2の一部分から構成され、
（Ｃ−２）ＭＩＳ形ダイオードＤＴの他端を構成する電
極ＥＬは、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形
ダイオードＤＴの一端を構成する第２の領域ＳＣ2の該
一部分と対向して対向して設けられており、導電材料か
ら構成されている。尚、図３１の（Ａ）、（Ｂ）に示し
た例においては、ＭＩＳ形ダイオードＤＴは第２の主面
Ａ2側に設けられているが、第１の主面Ａ1側に設けても
よい。以下に説明する半導体メモリセルにおいても、Ｍ
ＩＳ形ダイオードＤＴをどちらの主面側に設けてもよ
い。
【０２１８】そして、第１のトランジスタＴＲ1のゲー
ト部Ｇ1及び第２のトランジスタＴＲ 2のゲート部Ｇ2は
メモリセル選択用の第１の配線（例えば、ワード線）に
接続され、第３の領域ＳＣ3は書き込み情報設定線ＷＩ
ＳＬに接続され、第４の領域ＳＣ4は第２の配線（例え
ば、ビット線）に接続され、ＭＩＳ形ダイオードの他端
を構成する電極ＥＬは所定の電位を有する第３の配線に
接続され、第１の領域は第４の配線に接続されている。
尚、第１の領域ＳＣ1は第２の所定の電位を有する第４
の配線に接続されている。第４の領域ＳＣ4が接続され
た第２の配線に第２の所定の電位を加え、第１の領域Ｓ
Ｃ1が接続された第４の配線をメモリセル選択用の配線
（ビット線）としてもよい。
【０２１９】実施の形態３の半導体メモリセルの変形例
の模式的な一部断面図を、図３１の（Ｂ）並びに図３２
の（Ａ）及び（Ｂ）に示す。図３１の（Ｂ）に示す例に
おいては、図３１の（Ａ）に示した例と異なり、第１の
トランジスタＴＲ1のゲート部Ｇ1と第２のトランジスタ
ＴＲ2のゲート部Ｇ2の配置関係は、垂直方向において概
ね揃っている。このような構造にすることで、半導体メ
モリセルの面積の縮小化を図ることができる。図３２の
（Ａ）及び（Ｂ）に示す半導体メモリセルにおいては、
下から、支持基板、層間絶縁層ＩＬ1、第１のトランジ
スタＴＲ1のゲート部Ｇ1、第２のトランジスタＴＲ2の
ゲート部Ｇ2の順に配置されている。そして、各領域の
上下の位置関係は図３１に示した半導体メモリセルにお
ける各領域の上下の位置関係と逆になっている。図３２
の（Ｂ）に示す例においては、図３２の（Ａ）に示した
例と異なり、第１のトランジスタＴＲ1のゲート部Ｇ1と
第２のトランジスタＴＲ2のゲート部Ｇ2の配置関係は、
垂直方向において概ね揃っている。
【０２２０】図３１の（Ｂ）に示した実施の形態３の半
導体メモリセルの製造方法を、支持基板等の模式的な一
部断面図である図３３〜図３７を参照して、以下説明す
る。
【０２２１】［工程−２００］まず、シリコン半導体基
板１０をエッチング加工して、半導体メモリセルを形成
すべきシリコン半導体基板１０の領域を突起状に残し、
次いで、シリコン半導体基板１０の凹部を絶縁材料層１
１（ＩＬ0）で埋め込み、シリコン半導体基板１０（半
導体基板ＳＣＳ）の突起部の表面が露出した状態とす
る。尚、絶縁材料層１１は素子分離領域に相当する。次
いで、突起状のシリコン半導体基板１０の部分に第１導
電形（例えばｎ形）を有する半導体性の第１の領域ＳＣ
1を形成する。尚、第１の領域ＳＣ1とシリコン半導体基
板の突起状の領域の形成の順序は逆にしてもよい。その
後、突起状のシリコン半導体基板１０の表面に、例えば
厚さ１０ｎｍ程度のシリコン酸化膜１２（第２の絶縁膜
に相当する）を公知のシリコン酸化膜形成方法に基づき
形成する。この状態を、模式的な一部断面図として図３
３の（Ａ）に示す。尚、この突起状のシリコン半導体基
板１０の表面が第２の主面Ａ2に相当する。突起状のシ
リコン半導体基板１０の部分の高さは、０．３〜０．４
μｍとすればよい。
【０２２２】［工程−２１０］次いで、レジスト２０を
マスクとして、斜めイオン注入法により、第２導電形
（例えばｐ+形）を有する半導体性の第２の領域ＳＣ2を
形成する。こうして、第１の主面（後述する）から第２
の主面Ａ2に亙って半導体層１０Ａ（突起状のシリコン
半導体基板１０の部分に相当する）に設けられた、第１
導電形（例えばｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、及び、第１の主面から第２の主面Ａ2に亙って半導
体層１０Ａに設けられ、第１の領域ＳＣ1と接する第２
導電形（例えばｐ+形）を有する半導体性の第２の領域
ＳＣ2を形成することができる（図３３の（Ｂ）参
照）。そして、公知の方法に基づき、例えば不純物を含
有するポリシリコンあるいはポリサイド構造やポリメタ
ル構造を有する第２のトランジスタ用のゲート部Ｇ2を
形成する。この状態を、模式的な一部断面図として図３
４の（Ａ）に示す。
【０２２３】［工程−２２０］その後、レジスト２１を
マスクとして、イオン注入を行い、次いで、斜めイオン
注入を行うことによって、第１の領域ＳＣ1の第２の主
面Ａ2を含む表面領域に第２の領域ＳＣ2とは離間して設
けられ、且つ、第１の領域ＳＣ1と整流接合を形成して
接するｐ++形の半導体の領域である第３の領域ＳＣ3を
形成する。この状態を、模式的な一部断面図として図３
４の（Ｂ）に示す。
【０２２４】［工程−２３０］その後、全面に層間絶縁
層を形成し、次いで、パターニングしたレジスト材料を
マスクとして層間絶縁層をパターニングし、第２の領域
ＳＣ2の一部を露出させる。そして、露出した第２の領
域ＳＣ2の表面にワイドギャップ薄膜ＷＧであるシリコ
ン酸化膜（ＳｉＯ2膜）を形成する。その後、全面に第
１導電形（例えばｎ形）の不純物を含有するポリシリコ
ン薄膜を形成し、かかるポリシリコン薄膜をパターニン
グすることによって、ワイドギャップ薄膜ＷＧと接続さ
れたＭＩＳ形ダイオードの他端を構成する電極ＥＬを形
成し、併せて、かかる電極ＥＬから延びる高抵抗素子Ｒ
を形成する。次いで、全面に層間絶縁層１３Ａを形成
し、第３の領域ＳＣ3の上方の層間絶縁層１３Ａに開口
部を設け、かかる開口部内を含む層間絶縁層１３Ａの全
面に配線材料層を形成し、次いで、配線材料層をパター
ニングすることによって、第３の領域ＳＣ3と導通した
書き込み情報設定線ＷＩＳＬを設ける。尚、第３の領域
ＳＣ3は、必ずしも、イオン注入法にて設ける必要はな
い。書き込み情報設定線ＷＩＳＬを形成する際、例え
ば、チタンシリサイドやＴｉＮから成るバリア層やグル
ーレイヤーを形成するが、かかるバリア層やグルーレイ
ヤーを開口部の底部に露出した第１の領域ＳＣ1の表面
にも形成する。これによって、書き込み情報設定線ＷＩ
ＳＬの一部分（より具体的には、バリア層やグルーレイ
ヤーの一部分）と共通である導電性の第３の領域ＳＣ3
を、第１の領域ＳＣ1の表面領域に形成することができ
る。その後、図３５の（Ａ）に示すように、例えばＳｉ
Ｏ2から成る層間絶縁層１３ＢをＣＶＤ法にて全面に形
成し、この層間絶縁層１３Ｂの表面を研磨して表面を平
坦化する。そして、層間絶縁層１３Ｂの表面と支持基板
１４とを貼り合わせた後（図３５の（Ｂ）参照）、シリ
コン半導体基板１０を裏面から研磨し、絶縁材料層１１
の底部１１Ａを露出させる（図３６の（Ａ）参照）。絶
縁材料層１１内にシリコン半導体基板１０の突起部に相
当する半導体層１０Ａが残される。尚、半導体層１０Ａ
の表面が第１の主面Ａ1に相当する。
【０２２５】［工程−２４０］その後、半導体層１０Ａ
の表面に、例えば厚さ１０ｎｍ程度のシリコン酸化膜１
５（第１の絶縁膜に相当する）を公知のシリコン酸化膜
形成方法に基づき形成した後、公知の方法に基づき、例
えば不純物を含有するポリシリコンあるいはポリサイド
構造やポリメタル構造を有する第１のトランジスタ用の
ゲート部Ｇ1を形成する（図３６の（Ｂ）参照）。尚、
第１のトランジスタのゲート部Ｇ1と第２のトランジス
タのゲート部Ｇ2とは、半導体層１０Ａを挟んで設けら
れており、これらの配置関係は垂直方向において概ね揃
っている。
【０２２６】［工程−２５０］次に、レジスト２２をマ
スクとして、イオン注入を行い、次いで、斜めイオン注
入を行うことによって、ｎ++形の半導体性の領域である
第４の領域ＳＣ4を形成する（図３７参照）。
【０２２７】［工程−２６０］その後、層間絶縁層を全
面に形成し、第４の領域ＳＣ4及び第１の主面Ａ1に位置
する第１の領域ＳＣ1の上方の層間絶縁層に開口部を形
成し、これらの開口部内を含む層間絶縁層の上に配線材
料層を形成する。次いで、かかる配線材料層をパターニ
ングすることによって、第２の配線及び第４の配線を形
成する。こうして、図３１の（Ｂ）に示す構造を有する
半導体メモリセルを完成させる。尚、第４の領域ＳＣ4
は、必ずしも、イオン注入法にて設ける必要はない。第
２の配線を形成する際、例えば、チタンシリサイドやＴ
ｉＮから成るバリア層やグルーレイヤーを形成するが、
かかるバリア層やグルーレイヤーを第２の領域ＳＣ2の
表面にも形成する。これによって、第２の配線の一部分
（より具体的には、バリア層やグルーレイヤーの一部
分）と共通である導電性の第４の領域ＳＣ4を第２の領
域ＳＣ2の表面に形成することができる。これによっ
て、導電性の領域が配線の一部分と共通である構造を形
成することができる。尚、配線材料とシリコン半導体基
板のシリコンとが反応して形成された化合物から導電性
の領域が構成された状態も、導電性の領域が配線の一部
分と共通である構造に含まれる。
【０２２８】実施の形態３の半導体メモリセルの製造工
程は、上記の方法に限定されない。例えば、第２の領域
ＳＣ2の形成を、［工程−２１０］にて行う代わりに、
［工程−２４０］において、例えば厚さ１０ｎｍ程度の
シリコン酸化膜１５を半導体層１０Ａの表面に形成した
後に、形成することができる。各領域のイオン注入によ
る形成の順序は、工程に依存するものの、本質的には任
意である。また、以上に説明した各種のイオン注入法に
おいては、各領域における不純物濃度とが最適化される
ように、不純物のイオン注入条件の最適化をコンピュー
タシミュレーションや実験によって行う必要がある。
【０２２９】（実施の形態４）実施の形態４の半導体メ
モリセルは、実施の形態３の半導体メモリセルの変形で
ある。図２に原理図を、そして図３８の（Ａ）に模式的
な一部断面図の一例を示すように、実施の形態４の半導
体メモリセルにおいては、ダイオードＤが第１の領域Ｓ
Ｃ1及び第３の領域ＳＣ3から構成されている。ダイオー
ドＤを設けることによって、実施の形態３の半導体メモ
リセルと異なり、第４の配線を設ける必要がなくなり、
第１の領域は、第４の配線に接続される代わりに、第３
の領域を介して書き込み情報設定線ＷＩＳＬに接続さ
れ、配線構成の簡素化を図ることができる。尚、ｐｎ接
合ダイオードＤは、第１の領域ＳＣ1及び第３の領域Ｓ
Ｃ3の不純物濃度を適切な値とすることによって形成す
ることができる。実施の形態４の半導体メモリセルにお
いて、第３の領域ＳＣ3と第１の領域ＳＣ1からｐｎ接合
を形成する場合、第３の領域ＳＣ3の電位設定、あるい
は、第３の領域ＳＣ3及び第１の領域ＳＣ1の不純物濃度
関係の設計が不適切であると、情報の読み出し時、ラッ
チアップを生じる可能性がある。これを回避するため
に、書き込み情報設定線ＷＩＳＬに印加する電圧は、第
３の領域ＳＣ3と第１の領域ＳＣ1との接合部、即ち、ダ
イオードＤに高い順方向電流が流れない程度の電圧（例
えば０．４ボルト以下）とする必要がある。第３の領域
ＳＣ3をシリサイドや金属等から構成することによって
第３の領域ＳＣ3と第１の領域ＳＣ1との間にショットキ
接合を形成し、多数キャリアが主として順方向電流を構
成する構成とすれば、ラッチアップの危険性を回避する
ことができ、書き込み情報設定線ＷＩＳＬに印加する電
圧への制限は実質的に無くなる。尚、第４の領域ＳＣ4
はメモリセル選択用の第２の配線（例えば、ビット線）
に接続されている。第４の領域ＳＣ4が接続された第２
の配線に第２の所定の電位を加え、第１の領域ＳＣ1が
接続された書き込み情報設定線ＷＩＳＬをビット線と兼
用してもよい。
【０２３０】実施の形態４の半導体メモリセルの変形例
の模式的な一部断面図を、図３８の（Ｂ）並びに図３９
の（Ａ）及び（Ｂ）に示す。図３８の（Ｂ）に示す例に
おいては、図３８の（Ａ）に示した例と異なり、第１の
トランジスタＴＲ1のゲート部Ｇ1と第２のトランジスタ
ＴＲ2のゲート部Ｇ2の配置関係は、垂直方向において概
ね揃っている。このような構造にすることで、半導体メ
モリセルの面積の縮小化を図ることができる。図３９の
（Ａ）及び（Ｂ）に示す半導体メモリセルにおいては、
下から、支持基板、層間絶縁層ＩＬ1、第１のトランジ
スタＴＲ1のゲート部Ｇ1、第２のトランジスタＴＲ2の
ゲート部Ｇ2の順に配置されている。そして、各領域の
上下の位置関係は図３８に示した半導体メモリセルにお
ける各領域の上下の位置関係と逆になっている。図３９
の（Ｂ）に示す例においては、図３９の（Ａ）に示した
例と異なり、第１のトランジスタＴＲ1のゲート部Ｇ1と
第２のトランジスタＴＲ2のゲート部Ｇ2の配置関係は、
垂直方向において概ね揃っている。
【０２３１】尚、原理図を図３に示すように、ダイオー
ドをショットキ接合から構成することもできる。即ち、
ダイオードを、図４０の模式的な一部断面図に示すよう
に、シリサイド又はＭｏやＡｌ等の金属から成るダイオ
ード構成領域ＳＣDと、第１の領域ＳＣ1から構成された
多数キャリア・ダイオードＤＳとすることもできる。
尚、図４０は、図３８の（Ｂ）に示した実施の形態４の
半導体メモリセルの変形例である。
【０２３２】実施の形態３にて説明した半導体メモリセ
ルにおいて、第１のトランジスタＴＲ1の他方のソース
／ドレイン領域を構成する第１の領域の第１の主面を含
む表面領域を、高濃度の第１導電形不純物（例えばｎ++
形不純物）を含有する領域ＳＣ1Aから構成し、第２のト
ランジスタＴＲ2の他方のソース／ドレイン領域を構成
する第２の領域の第２の主面を含む表面領域を、高濃度
の第２導電形不純物（例えばｐ++形不純物）を含有する
領域ＳＣ2Aから構成してもよい。図３１の（Ａ）及び図
３２の（Ａ）に示した半導体メモリセルをこのような構
造に変形した例を、図４１の（Ａ）及び（Ｂ）に示す。
【０２３３】更には、実施の形態４にて説明した半導体
メモリセルにおいて、第１のトランジスタＴＲ1の他方
のソース／ドレイン領域を構成する第１の領域の第１の
主面を含む表面領域を、高濃度の第１導電形不純物（例
えばｎ++形不純物）を含有する領域ＳＣ1Aから構成し、
第２のトランジスタＴＲ2の他方のソース／ドレイン領
域を構成する第２の領域の第２の主面を含む表面領域
を、高濃度の第２導電形不純物（例えばｐ++形不純物）
を含有する領域ＳＣ2Aから構成してもよい。図３８の
（Ａ）及び図３９の（Ａ）に示した半導体メモリセルを
このような構造に変形した例を、図４２の（Ａ）及び
（Ｂ）に示す。
【０２３４】更には、本発明の第４の態様に係る半導体
メモリセルを、所謂サイドゲート型の半導体メモリセル
に適用することができる。例えば実施の形態３にて説明
した半導体メモリセルをサイドゲート型の半導体メモリ
セルに適用した例を図４３の模式的な斜視図に示す。
尚、ＭＩＳ形ダイオードの図示は省略した。この形式の
半導体メモリセルにおいては、図４３の（Ａ）に示すよ
うに、絶縁層から突出した略直方形のシリコン層に、第
１の領域ＳＣ1、第２の領域ＳＣ2、第３の領域ＳＣ3及
び第４の領域ＳＣ4が形成されている。また、ゲート部
Ｇ1，Ｇ2が直方体のシリコン層の側面の一部分に形成さ
れている。尚、図４３の（Ｂ）に模式的な斜視図を示す
ように、ゲート部Ｇ1，Ｇ2を直方体のシリコン層の側面
の一部分から頂面の一部に延びる「Ｌ」字形状とするこ
ともできる。尚、図４３の（Ａ）の矢印Ａ−Ａ及び図４
３の（Ｂ）の矢印Ｂ−Ｂに沿って半導体メモリセルを切
断したときの各領域の配置は、図３１の（Ｂ）に示した
と同様である。図４３では、各領域及びゲート部のみを
表示し、配線の図示は省略した。
【０２３５】実施の形態４にて説明した半導体メモリセ
ルの作製方法は、基本的には実施の形態３にて説明した
半導体メモリセルの作製方法と同様とすることができる
ので、詳細な説明は省略する。尚、実施の形態３にて説
明した半導体メモリセルの製造方法においては、半導体
基板に凸部を形成し、次いで、全面に絶縁体（絶縁層）
を形成した後、絶縁体（絶縁層）と支持基板とを張り合
わせ、次に、半導体基板を裏面から研削、研磨すること
によって得られた、所謂張り合わせ基板に基づき、所謂
ＳＯＩ構造を有する半導体メモリセルを製造したが、そ
の代わりに、所謂ＴＦＴ構造を有する半導体メモリセル
を作製することもできる。即ち、絶縁体（絶縁層）の上
にゲート部を形成し、次いで、例えばアモルファスシリ
コン層やポリシリコン層をＣＶＤ法等によって全面に成
膜し、次いで、レーザビームや電子ビームを用いた帯域
溶融結晶化法、絶縁体（絶縁層）に設けられた開口部を
介して結晶成長を行うラテラル固相結晶成長法等の各種
の公知の単結晶化技術によってシリコン層を形成し、か
かるシリコン層を半導体層として半導体メモリセルを作
製することもできる。あるいは又、支持基板上にゲート
部を形成した後、全面に例えばポリシリコン層あるいは
アモルファスシリコン層を形成した後、かかるポリシリ
コン層あるいはアモルファスシリコン層を半導体層とし
て半導体メモリセルを作製することによって得ることが
できる。
【０２３６】（実施の形態５）実施の形態５は、本発明
の第５の態様及び第１２の態様に係る半導体メモリセル
に関する。図４５の（Ａ）にその原理図を示すように、
実施の形態５の半導体メモリセルは、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量
結合したゲート部Ｇ1を有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域ＣＨ2、及び、該チャ
ネル形成領域ＣＨ2と容量結合したゲート部Ｇ2を有する
第２導電形（例えば、ｐチャネル形）のスイッチ用の第
２のトランジスタＴＲ2、（３）ソース／ドレイン領
域、チャネル領域ＣＨJ1及びゲート領域を有する電流制
御用の接合型トランジスタＪＦ1、並びに、（４）情報
保持用のＭＩＳ形ダイオードＤＴ、から成る。
【０２３７】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、ＭＩＳ形ダイオードＤＴの一
端は第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
の延在部から構成され、ＭＩＳ形ダイオードＤＴの他端
は導電材料から成る電極ＥＬから構成され、該電極ＥＬ
は所定の電位を有する配線（第３の配線）に接続されて
いる。実施の形態５においては、第１のトランジスタＴ
Ｒ1と第２のトランジスタＴＲ2は、実質的に個別のトラ
ンジスタから構成されている。
【０２３８】更には、第１のトランジスタＴＲ1のゲー
ト部Ｇ1と第２のトランジスタＴＲ2のゲート部Ｇ2とは
メモリセル選択用の第１の配線（例えば、ワード線）に
接続され、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域は第２の配線に接続され、接合型トランジ
スタＪＦ1の他方のゲート領域は第４の配線に接続さ
れ、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域は接合型トランジスタＪＦ1及びダイオードＤを
介して書き込み情報設定線ＷＩＳＬに接続され、第２の
トランジスタＴＲ2の他方のソース／ドレイン領域は書
き込み情報設定線ＷＩＳＬに接続され、ＭＩＳ形ダイオ
ードＤＴの他端は高抵抗素子Ｒを介して所定の電位を有
する前記配線に相当する第３の配線に接続されている。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に第２の所定の電位を加える構成とすることが好ま
しい。
【０２３９】尚、ＭＩＳ形ダイオードＤＴを構成する第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1の延在
部と電極ＥＬとの間には、ワイドギャップ薄膜ＷＧが形
成されている。以下に説明する半導体メモリセルにおい
ても同様である。
【０２４０】あるいは又、図５１に模式的な一部断面図
を示すように、実施の形態５の半導体メモリセルは、
（１）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ1、及び、該チャネル形
成領域ＣＨ1と容量結合したゲート部Ｇ1を有する第１導
電形（例えば、ｎチャネル形）の読み出し用の第１のト
ランジスタＴＲ1、（２）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ2、
及び、該チャネル形成領域ＣＨ2と容量結合したゲート
部Ｇ2を有する第２導電形（例えば、ｐチャネル形）の
スイッチ用の第２のトランジスタＴＲ2、（３）ソース
／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域を
有する電流制御用の接合型トランジスタＪＦ1、並び
に、（４）情報保持用のＭＩＳ形ダイオードＤＴ、から
成り、（ａ）第２導電形（例えば、ｐ+形）を有する半
導体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表
面領域に設けられた、第１導電形（例えば、ｎ+形）を
有する半導体性の第２の領域ＳＣ2、（ｃ）第２の領域
ＳＣ2の表面領域に設けられ、且つ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第３
の領域ＳＣ3、（ｄ）第１の領域ＳＣ1の表面領域に第２
の領域ＳＣ2と離間して設けられ、且つ、整流接合を形
成して接する、第１導電形（例えばｎ+形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第４の領域ＳＣ4、並びに、（ｅ）第２の領域ＳＣ2の表
面領域に第３の領域ＳＣ3と離間して設けられ、且つ、
第２の領域ＳＣ2と整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第５の領域ＳＣ5、を
有する。
【０２４１】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成され、（Ａ−４）ゲート部Ｇ1は、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ 1の上方に絶縁膜を介し
て設けられている。
【０２４２】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート部Ｇ2は、第２のト
ランジスタＴＲ2のチャネル形成領域ＣＨ 2の上方に絶縁
膜を介して設けられている。
【０２４３】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第２の領域ＳＣ2の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第２の領域ＳＣ2の表面領域の該一部から構成さ
れ、（Ｃ−４）他方のソース／ドレイン領域は、接合型
トランジスタＪＦ1のチャネル領域ＣＨJ1の他端から延
びる第２の領域ＳＣ2の部分から構成されている。
【０２４４】また、ＭＩＳ形ダイオードＤＴに関して
は、（Ｄ−１）その一端は、第１の領域ＳＣ1の一部分
ＳＣ1Aから構成され、（Ｄ−２）その他端を構成する電
極ＥＬは、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形
ダイオードＤＴの一端を構成する第１の領域ＳＣ1の該
一部分ＳＣ1Aと対向して設けられている。ワイドギャッ
プ薄膜ＷＧは、第１の領域ＳＣ1（トランジスタＴＲ1の
チャネル形成領域ＣＨ1）の電位とＭＩＳ形ダイオード
ＤＴの他端（電極ＥＬ）の電位との電位差に依存してＭ
ＩＳ形ダイオードＤＴにキャリアのトンネル遷移が生じ
る材料、具体的には、例えば、厚さ５ｎｍ以下のＳｉＯ
2膜やＳｉＯＮ膜、厚さ９ｎｍ以下のＳｉＮ膜から構成
することができる。
【０２４５】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０２４６】そして、（Ｅ）第１のトランジスタＴＲ1
のゲート部Ｇ1及び第２のトランジスタＴＲ2のゲート部
Ｇ2は、メモリセル選択用の第１の配線（例えば、ワー
ド線）に接続され、（Ｆ）第３の領域ＳＣ3は、書き込
み情報設定線ＷＩＳＬに接続され、（Ｇ）第４の領域Ｓ
Ｃ4は、第２の配線に接続され、（Ｈ）ＭＩＳ形ダイオ
ードＤＴの他端を構成する電極ＥＬは、所定の電位を有
する第３の配線に接続され、（Ｉ）第５の領域ＳＣ
5は、第４の配線に接続されている。
【０２４７】実施の形態５の半導体メモリセルにおいて
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。
【０２４８】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０２４９】実施の形態５においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０２５０】実施の形態５の半導体メモリセルにおい
て、第１の領域ＳＣ1の直下に、第１導電形（例えばｎ
++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０２５１】図５１に示した実施の形態５の半導体メモ
リセルの変形例を図５２に示す。この半導体メモリセル
は、支持基板上の層間絶縁層ＩＬ1の上に形成された半
導体層ＳＣ0に、図５１に示した構造を有する半導体メ
モリセルが形成されている。このような構造を有する半
導体メモリセルは、先に説明したＳＯＩ構造あるいはＴ
ＦＴ構造の形成方法に基づき作製することができる。
【０２５２】尚、図５１に示した半導体メモリセルにお
いて、原理図を図４４に示すように、ｐｎ接合ダイオー
ドＤの形成を省略し、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域に該当する第２の領域ＳＣ2を
第５の配線（図５１には図示せず）に接続してもよい。
この場合、第２の配線をビット線とし、第５の配線に第
２の所定の電位を加える構成、あるいは、第５の配線を
ビット線とし、第２の配線に第２の所定の電位を加える
構成とすることが好ましい。
【０２５３】図５１に示した実施の形態５の半導体メモ
リセルの変形例を、更に、図５３〜図６０に示す。
【０２５４】原理図を図４５の（Ｂ）に示し、模式的な
一部断面図を図５３に示す半導体メモリセルは、第２の
領域ＳＣ2の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、このダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れている。そして、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域は、接合型トランジスタＪＦ1を
介して第５の配線に接続される代わりに、接合型トラン
ジスタＪＦ1及びショットキ接合形の多数キャリア・ダ
イオードＤＳを介して書き込み情報設定線ＷＩＳＬに接
続されている。即ち、第２の領域ＳＣ2は、ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続されている。図５３に示す半導体メモリセルにおい
ては、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣
接して設けられているが、ダイオード構成領域ＳＣDの
形成位置はこれに限定するものではない。
【０２５５】原理図を図４６、並びに、図４７の（Ａ）
及び（Ｂ）に示すように、接合型トランジスタＪＦ1の
他方のゲート領域は、第４の配線に接続される代わり
に、書き込み情報設定線ＷＩＳＬに接続されていてもよ
い。即ち、模式的な一部断面図を図５４、図５５及び図
５６に示すように、第５の領域ＳＣ5を、第４の配線に
接続する代わりに、書き込み情報設定線ＷＩＳＬに接続
してもよい。尚、図５４に示す半導体メモリセルは、図
５１に示した半導体メモリセルの変形であり、図５５及
び図５６に示す半導体メモリセルは、図５３に示した半
導体メモリセルの変形である。尚、図５５及び図５６に
示す半導体メモリセルは、ダイオード構成領域ＳＣDが
設けられている位置が異なっている点を除き、同じ構成
を有する。
【０２５６】原理図を図４８に示し、模式的な一部断面
図を図５７に示す半導体メモリセルにおいては、第１の
トランジスタＴＲ1の一方のソース／ドレイン領域は、
接合型トランジスタＪＦ1を介して第５の配線に接続さ
れる代わりに、接合型トランジスタＪＦ1及びダイオー
ドＤ1を介して第４の配線に接続されている。即ち、第
２の領域ＳＣ2の表面領域に設けられ、整流接合を形成
して接するダイオード構成領域ＳＣDを更に有し、該ダ
イオード構成領域ＳＣDと第２の領域ＳＣ2とによってダ
イオードＤ1が構成され、第２の領域ＳＣ2は、該ダイオ
ード構成領域ＳＣ Dを介して第４の配線に接続されてい
る。この場合、第２の配線をビット線とする構成とする
ことが好ましい。尚、ダイオード構成領域ＳＣDを第５
の領域ＳＣ5に隣接して設けることが、構造の簡素化の
面から好ましい。
【０２５７】原理図を図５０の（Ａ）に示し、模式的な
一部断面図を図５８に示す半導体メモリセルにおいて
は、接合型トランジスタＪＦ1の他方のゲート領域は、
第４の配線に接続される代わりに、接合型トランジスタ
ＪＦ1の一方のゲート領域に接続されている。即ち、第
５の領域ＳＣ5は、第４の配線に接続される代わりに、
第１の領域ＳＣ1に接続されている。更には、第２の領
域ＳＣ2と第３の領域ＳＣ 3との間でｐｎ接合ダイオード
Ｄが形成され、第２の領域ＳＣ2は第３の領域ＳＣ 3を介
して書き込み情報設定線ＷＩＳＬに接続されている。こ
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。尚、原理図を図４９に示すように、ｐｎ接合
ダイオードＤの形成を省略し、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域に該当する第２の領域
ＳＣ2を第５の配線（図５８には図示せず）に接続して
もよく、この場合には、第２の配線をビット線とし、第
２の領域ＳＣ2を第５の配線に接続し、第５の配線に第
２の所定の電位を加える構成、あるいは、第５の配線を
ビット線とし、第２の配線に第２の所定の電位を加える
構成とすることが好ましい。
【０２５８】第５の領域ＳＣ5と第１の領域ＳＣ1との接
続は、ゲート部の延びる方向と平行な垂直面で半導体メ
モリセルを切断したときの模式的な一部断面図である図
５９に示すように、例えば、第１の領域ＳＣ1の一部分
を半導体基板の表面近傍まで延在させ、第２の領域ＳＣ
2の外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延在
した部分とが接するような構造とすることによって、得
ることができる。半導体メモリセルをこのような構造に
することにより、半導体メモリセルの配線構造の簡素化
を図ることができる。
【０２５９】原理図を図５０の（Ｂ）に示し、模式的な
一部断面図を図６０に示す半導体メモリセルにおいて
も、第５の領域ＳＣ5は、第４の配線に接続される代わ
りに、第１の領域ＳＣ1に接続されている。また、第２
の領域ＳＣ2の表面領域に設けられ、整流接合を形成し
て接するダイオード構成領域ＳＣDを更に有し、このダ
イオード構成領域ＳＣDと第２の領域ＳＣ2とによってシ
ョットキ接合形の多数キャリア・ダイオードＤＳが構成
され、第２の領域ＳＣ2は、ダイオード構成領域ＳＣDを
介して書き込み情報設定線ＷＩＳＬに接続されている。
この場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。
【０２６０】（実施の形態６）実施の形態６は、本発明
の第５の態様及び第１３の態様に係る半導体メモリセル
に関する。実施の形態６の半導体メモリセルの原理図を
図６２の（Ａ）に示す。実施の形態６の半導体メモリセ
ルにおいては、接合型トランジスタＪＦ1の他方のゲー
ト領域は、第４の配線に接続される代わりに、接合型ト
ランジスタＪＦ 1の一方のゲート領域に接続されてい
る。より具体的には、ＭＩＳ形ダイオードＤＴの一端
と、接合型トランジスタＪＦ1の他方のゲート領域とが
共通とされている。また、接合型トランジスタＪＦ1の
ゲート領域を構成する第５の領域ＳＣ5は、第１のトラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1の延在部に相当
する。
【０２６１】即ち、実施の形態６の半導体メモリセル
は、模式的な一部断面図を図６３に示すように、（１）
ソース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域ＣＨ1、及び、該チャネル形成領域
ＣＨ1と容量結合したゲート部Ｇ1を有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ2、及
び、該チャネル形成領域ＣＨ2と容量結合したゲート部
Ｇ2を有する第２導電形（例えば、ｐチャネル形）のス
イッチ用の第２のトランジスタＴＲ2、（３）ソース／
ドレイン領域、チャネル領域ＣＨJ1及びゲート領域を有
する電流制御用の接合型トランジスタＪＦ1、並びに、
（４）情報保持用のＭＩＳ形ダイオードＤＴ、から成
り、（ａ）第２導電形（例えば、ｐ+形）を有する半導
体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面
領域に設けられた、第１導電形（例えば、ｎ+形）を有
する半導体性の第２の領域ＳＣ2、（ｃ）第２の領域Ｓ
Ｃ2の表面領域に設けられ、且つ、整流接合を形成して
接する、第２導電形（例えばｐ++形）の半導体性の、又
は、シリサイドや金属、金属化合物等の導電性の第３の
領域ＳＣ3、（ｄ）第１の領域ＳＣ1の表面領域に第２の
領域ＳＣ2と離間して設けられ、且つ、整流接合を形成
して接する、第１導電形（例えばｎ+形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第４の領域ＳＣ4、並びに、（ｅ）第２の領域ＳＣ2の表
面領域に第３の領域ＳＣ3と離間して設けられた、第２
導電形（例えば、ｐ+形）を有する半導体性の第５の領
域ＳＣ5、を有する。
【０２６２】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成され、（Ａ−４）ゲート部Ｇ1は、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ 1の上方に絶縁膜を介し
て設けられている。
【０２６３】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート部Ｇ2は、第２のト
ランジスタＴＲ2のチャネル形成領域ＣＨ 2の上方に絶縁
膜を介して設けられている。
【０２６４】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第２の領域ＳＣ2の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第２の領域ＳＣ2の表面領域の該一部から構成さ
れ、（Ｃ−４）他方のソース／ドレイン領域は、接合型
トランジスタＪＦ1のチャネル領域ＣＨJ1の他端から延
びる第２の領域ＳＣ2の部分から構成されている。
【０２６５】また、ＭＩＳ形ダイオードＤＴに関して
は、され、（Ｄ−１）その一端は、第５の領域ＳＣ5か
ら構成され、（Ｄ−２）その他端を構成する電極ＥＬ
は、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオ
ードＤＴの一端を構成する第５の領域ＳＣ5と対向して
設けられている。ワイドギャップ薄膜ＷＧは、第５の領
域ＳＣ5（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1の延在部に該当する）の電位とＭＩＳ形ダイオー
ドＤＴの他端（電極ＥＬ）の電位との電位差に依存して
ＭＩＳ形ダイオードＤＴにキャリアのトンネル遷移が生
じる材料、具体的には、例えば、厚さ５ｎｍ以下のＳｉ
Ｏ2膜やＳｉＯＮ膜、厚さ９ｎｍ以下のＳｉＮ膜から構
成することができる。
【０２６６】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０２６７】そして、（Ｅ）第１のトランジスタＴＲ1
のゲート部Ｇ1及び第２のトランジスタＴＲ2のゲート部
Ｇ2は、メモリセル選択用の第１の配線（例えば、ワー
ド線）に接続され、（Ｆ）第３の領域ＳＣ3は、書き込
み情報設定線ＷＩＳＬに接続され、（Ｇ）第４の領域Ｓ
Ｃ4は、第２の配線に接続され、（Ｈ）第５の領域ＳＣ5
は、第１の領域ＳＣ1に接続され、（Ｉ）ＭＩＳ形ダイ
オードＤＴの他端を構成する電極ＥＬは、所定の電位を
有する第３の配線に接続されている。
【０２６８】実施の形態６の半導体メモリセルにおいて
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。
【０２６９】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０２７０】実施の形態６においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０２７１】実施の形態６の半導体メモリセルにおい
て、第１の領域ＳＣ1の直下に、第１導電形（例えばｎ
++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０２７２】尚、図６３に示した半導体メモリセルにお
いて、原理図を図６１に示すように、ｐｎ接合ダイオー
ドＤの形成を省略し、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域に該当する第２の領域ＳＣ2を
第５の配線（図６３には図示せず）に接続してもよい。
この場合、第２の配線をビット線とし、第５の配線に第
２の所定の電位を加える構成、あるいは、第５の配線を
ビット線とし、第２の配線に第２の所定の電位を加える
構成とすることが好ましい。
【０２７３】あるいは又、原理図を図６２の（Ｂ）に示
し、模式的な一部断面図を図６４に示す半導体メモリセ
ルは、第２の領域ＳＣ2の表面領域に設けられ、整流接
合を形成して接するダイオード構成領域ＳＣDを更に有
し、このダイオード構成領域ＳＣDと第２の領域ＳＣ2と
によってショットキ接合形の多数キャリア・ダイオード
ＤＳが構成されている。そして、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1を介して第５の配線に接続される代わりに、
接合型トランジスタＪＦ1及びショットキ接合形の多数
キャリア・ダイオードＤＳを介して書き込み情報設定線
ＷＩＳＬに接続されている。即ち、第２の領域ＳＣ
2は、ダイオード構成領域ＳＣDを介して書き込み情報設
定線ＷＩＳＬに接続されている。図６４に示す半導体メ
モリセルにおいては、ダイオード構成領域ＳＣDは第３
の領域ＳＣ3に隣接して設けられているが、ダイオード
構成領域ＳＣDの形成位置はこれに限定するものではな
い。
【０２７４】（実施の形態７）実施の形態７は、本発明
の第５の態様及び第１４の態様に係る半導体メモリセル
に関する。実施の形態７の半導体メモリセルの原理図を
図６５に示す。実施の形態７の半導体メモリセルにおい
ては、接合型トランジスタＪＦ1の他方のゲート領域
は、第４の配線に接続される代わりに、書き込み情報設
定線ＷＩＳＬに接続されている。
【０２７５】更には、図６９の（Ａ）に模式的な一部断
面図を示し、図６９の（Ｂ）に各領域の配置を模式的に
示すように、実施の形態７の半導体メモリセルは、第５
の領域ＳＣ5が省略されている点、及び、第１のトラン
ジスタＴＲ1と第２のトランジスタＴＲ2とでゲート部が
共有されている点が、実施の形態５の半導体メモリセル
と相違する。即ち、実施の形態７の半導体メモリセル
は、（１）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ1、及び、該チャネ
ル形成領域ＣＨ1と容量結合したゲート部Ｇを有する第
１導電形（例えば、ｎチャネル形）の読み出し用の第１
のトランジスタＴＲ1、（２）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域ＣＨ
2、及び、該チャネル形成領域ＣＨ2と容量結合したゲー
ト部Ｇを有する第２導電形（例えば、ｐチャネル形）の
スイッチ用の第２のトランジスタＴＲ2、（３）ソース
／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域を
有する電流制御用の接合型トランジスタＪＦ1、並び
に、（４）情報保持用のＭＩＳ形ダイオードＤＴ、から
成り、（ａ）第１導電形（例えば、ｎ形）を有する半導
体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接
し、第２導電形（例えば、ｐ+形）を有する半導体性の
第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に
設けられ、且つ、整流接合を形成して接する、第２導電
形（例えばｐ++形）の半導体性の、又は、シリサイドや
金属、金属化合物等の導電性の第３の領域ＳＣ3、
（ｄ）第２の領域ＳＣ2の表面領域に設けられ、且つ、
整流接合を形成して接する、第１導電形（例えばｎ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第４の領域ＳＣ4、並びに、（ｅ）第
１の領域ＳＣ1と第４の領域ＳＣ4、及び、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3を橋渡すごとく絶縁膜を介して設
けられ、第１のトランジスタＴＲ1と第２のトランジス
タＴＲ2とで共有されたゲート部（符号「Ｇ」で表
す）、を有する。
【０２７６】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図６９に示す半導体メモリセルにおい
ては、具体的には、第１の領域ＳＣ1の表面領域に第２
の領域ＳＣ2が設けられている。
【０２７７】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【０２７８】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０２７９】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第３の領域ＳＣ3、及
び、該第３の領域ＳＣ3と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
３の領域ＳＣ3と第２の領域ＳＣ2の該部分とで挟まれた
第１の領域ＳＣ1の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第１の領域ＳＣ1の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第１
の領域ＳＣ1の部分から構成されている。
【０２８０】また、ＭＩＳ形ダイオードＤＴに関して
は、（Ｄ−１）その一端は、第２の領域ＳＣ2の一部分
ＳＣ2Aから構成され、（Ｄ−２）その他端を構成する電
極ＥＬは、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形
ダイオードＤＴの一端を構成する第２の領域ＳＣ2の該
一部分ＳＣ2Aと対向して設けられている。ワイドギャッ
プ薄膜ＷＧは、第２の領域ＳＣ2（第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1）の電位とＭＩＳ形ダイ
オードＤＴの他端（電極ＥＬ）の電位との電位差に依存
してＭＩＳ形ダイオードＤＴにキャリアのトンネル遷移
が生じる材料、具体的には、例えば、厚さ５ｎｍ以下の
ＳｉＯ2膜やＳｉＯＮ膜、厚さ９ｎｍ以下のＳｉＮ膜か
ら構成することができる。
【０２８１】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０２８２】そして、（Ｅ）ゲート部Ｇは、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｇ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｈ）ＭＩＳ形ダイオードＤＴの他端を構
成する電極ＥＬは、所定の電位を有する第３の配線に接
続されている。
【０２８３】尚、第１の領域ＳＣ1を第５の配線に接続
し、第２の配線をビット線とし、第５の配線に第２の所
定の電位を加える構成、あるいは、第５の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
【０２８４】実施の形態７においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【０２８５】実施の形態７の半導体メモリセルにおい
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。また、第１の領域ＳＣ1の下部に、
第５の配線として機能する第１導電形（例えばｎ++形）
の第２の高濃度不純物含有層ＳＣ11が設けられている。
【０２８６】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第３の領域ＳＣ3及びこの第３の領域
ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
【０２８７】図７０〜図９１に、実施の形態７の半導体
メモリセルの変形例の模式的な一部断面図を示す。
【０２８８】模式的な一部断面図を図７０に示す半導体
メモリセルにおいては、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1に、斜めイオン注入法によって第１導
電形の不純物をイオン注入することで、第１導電形領域
ＳＣ12が形成されている。これによって、チャネル領域
ＣＨJ1の不純物濃度を制御することができ、接合型トラ
ンジスタＪＦ1の動作を安定させることができる。尚、
このような第１導電形領域ＳＣ12を設ける構成を、第１
の領域ＳＣ1、第２の領域ＳＣ2、第３の領域ＳＣ3の配
置にも依るが、本発明の各種の半導体メモリセルに適用
することができる。
【０２８９】原理図を図６６の（Ａ）に示し、模式的な
一部断面図を図７１に示す半導体メモリセルにおいて
は、第１の領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第１の領域ＳＣ1は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第１の
領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。また、原理
図を図６６の（Ｂ）に示し、模式的な一部断面図を図７
２の（Ａ）に示し、各領域の配置を模式的に図７２の
（Ｂ）に示す半導体メモリセルにおいては、第１の領域
ＳＣ1の表面領域に設けられ、整流接合を形成して接す
るダイオード構成領域ＳＣDを更に有し、該ダイオード
構成領域ＳＣDと第１の領域ＳＣ1とによって多数キャリ
ア・ダイオードＤＳが構成され、第１の領域ＳＣ1は、
該ダイオード構成領域ＳＣDを介して書き込み情報設定
線ＷＩＳＬに接続されている。これらの場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【０２９０】図７３の（Ａ）、（Ｂ）に示す例において
は、支持基板上の絶縁材料層ＩＬ0に囲まれた半導体層
ＳＣ0内に、図６９に示した構造を有する半導体メモリ
セルが形成されている。図７３の（Ａ）に示した半導体
メモリセルと図７３の（Ｂ）に示した半導体メモリセル
の相違点は、第３の領域ＳＣ3がどの程度下方まで延び
ているかにある。図７３の（Ｂ）に示した構造を有する
半導体メモリセルを採用することによって、第３の領域
ＳＣ3の側部から書き込み情報設定線ＷＩＳＬへの電極
を取り出すことが可能となる。その他の構造は、図６９
に示した半導体メモリセルと実質的に同一である。図７
４に示す例においては、支持基板上の絶縁材料層ＩＬ0
に囲まれた半導体層ＳＣ0内に、図７２に示した構造を
有する半導体メモリセルが形成されている。その他の構
造は、図７２に示した半導体メモリセルと実質的に同一
である。このような構造を有する半導体メモリセルは、
先に説明したＳＯＩ構造あるいはＴＦＴ構造の形成方法
に基づき作製することができる。
【０２９１】図６９に示した実施の形態７の半導体メモ
リセルを、図７５及び図７６に示す構造に変形すること
もできる。尚、図７５の（Ａ）は、半導体メモリセルの
模式的な一部断面図であり、図７５の（Ｂ）は、各領域
の配置を模式的に示す図であり、図７６は、図７５の
（Ｂ）の矢印に沿った模式的な一部断面図である。この
半導体メモリセルにおいては、第２の領域ＳＣ2の一部
ＳＣ2Aが、第４の領域ＳＣ4の側部であって半導体基板
の表面にまで延在している。そして、かかる第２の領域
の延在部ＳＣ2Bが、ＭＩＳ形ダイオードＤＴの一端に該
当している。第２の領域の延在部ＳＣ2Bの上方には、ワ
イドギャップ薄膜ＷＧを介してＭＩＳ形ダイオードＤＴ
の他端を構成する電極ＥＬが形成されている。また、電
極ＥＬから高抵抗素子Ｒが一体に延びている。電極ＥＬ
及び高抵抗素子Ｒは、第１導電形（例えばｎ形）の不純
物を含有するポリシリコン薄膜から構成されている。第
２の配線（例えば、ビット線）は、第２の層間絶縁層Ｉ
Ｌ2上に形成されており、図７６の紙面垂直方向に延び
ている。尚、図７５及び図７６に示した第２の領域ＳＣ
2の構造を、本発明の半導体メモリセルの各種の変形例
に適用することができる。
【０２９２】原理図を図６７に示し、模式的な一部断面
図を図７７の（Ａ）に示し、各領域の配置を模式的に図
７７の（Ｂ）に示すように、第４の領域ＳＣ4の表面領
域に第２導電形（例えば、ｐ+形）を有する半導体性の
ＭＩＳ形ダイオード構成領域ＳＣDTが設けられ、ＭＩＳ
形ダイオード構成領域ＳＣDTと第２の領域ＳＣ2とを接
続した構成とすることもできる。ここで、ＭＩＳ形ダイ
オードＤＴに関しては、その一端は、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1の延在部あるいは第２
の領域ＳＣ2の延在部に該当するＭＩＳ形ダイオード構
成領域ＳＣDTから構成され、その他端を構成する電極Ｅ
Ｌは、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオー
ドＤＴの一端を構成するＭＩＳ形ダイオード構成領域Ｓ
ＣDTと対向して設けられており、導電材料から構成され
ている。
【０２９３】ＭＩＳ形ダイオード構成領域ＳＣDTと第１
の領域ＳＣ1との接続は、例えば、図７７の（Ｃ）に模
式的な一部断面図を示すように、第２の領域ＳＣ2の一
部を半導体基板の表面近傍まで延在させ、第４の領域Ｓ
Ｃ4の外側で、ＭＩＳ形ダイオード構成領域ＳＣDTと第
２の領域ＳＣ2の延在した部分とが接するような構造と
することによって、得ることができる。尚、かかるＭＩ
Ｓ形ダイオード構成領域ＳＣDTは、第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1の延在部あるいは第２の
領域ＳＣ2の延在部に該当する。半導体メモリセルをこ
のような構造にすることにより、半導体メモリセルの配
線構造の簡素化を図ることができる。
【０２９４】図７８に模式的な一部断面図を示す半導体
メモリセルにおいては、第２導電形（例えばｐ+形）を
有するＭＩＳ形ダイオード構成領域ＳＣDTが埋め込みプ
ラグ状に形成され、かかるＭＩＳ形ダイオード構成領域
ＳＣDTは、第４の領域ＳＣ4を貫通し、第２の領域ＳＣ2
まで達している。尚、かかるＭＩＳ形ダイオード構成領
域ＳＣDTも、第１のトランジスタＴＲ1のチャネル形成
領域ＣＨ1の延在部あるいは第２の領域ＳＣ2の延在部に
該当する。このような構造にすることによっても、ＭＩ
Ｓ形ダイオード構成領域ＳＣDTと第２の領域ＳＣ2とを
接続することができる。この点を除き、図７８に示した
半導体メモリセルの構造は、図６９に示した半導体メモ
リセルの構造と実質的に同一とすることができる。
【０２９５】図７９及び図８０に模式的な一部断面図を
示す半導体メモリセル（原理図は、それぞれ図６８の
（Ａ）及び図６８の（Ｂ）参照）は、図７７あるいは図
７８に示した実施の形態７の半導体メモリセルの変形例
において、第１の領域ＳＣ1と第３の領域ＳＣ3との間で
ｐｎ接合ダイオードＤが形成され、第１の領域ＳＣ
1は、第３の領域ＳＣ3を介して書き込み情報設定線ＷＩ
ＳＬに接続された構成を有する。また、図８１及び図８
２に模式的な一部断面図を示す半導体メモリセルは、図
７７あるいは図７８に示した実施の形態７の半導体メモ
リセルの変形例において、第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接するダイオード構成
領域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第
１の領域ＳＣ 1とによって多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
された構成を有する。更には、図８３の（Ａ）及び
（Ｂ）に模式的な一部断面図を示す半導体メモリセル
は、図７３の（Ａ）及び（Ｂ）に示した実施の形態７の
半導体メモリセルの変形例において、第４の領域ＳＣ4
の表面領域に第２導電形（例えば、ｐ+形）を有する半
導体性のＭＩＳ形ダイオード構成領域ＳＣDTが設けら
れ、かかるＭＩＳ形ダイオード構成領域ＳＣDTを第２の
領域ＳＣ2と接続した構成を有する。また、図８４の
（Ａ）及び（Ｂ）に模式的な一部断面図を示す半導体メ
モリセルは、図７３の（Ａ）及び（Ｂ）に示した実施の
形態７の半導体メモリセルの変形例において、第２導電
形（例えばｐ+形）を有するＭＩＳ形ダイオード構成領
域ＳＣDTが埋め込みプラグ状に形成され、かかるＭＩＳ
形ダイオード構成領域ＳＣDTは、第４の領域ＳＣ4を貫
通し、第２の領域ＳＣ2まで達している構成を有する。
更には、図８５の（Ａ）に模式的な一部断面図を示す半
導体メモリセルは、図７４に示した実施の形態７の半導
体メモリセルの変形例において、第４の領域ＳＣ4の表
面領域に第２導電形（例えば、ｐ+形）を有する半導体
性のＭＩＳ形ダイオード構成領域ＳＣDTが設けられ、か
かるＭＩＳ形ダイオード構成領域ＳＣDTを第２の領域Ｓ
Ｃ2と接続した構成を有する。また、図８５の（Ｂ）に
模式的な一部断面図を示す半導体メモリセルは、図７４
に示した実施の形態７の半導体メモリセルの変形例にお
いて、第２導電形（例えばｐ+形）を有するＭＩＳ形ダ
イオード構成領域ＳＣDTが埋め込みプラグ状に形成さ
れ、かかるＭＩＳ形ダイオード構成領域ＳＣDTは、第４
の領域ＳＣ4を貫通し、第２の領域ＳＣ2まで達している
構成を有する。
【０２９６】図８６に示す半導体メモリセルの変形例に
おいては、第１の領域ＳＣ1と第２の領域ＳＣ2とは接し
ているが、具体的には、第２の領域ＳＣ2の表面領域に
第１の領域ＳＣ1が設けられており、しかも、第１の領
域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成され、第１の領域ＳＣ1は、第３の領域ＳＣ3を
介して書き込み情報設定線ＷＩＳＬに接続された構成を
有する。
【０２９７】図８７に示す半導体メモリセルの変形例に
おいては、第２の領域ＳＣ2の表面領域に第１の領域Ｓ
Ｃ1が設けられており、しかも、第１の領域ＳＣ1の表面
領域に設けられ、整流接合を形成して接するダイオード
構成領域ＳＣDを更に有し、該ダイオード構成領域ＳＣD
と第１の領域ＳＣ1とによって多数キャリア・ダイオー
ドＤＳが構成され、第１の領域ＳＣ1は、該ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続された構成を有する。
【０２９８】図８８及び図８９に示す半導体メモリセル
においては、第２の領域ＳＣ2の表面領域に第１の領域
ＳＣ1が設けられており、しかも、第４の領域ＳＣ4の表
面領域に第２導電形（例えば、ｐ+形）を有する半導体
性のＭＩＳ形ダイオード構成領域ＳＣDTが設けられ、か
かるＭＩＳ形ダイオード構成領域ＳＣDTを第２の領域Ｓ
Ｃ2と接続した構成を有する。即ち、かかるＭＩＳ形ダ
イオード構成領域ＳＣD Tは、第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1の延在部あるいは第２の領域
ＳＣ2の延在部に該当する。尚、図８８に示す半導体メ
モリセルにおいては、第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3との間でｐｎ接合ダイオードＤが形成され、第１の
領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設
定線ＷＩＳＬに接続された構成を有する。また、図８９
に示す半導体メモリセルにおいては、第１の領域ＳＣ1
の表面領域に設けられ、整流接合を形成して接するダイ
オード構成領域ＳＣDを更に有し、該ダイオード構成領
域ＳＣDと第１の領域ＳＣ1とによって多数キャリア・ダ
イオードＤＳが構成され、第１の領域ＳＣ1は、該ダイ
オード構成領域ＳＣDを介して書き込み情報設定線ＷＩ
ＳＬに接続された構成を有する。
【０２９９】図９０及び図９１に示す半導体メモリセル
においては、第２の領域ＳＣ2の表面領域に第１の領域
ＳＣ1が設けられており、しかも、第２導電形（例えば
ｐ+形）を有するＭＩＳ形ダイオード構成領域ＳＣDTが
埋め込みプラグ状に形成され、かかるＭＩＳ形ダイオー
ド構成領域ＳＣDTは、第４の領域ＳＣ4を貫通し、第２
の領域ＳＣ2まで達している構成を有する。即ち、かか
るＭＩＳ形ダイオード構成領域ＳＣDTも、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1の延在部あるいは
第２の領域ＳＣ2の延在部に該当する。尚、図９０に示
す半導体メモリセルにおいては、第１の領域ＳＣ1と第
３の領域ＳＣ3との間でｐｎ接合ダイオードＤが形成さ
れ、第１の領域ＳＣ1は、第３の領域ＳＣ3を介して書き
込み情報設定線ＷＩＳＬに接続された構成を有する。ま
た、図９１に示す半導体メモリセルにおいては、第１の
領域ＳＣ1の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、該ダイオ
ード構成領域ＳＣDと第１の領域ＳＣ1とによって多数キ
ャリア・ダイオードＤＳが構成され、第１の領域ＳＣ1
は、該ダイオード構成領域ＳＣDを介して書き込み情報
設定線ＷＩＳＬに接続された構成を有する。
【０３００】（実施の形態８）実施の形態８は、本発明
の第６の態様及び第１５の態様に係る半導体メモリセル
に関する。図９３の（Ａ）にその原理図を示すように、
実施の形態８の半導体メモリセルは、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量
結合したゲート部Ｇ1を有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域ＣＨ2、及び、該チャ
ネル形成領域ＣＨ2と容量結合したゲート部Ｇ2を有する
第２導電形（例えば、ｐチャネル形）のスイッチ用の第
２のトランジスタＴＲ2、（３）ソース／ドレイン領
域、チャネル領域ＣＨJ1及びゲート領域を有する電流制
御用の接合型トランジスタＪＦ1、並びに、（４）情報
保持用のＭＩＳ形ダイオードＤＴ、から成る。
【０３０１】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、ＭＩＳ形ダイオードＤＴの一
端は第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
の延在部から構成され、ＭＩＳ形ダイオードＤＴの他端
は導電材料から成る電極ＥＬから構成され、該電極ＥＬ
は所定の電位を有する配線（第３の配線）に接続されて
いる。実施の形態８においては、第１のトランジスタＴ
Ｒ1と第２のトランジスタＴＲ2は、実質的に個別のトラ
ンジスタから構成されている。
【０３０２】更には、第１のトランジスタＴＲ1のゲー
ト部Ｇ1及び第２のトランジスタＴＲ 2のゲート部Ｇ2は
メモリセル選択用の第１の配線（例えば、ワード線）に
接続され、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域は接合型トランジスタＪＦ1を介して第２
の配線に接続され、接合型トランジスタＪＦ1の他方の
ゲート領域は第３の配線に接続され、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域はダイオードＤ
を介して書き込み情報設定線ＷＩＳＬに接続され、第２
のトランジスタＴＲ2の他方のソース／ドレイン領域は
書き込み情報設定線ＷＩＳＬに接続され、ＭＩＳ形ダイ
オードＤＴの他端は高抵抗素子Ｒを介して所定の電位を
有する前記配線に相当する第３の配線に接続されてい
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。
【０３０３】あるいは又、図９８に模式的な一部断面図
を示すように、実施の形態８の半導体メモリセルにおい
ては、電流制御用の接合型トランジスタＪＦ1が設けら
れている位置が、実施の形態５の半導体メモリセルと相
違している。即ち、実施の形態８の半導体メモリセル
は、（１）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ1、及び、該チャネ
ル形成領域ＣＨ1と容量結合したゲート部Ｇ1を有する第
１導電形（例えば、ｎチャネル形）の読み出し用の第１
のトランジスタＴＲ1、（２）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域ＣＨ
2、及び、該チャネル形成領域ＣＨ2と容量結合したゲー
ト部Ｇ2を有する第２導電形（例えば、ｐチャネル形）
のスイッチ用の第２のトランジスタＴＲ2、（３）ソー
ス／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域
を有する電流制御用の接合型トランジスタＪＦ1、並び
に、（４）情報保持用のＭＩＳ形ダイオードＤＴ、から
成り、（ａ）第２導電形（例えば、ｐ+形）を有する半
導体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表
面領域に設けられた、第１導電形（例えば、ｎ+形）を
有する半導体性の第２の領域ＳＣ2、（ｃ）第２の領域
ＳＣ2の表面領域に設けられ、整流接合を形成して接す
る、第２導電形（例えばｐ++形）の半導体性の、又は、
シリサイドや金属、金属化合物等の導電性の第３の領域
ＳＣ3、（ｄ）第１の領域ＳＣ1の表面領域に第２の領域
ＳＣ2と離間して設けられた、第１導電形（例えば、ｎ+
形）を有する半導体性の第４の領域ＳＣ4、並びに、
（ｅ）第４の領域ＳＣ4の表面領域に設けられ、整流接
合を形成して接する、第２導電形（例えばｐ++形）の半
導体性の、又は、シリサイドや金属、金属化合物等の導
電性の第５の領域ＳＣ5、を有する。
【０３０４】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
の一部から構成され、（Ａ−４）ゲート部Ｇ1は、第１
のトランジスタＴＲ1のチャネル形成領域ＣＨ 1の上方に
絶縁膜を介して設けられている。
【０３０５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート部Ｇ2は、第２のト
ランジスタＴＲ2のチャネル形成領域ＣＨ 2の上方に絶縁
膜を介して設けられている。
【０３０６】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０３０７】また、ＭＩＳ形ダイオードＤＴに関して
は、（Ｄ−１）その一端は、第１の領域ＳＣ1の一部分
ＳＣ1Aから構成され、（Ｄ−２）その他端を構成する電
極ＥＬは、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形
ダイオードＤＴの一端を構成する第１の領域ＳＣ1の該
一部分ＳＣ1Aと対向して設けられている。ワイドギャッ
プ薄膜ＷＧは、第１の領域ＳＣ1（第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1）の電位とＭＩＳ形ダイ
オードＤＴの他端（電極ＥＬ）の電位との電位差に依存
してＭＩＳ形ダイオードＤＴにキャリアのトンネル遷移
が生じる材料、具体的には、例えば、厚さ５ｎｍ以下の
ＳｉＯ2膜やＳｉＯＮ膜、厚さ９ｎｍ以下のＳｉＮ膜か
ら構成することができる。
【０３０８】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０３０９】そして、（Ｅ）第１のトランジスタＴＲ1
のゲート部Ｇ1及び第２のトランジスタＴＲ2のゲート部
Ｇ2は、メモリセル選択用の第１の配線（例えば、ワー
ド線）に接続され、（Ｆ）第３の領域ＳＣ3は、書き込
み情報設定線ＷＩＳＬに接続され、（Ｇ）接合型トラン
ジスタＪＦ1の他方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の部分は、第２の配線に接続され、
（Ｈ）ＭＩＳ形ダイオードＤＴの他端を構成する電極Ｅ
Ｌは、所定の電位を有する第３の配線に接続され（Ｉ）
第５の領域ＳＣ5は、第４の配線に接続されている。
【０３１０】実施の形態８の半導体メモリセルにおいて
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。
【０３１１】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０３１２】実施の形態８においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０３１３】尚、実施の形態８の半導体メモリセルにお
いて、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０３１４】尚、図９８に示した半導体メモリセルにお
いて、原理図を図９２に示すように、ｐｎ接合ダイオー
ドＤの形成を省略し、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域に該当する第２の領域ＳＣ2を
第５の配線（図９８には図示せず）に接続してもよい。
この場合、第２の配線をビット線とし、第５の配線に第
２の所定の電位を加える構成、あるいは、第５の配線を
ビット線とし、第２の配線に第２の所定の電位を加える
構成とすることが好ましい。
【０３１５】図９８に示した半導体メモリセルの変形例
を、更に、図９９〜図１０３に示す。
【０３１６】原理図を図９３の（Ｂ）に示し、模式的な
一部断面図を図９９に示す半導体メモリセルは、第２の
領域ＳＣ2の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、このダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れている。そして、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域は、第５の配線に接続される代わ
りに、ショットキ接合形の多数キャリア・ダイオードＤ
Ｓを介して書き込み情報設定線ＷＩＳＬに接続されてい
る。即ち、第２の領域ＳＣ2は、ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。図９９に示す半導体メモリセルにおいては、ダイ
オード構成領域ＳＣDは第３の領域ＳＣ3に隣接して設け
られているが、ダイオード構成領域ＳＣDの形成位置は
これに限定するものではない。尚、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に第２の所定の電位
を加える構成とすることが好ましい。
【０３１７】原理図を図９５の（Ａ）及び（Ｂ）に示す
ように、接合型トランジスタＪＦ1の他方のゲート領域
は、第４の配線に接続される代わりに、書き込み情報設
定線ＷＩＳＬに接続されていてもよい。即ち、模式的な
一部断面図を図１００及び図１０１に示すように、第５
の領域ＳＣ5を、第４の配線に接続する代わりに、書き
込み情報設定線ＷＩＳＬに接続してもよい。尚、図１０
０に示す半導体メモリセルは、図９８に示した半導体メ
モリセルの変形であり、図１０１に示す半導体メモリセ
ルは、図９９に示した半導体メモリセルの変形である。
【０３１８】尚、原理図を図９４に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第２の領
域ＳＣ2を第５の配線（図１００には図示せず）に接続
してもよく、この場合には、第２の領域ＳＣ2を第５の
配線に接続し、第２の配線をビット線とし、第５の配線
に第２の所定の電位を加える構成、あるいは、第５の配
線をビット線とし、第２の配線に第２の所定の電位を加
える構成とすることが好ましい。
【０３１９】原理図を図９７の（Ａ）、（Ｂ）に示し、
模式的な一部断面図を図１０２及び図１０３に示す半導
体メモリセルにおいては、第５の領域ＳＣ5は、第４の
配線に接続される代わりに、第１の領域ＳＣ1に接続さ
れている。即ち、接合型トランジスタＪＦ1の他方のゲ
ート領域は、第４の配線に接続される代わりに、接合型
トランジスタＪＦ1の一方のゲート領域に接続されてい
る。更には、模式的な一部断面図を図１０２に示す半導
体メモリセルにおいては、第２の領域ＳＣ2と第３の領
域ＳＣ3との間でｐｎ接合ダイオードＤが形成され、第
２の領域ＳＣ2は第３の領域ＳＣ3を介して書き込み情報
設定線ＷＩＳＬに接続されている。また、模式的な一部
断面図を図１０３に示す半導体メモリセルにおいては、
第２の領域ＳＣ2の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域ＳＣDを更に有し、こ
のダイオード構成領域ＳＣDと第２の領域ＳＣ2とによっ
てショットキ接合形の多数キャリア・ダイオードＤＳが
構成され、第２の領域ＳＣ 2は、ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。ダイオードや多数キャリア・ダイオードが設けら
れたこれらの場合、第２の配線をビット線とする構成、
あるいは、書き込み情報設定線ＷＩＳＬをビット線と兼
用させ、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
【０３２０】尚、原理図を図９６に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第２の領
域ＳＣ2を第５の配線（図１０２には図示せず）に接続
してもよく、この場合には、第２の領域ＳＣ2を第５の
配線に接続し、第２の配線をビット線とし、第５の配線
に第２の所定の電位を加える構成、あるいは、第５の配
線をビット線とし、第２の配線に第２の所定の電位を加
える構成とすることが好ましい。
【０３２１】（実施の形態９）実施の形態９は、本発明
の第６の態様及び第１６の態様に係る半導体メモリセル
に関する。実施の形態９の半導体メモリセルにおいて
は、接合型トランジスタＪＦ1の他方のゲート領域は、
第４の配線に接続される代わりに、接合型トランジスタ
ＪＦ1の一方のゲート領域に接続されている。より具体
的には、ＭＩＳ形ダイオードＤＴの一端と、接合型トラ
ンジスタＪＦ1の他方のゲート領域とが共通とされてい
る。また、接合型トランジスタＪＦ1のゲート領域を構
成する第５の領域ＳＣ5は、第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の延在部に相当する。
【０３２２】即ち、図１０６に模式的な一部断面図を示
し、原理図を図１０５の（Ａ）に示す実施の形態９の半
導体メモリセルは、（１）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ1、
及び、該チャネル形成領域ＣＨ1と容量結合したゲート
部Ｇ1を有する第１導電形（例えば、ｎチャネル形）の
読み出し用の第１のトランジスタＴＲ1、（２）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と
容量結合したゲート部Ｇ2を有する第２導電形（例え
ば、ｐチャネル形）のスイッチ用の第２のトランジスタ
ＴＲ2、（３）ソース／ドレイン領域、チャネル領域Ｃ
ＨJ1及びゲート領域を有する電流制御用の接合型トラン
ジスタＪＦ1、並びに、（４）情報保持用のＭＩＳ形ダ
イオードＤＴ、から成り、（ａ）第２導電形（例えば、
ｐ+形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第
１の領域ＳＣ1の表面領域に設けられた、第１導電形
（例えば、ｎ+形）を有する半導体性の第２の領域Ｓ
Ｃ2、（ｃ）第２の領域ＳＣ2の表面領域に設けられ、整
流接合を形成して接する、第２導電形（例えばｐ++形）
の半導体性の、又は、シリサイドや金属、金属化合物等
の導電性の第３の領域ＳＣ3、（ｄ）第１の領域ＳＣ1の
表面領域に第２の領域ＳＣ2と離間して設けられた、第
１導電形（例えば、ｎ+形）を有する半導体性の第４の
領域ＳＣ4、並びに、（ｅ）第４の領域ＳＣ4の表面領域
に設けられた、第２導電形（例えば、ｐ+形）を有する
半導体性の第５の領域ＳＣ5、を有する。
【０３２３】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
の一部から構成され、（Ａ−４）ゲート部Ｇ1は、第１
のトランジスタＴＲ1のチャネル形成領域ＣＨ 1の上方に
絶縁膜を介して設けられている。
【０３２４】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート部Ｇ2は、第２のト
ランジスタＴＲ2のチャネル形成領域ＣＨ 2の上方に絶縁
膜を介して設けられている。
【０３２５】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０３２６】また、ＭＩＳ形ダイオードＤＴに関して
は、（Ｄ−１）その一端は、第５の領域ＳＣ5から構成
され、（Ｄ−２）その他端を構成する電極ＥＬは、ワイ
ドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオードＤＴ
の一端を構成する第５の領域ＳＣ5と対向して設けられ
ている。ワイドギャップ薄膜ＷＧは、第５の領域ＳＣ5
（第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1）
の電位とＭＩＳ形ダイオードＤＴの他端（電極ＥＬ）の
電位との電位差に依存してＭＩＳ形ダイオードＤＴにキ
ャリアのトンネル遷移が生じる材料、具体的には、例え
ば、厚さ５ｎｍ以下のＳｉＯ2膜やＳｉＯＮ膜、厚さ９
ｎｍ以下のＳｉＮ膜から構成することができる。
【０３２７】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０３２８】そして、（Ｅ）第１のトランジスタＴＲ1
のゲート部Ｇ1及び第２のトランジスタＴＲ2のゲート部
Ｇ2は、メモリセル選択用の第１の配線（例えば、ワー
ド線）に接続され、（Ｆ）第３の領域ＳＣ3は、書き込
み情報設定線ＷＩＳＬに接続され、（Ｇ）接合型トラン
ジスタＪＦ1の他方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の部分は、第２の配線に接続され、
（Ｈ）第５の領域ＳＣ5は、第１の領域ＳＣ1に接続さ
れ、（Ｉ）ＭＩＳ形ダイオードＤＴの他端を構成する電
極ＥＬは、所定の電位を有する第３の配線に接続されて
いる。
【０３２９】実施の形態９の半導体メモリセルにおいて
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。
【０３３０】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０３３１】実施の形態９においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０３３２】尚、実施の形態９の半導体メモリセルにお
いて、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０３３３】尚、図１０６に示した半導体メモリセルに
おいて、原理図を図１０４に示すように、ｐｎ接合ダイ
オードＤの形成を省略し、第１のトランジスタＴＲ1の
一方のソース／ドレイン領域に該当する第２の領域ＳＣ
2を第５の配線（図１０６には図示せず）に接続しても
よい。この場合、第２の配線をビット線とし、第５の配
線に第２の所定の電位を加える構成、あるいは、第５の
配線をビット線とし、第２の配線に第２の所定の電位を
加える構成とすることが好ましい。
【０３３４】原理図を図１０５の（Ｂ）に示し、模式的
な一部断面図を図１０７に示す半導体メモリセルは、第
２の領域ＳＣ2の表面領域に設けられ、整流接合を形成
して接するダイオード構成領域ＳＣDを更に有し、この
ダイオード構成領域ＳＣDと第２の領域ＳＣ2とによって
ショットキ接合形の多数キャリア・ダイオードＤＳが構
成されている。そして、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域は、第５の配線に接続される
代わりに、ショットキ接合形の多数キャリア・ダイオー
ドＤＳを介して書き込み情報設定線ＷＩＳＬに接続され
ている。即ち、第２の領域ＳＣ2は、ダイオード構成領
域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続さ
れている。図１０７に示す半導体メモリセルにおいて
は、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接
して設けられているが、ダイオード構成領域ＳＣDの形
成位置はこれに限定するものではない。尚、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に第２の所
定の電位を加える構成とすることが好ましい。
【０３３５】（実施の形態１０）実施の形態１０は、本
発明の第６の態様及び第１７の態様に係る半導体メモリ
セルに関する。実施の形態１０の半導体メモリセルは、
第５の領域ＳＣ5が省略されている点、及び、第１のト
ランジスタＴＲ1と第２のトランジスタＴＲ2とでゲート
部が共有されている点が、実施の形態８の半導体メモリ
セルと相違する。即ち、図１１４あるいは図１２０に模
式的な一部断面図を示し、原理図を図１０９の（Ａ）に
示す実施の形態１０の半導体メモリセルは、（１）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1
と容量結合したゲート部Ｇを有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域ＣＨ2、及び、該チ
ャネル形成領域ＣＨ2と容量結合したゲート部Ｇを有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、（３）ソース／ドレイン領
域、チャネル領域ＣＨJ1及びゲート領域を有する電流制
御用の接合型トランジスタＪＦ1、並びに、（４）情報
保持用のＭＩＳ形ダイオードＤＴ、から成り、（ａ）第
１導電形（例えば、ｎ形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形
（例えば、ｐ+形）を有する半導体性の第２の領域Ｓ
Ｃ2、（ｃ）第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する、第２導電形（例えばｐ
+形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2の表面領域に設けられた、第１導電形（例えばｎ+
形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、且つ、整流接合を
形成して接する、第２導電形（例えばｐ+形）の半導体
性の、又は、シリサイドや金属、金属化合物等の導電性
の第５の領域ＳＣ5、並びに、（ｆ）第１の領域ＳＣ1と
第４の領域ＳＣ4、及び、第２の領域ＳＣ2と第３の領域
ＳＣ3を橋渡すごとく絶縁膜を介して設けられ、第１の
トランジスタＴＲ1と第２のトランジスタＴＲ2とで共有
されたゲート部Ｇ、を有する。
【０３３６】尚、図１１４に示す半導体メモリセルにお
いては、第１の領域ＳＣ1と第２の領域ＳＣ2とは接して
いるが、具体的には、第１の領域ＳＣ1の表面領域に第
２の領域ＳＣ2が設けられている。また、図１２０に示
す半導体メモリセルにおいては、第２の領域ＳＣ2の表
面領域に第１の領域ＳＣ1が設けられている。
【０３３７】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【０３３８】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０３３９】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０３４０】また、ＭＩＳ形ダイオードＤＴに関して
は、（Ｄ−１）その一端は、第２の領域ＳＣ2の一部分
ＳＣ2Aから構成され、（Ｄ−２）その他端を構成する電
極ＥＬは、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形
ダイオードＤＴの一端を構成する第２の領域ＳＣ2の該
一部分ＳＣ2Aと対向して設けられている。ワイドギャッ
プ薄膜ＷＧは、第２の領域ＳＣ2（第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1）の電位とＭＩＳ形ダイ
オードＤＴの他端（電極ＥＬ）の電位との電位差に依存
してＭＩＳ形ダイオードＤＴにキャリアのトンネル遷移
が生じる材料、具体的には、例えば、厚さ５ｎｍ以下の
ＳｉＯ2膜やＳｉＯＮ膜、厚さ９ｎｍ以下のＳｉＮ膜か
ら構成することができる。
【０３４１】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０３４２】そして、（Ｅ）ゲート部Ｇは、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｇ）接合型トランジスタＪＦ1の他方
のソース／ドレイン領域を構成する第４の領域ＳＣ4の
部分は、第２の配線に接続され、（Ｈ）ＭＩＳ形ダイオ
ードＤＴの他端を構成する電極ＥＬは、所定の電位を有
する第３の配線に接続され、（Ｉ）第５の領域ＳＣ
5は、第４の配線に接続され、ている。
【０３４３】尚、第１の領域ＳＣ1と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。この場合、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【０３４４】図１１４に示す半導体メモリセル（具体的
には、第１の領域ＳＣ1）は、例えばｐ形半導体基板に
設けられた第１導電形（例えばｎ形）のウエル構造内に
形成されている。また、第２の領域ＳＣ2の直下に、第
１導電形（例えばｎ++形）の第１の高濃度不純物含有層
ＳＣ10を形成すれば、読み出し用の第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるい
は電荷の増加を図ることができる。
【０３４５】図１２０に示す半導体メモリセル（具体的
には、第２の領域ＳＣ2）は、例えばｎ形半導体基板に
設けられた第２導電形（例えばｐ形）のウエル構造内に
形成されている。また、第２の領域ＳＣ2の直下に、第
１導電形（例えばｎ++形）の第１の高濃度不純物含有層
ＳＣ10を形成すれば、読み出し用の第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるい
は電荷の増加を図ることができる。
【０３４６】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第５の領域ＳＣ5及びこの第５の領域
ＳＣ5に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第５の領域ＳＣ5及びこ
の第５の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
【０３４７】図１１４に示した半導体メモリセルにおい
て、ｐｎ接合ダイオードＤの形成を省略し、第１の領域
ＳＣ1の下部に、第５の配線として機能する第１導電形
（例えばｎ++形）の第２の高濃度不純物含有層（図示せ
ず）を設けることもできる。また、図１２０に示した半
導体メモリセルにおいて、ｐｎ接合ダイオードＤの形成
を省略し、第１の領域ＳＣ1を第５の配線（図示せず）
に接続してもよい。これらの半導体メモリセルの原理図
を図１０８に示す。これらの場合、第１の領域ＳＣ1を
第５の配線に接続し、第２の配線をビット線とし、第５
の配線に第２の所定の電位を加える構成、あるいは、第
５の配線をビット線とし、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【０３４８】実施の形態１０の半導体メモリセルの変形
例の模式的な一部断面図を、図１１５〜図１１９及び図
１２１〜図１２５に示す。尚、図１１５〜図１１９に示
す半導体メモリセルにおいては、第１の領域ＳＣ1と第
２の領域ＳＣ2とは接しているが、具体的には、第１の
領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けられてい
る。また、図１２１〜図１２５に示す半導体メモリセル
においては、第２の領域ＳＣ2の表面領域に第１の領域
ＳＣ1が設けられている。
【０３４９】原理図を図１０９の（Ｂ）に示し、模式的
な一部断面図を図１１５及び図１２１に示す半導体メモ
リセルにおいては、第１の領域ＳＣ1の表面領域に設け
られ、整流接合を形成して接するダイオード構成領域Ｓ
ＣDを更に有し、該ダイオード構成領域ＳＣDと第１の領
域ＳＣ1とによって多数キャリア・ダイオードＤＳが構
成され、第１の領域ＳＣ1は、該ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。この場合、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に第２の所定の電位を加える構成とす
ることが好ましい。尚、図１１５においては、ダイオー
ド構成領域ＳＣDは、第３の領域ＳＣ3の略中央部に設け
られており、ダイオード構成領域ＳＣDは第３の領域Ｓ
Ｃ3によって取り囲まれているが、ダイオード構成領域
ＳＣDを形成すべき位置はこのような位置に限定される
ものではない。
【０３５０】更には、原理図を図１１０、図１１１の
（Ａ）及び（Ｂ）に示し、模式的な一部断面図を図１１
６及び図１１７並びに図１２２及び図１２３に示すよう
に、第５の領域ＳＣ5は、第４の配線に接続される代わ
りに、書き込み情報設定線ＷＩＳＬに接続されている構
成とすることもできる。また、原理図を図１１２、図１
１３の（Ａ）及び（Ｂ）に示し、模式的な一部断面図を
図１１８及び図１１９並びに図１２４及び図１２５に示
すように、第５の領域ＳＣ5は、第４の配線に接続され
る代わりに、第２の領域ＳＣ2に接続されている構成と
することもできる。これらの場合、図１１６、図１１
８、図１２２及び図１２４に示すように、第１の領域Ｓ
Ｃ1と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが
形成され、第１の領域ＳＣ1は、第３の領域ＳＣ3を介し
て書き込み情報設定線ＷＩＳＬに接続されている構成と
することができる。あるいは又、図１１７、図１１９、
図１２３及び図１２５に示すように、第１の領域ＳＣ1
の表面領域に設けられ、整流接合を形成して接するダイ
オード構成領域ＳＣDを更に有し、該ダイオード構成領
域ＳＣDと第１の領域ＳＣ1とによって多数キャリア・ダ
イオードＤＳが構成され、第１の領域ＳＣ1は、該ダイ
オード構成領域ＳＣDを介して書き込み情報設定線ＷＩ
ＳＬに接続されている構成とすることができる。尚、ダ
イオードや多数キャリア・ダイオードが設けられたこれ
らの場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。
【０３５１】（実施の形態１１）実施の形態１１は、本
発明の第６の態様及び第１８の態様に係る半導体メモリ
セルに関する。実施の形態１１の半導体メモリセルにお
いては、接合型トランジスタＪＦ1の他方のゲート領域
は、第４の配線に接続される代わりに、接合型トランジ
スタＪＦ1の一方のゲート領域に接続されている。より
具体的には、ＭＩＳ形ダイオードＤＴの一端と、接合型
トランジスタＪＦ1の他方のゲート領域とが共通とされ
ている。また、接合型トランジスタＪＦ1のゲート領域
を構成する第５の領域ＳＣ5は、第１のトランジスタＴ
Ｒ1のチャネル形成領域ＣＨ1の延在部に相当する。
【０３５２】即ち、原理図を図１２７の（Ａ）に示し、
模式的な一部断面図を図１２８及び図１３０に示すよう
に、実施の形態１１の半導体メモリセルは、（１）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1
と容量結合したゲート部Ｇを有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域ＣＨ2、及び、該チ
ャネル形成領域ＣＨ2と容量結合したゲート部Ｇを有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、（３）ソース／ドレイン領
域、チャネル領域ＣＨJ1及びゲート領域を有する電流制
御用の接合型トランジスタＪＦ1、並びに、（４）情報
保持用のＭＩＳ形ダイオードＤＴ、から成り、（ａ）第
１導電形（例えば、ｎ形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形
（例えば、ｐ+形）を有する半導体性の第２の領域Ｓ
Ｃ2、（ｃ）第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する、第２導電形（例えばｐ
+形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2の表面領域に設けられた、第１導電形（例えば、
ｎ+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第
４の領域ＳＣ4の表面領域に設けられた、第２導電形
（例えば、ｐ+形）を有する半導体性の第５の領域Ｓ
Ｃ5、並びに、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ
4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡す
ごとく絶縁膜を介して設けられ、第１のトランジスタＴ
Ｒ1と第２のトランジスタＴＲ2とで共有されたゲート部
Ｇ、を有する。
【０３５３】尚、図１２８及び後述する図１２９に示す
半導体メモリセルにおいては、第１の領域ＳＣ1と第２
の領域ＳＣ2とは接しているが、具体的には、第１の領
域ＳＣ 1の表面領域に第２の領域ＳＣ2が設けられてい
る。また、図１３０及び後述する図１３１に示す半導体
メモリセルにおいては、第２の領域ＳＣ2の表面領域に
第１の領域ＳＣ1が設けられている。
【０３５４】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【０３５５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０３５６】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０３５７】また、ＭＩＳ形ダイオードＤＴに関して
は、（Ｄ−１）その一端は、第５の領域ＳＣ5から構成
され、（Ｄ−２）その他端を構成する電極ＥＬは、ワイ
ドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオードＤＴ
の一端を構成する第５の領域ＳＣ5と対向して設けられ
ている。ワイドギャップ薄膜ＷＧは、第５の領域ＳＣ5
（第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1）
の電位とＭＩＳ形ダイオードＤＴの他端（電極ＥＬ）の
電位との電位差に依存してＭＩＳ形ダイオードＤＴにキ
ャリアのトンネル遷移が生じる材料、具体的には、例え
ば、厚さ５ｎｍ以下のＳｉＯ2膜やＳｉＯＮ膜、厚さ９
ｎｍ以下のＳｉＮ膜から構成することができる。
【０３５８】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０３５９】そして、（Ｅ）ゲート部Ｇは、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｇ）接合型トランジスタＪＦ1の他方
のソース／ドレイン領域を構成する第４の領域ＳＣ4の
部分は、第２の配線に接続され、（Ｈ）第５の領域ＳＣ
5は、第２の領域ＳＣ2に接続され、（Ｉ）ＭＩＳ形ダイ
オードＤＴの他端を構成する電極ＥＬは、所定の電位を
有する第３の配線に接続されている。
【０３６０】尚、第１の領域ＳＣ1と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。この場合、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【０３６１】図１２８及び後述する図１２９に示す半導
体メモリセル（具体的には、第１の領域ＳＣ1）は、例
えばｐ形半導体基板に設けられた第１導電形（例えばｎ
形）のウエル構造内に形成されている。また、第２の領
域ＳＣ2の直下に、第１導電形（例えばｎ++形）の第１
の高濃度不純物含有層ＳＣ10を形成すれば、読み出し用
の第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に
蓄積される電位あるいは電荷の増加を図ることができ
る。
【０３６２】図１２９及び後述する図１３１に示す半導
体メモリセル（具体的には、第２の領域ＳＣ2）は、例
えばｎ形半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。また、第２の領
域ＳＣ2の直下に、第１導電形（例えばｎ++形）の第１
の高濃度不純物含有層ＳＣ10を形成すれば、読み出し用
の第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に
蓄積される電位あるいは電荷の増加を図ることができ
る。
【０３６３】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第５の領域ＳＣ5及びこの第５の領域
ＳＣ5に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第５の領域ＳＣ5及びこ
の第５の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
【０３６４】尚、図１２８に示した半導体メモリセルに
おいて、ｐｎ接合ダイオードＤの形成を省略し、第１の
領域ＳＣ1の下部に、第５の配線として機能する第１導
電形（例えばｎ++形）の第２の高濃度不純物含有層（図
示せず）を設けることもできる。また、図１３０に示し
た半導体メモリセルにおいて、ｐｎ接合ダイオードＤの
形成を省略し、第１の領域ＳＣ1を第５の配線（図示せ
ず）に接続してもよい。これらの半導体メモリセルの原
理図を図１２６に示す。これらの場合、第１の領域ＳＣ
1を第５の配線に接続し、第２の配線をビット線とし、
第５の配線に第２の所定の電位を加える構成、あるい
は、第５の配線をビット線とし、第２の配線に第２の所
定の電位を加える構成とすることが好ましい。
【０３６５】原理図を図１２７の（Ｂ）に示し、模式的
な一部断面図を図１２９及び図１３１に示す半導体メモ
リセルにおいては、第１の領域ＳＣ1の表面領域に設け
られ、整流接合を形成して接するダイオード構成領域Ｓ
ＣDを更に有し、該ダイオード構成領域ＳＣDと第１の領
域ＳＣ1とによって多数キャリア・ダイオードＤＳが構
成され、第１の領域ＳＣ1は、該ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。この場合、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に第２の所定の電位を加える構成とす
ることが好ましい。尚、図１２９においては、ダイオー
ド構成領域ＳＣDは、第３の領域ＳＣ3の略中央部に設け
られており、ダイオード構成領域ＳＣDは第３の領域Ｓ
Ｃ3によって取り囲まれているが、ダイオード構成領域
ＳＣDを形成すべき位置はこのような位置に限定される
ものではない。
【０３６６】（実施の形態１２）実施の形態１２は、本
発明の第７の態様及び第１９の態様に係る半導体メモリ
セルに関する。実施の形態１２の半導体メモリセルは、
電流制御用の第３のトランジスタＴＲ3が設けられてい
る点が、実施の形態１０の半導体メモリセルと相違す
る。即ち、図１３３の（Ａ）にその原理図を示すよう
に、実施の形態１２の半導体メモリセルは、（１）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1
と容量結合したゲート部Ｇを有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域ＣＨ2、及び、該チ
ャネル形成領域ＣＨ2と容量結合したゲート部Ｇを有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、（３）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領域
ＣＨ3、及び、該チャネル形成領域ＣＨ3と容量結合した
ゲート部Ｇを有する第２導電形（例えば、ｐチャネル
形）の電流制御用の第３のトランジスタＴＲ3、（４）
ソース／ドレイン領域、チャネル領域ＣＨJ1及びゲート
領域を有する電流制御用の接合型トランジスタＪＦ1、
並びに、（５）情報保持用のＭＩＳ形ダイオードＤＴ、
から成る。
【０３６７】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、且つ、第３のトランジスタＴ
Ｒ3の一方のソース／ドレイン領域に相当し、第３のト
ランジスタＴＲ3の他方のソース／ドレイン領域は、接
合型トランジスタＪＦ1の他方のゲート領域に相当し、
ＭＩＳ形ダイオードＤＴの一端は第１のトランジスタＴ
Ｒ1のチャネル形成領域ＣＨ1の延在部から構成され、Ｍ
ＩＳ形ダイオードＤＴの他端は導電材料から成る電極Ｅ
Ｌから構成され、該電極ＥＬは所定の電位を有する配線
（第３の配線）に接続されている。
【０３６８】更には、第１のトランジスタＴＲ1のゲー
ト部Ｇ、第２のトランジスタＴＲ2のゲート部Ｇ及び第
３のトランジスタＴＲ3のゲート部Ｇはメモリセル選択
用の第１の配線（例えば、ワード線）に接続され、第１
のトランジスタＴＲ1の他方のソース／ドレイン領域は
接合型トランジスタＪＦ1を介して第２の配線に接続さ
れ、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域はダイオードＤを介して書き込み情報設定線ＷＩ
ＳＬに接続され、第２のトランジスタＴＲ2の他方のソ
ース／ドレイン領域は書き込み情報設定線ＷＩＳＬに接
続され、ＭＩＳ形ダイオードＤＴの他端は高抵抗素子Ｒ
を介して所定の電位を有する前記配線に相当する第３の
配線に接続されている。尚、第２の配線をビット線とす
る構成、あるいは、書き込み情報設定線ＷＩＳＬをビッ
ト線と兼用させ、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
【０３６９】あるいは又、図１３４及び図１３６に模式
的な一部断面図を示すように、実施の形態１２の半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ1、及
び、該チャネル形成領域ＣＨ1と容量結合したゲート部
Ｇを有する第１導電形（例えば、ｎチャネル形）の読み
出し用の第１のトランジスタＴＲ1、（２）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と容量
結合したゲート部Ｇを有する第２導電形（例えば、ｐチ
ャネル形）のスイッチ用の第２のトランジスタＴＲ2、
（３）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ3、及び、該チャネル形
成領域ＣＨ3と容量結合したゲート部Ｇを有する第２導
電形（例えば、ｐチャネル形）の電流制御用の第３のト
ランジスタＴＲ3、（４）ソース／ドレイン領域、チャ
ネル領域ＣＨJ1及びゲート領域を有する電流制御用の接
合型トランジスタＪＦ1、並びに、（５）情報保持用の
ＭＩＳ形ダイオードＤＴ、から成り、（ａ）第１導電形
（例えば、ｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形（例え
ば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接する、第２導電形（例えばｐ+形）の半
導体性の、又は、シリサイドや金属、金属化合物等の導
電性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面
領域に設けられた、第１導電形（例えば、ｎ+形）を有
する半導体性の第４の領域ＳＣ4、（ｅ）第４の領域Ｓ
Ｃ4の表面領域に設けられ、整流接合を形成して接す
る、第２導電形（例えばｐ+形）の半導体性の、又は、
シリサイドや金属、金属化合物等の導電性の第５の領域
ＳＣ5、並びに、（ｆ）第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4、第２の領域ＳＣ2と第３の領域ＳＣ3、及び、第２
の領域ＳＣ2と第５の領域ＳＣ5を橋渡すごとく絶縁膜を
介して設けられ、第１のトランジスタＴＲ1と第２のト
ランジスタＴＲ2と第３のトランジスタＴＲ3とで共有さ
れたゲート部Ｇ、を有する。
【０３７０】尚、図１３４及び後述する図１３５に示す
半導体メモリセルにおいては、第１の領域ＳＣ1と第２
の領域ＳＣ2とは接しているが、具体的には、第１の領
域ＳＣ 1の表面領域に第２の領域ＳＣ2が設けられてい
る。また、図１３６及び後述する図１３７に示す半導体
メモリセルにおいては、第２の領域ＳＣ2の表面領域に
第１の領域ＳＣ1が設けられている。
【０３７１】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０３７２】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０３７３】更に、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成されている。
【０３７４】また、接合型トランジスタＪＦ1に関して
は、（Ｄ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｄ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
し、そして、第３のトランジスタＴＲ3のチャネル形成
領域ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
接合型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端
から延びる第４の領域ＳＣ4の部分から構成されてい
る。
【０３７５】更に、ＭＩＳ形ダイオードＤＴに関して
は、（Ｅ−１）その一端は、第２の領域ＳＣ2の一部分
ＳＣ2Aから構成され、（Ｅ−２）その他端を構成する電
極ＥＬは、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形
ダイオードＤＴの一端を構成する第２の領域ＳＣ2の該
一部分ＳＣ2Aと対向して設けられている。ワイドギャッ
プ薄膜ＷＧは、第２の領域ＳＣ2（第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1）の電位とＭＩＳ形ダイ
オードＤＴの他端（電極ＥＬ）の電位との電位差に依存
してＭＩＳ形ダイオードＤＴにキャリアのトンネル遷移
が生じる材料、具体的には、例えば、厚さ５ｎｍ以下の
ＳｉＯ2膜やＳｉＯＮ膜、厚さ９ｎｍ以下のＳｉＮ膜か
ら構成することができる。
【０３７６】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０３７７】そして、（Ｆ）ゲート部Ｇは、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｇ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｈ）接合型トランジスタＪＦ1の他方
のソース／ドレイン領域を構成する第４の領域ＳＣ4の
部分は、第２の配線に接続され、（Ｉ）ＭＩＳ形ダイオ
ードＤＴの他端を構成する電極ＥＬは、所定の電位を有
する第３の配線に接続されている。
【０３７８】尚、第１の領域ＳＣ1と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。この場合、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【０３７９】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０３８０】図１３４に示す半導体メモリセル（具体的
には、第１の領域ＳＣ1）は、例えばｐ形半導体基板に
設けられた第１導電形（例えばｎ形）のウエル構造内に
形成されている。そして、第２の領域ＳＣ2の直下に、
第１導電形（例えばｎ++形）の第１の高濃度不純物含有
層ＳＣ10を形成すれば、読み出し用の第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位ある
いは電荷の増加を図ることができる。一方、図１３６に
示す半導体メモリセル（具体的には、第２の領域Ｓ
Ｃ2）は、例えばｎ形半導体基板に設けられた第２導電
形（例えばｐ形）のウエル構造内に形成されている。そ
して、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０３８１】尚、図１３４あるいは図１３６に示した半
導体メモリセルにおいて、原理図を図１３２に示すよう
に、ｐｎ接合ダイオードＤの形成を省略し、第１のトラ
ンジスタＴＲ1の一方のソース／ドレイン領域に該当す
る第１の領域ＳＣ1を第４の配線（図１３４には図示せ
ず）に接続してもよい。即ち、例えば図１３４に示す半
導体メモリセルにおいて、第１の領域ＳＣ1の下部に、
第４の配線として機能する第１導電形（例えばｎ++形）
の第２の高濃度不純物含有層ＳＣ11を設ければよい。こ
れらの場合、第２の配線をビット線とし、第４の配線に
第２の所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
【０３８２】また、図１３５あるいは図１３７に模式的
な一部断面図を示し、原理図を図１３３の（Ｂ）に示す
半導体メモリセルにおいては、第１の領域ＳＣ1の表面
領域に設けられ、整流接合を形成して接するダイオード
構成領域ＳＣDを更に有し、該ダイオード構成領域ＳＣD
と第１の領域ＳＣ1とによって多数キャリア・ダイオー
ドＤＳが構成され、第１の領域ＳＣ1は、該ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続されている構成とすることができる。この場合、第
２の配線をビット線とする構成、あるいは、書き込み情
報設定線ＷＩＳＬをビット線と兼用させ、第２の配線に
第２の所定の電位を加える構成とすることが好ましい。
【０３８３】（実施の形態１３）実施の形態１３は、本
発明の第８の態様及び第２０の態様に係る半導体メモリ
セルに関する。実施の形態１３の半導体メモリセルは、
ＭＩＳ形ダイオードＤＴの一端と、接合型トランジスタ
ＪＦ1の他方のゲート領域とが共通とされている点が、
実施の形態１２の半導体メモリセルと相違する。
【０３８４】即ち、図１３９の（Ａ）にその原理図を示
すように、実施の形態１３の半導体メモリセルは、
（１）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ1、及び、該チャネル形
成領域ＣＨ1と容量結合したゲート部Ｇを有する第１導
電形（例えば、ｎチャネル形）の読み出し用の第１のト
ランジスタＴＲ1、（２）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ2、
及び、該チャネル形成領域ＣＨ2と容量結合したゲート
部を有する第２導電形（例えば、ｐチャネル形）のスイ
ッチ用の第２のトランジスタＴＲ2、（３）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ3、及び、該チャネル形成領域ＣＨ3と容量
結合したゲート部Ｇを有する第２導電形（例えば、ｐチ
ャネル形）の電流制御用の第３のトランジスタＴＲ3、
（４）ソース／ドレイン領域、チャネル領域ＣＨJ1及び
ゲート領域を有する電流制御用の接合型トランジスタＪ
Ｆ1、並びに、（５）情報保持用のＭＩＳ形ダイオード
ＤＴ、から成る。
【０３８５】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、且つ、第３のトランジスタＴ
Ｒ3の一方のソース／ドレイン領域に相当し、第３のト
ランジスタＴＲ3の他方のソース／ドレイン領域は、接
合型トランジスタＪＦ1の他方のゲート領域に相当し、
ＭＩＳ形ダイオードＤＴの一端は第３のトランジスタＴ
Ｒ3の他方のソース／ドレイン領域に相当し、ＭＩＳ形
ダイオードＤＴの他端は導電材料から成る電極ＥＬから
構成され、該電極ＥＬは所定の電位を有する配線（第３
の配線）に接続されている。
【０３８６】更には、第１のトランジスタＴＲ1のゲー
ト部Ｇ、第２のトランジスタＴＲ2のゲート部Ｇ及び第
３のトランジスタＴＲ3のゲート部Ｇはメモリセル選択
用の第１の配線（例えば、ワード線）に接続され、第１
のトランジスタＴＲ1の他方のソース／ドレイン領域は
接合型トランジスタＪＦ1を介して第２の配線に接続さ
れ、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域はダイオードＤを介して書き込み情報設定線ＷＩ
ＳＬに接続され、第２のトランジスタＴＲ2の他方のソ
ース／ドレイン領域は書き込み情報設定線ＷＩＳＬに接
続され、ＭＩＳ形ダイオードＤＴの他端は高抵抗素子Ｒ
を介して所定の電位を有する前記配線に相当する第３の
配線に接続されている。尚、第２の配線をビット線とす
る構成、あるいは、書き込み情報設定線ＷＩＳＬをビッ
ト線と兼用させ、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
【０３８７】あるいは又、図１４０及び図１４２に模式
的な一部断面図を示すように、実施の形態１３の半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ1、及
び、該チャネル形成領域ＣＨ1と容量結合したゲート部
Ｇを有する第１導電形（例えば、ｎチャネル形）の読み
出し用の第１のトランジスタＴＲ1、（２）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と容量
結合したゲート部Ｇを有する第２導電形（例えば、ｐチ
ャネル形）のスイッチ用の第２のトランジスタＴＲ2、
（３）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ3、及び、該チャネル形
成領域ＣＨ3と容量結合したゲート部Ｇを有する第２導
電形（例えば、ｐチャネル形）の電流制御用の第３のト
ランジスタＴＲ3、（４）ソース／ドレイン領域、チャ
ネル領域ＣＨJ1及びゲート領域を有する電流制御用の接
合型トランジスタＪＦ1、並びに、（５）情報保持用の
ＭＩＳ形ダイオードＤＴ、から成り、（ａ）第１導電形
（例えば、ｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形（例え
ば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接する、第２導電形（例えばｐ+形）の半
導体性の、又は、シリサイドや金属、金属化合物等の導
電性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面
領域に設けられた、第１導電形（例えば、ｎ+形）を有
する半導体性の第４の領域ＳＣ4、（ｅ）第４の領域Ｓ
Ｃ4の表面領域に設けられた、第２導電形（例えば、ｐ+
形）を有する半導体性の第５の領域ＳＣ5、（ｆ）第１
の領域ＳＣ1と第４の領域ＳＣ4、第２の領域ＳＣ2と第
３の領域ＳＣ3、及び、第２の領域ＳＣ2と第５の領域Ｓ
Ｃ5を橋渡すごとく絶縁膜を介して設けられ、第１のト
ランジスタＴＲ1と第２のトランジスタＴＲ2と第３のト
ランジスタＴＲ3とで共有されたゲート部Ｇ、を有す
る。
【０３８８】尚、図１４０及び後述する図１４１に示す
半導体メモリセルにおいては、第１の領域ＳＣ1と第２
の領域ＳＣ2とは接しているが、具体的には、第１の領
域ＳＣ 1の表面領域に第２の領域ＳＣ2が設けられてい
る。また、図１４２及び後述する図１４３に示す半導体
メモリセルにおいては、第２の領域ＳＣ2の表面領域に
第１の領域ＳＣ1が設けられている。
【０３８９】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０３９０】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０３９１】更に、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成されている。
【０３９２】また、接合型トランジスタＪＦ1に関して
は、（Ｄ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｄ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
し、そして、第３のトランジスタＴＲ3のチャネル形成
領域ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
接合型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端
から延びる第４の領域ＳＣ4の部分から構成されてい
る。
【０３９３】更に、ＭＩＳ形ダイオードＤＴに関して
は、（Ｅ−１）その一端は、第５の領域ＳＣ5から構成
され、（Ｅ−２）その他端を構成する電極ＥＬは、ワイ
ドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオードＤＴ
の一端を構成する第５の領域ＳＣ5と対向して設けられ
ている。ワイドギャップ薄膜ＷＧは、第５の領域ＳＣ5
（第３のトランジスタＴＲ3の他方のソース／ドレイン
領域）の電位とＭＩＳ形ダイオードＤＴの他端（電極Ｅ
Ｌ）の電位との電位差に依存してＭＩＳ形ダイオードＤ
Ｔにキャリアのトンネル遷移が生じる材料、具体的に
は、例えば、厚さ５ｎｍ以下のＳｉＯ2膜やＳｉＯＮ
膜、厚さ９ｎｍ以下のＳｉＮ膜から構成することができ
る。
【０３９４】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０３９５】そして、（Ｆ）ゲート部Ｇは、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｇ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｈ）接合型トランジスタＪＦ1の他方
のソース／ドレイン領域を構成する第４の領域ＳＣ4の
部分は、第２の配線に接続され、（Ｉ）ＭＩＳ形ダイオ
ードＤＴの他端を構成する電極ＥＬは、所定の電位を有
する第３の配線に接続されている。
【０３９６】実施の形態１３の半導体メモリセルにおい
ては、第３のトランジスタＴＲ3のチャネル形成領域Ｃ
Ｈ3を構成する第４の領域ＳＣ4の該表面領域には、第２
導電形（例えば、ｐ+形）の不純物含有層ＳＣ4Aが設け
られている。これによって、情報の保持中、例えば、第
１の配線の電位を０ボルトとしたとき、第３のトランジ
スタＴＲ3がオン状態となり、ＭＩＳ形ダイオードＤＴ
と第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1と
は導通状態に置かれる。尚、不純物含有層ＳＣ 4Aの不純
物含有量を、情報の読み出し時に加えられる第１の配線
の電位により第３のトランジスタＴＲ3がオフ状態とな
るように調整する。
【０３９７】図１４０及び図１４２に示す半導体メモリ
セルにおいては、第１の領域ＳＣ1と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。この場合、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【０３９８】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０３９９】図１４０に示す半導体メモリセル（具体的
には、第１の領域ＳＣ1）は、例えばｐ形半導体基板に
設けられた第１導電形（例えばｎ形）のウエル構造内に
形成されている。そして、第２の領域ＳＣ2の直下に、
第１導電形（例えばｎ++形）の第１の高濃度不純物含有
層ＳＣ10を形成すれば、読み出し用の第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位ある
いは電荷の増加を図ることができる。一方、図１４２に
示す半導体メモリセル（具体的には、第２の領域Ｓ
Ｃ2）は、例えばｎ形半導体基板に設けられた第２導電
形（例えばｐ形）のウエル構造内に形成されている。そ
して、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０４００】尚、図１４０あるいは図１４２に示した半
導体メモリセルにおいて、原理図を図１３８に示すよう
に、ｐｎ接合ダイオードＤの形成を省略し、第１のトラ
ンジスタＴＲ1の一方のソース／ドレイン領域に該当す
る第１の領域ＳＣ1を第４の配線（図１４０には図示せ
ず）に接続してもよい。即ち、例えば図１４０に示す半
導体メモリセルにおいて、第１の領域ＳＣ1の下部に、
第４の配線として機能する第１導電形（例えばｎ++形）
の第２の高濃度不純物含有層ＳＣ11を設ければよい。こ
れらの場合、第２の配線をビット線とし、第４の配線に
第２の所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
【０４０１】また、図１４１あるいは図１４３に模式的
な一部断面図を示し、原理図を図１３９の（Ｂ）に示す
半導体メモリセルにおいては、第１の領域ＳＣ1の表面
領域に設けられ、整流接合を形成して接するダイオード
構成領域ＳＣDを更に有し、該ダイオード構成領域ＳＣD
と第１の領域ＳＣ1とによって多数キャリア・ダイオー
ドＤＳが構成され、第１の領域ＳＣ1は、該ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続されている構成とすることができる。この場合、第
２の配線をビット線とする構成、あるいは、書き込み情
報設定線ＷＩＳＬをビット線と兼用させ、第２の配線に
第２の所定の電位を加える構成とすることが好ましい。
【０４０２】（実施の形態１４）実施の形態１４は、本
発明の第９の態様及び第２１の態様に係る半導体メモリ
セルに関する。実施の形態１４の半導体メモリセルは、
第２の接合型トランジスタＪＦ2が設けられている点
が、実施の形態７の半導体メモリセルと相違する。即
ち、図１４５の（Ａ）にその原理図を示すように、実施
の形態１４の半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結
合したゲート部Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート部Ｇを有する第２導
電形（例えば、ｐチャネル形）のスイッチ用の第２のト
ランジスタＴＲ2、（３）ソース／ドレイン領域、チャ
ネル領域ＣＨJ1及びゲート領域を有する電流制御用の第
１の接合型トランジスタＪＦ1、（４）ソース／ドレイ
ン領域、チャネル領域ＣＨJ2及びゲート領域を有する電
流制御用の第２の接合型トランジスタＪＦ2、並びに、
（５）情報保持用のＭＩＳ形ダイオードＤＴ、から成
る。
【０４０３】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1の一方のソース／ドレイン領域に
相当し、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2の一方
のソース／ドレイン領域に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、
第１の接合型トランジスタＪＦ1の一方のゲート領域に
相当し、且つ、第２の接合型トランジスタＪＦ2の一方
のゲート領域に相当し、ＭＩＳ形ダイオードＤＴの一端
は第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1の
延在部から構成され、ＭＩＳ形ダイオードＤＴの他端は
導電材料から成る電極ＥＬから構成され、該電極ＥＬは
所定の電位を有する配線（第３の配線）に接続されてい
る。
【０４０４】実施の形態１４の半導体メモリセルにおい
ては、第１のトランジスタＴＲ1のゲート部及び第２の
トランジスタＴＲ2のゲート部はメモリセル選択用の第
１の配線（例えば、ワード線）に接続され、第１のトラ
ンジスタＴＲ1の他方のソース／ドレイン領域は第２の
接合型トランジスタＪＦ2を介して第２の配線に接続さ
れ、第２の接合型トランジスタＪＦ2の他方のゲート領
域は第４の配線に接続され、第１のトランジスタＴＲ1
の一方のソース／ドレイン領域は第１の接合型トランジ
スタＪＦ1及びダイオードＤを介して書き込み情報設定
線ＷＩＳＬに接続され、第１の接合型トランジスタＪＦ
1の他方のゲート領域は、書き込み情報設定線ＷＩＳＬ
に接続され、第２のトランジスタＴＲ2の他方のソース
／ドレイン領域は書き込み情報設定線ＷＩＳＬに接続さ
れ、ＭＩＳ形ダイオードＤＴの他端は高抵抗素子Ｒを介
して所定の電位を有する前記配線に相当する第３の配線
に接続されている。尚、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
【０４０５】あるいは又、図１４８あるいは図１５２に
模式的な一部断面図を示すように、実施の形態１４の半
導体メモリセルは、（１）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ1、
及び、該チャネル形成領域ＣＨ1と容量結合したゲート
部Ｇを有する第１導電形（例えば、ｎチャネル形）の読
み出し用の第１のトランジスタＴＲ1、（２）ソース／
ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と
容量結合したゲート部Ｇを有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル領域ＣＨJ1
及びゲート領域を有する電流制御用の第１の接合型トラ
ンジスタＪＦ1、（４）ソース／ドレイン領域、チャネ
ル領域ＣＨJ2及びゲート領域を有する電流制御用の第２
の接合型トランジスタＪＦ2、並びに、（５）情報保持
用のＭＩＳ形ダイオードＤＴ、から成り、（ａ）第１導
電形（例えば、ｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形（例え
ば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接する、第２導電形（例えばｐ+形）の半
導体性の、又は、シリサイドや金属、金属化合物等の導
電性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面
領域に設けられた、第１導電形（例えば、ｎ+形）を有
する半導体性の第４の領域ＳＣ4、（ｅ）第４の領域Ｓ
Ｃ4の表面領域に設けられ、整流接合を形成して接す
る、第２導電形（例えばｐ+形）の半導体性の、又は、
シリサイドや金属、金属化合物等の導電性の第５の領域
ＳＣ5、並びに、（ｆ）第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡
すごとく絶縁膜を介して設けられ、第１のトランジスタ
ＴＲ1と第２のトランジスタＴＲ2とで共有されたゲート
部Ｇ、を有する。
【０４０６】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図１４８あるいは後述する図１４９〜
図１５１に示す半導体メモリセルにおいては、具体的に
は、第１の領域ＳＣ1の表面領域に第２の領域ＳＣ2が設
けられている。一方、図１５２あるいは後述する図１５
３〜図１５５に示す半導体メモリセルにおいては、第２
の領域ＳＣ2の表面領域に第１の領域ＳＣ1が設けられて
いる。
【０４０７】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０４０８】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０４０９】更に、第１の接合型トランジスタＪＦ1に
関しては、（Ｃ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｃ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｃ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｃ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０４１０】また、第２の接合型トランジスタＪＦ2に
関しては、（Ｄ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2
の他端から延びる第４の領域ＳＣ4の部分から構成され
ている。
【０４１１】更に、ＭＩＳ形ダイオードＤＴに関して
は、（Ｅ−１）その一端は、第２の領域ＳＣ2の一部分
ＳＣ2Aから構成され、（Ｅ−２）ＭＩＳ形ダイオードＤ
Ｔの他端を構成する電極ＥＬは、ワイドギャップ薄膜Ｗ
Ｇを介して、ＭＩＳ形ダイオードＤＴの一端を構成する
第２の領域ＳＣ2の該一部分ＳＣ2Aと対向して設けられ
ている。ワイドギャップ薄膜ＷＧは、第２の領域ＳＣ2
（第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1）
の電位とＭＩＳ形ダイオードＤＴの他端（電極ＥＬ）の
電位との電位差に依存してＭＩＳ形ダイオードＤＴにキ
ャリアのトンネル遷移が生じる材料、具体的には、例え
ば、厚さ５ｎｍ以下のＳｉＯ2膜やＳｉＯＮ膜、厚さ９
ｎｍ以下のＳｉＮ膜から構成することができる。
【０４１２】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０４１３】そして、（Ｆ）ゲート部Ｇは、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｇ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｈ）第２の接合型トランジスタＪＦ2
の他方のソース／ドレイン領域を構成する第４の領域Ｓ
Ｃ4の部分は、第２の配線に接続され、（Ｉ）ＭＩＳ形
ダイオードＤＴの他端を構成する電極ＥＬは、所定の電
位を有する第３の配線に接続され、（Ｊ）第５の領域Ｓ
Ｃ5は、第４の配線に接続されている。
【０４１４】更には、第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3との間でｐｎ接合ダイオードＤが形成され、第１の
領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設
定線ＷＩＳＬに接続されている。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に第２の所
定の電位を加える構成とすることが好ましい。
【０４１５】図１４８に示す半導体メモリセル（具体的
には、第１の領域ＳＣ1）は、例えばｐ形半導体基板に
設けられた第１導電形（例えばｎ形）のウエル構造内に
形成されている。そして、第２の領域ＳＣ2の直下に、
第１導電形（例えばｎ++形）の第１の高濃度不純物含有
層ＳＣ10を形成すれば、読み出し用の第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位ある
いは電荷の増加を図ることができる。一方、図１５２に
示す半導体メモリセル（具体的には、第２の領域Ｓ
Ｃ2）は、例えばｎ形半導体基板に設けられた第２導電
形（例えばｐ形）のウエル構造内に形成されている。そ
して、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０４１６】第１の接合型トランジスタＪＦ1は、対
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
【０４１７】尚、図１４８及び図１５２に示した半導体
メモリセルにおいて、原理図を図１４４に示すように、
ｐｎ接合ダイオードＤの形成を省略し、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域に該当する第
１の領域ＳＣ1を第５の配線（図１４８及び図１５２に
は図示せず）に接続してもよい。これらの場合、第２の
配線をビット線とし、第５の配線に第２の所定の電位を
加える構成、あるいは、第５の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。ここで、図１４８に示した半導体メモリセル
においては、第１の領域ＳＣ1の下部に、第５の配線と
して機能する第１導電形（例えばｎ++形）の第２の高濃
度不純物含有層（図示せず）を設ければよい。
【０４１８】あるいは又、原理図を図１４５の（Ｂ）に
示し、模式的な一部断面図を図１４９及び図１５３に示
す半導体メモリセルにおいては、第１の領域ＳＣ1の表
面領域に設けられ、整流接合を形成して接するダイオー
ド構成領域ＳＣDを更に有し、該ダイオード構成領域Ｓ
ＣDと第１の領域ＳＣ1とによって多数キャリア・ダイオ
ードＤＳが構成され、第１の領域ＳＣ1は、該ダイオー
ド構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬ
に接続されている。この場合、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線ＷＩＳＬをビ
ット線と兼用させ、第２の配線に第２の所定の電位を加
える構成とすることが好ましい。
【０４１９】更には、原理図を図１４７の（Ａ）に示
し、模式的な一部断面図を図１５０及び図１５４に示す
半導体メモリセルにおいては、第２の接合型トランジス
タＪＦ 2の他方のゲート領域に該当する第５の領域ＳＣ5
は、第４の配線に接続される代わりに、第２の接合型ト
ランジスタＪＦ2の一方のゲート領域に該当する第２の
領域ＳＣ2に接続されている。
【０４２０】尚、図１５０及び図１５４に示した半導体
メモリセルにおいて、原理図を図１４６に示すように、
ｐｎ接合ダイオードＤの形成を省略し、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域に該当する第
１の領域ＳＣ1を第５の配線（図１５０及び図１５４に
は図示せず）に接続してもよい。これらの場合、第２の
配線をビット線とし、第５の配線に第２の所定の電位を
加える構成、あるいは、第５の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。ここで、図１５０に示した半導体メモリセル
においては、第１の領域ＳＣ1の下部に、第５の配線と
して機能する第１導電形（例えばｎ++形）の第２の高濃
度不純物含有層（図示せず）を設ければ、配線の簡素化
を図ることができる。
【０４２１】また、原理図を図１４７の（Ｂ）に示し、
模式的な一部断面図を図１５１及び図１５５に示す半導
体メモリセルにおいては、第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接するダイオード構成
領域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第
１の領域ＳＣ1とによって多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
【０４２２】（実施の形態１５）実施の形態１５は、本
発明の第９の態様及び第２２の態様に係る半導体メモリ
セルに関する。実施の形態１５の半導体メモリセルは、
ＭＩＳ形ダイオードＤＴの一端と、接合型トランジスタ
ＪＦ1の他方のゲート領域とが共通とされている点が、
実施の形態１４の半導体メモリセルと相違する。また、
接合型トランジスタＪＦ1のゲート領域を構成する第５
の領域ＳＣ5は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1の延在部に相当する。
【０４２３】即ち、図１５７の（Ａ）にその原理図を示
し、模式的な一部断面図を図１５８及び図１６０に示す
実施の形態１５の半導体メモリセルは、（１）ソース／
ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と
容量結合したゲート部Ｇを有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ2、及び、該チャネ
ル形成領域ＣＨ2と容量結合したゲート部Ｇを有する第
２導電形（例えば、ｐチャネル形）のスイッチ用の第２
のトランジスタＴＲ2、（３）ソース／ドレイン領域、
チャネル領域ＣＨJ1及びゲート領域を有する電流制御用
の第１の接合型トランジスタＪＦ1、（４）ソース／ド
レイン領域、チャネル領域ＣＨJ2及びゲート領域を有す
る電流制御用の第２の接合型トランジスタＪＦ2、並び
に、（５）情報保持用のＭＩＳ形ダイオードＤＴ、から
成り、（ａ）第１導電形（例えば、ｎ形）を有する半導
体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接
し、第２導電形（例えば、ｐ+形）を有する半導体性の
第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接する、第２導電形（例
えばｐ+形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第２
の領域ＳＣ2の表面領域に設けられた、第１導電形（例
えば、ｎ+形）を有する半導体性の第４の領域ＳＣ4、
（ｅ）第４の領域ＳＣ4の表面領域に設けられた、第２
導電形（例えば、ｐ+形）を有する半導体性の第５の領
域ＳＣ5、並びに、（ｆ）第１の領域ＳＣ1と第４の領域
ＳＣ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋
渡すごとく絶縁膜を介して設けられ、第１のトランジス
タＴＲ1と第２のトランジスタＴＲ2とで共有されたゲー
ト部Ｇ、を有する。
【０４２４】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図１５８あるいは後述する図１５９に
示す半導体メモリセルにおいては、具体的には、第１の
領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けられてい
る。一方、図１６０あるいは後述する図１６１に示す半
導体メモリセルにおいては、第２の領域ＳＣ2の表面領
域に第１の領域ＳＣ1が設けられている。
【０４２５】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０４２６】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０４２７】更に、第１の接合型トランジスタＪＦ1に
関しては、（Ｃ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｃ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｃ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｃ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０４２８】また、第２の接合型トランジスタＪＦ2に
関しては、（Ｄ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2
の他端から延びる第４の領域ＳＣ4の部分から構成され
ている。
【０４２９】更に、ＭＩＳ形ダイオードＤＴに関して
は、（Ｅ−１）その一端は、第５の領域ＳＣ5から構成
され、（Ｅ−２）その他端を構成する電極ＥＬは、ワイ
ドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオードＤＴ
の一端を構成する第５の領域ＳＣ5と対向して設けられ
ている。ワイドギャップ薄膜ＷＧは、第５の領域ＳＣ5
（第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1）
の電位とＭＩＳ形ダイオードＤＴの他端（電極ＥＬ）の
電位との電位差に依存してＭＩＳ形ダイオードＤＴにキ
ャリアのトンネル遷移が生じる材料、具体的には、例え
ば、厚さ５ｎｍ以下のＳｉＯ2膜やＳｉＯＮ膜、厚さ９
ｎｍ以下のＳｉＮ膜から構成することができる。
【０４３０】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０４３１】そして、（Ｆ）ゲート部Ｇは、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｇ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｈ）第２の接合型トランジスタＪＦ2
の他方のソース／ドレイン領域を構成する第４の領域Ｓ
Ｃ4の部分は、第２の配線に接続され、（Ｉ）第５の領
域ＳＣ5は、第２の領域ＳＣ2に接続され、（Ｊ）ＭＩＳ
形ダイオードＤＴの他端を構成する電極ＥＬは、所定の
電位を有する第３の配線に接続されている。
【０４３２】更には、第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3との間でｐｎ接合ダイオードＤが形成され、第１の
領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設
定線ＷＩＳＬに接続されている。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に第２の所
定の電位を加える構成とすることが好ましい。
【０４３３】図１５８に示す半導体メモリセル（具体的
には、第１の領域ＳＣ1）は、例えばｐ形半導体基板に
設けられた第１導電形（例えばｎ形）のウエル構造内に
形成されている。そして、第２の領域ＳＣ2の直下に、
第１導電形（例えばｎ++形）の第１の高濃度不純物含有
層ＳＣ10を形成すれば、読み出し用の第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位ある
いは電荷の増加を図ることができる。一方、図１６０に
示す半導体メモリセル（具体的には、第２の領域Ｓ
Ｃ2）は、例えばｎ形半導体基板に設けられた第２導電
形（例えばｐ形）のウエル構造内に形成されている。そ
して、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０４３４】第１の接合型トランジスタＪＦ1は、対
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
【０４３５】尚、図１５８及び図１６０に示した半導体
メモリセルにおいて、原理図を図１５６に示すように、
ｐｎ接合ダイオードＤの形成を省略し、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域に該当する第
１の領域ＳＣ1を第５の配線（図１５８及び図１６０に
は図示せず）に接続してもよい。これらの場合、第２の
配線をビット線とし、第５の配線に第２の所定の電位を
加える構成、あるいは、第５の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。ここで、図１５８に示した半導体メモリセル
においては、第１の領域ＳＣ1の下部に、第５の配線と
して機能する第１導電形（例えばｎ++形）の第２の高濃
度不純物含有層（図示せず）を設ければよい。
【０４３６】あるいは又、原理図を図１５７の（Ｂ）に
示し、模式的な一部断面図を図１５９及び図１６１に示
す半導体メモリセルにおいては、第１の領域ＳＣ1の表
面領域に設けられ、整流接合を形成して接するダイオー
ド構成領域ＳＣDを更に有し、該ダイオード構成領域Ｓ
ＣDと第１の領域ＳＣ1とによって多数キャリア・ダイオ
ードＤＳが構成され、第１の領域ＳＣ1は、該ダイオー
ド構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬ
に接続されている。この場合、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線ＷＩＳＬをビ
ット線と兼用させ、第２の配線に第２の所定の電位を加
える構成とすることが好ましい。
【０４３７】（実施の形態１６）実施の形態１６は、本
発明の第１０の態様及び第２３の態様に係る半導体メモ
リセルに関する。実施の形態１６の半導体メモリセル
は、電流制御用の第３のトランジスタＴＲ3が設けられ
ている点が、実施の形態１４の半導体メモリセルと相違
する。即ち、図１６３にその原理図を示すように、実施
の形態１６の半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結
合したゲート部Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート部Ｇを有する第２導
電形（例えば、ｐチャネル形）のスイッチ用の第２のト
ランジスタＴＲ2、（３）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ3、
及び、該チャネル形成領域ＣＨ3と容量結合したゲート
部Ｇを有する第２導電形（例えば、ｐチャネル形）の電
流制御用の第３のトランジスタＴＲ3、（４）ソース／
ドレイン領域、チャネル領域ＣＨJ1及びゲート領域を有
する電流制御用の第１の接合型トランジスタＪＦ1、
（５）ソース／ドレイン領域、チャネル領域ＣＨJ2及び
ゲート領域を有する電流制御用の第２の接合型トランジ
スタＪＦ2、並びに、（６）情報保持用のＭＩＳ形ダイ
オードＤＴ、から成り、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域は、第２のトランジスタＴＲ
2のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1の一方のソース／ドレイン領域に
相当し、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2の一方
のソース／ドレイン領域に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、
第１の接合型トランジスタＪＦ1の一方のゲート領域に
相当し、且つ、第２の接合型トランジスタＪＦ2の一方
のゲート領域に相当し、且つ、第３のトランジスタＴＲ
3の一方のソース／ドレイン領域に相当し、第３のトラ
ンジスタＴＲ3の他方のソース／ドレイン領域は、第２
の接合型トランジスタＪＦ2の他方のゲート領域に相当
し、ＭＩＳ形ダイオードＤＴの一端は第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1の延在部から構成さ
れ、ＭＩＳ形ダイオードＤＴの他端は導電材料から成る
電極ＥＬから構成され、該電極ＥＬは所定の電位を有す
る配線（第３の配線）に接続されている。
【０４３８】更には、第１のトランジスタＴＲ1のゲー
ト部、第２のトランジスタＴＲ2のゲート部、及び第３
のトランジスタＴＲ3のゲート部はメモリセル選択用の
第１の配線（例えば、ワード線）に接続され、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域は第２
の接合型トランジスタＪＦ2を介して第２の配線に接続
され、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は第１の接合型トランジスタＪＦ1及びダイオ
ードＤを介して書き込み情報設定線ＷＩＳＬに接続さ
れ、第２のトランジスタＴＲ2の他方のソース／ドレイ
ン領域は書き込み情報設定線ＷＩＳＬに接続され、第１
の接合型トランジスタＪＦ1の他方のゲート領域は書き
込み情報設定線ＷＩＳＬに接続され、ＭＩＳ形ダイオー
ドＤＴの他端は高抵抗素子Ｒを介して所定の電位を有す
る前記配線（第３の配線）に接続されている。尚、第２
の配線をビット線とする構成、あるいは、書き込み情報
設定線ＷＩＳＬをビット線と兼用させ、第２の配線に第
２の所定の電位を加える構成とすることが好ましい。
【０４３９】あるいは又、図１６５及び図１６７に模式
的な一部断面図を示すように、実施の形態１６の半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ1、及
び、該チャネル形成領域ＣＨ1と容量結合したゲート部
Ｇを有する第１導電形（例えば、ｎチャネル形）の読み
出し用の第１のトランジスタＴＲ1、（２）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と容量
結合したゲート部Ｇを有する第２導電形（例えば、ｐチ
ャネル形）のスイッチ用の第２のトランジスタＴＲ2、
（３）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ3、及び、該チャネル形
成領域ＣＨ3と容量結合したゲート部Ｇを有する第２導
電形（例えば、ｐチャネル形）の電流制御用の第３のト
ランジスタＴＲ3、（４）ソース／ドレイン領域、チャ
ネル領域ＣＨJ1及びゲート領域を有する電流制御用の第
１の接合型トランジスタＪＦ1、並びに、（５）ソース
／ドレイン領域、チャネル領域ＣＨJ2及びゲート領域を
有する電流制御用の第２の接合型トランジスタＪＦ2、
並びに、（６）情報保持用のＭＩＳ形ダイオードＤＴ、
から成り、（ａ）第１導電形（例えば、ｎ形）を有する
半導体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と
接し、第２導電形（例えば、ｐ+形）を有する半導体性
の第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接する、第２導電形
（例えばｐ+形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）
第２の領域ＳＣ2の表面領域に設けられた、第１導電形
（例えば、ｎ+形）を有する半導体性の第４の領域Ｓ
Ｃ4、（ｅ）第４の領域ＳＣ4の表面領域に設けられ、整
流接合を形成して接する、第２導電形（例えばｐ+形）
の半導体性の、又は、シリサイドや金属、金属化合物等
の導電性の第５の領域ＳＣ5、並びに、（ｆ）第１の領
域ＳＣ1と第４の領域ＳＣ4、第２の領域ＳＣ2と第３の
領域ＳＣ3、及び、第２の領域ＳＣ2と第５の領域ＳＣ5
を橋渡すごとく絶縁膜を介して設けられ、第１のトラン
ジスタＴＲ1と第２のトランジスタＴＲ2と第３のトラン
ジスタＴＲ3とで共有されたゲート部Ｇ、を有する。
【０４４０】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図１６５あるいは後述する図１６６に
示す半導体メモリセルにおいては、具体的には、第１の
領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けられてい
る。一方、図１６７あるいは後述する図１６８に示す半
導体メモリセルにおいては、第２の領域ＳＣ2の表面領
域に第１の領域ＳＣ1が設けられている。
【０４４１】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０４４２】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０４４３】更に、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成されている。
【０４４４】また、第１の接合型トランジスタＪＦ1に
関しては、（Ｄ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０４４５】更に、第２の接合型トランジスタＪＦ2に
関しては、（Ｅ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｅ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｅ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成し、そして、第３のトランジスタＴＲ3
のチャネル形成領域ＣＨ3を構成する第４の領域ＳＣ4の
該表面領域から構成され、（Ｅ−４）他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2のチャ
ネル領域ＣＨJ2の他端から延びる第４の領域ＳＣ4の部
分から構成されている。
【０４４６】更に、ＭＩＳ形ダイオードＤＴに関して
は、（Ｆ−１）その一端は、第２の領域ＳＣ2の一部分
ＳＣ2Aから構成され、（Ｆ−２）他端を構成する電極Ｅ
Ｌは、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイ
オードＤＴの一端を構成する第２の領域ＳＣ2の該一部
分ＳＣ2Aと対向して設けられている。ワイドギャップ薄
膜ＷＧは、第２の領域ＳＣ2（第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1）の電位とＭＩＳ形ダイオー
ドＤＴの他端（電極ＥＬ）の電位との電位差に依存して
ＭＩＳ形ダイオードＤＴにキャリアのトンネル遷移が生
じる材料、具体的には、例えば、厚さ５ｎｍ以下のＳｉ
Ｏ2膜やＳｉＯＮ膜、厚さ９ｎｍ以下のＳｉＮ膜から構
成することができる。
【０４４７】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０４４８】そして、（Ｇ）ゲート部は、メモリセル選
択用の第１の配線（例えば、ワード線）に接続され、
（Ｈ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｉ）第２の接合型トランジスタＪＦ2
の他方のソース／ドレイン領域を構成する第４の領域Ｓ
Ｃ4の部分は、第２の配線に接続され、（Ｊ）ＭＩＳ形
ダイオードＤＴの他端を構成する電極ＥＬは、所定の電
位を有する第３の配線に接続されている。
【０４４９】また、第１の領域ＳＣ1と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成され、第１の領域
ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設定線
ＷＩＳＬに接続されている。この場合、第２の配線をビ
ット線とする構成、あるいは、書き込み情報設定線ＷＩ
ＳＬをビット線と兼用させ、第２の配線に第２の所定の
電位を加える構成とすることが好ましい。
【０４５０】図１６５に示す半導体メモリセル（具体的
には、第１の領域ＳＣ1）は、例えばｐ形半導体基板に
設けられた第１導電形（例えばｎ形）のウエル構造内に
形成されている。そして、第２の領域ＳＣ2の直下に、
第１導電形（例えばｎ++形）の第１の高濃度不純物含有
層ＳＣ10を形成すれば、読み出し用の第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位ある
いは電荷の増加を図ることができる。一方、図１６７に
示す半導体メモリセル（具体的には、第２の領域Ｓ
Ｃ2）は、例えばｎ形半導体基板に設けられた第２導電
形（例えばｐ形）のウエル構造内に形成されている。そ
して、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０４５１】第１の接合型トランジスタＪＦ1は、対
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
【０４５２】尚、図１６５及び図１６７に示した半導体
メモリセルにおいて、原理図を図１６２に示すように、
ｐｎ接合ダイオードＤの形成を省略し、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域に該当する第
１の領域ＳＣ1を第４の配線（図１６５及び図１６７に
は図示せず）に接続してもよい。これらの場合、第２の
配線をビット線とし、第４の配線に第２の所定の電位を
加える構成、あるいは、第４の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。ここで、図１６５に示した半導体メモリセル
においては、第１の領域ＳＣ1の下部に、第４の配線と
して機能する第１導電形（例えばｎ++形）の第２の高濃
度不純物含有層（図示せず）を設ければ、配線の簡素化
を図ることができる。
【０４５３】あるいは又、原理図を図１６４に示し、模
式的な一部断面図を図１６６及び図１６８に示す半導体
メモリセルにおいては、第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接するダイオード構成領
域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第１
の領域ＳＣ1とによって多数キャリア・ダイオードＤＳ
が構成され、第１の領域ＳＣ1は、該ダイオード構成領
域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続さ
れている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
【０４５４】（実施の形態１７）実施の形態１７は、本
発明の第１１の態様及び第２４の態様に係る半導体メモ
リセルに関する。実施の形態１７の半導体メモリセル
は、ＭＩＳ形ダイオードＤＴの一端と、接合型トランジ
スタＪＦ1の他方のゲート領域とが共通とされている点
が、実施の形態１６の半導体メモリセルと相違する。
【０４５５】即ち、図１７０にその原理図を示すよう
に、実施の形態１７の半導体メモリセルは、（１）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1
と容量結合したゲート部を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ2、及び、該チャネ
ル形成領域ＣＨ2と容量結合したゲート部を有する第２
導電形（例えば、ｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、（３）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域Ｃ
Ｈ3、及び、該チャネル形成領域ＣＨ3と容量結合したゲ
ート部を有する第２導電形（例えば、ｐチャネル形）の
電流制御用の第３のトランジスタＴＲ3、（４）ソース
／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域を
有する電流制御用の第１の接合型トランジスタＪＦ1、
（５）ソース／ドレイン領域、チャネル領域ＣＨJ2及び
ゲート領域を有する電流制御用の第２の接合型トランジ
スタＪＦ2、並びに、（６）情報保持用のＭＩＳ形ダイ
オードＤＴ、から成り、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域は、第２のトランジスタＴＲ
2のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1の一方のソース／ドレイン領域に
相当し、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2の一方
のソース／ドレイン領域に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、
第１の接合型トランジスタＪＦ1の一方のゲート部に相
当し、且つ、第２の接合型トランジスタＪＦ2の一方の
ゲート領域に相当し、且つ、第３のトランジスタＴＲ3
の一方のソース／ドレイン領域に相当し、第３のトラン
ジスタＴＲ3の他方のソース／ドレイン領域は、第２の
接合型トランジスタＪＦ2の他方のゲート領域に相当
し、ＭＩＳ形ダイオードＤＴの一端は第３のトランジス
タＴＲ3の他方のソース／ドレイン領域に相当し、ＭＩ
Ｓ形ダイオードＤＴの他端は導電材料から成る電極ＥＬ
から構成され、該電極ＥＬは所定の電位を有する配線
（第３の配線）に接続されている。
【０４５６】更には、第１のトランジスタＴＲ1のゲー
ト部Ｇ、第２のトランジスタＴＲ2のゲート部Ｇ及び第
３のトランジスタＴＲ3のゲート部Ｇはメモリセル選択
用の第１の配線（例えば、ワード線）に接続され、第１
のトランジスタＴＲ1の他方のソース／ドレイン領域は
第２の接合型トランジスタＪＦ2を介して第２の配線に
接続され、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域は第１の接合型トランジスタＪＦ1及びダ
イオードＤを介して書き込み情報設定線ＷＩＳＬに接続
され、第２のトランジスタＴＲ2の他方のソース／ドレ
イン領域は書き込み情報設定線ＷＩＳＬに接続され、第
１の接合型トランジスタＪＦ1の他方のゲート領域は書
き込み情報設定線ＷＩＳＬに接続され、ＭＩＳ形ダイオ
ードＤＴの他端は高抵抗素子Ｒを介して所定の電位を有
する前記配線（第３の配線）に接続されている。尚、第
２の配線をビット線とする構成、あるいは、書き込み情
報設定線ＷＩＳＬをビット線と兼用させ、第２の配線に
第２の所定の電位を加える構成とすることが好ましい。
【０４５７】あるいは又、図１７２及び図１７４に模式
的な一部断面図を示すように、実施の形態１７の半導体
メモリセルは、（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ1、及
び、該チャネル形成領域ＣＨ1と容量結合したゲート部
Ｇを有する第１導電形（例えば、ｎチャネル形）の読み
出し用の第１のトランジスタＴＲ1、（２）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と容量
結合したゲート部Ｇを有する第２導電形（例えば、ｐチ
ャネル形）のスイッチ用の第２のトランジスタＴＲ2、
（３）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ3、及び、該チャネル形
成領域ＣＨ3と容量結合したゲート部Ｇを有する第２導
電形（例えば、ｐチャネル形）の電流制御用の第３のト
ランジスタＴＲ3、（４）ソース／ドレイン領域、チャ
ネル領域ＣＨJ1及びゲート領域を有する電流制御用の第
１の接合型トランジスタＪＦ1、並びに、（５）ソース
／ドレイン領域、チャネル領域ＣＨJ2及びゲート領域を
有する電流制御用の第２の接合型トランジスタＪＦ2、
並びに、（６）情報保持用のＭＩＳ形ダイオードＤＴ、
から成り、（ａ）第１導電形（例えば、ｎ形）を有する
半導体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と
接し、第２導電形（例えば、ｐ+形）を有する半導体性
の第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接する、第２導電形
（例えばｐ+形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）
第２の領域ＳＣ2の表面領域に設けられた、第１導電形
（例えば、ｎ+形）を有する半導体性の第４の領域Ｓ
Ｃ4、（ｅ）第４の領域ＳＣ4の表面領域に設けられた、
第２導電形（例えば、ｐ+形）を有する半導体性の第５
の領域ＳＣ5、並びに、（ｆ）第１の領域ＳＣ1と第４の
領域ＳＣ4、第２の領域ＳＣ2と第３の領域ＳＣ3、及
び、第２の領域ＳＣ2と第５の領域ＳＣ5を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2と第３のトランジスタＴＲ3と
で共有されたゲート部Ｇ、を有する。
【０４５８】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図１７２あるいは後述する図１７３に
示す半導体メモリセルにおいては、具体的には、第１の
領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けられてい
る。一方、図１７４あるいは後述する図１７５に示す半
導体メモリセルにおいては、第２の領域ＳＣ2の表面領
域に第１の領域ＳＣ1が設けられている。
【０４５９】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０４６０】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０４６１】更に、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成されている。
【０４６２】また、第１の接合型トランジスタＪＦ1に
関しては、（Ｄ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０４６３】更に、第２の接合型トランジスタＪＦ2に
関しては、（Ｅ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｅ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｅ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成し、そして、第３のトランジスタＴＲ3
のチャネル形成領域ＣＨ3を構成する第４の領域ＳＣ4の
該表面領域から構成され、（Ｅ−４）他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2のチャ
ネル領域ＣＨJ2の他端から延びる第４の領域ＳＣ4の部
分から構成されている。
【０４６４】更に、ＭＩＳ形ダイオードＤＴに関して
は、（Ｆ−１）その一端は、第５の領域ＳＣ5から構成
され、（Ｆ−２）その他端を構成する電極ＥＬは、ワイ
ドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオードＤＴ
の一端を構成する第５の領域ＳＣ5と対向して設けられ
ている。ワイドギャップ薄膜ＷＧは、第５の領域ＳＣ5
（第３のトランジスタＴＲ3の他方のソース／ドレイン
領域）の電位とＭＩＳ形ダイオードＤＴの他端（電極Ｅ
Ｌ）の電位との電位差に依存してＭＩＳ形ダイオードＤ
Ｔにキャリアのトンネル遷移が生じる材料、具体的に
は、例えば、厚さ５ｎｍ以下のＳｉＯ2膜やＳｉＯＮ
膜、厚さ９ｎｍ以下のＳｉＮ膜から構成することができ
る。
【０４６５】尚、ＭＩＳ形ダイオードＤＴの他端を構成
する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素子
Ｒを介して配線（第３の配線）に接続されている。具体
的には、ＭＩＳ形ダイオードＤＴの他端を構成する電極
ＥＬと高抵抗素子Ｒとは一体に形成され、且つ、第１導
電形の不純物を含有するポリシリコン薄膜から成る。
【０４６６】そして、（Ｇ）ゲート部Ｇは、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｈ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｉ）第２の接合型トランジスタＪＦ2
の他方のソース／ドレイン領域を構成する第４の領域Ｓ
Ｃ4の部分は、第２の配線に接続され、（Ｊ）第５の領
域ＳＣ5は、第２の領域ＳＣ2に接続され、（Ｋ）ＭＩＳ
形ダイオードＤＴの他端を構成する電極ＥＬは、所定の
電位を有する第３の配線に接続されている。
【０４６７】実施の形態１７の半導体メモリセルにおい
ては、第３のトランジスタＴＲ3のチャネル形成領域Ｃ
Ｈ3を構成する第４の領域ＳＣ4の該表面領域には、第２
導電形（例えば、ｐ++形）の不純物含有層ＳＣ4Aが設け
られている。これによって、情報の保持中、例えば、第
１の配線の電位を０ボルトとしたとき、第３のトランジ
スタＴＲ3がオン状態となり、ＭＩＳ形ダイオードＤＴ
と第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1と
は導通状態に置かれる。尚、不純物含有層ＳＣ 4Aの不純
物含有量を、情報の読み出し時に加えられる第１の配線
の電位により第３のトランジスタＴＲ3がオフ状態とな
るように調整する。
【０４６８】また、第１の領域ＳＣ1と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成され、第１の領域
ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設定線
ＷＩＳＬに接続されている。この場合、第２の配線をビ
ット線とする構成、あるいは、書き込み情報設定線ＷＩ
ＳＬをビット線と兼用させ、第２の配線に第２の所定の
電位を加える構成とすることが好ましい。
【０４６９】図１７２に示す半導体メモリセル（具体的
には、第１の領域ＳＣ1）は、例えばｐ形半導体基板に
設けられた第１導電形（例えばｎ形）のウエル構造内に
形成されている。そして、第２の領域ＳＣ2の直下に、
第１導電形（例えばｎ++形）の第１の高濃度不純物含有
層ＳＣ10を形成すれば、読み出し用の第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位ある
いは電荷の増加を図ることができる。一方、図１７４に
示す半導体メモリセル（具体的には、第２の領域Ｓ
Ｃ2）は、例えばｎ形半導体基板に設けられた第２導電
形（例えばｐ形）のウエル構造内に形成されている。そ
して、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の第１の高濃度不純物含有層ＳＣ10を形成すれ
ば、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に蓄積される電位あるいは電荷の増加を
図ることができる。
【０４７０】第１の接合型トランジスタＪＦ1は、対
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
【０４７１】尚、図１７２及び図１７４に示した半導体
メモリセルにおいて、原理図を図１６９に示すように、
ｐｎ接合ダイオードＤの形成を省略し、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域に該当する第
１の領域ＳＣ1を第４の配線（図１７２及び図１７４に
は図示せず）に接続してもよい。これらの場合、第２の
配線をビット線とし、第４の配線に第２の所定の電位を
加える構成、あるいは、第４の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。ここで、図１７２に示した半導体メモリセル
においては、第１の領域ＳＣ1の下部に、第４の配線と
して機能する第１導電形（例えばｎ++形）の第２の高濃
度不純物含有層（図示せず）を設ければ、配線の簡素化
を図ることができる。
【０４７２】あるいは又、原理図を図１７１に示し、模
式的な一部断面図を図１７３及び図１７５に示す半導体
メモリセルにおいては、第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接するダイオード構成領
域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第１
の領域ＳＣ1とによって多数キャリア・ダイオードＤＳ
が構成され、第１の領域ＳＣ1は、該ダイオード構成領
域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続さ
れている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
【０４７３】以下、図１７６〜図１７８を参照して、図
６９に示した実施の形態７の半導体メモリセルを例にと
り、本発明の半導体メモリセルの製造方法を説明する。
【０４７４】［工程−３００］先ず、公知の方法に従
い、ｐ形シリコン半導体基板１０に素子分離領域（図示
せず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ
形の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ
++形）の第１の高濃度不純物含有層ＳＣ10（図示せず）
や、絶縁膜に該当するゲート絶縁膜１２を形成した後、
例えば不純物を含有するポリシリコンから成り、あるい
は又、ポリサイド構造やポリメタル構造を有するゲート
部Ｇ（Ｇ1＋Ｇ2）を形成する。こうして、図１７６の
（Ａ）に示す構造を得ることができる。尚、ｎ形の第１
の領域ＳＣ1の不純物含有濃度を、１．０×１０17／ｃ
ｍ3とした。また、ゲート部Ｇ（Ｇ1＋Ｇ2）のゲート長
を０．２８μｍとした。
【０４７５】［工程−３１０］次いで、レジスト材料か
らイオン注入用マスク２０を形成した後、第２導電形
（例えば、ｐ形）の不純物をイオン注入し、第１の領域
ＳＣ1の表面領域に設けられ、且つ、第２導電形の半導
体性の第３の領域ＳＣ3を形成する（図１７６の（Ｂ）
参照）。イオン注入の条件は、例えば、表１と同様とす
ればよい。
【０４７６】［工程−３２０］その後、イオン注入用マ
スク２０を除去し、レジスト材料からイオン注入用マス
ク２１を形成した後、第２導電形（例えば、ｐ形）の不
純物を斜めイオン注入法にてイオン注入し、第１の領域
ＳＣ1と接し（具体的には、第１の領域ＳＣ1の表面領域
に設けられ）、且つ、第３の領域ＳＣ3とは離間した第
２導電形（例えば、ｐ+形）の半導体性の第２の領域Ｓ
Ｃ2を形成する。斜めイオン注入法にてイオン注入を行
うことによって、ゲート部Ｇ（Ｇ1＋Ｇ2）の下方にも第
２の領域ＳＣ2が形成される（図１７７の（Ａ）参
照）。尚、表２に例示したと同様の条件の２回のイオン
注入を行い、各イオン注入におけるイオン入射角を異な
らせた。特に、第１回目のイオン注入におけるイオン入
射角を６０度に設定することで、ゲート部Ｇ（Ｇ1＋
Ｇ2）の下方の半導体性の第２の領域ＳＣ2の不純物含有
濃度を高い精度で制御することができる。
【０４７７】［工程−３３０］次いで、第１導電形（例
えば、ｎ形）の不純物をイオン注入し、第２の領域ＳＣ
2の表面領域に設けられ、且つ、整流接合を形成して接
する半導体性の第４の領域ＳＣ4を形成する（図１７７
の（Ｂ）参照）。イオン注入の条件は、表３に例示した
と同様とすることができる。
【０４７８】［工程−３４０］次いで、イオン注入用マ
スク２１を除去し、ＣＶＤ法に全面にＳｉＯ2層を製膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート部Ｇ（Ｇ1＋Ｇ 2）の側壁にサイドウオール３
０を形成する。
【０４７９】［工程−３５０］次いで、レジスト材料か
らイオン注入用マスク２２を形成した後、第１導電形
（例えば、ｎ形）の不純物をイオン注入し、第４の領域
ＳＣ4の不純物含有濃度を１０18〜１０20ｃｍ-3程度ま
で高くすることによって、第４の領域ＳＣ4の低抵抗化
を図る（図１７８の（Ａ）参照）。イオン注入の条件
は、表４に例示したと同様とすることができる。
【０４８０】［工程−３６０］その後、イオン注入用マ
スク２２を除去し、レジスト材料からイオン注入用マス
ク２３を形成した後、第２導電形（例えば、ｐ形）の不
純物をイオン注入し、第３の領域ＳＣ3の不純物含有濃
度を１０18〜１０20ｃｍ-3程度まで高くすることによっ
て、第３の領域ＳＣ3の低抵抗化を図る（図１７８の
（Ｂ）参照）。イオン注入の条件は、表５に例示したと
同様とすることができる。
【０４８１】以上のイオン注入条件により、接合型トラ
ンジスタＪＦ1のゲート部（第２の領域ＳＣ2及び第３の
領域ＳＣ3）並びにチャネル領域ＣＨJ1の不純物濃度
は、以下の表７のとおりとなった。また、接合型トラン
ジスタＪＦ1のチャネル領域ＣＨJ1の厚さは０．１μｍ
であった。
【０４８２】［表７］ 第２の領域ＳＣ2 ：１．５×１０18ｃｍ-3 第３の領域ＳＣ3 ：２．１×１０19ｃｍ-3 チャネル領域ＣＨJ1：５．０×１０17ｃｍ-3
【０４８３】［工程−３７０］その後、全面に層間絶縁
層を形成し、次いで、パターニングしたレジスト材料を
マスクとして層間絶縁層をパターニングし、第２の領域
ＳＣ2の一部を露出させる。そして、露出した第２の領
域ＳＣ2の表面にワイドギャップ薄膜ＷＧであるシリコ
ン酸化膜（ＳｉＯ2膜）を形成する。その後、全面に第
１導電形（例えばｎ形）の不純物を含有するポリシリコ
ン薄膜を形成し、かかるポリシリコン薄膜をパターニン
グすることによって、ワイドギャップ薄膜ＷＧと接続さ
れたＭＩＳ形ダイオードＤＴの他端を構成する電極ＥＬ
を形成し、併せて、かかる電極ＥＬから延びる高抵抗素
子Ｒを形成する。
【０４８４】［工程−３８０］その後、公知の方法に基
づき、書き込み情報設定線、第２の配線（ビット線）、
第４の配線等を形成する。
【０４８５】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−３１０］を省
略することができる。［工程−３２０］、［工程−３３
０］、［工程−３５０］の順序は任意の順序とすること
ができる。ゲート部や素子分離領域の形成を、［工程−
３７０］の後に行ってもよい。イオン注入の条件も例示
であり、適宜変更することができる。
【０４８６】尚、第２導電形（例えばｐ+形）を有する
ＭＩＳ形ダイオード構成領域ＳＣDTを埋め込みプラグ状
に形成する場合には、［工程−３７０］において、層間
絶縁層を形成しその後、パターニングしたレジスト材料
をイオン注入用マスクとして用いて、イオン注入により
ＭＩＳ形ダイオード構成領域ＳＣDTを形成した後、ＭＩ
Ｓ形ダイオードＤＴを形成すればよい。
【０４８７】（実施の形態１８）実施の形態１８は、本
発明の第１の態様及び第２５の態様に係る半導体メモリ
セルに関する。図１７９の（Ａ）に原理図を、そして図
１８０の（Ａ）に模式的な一部断面図の一例を示すよう
に、実施の形態１８の半導体メモリセルは、第１及び第
２の対向する２つの主面Ａ1，Ａ2を有する半導体層を備
え、（１）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ1、及び、該チャネ
ル形成領域ＣＨ1と容量結合したゲート部Ｇ1を有する第
１導電形（例えばｎチャネル形）の読み出し用の第１の
トランジスタＴＲ1、（２）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域Ｃ
Ｈ2、及び、該チャネル形成領域ＣＨ2と容量結合したゲ
ート部Ｇ2を有する第２導電形（例えばｐチャネル形）
のスイッチ用の第２のトランジスタＴＲ2、（３）ソー
ス／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域
を有する電流制御用の接合型トランジスタＪＦ1、並び
に、（４）情報保持用のＭＩＳ形ダイオードＤＴ、から
成る。
【０４８８】図１８０の（Ａ）に示す実施の形態１８の
半導体メモリセルにおいては、第１のトランジスタＴＲ
1のゲート部Ｇ1と第２のトランジスタＴＲ2のゲート部
Ｇ2とは、半導体層を挟んで第１及び第２の主面Ａ1，Ａ
2上にそれぞれ設けられており、これらの配置関係は垂
直方向において若干ずれている。また、半導体メモリセ
ルは、支持基板上に形成された絶縁材料層ＩＬ0に囲ま
れて形成されている、所謂ＳＯＩ構造を有する。尚、図
１８０の（Ａ）に示す実施の形態１８の半導体メモリセ
ルにおいては、下から、支持基板、層間絶縁層ＩＬ1、
第２のトランジスタＴＲ2のゲート部Ｇ2、第１のトラン
ジスタＴＲ1のゲート部Ｇ1の順に配置されている。
【０４８９】そして、実施の形態１８の半導体メモリセ
ルは、（ａ）第１の主面Ａ1から第２の主面Ａ2に亙って
該半導体層に設けられた、第１導電形（例えばｎ形）を
有する半導体性の第１の領域ＳＣ1、（ｂ）第１の主面
Ａ1から第２の主面Ａ2に亙って該半導体層に設けられ、
第１の領域ＳＣ1と接する、第１導電形とは逆の第２導
電形（例えばｐ+形）を有する半導体性の第２の領域Ｓ
Ｃ2、（ｃ）第１の領域ＳＣ1の第２の主面Ａ2を含む表
面領域に第２の領域ＳＣ2とは離間して設けられ、且
つ、第１の領域ＳＣ1と整流接合を形成して接する、第
２導電形（例えばｐ+形）を有する半導体性の、又は、
シリサイドや金属、金属化合物等から構成された導電性
の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の第１の主
面Ａ1を含む表面領域に第１の領域ＳＣ1とは離間して設
けられ、且つ、第２の領域ＳＣ2と整流接合を形成して
接する、第１導電形（例えばｎ+形）を有する半導体性
の、又は、シリサイドや金属、金属化合物等から構成さ
れた導電性の第４の領域ＳＣ4、（ｅ）第１の領域ＳＣ1
の第１の主面Ａ1を含む表面領域に第２の領域ＳＣ2とは
離間して設けられ、且つ、第１の領域ＳＣ1と整流接合
を形成して接する、第２導電形（例えばｐ+形）を有す
る半導体性の、又は、シリサイドや金属、金属化合物等
から構成された導電性の第５の領域ＳＣ5、（ｆ）第１
の主面Ａ1に形成された第１の絶縁膜上に、第１の領域
ＳＣ1と第４の領域ＳＣ4を橋渡すごとく設けられた第１
のトランジスタＴＲ1のゲート部Ｇ1、並びに、（ｇ）第
２の主面Ａ2に形成された第２の絶縁膜上に、第２の領
域ＳＣ2と第３の領域ＳＣ3を橋渡すごとく設けられた第
２のトランジスタＴＲ2のゲート部Ｇ2、を有する。
【０４９０】第１のトランジスタＴＲ1に関しては、
（Ａ−１）一方のソース／ドレイン領域は、第１の領域
ＳＣ1の第１の主面Ａ1を含む表面領域から構成され、
（Ａ−２）他方のソース／ドレイン領域は、第４の領域
ＳＣ4から構成され、（Ａ−３）チャネル形成領域ＣＨ1
は、第１の領域ＳＣ1の第１の主面Ａ1を含む該表面領域
と第４の領域ＳＣ4とで挟まれた、第２の領域ＳＣ2の第
１の主面Ａ 1を含む表面領域から構成されている。
【０４９１】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の第２の主面Ａ2を含む表面領域から構成さ
れ、（Ｂ−２）他方のソース／ドレイン領域は、第３の
領域ＳＣ3から構成され、（Ｂ−３）チャネル形成領域
ＣＨ2は、第３の領域ＳＣ3と第２の領域ＳＣ2の第２の
主面Ａ2を含む該表面領域とで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面Ａ 2を含む表面領域から構成されてい
る。
【０４９２】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第３の領域ＳＣ3から
構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第５の領
域ＳＣ5と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ
1の部分から構成され、（Ｃ−３）一方のソース／ドレ
イン領域は、接合型トランジスタＪＦ1のチャネル領域
ＣＨJ1の一端から延び、且つ、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域及び第２のトランジス
タＴＲ2のチャネル形成領域ＣＨ2を構成する第１の領域
ＳＣ1の部分から構成され、（Ｃ−４）他方のソース／
ドレイン領域は、接合型トランジスタＪＦ1のチャネル
領域ＣＨJ1の他端から延びる第１の領域ＳＣ1の部分か
ら構成されている。
【０４９３】また、ＭＩＳ形ダイオードに関しては、
（Ｄ−１）その一端は、第２の領域ＳＣ2の一部分から
構成され、（Ｄ−２）その他端を構成する電極ＥＬは、
ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオード
ＤＴの一端を構成する第２の領域ＳＣ2の該一部分と対
向して設けられている。
【０４９４】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第５の領域ＳＣ5及びこの第５の領域
ＳＣ5に対向する第３の領域ＳＣ3）の間の距離（チャネ
ル領域ＣＨJ1の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート領域（第５の領域ＳＣ5及びこの第５の
領域ＳＣ5に対向する第３の領域ＳＣ3）における不純物
濃度とチャネル領域ＣＨJ1（具体的には第１の領域ＳＣ
1）における不純物濃度とを最適化することによって、
形成されている。
【０４９５】そして、第１のトランジスタＴＲ1のゲー
ト部Ｇ1及び第２のトランジスタＴＲ 2のゲート部Ｇ2は
メモリセル選択用の第１の配線（ワード線）に接続さ
れ、第３の領域ＳＣ3は書き込み情報設定線ＷＩＳＬに
接続されている。また、第４の領域ＳＣ4は第２の配線
に接続され、ＭＩＳ形ダイオードＤＴの他端を構成する
電極ＥＬは所定の電位を有する第３の配線に接続され、
第５の領域は第４の配線に接続され、接合型トランジス
タＪＦ1の他方のソース／ドレイン領域を構成する第１
の領域の部分は第５の配線に接続されている。尚、ＭＩ
Ｓ形ダイオードＤＴの他端を構成する電極ＥＬは、１０
9Ω〜１０12Ω程度の高抵抗素子Ｒを介して第３の配線
に接続されている。ここで、第４の領域ＳＣ4が接続さ
れた第２の配線をビット線とし、第１の領域ＳＣ1が接
続された第５の配線に第２の所定の電位を加えてもよい
し、第２の配線に第２の所定の電位を加え、第５の配線
をビット線としてもよい。
【０４９６】実施の形態１８の半導体メモリセルの変形
例の模式的な一部断面図を、図１８０の（Ｂ）並びに図
１８１の（Ａ）及び（Ｂ）に示す。図１８０の（Ｂ）に
示す例においては、図１８０の（Ａ）に示した例と異な
り、第１のトランジスタＴＲ 1のゲート部Ｇ1と第２のト
ランジスタＴＲ2のゲート部Ｇ2の配置関係は、垂直方向
において概ね揃っている。このような構造にすること
で、半導体メモリセルの面積の縮小化を図ることができ
る。図１８１の（Ａ）及び（Ｂ）に示す半導体メモリセ
ルにおいては、下から、支持基板、層間絶縁層ＩＬ1、
第１のトランジスタＴＲ1のゲート部Ｇ1、第２のトラン
ジスタＴＲ2のゲート部Ｇ2の順に配置されている。そし
て、各領域の上下の位置関係は図１８０に示した半導体
メモリセルにおける各領域の上下の位置関係と逆になっ
ている。図１８１の（Ｂ）に示す例においては、図１８
１の（Ａ）に示した例と異なり、第１のトランジスタＴ
Ｒ1のゲート部Ｇ1と第２のトランジスタＴＲ2のゲート
部Ｇ2の配置関係は、垂直方向において概ね揃ってい
る。
【０４９７】実施の形態１８の半導体メモリセルの変形
例の模式的な一部断面図を、更に、図１８２、図１８
３、図１８４及び図１８５に示す。これらの図に示す半
導体メモリセルの原理図は図１７９の（Ｂ）に示したと
おりである。図１８２の（Ａ）、（Ｂ）及び図１８４の
（Ａ）、（Ｂ）に示す半導体メモリセルは図１８０の
（Ａ）、（Ｂ）に示した半導体メモリセルの変形であ
り、図１８３の（Ａ）、（Ｂ）及び図１８５の（Ａ）、
（Ｂ）に示す半導体メモリセルは図１８１の（Ａ）、
（Ｂ）に示した半導体メモリセルの変形である。
【０４９８】これらの半導体メモリセルにおいては、第
５の領域ＳＣ5は、第４の配線に接続される代わりに、
書き込み情報設定線ＷＩＳＬに接続されている。尚、書
き込み情報設定線ＷＩＳＬに接続されているとは、第３
の領域ＳＣ3に接続されていると等価である。具体的に
は、第５の領域ＳＣ5と第３の領域ＳＣ3との接続は、例
えば、第３の領域ＳＣ3の一部分を半導体層の第１の主
面Ａ1まで延在させ、第１の領域ＳＣ1の外側で、第５の
領域ＳＣ5と第３の領域ＳＣ3の延在した部分とが接する
ような構造とすることによって、得ることができる。半
導体メモリセルをこのような構造にすることにより、半
導体メモリセルの配線構造の簡素化を図ることができ
る。これらの場合、第２の配線をビット線とする構成、
あるいは、書き込み情報設定線をビット線と兼用させ、
第２の配線に第２の所定の電位を加える構成とすること
が好ましい。
【０４９９】実施の形態１８の半導体メモリセルは、実
質的には、実施の形態３にて説明した半導体メモリセル
の製造方法と同様の製造方法にて製造することができる
ので、詳細な説明は省略する。尚、第５の領域ＳＣ5及
びこの第５の領域ＳＣ5に対向する第３の領域ＳＣ3の間
の距離（チャネル領域ＣＨJ1の厚さに相当する）を最適
化し、且つ、第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第３の領域ＳＣ3における不純物濃度と第１
の領域ＳＣ1（チャネル領域ＣＨJ1に相当する）におけ
る不純物濃度とを最適化することによって、接合型トラ
ンジスタＪＦ1を形成することができる。また、以下に
説明する各実施の形態における半導体メモリセルの製造
方法も、例えば、第５の領域ＳＣ5や第６の領域ＳＣ6の
形成、共通ゲート部（Ｇ1＋Ｇ3）の形成等が異なること
を除き、実質的に、実施の形態３にて説明した半導体メ
モリセルの製造方法にて製造することができるので、詳
細な説明は省略する。
【０５００】尚、実施の形態１８、あるいは又、後述す
る実施の形態１９〜実施の形態２２の半導体メモリセル
を製造するとき、第１のトランジスタＴＲ1のゲート部
Ｇ1の形成と、第２のトランジスタＴＲ2のゲート部Ｇ2
の形成の順序は、製造すべき半導体メモリセルの構造に
依り決定すればよい。更には、第１のトランジスタＴＲ
1のゲート部Ｇ1の形成と、第２のトランジスタＴＲ2の
ゲート部Ｇ2の形成と、接合型トランジスタＪＦ1の対向
するそれぞれのゲート領域の形成と、チャネル領域ＣＨ
3の形成の順序も、製造すべき半導体メモリセルの構造
に依り決定すればよい。
【０５０１】（実施の形態１９）実施の形態１９は、本
発明の第６の態様及び第２６の態様に係る半導体メモリ
セルに関する。図１０８に原理図を、そして図１８６の
（Ａ）に模式的な一部断面図の一例を示し、ゲート部や
各領域の模式的な配置を図１８９の（Ａ）に示すよう
に、実施の形態１９の半導体メモリセルは、第１及び第
２の対向する２つの主面Ａ1，Ａ2を有する半導体層を備
え、（１）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ1、及び、該チャネ
ル形成領域ＣＨ1と容量結合したゲート部Ｇ1を有する第
１導電形（例えばｎチャネル形）の読み出し用の第１の
トランジスタＴＲ1、（２）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域Ｃ
Ｈ2、及び、該チャネル形成領域ＣＨ2と容量結合したゲ
ート部Ｇ1を有する第２導電形（例えばｐチャネル形）
のスイッチ用の第２のトランジスタＴＲ2、（３）ソー
ス／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域
を有する電流制御用の接合型トランジスタＪＦ1、並び
に、（４）情報保持用のＭＩＳ形ダイオードＤＴ、から
成る。
【０５０２】図１８６の（Ａ）に示す実施の形態１９の
半導体メモリセルにおいては、第１のトランジスタＴＲ
1のゲート部Ｇ1と第２のトランジスタＴＲ2のゲート部
Ｇ2とは、半導体層を挟んで第１及び第２の主面Ａ1，Ａ
2上にそれぞれ設けられており、これらの配置関係は垂
直方向において若干ずれている。また、半導体メモリセ
ルは、支持基板上に形成された絶縁材料層ＩＬ0に囲ま
れて形成されている、所謂ＳＯＩ構造を有する。尚、図
１８６の（Ａ）に示す実施の形態１９の半導体メモリセ
ルにおいては、下から、支持基板、層間絶縁層ＩＬ1、
第２のトランジスタＴＲ2のゲート部Ｇ2、第１のトラン
ジスタＴＲ1のゲート部Ｇ1の順に配置されている。尚、
図１８９の（Ａ）においては、ゲート部Ｇ2及び第３の
領域ＳＣ3の図示は省略した。
【０５０３】そして、実施の形態１９の半導体メモリセ
ルにおいては、（ａ）第１の主面Ａ1から第２の主面Ａ2
に亙って半導体層に設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第１
の主面Ａ1から第２の主面Ａ2に亙って半導体層に設けら
れ、第１の領域ＳＣ1と接する、第１導電形とは逆の第
２導電形（例えばｐ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第１の領域ＳＣ1の第２の主面Ａ2を含
む表面領域に第２の領域ＳＣ2とは離間して設けられ、
且つ、第１の領域ＳＣ1と整流接合を形成して接する、
第２導電形（例えばｐ+形）を有する半導体性の、又
は、シリサイドや金属、金属化合物等の導電性から構成
された第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の第１
の主面Ａ1を含む表面領域に第１の領域ＳＣ1とは離間し
て設けられ、且つ、第２の領域ＳＣ2と整流接合を形成
して接する、第１導電形（例えばｎ+形）を有する半導
体性の、又は、シリサイドや金属、金属化合物等から構
成された導電性の第４の領域ＳＣ4、（ｅ）第４の領域
ＳＣ4の表面領域に設けられ、且つ、第４の領域ＳＣ4と
整流接合を形成して接する、第２導電形（例えばｐ
+形）を有する半導体性の、又は、シリサイドや金属、
金属化合物等から構成された導電性の第５の領域Ｓ
Ｃ5、（ｆ）第１の主面Ａ1に形成された第１の絶縁膜上
に、第１の領域ＳＣ1と第４の領域ＳＣ4を橋渡すごとく
設けられた第１のトランジスタＴＲ1のゲート部Ｇ1、並
びに、（ｇ）第２の主面Ａ2に形成された第２の絶縁膜
上に、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡すごと
く設けられた第２のトランジスタＴＲ2のゲート部Ｇ2、
を有する。
【０５０４】第１のトランジスタＴＲ1に関しては、
（Ａ−１）一方のソース／ドレイン領域は、第１の領域
ＳＣ1の第１の主面Ａ1を含む表面領域から構成され、
（Ａ−２）他方のソース／ドレイン領域は、第４の領域
ＳＣ4から構成され、（Ａ−３）チャネル形成領域ＣＨ1
は、第１の領域ＳＣ1の第１の主面Ａ1を含む該表面領域
と第４の領域ＳＣ4とで挟まれた、第２の領域ＳＣ2の第
１の主面Ａ 1を含む表面領域から構成されている。
【０５０５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の第２の主面Ａ2を含む表面領域から構成さ
れ、（Ｂ−２）他方のソース／ドレイン領域は、第３の
領域ＳＣ3から構成され、（Ｂ−３）チャネル形成領域
ＣＨ2は、第３の領域ＳＣ3と第２の領域ＳＣ2の第２の
主面Ａ2を含む該表面領域とで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面Ａ 2を含む表面領域から構成されてい
る。
【０５０６】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の部分から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の部分から構成され、（Ｃ−４）
他方のソース／ドレイン領域は、接合型トランジスタＪ
Ｆ1のチャネル領域ＣＨJ1の他端から延びる第４の領域
ＳＣ4の部分から構成されている。
【０５０７】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第５の領域ＳＣ5及びこの第５の領域
ＳＣ5に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第５の領域ＳＣ5及びこ
の第５の領域ＳＣ5に対向する第２の領域ＳＣ2）におけ
る不純物濃度とチャネル領域ＣＨJ1（第４の領域Ｓ
Ｃ4）における不純物濃度とを最適化することによっ
て、形成されている。
【０５０８】また、ＭＩＳ形ダイオードＤＴに関して
は、（Ｄ−１）その一端は、第２の領域ＳＣ2の一部分
から構成され、（Ｄ−２）その他端を構成する電極ＥＬ
は、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオ
ードＤＴの一端を構成する第２の領域ＳＣ2の該一部分
と対向して設けられている。
【０５０９】そして、第１のトランジスタＴＲ1のゲー
ト部Ｇ1及び第２のトランジスタＴＲ 2のゲート部Ｇ
2は、メモリセル選択用の第１の配線（ワード線）に接
続され、接合型トランジスタの他方のソース／ドレイン
領域を構成する第４の領域の部分は第２の配線に接続さ
れ、ＭＩＳ形ダイオードの他端を構成する電極は所定の
電位を有する配線に相当する第３の配線に接続され、第
３の領域ＳＣ3は書き込み情報設定線ＷＩＳＬに接続さ
れている。また、第５の領域は、第４の配線に接続さ
れ、第１の領域ＳＣ1は第５の配線に接続されている。
尚、ＭＩＳ形ダイオードＤＴの他端を構成する電極ＥＬ
は、１０9Ω〜１０12Ω程度の高抵抗素子Ｒを介して第
３の配線に接続されている。ここで、第４の領域ＳＣ4
が接続された第２の配線をビット線とし、第１の領域Ｓ
Ｃ1が接続された第５の配線に第２の所定の電位を加え
てもよいし、第４の領域ＳＣ4が接続された第２の配線
に第２の所定の電位を加え、第１の領域ＳＣ1が接続さ
れた第５の配線をビット線としてもよい。
【０５１０】実施の形態１９の半導体メモリセルの変形
例の模式的な一部断面図を、図１８６の（Ｂ）並びに図
１８７の（Ａ）及び（Ｂ）に示す。図１８６の（Ｂ）に
示す例においては、図１８６の（Ａ）に示した例と異な
り、第１のトランジスタＴＲ 1のゲート部Ｇ1と第２のト
ランジスタＴＲ2のゲート部Ｇ2の配置関係は、垂直方向
において概ね揃っている。このような構造にすること
で、半導体メモリセルの面積の縮小化を図ることができ
る。図１８７の（Ａ）及び（Ｂ）に示す半導体メモリセ
ルにおいては、下から、支持基板、層間絶縁層ＩＬ1、
第１のトランジスタＴＲ1のゲート部Ｇ1、第２のトラン
ジスタＴＲ2のゲート部Ｇ2の順に配置されている。そし
て、各領域の上下の位置関係は図１８６に示した半導体
メモリセルにおける各領域の上下の位置関係と逆になっ
ている。図１８７の（Ｂ）に示す例においては、図１８
７の（Ａ）に示した例と異なり、第１のトランジスタＴ
Ｒ1のゲート部Ｇ1と第２のトランジスタＴＲ2のゲート
部Ｇ2の配置関係は、垂直方向において概ね揃ってい
る。
【０５１１】実施の形態１９の半導体メモリセルの変形
例の模式的な一部断面図を、更に、図１８８及び図１９
０に示す。また、図１８８の（Ａ）に示す半導体メモリ
セルにおけるゲート部や各領域の模式的な配置図を図１
８９の（Ｂ）に示が、図１８９の（Ｂ）においては、ゲ
ート部Ｇ2及び第３の領域ＳＣ3の図示を省略した。これ
らの図に示す半導体メモリセルの原理図は図１１２に示
したとおりである。即ち、これらの半導体メモリセルに
おいては、第５の領域ＳＣ5は、第４の配線に接続され
る代わりに、第２の領域ＳＣ2に接続されている。具体
的には、第５の領域ＳＣ5と第２の領域ＳＣ2との接続
は、例えば、第２の領域ＳＣ2の一部分を半導体層の第
１の主面Ａ1まで延在させ、第４の領域ＳＣ4の外側で、
第５の領域ＳＣ5と第２の領域ＳＣ2の延在した部分とが
接するような構造とすることによって、得ることができ
る。半導体メモリセルをこのような構造にすることによ
り、半導体メモリセルの配線構造の簡素化を図ることが
できる。ここで、図１８８の（Ａ）、（Ｂ）に示す半導
体メモリセルは図１８６の（Ａ）、（Ｂ）に示した半導
体メモリセルの変形であり、図１９０の（Ａ）、（Ｂ）
に示す半導体メモリセルは図１８７の（Ａ）、（Ｂ）に
示した半導体メモリセルの変形である。これらの場合、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線をビット線と兼用させ、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【０５１２】（実施の形態２０）実施の形態２０は、本
発明の第２７の態様に係る半導体メモリセルに関する。
図１９１に原理図を、そして図１９２の（Ａ）に模式的
な一部断面図の一例を示すように、実施の形態２０の半
導体メモリセルは、第１及び第２の対向する２つの主面
Ａ1，Ａ2を有する半導体層を備え、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結
合したゲート部Ｇ1を有する第１導電形（例えばｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート部Ｇ2を有する第２導
電形（例えばｐチャネル形）のスイッチ用の第２のトラ
ンジスタＴＲ2、（３）ソース／ドレイン領域、チャネ
ル領域ＣＨJ1及びゲート領域を有する電流制御用の第１
の接合型トランジスタＪＦ1、（４）ソース／ドレイン
領域、チャネル領域ＣＨJ2及びゲート領域を有する電流
制御用の第２の接合型トランジスタＪＦ2、並びに、
（５）情報保持用のＭＩＳ形ダイオードＤＴ、から成
る。
【０５１３】即ち、実施の形態２０の半導体メモリセル
は、実施の形態１９にて説明した本発明の第２６の態様
に係る半導体メモリセルの構造に、半導体性又は導電性
の第６の領域ＳＣ6が更に形成され、電流制御用の第２
の接合型トランジスタＪＦ2が付加された構造を有す
る。具体的には、実施の形態２０においては、第１の領
域ＳＣ1の第１の主面Ａ1を含む表面領域に第２の領域Ｓ
Ｃ2とは離間して設けられ、且つ、第１の領域ＳＣ1と整
流接合を形成して接する半導体性又は導電性の第６の領
域ＳＣ6が形成されている。
【０５１４】図１９２の（Ａ）に示す実施の形態２０の
半導体メモリセルにおいては、第１のトランジスタＴＲ
1のゲート部Ｇ1と第２のトランジスタＴＲ2のゲート部
Ｇ2の配置関係は、垂直方向において若干ずれている。
また、半導体メモリセルは、支持基板上に形成された絶
縁材料層ＩＬ0に囲まれて形成されている、所謂ＳＯＩ
構造を有する。尚、図１９２の（Ａ）に示す実施の形態
２０の半導体メモリセルにおいては、下から、支持基
板、層間絶縁層ＩＬ1、第２のトランジスタＴＲ2のゲー
ト部Ｇ2、第１のトランジスタＴＲ1のゲート部Ｇ1の順
に配置されている。
【０５１５】そして、実施の形態２０の半導体メモリセ
ルは、（ａ）第１の主面Ａ1から第２の主面Ａ2に亙って
半導体層に設けられた、第１導電形（例えばｎ形）を有
する半導体性の第１の領域ＳＣ1、（ｂ）第１の主面Ａ1
から第２の主面Ａ2に亙って半導体層に設けられ、第１
の領域ＳＣ1と接する、第１導電形とは逆の第２導電形
（例えばｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の第２の主面Ａ2を含む表面領域
に第２の領域ＳＣ2とは離間して設けられ、且つ、第１
の領域ＳＣ1と整流接合を形成して接する、第２導電形
（例えばｐ+形）を有する半導体性の、又は、シリサイ
ドや金属、金属化合物等の導電性から構成された第３の
領域ＳＣ3、（ｄ）第２の領域ＳＣ2の第１の主面Ａ1を
含む表面領域に第１の領域ＳＣ1とは離間して設けら
れ、且つ、第２の領域ＳＣ2と整流接合を形成して接す
る、第１導電形（例えばｎ+形）を有する半導体性の、
又は、シリサイドや金属、金属化合物等から構成された
導電性の第４の領域ＳＣ4、（ｅ）第１の領域ＳＣ1の第
１の主面Ａ1を含む表面領域に第２の領域ＳＣ2とは離間
して設けられ、且つ、第１の領域ＳＣ1と整流接合を形
成して接する、第２導電形（例えばｐ+形）を有する半
導体性の、又は、シリサイドや金属、金属化合物等から
構成された導電性の第５の領域ＳＣ5、（ｆ）第４の領
域ＳＣ4の表面領域に設けられ、且つ、第４の領域ＳＣ4
と整流接合を形成して接する、第２導電形（例えばｐ+
形）を有する半導体性の、又は、シリサイドや金属、金
属化合物等から構成された導電性の第６の領域、（ｇ）
第１の主面Ａ1に形成された第１の絶縁膜上に、第１の
領域ＳＣ1と第４の領域ＳＣ4を橋渡すごとく設けられた
第１のトランジスタＴＲ1のゲート部Ｇ1、並びに、
（ｈ）第２の主面Ａ2に形成された第２の絶縁膜上に、
第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡すごとく設け
られた第２のトランジスタＴＲ2のゲート部Ｇ2、を有す
る。
【０５１６】第１のトランジスタＴＲ1に関しては、
（Ａ−１）一方のソース／ドレイン領域は、第１の領域
ＳＣ1の第１の主面Ａ1を含む表面領域から構成され、
（Ａ−２）他方のソース／ドレイン領域は、第４の領域
ＳＣ4から構成され、（Ａ−３）チャネル形成領域ＣＨ1
は、第１の領域ＳＣ1の第１の主面Ａ1を含む該表面領域
と第４の領域ＳＣ4とで挟まれた、第２の領域ＳＣ2の第
１の主面Ａ 1を含む表面領域から構成されている。
【０５１７】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の第２の主面Ａ2を含む表面領域から構成さ
れ、（Ｂ−２）他方のソース／ドレイン領域は、第３の
領域ＳＣ3から構成され、（Ｂ−３）チャネル形成領域
ＣＨ2は、第３の領域ＳＣ3と第２の領域ＳＣ2の第２の
主面Ａ2を含む該表面領域とで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面Ａ 2を含む表面領域から構成されてい
る。
【０５１８】更に、第１の接合型トランジスタＪＦ1に
関しては、（Ｃ−１）ゲート領域は、第５の領域Ｓ
Ｃ1、及び、該第５の領域ＳＣ1と対向する第３の領域か
ら構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第５の
領域ＳＣ5と第３の領域ＳＣ3とで挟まれた第１の領域Ｓ
Ｃ1の部分から構成され、（Ｃ−３）一方のソース／ド
レイン領域は、第１の接合型トランジスタＪＦ1のチャ
ネル領域ＣＨJ1の一端から延び、且つ、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域及び第２のト
ランジスタＴＲ2のチャネル形成領域ＣＨ2を構成する第
１の領域ＳＣ1の部分から構成され、（Ｃ−４）他方の
ソース／ドレイン領域は、第１の接合型トランジスタＪ
Ｆ1のチャネル領域ＣＨ1の他端から延びる第１の領域Ｓ
Ｃ1の部分から構成されている。
【０５１９】第２の接合型トランジスタＪＦ2に関して
は、（Ｄ−１）ゲート領域は、第６の領域ＳＣ6、及
び、該第６の領域ＳＣ6と対向する第２の領域ＳＣ2の部
分から構成され、（Ｄ−２）チャネル領域ＣＨJ2は、第
６の領域ＳＣ6と第２の領域ＳＣ2の部分とで挟まれた第
４の領域ＳＣ4の部分から構成され、（Ｄ−３）一方の
ソース／ドレイン領域は、第２の接合型トランジスタＪ
Ｆ2のチャネル領域ＣＨJ2の一端から延び、且つ、第１
のトランジスタＴＲ1の他方のソース／ドレイン領域を
構成する第４の領域ＳＣ4の部分から構成され、（Ｄ−
４）他方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の他端から延びる
第４の領域ＳＣ4の部分から構成されている。
【０５２０】尚、電流制御用の接合型トランジスタＪＦ
1，ＪＦ2は、対向するゲート領域（第５の領域ＳＣ5
及びこの第５の領域ＳＣ5に対向する第３の領域ＳＣ3、
並びに、第６の領域ＳＣ6及びこの第６の領域ＳＣ6に対
向する第２の領域ＳＣ2の部分）の間の距離（チャネル
領域ＣＨJ1，ＣＨJ2の厚さ）を最適化し、且つ、対向
するそれぞれのゲート領域（第５の領域ＳＣ5及びこの
第５の領域ＳＣ5に対向する第３の領域ＳＣ3、並びに、
第６の領域ＳＣ6及びこの第６の領域ＳＣ6に対向する第
２の領域ＳＣ2の部分）における不純物濃度と、チャネ
ル領域ＣＨJ1，ＣＨJ2（第１の領域ＳＣ1及び第４の領
域ＳＣ4）における不純物濃度とを最適化することによ
って、形成されている。
【０５２１】また、ＭＩＳ形ダイオードＤＴに関して
は、（Ｅ−１）その一端は、第２の領域ＳＣ2の一部分
から構成され、（Ｅ−２）その他端を構成する電極ＥＬ
は、ワイドギャップ薄膜ＷＧを介して、ＭＩＳ形ダイオ
ードＤＴの一端を構成する第２の領域ＳＣ2の該一部分
と対向して設けられている。
【０５２２】そして、第１のトランジスタＴＲ1のゲー
ト部Ｇ1及び第２のトランジスタＴＲ 2のゲート部Ｇ
2は、メモリセル選択用の第１の配線（ワード線）に接
続され、第３の領域ＳＣ3は書き込み情報設定線ＷＩＳ
Ｌに接続されている。また、第２の接合型トランジスタ
の他方のソース／ドレイン領域を構成する第４の領域の
部分は第２の配線に接続され、ＭＩＳ形ダイオードの他
端を構成する電極は所定の電位を有する第３の配線に接
続され、第５の領域及び第６の領域は第４の配線に接続
され、第１の接合型トランジスタの他方のソース／ドレ
イン領域を構成する第１の領域の部分は第５の配線に接
続されている。尚、ＭＩＳ形ダイオードＤＴの他端を構
成する電極ＥＬは、１０9Ω〜１０12Ω程度の高抵抗素
子Ｒを介して第３の配線に接続されている。ここで、第
４の領域ＳＣ4が接続された第２の配線をビット線と
し、第１の領域ＳＣ1が接続された第５の配線に第２の
所定の電位を加えてもよいし、第４の領域ＳＣ4が接続
された第２の配線に第２の所定の電位を加え、第１の領
域ＳＣ1が接続された第５の配線をビット線としてもよ
い。
【０５２３】実施の形態２０の半導体メモリセルの変形
例の模式的な一部断面図を、図１９２の（Ｂ）並びに図
１９３の（Ａ）及び（Ｂ）に示す。図１９２の（Ｂ）に
示す例においては、図１９２の（Ａ）に示した例と異な
り、第１のトランジスタＴＲ 1のゲート部Ｇ1と第２のト
ランジスタＴＲ2のゲート部Ｇ2の配置関係は、垂直方向
において概ね揃っている。このような構造にすること
で、半導体メモリセルの面積の縮小化を図ることができ
る。図１９３の（Ａ）及び（Ｂ）に示す半導体メモリセ
ルにおいては、下から、支持基板、層間絶縁層ＩＬ1、
第１のトランジスタＴＲ1のゲート部Ｇ1、第２のトラン
ジスタＴＲ2のゲート部Ｇ2の順に配置されている。そし
て、各領域の上下の位置関係は図１９２に示した半導体
メモリセルにおける各領域の上下の位置関係と逆になっ
ている。図１９３の（Ｂ）に示す例においては、図１９
３の（Ａ）に示した例と異なり、第１のトランジスタＴ
Ｒ1のゲート部Ｇ1と第２のトランジスタＴＲ2のゲート
部Ｇ2の配置関係は、垂直方向において概ね揃ってい
る。
【０５２４】実施の形態２０における半導体メモリセル
の変形例の模式的な一部断面図を、更に、図１９５〜図
１９８に示し、これらの半導体メモリセルの原理図を図
１９４に示す。これらの半導体メモリセルにおいては、
第５の領域ＳＣ5は、第４の配線に接続される代わり
に、書き込み情報設定線ＷＩＳＬに接続され、第６の領
域ＳＣ6は、第４の配線に接続される代わりに、第２の
領域ＳＣ2に接続されている。尚、書き込み情報設定線
ＷＩＳＬに接続されているとは、第３の領域ＳＣ3に接
続されていることと等価である。第５の領域ＳＣ5と書
き込み情報設定線ＷＩＳＬとの接続（第５の領域ＳＣ5
と第３の領域ＳＣ3との接続）は、実施の形態１８にて
説明した方法にて行うことができる。また、第６の領域
ＳＣ6と第２の領域ＳＣ2との接続は、実施の形態１９に
て説明した第５の領域ＳＣ5と第２の領域ＳＣ2との接続
方法と同様の方法にて行うことができる。尚、図１９５
の（Ａ）、（Ｂ）及び図１９６の（Ａ）、（Ｂ）のそれ
ぞれに示した半導体メモリセルの構造は、図１９２の
（Ａ）、（Ｂ）のそれぞれに示した半導体メモリセルの
構造と基本的には同じであり、図１９７の（Ａ）、
（Ｂ）及び図１９８の（Ａ）、（Ｂ）のそれぞれに示し
た半導体メモリセルの構造は、図１９３の（Ａ）、
（Ｂ）のそれぞれに示した半導体メモリセルの構造と基
本的には同じであるが故に、詳細な説明は省略する。
尚、第４の領域ＳＣ4が接続された第２の配線をビット
線とし、第１の領域ＳＣ1が接続された第５の配線に第
２の所定の電位を加えてもよいし、第４の領域ＳＣ4が
接続された第２の配線に第２の所定の電位を加え、第１
の領域ＳＣ1が接続された第５の配線をビット線として
もよい。
【０５２５】（実施の形態２１）実施の形態２１は、本
発明の第２８の態様に係る半導体メモリセルに関する。
図１３２に原理図を、そして図１９９の（Ａ）に模式的
な一部断面図の一例を示し、ゲート部や各領域の模式的
な配置図を図１９９の（Ｂ）に示すように、実施の形態
２１の半導体メモリセルは、第１及び第２の対向する２
つの主面Ａ1，Ａ2を有する半導体層を備え、（１）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1
と容量結合したゲート部Ｇ1を有する第１導電形（例え
ばｎチャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域ＣＨ2、及び、該チャ
ネル形成領域ＣＨ2と容量結合したゲート部Ｇ2を有する
第２導電形（例えばｐチャネル形）のスイッチ用の第２
のトランジスタＴＲ2、（３）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域ＣＨ
3、及び、該チャネル形成領域ＣＨ3と容量結合したゲー
ト部Ｇ3を有する第２導電形（例えばｐチャネル形）の
電流制御用の第３のトランジスタＴＲ3、（４）ソース
／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域を
有する電流制御用の接合型トランジスタＪＦ1、並び
に、（５）情報保持用のＭＩＳ形ダイオードＤＴ、から
成る。即ち、実施の形態２１の半導体メモリセルは、実
施の形態１９にて説明した本発明の第２６の態様に係る
半導体メモリセルの構造に類似した構造において、第２
導電形を有する電流制御用の第３のトランジスタＴＲ3
が付加されている。尚、図１９９の（Ｂ）において、ゲ
ート部Ｇ2及び第３の領域ＳＣ3の図示は省略した。
【０５２６】図１９９の（Ａ）に示す実施の形態２１の
半導体メモリセルにおいては、第１のトランジスタＴＲ
1と第３のトランジスタＴＲ3とで共通のゲート部Ｇ1＋
Ｇ3（以下、共通ゲート部Ｇ1＋Ｇ3と呼ぶ場合がある）
と第２のトランジスタＴＲ2のゲート部Ｇ2の配置関係
は、垂直方向において若干ずれている。また、半導体メ
モリセルは、支持基板上に形成された絶縁材料層ＩＬ0
に囲まれて形成されている、所謂ＳＯＩ構造を有する。
尚、図１９９の（Ａ）に示す実施の形態２１の半導体メ
モリセルにおいては、下から、支持基板、層間絶縁層Ｉ
Ｌ1、第２のトランジスタＴＲ2のゲート部Ｇ2、共通ゲ
ート部（Ｇ1＋Ｇ3）の順に配置されている。
【０５２７】そして、実施の形態２１の半導体メモリセ
ルにおいては、第１の領域ＳＣ1、第２の領域ＳＣ2、第
３の領域ＳＣ3、第４の領域ＳＣ4及び第５の領域ＳＣ5
の配置は、実施の形態１９の半導体メモリセルと同じで
ある。
【０５２８】また、第１のトランジスタＴＲ1、第２の
トランジスタＴＲ2及び接合型トランジスタＪＦ1の構造
も、実施の形態１９にて説明した半導体メモリセルの構
造と同じである。実施の形態２１の半導体メモリセル
が、実施の形態１９の半導体メモリセルと相違する点
は、第１の主面Ａ1に形成された第１の絶縁膜上に、第
１の領域ＳＣ1と第４の領域ＳＣ4、及び第２の領域ＳＣ
2と第５の領域ＳＣ5を橋渡すごとく設けられた第１のト
ランジスタＴＲ1及び第３のトランジスタＴＲ3とで共通
の共通ゲート部（Ｇ1＋Ｇ3）が形成されている点にあ
る。即ち、共通ゲート部（Ｇ1＋Ｇ3）が第４の領域ＳＣ
4の表面領域の端部まで延びた構造を有し、第５の領域
ＳＣ5を自己整合的に形成することができる。
【０５２９】尚、第３のトランジスタＴＲ3に関して
は、一方のソース／ドレイン領域は第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1から構成され、他方のソ
ース／ドレイン領域は第５の領域ＳＣ5から構成され、
チャネル形成領域ＣＨ3は第１のトランジスタＴＲ1の他
方のソース／ドレイン領域から構成されている。
【０５３０】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2）における不純
物濃度とチャネル領域ＣＨJ1（領域ＳＣ4）における不
純物濃度とを最適化することによって、形成されてい
る。
【０５３１】そして、共通ゲート部（Ｇ1＋Ｇ3）、及び
第２のトランジスタＴＲ2のゲート部Ｇ2は、メモリセル
選択用の第１の配線（ワード線）に接続されている。ま
た、第３の領域ＳＣ3は書き込み情報設定線ＷＩＳＬに
接続され、接合型トランジスタＪＦ1の他方のソース／
ドレイン領域を構成する第４の領域の部分は第２の配線
に接続され、ＭＩＳ形ダイオードの他端を構成する電極
は所定の電位を有する第３の配線に接続され、第１の領
域は第４の配線に接続されている。尚、ＭＩＳ形ダイオ
ードＤＴの他端を構成する電極ＥＬは、１０9Ω〜１０
12Ω程度の高抵抗素子Ｒを介して第３の配線に接続され
ている。ここで、第４の領域ＳＣ4が接続された第２の
配線をビット線とし、第１の領域ＳＣ1が接続された第
４の配線に第２の所定の電位を加えてもよいし、第４の
領域ＳＣ4が接続された第２の配線に第２の所定の電位
を加え、第１の領域ＳＣ1が接続された第４の配線をビ
ット線としてもよい。
【０５３２】実施の形態２１の半導体メモリセルの変形
例の模式的な一部断面図を、図２００並びに図２０１の
（Ａ）及び（Ｂ）に示す。図２００に示す例において
は、図１９９の（Ａ）に示した例と異なり、共通ゲート
部（Ｇ1＋Ｇ3）と第２のトランジスタＴＲ2のゲート部
Ｇ2の配置関係は、垂直方向において概ね揃っている。
このような構造にすることで、半導体メモリセルの面積
の縮小化を図ることができる。図２０１の（Ａ）及び
（Ｂ）に示す半導体メモリセルにおいては、下から、支
持基板、層間絶縁層ＩＬ1、共通ゲート部（Ｇ1＋
Ｇ3）、第２のトランジスタＴＲ2のゲート部Ｇ2の順に
配置されている。そして、各領域の上下の位置関係は図
１９９（Ａ）や図２００に示した半導体メモリセルにお
ける各領域の上下の位置関係と逆になっている。図２０
１の（Ｂ）に示す例においては、図２０１の（Ａ）に示
した例と異なり、共通ゲート部（Ｇ1＋Ｇ3）と第２のト
ランジスタＴＲ 2のゲート部Ｇ2の配置関係は、垂直方向
において概ね揃っている。
【０５３３】（実施の形態２２）実施の形態２２は、本
発明の第２９の態様に係る半導体メモリセルに関する。
図２０２に原理図を、そして図２０３の（Ａ）に模式的
な一部断面図の一例を示すように、実施の形態２２の半
導体メモリセルは、第１及び第２の対向する２つの主面
Ａ1，Ａ2を有する半導体層を備え、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結
合したゲート部Ｇ1を有する第１導電形（例えばｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート部Ｇ2を有する第２導
電形（例えばｐチャネル形）のスイッチ用の第２のトラ
ンジスタＴＲ2、（３）ソース／ドレイン領域、該ソー
ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
領域を離間する半導体性のチャネル形成領域ＣＨ3、及
び、該チャネル形成領域ＣＨ3と容量結合したゲート部
Ｇ3を有する第２導電形（例えばｐチャネル形）の電流
制御用の第３のトランジスタＴＲ3、（４）ソース／ド
レイン領域、チャネル領域ＣＨJ1及びゲート領域を有す
る電流制御用の第１の接合型トランジスタＪＦ1、
（５）ソース／ドレイン領域、チャネル領域ＣＨJ2及び
ゲート領域を有する電流制御用の第２の接合型トランジ
スタＪＦ2、並びに、（６）情報保持用のＭＩＳ形ダイ
オードＤＴ、から成る。
【０５３４】実施の形態２２の半導体メモリセルは、実
施の形態２０にて説明した本発明の第２７の態様に係る
半導体メモリセルの構造と、実施の形態２１にて説明し
た本発明の第２８の態様に係る半導体メモリセルの構造
とを組み合わせた構造を有する。即ち、本発明の第２６
の態様に係る半導体メモリセルの構造に、半導体性又は
導電性の第６の領域ＳＣ6が更に形成され、電流制御用
の第２の接合型トランジスタＪＦ2が付加され、更に
は、第２導電形を有する電流制御用の第３のトランジス
タＴＲ3が付加されている。
【０５３５】図２０３の（Ａ）に示す実施の形態２２の
半導体メモリセルにおいては、共通ゲート部（Ｇ1＋
Ｇ3）と第２のトランジスタＴＲ2のゲート部Ｇ2の配置
関係は、垂直方向において若干ずれている。また、半導
体メモリセルは、支持基板上に形成された絶縁材料層に
囲まれて形成されている、所謂ＳＯＩ構造を有する。
尚、図２０３の（Ａ）に示す実施の形態２２の半導体メ
モリセルにおいては、下から、支持基板、層間絶縁層Ｉ
Ｌ1、第２のトランジスタＴＲ2のゲート部Ｇ2、共通ゲ
ート部（Ｇ1＋Ｇ3）の順に配置されている。
【０５３６】そして、実施の形態２２の半導体メモリセ
ルにおいては、第１の領域ＳＣ1、第２の領域ＳＣ2、第
３の領域ＳＣ3、第４の領域ＳＣ4、第５の領域ＳＣ5及
び第６の領域ＳＣ6の配置は、実施の形態２０の半導体
メモリセルと同じである。
【０５３７】また、第１のトランジスタＴＲ1、第２の
トランジスタＴＲ2、第１の接合型トランジスタＪＦ1及
び第２の接合型トランジスタＪＦ2の構造も、実施の形
態２０にて説明した半導体メモリセルの構造と同じであ
る。実施の形態２２の半導体メモリセルが、実施の形態
２０の半導体メモリセルと相違する点は、第１の主面Ａ
1に形成された第１の絶縁膜上に、第１の領域ＳＣ1と第
４の領域ＳＣ4、及び第２の領域ＳＣ2と第５の領域ＳＣ
5を橋渡すごとく設けられた第１のトランジスタＴＲ1と
第３のトランジスタＴＲ3とで共通のゲート部（Ｇ1＋Ｇ
3）が形成されている点にある。また、第６の領域ＳＣ6
は第４の配線に接続されていない点も相違する。
【０５３８】第３のトランジスタＴＲ3に関しては、実
施の形態２１にて説明したと同様に、一方のソース／ド
レイン領域は第１のトランジスタＴＲ1のチャネル形成
領域ＣＨ1から構成され、他方のソース／ドレイン領域
は第６の領域ＳＣ6から構成され、チャネル形成領域Ｃ
Ｈ3は第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域から構成されている。
【０５３９】尚、電流制御用の接合型トランジスタＪＦ
1，ＪＦ2は、対向するゲート領域（第５の領域ＳＣ5
及びこの第５の領域ＳＣ5に対向する第３の領域ＳＣ3、
並びに、第６の領域ＳＣ6及びこの第６の領域ＳＣ6に対
向する第２の領域ＳＣ2の部分）の間の距離（チャネル
領域ＣＨJ1，ＣＨJ2の厚さ）を最適化し、且つ、対向
するそれぞれのゲート領域（第５の領域ＳＣ5及びこの
第５の領域ＳＣ5に対向する第３の領域ＳＣ3、並びに、
第６の領域ＳＣ6及びこの第６の領域ＳＣ6に対向する第
２の領域ＳＣ2の部分）における不純物濃度とチャネル
領域ＣＨJ1，ＣＨJ2（第１の領域ＳＣ1及び第４の領域
ＳＣ4）における不純物濃度とを最適化することによっ
て、形成されている。
【０５４０】そして、共通ゲート部（Ｇ1＋Ｇ3）、及び
第２のトランジスタＴＲ2のゲート部Ｇ2は、メモリセル
選択用の第１の配線（ワード線）に接続されている。ま
た、第３の領域ＳＣ3は書き込み情報設定線ＷＩＳＬに
接続され、第２の接合型トランジスタＪＦ2の他方のソ
ース／ドレイン領域を構成する第４の領域の部分は、第
２の配線に接続され、ＭＩＳ形ダイオードの他端を構成
する電極は所定の電位を有する第３の配線に接続され、
第５の領域は、第４の配線に接続されている。尚、ＭＩ
Ｓ形ダイオードＤＴの他端を構成する電極ＥＬは、１０
9Ω〜１０12Ω程度の高抵抗素子Ｒを介して第３の配線
に接続されている。ここで、第４の領域ＳＣ4が接続さ
れた第２の配線をビット線とし、第１の領域ＳＣ1が接
続された第５の配線に第２の所定の電位を加えてもよい
し、第４の領域ＳＣ4が接続された第２の配線に第２の
所定の電位を加え、第１の領域ＳＣ1が接続された第５
の配線をビット線としてもよい。
【０５４１】実施の形態２２の半導体メモリセルの変形
例の模式的な一部断面図を、図２０３の（Ｂ）並びに図
２０４の（Ａ）及び（Ｂ）に示す。図２０３の（Ｂ）に
示す例においては、図２０３の（Ａ）に示した例と異な
り、共通ゲート部（Ｇ1＋Ｇ3）と第２のトランジスタＴ
Ｒ2のゲート部Ｇ2の配置関係は、垂直方向において概ね
揃っている。このような構造にすることで、半導体メモ
リセルの面積の縮小化を図ることができる。図２０４の
（Ａ）及び（Ｂ）に示す半導体メモリセルにおいては、
下から、支持基板、層間絶縁層ＩＬ1、共通ゲート部
（Ｇ1＋Ｇ3）、第２のトランジスタＴＲ2のゲート部Ｇ2
の順に配置されている。そして、各領域の上下の位置関
係は図２０３に示した半導体メモリセルにおける各領域
の上下の位置関係と逆になっている。図２０４の（Ｂ）
に示す例においては、図２０４の（Ａ）に示した例と異
なり、共通ゲート部（Ｇ1＋Ｇ3）と第２のトランジスタ
ＴＲ 2のゲート部Ｇ2の配置関係は、垂直方向において概
ね揃っている。
【０５４２】実施の形態２２の半導体メモリセルの更な
る変形例の模式的な一部断面図を図２０６〜図２０９に
示し、原理図を図２０５に示す。この半導体メモリセル
においては、図２０３の（Ａ）に示した半導体メモリセ
ルと異なり、第５の領域ＳＣ 5は、第４の配線に接続さ
れる代わりに、書き込み情報設定線ＷＩＳＬに接続され
ている。尚、書き込み情報設定線ＷＩＳＬに接続されて
いるとは、第３の領域ＳＣ3に接続されていると等価で
ある。尚、図２０６の（Ａ）、（Ｂ）及び図２０７の
（Ａ）、（Ｂ）のそれぞれに示した半導体メモリセルの
構造は、基本的には、図２０３の（Ａ）、（Ｂ）のそれ
ぞれに示した半導体メモリセルの構造と同じであり、図
２０８の（Ａ）、（Ｂ）及び図２０９の（Ａ）、（Ｂ）
のそれぞれに示した半導体メモリセルの構造は、基本的
には、図２０４の（Ａ）、（Ｂ）のそれぞれに示した半
導体メモリセルの構造と同じであるが故に、詳細な説明
は省略する。この場合にも、第２の配線をビット線と
し、第５の配線に第２の所定の電位を加える構成、ある
いは、第５の配線をビット線とし、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【０５４３】実施の形態２２の半導体メモリセルにおい
て、第３のトランジスタＴＲ3のチャネル形成領域ＣＨ3
を構成する第４の領域ＳＣ4の表面領域に、第２導電形
（例えば、ｐ+形）の不純物含有層を設ければ、情報の
保持中、例えば、第１の配線の電位を０ボルトとしたと
き、第３のトランジスタＴＲ3がオン状態となり、ＭＩ
Ｓ形ダイオードＤＴと第１のトランジスタＴＲ1のチャ
ネル形成領域ＣＨ1とは導通状態に置かれる。尚、不純
物含有層ＳＣ4Aの不純物含有量を、情報の読み出し時に
加えられる第１の配線の電位により第３のトランジスタ
ＴＲ3がオフ状態となるように調整する。
【０５４４】以下、実施の形態５の半導体メモリセルの
動作を説明するが、その他の実施の形態の半導体メモリ
セルの動作原理も、実質的に同じである。尚、書き込み
情報設定線が第２の配線（例えばビット線）を兼用して
いる場合には、以下の説明において、原則として、書き
込み情報設定線を第２の配線（例えばビット線）と読み
替えればよい。
【０５４５】書き込み時、各部位における電位を以下の
表８のとおりとする。
【０５４６】［表８］ メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”（第１の情報）の書き込み時：Ｖ0（第１の電
位） ”１”（第２の情報）の書き込み時：Ｖ1（第２の電
位）
【０５４７】また、読み出し時の各部位における電位を
以下の表９のとおりとする。尚、このとき、書き込み情
報設定線と第２の配線が別個に設けられている場合に
は、書き込み情報設定線には０電位を含む所定の電位が
与えられている。
【０５４８】［表９］ メモリセル選択用の第１の配線（例えば、ワード線）：
ＶR メモリセル選択用の第２の配線（例えば、ビット線）：
Ｖ2
【０５４９】更には、ＭＩＳ形ダイオードＤＴの他端を
構成する電極ＥＬは、所定の電位を有する配線に接続さ
れているが、かかる所定の電位をＶDDとする。尚、第１
導電形をｎ形とし、第２導電形をｐ形とする場合には、
ＶDDは負の値である。
【０５５０】読み出し時、ゲート領域Ｇ1から見た第１
のトランジスタＴＲ1のスレッショールド値を以下の表
１０のとおりとする。また、第１のトランジスタＴＲ1
における電位の関係を以下の表１０のように設定する。
尚、”０”（第１の情報）の読み出し時と、”１”（第
２の情報）の読み出し時とでは、第１のトランジスタＴ
Ｒ1のチャネル形成領域ＣＨ1の電位が異なる。この影響
を受けて、”０”の読み出し時、及び”１”の読み出し
時において、ゲート領域Ｇ1から見た第１のトランジス
タＴＲ1のスレッショールド値が変化する。尚、電流制
御用の接合型トランジスタＪＦ1のオン／オフ電流比が
大きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出
し無く、読み出しを行うことができる。
【０５５１】［表１０］ ”０”（第１の情報）の読み出し時：ＶTH_0 ”１”（第２の情報）の読み出し時：ＶTH_1 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜
【０５５２】［情報の書き込み時］”０”（第１の情報
であり、書き込み情報設定線の電位：Ｖ0）又は”１”
（第２の情報であり、書き込み情報設定線の電位：
Ｖ1）の情報の書き込み時、第１の配線の電位をＶW（＜
０）とする。その結果、第２のトランジスタＴＲ2のゲ
ート領域Ｇ2の電位もＶW（＜０）となる。従って、第２
のトランジスタＴＲ2はオンの状態である。それ故、第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1の電位
は、第１の電位であるＶ0（”０”の情報の場合）又は
第２の電位であるＶ1（”１”の情報の場合）となる。
従って、ＭＩＳ形ダイオードＤＴの一端の電位も、Ｖ0
（”０”の情報の場合）又はＶ1（”１”の情報の場
合）となる。
【０５５３】ところで、第２の領域ＳＣ2と第１の領域
ＳＣ1との接合逆バイアスリーク電流よりもワイドギャ
ップ薄膜ＷＧを流れる電流が大きければ、第１の領域Ｓ
Ｃ1はＭＩＳ形ダイオードＤＴの他端の方向にプルアッ
プされた状態で定常状態となっている。ワイドギャップ
薄膜ＷＧが３ｎｍ程度の厚さのＳｉＯ2膜やＳｉＯＮ膜
から成る場合、ＶDDと第１の領域ＳＣ1の電位との差の
絶対値が２ボルト以上（以下に説明するキャリア増倍の
必要性からは２．５ボルト以上）であれば、この状態が
実現される。
【０５５４】ＭＩＳ形ダイオードＤＴの一端の電位が第
１の電位であるＶ0（”０”の情報の場合）であり、｜
ＶDD−Ｖ0｜の値が例えば２．５ボルト以上である場合
には、ワイドギャップ薄膜の他端を構成する電極からワ
イドギャップ薄膜ＷＧ内を電子がトンネル効果（ダイレ
クト・トンネル現象あるいはファウラー・ノルドハイム
（Fowler-Nordheim）・トンネル現象）に基づき流れ、
即ち、トンネル電流が流れ、第１の領域ＳＣ1の表面に
電子が注入される。注入された電子が、第１の領域ＳＣ
1の伝導帯から見て第１の領域ＳＣ1のエネルギーギャッ
プ相当よりも更に高いエネルギーを有している場合に
は、キャリア増倍が起こり、電子・正孔対が生成する。
実施の形態５においては、第１の領域ＳＣ1はｐ形であ
るが故に、正孔が第１の領域ＳＣ1の一部分（第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1の延在部）に
蓄積され、第２のトランジスタＴＲ2がオフになった後
にも、第１の領域ＳＣ1は第１の電位であるＶ0あるいは
その近傍の電位に保持される。そして、ＭＩＳ形ダイオ
ードＤＴを構成する電極ＥＬからの電子注入が継続され
る結果、キャリア増倍が継続する。即ち、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1の電位は略第１の
電位（≒Ｖ0）に保持され続ける。第１の領域ＳＣ1がｐ
形不純物を含有するシリコンから構成され、ＭＩＳ形ダ
イオードＤＴの電極ＥＬがｎ形不純物を含有するポリシ
リコン薄膜から構成されている場合には、以上の現象
は、｜ＶDD−Ｖ0｜の値が２．５ボルト以上である場合
に生じる。尚、正孔の蓄積が進行すると、場合によって
は、第１のトランジスタＴＲ1の導電形がｎ形の場合、
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1の電
位は、Ｖ0よりも０．１〜０．２ボルト程度高くなる場
合がある。
【０５５５】一方、ＭＩＳ形ダイオードＤＴの一端の電
位が第２の電位であるＶ1（”１”の情報の場合）であ
り、｜ＶDD−Ｖ1｜の値が第１の領域ＳＣ1を構成する材
料のバンドギャップ以下である場合には、キャリア増倍
が生じない。尚、実際には、｜ＶDD−Ｖ1｜の値が、第
１の領域ＳＣ1を構成する材料のバンドギャップ＋０．
５ボルト程度であっても、キャリア増倍は生じない。そ
の結果、第２の領域ＳＣ 2と第１の領域ＳＣ1との間の接
合リーク電流は、第１のトランジスタＴＲ1のチャネル
形成領域の延在部の多数キャリア（正孔）がワイドギャ
ップ薄膜ＷＧを介してトンネル遷移により電極へと遷移
することによって補償され、第１の領域ＳＣ1の電位は
第２の電位であるＶ1に保持される。即ち、第１のトラ
ンジスタＴＲ 1のチャネル形成領域ＣＨ1は、第２の電位
（Ｖ1）に保持され続ける。
【０５５６】情報の書き込み時、第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1の電位はＶW（＜０）である。従っ
て、第１のトランジスタＴＲ1はオフ状態である。こう
して、”０”又は”１”の情報の書き込み時、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1の電位は、Ｖ
0（”０”の情報の場合）、又はＶ1（”１”の情報の場
合）となり、この状態は情報の読み出し時まで保持され
続ける。
【０５５７】情報を書き込み後、読み出し前の情報保持
状態においては、第１のトランジスタＴＲ1及び第２の
トランジスタＴＲ2が導通しないように、各トランジス
タの各部分における電位を設定する。このためには、例
えば、第１の配線の電位を０（Ｖ）とし、書き込み情報
設定線の電位をＶ1とすればよい。
【０５５８】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、第１の配線の電位はＶR（＞０）で
ある。その結果、第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位はＶR（＞０）となり、第２のトランジスタ
ＴＲ2はオフの状態である。
【０５５９】第１のトランジスタＴＲ1のゲート領域Ｇ1
の電位はＶR（＞０）である。また、ゲート領域Ｇ1から
見た第１のトランジスタＴＲ1のスレッショールド値
は、Ｖ TH_0又はＶTH_1である。この第１のトランジスタ
ＴＲ1のスレッショールド値は、チャネル形成領域ＣＨ1
の電位の状態に依存する。これらの電位の間には、 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜ という関係がある。従って、蓄積された情報が”０”の
場合、第１のトランジスタＴＲ1はオン状態となる。ま
た、蓄積された情報が”１”の場合、第１のトランジス
タＴＲ1はオフ状態となる。但し、電流制御用の接合型
トランジスタＪＦ1のオン／オフ電流比が大きい場合に
は、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み
出しを行うことができる。
【０５６０】更には、電流制御用の接合型トランジスタ
ＪＦ1のゲート部を構成する第５の領域ＳＣ5及び第１の
領域ＳＣ1に対するバイアス条件に基づき、読み出し用
の第１のトランジスタＴＲ1は電流制御用の接合型トラ
ンジスタＪＦ1によって制御される。即ち、蓄積された
情報が”０”の場合、電流制御用の接合型トランジスタ
ＪＦ1をオン状態とし、蓄積された情報が”１”の場
合、電流制御用の接合型トランジスタＪＦ1をオフ状態
とする。
【０５６１】こうして、蓄積された情報に依存して第１
のトランジスタＴＲ1は、確実にオン状態又はオフ状態
となる。例えば、第４の領域ＳＣ4は、第２の配線（例
えばビット線）に接続されているので、蓄積された情報
（”０”あるいは”１”）に依存して、第１のトランジ
スタＴＲ1に電流が流れ、あるいは流れない。こうし
て、蓄積された情報を第１のトランジスタＴＲ1によっ
て読み出すことができる。
【０５６２】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表１１に纏めた。尚、表１１中、各電位の
値は例示であり、上記の条件を満足する値ならば如何な
る値をとることも可能である。
【０５６３】［表１１］
【０５６４】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴ
Ｒ1、接合型トランジスタＪＦ1，ＪＦ2をｐチャネル形
トランジスタとし、第２のトランジスタＴＲ2及び第３
のトランジスタＴＲ3をｎ形トランジスタとすることが
できる。また、この場合には、ＭＩＳ形ダイオードに関
連して、正孔と電子の関係、ＶDD（ＭＩＳ形ダイオード
の他端を構成する電極が接続された配線（第３の配線）
の所定の電位の極性を逆とすればよい。各トランジスタ
における各要素の配置は例示であり、適宜変更すること
ができる。更には、図５２や図７３等に示したＳＯＩ構
造や、ＴＦＴ構造を、各種の本発明の半導体メモリセル
に適用することができる。また、各種の領域への不純物
の導入はイオン注入法だけでなく、固層拡散法にて行う
こともできる。また、シリコン半導体のみならず、例え
ばＧａＡｓ系等の化合物半導体から構成された半導体メ
モリセルにも本発明を適用することができる。更には、
本発明の半導体メモリセルを、ＭＩＳ型ＦＥＴ構造を有
する半導体メモリセルにも適用することができる。更に
は、シリコン半導体のみならず、例えばＧａＡｓ系等の
化合物半導体から構成された半導体メモリセルにも本発
明を適用することができる。
【０５６５】
【発明の効果】本発明の半導体メモリセルにおいては、
情報保持用のＭＩＳ形ダイオードが設けられており、半
導体メモリセルへの情報の書き込み時における第１のト
ランジスタのチャネル形成領域の電位を保持し続けるこ
とができるので、従来のＤＲＡＭのようなリフレッシュ
動作を必要としない。
【０５６６】更には、従来のＤＲＡＭのような著しく大
きなキャパシタを必要としない。また、情報保持用のＭ
ＩＳ形ダイオードを有する本発明の半導体メモリセルに
おい高々２つのトランジスタ領域内に本発明の半導体メ
モリセルを作り込むことができる。また、本発明の半導
体メモリセルのプロセスは、ＣＭＯＳロジック回路の能
を僅かの工程の増加のみで組み込むことができる。
【０５６７】尚、電流制御用の接合型トランジスタを設
ければ、この電流制御用の接合型トランジスタは、情報
の読み出し時、オン／オフ制御されるので、第２の領域
乃至第３の領域を流れる電流のマージンを非常に大きく
とれる結果、ビット線に接続される半導体メモリセルの
数に制限を受け難く、また、半導体メモリセルの情報保
持時間（リテンション時間）を長くすることができる。
更には、第３のトランジスタを設ける場合にあっても、
ゲート部が第４の領域の表面領域の端部まで延びた構造
を有し、第６の領域を自己整合的に形成することができ
るので、半導体メモリセルの面積を一層小さくすること
ができる。
【図面の簡単な説明】
【図１】本発明の第２の態様、第２Ｂの態様及び第４の
態様に係る半導体メモリセルの原理図である。
【図２】本発明の第２の態様、第２Ｂの態様の変形及び
第４の態様の変形に係る半導体メモリセルの原理図であ
る。
【図３】本発明の第２の態様及び第２Ｂの態様の変形に
係る半導体メモリセルの原理図である。
【図４】本発明の第３Ａの態様及び第３Ｂの態様に係る
半導体メモリセルの原理図である。
【図５】本発明の第３Ａの態様及び第３Ｂの態様の変形
に係る半導体メモリセルの原理図である。
【図６】本発明の第３Ａの態様及び第３Ｂの態様の変形
に係る半導体メモリセルの原理図である。
【図７】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図、及び各領域の配置を模式的に示す図で
ある。
【図８】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図、及び各領域の配置を模式的に
示す図である。
【図９】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図１０】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１１】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図、及び各領域の配置を模式的
に示す図である。
【図１２】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図、及び各領域の配置を模式的
に示す図である。
【図１３】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図、及び各領域の配置を示す図
である。
【図１４】図１３に示した発明の実施の形態１の半導体
メモリセルの変形例の模式的な一部断面図である。
【図１５】本発明の第１の態様に係る半導体メモリセル
の変形例の模式的な一部断面図である。
【図１６】本発明の第１の態様に係る半導体メモリセル
の変形例の模式的な一部断面図である。
【図１７】発明の実施の形態１の半導体メモリセルの作
製方法を説明するための半導体基板等の模式的な一部断
面図である。
【図１８】図１７に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図１９】図１８に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図２０】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図、各領域の配置を模式的に示す図、及
び、各領域を垂直面で切断した状態を模式的に示す図で
ある。
【図２１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２２】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図、各領域の配置を模式的に示
す図、及び、各領域を垂直面で切断した状態を模式的に
示す図である。
【図２３】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２６】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２７】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２８】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２９】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３０】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３１】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
【図３２】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３３】発明の実施の形態３の半導体メモリセルの作
製方法を説明するための支持基板等の模式的な一部断面
図である。
【図３４】図３３に引き続き、発明の実施の形態３の半
導体メモリセルの作製方法を説明するための支持基板等
の模式的な一部断面図である。
【図３５】図３４に引き続き、発明の実施の形態３の半
導体メモリセルの作製方法を説明するための支持基板等
の模式的な一部断面図である。
【図３６】図３５に引き続き、発明の実施の形態３の半
導体メモリセルの作製方法を説明するための支持基板等
の模式的な一部断面図である。
【図３７】図３７に引き続き、発明の実施の形態３の半
導体メモリセルの作製方法を説明するための支持基板等
の模式的な一部断面図である。
【図３８】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図である。
【図３９】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４０】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４１】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４２】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４３】発明の実施の形態３にて説明した半導体メモ
リセルをサイドゲート型の半導体メモリセルに適用した
例の模式図である。
【図４４】本発明の実施の形態５に係る半導体メモリセ
ルの原理図である。
【図４５】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図４６】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図４７】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図４８】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図４９】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図５０】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図５１】発明の実施の形態５の半導体メモリセルの模
式的な一部断面図である。
【図５２】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５３】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５４】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５５】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５６】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５７】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５８】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５９】図５８に示した発明の実施の形態５の半導体
メモリセルの変形例を別の平面で切断した模式的な一部
断面図である。
【図６０】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６１】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図６２】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図６３】発明の実施の形態６の半導体メモリセルの模
式的な一部断面図である。
【図６４】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６５】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図６６】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図６７】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図６８】本発明の実施の形態５に係る半導体メモリセ
ルの変形例の原理図である。
【図６９】発明の実施の形態７の半導体メモリセルの模
式的な一部断面図、及び各領域の配置を模式的に示す平
面図である。
【図７０】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７１】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７２】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図、及び各領域の配置を模式的
に示す平面図である。
【図７３】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７４】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７５】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図、及び各領域の配置を模式的
に示す平面図である。
【図７６】図７５に示した発明の実施の形態７の半導体
メモリセルの変形例を別の平面で切断した模式的な一部
断面図である。
【図７７】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図、及び各領域の配置を模式的
に示す平面図である。
【図７８】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７９】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８０】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８１】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８２】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８３】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８４】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８５】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８６】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８７】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８８】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８９】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図９０】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図９１】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図９２】本発明の第６の態様に係る半導体メモリセル
の原理図である。
【図９３】本発明の第６の態様に係る半導体メモリセル
の変形例の原理図である。
【図９４】本発明の第６の態様に係る半導体メモリセル
の変形例の原理図である。
【図９５】本発明の第６の態様に係る半導体メモリセル
の変形例の原理図である。
【図９６】本発明の第６の態様に係る半導体メモリセル
の変形例の原理図である。
【図９７】本発明の第６の態様に係る半導体メモリセル
の変形例の原理図である。
【図９８】発明の実施の形態８の半導体メモリセルの模
式的な一部断面図である。
【図９９】発明の実施の形態８の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１００】発明の実施の形態８の半導体メモリセルの
変形例の模式的な一部断面図である。
【図１０１】発明の実施の形態８の半導体メモリセルの
変形例の模式的な一部断面図である。
【図１０２】発明の実施の形態８の半導体メモリセルの
変形例の模式的な一部断面図である。
【図１０３】発明の実施の形態８の半導体メモリセルの
変形例の模式的な一部断面図である。
【図１０４】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１０５】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１０６】発明の実施の形態９の半導体メモリセルの
模式的な一部断面図である。
【図１０７】発明の実施の形態９の半導体メモリセルの
変形例の模式的な一部断面図である。
【図１０８】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１０９】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１１０】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１１１】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１１２】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１１３】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１１４】発明の実施の形態１０の半導体メモリセル
の模式的な一部断面図である。
【図１１５】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１１６】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１１７】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１１８】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１１９】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１２０】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１２１】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１２２】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１２３】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１２４】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１２５】発明の実施の形態１０の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１２６】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１２７】本発明の第６の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１２８】発明の実施の形態１１の半導体メモリセル
の模式的な一部断面図である。
【図１２９】発明の実施の形態１１の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１３０】発明の実施の形態１１の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１３１】発明の実施の形態１１の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１３２】本発明の第７の態様に係る半導体メモリセ
ルの原理図である。
【図１３３】本発明の第７の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１３４】発明の実施の形態１２の半導体メモリセル
の模式的な一部断面図である。
【図１３５】発明の実施の形態１２の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１３６】発明の実施の形態１２の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１３７】発明の実施の形態１２の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１３８】本発明の第８の態様に係る半導体メモリセ
ルの原理図である。
【図１３９】本発明の第８の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１４０】発明の実施の形態１３の半導体メモリセル
の模式的な一部断面図である。
【図１４１】発明の実施の形態１３の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１４２】発明の実施の形態１３の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１４３】発明の実施の形態１３の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１４４】本発明の第９の態様に係る半導体メモリセ
ルの原理図である。
【図１４５】本発明の第９の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１４６】本発明の第９の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１４７】本発明の第９の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１４８】発明の実施の形態１４の半導体メモリセル
の模式的な一部断面図である。
【図１４９】発明の実施の形態１４の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１５０】発明の実施の形態１４の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１５１】発明の実施の形態１４の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１５２】発明の実施の形態１４の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１５３】発明の実施の形態１４の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１５４】発明の実施の形態１４の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１５５】発明の実施の形態１４の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１５６】本発明の第９の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１５７】本発明の第９の態様に係る半導体メモリセ
ルの変形例の原理図である。
【図１５８】発明の実施の形態１５の半導体メモリセル
の模式的な一部断面図である。
【図１５９】発明の実施の形態１５の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１６０】発明の実施の形態１５の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１６１】発明の実施の形態１５の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１６２】本発明の第１０の態様に係る半導体メモリ
セルの変形例の原理図である。
【図１６３】本発明の第１０の態様に係る半導体メモリ
セルの変形例の原理図である。
【図１６４】本発明の第１０の態様に係る半導体メモリ
セルの変形例の原理図である。
【図１６５】発明の実施の形態１６の半導体メモリセル
の模式的な一部断面図である。
【図１６６】発明の実施の形態１６の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１６７】発明の実施の形態１６の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１６８】発明の実施の形態１６の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１６９】本発明の第１１の態様に係る半導体メモリ
セルの変形例の原理図である。
【図１７０】本発明の第１１の態様に係る半導体メモリ
セルの変形例の原理図である。
【図１７１】本発明の第１１の態様に係る半導体メモリ
セルの変形例の原理図である。
【図１７２】発明の実施の形態１７の半導体メモリセル
の模式的な一部断面図である。
【図１７３】発明の実施の形態１７の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１７４】発明の実施の形態１７の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１７５】発明の実施の形態１７の半導体メモリセル
の変形例の模式的な一部断面図である。
【図１７６】図６９に示した発明の実施の形態７の半導
体メモリセルの製造方法を説明するための半導体基板等
の模式的な一部断面図である。
【図１７７】図１７６に引き続き、図６９に示した発明
の実施の形態７の半導体メモリセルの製造方法を説明す
るための半導体基板等の模式的な一部断面図である。
【図１７８】図１７７に引き続き、図６９に示した発明
の実施の形態７の半導体メモリセルの製造方法を説明す
るための半導体基板等の模式的な一部断面図である。
【図１７９】本発明の第２５の態様に係る半導体メモリ
セルの原理図である。
【図１８０】発明の実施の形態１８における半導体メモ
リセルの模式的な一部断面図である。
【図１８１】発明の実施の形態１８における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１８２】発明の実施の形態１８における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１８３】発明の実施の形態１８における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１８４】発明の実施の形態１８における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１８５】発明の実施の形態１８における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１８６】発明の実施の形態１９における半導体メモ
リセルの模式的な一部断面図である。
【図１８７】発明の実施の形態１９における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１８８】発明の実施の形態１９における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１８９】発明の実施の形態１９における半導体メモ
リセル及びその変形におけるゲート部及び各領域の模式
的な配置図である。
【図１９０】発明の実施の形態１９における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１９１】本発明の第２７の態様に係る半導体メモリ
セルの原理図である。
【図１９２】発明の実施の形態２０における半導体メモ
リセルの模式的な一部断面図である。
【図１９３】発明の実施の形態２０における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１９４】本発明の第２７の態様に係る半導体メモリ
セルの変形の原理図である。
【図１９５】発明の実施の形態２０における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１９６】発明の実施の形態２０における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１９７】発明の実施の形態２０における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１９８】発明の実施の形態２０における半導体メモ
リセルの変形の模式的な一部断面図である。
【図１９９】発明の実施の形態２１における半導体メモ
リセルの模式的な一部断面図、及びゲート部及び各領域
の模式的な配置図である。
【図２００】発明の実施の形態２１における半導体メモ
リセルの変形の模式的な一部断面図である。
【図２０１】発明の実施の形態２１における半導体メモ
リセルの変形の模式的な一部断面図である。
【図２０２】本発明の第２９の態様に係る半導体メモリ
セルの原理図である。
【図２０３】発明の実施の形態２２における半導体メモ
リセルの模式的な一部断面図である。
【図２０４】発明の実施の形態２２における半導体メモ
リセルの変形の模式的な一部断面図である。
【図２０５】本発明の第２９の態様に係る半導体メモリ
セルの変形の原理図である。
【図２０６】発明の実施の形態２２における半導体メモ
リセルの変形の模式的な一部断面図である。
【図２０７】発明の実施の形態２２における半導体メモ
リセルの変形の模式的な一部断面図である。
【図２０８】発明の実施の形態２２における半導体メモ
リセルの変形の模式的な一部断面図である。
【図２０９】発明の実施の形態２２における半導体メモ
リセルの変形の模式的な一部断面図である。
【図２１０】従来の１トランジスタメモリセルの概念
図、及び、従来のトレンチキャパシタセル構造を有する
メモリセルの断面図である。
【符号の説明】
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・第３のトランジスタ、ＪＦ1，
ＪＦ1・・・接合型トランジスタ、ＤＴ・・・ＭＩＳ形
ダイオード、ＷＧ・・・ワイドギャップ薄膜、ＳＣ1・
・・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・
第３の領域、ＳＣ4・・・第４の領域、ＳＣ5・・・第５
の領域、ＳＣ6・・・第６の領域、ＳＣD・・・ダイオー
ド構成領域、ＳＣDT・・・ＭＩＳ形ダイオード構成領
域、ＳＣ10，ＳＣ11・・・高濃度不純物含有層、Ｃ
Ｈ1，ＣＨ2，ＣＨ3・・・チャネル形成領域、ＣＨJ1，
ＣＨJ2・・・チャネル領域、Ｇ1，Ｇ2，Ｇ3・・・ゲー
ト部、Ａ1・・・第１の主面、Ａ2・・・第２の主面、Ｓ
ＣＰ，ｎ−ＳＣＰ，ｐ−ＳＣＰ，１０・・・シリコン半
導体基板、１０Ａ・・・半導体層、１１，１３・・・絶
縁層、１２，１５・・・絶縁膜、ＳＰＳ，１４・・・支
持基板、２０，２１，２２，２３・・・レジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV04 CD19 DF05 EZ13 EZ20 5F083 BS02 BS04 BS06 BS08 BS50 GA09 GA11 GA30 HA02 JA32 JA35 JA40 JA53 NA01 PR37 PR38 ZA12

Claims (226)

    【特許請求の範囲】
  1. 【請求項１】（１）ソース／ドレイン領域、該ソース／
    ドレイン領域に接触し、且つ、該ソース／ドレイン領域
    を離間する半導体性のチャネル形成領域、及び、該チャ
    ネル形成領域と容量結合したゲート部を有する第１導電
    形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、並びに、 （３）情報保持用のＭＩＳ形ダイオード、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、 ＭＩＳ形ダイオードの一端は第１のトランジスタのチャ
    ネル形成領域の延在部から構成され、ＭＩＳ形ダイオー
    ドの他端は導電材料から成る電極から構成され、該電極
    は所定の電位を有する配線に接続されていることを特徴
    とする半導体メモリセル。
  2. 【請求項２】第１のトランジスタのチャネル形成領域の
    電位とＭＩＳ形ダイオードの他端の電位との電位差に依
    存してＭＩＳ形ダイオードにキャリアのトンネル遷移が
    生じる材料が、ＭＩＳ形ダイオードの一端と他端との間
    に介在することを特徴とする請求項１に記載の半導体メ
    モリセル。
  3. 【請求項３】半導体メモリセルには、第１の情報又は第
    ２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域には正孔若し
    くは電子が蓄積され、第１のトランジスタのチャネル形
    成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項２に記載の半
    導体メモリセル。
  4. 【請求項４】第１のトランジスタのゲート部と第２のト
    ランジスタのゲート部とは、ワード線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    ビット線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続され、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する配線に接続されていることを特徴とする
    請求項１に記載の半導体メモリセル。
  5. 【請求項５】第１のトランジスタのゲート部と第２のト
    ランジスタのゲート部とは、ワード線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    ビット線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続され、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する配線に接続されていることを特徴とする
    請求項１に記載の半導体メモリセル。
  6. 【請求項６】ダイオードを更に備え、 第１のトランジスタのゲート部と第２のトランジスタの
    ゲート部とは、ワード線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    ダイオードを介して書き込み情報設定線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    ビット線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続され、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する配線に接続されていることを特徴とする
    請求項１に記載の半導体メモリセル。
  7. 【請求項７】ダイオードを更に備え、 書き込み情報設定線はビット線を兼用しており、 第１のトランジスタのゲート部と第２のトランジスタの
    ゲート部とは、ワード線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    ダイオードを介して書き込み情報設定線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続され、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する配線に接続されていることを特徴とする
    請求項１に記載の半導体メモリセル。
  8. 【請求項８】第１のトランジスタと第２のトランジスタ
    とは、ゲート部を共有していることを特徴とする請求項
    １に記載の半導体メモリセル。
  9. 【請求項９】ＭＩＳ形ダイオードを構成する第１のトラ
    ンジスタのチャネル形成領域の延在部と電極との間に
    は、ワイドギャップ薄膜が形成されていることを特徴と
    する請求項１に記載の半導体メモリセル。
  10. 【請求項１０】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、並びに、 （３）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第２の領域とは離間した第１の領域の表面領域に
    設けられ、且つ、整流接合を形成して接する半導体性又
    は導電性の第３の領域、並びに、 （ｄ）第１の領域とは離間した第２の領域の表面領域に
    設けられ、且つ、整流接合を形成して接する半導体性又
    は導電性の第４の領域、を有する半導体メモリセルであ
    って、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域と第３の領域とで挟まれた第１の
    領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ａ−４）第１のトランジスタのゲート部は、第１のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｂ−４）第２のトランジスタのゲート部は、第２のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｃ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｃ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｄ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｈ）第１の領域は、第４の配線に接続されていること
    を特徴とする半導体メモリセル。
  11. 【請求項１１】前記電極は、高抵抗素子を介して第３の
    配線に接続されていることを特徴とする請求項１０に記
    載の半導体メモリセル。
  12. 【請求項１２】前記電極と高抵抗素子とは一体に形成さ
    れ、且つ、シリコン薄膜から成ることを特徴とする請求
    項１１に記載の半導体メモリセル。
  13. 【請求項１３】第１のトランジスタのゲート部と第２の
    トランジスタのゲート部とは、第１の領域と第４の領
    域、及び、第２の領域と第３の領域を橋渡すごとく絶縁
    膜を介して設けられており、第１のトランジスタと第２
    のトランジスタとで共有されていることを特徴とする請
    求項１０に記載の半導体メモリセル。
  14. 【請求項１４】第１の領域と第３の領域とによってダイ
    オードが構成され、 第１の領域は、第４の配線に接続される代わりに、第３
    の領域を介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１０に記載の半導体メモリセル。
  15. 【請求項１５】第１の領域、及び第１の領域の表面領域
    に設けられたダイオード構成領域から構成された多数キ
    ャリア・ダイオードを更に備え、 第１の領域は、第４の配線に接続される代わりに、該ダ
    イオード構成領域を介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項１０に記載の半導体メ
    モリセル。
  16. 【請求項１６】第２の領域は、第１の領域の表面領域に
    設けられていることを特徴とする請求項１０に記載の半
    導体メモリセル。
  17. 【請求項１７】前記ワイドギャップ薄膜は、第１のトラ
    ンジスタのチャネル形成領域の電位とＭＩＳ形ダイオー
    ドの他端の電位との電位差に依存してＭＩＳ形ダイオー
    ドにキャリアのトンネル遷移が生じる材料から構成され
    ていることを特徴とする請求項１０に記載の半導体メモ
    リセル。
  18. 【請求項１８】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域には正孔若し
    くは電子が蓄積され、第１のトランジスタのチャネル形
    成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１７に記載の
    半導体メモリセル。
  19. 【請求項１９】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、並びに、 （３）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第２の領域とは離間した第１の領域の表面領域に
    設けられ、且つ、整流接合を形成して接する半導体性又
    は導電性の第３の領域、 （ｄ）第１の領域とは離間した第２の領域の表面領域に
    設けられた、第１導電形を有する半導体性の第４の領
    域、並びに、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性のＭＩＳ形ダイオード構成領域、を有
    する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域と第３の領域とで挟まれた第１の
    領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ａ−４）第１のトランジスタのゲート部は、第１のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｂ−４）第２のトランジスタのゲート部は、第２のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｃ−１）ＭＩＳ形ダイオードの一端は、ＭＩＳ形ダイ
    オード構成領域から構成され、 （Ｃ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成するＭＩＳ形ダイオード構成領域と対向し
    て設けられており、 （Ｄ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第２の領域は、ＭＩＳ形ダイオード構成領域と接
    続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｉ）第１の領域は、第４の配線に接続されていること
    を特徴とする半導体メモリセル。
  20. 【請求項２０】前記電極は、高抵抗素子を介して第３の
    配線に接続されていることを特徴とする請求項１９に記
    載の半導体メモリセル。
  21. 【請求項２１】前記電極と高抵抗素子とは一体に形成さ
    れ、且つ、シリコン薄膜から成ることを特徴とする請求
    項２０に記載の半導体メモリセル。
  22. 【請求項２２】第１のトランジスタのゲート部と第２の
    トランジスタのゲート部とは、第１の領域と第４の領
    域、及び、第２の領域と第３の領域を橋渡すごとく絶縁
    膜を介して設けられており、第１のトランジスタと第２
    のトランジスタとで共有されていることを特徴とする請
    求項１９に記載の半導体メモリセル。
  23. 【請求項２３】第１の領域と第３の領域とによってダイ
    オードが構成され、 第１の領域は、第４の配線に接続される代わりに、第３
    の領域を介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１９に記載の半導体メモリセル。
  24. 【請求項２４】第１の領域、及び第１の領域の表面領域
    に設けられたダイオード構成領域から構成された多数キ
    ャリア・ダイオードを更に備え、 第１の領域は、第４の配線に接続される代わりに、該ダ
    イオード構成領域を介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項１９に記載の半導体メ
    モリセル。
  25. 【請求項２５】第２の領域は、第１の領域の表面領域に
    設けられていることを特徴とする請求項１９に記載の半
    導体メモリセル。
  26. 【請求項２６】前記ワイドギャップ薄膜は、第１のトラ
    ンジスタのチャネル形成領域の電位とＭＩＳ形ダイオー
    ドの他端の電位との電位差に依存してＭＩＳ形ダイオー
    ドにキャリアのトンネル遷移が生じる材料から構成され
    ていることを特徴とする請求項１９に記載の半導体メモ
    リセル。
  27. 【請求項２７】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域には正孔若し
    くは電子が蓄積され、第１のトランジスタのチャネル形
    成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項２６に記載の
    半導体メモリセル。
  28. 【請求項２８】第１及び第２の対向する２つの主面を有
    する半導体層を備え、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第１導電形の読み出し
    用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、並びに、 （３）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ｂ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接する第２導電形を有する半導
    体性の第２の領域、 （ｃ）第１の領域の第２の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性若しくは導電性の第３の領
    域、 （ｄ）第２の領域の第１の主面を含む表面領域に第１の
    領域とは離間して設けられ、且つ、第２の領域と整流接
    合を形成して接する半導体性若しくは導電性の第４の領
    域、 （ｅ）第１の主面に形成された第１の絶縁膜上に、第１
    の領域と第４の領域を橋渡すごとく設けられた第１のト
    ランジスタのゲート部、並びに、 （ｆ）第２の主面に形成された第２の絶縁膜上に、第２
    の領域と第３の領域を橋渡すごとく設けられた第２のト
    ランジスタのゲート部、を有する半導体メモリセルであ
    って、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の第１の主面を含む表面領域から
    構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の第１の主面を含む表面領域と第４の領域と
    で挟まれた、第２の領域の第１の主面を含む表面領域か
    ら構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の第２の主面を含む表面領域から
    構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第２の領域の第２の主面を含む表面領域と第３の領域と
    で挟まれた、第１の領域の第２の主面を含む表面領域か
    ら構成され、 （Ｃ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｃ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｄ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第３の領域は書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｈ）第１の領域は第４の配線に接続されていることを
    特徴とする半導体メモリセル。
  29. 【請求項２９】第１の領域と第３の領域とによってダイ
    オードが構成され、 第１の領域は、第４の配線に接続される代わりに、第３
    の領域を介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項２８に記載の半導体メモリセル。
  30. 【請求項３０】前記電極は、高抵抗素子を介して第３の
    配線に接続されていることを特徴とする請求項２８に記
    載の半導体メモリセル。
  31. 【請求項３１】前記電極と高抵抗素子とは一体に形成さ
    れ、且つ、シリコン薄膜から成ることを特徴とする請求
    項２９に記載の半導体メモリセル。
  32. 【請求項３２】前記ワイドギャップ薄膜は、第１のトラ
    ンジスタのチャネル形成領域の電位とＭＩＳ形ダイオー
    ドの他端の電位との電位差に依存してＭＩＳ形ダイオー
    ドにキャリアのトンネル遷移が生じる材料から構成され
    ていることを特徴とする請求項２８に記載の半導体メモ
    リセル。
  33. 【請求項３３】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域には正孔若し
    くは電子が蓄積され、第１のトランジスタのチャネル形
    成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項３２に記載の
    半導体メモリセル。
  34. 【請求項３４】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のソース／ドレイン領域
    に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート領域に相当し、 ＭＩＳ形ダイオードの一端は第１のトランジスタのチャ
    ネル形成領域の延在部から構成され、ＭＩＳ形ダイオー
    ドの他端は導電材料から成る電極から構成され、該電極
    は所定の電位を有する配線に接続されていることを特徴
    とする半導体メモリセル。
  35. 【請求項３５】第１のトランジスタのチャネル形成領域
    の電位とＭＩＳ形ダイオードの他端の電位との電位差に
    依存してＭＩＳ形ダイオードにキャリアのトンネル遷移
    が生じる材料が、ＭＩＳ形ダイオードの一端と他端との
    間に介在することを特徴とする請求項３４に記載の半導
    体メモリセル。
  36. 【請求項３６】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域の前記延在部
    には正孔若しくは電子が蓄積され、第１のトランジスタ
    のチャネル形成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項３５に記載の
    半導体メモリセル。
  37. 【請求項３７】第１のトランジスタのゲート部及び第２
    のトランジスタのゲート部は、メモリセル選択用の第１
    の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の配線に接続され、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する前記配線に相当する第３の配線に接続さ
    れ、 接合型トランジスタの他方のゲート領域は、第４の配線
    に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    接合型トランジスタを介して第５の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項３４に記載の半導体メモリセル。
  38. 【請求項３８】第１のトランジスタの一方のソース／ド
    レイン領域は、接合型トランジスタを介して第５の配線
    に接続される代わりに、接合型トランジスタ及びダイオ
    ードを介して書き込み情報設定線に接続されていること
    を特徴とする請求項３７に記載の半導体メモリセル。
  39. 【請求項３９】接合型トランジスタの他方のゲート領域
    は、第４の配線に接続される代わりに、書き込み情報設
    定線に接続されていることを特徴とする請求項３７に記
    載の半導体メモリセル。
  40. 【請求項４０】第１のトランジスタの一方のソース／ド
    レイン領域は、接合型トランジスタを介して第５の配線
    に接続される代わりに、接合型トランジスタ及びダイオ
    ードを介して書き込み情報設定線に接続されていること
    を特徴とする請求項３９に記載の半導体メモリセル。
  41. 【請求項４１】第１のトランジスタの一方のソース／ド
    レイン領域は、接合型トランジスタを介して第５の配線
    に接続される代わりに、接合型トランジスタ及びダイオ
    ードを介して第４の配線に接続されていることを特徴と
    する請求項３７に記載の半導体メモリセル。
  42. 【請求項４２】接合型トランジスタの他方のゲート領域
    は、第４の配線に接続される代わりに、接合型トランジ
    スタの一方のゲート領域に接続されていることを特徴と
    する請求項３７に記載の半導体メモリセル。
  43. 【請求項４３】第１のトランジスタの一方のソース／ド
    レイン領域は、接合型トランジスタを介して第５の配線
    に接続される代わりに、接合型トランジスタ及びダイオ
    ードを介して書き込み情報設定線に接続されていること
    を特徴とする請求項４２に記載の半導体メモリセル。
  44. 【請求項４４】第１のトランジスタと第２のトランジス
    タとは、ゲート部を共有していることを特徴とする請求
    項３４に記載の半導体メモリセル。
  45. 【請求項４５】ＭＩＳ形ダイオードを構成する第１のト
    ランジスタのチャネル形成領域の延在部と電極との間に
    は、ワイドギャップ薄膜が形成されていることを特徴と
    する請求項３４に記載の半導体メモリセル。
  46. 【請求項４６】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの一方のソース／ドレイン領域に相
    当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート領域に相当し、 ＭＩＳ形ダイオードの一端は第１のトランジスタのチャ
    ネル形成領域の延在部から構成され、ＭＩＳ形ダイオー
    ドの他端は導電材料から成る電極から構成され、該電極
    は所定の電位を有する配線に接続されていることを特徴
    とする半導体メモリセル。
  47. 【請求項４７】第１のトランジスタのチャネル形成領域
    の電位とＭＩＳ形ダイオードの他端の電位との電位差に
    依存してＭＩＳ形ダイオードにキャリアのトンネル遷移
    が生じる材料が、ＭＩＳ形ダイオードの一端と他端との
    間に介在することを特徴とする請求項４６に記載の半導
    体メモリセル。
  48. 【請求項４８】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域の前記延在部
    には正孔若しくは電子が蓄積され、第１のトランジスタ
    のチャネル形成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項４７に記載の
    半導体メモリセル。
  49. 【請求項４９】第１のトランジスタのゲート部及び第２
    のトランジスタのゲート部は、メモリセル選択用の第１
    の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタを介して第２の配線に接続され、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する前記配線に相当する第３の配線に接続さ
    れ、 接合型トランジスタの他方のゲート領域は、第４の配線
    に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    第５の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項４６に記載の半導体メモリセル。
  50. 【請求項５０】第１のトランジスタの一方のソース／ド
    レイン領域は、第５の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項４９に記載の半導体メモリセル。
  51. 【請求項５１】接合型トランジスタの他方のゲート領域
    は、第４の配線に接続される代わりに、書き込み情報設
    定線に接続されていることを特徴とする請求項４９に記
    載の半導体メモリセル。
  52. 【請求項５２】第１のトランジスタの一方のソース／ド
    レイン領域は、第５の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項５１に記載の半導体メモリセル。
  53. 【請求項５３】接合型トランジスタの他方のゲート領域
    は、第４の配線に接続される代わりに、接合型トランジ
    スタの一方のゲート領域に接続されていることを特徴と
    する請求項４９に記載の半導体メモリセル。
  54. 【請求項５４】第１のトランジスタの一方のソース／ド
    レイン領域は、第５の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項５３に記載の半導体メモリセル。
  55. 【請求項５５】第１のトランジスタと第２のトランジス
    タとは、ゲート部を共有していることを特徴とする請求
    項４６に記載の半導体メモリセル。
  56. 【請求項５６】ＭＩＳ形ダイオードを構成する第１のト
    ランジスタのチャネル形成領域の延在部と電極との間に
    は、ワイドギャップ薄膜が形成されていることを特徴と
    する請求項４６に記載の半導体メモリセル。
  57. 【請求項５７】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの一方のソース／ドレイン領域に相
    当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート領域に相当し、
    且つ、第３のトランジスタの一方のソース／ドレイン領
    域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの他方のゲート領域に相当し、 ＭＩＳ形ダイオードの一端は第１のトランジスタのチャ
    ネル形成領域の延在部から構成され、ＭＩＳ形ダイオー
    ドの他端は導電材料から成る電極から構成され、該電極
    は所定の電位を有する配線に接続されていることを特徴
    とする半導体メモリセル。
  58. 【請求項５８】第１のトランジスタのチャネル形成領域
    の電位とＭＩＳ形ダイオードの他端の電位との電位差に
    依存してＭＩＳ形ダイオードにキャリアのトンネル遷移
    が生じる材料が、ＭＩＳ形ダイオードの一端と他端との
    間に介在することを特徴とする請求項５７に記載の半導
    体メモリセル。
  59. 【請求項５９】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域の前記延在部
    には正孔若しくは電子が蓄積され、第１のトランジスタ
    のチャネル形成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項５８に記載の
    半導体メモリセル。
  60. 【請求項６０】第１のトランジスタのゲート部、第２の
    トランジスタのゲート部及び第３のトランジスタのゲー
    ト部は、メモリセル選択用の第１の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタを介して第２の配線に接続され、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する前記配線に相当する第３の配線に接続さ
    れ、 第１のトランジスタの一方のソース／ドレイン領域は、
    第４の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項５７に記載の半導体メモリセル。
  61. 【請求項６１】第１のトランジスタの一方のソース／ド
    レイン領域は、第４の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項６０に記載の半導体メモリセル。
  62. 【請求項６２】第１のトランジスタと第２のトランジス
    タと第３のトランジスタとは、ゲート部を共有している
    ことを特徴とする請求項５７に記載の半導体メモリセ
    ル。
  63. 【請求項６３】ＭＩＳ形ダイオードを構成する第１のト
    ランジスタのチャネル形成領域の延在部と電極との間に
    は、ワイドギャップ薄膜が形成されていることを特徴と
    する請求項５７に記載の半導体メモリセル。
  64. 【請求項６４】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの一方のソース／ドレイン領域に相
    当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート領域に相当し、
    且つ、第３のトランジスタの一方のソース／ドレイン領
    域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの他方のゲート領域に相当し、 ＭＩＳ形ダイオードの一端は第３のトランジスタの他方
    のソース／ドレイン領域に相当し、ＭＩＳ形ダイオード
    の他端は導電材料から成る電極から構成され、該電極は
    所定の電位を有する配線に接続されていることを特徴と
    する半導体メモリセル。
  65. 【請求項６５】第３のトランジスタの他方のソース／ド
    レイン領域の電位とＭＩＳ形ダイオードの他端の電位と
    の電位差に依存してＭＩＳ形ダイオードにキャリアのト
    ンネル遷移が生じる材料が、ＭＩＳ形ダイオードの一端
    と他端との間に介在することを特徴とする請求項６４に
    記載の半導体メモリセル。
  66. 【請求項６６】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第３のトランジスタの他方のソース／ドレイン領域に
    は正孔若しくは電子が蓄積され、第１のトランジスタの
    チャネル形成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項６５に記載の
    半導体メモリセル。
  67. 【請求項６７】第１のトランジスタのゲート部、第２の
    トランジスタのゲート部及び第３のトランジスタのゲー
    ト部は、メモリセル選択用の第１の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタを介して第２の配線に接続され、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する前記配線に相当する第３の配線に接続さ
    れ、 第１のトランジスタの一方のソース／ドレイン領域は、
    第４の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項６４に記載の半導体メモリセル。
  68. 【請求項６８】第１のトランジスタの一方のソース／ド
    レイン領域は、第４の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項６７に記載の半導体メモリセル。
  69. 【請求項６９】第１のトランジスタと第２のトランジス
    タと第３のトランジスタとは、ゲート部を共有している
    ことを特徴とする請求項６４に記載の半導体メモリセ
    ル。
  70. 【請求項７０】ＭＩＳ形ダイオードを構成する第３のト
    ランジスタの他方のソース／ドレイン領域と電極との間
    には、ワイドギャップ薄膜が形成されていることを特徴
    とする請求項６４に記載の半導体メモリセル。
  71. 【請求項７１】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のソース／ドレイ
    ン領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの一方のソース／ドレイン領
    域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のゲート領域に相
    当し、且つ、第２の接合型トランジスタの一方のゲート
    領域に相当し、 ＭＩＳ形ダイオードの一端は第１のトランジスタのチャ
    ネル形成領域の延在部から構成され、ＭＩＳ形ダイオー
    ドの他端は導電材料から成る電極から構成され、該電極
    は所定の電位を有する配線に接続されていることを特徴
    とする半導体メモリセル。
  72. 【請求項７２】第１のトランジスタのチャネル形成領域
    の電位とＭＩＳ形ダイオードの他端の電位との電位差に
    依存してＭＩＳ形ダイオードにキャリアのトンネル遷移
    が生じる材料が、ＭＩＳ形ダイオードの一端と他端との
    間に介在することを特徴とする請求項７１に記載の半導
    体メモリセル。
  73. 【請求項７３】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域の前記延在部
    には正孔若しくは電子が蓄積され、第１のトランジスタ
    のチャネル形成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項７２に記載の
    半導体メモリセル。
  74. 【請求項７４】第１のトランジスタのゲート部及び第２
    のトランジスタのゲート部は、メモリセル選択用の第１
    の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタを介して第２の配線に接続さ
    れ、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する前記配線に相当する第３の配線に接続さ
    れ、 第２の接合型トランジスタの他方のゲート領域は、第４
    の配線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    第１の接合型トランジスタを介して第５の配線に接続さ
    れ、 第１の接合型トランジスタの他方のゲート領域は、書き
    込み情報設定線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項７１に記載の半導体メモリセル。
  75. 【請求項７５】第１のトランジスタの一方のソース／ド
    レイン領域は、第１の接合型トランジスタを介して第５
    の配線に接続される代わりに、第１の接合型トランジス
    タ及びダイオードを介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項７４に記載の半導体メ
    モリセル。
  76. 【請求項７６】第２の接合型トランジスタの他方のゲー
    ト領域は、第４の配線に接続される代わりに、第２の接
    合型トランジスタの一方のゲート領域に接続されている
    ことを特徴とする請求項７４に記載の半導体メモリセ
    ル。
  77. 【請求項７７】第１のトランジスタの一方のソース／ド
    レイン領域は、第１の接合型トランジスタを介して第５
    の配線に接続される代わりに、第１の接合型トランジス
    タ及びダイオードを介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項７６に記載の半導体メ
    モリセル。
  78. 【請求項７８】第１のトランジスタと第２のトランジス
    タとは、ゲート部を共有していることを特徴とする請求
    項７１に記載の半導体メモリセル。
  79. 【請求項７９】ＭＩＳ形ダイオードを構成する第１のト
    ランジスタのチャネル形成領域の延在部と電極との間に
    は、ワイドギャップ薄膜が形成されていることを特徴と
    する請求項７１に記載の半導体メモリセル。
  80. 【請求項８０】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、 （５）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （６）情報保持用のＭＩＳ形ダイオード、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のソース／ドレイ
    ン領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの一方のソース／ドレイン領
    域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のゲート領域に相
    当し、且つ、第２の接合型トランジスタの一方のゲート
    領域に相当し、且つ、第３のトランジスタの一方のソー
    ス／ドレイン領域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの他方のゲート領域に相当
    し、 ＭＩＳ形ダイオードの一端は第１のトランジスタのチャ
    ネル形成領域の延在部から構成され、ＭＩＳ形ダイオー
    ドの他端は導電材料から成る電極から構成され、該電極
    は所定の電位を有する配線に接続されていることを特徴
    とする半導体メモリセル。
  81. 【請求項８１】第１のトランジスタのチャネル形成領域
    の電位とＭＩＳ形ダイオードの他端の電位との電位差に
    依存してＭＩＳ形ダイオードにキャリアのトンネル遷移
    が生じる材料が、ＭＩＳ形ダイオードの一端と他端との
    間に介在することを特徴とする請求項８０に記載の半導
    体メモリセル。
  82. 【請求項８２】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第１のトランジスタのチャネル形成領域の前記延在部
    には正孔若しくは電子が蓄積され、第１のトランジスタ
    のチャネル形成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項８１に記載の
    半導体メモリセル。
  83. 【請求項８３】第１のトランジスタと第２のトランジス
    タと第３のトランジスタは、ゲート部を共有しているこ
    とを特徴とする請求項８０に記載の半導体メモリセル。
  84. 【請求項８４】ＭＩＳ形ダイオードを構成する第１のト
    ランジスタのチャネル形成領域の延在部と電極との間に
    は、ワイドギャップ薄膜が形成されていることを特徴と
    する請求項８０に記載の半導体メモリセル。
  85. 【請求項８５】第１のトランジスタのゲート部、第２の
    トランジスタのゲート部及び第３のトランジスタのゲー
    ト部は、メモリセル選択用の第１の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタを介して第２の配線に接続さ
    れ、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する前記配線に相当する第３の配線に接続さ
    れ、 第１のトランジスタの一方のソース／ドレイン領域は、
    第１の接合型トランジスタを介して第４の配線に接続さ
    れ、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続され、 第１の接合型トランジスタの他方のゲート領域は、書き
    込み情報設定線に接続されていることを特徴とする請求
    項８０に記載の半導体メモリセル。
  86. 【請求項８６】第１のトランジスタの一方のソース／ド
    レイン領域は、第１の接合型トランジスタを介して第４
    の配線に接続される代わりに、第１の接合型トランジス
    タ及びダイオードを介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項８５に記載の半導体メ
    モリセル。
  87. 【請求項８７】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、 （５）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （６）情報保持用のＭＩＳ形ダイオード、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のソース／ドレイ
    ン領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの一方のソース／ドレイン領
    域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のゲート領域に相
    当し、且つ、第２の接合型トランジスタの一方のゲート
    領域に相当し、且つ、第３のトランジスタの一方のソー
    ス／ドレイン領域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの他方のゲート領域に相当
    し、 ＭＩＳ形ダイオードの一端は第３のトランジスタの他方
    のソース／ドレイン領域に相当し、ＭＩＳ形ダイオード
    の他端は導電材料から成る電極から構成され、該電極は
    所定の電位を有する配線に接続されていることを特徴と
    する半導体メモリセル。
  88. 【請求項８８】第３のトランジスタの他方のソース／ド
    レイン領域の電位とＭＩＳ形ダイオードの他端の電位と
    の電位差に依存してＭＩＳ形ダイオードにキャリアのト
    ンネル遷移が生じる材料が、ＭＩＳ形ダイオードの一端
    と他端との間に介在することを特徴とする請求項８７に
    記載の半導体メモリセル。
  89. 【請求項８９】半導体メモリセルには、第１の情報又は
    第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第３のトランジスタの他方のソース／ドレイン領域に
    は正孔若しくは電子が蓄積され、第１のトランジスタの
    チャネル形成領域の電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項８８に記載の
    半導体メモリセル。
  90. 【請求項９０】第１のトランジスタと第２のトランジス
    タと第３のトランジスタは、ゲート部を共有しているこ
    とを特徴とする請求項８７に記載の半導体メモリセル。
  91. 【請求項９１】ＭＩＳ形ダイオードを構成する第３のト
    ランジスタの他方のソース／ドレイン領域と電極との間
    には、ワイドギャップ薄膜が形成されていることを特徴
    とする請求項８７に記載の半導体メモリセル。
  92. 【請求項９２】第１のトランジスタのゲート部、第２の
    トランジスタのゲート部及び第３のトランジスタのゲー
    ト部は、メモリセル選択用の第１の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタを介して第２の配線に接続さ
    れ、 ＭＩＳ形ダイオードの他端は、高抵抗素子を介して所定
    の電位を有する前記配線に相当する第３の配線に接続さ
    れ、 第１のトランジスタの一方のソース／ドレイン領域は、
    第１の接合型トランジスタを介して第４の配線に接続さ
    れ、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続され、 第１の接合型トランジスタの他方のゲート領域は、書き
    込み情報設定線に接続されていることを特徴とする請求
    項８７に記載の半導体メモリセル。
  93. 【請求項９３】第１のトランジスタの一方のソース／ド
    レイン領域は、第１の接合型トランジスタを介して第４
    の配線に接続される代わりに、第１の接合型トランジス
    タ及びダイオードを介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項９２に記載の半導体メ
    モリセル。
  94. 【請求項９４】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート部を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第１の領域の表面領域に第２の領域と離間して設
    けられ、且つ、整流接合を形成して接する第４の領域、
    並びに、 （ｅ）第２の領域の表面領域に第３の領域と離間して設
    けられ、且つ、第２の領域と整流接合を形成して接する
    第５の領域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域とで挟まれ
    た第１の領域の表面領域の一部から構成され、 （Ａ−４）第１のトランジスタのゲート部は、第１のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート部は、第２のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第１の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第２の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域を構成する第２の領域の表面領域の該一部か
    ら構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第２の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第１の領域の
    一部分から構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第１の領域の該一部分と対向して設け
    られており、 （Ｅ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｉ）第５の領域は、第４の配線に接続されていること
    を特徴とする半導体メモリセル。
  95. 【請求項９５】前記電極は、高抵抗素子を介して、所定
    の電位を有する前記第３の配線に接続されていることを
    特徴とする請求項９４に記載の半導体メモリセル。
  96. 【請求項９６】前記電極と高抵抗素子とは一体に形成さ
    れ、且つ、シリコン薄膜から成ることを特徴とする請求
    項９５に記載の半導体メモリセル。
  97. 【請求項９７】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項９４に記載の
    半導体メモリセル。
  98. 【請求項９８】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項９
    ４に記載の半導体メモリセル。
  99. 【請求項９９】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによってダイオー
    ドが構成され、 第２の領域は、該ダイオード構成領域を介して第４の配
    線に接続されていることを特徴とする請求項９４に記載
    の半導体メモリセル。
  100. 【請求項１００】第５の領域は、第４の配線に接続され
    る代わりに、第１の領域に接続されていることを特徴と
    する請求項９４に記載の半導体メモリセル。
  101. 【請求項１０１】第２の領域と第３の領域との間でダイ
    オードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１００に記載
    の半導体メモリセル。
  102. 【請求項１０２】第２の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ００に記載の半導体メモリセル。
  103. 【請求項１０３】第５の領域は、第４の配線に接続され
    る代わりに、書き込み情報設定線に接続されていること
    を特徴とする請求項９４に記載の半導体メモリセル。
  104. 【請求項１０４】第２の領域と第３の領域との間でダイ
    オードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１０３に記載
    の半導体メモリセル。
  105. 【請求項１０５】第２の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ０３に記載の半導体メモリセル。
  106. 【請求項１０６】前記ワイドギャップ薄膜は、第１の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項９４に記載の半導体メモリセル。
  107. 【請求項１０７】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第１の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１０６に記載
    の半導体メモリセル。
  108. 【請求項１０８】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第１の領域の表面領域に第２の領域と離間して設
    けられ、且つ、整流接合を形成して接する第４の領域、
    並びに、 （ｅ）第２の領域の表面領域に第３の領域と離間して設
    けられた、第２導電形を有する半導体性の第５の領域、
    を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域とで挟まれ
    た第１の領域の表面領域の一部から構成され、 （Ａ−４）第１のトランジスタのゲート部は、第１のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート部は、第２のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第１の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第２の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域を構成する第２の領域の表面領域の該一部か
    ら構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第２の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第５の領域か
    ら構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第５の領域と対向して設けられてお
    り、 （Ｅ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）第５の領域は、第１の領域に接続され、 （Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  109. 【請求項１０９】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１０８に記載の半導体メモリセル。
  110. 【請求項１１０】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１０９に記載の半導体メモリセル。
  111. 【請求項１１１】第２の領域と第３の領域との間でダイ
    オードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１０８に記載
    の半導体メモリセル。
  112. 【請求項１１２】第２の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ０８に記載の半導体メモリセル。
  113. 【請求項１１３】前記ワイドギャップ薄膜は、第５の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１０８に記載の半導体メモリセル。
  114. 【請求項１１４】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第５の領域には正孔若しくは電子が蓄積され、第１の
    トランジスタのチャネル形成領域の電位が略第１の電位
    に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１１３に記載
    の半導体メモリセル。
  115. 【請求項１１５】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第４の領域、並びに、 （ｅ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第３の
    領域、及び、該第３の領域と対向する第２の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第３
    の領域と第２の領域の該部分とで挟まれた第１の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域を構成する第１の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第１の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分若しくは第２の領域の延在部から構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分若しくは第２の
    領域の延在部と対向して設けられており、 （Ｅ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  116. 【請求項１１６】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１１５に記載の半導体メモリセル。
  117. 【請求項１１７】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１１６に記載の半導体メモリセル。
  118. 【請求項１１８】第１の領域と第３の領域との間でダイ
    オードが形成され、第１の領域は、第３の領域を介して
    書き込み情報設定線に接続されていることを特徴とする
    請求項１１５に記載の半導体メモリセル。
  119. 【請求項１１９】第１の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    １５に記載の半導体メモリセル。
  120. 【請求項１２０】前記ワイドギャップ薄膜は、ＭＩＳ形
    ダイオードの一端を構成する第２の領域若しくは第２の
    領域の延在部の電位とＭＩＳ形ダイオードの他端の電位
    との電位差に依存してＭＩＳ形ダイオードにキャリアの
    トンネル遷移が生じる材料から構成されていることを特
    徴とする請求項１１５に記載の半導体メモリセル。
  121. 【請求項１２１】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第２の領域の一
    部分若しくは第２の領域の延在部には正孔若しくは電子
    が蓄積され、第１のトランジスタのチャネル形成領域の
    電位が略第１の電位に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１２０に記載
    の半導体メモリセル。
  122. 【請求項１２２】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第１の領域の表面領域に第２の領域と離間して設
    けられた、第１導電形を有する半導体性の第４の領域、
    並びに、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域の該表面領
    域とで挟まれた第１の領域の表面領域の一部から構成さ
    れ、 （Ａ−４）第１のトランジスタのゲート部は、第１のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート部は、第２のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第１の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第１の領域の
    一部分から構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第１の領域の該一部分と対向して設け
    られており、 （Ｅ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第４の領域の部分は、第２の配線に接続さ
    れ、 （Ｈ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｉ）第５の領域は、第４の配線に接続されていること
    を特徴とする半導体メモリセル。
  123. 【請求項１２３】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１２２に記載の半導体メモリセル。
  124. 【請求項１２４】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１２３に記載の半導体メモリセル。
  125. 【請求項１２５】第２の領域と第３の領域との間でダイ
    オードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１２２に記載
    の半導体メモリセル。
  126. 【請求項１２６】第２の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ２２に記載の半導体メモリセル。
  127. 【請求項１２７】第５の領域は、第４の配線に接続され
    る代わりに、書き込み情報設定線に接続されていること
    を特徴とする請求項１２２に記載の半導体メモリセル。
  128. 【請求項１２８】第２の領域と第３の領域との間でダイ
    オードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１２７に記載
    の半導体メモリセル。
  129. 【請求項１２９】第２の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ２７に記載の半導体メモリセル。
  130. 【請求項１３０】第５の領域は、第４の配線に接続され
    る代わりに、第１の領域に接続されていることを特徴と
    する請求項１２２に記載の半導体メモリセル。
  131. 【請求項１３１】第２の領域と第３の領域との間でダイ
    オードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１３０に記載
    の半導体メモリセル。
  132. 【請求項１３２】第２の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ３０に記載の半導体メモリセル。
  133. 【請求項１３３】前記ワイドギャップ薄膜は、第１の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１２２に記載の半導体メモリセル。
  134. 【請求項１３４】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第１の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１３３に記載
    の半導体メモリセル。
  135. 【請求項１３５】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第１の領域の表面領域に第２の領域と離間して設
    けられた、第１導電形を有する半導体性の第４の領域、
    並びに、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、を有する半導体メモリ
    セルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域の該表面領
    域とで挟まれた第１の領域の表面領域の一部から構成さ
    れ、 （Ａ−４）第１のトランジスタのゲート部は、第１のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート部は、第２のト
    ランジスタのチャネル形成領域の上方に絶縁膜を介して
    設けられており、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第１の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第５の領域か
    ら構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第５の領域と対向して設けられてお
    り、 （Ｅ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第４の領域の部分は、第２の配線に接続さ
    れ、 （Ｈ）第５の領域は、第１の領域に接続され、 （Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  136. 【請求項１３６】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１３５に記載の半導体メモリセル。
  137. 【請求項１３７】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１３６に記載の半導体メモリセル。
  138. 【請求項１３８】第２の領域と第３の領域との間でダイ
    オードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１３５に記載
    の半導体メモリセル。
  139. 【請求項１３９】第２の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ３５に記載の半導体メモリセル。
  140. 【請求項１４０】前記ワイドギャップ薄膜は、第５の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１３５に記載の半導体メモリセル。
  141. 【請求項１４１】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第５の領域には正孔若しくは電子が蓄積され、第１の
    トランジスタのチャネル形成領域の電位が略第１の電位
    に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１４０に記載
    の半導体メモリセル。
  142. 【請求項１４２】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第５の領域、並びに、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第２の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｅ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第４の領域の部分は、第２の配線に接続さ
    れ、 （Ｈ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｉ）第５の領域は、第４の配線に接続されていること
    を特徴とする半導体メモリセル。
  143. 【請求項１４３】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１４２に記載の半導体メモリセル。
  144. 【請求項１４４】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１４３に記載の半導体メモリセル。
  145. 【請求項１４５】第１の領域と第３の領域との間でダイ
    オードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１４２に記載
    の半導体メモリセル。
  146. 【請求項１４６】第１の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ４２に記載の半導体メモリセル。
  147. 【請求項１４７】第５の領域は、第４の配線に接続され
    る代わりに、書き込み情報設定線に接続されていること
    を特徴とする請求項１４２に記載の半導体メモリセル。
  148. 【請求項１４８】第１の領域と第３の領域との間でダイ
    オードが形成され、第１の領域は、第３の領域を介して
    書き込み情報設定線に接続されていることを特徴とする
    請求項１４７に記載の半導体メモリセル。
  149. 【請求項１４９】第１の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ４７に記載の半導体メモリセル。
  150. 【請求項１５０】第５の領域は、第４の配線に接続され
    る代わりに、第２の領域に接続されていることを特徴と
    する請求項１４２に記載の半導体メモリセル。
  151. 【請求項１５１】第１の領域と第３の領域との間でダイ
    オードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１５０に記載
    の半導体メモリセル。
  152. 【請求項１５２】第１の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ５０に記載の半導体メモリセル。
  153. 【請求項１５３】前記ワイドギャップ薄膜は、第２の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１４２に記載の半導体メモリセル。
  154. 【請求項１５４】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第２の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１５３に記載
    の半導体メモリセル。
  155. 【請求項１５５】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、並びに、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第２の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第５の領域か
    ら構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第５の領域と対向して設けられてお
    り、 （Ｅ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第４の領域の部分は、第２の配線に接続さ
    れ、 （Ｈ）第５の領域は、第２の領域に接続され、 （Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  156. 【請求項１５６】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１５５に記載の半導体メモリセル。
  157. 【請求項１５７】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１５６に記載の半導体メモリセル。
  158. 【請求項１５８】第１の領域と第３の領域との間でダイ
    オードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１５５に記載
    の半導体メモリセル。
  159. 【請求項１５９】第１の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ５５に記載の半導体メモリセル。
  160. 【請求項１６０】前記ワイドギャップ薄膜は、第５の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１５５に記載の半導体メモリセル。
  161. 【請求項１６１】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第５の領域には正孔若しくは電子が蓄積され、第１の
    トランジスタのチャネル形成領域の電位が略第１の電位
    に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１６０に記載
    の半導体メモリセル。
  162. 【請求項１６２】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、並びに、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとく絶縁
    膜を介して設けられ、第１のトランジスタと第２のトラ
    ンジスタと第３のトランジスタとで共有されたゲート
    部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第２の領域の部分
    から構成され、 （Ｄ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｄ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成し、そして、第３のトランジスタのチ
    ャネル形成領域を構成する第４の領域の該表面領域から
    構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｅ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｅ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｆ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｇ）第３の領域は、書き込み情報設定線に接続され、 （Ｈ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第４の領域の部分は、第２の配線に接続さ
    れ、 （Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  163. 【請求項１６３】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１６２に記載の半導体メモリセル。
  164. 【請求項１６４】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１６３に記載の半導体メモリセル。
  165. 【請求項１６５】第１の領域と第３の領域との間でダイ
    オードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１６２に記載
    の半導体メモリセル。
  166. 【請求項１６６】第１の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ６２に記載の半導体メモリセル。
  167. 【請求項１６７】前記ワイドギャップ薄膜は、第２の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１６２に記載の半導体メモリセル。
  168. 【請求項１６８】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第２の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、第１のトランジスタのチャネル形成領域の電位が第
    ２の電位である場合には、ＭＩＳ形ダイオードの一端か
    ら他端へ前記キャリアと逆極性のキャリアが遷移する結
    果、第１のトランジスタのチャネル形成領域の電位が第
    ２の電位に保持されることを特徴とする請求項１６７に
    記載の半導体メモリセル。
  169. 【請求項１６９】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとく絶縁
    膜を介して設けられ、第１のトランジスタと第２のトラ
    ンジスタと第３のトランジスタとで共有されたゲート
    部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第２の領域の部分
    から構成され、 （Ｄ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｄ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成し、そして、第３のトランジスタのチ
    ャネル形成領域を構成する第４の領域の該表面領域から
    構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｅ−１）ＭＩＳ形ダイオードの一端は、第５の領域か
    ら構成され、 （Ｅ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第５の領域と対向して設けられてお
    り、 （Ｆ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｇ）第３の領域は、書き込み情報設定線に接続され、 （Ｈ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第４の領域の部分は、第２の配線に接続さ
    れ、 （Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  170. 【請求項１７０】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１６９に記載の半導体メモリセル。
  171. 【請求項１７１】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１７０に記載の半導体メモリセル。
  172. 【請求項１７２】第３のトランジスタのチャネル形成領
    域を構成する第４の領域の該表面領域には、第２導電形
    の高濃度不純物含有層が設けられていることを特徴とす
    る請求項１６９に記載の半導体メモリセル。
  173. 【請求項１７３】第１の領域と第３の領域との間でダイ
    オードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１６９に記載
    の半導体メモリセル。
  174. 【請求項１７４】第１の領域の表面領域に設けられ、整
    流接合を形成して接するダイオード構成領域を更に有
    し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ６９に記載の半導体メモリセル。
  175. 【請求項１７５】前記ワイドギャップ薄膜は、第５の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１６９に記載の半導体メモリセル。
  176. 【請求項１７６】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第５の領域には正孔若しくは電子が蓄積され、第１の
    トランジスタのチャネル形成領域の電位が略第１の電位
    に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１７５に記載
    の半導体メモリセル。
  177. 【請求項１７７】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、並びに、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第１の接合型トランジスタのゲート領域は、
    第３の領域、及び、該第３の領域と対向する第２の領域
    の部分から構成され、 （Ｃ−２）第１の接合型トランジスタのチャネル領域
    は、第２の領域と第３の領域の該部分とで挟まれた第１
    の領域の一部から構成され、 （Ｃ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域を構成する第１の領域の該表面
    領域から構成され、 （Ｃ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｄ−１）第２の接合型トランジスタのゲート領域は、
    第５の領域、及び、該第５の領域と対向する第２の領域
    の部分から構成され、 （Ｄ−２）第２の接合型トランジスタのチャネル領域
    は、第５の領域と第２の領域の該部分とで挟まれた第４
    の領域の一部から構成され、 （Ｄ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成する第４の領域の該表面
    領域から構成され、 （Ｄ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｅ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｅ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｆ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｇ）第３の領域は、書き込み情報設定線に接続され、 （Ｈ）第２の接合型トランジスタの他方のソース／ドレ
    イン領域を構成する第４の領域の部分は、第２の配線に
    接続され、 （Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｊ）第５の領域は、第４の配線に接続されていること
    を特徴とする半導体メモリセル。
  178. 【請求項１７８】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１７７に記載の半導体メモリセル。
  179. 【請求項１７９】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１７８に記載の半導体メモリセル。
  180. 【請求項１８０】前記ワイドギャップ薄膜は、第２の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１７７に記載の半導体メモリセル。
  181. 【請求項１８１】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第２の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１８０に記載
    の半導体メモリセル。
  182. 【請求項１８２】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、並びに、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、（Ｂ−
    １）第２のトランジスタの一方のソース／ドレイン領域
    は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第１の接合型トランジスタのゲート領域は、
    第３の領域、及び、該第３の領域と対向する第２の領域
    の部分から構成され、 （Ｃ−２）第１の接合型トランジスタのチャネル領域
    は、第２の領域と第３の領域の該部分とで挟まれた第１
    の領域の一部から構成され、 （Ｃ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域を構成する第１の領域の該表面
    領域から構成され、 （Ｃ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｄ−１）第２の接合型トランジスタのゲート領域は、
    第５の領域、及び、該第５の領域と対向する第２の領域
    の部分から構成され、 （Ｄ−２）第２の接合型トランジスタのチャネル領域
    は、第５の領域と第２の領域の該部分とで挟まれた第４
    の領域の一部から構成され、 （Ｄ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成する第４の領域の該表面
    領域から構成され、 （Ｄ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｅ−１）ＭＩＳ形ダイオードの一端は、第５の領域か
    ら構成され、 （Ｅ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第５の領域と対向して設けられてお
    り、 （Ｆ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｇ）第３の領域は、書き込み情報設定線に接続され、 （Ｈ）第２の接合型トランジスタの他方のソース／ドレ
    イン領域を構成する第４の領域の部分は、第２の配線に
    接続され、 （Ｉ）第５の領域は、第２の領域に接続され、 （Ｊ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  183. 【請求項１８３】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１８２に記載の半導体メモリセル。
  184. 【請求項１８４】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１８３に記載の半導体メモリセル。
  185. 【請求項１８５】前記ワイドギャップ薄膜は、第５の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１８２に記載の半導体メモリセル。
  186. 【請求項１８６】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第５の領域には正孔若しくは電子が蓄積され、第１の
    トランジスタのチャネル形成領域の電位が略第１の電位
    に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１８５に記載
    の半導体メモリセル。
  187. 【請求項１８７】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、
    並びに、 （５）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （６）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、並びに、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとく絶縁
    膜を介して設けられ、第１のトランジスタと第２のトラ
    ンジスタと第３のトランジスタとで共有されたゲート
    部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）第１の接合型トランジスタのゲート領域は、
    第３の領域、及び、該第３の領域と対向する第２の領域
    の部分から構成され、 （Ｄ−２）第１の接合型トランジスタのチャネル領域
    は、第２の領域と第３の領域の該部分とで挟まれた第１
    の領域の一部から構成され、 （Ｄ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域を構成する第１の領域の該表面
    領域から構成され、 （Ｄ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｅ−１）第２の接合型トランジスタのゲート領域は、
    第５の領域、及び、該第５の領域と対向する第２の領域
    の部分から構成され、 （Ｅ−２）第２の接合型トランジスタのチャネル領域
    は、第５の領域と第２の領域の該部分とで挟まれた第４
    の領域の一部から構成され、 （Ｅ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成し、そして、第３のトラ
    ンジスタのチャネル形成領域を構成する第４の領域の該
    表面領域から構成され、 （Ｅ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｆ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｆ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｇ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｈ）第３の領域は、書き込み情報設定線に接続され、 （Ｉ）第２の接合型トランジスタの他方のソース／ドレ
    イン領域を構成する第４の領域の部分は、第２の配線に
    接続され、 （Ｊ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  188. 【請求項１８８】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１８７に記載の半導体メモリセル。
  189. 【請求項１８９】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１８８に記載の半導体メモリセル。
  190. 【請求項１９０】前記ワイドギャップ薄膜は、第２の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１８７に記載の半導体メモリセル。
  191. 【請求項１９１】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第２の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１９０に記載
    の半導体メモリセル。
  192. 【請求項１９２】（１）ソース／ドレイン領域、該ソー
    ス／ドレイン領域に接触し、且つ、該ソース／ドレイン
    領域を離間する半導体性のチャネル形成領域、及び、該
    チャネル形成領域と容量結合したゲート部を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、
    並びに、 （５）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （６）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、並びに、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとく絶縁
    膜を介して設けられ、第１のトランジスタと第２のトラ
    ンジスタと第３のトランジスタとで共有されたゲート
    部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）第１の接合型トランジスタのゲート領域は、
    第３の領域、及び、該第３の領域と対向する第２の領域
    の部分から構成され、 （Ｄ−２）第１の接合型トランジスタのチャネル領域
    は、第２の領域と第３の領域の該部分とで挟まれた第１
    の領域の一部から構成され、 （Ｄ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域を構成する第１の領域の該表面
    領域から構成され、 （Ｄ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｅ−１）第２の接合型トランジスタのゲート領域は、
    第５の領域、及び、該第５の領域と対向する第２の領域
    の部分から構成され、 （Ｅ−２）第２の接合型トランジスタのチャネル領域
    は、第５の領域と第２の領域の該部分とで挟まれた第４
    の領域の一部から構成され、 （Ｅ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成し、そして、第３のトラ
    ンジスタのチャネル形成領域を構成する第４の領域の該
    表面領域から構成され、 （Ｅ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｆ−１）ＭＩＳ形ダイオードの一端は、第５の領域か
    ら構成され、 （Ｆ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第５の領域と対向して設けられてお
    り、 （Ｇ）ゲート部は、メモリセル選択用の第１の配線に接
    続され、 （Ｈ）第３の領域は、書き込み情報設定線に接続され、 （Ｉ）第２の接合型トランジスタの他方のソース／ドレ
    イン領域を構成する第４の領域の部分は、第２の配線に
    接続され、 （Ｊ）第５の領域は、第２の領域に接続され、 （Ｋ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続されていることを特
    徴とする半導体メモリセル。
  193. 【請求項１９３】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１９２に記載の半導体メモリセル。
  194. 【請求項１９４】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項１９３に記載の半導体メモリセル。
  195. 【請求項１９５】第３のトランジスタのチャネル形成領
    域を構成する第４の領域の該表面領域には、第２導電形
    の高濃度不純物含有層が設けられていることを特徴とす
    る請求項１９２に記載の半導体メモリセル。
  196. 【請求項１９６】前記ワイドギャップ薄膜は、第５の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１９２に記載の半導体メモリセル。
  197. 【請求項１９７】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    て第５の領域には正孔若しくは電子が蓄積され、第１の
    トランジスタのチャネル形成領域の電位が略第１の電位
    に保持され、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項１９６に記載
    の半導体メモリセル。
  198. 【請求項１９８】第１及び第２の対向する２つの主面を
    有する半導体層を備え、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第１導電形の読み出し
    用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ｂ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接する第２導電形を有する半導
    体性の第２の領域、 （ｃ）第１の領域の第２の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性又は導電性の第３の領域、 （ｄ）第２の領域の第１の主面を含む表面領域に第１の
    領域とは離間して設けられ、且つ、第２の領域と整流接
    合を形成して接する半導体性又は導電性の第４の導領
    域、 （ｅ）第１の領域の第１の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性又は導電性の第５の領域、 （ｆ）第１の主面に形成された第１の絶縁膜上に、第１
    の領域と第４の領域を橋渡すごとく設けられた第１のト
    ランジスタのゲート部、並びに、 （ｇ）第２の主面に形成された第２の絶縁膜上に、第２
    の領域と第３の領域を橋渡すごとく設けられた第２のト
    ランジスタのゲート部、を有する半導体メモリセルであ
    って、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の第１の主面を含む表面領域から
    構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の第１の主面を含む該表面領域と第４の領域
    とで挟まれた、第２の領域の第１の主面を含む表面領域
    から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の第２の主面を含む表面領域から
    構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第３の領域と第２の領域の第２の主面を含む該表面領域
    とで挟まれた、第１の領域の第２の主面を含む表面領域
    から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第３の領域から構
    成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第３の領域とで挟まれた第１の領域の部分から
    構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域及び第２のトランジスタのチャネル形成領域
    を構成する第１の領域の部分から構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第１の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｅ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｉ）第５の領域は、第４の配線に接続され、 （Ｊ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第１の領域の部分は、第５の配線に接続さ
    れていることを特徴とする半導体メモリセル。
  199. 【請求項１９９】第５の領域は、第４の配線に接続され
    る代わりに、書き込み情報設定線に接続されていること
    を特徴とする請求項１９８に記載の半導体メモリセル。
  200. 【請求項２００】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項１９８に記載の半導体メモリセル。
  201. 【請求項２０１】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項２００に記載の半導体メモリセル。
  202. 【請求項２０２】前記ワイドギャップ薄膜は、第１の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項１９８に記載の半導体メモリセル。
  203. 【請求項２０３】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第１の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項２０２に記載
    の半導体メモリセル。
  204. 【請求項２０４】第１及び第２の対向する２つの主面を
    有する半導体層を備え、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第１導電形の読み出し
    用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （４）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ｂ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接する第２導電形を有する半導
    体性の第２の領域、 （ｃ）第１の領域の第２の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性又は導電性の第３の領域、 （ｄ）第２の領域の第１の主面を含む表面領域に第１の
    領域とは離間して設けられ、且つ、第２の領域と整流接
    合を形成して接する半導体性又は導電性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、且つ、第４の
    領域と整流接合を形成して接する半導体性又は導電性の
    第５の領域、 （ｆ）第１の主面に形成された第１の絶縁膜上に、第１
    の領域と第４の領域を橋渡すごとく設けられた第１のト
    ランジスタのゲート部、並びに、 （ｇ）第２の主面に形成された第２の絶縁膜上に、第２
    の領域と第３の領域を橋渡すごとく設けられた第２のト
    ランジスタのゲート部、を有する半導体メモリセルであ
    って、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の第１の主面を含む表面領域から
    構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の第１の主面を含む該表面領域と第４の領域
    とで挟まれた、第２の領域の第１の主面を含む表面領域
    から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の第２の主面を含む表面領域から
    構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第３の領域と第２の領域の第２の主面を含む該表面領域
    とで挟まれた、第１の領域の第２の主面を含む表面領域
    から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第２の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    部分から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の部分から構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｄ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｅ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第４の領域の部分は、第２の配線に接続さ
    れ、 （Ｇ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｈ）第３の領域は書き込み情報設定線に接続され、 （Ｉ）第５の領域は、第４の配線に接続され、 （Ｊ）第１の領域は、第５の配線に接続されていること
    を特徴とする半導体メモリセル。
  205. 【請求項２０５】第５の領域は、第４の配線に接続され
    る代わりに、第２の領域に接続されていることを特徴と
    する請求項２０４に記載の半導体メモリセル。
  206. 【請求項２０６】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項２０４に記載の半導体メモリセル。
  207. 【請求項２０７】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項２０６に記載の半導体メモリセル。
  208. 【請求項２０８】前記ワイドギャップ薄膜は、第１の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項２０４に記載の半導体メモリセル。
  209. 【請求項２０９】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第１の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項２０８に記載
    の半導体メモリセル。
  210. 【請求項２１０】第１及び第２の対向する２つの主面を
    有する半導体層を備え、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第１導電形の読み出し
    用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ｂ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接する第２導電形を有する半導
    体性の第２の領域、 （ｃ）第１の領域の第２の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性又は導電性の第３の領域、 （ｄ）第２の領域の第１の主面を含む表面領域に第１の
    領域とは離間して設けられ、且つ、第２の領域と整流接
    合を形成して接する半導体性又は導電性の第４の領域、 （ｅ）第１の領域の第１の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性又は導電性の第５の領域、 （ｆ）第４の領域の表面領域に設けられ、且つ、第４の
    領域と整流接合を形成して接する半導体性又は導電性の
    第６の領域、 （ｇ）第１の主面に形成された第１の絶縁膜上に、第１
    の領域と第４の領域を橋渡すごとく設けられた第１のト
    ランジスタのゲート部、並びに、 （ｈ）第２の主面に形成された第２の絶縁膜上に、第２
    の領域と第３の領域を橋渡すごとく設けられた第２のト
    ランジスタのゲート部、を有する半導体メモリセルであ
    って、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の第１の主面を含む表面領域から
    構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の第１の主面を含む該表面領域と第４の領域
    とで挟まれた、第２の領域の第１の主面を含む表面領域
    から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の第２の主面を含む表面領域から
    構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第３の領域と第２の領域の第２の主面を含む該表面領域
    とで挟まれた、第１の領域の第２の主面を含む表面領域
    から構成され、 （Ｃ−１）第１の接合型トランジスタのゲート領域は、
    第５の領域、及び、該第５の領域と対向する第３の領域
    から構成され、 （Ｃ−２）第１の接合型トランジスタのチャネル領域
    は、第５の領域と第３の領域とで挟まれた第１の領域の
    部分から構成され、 （Ｃ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域及び第２のトランジスタのチャ
    ネル形成領域を構成する第１の領域の部分から構成さ
    れ、 （Ｃ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｄ−１）第２の接合型トランジスタのゲート領域は、
    第６の領域、及び、該第６の領域と対向する第２の領域
    の部分から構成され、 （Ｄ−２）第２の接合型トランジスタのチャネル領域
    は、第６の領域と第２の領域の部分とで挟まれた第４の
    領域の部分から構成され、 （Ｄ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成する第４の領域の部分か
    ら構成され、 （Ｄ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｅ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｅ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｆ）第１のトランジスタのゲート部及び第２のトラン
    ジスタのゲート部は、メモリセル選択用の第１の配線に
    接続され、 （Ｇ）第３の領域は書き込み情報設定線に接続され、 （Ｈ）第２の接合型トランジスタの他方のソース／ドレ
    イン領域を構成する第４の領域の部分は、第２の配線に
    接続され、 （Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｊ）第５の領域及び第６の領域は、第４の配線に接続
    され、 （Ｋ）第１の接合型トランジスタの他方のソース／ドレ
    イン領域を構成する第１の領域の部分は、第５の配線に
    接続されていることを特徴とする半導体メモリセル。
  211. 【請求項２１１】第５の領域は、第４の配線に接続され
    る代わりに、書き込み情報設定線に接続され、 第６の領域は、第４の配線に接続される代わりに、第２
    の領域に接続されていることを特徴とする請求項２１０
    に記載の半導体メモリセル。
  212. 【請求項２１２】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項２１０に記載の半導体メモリセル。
  213. 【請求項２１３】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項２１２に記載の半導体メモリセル。
  214. 【請求項２１４】前記ワイドギャップ薄膜は、第１の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項２１０に記載の半導体メモリセル。
  215. 【請求項２１５】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第１の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項２１４に記載
    の半導体メモリセル。
  216. 【請求項２１６】第１及び第２の対向する２つの主面を
    有する半導体層を備え、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第１導電形の読み出し
    用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の接合型トランジスタ、並び
    に、 （５）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ｂ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接する第２導電形を有する半導
    体性の第２の領域、 （ｃ）第１の領域の第２の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性又は導電性の第３の領域、 （ｄ）第２の領域の第１の主面を含む表面領域に第１の
    領域とは離間して設けられ、且つ、第２の領域と整流接
    合を形成して接する半導体性又は導電性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、且つ、第４の
    領域と整流接合を形成して接する半導体性又は導電性の
    第５の領域、 （ｆ）第１の主面に形成された第１の絶縁膜上に、第１
    の領域と第４の領域、及び第２の領域と第５の領域を橋
    渡すごとく設けられた第１のトランジスタと第３のトラ
    ンジスタとで共通のゲート部、並びに、 （ｇ）第２の主面に形成された第２の絶縁膜上に、第２
    の領域と第３の領域を橋渡すごとく設けられた第２のト
    ランジスタのゲート部、を有する半導体メモリセルであ
    って、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の第１の主面を含む表面領域から
    構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の第１の主面を含む該表面領域と第４の領域
    とで挟まれた、第２の領域の第１の主面を含む表面領域
    から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の第２の主面を含む表面領域から
    構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第３の領域と第２の領域の第２の主面を含む該表面領域
    とで挟まれた、第１の領域の第２の主面を含む表面領域
    から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域から
    構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第１のトランジスタの他方のソース／ドレイン領域から
    構成され、 （Ｄ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第２の領域の部分
    から構成され、 （Ｄ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    部分から構成され、 （Ｄ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の部分から構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｅ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｅ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｆ）第１のトランジスタと第３のトランジスタとで共
    通のゲート部及び第２のトランジスタのゲート部は、メ
    モリセル選択用の第１の配線に接続され、 （Ｇ）第３の領域は書き込み情報設定線に接続され、 （Ｈ）接合型トランジスタの他方のソース／ドレイン領
    域を構成する第４の領域の部分は、第２の配線に接続さ
    れ、 （Ｉ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｊ）第１の領域は、第４の配線に接続されていること
    を特徴とする半導体メモリセル。
  217. 【請求項２１７】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項２１６に記載の半導体メモリセル。
  218. 【請求項２１８】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項２１７に記載の半導体メモリセル。
  219. 【請求項２１９】前記ワイドギャップ薄膜は、第１の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項２１６に記載の半導体メモリセル。
  220. 【請求項２２０】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第１の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項２１９に記載
    の半導体メモリセル。
  221. 【請求項２２１】第１及び第２の対向する２つの主面を
    有する半導体層を備え、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第１導電形の読み出し
    用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形のスイッチ
    用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート部を有する第２導電形の電流制御
    用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第１の接合型トランジスタ、 （５）ソース／ドレイン領域、チャネル領域及びゲート
    領域を有する電流制御用の第２の接合型トランジスタ、
    並びに、 （６）情報保持用のＭＩＳ形ダイオード、から成り、 （ａ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ｂ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接する第２導電形を有する半導
    体性の第２の領域、 （ｃ）第１の領域の第２の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性又は導電性の第３の領域、 （ｄ）第２の領域の第１の主面を含む表面領域に第１の
    領域とは離間して設けられ、且つ、第２の領域と整流接
    合を形成して接する半導体性又は導電性の第４の領域、 （ｅ）第１の領域の第１の主面を含む表面領域に第２の
    領域とは離間して設けられ、且つ、第１の領域と整流接
    合を形成して接する半導体性又は導電性の第５の領域、 （ｆ）第４の領域の表面領域に設けられ、且つ、第４の
    領域と整流接合を形成して接する半導体性又は導電性の
    第６の領域、 （ｇ）第１の主面に形成された第１の絶縁膜上に、第１
    の領域と第４の領域、及び第２の領域と第５の領域を橋
    渡すごとく設けられた第１のトランジスタと第３のトラ
    ンジスタとで共通のゲート部、並びに、 （ｈ）第２の主面に形成された第２の絶縁膜上に、第２
    の領域と第３の領域を橋渡すごとく設けられた第２のト
    ランジスタのゲート部、を有する半導体メモリセルであ
    って、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の第１の主面を含む表面領域から
    構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の第１の主面を含む該表面領域と第４の領域
    とで挟まれた、第２の領域の第１の主面を含む表面領域
    から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の第２の主面を含む表面領域から
    構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第３の領域と第２の領域の第２の主面を含む該表面領域
    とで挟まれた、第１の領域の第２の主面を含む表面領域
    から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域から
    構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第１のトランジスタの他方のソース／ドレイン領域から
    構成され、 （Ｄ−１）第１の接合型トランジスタのゲート領域は、
    第５の領域、及び、該第５の領域と対向する第３の領域
    から構成され、 （Ｄ−２）第１の接合型トランジスタのチャネル領域
    は、第５の領域と第３の領域とで挟まれた第１の領域の
    部分から構成され、 （Ｄ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域及び第２のトランジスタのチャ
    ネル形成領域を構成する第１の領域の部分から構成さ
    れ、 （Ｄ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｅ−１）第２の接合型トランジスタのゲート領域は、
    第６の領域、及び、該第６の領域と対向する第２の領域
    の部分から構成され、 （Ｅ−２）第２の接合型トランジスタのチャネル領域
    は、第６の領域と第２の領域の部分とで挟まれた第４の
    領域の部分から構成され、 （Ｅ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成する第４の領域の部分か
    ら構成され、 （Ｅ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｆ−１）ＭＩＳ形ダイオードの一端は、第２の領域の
    一部分から構成され、 （Ｆ−２）ＭＩＳ形ダイオードの他端を構成する電極
    は、ワイドギャップ薄膜を介して、ＭＩＳ形ダイオード
    の一端を構成する第２の領域の該一部分と対向して設け
    られており、 （Ｇ）第１のトランジスタと第３のトランジスタとで共
    通のゲート部及び第２のトランジスタのゲート部は、メ
    モリセル選択用の第１の配線に接続され、 （Ｈ）第３の領域は書き込み情報設定線に接続され、 （Ｉ）第２の接合型トランジスタの他方のソース／ドレ
    イン領域を構成する第４の領域の部分は、第２の配線に
    接続され、 （Ｊ）ＭＩＳ形ダイオードの他端を構成する電極は、所
    定の電位を有する第３の配線に接続され、 （Ｋ）第５の領域は、第４の配線に接続されていること
    を特徴とする半導体メモリセル。
  222. 【請求項２２２】第５の領域は、第４の配線に接続され
    る代わりに、書き込み情報設定線に接続されていること
    を特徴とする請求項２２１に記載の半導体メモリセル。
  223. 【請求項２２３】前記電極は、高抵抗素子を介して、所
    定の電位を有する前記第３の配線に接続されていること
    を特徴とする請求項２２１に記載の半導体メモリセル。
  224. 【請求項２２４】前記電極と高抵抗素子とは一体に形成
    され、且つ、シリコン薄膜から成ることを特徴とする請
    求項２２３に記載の半導体メモリセル。
  225. 【請求項２２５】前記ワイドギャップ薄膜は、第１の領
    域の電位とＭＩＳ形ダイオードの他端の電位との電位差
    に依存してＭＩＳ形ダイオードにキャリアのトンネル遷
    移が生じる材料から構成されていることを特徴とする請
    求項２２１に記載の半導体メモリセル。
  226. 【請求項２２６】半導体メモリセルには、第１の情報又
    は第２の情報の２値情報が記憶され、 半導体メモリセルに記憶すべき第１の情報は、第１のト
    ランジスタのチャネル形成領域の第１の電位に対応し、 半導体メモリセルに記憶すべき第２の情報は、第１のト
    ランジスタのチャネル形成領域の第２の電位に対応し、 第１のトランジスタのチャネル形成領域の電位が第１の
    電位である場合には、ＭＩＳ形ダイオードの他端から一
    端へキャリアのトンネル遷移が生じる結果、キャリア増
    倍が生じ、ＭＩＳ形ダイオードの一端の導電形に依存し
    てＭＩＳ形ダイオードの一端を構成する第１の領域の一
    部分には正孔若しくは電子が蓄積され、第１のトランジ
    スタのチャネル形成領域の電位が略第１の電位に保持さ
    れ、 第１のトランジスタのチャネル形成領域の電位が第２の
    電位である場合には、ＭＩＳ形ダイオードの一端から他
    端へ前記キャリアと逆極性のキャリアが遷移する結果、
    第１のトランジスタのチャネル形成領域の電位が第２の
    電位に保持されることを特徴とする請求項２２５に記載
    の半導体メモリセル。
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