KR19990037483A - 반도체 메모리 셀 및 그 제조방법 - Google Patents
반도체 메모리 셀 및 그 제조방법 Download PDFInfo
- Publication number
- KR19990037483A KR19990037483A KR1019980045696A KR19980045696A KR19990037483A KR 19990037483 A KR19990037483 A KR 19990037483A KR 1019980045696 A KR1019980045696 A KR 1019980045696A KR 19980045696 A KR19980045696 A KR 19980045696A KR 19990037483 A KR19990037483 A KR 19990037483A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- transistor
- memory cell
- line
- source
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 1883
- 238000004519 manufacturing process Methods 0.000 title claims description 111
- 230000005669 field effect Effects 0.000 claims abstract description 429
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 92
- 230000015654 memory Effects 0.000 claims description 528
- 239000000758 substrate Substances 0.000 claims description 207
- 230000004888 barrier function Effects 0.000 claims description 193
- 238000000034 method Methods 0.000 claims description 139
- 239000012535 impurity Substances 0.000 claims description 124
- 238000005468 ion implantation Methods 0.000 claims description 87
- 239000012212 insulator Substances 0.000 claims description 34
- 230000006870 function Effects 0.000 claims description 30
- 239000004020 conductor Substances 0.000 claims description 26
- 101150071434 BAR1 gene Proteins 0.000 claims description 6
- 125000005842 heteroatom Chemical group 0.000 claims 6
- 230000005684 electric field Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 525
- 238000012986 modification Methods 0.000 description 228
- 230000004048 modification Effects 0.000 description 228
- 238000010586 diagram Methods 0.000 description 185
- 229910021332 silicide Inorganic materials 0.000 description 91
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 91
- 229910052751 metal Inorganic materials 0.000 description 87
- 239000002184 metal Substances 0.000 description 87
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 84
- 229910052710 silicon Inorganic materials 0.000 description 84
- 239000010703 silicon Substances 0.000 description 84
- 150000002736 metal compounds Chemical class 0.000 description 59
- 239000000463 material Substances 0.000 description 48
- 239000003292 glue Substances 0.000 description 41
- 229910021341 titanium silicide Inorganic materials 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 26
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 231100000614 poison Toxicity 0.000 description 18
- 239000002574 poison Substances 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 17
- 230000008569 process Effects 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 11
- 229910052750 molybdenum Inorganic materials 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 238000005094 computer simulation Methods 0.000 description 6
- 238000002474 experimental method Methods 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 239000002435 venom Substances 0.000 description 6
- 231100000611 venom Toxicity 0.000 description 6
- 210000001048 venom Anatomy 0.000 description 6
- 238000002109 crystal growth method Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000007790 solid phase Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 241000143957 Vanessa atalanta Species 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 230000029142 excretion Effects 0.000 description 3
- 239000000543 intermediate Substances 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 231100000572 poisoning Toxicity 0.000 description 3
- 230000000607 poisoning effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000006258 conductive agent Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- -1 TiSi 2 and WSi 2 Chemical compound 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
본 발명의 반도체 메모리 셀은 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어져 있다. 상기 제1 제1 트랜지스터는 제1 영역과 제4 영역으로 구성되는 소스/드레인 영역, 및 제3 영역의 표면 영역으로 구성되는 채널 형성 영역을 가지며; 상기 제2 트랜지스터는 제2 영역과 제3 영역으로 구성되는 소스/드레인 영역, 및 제1 영역의 표면 영역으로 구성되는 채널 형성 영역을 가지며; 상기 접합 전계 효과 트랜지스터는 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되는 게이트 영역, 제5 영역 및 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되는 채널 영역, 및 제4 영역으로 구성되는 소스/드레인 영역을 가진다.
Description
본 발명은 복수의 트랜지스터를 포함하는 반도체 메모리 셀 또는 물리적으로 하나의 유니트로 병합(merge)된 복수의 트랜지스터를 포함하는 반도체 메모리 셀, 및 이러한 반도체 메모리 셀을 제조하는 방법에 관한 것이다.
고집적의 반도체 메모리 셀로서, 도 248에 도시된 1개의 트랜지스터와 1개의 캐패시터로 구성된 단일 트랜지스터 반도체 메모리 셀이라고도 불리는 다이내믹 메모리셀이 사용되고 있다. 이와 같은 메모리셀에서는, 캐패시터에 축적된 전하는 비트선에 충분히 큰 전압변화가 발생하도록 충분히 큰 양이 필요하다. 그러나, 반도체 메모리 셀의 평면 치수의 축소화에 따라, 평행평판형으로 형성된 캐패시터의 크기가 작아지고, 그 결과, 메모리셀의 캐패시터에 전하로서 축적된 정보를 독출했을 때, 이러한 정보가 잡음에 묻혀 버리거나, 또는 비트선의 표유유용량이 반도체 메모리 셀의 세대마다 커지므로, 비트선에 작은 전압변화 밖에 발생되지 않는다고 하는 새로운 문제를 일으킨다. 이들 문제를 해결하는 한 수단으로서, 트렌치캐패시터셀 구조(도 249 참조), 또는 스택형 캐패시터셀 구조를 가지는 다이내믹메모리셀에 제안되어 있다. 그러나, 트렌치(홈)의 깊이나 스택(적층)의 높이에는 제조 관련 기술상의 한계가 있으므로, 캐패시터의 용량에도 한계가 있다. 그러므로, 이러한 구조를 가지는 다이내믹메모리셀은 미크론 이하의 낮은 측정기준(low submicron rule) 이하의 치수영역에서는 캐패시터에 고가의 신규 재료를 도입하지 않는 한, 상기한 제한 사항으로 인해 문제가 발생하는 것으로 알려져있다.
또, 반도체 메모리 셀을 구성하는 트랜지스터에 관해서도, 미크론 이하의 낮은 측정기준 이하의 평면 치수에서는 드레인 파손 전압이나 드레인-소스 펀치스루 전압에 의한 열화 등의 문제가 발생하므로, 반도체 메모리 셀에 인가되는 전압이 소정의 범위내에 있는 경우에도 전류누출이이 발생할 우려가 크다. 그러므로, 반도체 메모리 셀이 더욱 소형화될 때, 종래의 트랜지스터 구조를 구비한 반도체 메모리 셀을 정상으로 동작시키는 것이 곤란하게 된다.
이와 같은 캐패시터의 한계를 해결하기 위해, 본 출원인은 일본국 특원평 5(1993)-246264호(특개평 7(1995)-99251호 공보, 대응 미국중국 특허 제 5,428,238호)에서, 2개의 트랜지스터, 또는 2개의 트랜지스터를 1개로 병합한 트랜지스터로 이루어지는 반도체 메모리 셀을 제안했다. 특개평 7-99251호 공보의 도 15의 (A) 및 (B)에 개시된 반도체 메모리 셀은 반도체기판 표면영역 또는 절연성 기판 상에 형성된 제1 도전형의 제1의 반도전성 영역 SC1와, 제1의 반도전성 영역 SC1의 표면영역에 형성되어 제1의 반도전성 영역 SC1`과 함께 정류접합을 형성하는 제1의 도전성 영역 SC2와, 제1의 반도전성 영역 SC1의 표면영역에 형성되고 제1의 도전성 영역 SC2와는 이격되어 형성된 제2 도전형의 제2의 반도전성 영역 SC3와, 제2의 반도전성 영역 SC3의 표면영역에 형성되어 제2의 반도전성 영역 SC3와 함께 정류접합을 형성하는 제2의 도전성 영역 SC4와, 배리어층 상에 형성되어 제1의 반도전성 영역 SC1와 제2의 도전성 영역 SC4, 및 제1의 도전성 영역 SC2와 제2의 반도전성 영역 SC3를 브리지하는 도전게이트 G로 이루어지고, 도전게이트 G는 메모리셀 선택용의 제1의 배선에 접속되고, 제1의 도전성 영역 SC2는 기입정보 설정선에 접속되고, 제2의 도전성 영역 SC4는 메모리셀 선택용의 제2의 배선에 접속되어 있다.
그리고, 제1의 반도성 영역 SC1(채널형성영역 Ch2으로 기능함)와, 제1의 도전성 영역 SC2(소스/드레인 영역으로 기능함)와, 제2의 반도전성 영역 SC3(소스/드레인 영역으로 기능함)와, 도전게이트 G가 스위치용 트랜지스터 TR2을 구성한다. 한편, 제2의 반도전성 영역 SC3(채널형성영역 Ch1으로 기능함)와, 제1의 반도전성 영역 SC1(소스/드레인 영역으로 기능함)와, 제2의 도전성 영역 SC4(소스/드레인 영역으로 기능함)와, 도전게이트 G가 정보저장용 트랜지스터 TR1를 구성한다.
일본국 특개평7-99251호의 공보의 도 12 (A) 및 도 13에 도시된 반도체 메모리 셀은 p형 웰에 형성된 제1 도전성 영역 SC1과, 제4 도전성 영역 SC4의 표면영역에 형성되어 제4 도전성 영역 SC4와 함께 정류 접합을 형성하는 제2 도전성 영역 SC2와, 제1 도전성 영역 SC1의 표면영역에 형성되고 제2 도전성 영역과 이격된 제2 도전형의 제3 도전성 영역 SC3과 배리어층 상에 형성되어 제1 도전성 영역 SC1과 제2 도전성 영역 SC2, 및 제3 도전성 영역 SC3와 제4 도전성 영역 SC4를 브리지하는 도전 게이트로 이루어지고, 도전 게이트 G는 메모리 선택용의 제1의 배선과 접속되고, 제2 도전성 영역 SC2는 기입 정보 설정선에 접속되며, 제3 도전성 영역 SC3은 메모리 셀 선택용의 제2의 배선에 접속된다. 제3 도전성 영역 SC3는 p형 반도전성 영역 SC3p와 금속층 SC3s로 이루어지며, 금속층 SC3s는 p형 반도전성 영역 SC3p에 인접하여 쇼트키(Schottky) 접합을 형성한다. 영역 SC3p와 SC3s는 제1 도전성 영역 SC1의 표면영역에 형성된다.
제1 도전성 영역 SC1(채널형성영역 Ch2로 기능함)과, 제4 도전성 영역 SC4(소스/드레인 영역으로 기능함)과, 제3 도전성 영역(다른 소스/드레인 영역으로 기능함) 및 도전 게이트 G가 스위칭 트랜지스터 TR2를 구성한다. 한편, 제4 도전성 영역 SC4(채널형성영역 Ch1으로 기능함)과, 제1 도전성 영역 SC1(소스/드레인 영역으로 기능함)과, 제2 도전성 영역 SC2(다른 소스/드레인 영역으로 기능함)과, 도전 게이트 G가 정보 저장 트랜지스터 TR1를 구성한다. 금속층 SC3s은 그 자체로서는 스위칭 트랜지스터 TR2의 소스/드레인 영역을 구성하지 않는다.
이 반도체 메모리 셀에 정보가 기입될 때, 스위치용 트랜지스터 TR2이 도통하고, 그 결과 정보는 정보축적용 트랜지스터 TR1의 채널형성영역 Ch1에 전위 또는 전하의 형태로 축적된다. 정보가 독출될 때, 정보축적용 트랜지스터 TR1의 채널형성영역 Ch1에 축적된 전위 또는 전하(정보)에 따라, 도전게이트 G에서 알 수 있는 정보축적용 트랜지스터 TR1의 스레시홀드치가 변한다. 따라서, 정보를 독출할 때, 적절히 선정된 전위를 도전게이트 G에 인가(印加)함으로써, 정보축적용 트랜지스터 TR1의 정보축적상태를 채널전류의 대소(0도 포함)로 판정할 수 있다. 이 정보축적용 트랜지스터 TR1의 동작상태를 검출함으로써, 정보를 독출한다.
즉, 일본국 특개평 7-99251호의 공보 도 15 (A)와 도 15 (B)에 도시된 반도체 메모리 셀에서 정보를 독출 시, 축적된 정보에 따라 정보축적용 트랜지스터 TR1은 온 상태 또는 오프상태로 된다. 제2의 도전성 영역 SC4는 메모리셀 선택용의 제2의 배선에 접속되어 있으므로, 축적된 정보(“0”또는 “1”)에 따라, 정보축적용 트랜지스터 TR1로 흐르는 전류가 크거나 작다. 이렇게 하여 반도체 메모리 셀에 축적된 정보를 정보축적용 트랜지스터 TR1에 의해 독출할 수 있다. 그러나, 정보를 독출 시, 반도체 메모리 셀은 제1 도전성 영역 SC2와 제2의 반도전성 영역 SC3사이에 끼워진 제1의 반도전성 영역 SC1를 흐르는 전류를 제어하는 기능을 가지고 있지 않다. 따라서, 도전게이트 G에 의해 정보축적트랜지스터 TR1에 축적된 정보를 검출할 때, 제1의 반도전성 영역 SC1내지 제2의 도전성 영역 SC4를 흐르는 전류의 마진이 작아, 메모리셀 선택용 제2의 배선(비트선)에 접속할 수 있는 반도체 메모리 셀의 수가 제한된다고 하는 문제가 있다.
또, 정보저장용 트랜지스터 TR1과 스위칭용 트랜지스터 TR2가 반도체 기판의 동일한 주면에 형성되어 있기 때문에 반도체 메모리 셀은 크기가 크고 반도체 메모리 셀의 제조공정의 마진이 작다는 문제를 안고 있다. 이 반도체 메모리 셀에서는 정보축적용 트랜지스터 TR1과 스위치용 트랜지스터 TR2을 1개의 유니트로 병합된 구조를 취할 수 있다. 결과적으로 정보저장용 트랜지스터 TR1과 스위칭용 트랜지스터 TR2가 종래 1개의 트랜지스터소자에 필요한 영역과 동등한 영역으로 형성될 수 있다. 그러나, 집적회로의 집적도를 더욱 증가시킬 경우, 반도체 메모리 셀의 수에 비례하여 집적회로의 면적이 증가하므로, 한층 더 높은 집적도를 가진 반도체 메모리 셀의 제조라고 하는 요청을 충분히 충족시키는 것은 곤란하다.
따라서, 본 발명의 목적은 트랜지스터의 동작이 안정되어 있고, 메모리셀에 저장된 정보를 독출하기 위한 윈도우(전류차)가 크고, 정보의 독출/기입을 확실하게 행할 수 있고, 더욱이 치수를 미소화하여 로직호환메모리셀을 제공하는 반도체 메모리 셀을 제공하기 위한 것이다.
또한 본 발명의 목적은 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합전계효과 트랜지스터의 적어도 3개의 트랜지스터를 포함하는 반도체 메모리 셀을 제공하기 위한 것이다. 독출용 트랜지스터와 기입용 트랜지스터는 1개의 유니트로 병합된다.
또한 본 발명의 목적은 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합전계효과 트랜지스터의 적어도 3개의 트랜지스터와 다이오드를 포함하는 반도체 메모리 셀을 제공하기 위한 것으로, 여기서 독출용 트랜지스터와 기입용 트랜지스터는 1개의 유니트로 병합된다.
또한, 본 발명의 목적은 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합전계효과 트랜지스터와 추가의 기입용 트랜지스터의 최소한 4개의 트랜지스터와 다이오드로 이루어지는 반도체 메모리 셀을 제공하기 위한 것으로, 여기서 독출용 트랜지스터, 기입용 트랜지스터, 및 추가의 트랜지스터는 1개의 유니트로 병합된다.
또한, 본 발명의 목적은 2개의 트랜지스터가 1개의 유니트로 병합된 반도체 메모리 셀, 또는 2개의 트랜지스터와 다이오드가 1개의 유니트로 병합된 반도체 메모리 셀을 제공하는 것이며, 이러한 반도체 메모리 셀은 안정된 트랜지스터 동작을 하게 하고 더 작은 면적에서 소수의 단계로 제조될 수 있으며 캐패시터가 클 필요가 없기 때문에 종래의 DRAM에 대해 더 높은 집적도를 촉진시키는데 사용된다.
또한, 본 발명의 다른 목적은 이러한 반도체 메모리 셀을 제조하는 방법을 제공하는 것이다.
도 1 (A), 1 (B)는 본 발명의 실시형태 1의 반도체 메모리셀의 원리도 및 모식적인 일부 단면도이다.
도 2 (A), 2 (B)는 발명의 실시형태 1의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 3 (A), 3 (B)는 본 발명의 실시형태 1의 반도체 메모리셀의 변형의 원리도 및 변형예의 모식적인 일부 단면도이다.
도 4 (A), 4 (B)는 본 발명의 실시형태 1의 반도체 메모리셀의 다른 변형의 원리도이다.
도 5 (A), 5 (B)는 발명의 실시형태 1의 반도체 메모리셀의 변형예의 모식적인 일부 단면도 및 각 도전성 영역의 모식적인 배치도이다.
도 6 (A), 6 (B)는 발명의 실시형태 1의 반도체 메모리셀의 변형예의 모식적인 일부 단면도 및 각 도전성 영역의 모식적인 배치도이다.
도 7 (A), 7 (B)는 발명의 실시형태 1의 반도체 메모리셀의 변형예의 모식적인 일부 단면도 및 각 도전성 영역의 모식적인 배치도이다.
도 8 (A), 8 (B)는 본 발명의 실시형태 2의 반도체 메모리셀의 원리도이다.
도 9 (A), 9 (B)는 발명의 실시형태 2의 반도체 메모리셀의 모식적인 일부 단면도 및 각 도전성 영역의 모식적인 배치도이다.
도 10 (A), 10 (B)는 발명의 실시형태 2의 반도체 메모리셀의 변형예의 모식적인 일부 단면도 및 각 도전성 영역의 모식적인 배치도이다.
도 11 (A), 11 (B)는 발명의 실시형태 2의 반도체 메모리셀의 변형예의 모식적인 일부 단면도 및 각 도전성 영역의 모식적인 배치도이다.
도 12 (A), 12 (B)는 본 발명의 실시형태 3의 반도체 메모리셀의 원리도 및 모식적인 일부 단면도이다.
도 13은 발명의 실시형태 3의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 14는 발명의 실시형태 3의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 15 (A), 15 (B)는 본 발명의 실시형태 3의 반도체 메모리셀의 변형예의 원리도 및 변형예의 모식적인 일부 단면도이다.
도 16 (A), 16 (B)는 본 발명의 실시형태 3의 반도체 메모리셀의 다른 변형의 원리도이다.
도 17 (A), 17 (B)는 본 발명의 실시형태 3의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 18은 본 발명의 실시형태 3의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 19 (A), 19 (B)는 본 발명의 실시형태 4 의 반도체 메모리셀의 원리도 및 모식적인 일부 단면도이다.
도 20 (A), 20 (B)는 본 발명의 실시형태 4의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 21은 본 발명의 실시형태 4의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 22 (A), 22 (B)는 발명의 실시형태 1의 반도체 메모리셀의 제조방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도이다.
도 23 (A), 23 (B)는 도 22 (B)에 계속하여, 발명의 실시형태 1의 반도체 메모리셀의 제조방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도이다.
도 24 (A), 24 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 원리도이다.
도 25 (A), 25 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 26 (A), 26 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 27 (A), 27 (B)는 본 발명의 실시형태1에 있어서의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 28 (A), 28 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 29 (A), 29 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 30 (A), 30 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 31 (A), 31 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 변형의 원리도이다.
도 32 (A), 32 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 33 (A), 33 (B)는 본 발명의 실시형태 6의 반도체 메모리셀의 원리도이다.
도 34 (A), 34 (B)는 본 발명의 실시형태 6의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 35 (A), 35 (B)는 본 발명의 실시형태 6의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 36 (A), 36 (B)는 본 발명의 실시형태 6의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 37 (A), 37 (B)는 본 발명의 실시형태 6의 반도체 메모리셀 및 그 변형에 있어서의 도전게이트 및 각 도전성 영역의 모식적인 배치도이다.
도 38 (A), 38 (B)는 본 발명의 실시형태 6의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 39 (A), 39 (B)는 본 발명의 실시형태 6의 반도체 메모리셀의 변형의 원리도이다.
도 40 (A), 40 (B)는 본 발명의 실시형태 6의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 41은 본 발명의 실시형태 7의 반도체 메모리셀의 원리도이다.
도 42 (A), 42 (B)는 본 발명의 실시형태 7의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 43 (A), 43 (B)는 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 44는 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 원리도이다.
도 45는 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 46은 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 원리도이다.
도 47 (A), 47 (B)는 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 48 (A), 48 (B)는 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 49 (A), 49 (B)는 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 50 (A), 50 (B)는 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 51은 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 원리도이다.
도 52는 본 발명의 실시형태 7의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 53은 본 발명의 실시형태 8의 반도체 메모리셀의 원리도이다.
도 54 (A), 54 (B)는 본 발명의 실시형태 8의 반도체 메모리셀의 모식적인 일부 단면도, 및 도전게이트 및 각 도전성 영역의 모식적인 배치도이다.
도55는 본 발명의 실시형태 8의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 56 (A), 56 (B)는 본 발명의 실시형태 8의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 57은 본 발명의 실시형태 8의 반도체 메모리셀의 변형의 원리도이다.
도 58은 본 발명의 실시형태 8의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 59는 본 발명의 실시형태 8의 반도체 메모리셀의 원리도이다.
도 60 (A), 60 (B)는 본 발명의 실시형태 9의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 61 (A), 61 (B)는 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 62는 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 원리도이다.
도 63은 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 64는 본 발명의 제5의 실시형태 9의 반도체 메모리셀의 변형의 원리도이다.
도 65 (A), 65 (B)는 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 66 (A), 66 (B)는 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 67 (A), 67 (B)는 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 68 (A), 68 (B)는 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 69는 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 원리도이다.
도 70은 본 발명의 실시형태 9의 반도체 메모리셀의 변형의 모식적인 일부 단면도이다.
도 71 (A), 71 (B)는 본 발명의 실시형태 5의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부 단면도이다.
도 72 (A), 72 (B)는 도 71 (B)에서, 발명의 실시형태 5의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부단면도이다.
도 73 (A), 73 (B)는 도 72 (B)에서, 발명의 실시형태 5의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부단면도이다.
도 74 (A), 74 (B)는 도73 (B)에서, 발명의 실시형태 5의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부단면도이다.
도 75 (A), 75 (B)는 도74 (B)에서, 발명의 실시형태 5의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부단면도이다.
도 76 (A), 76 (B)는 본 발명의 실시형태 10 및 11에 관한 반도체 메모리셀의 원리도이다.
도 77 (A), 77 (B)는 본 발명의 실시형태 10 및 11에 관한 반도체 메모리셀의 원리도이다.
도 78 (A), 78 (B)는 본 발명의 실시형태 10의 반도체 메모리셀의 모식적인 일부 단면 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 79 (A), 79 (B)는 본 발명의 실시형태 10의 반도체 메모리셀의 제작 방법을 설명하기 위한 반도체 기판등의 모식적인 일부 단면도이다.
도 80 (A), 80 (B)는 도 79 (B)에 계속하여 본 발명의 실시형태 10의 반도체 메모리셀의 제작 방법을 설명하기 위한 반도체 기판등의 모식적인 일부 단면도이다.
도 81 (A), 81 (B)는 본 발명의 실시형태 10의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 82 (A), 82 (B)는 본 발명의 실시형태 10의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 83 (A), 83 (B)는 본 발명의 실시형태 10의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 84 (A), 84 (B)는 본 발명의 실시형태 10의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 85 (A), 85 (B)는 본 발명의 실시형태 11의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 86 (A), 86 (B)는 본 발명의 실시형태 11의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 87 (A), 87 (B)는 본 발명의 실시형태 11의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 88 (A), 88 (B)는 본 발명의 실시형태 11의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 89 (A), 89 (B)는 본 발명의 실시형태 11의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 90 (A), 90 (B)는 본 발명의 실시형태 12의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 91 (A), 91 (B)는 본 발명의 실시형태 12의 반도체 메모리셀의 모식적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치되이다.
도 92 (A), 92 (B)는 도 91 (B)에 계속하여, 본 발명의 실시형태 12의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체 기판등의 모식적인 일부 단면도이다.
도 93 (A), 93 (B)는 도 92 (B)에 계속하여, 본 발명의 실시형태 12의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체 기판등의 모식적인 일부 단면도이다.
도 94 (A), 94 (B)는 본 발명의 실시형태 12의 반도체 메모리셀의 변형예의 모시적인 일부 단면도이다.
도 95 (A), 95 (B)는 본 발명의 실시형태 12의 반도체 메모리 셀의 변형예의 모시적인 일부 단면도이다.
도 96 (A), 96 (B)는 본 발명의 실시형태 13의 반도체 메모리셀의 변형예의 모시적인 일부 단면도 및 각 영역 및 게이트 영역의 모식적인 배치도이다.
도 97 (A), 97 (B)는 본 발명의 실시형태 13의 반도체 메모리셀의 변형예의 모시적인 일부 단면도이다.
도 98 (A), 98 (B)는 본 발명의 실시형태 13의 반도체 메모리셀의 변형예의 모시적인 일부 단면도이다.
도 99는 본 발명의 실시형태 10에서 설명한 반도체 메모리셀의 변형예의 모시적인 사시도이다.
도 100 (A), 100 (B)는 본 발명의 실시형태 10에서 설명한 반도체 메모리셀의 변형예의 모시적인 사시도이다.
도 101 (A), 101 (B)는 본 발명의 실시형태 14 및 15에 관한 반도체 메모리셀의 원리도이다.
도 102 (A), 102 (B)는 본 발명의 실시형태 16 및 17에 관한 반도체 메모리셀의 원리도이다.
도 103 (A), 103 (B)는 본 발명의 실시형태 14의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 104 (A), 104 (B)는 본 발명의 실시형태 14의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 105 (A), 105 (B)는 본 발명의 실시형태 14의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부 단면도이다.
도 106 (A), 106 (B)는 도 105 (B)에서 계속되는 발명의 실시형태 14의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부 단면도이다.
도 107 (A), 107 (B)는 도106 (B)에서 계속되는 발명의 실시형태 14의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부 단면도이다.
도108 (A), 108 (B)는 도107 (B)에서 계속되는 실시형태 14의 반도체 메모리셀 의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부 단면도이다.
도 109 (A), 109 (B)는 도108 (B)에서 계속되는 실시형태 14의 반도체 메모리셀의 제조방법을 설명하기 위한 지지기판 등의 모식적인 일부 단면도이다.
도110 (A), 110 (B)는 본 발명의 실시형태 15의 반도체 메모리 셀의 모식적인 일부 단면도이다.
도 111 (A), 111 (B)는 본 발명의 실시형태 15의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 112 (A), 112 (B)는 본 발명의 실시예형태 16의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 113 (A), 113 (B)는 본 발명의 실시형태 16의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 114 (A), 114 (B)는 본 발명의 실시형태 17의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 115 (A), 115 (B)는 본 발명의 실시형태 17의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도116 (A), 116 (B)는 본 발명의 실시형태 16 및 실시형태 17의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 117 (A), 117 (B)는 본 발명의 실시형태 14의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 118 (A), 118 (B)는 본 발명의 실시형태 15의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 119 (A), 119 (B)는 본 발명의 실시형태 16의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 120 (A), 120 (B)는 본 발명의 실시형태 17의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 121 (A), 121 (B)는 본 발명의 실시형태 14에서 설명한 반도체 메모리 셀을 게이트 형의 반도체 메모리 셀에 적용한 예의 모식도이다.
도 122는 본 발명의 실시형태 18의 반도체 메모리셀의 원리도이다.
도 123은 본 발명의 실시형태 18의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 124는 본 발명의 실시형태 18의 반도체 메모리셀의 변형예의 원리도이다.
도 125는 본 발명의 실시형태 18의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 126 (A), 126 (B)는 본 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체 기판등의 모식적인 일부 단면도이다.
도 127 (A), 127 (B)는 도 126 (B)에 이어서, 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 128은 도 127 (B)에 이어서, 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 129는 도 128에 이어서, 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 130은 도 129에 이어서, 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 131 은 도 130에 이어서, 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 132는 도 131에 이어서, 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 133은 도 132에 이어서, 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 134는 도 133에 이어서, 발명의 실시형태 18의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 135는 본 발명의 실시형태 19의 반도체 메모리셀의 원리도이다.
도 136은 본 발명의 실시형태 19의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 137은 본 발명의 실시형태 19의 반도체 메모리 셀의 변형예의 원리도이다.
도 138은 본 발명의 실시형태 19의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 139는 본 발명의 실시형태 19의 반도체 메모리셀의 다른 변형예의 원리도이다.
도 140은 본 발명의 실시형태 19의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 141은 본 발명의 실시형태 19의 반도체 메모리셀의 다른 변형예의 원리도이다.
도 142는 본 발명의 실시형태 19의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 143은 본 발명의 실시형태 20의 반도체 메모리셀의 원리도이다.
도 144는 본 발명의 실시형태 20의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 145는 본 발명의 실시형태 20의 반도체 메모리셀의 변형예의 원리도이다.
도 146은 본 발명의 실시형태 20의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 147은 본 발명의 실시형태 20의 반도체 메모리셀의 다른 변형예의 원리도이다.
도 148은 본 발명의 실시형태 20의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 149는 본 발명의 실시형태 20의 반도체 메모리셀의 다른 변형예의 원리도이다.
도 150은 본 발명의 실시형태 20의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 151은 본 발명의 실시형태 20의 반도체 메모리셀의 다른 변형예의 원리도이다.
도 152는 본 발명의 실시형태 20의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 153은 본 발명의 실시형태 20의 반도체 메모리셀의 다른 변형예의 원리도이다.
도 154는 본 발명의 실시형태 20의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 155는 본 발명의 실시형태 21의 반도체 메모리셀의 원리도이다.
도 156은 본 발명의 실시형태 21의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 157은 본 발명의 실시형태 21의 반도체 메모리셀의 변형예의 원리도이다.
도 158은 본 발명의 실시형태 21의 반도체 메모리셀의 변형예의 모식적인 일부 단면도이다.
도 159 (A), 159 (B)는 본 발명의 실시형태 18에서 설명한 반도체 메모리셀을 사이드게이트형 반도체 메모리셀에 적용시킨 예의 모식도이다.
도 160은 발명의 실시형태 22의 반도체 메모리셀의 원리도이다.
도 161은 도 160에 나타낸 발명의 실시형태 22의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 162는 발명의 실시형태 22의 반도체 메모리셀의 변형 예의 원리도이다.
도 163은 도 162에 나타낸 발명의 실시형태 22의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 164는 발명의 실시형태 23의 반도체 메모리셀의 원리도이다.
도 165는 도 164에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 166은 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 원리도이다.
도 167은 도 166에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 168은 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 원리도이다.
도 169는 도 168에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 170은 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 원리도이다.
도 171은 도 170에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 172는 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 원리도이다.
도 173은 도 172에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 174 (A), 174 (B)는 도 1723에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 게이트영역 등의 모식적인 배치도이다.
도 175는 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 원리도이다.
도 176은 도 175에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 177은 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 원리도이다.
도 178은 도 177에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 179는 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 원리도이다.
도 180은 도 179에 나타낸 발명의 실시형태 23의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 181은 발명의 실시형태 24의 반도체 메모리셀의 원리도이다.
도 182는 도 181에 나타낸 발명의 실시형태 24의 반도체메 모리셀의 모식적인 일부 단면도이다.
도 183은 도 182에 나타낸 발명의 실시형태 24의 반도체 메모리셀의 변형 예의 게이트영역 등의 모식적인 일부 단면도이다.
도 184는 발명의 실시형태 24의 반도체 메모리셀의 변형 예의 원리도이다.
도 185는 도 184에 나타낸 발명의 실시형태 24의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 186은 발명의 실시형태 24의 반도체 메모리셀의 변형 예의 원리도이다.
도 187은 도 186에 나타낸 발명의 실시형태 24의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 188은 발명의 실시형태 24의 반도체 메모리셀의 변형 예의 원리도이다.
도 189는 도 188에 나타낸 발명의 실시형태 24의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 190은 발명의 실시형태 25의 반도체 메모리셀의 원리도이다.
도 191은 도 190에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 192는 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 193은 도 192에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 194는 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 195는 도 194에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 196은 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 197은 도 196에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 198은 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 199는 도 198에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 200은 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 201은 도 200에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 202는 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 203은 도 202에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 204는 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 205는 도 204에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 206은 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 207은 도 206에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 208은 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 209는 도 209에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 210은 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 211은 도 210에 나타낸 발명의 실시형태 24의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 212는 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 원리도이다.
도 213은 도 212에 나타낸 발명의 실시형태 25의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 214는 발명의 실시형태 26의 반도체 메모리셀의 원리도이다.
도 215는 도 214에 나타낸 발명의 실시형태 26의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 216은 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 원리도이다.
도 217은 도 216에 나타낸 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 218은 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 원리도이다.
도 219는 도 218에 나타낸 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 220은 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 원리도이다.
도 221은 도 220에 나타낸 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 222는 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 원리도이다.
도 223은 도 222에 나타낸 발명의 실시의 형태 26의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 224는 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 원리도이다.
도 225는 도 224에 나타낸 발명의 실시형태 26의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 226은 발명의 실시형태 27의 반도체 메모리셀의 원리도이다.
도 227은 도 226에 나타낸 발명의 실시형태 27의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 228은 발명의 실시형태 27의 반도체 메모리셀의 변형 예의 원리도이다.
도 229는 도 228에 나타낸 발명의 실시형태 27의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 230은 발명의 실시형태 27의 반도체 메모리셀의 변형 예의 원리도이다.
도 231은 도 230에 나타낸 발명의 실시형태 27의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 232는 발명의 실시형태 27의 반도체 메모리셀의 변형 예의 원리도이다.
도 233은 도 232에 나타낸 발명의 실시형태 27의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 234는 발명의 실시형태 28의 반도체 메모리셀의 원리도이다.
도 235는 도 234에 나타낸 발명의 실시형태 28의 반도체 메모리셀의 모식적인 일부 단면도이다.
도 236은 발명의 실시형태 28의 반도체 메모리셀의 변형 예의 원리도이다.
도 237은 도 236에 나타낸 발명의 실시형태 28의 반도체 메모리셀의 변형 예의 모식적인 일부 단면도이다.
도 238 (A), 238 (B)는 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 239 (A), 239 (B)는 도 238 (B)에 이어, 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 240은 도 239 (B)에 이어, 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 241은 도 240에 이어, 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 242는 도 241에 이어, 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 243은 도 232에 이어, 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 244는 도 243에 이어, 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 245는 도 244에 이어, 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 246은 도 245에 이어, 발명의 실시형태 22의 반도체 메모리셀의 제작방법을 설명하기 위한 반도체기판 등의 모식적인 일부 단면도이다.
도 247 (A), 247 (B)는 발명의 실시형태 22에서 설명한 반도체 메모리셀을 사이드 게이트형의 반도체 메모리 셀에 적용한 예의 모식도이다.
도 248은 종래의 트랜지스터 메모리셀의 개념도이다.
도 249는 종래의 트랜치 캐패시터 셀 구조를 가지는 메모리셀의 단면도이다.
상기의 목적을 달성하기 위한 본 발명의 제1 양태에 의한 반도체 메모리 셀은, 그 원리도를 도 1 (A)에 나타낸 바와 같이,
제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지고,
(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),
(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,
(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,
(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,
(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및
(바) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부
를 포함하며,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,
(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되고,
(D) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(E) 제1 영역과 제2 영역 사이에 다이오드가 형성되고, 제1 영역은 이 다이오드를 통해 기입정보 설정선에 접속되고,
(F) 제2 영역은 기입정보 설정선에 접속되고,
(G) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부는 메모리 셀 선택용의 제2 라인에 접속되고,
(H) 제5 영역은 소정의 전위를 갖는 라인에 접속되는 것을 특징으로 한다.
본 명세서 및 청구범위에서 용어 중 "사이에 놓여 있는"의 의미는 용어 "사이에 개재된"의 의미와 동일하다. 도면에서, 메모리 셀 선택용 제1 라인은 "제1 라인"으로, 메모리 셀 선택용 제1-A 라인은 "제1-A 라인"으로, 메모리 셀 선택용 제1-B 라인은 "제1-B 라인"으로, 메모리 셀 선택용 제2 라인은 "제2 라인"으로, 메모리 셀 선택용 제2-A 라인은 "제2-A 라인"으로, 메모리 셀 선택용 제2-B 라인은 "제2-B 라인"으로 참조된다.
또한, 본 발명의 제1의 양태에 의한 반도체 메모리 셀에 있어서는, 제1의 도전성 영역 SC2가 기입정보 설정선에 접속된 구조에는, 제2의 도전성 영역 SC2가 기입정보 설정선의 일부분과 공통인 구조도 포함된다. 또, 제5의 도전성 영역 SC5가 소정의 전위에 접속된 구조에는, 제5의 도전성 영역 SC5가 소정의 전위와의 접속용 배선의 일부분과 공통인 구조도 포함된다.
본 발명의 제1의 양태에 의한 반도체 메모리 셀에 있어서는, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2사이에 다이오드 D가 형성되어 있다. 이 다이오드 D가 래치업할 가능성이 존재하는 경우에는, 그 원리도를 도 3 (A)에 나타낸 바와 같이, 제1의 도전성 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 제6의 도전성 영역을 가지고, 이 제6의 도전성 영역과 제1의 도전성 영역에 의해 다이오드가 구성되고, 이 다이오드의 일단은 기입정보 설정선에 접속되어 있다. 또는, 제1의 도전성 영역의 표면에 배설되고, 또한 정류접합을 형성하여 접하는 제6의 도전성 영역을 가지고, 이 제6의 도전성 영역과 제1의 도전성 영역에 의해 다이오드가 구성되고, 이 제6의 도전성 영역은 기입정보 설정선의 일부분과 공통인 것을 특징으로 한다.
상기 실시예에 있어서, 제6 영역 SC6를 구성하는 재료는 쇼트키 접합 또는 ISO-타입의 헤테로 접합을 만드는 재료 중에서 선택되는데, 여기서 쇼트키 접합 또는 ISO-타입의 헤테로 접합 양자는 모두 제1 반도체 영역 SC1의 다수 캐리어와 함께 동작하며, 접합이 순방향으로 바이어스될 경우에도 많은 수의 소수 캐리어를 주입하지 않는다. 즉, 제6 영역 SC6과 제1 영역 SC1사이의 정류접합은 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이다. 용어 "ISO-타입의 헤테로 접합"은 동일한 도전형을 갖는 2개의 상이한 반도체 사이에 형성된 헤테로 접합을 의미한다(S.M. Sze. "Physics of Semiconductor Devices", 2nd edition, pp. 122, John Wiley & Sons 참조). 또한, 접합의 순방향 전압은 pn 접합의 순방향 전압보다 낮다. 따라서, 이러한 다이오드 D의 특성은 래치업 현상을 방지한다. 제6 영역 SC6또는 제2영역 SC2가 예를 들어, Al, Mo, 및 Ti와 같은 금속 종류 또는 예를 들어 TiSi2및 WSi2와 같은 실리사이드로 이루어질 경우 쇼트키 배리어가 형성된다. 제6 영역 SC6또는 제2영역 SC2가 제1 영역 SC1과는 재료가 상이하지만 동일한 도전성을 갖는 반도체로 이루어질 경우 ISO-타입의 헤테로 접합이 형성된다.
또, 본 발명의 제1의 양태에 의한 반도체 메모리 셀에 있어서는, 그 원리도를 도 4 (A)에 나타낸 바와 같이, 제5의 도전성 영역 SC5는 소정의 전위에 접속되는 대신에 제3의 도전성 영역 SC3에 접속되어 있어도 된다. 이에 따라, 반도체 메모리 셀의 배선구조의 간소화를 도모할 수 있다. 이 경우에도, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2의 사이에 다이오드 D가 형성되어 있으나, 이 다이오드 D가 래치업할 가능성이 존재하는 경우에는, 그 원리도를 도 4 (B)에 나타낸 바와 같이, 제1의 도전성 영역의 표면에 배설되고, 또한 정류접합을 형성하여 접하는 제6의 도전성 영역을 가지고, 이 제6의 도전성 영역과 제1의 도전성 영역에 의해 다이오드가 구성되고, 이 다이오드의 일단은 기입정보 설정선에 접속되어 있는 것 로 하는 것이 바람직하다. 또는 제1의 도전성 영역의 표면에 배설되고, 또한 정류접합을 형성하여 접하는 제6의 도전성 영역을 가지고, 이 제6의 도전성 영역과 제1의 도전성 영역에 의해 다이오드가 구성되고, 이 제6의 도전성 영역은 기입정보 설정선의 일부분과 공통으로 하는 것도 가능하다.
상기의 목적을 달성하기 위한 본 발명의 제2의 양태에 의한 반도체 메모리 셀은 그 원리도를 도 8 (A)에 나타낸 바와 같이,
제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터와, 제2 도전형의 기입용 제3 트랜지스터로 이루어지고,
(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),
(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,
(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,
(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,
(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및
(바) 제1 영역과 제4 영역, 제2 영역과 제3 영역, 및 제3 영역과 제5 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터, 제2 트랜지스터, 및 제2 트랜지스터에 의해 공유되는 게이트부
를 포함하며,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,
(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되고,
(D-1) 제3 트랜지스터의 한 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,
(D-2) 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5 영역으로 구성되고,
(D-3) 제3 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 한 쪽 소스/드레인 영역의 기능을 하는 제4 영역의 표면 영역으로 구성되고,
(E) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(F) 제1 영역과 제2 영역 사이에 다이오드가 형성되고, 제1 영역은 이 다이오드를 통해 기입정보 설정선에 접속되고,
(G) 제2 영역은 기입정보 설정선에 접속되고,
(H) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부는 메모리 셀 선택용의 제2 라인에 접속되는
반도체 메모리 셀인 것을 특징으로 한다.
또한, 본 발명의 제2의 양태에 의한 반도체 메모리 셀에 있어서는, 제2의 도전성 영역 SC2가 기입정보 설정선에 접속된 구조에서는 제2의 도전성 영역 SC2가 기입정보 설정선의 일부분과 공통인 구조도 포함된다.
본 발명의 제2의 양태에 의한 반도체 메모리 셀에 있어서는, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2의 사이에 다이오드 D가 형성되어 있으나, 이 다이오드 D가 래치업할 가능성이 존재하는 경우에는 그 원리도를 도 8 (B)에 나타낸 바와 같이, 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되는 것이 바람직하고, 또는, 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖도록 해도 된다.
상기의 목적을 달성하기 위한 본 발명의 제3의 양태에 의한 반도체 메모리 셀의 기본적인 구조는 본 발명의 제1의 양태에 의한 반도체 메모리 셀과 동일하다. 즉, 본 발명의 제3의 양태에 의한 반도체 메모리 셀은, 그 원리도를 도 12 (A)에 나타낸 바와 같이,
제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지고,
(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),
(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,
(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,
(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,
(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및
(바) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부
를 포함하며,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,
(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되고,
(D) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(E) 제1 영역과 제2 영역 사이에 다이오드가 형성되고, 제1 영역은 이 다이오드를 통해 기입정보 설정선에 접속되고,
(F) 제2 영역 및 제5 영역은 기입정보 설정선에 접속되고,
(G) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부는 소정의 전위를 갖는 라인에 접속되는
반도체 메모리 셀인 것을 특징으로 한다.
또한, 본 발명의 제3의 양태에 의한 반도체 메모리 셀에 있어서는, 제2의 도전성 영역 SC2및 제5의 도전성 영역 SC5가 기입정보 설정선에 접속된 구조에는, 제2의 도전성 영역 SC2및 제5의 도전성 영역 SC5가 기입정보 설정선의 일부분과 공통인 구조도 포함된다.
본 발명의 제3의 양태에 의한 반도체 메모리 셀에 있어서는, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2와의 사이에 다이오드 D가 형성되어 있다. 이 다이오드 D가 래치업할 가능성이 존재하는 경우에는, 그 원리도를 도 15 (A)에 나타낸 바와 같이, 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되도록 하는 것이 바람직하다. 또는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖도록 해도 된다.
또, 본 발명의 제3의 양태에 의한 반도체 메모리 셀에 있어서는, 그 원리도를 도 16 (A)에 나타낸 바와 같이, 제5의 도전성 영역 SC5는 소정의 전위에 접속되는 대신에, 제3의 도전성 영역 SC3에 접속되어 있어도 된다. 이에 따라, 반도체 메모리 셀의 배선구조의 간소화를 도모할 수 있다. 이 경우에도, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2의 사이에 다이오드 D가 형성되어 있으나, 이 다이오드 D가 래치업할 가능성이 존재하는 경우에는, 그 원리도를 도 16 (B)에 나타낸 바와 같이, 제5 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 제3 영역에 접속되도록 하는 것이 바람직하다. 또는, 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되도록 해도 된다. 또는, 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖도록 해도 된다.
상기 목적을 달성하기 위한 본 발명의 제4의 양태에 의한 반도체 메모리 셀의 기본적인 구조는 본 발명의 제2의 양태에 의한 반도체 메모리 셀과 동일하다.
즉, 본 발명의 제4의 양태에 의한 반도체 메모리 셀은, 그 원리도를 도 19 (A)에 나타낸 바와 같이,
제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터와, 제2 도전형의 기입용 제3 트랜지스터 로 이루어지고,
(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),
(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,
(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,
(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,
(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및
(바) 제1 영역과 제4 영역, 제2 영역과 제3 영역, 및 제3 영역과 제5 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터, 제2 트랜지스터, 및 제2 트랜지스터에 의해 공유되는 게이트부
를 포함하며,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,
(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되고,
(D-1) 제3 트랜지스터의 한 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,
(D-2) 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5 영역으로 구성되고,
(D-3) 제3 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 한 쪽 소스/드레인 영역의 기능을 하는 제4 영역의 표면 영역으로 구성되고,
(E) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(F) 제1 영역과 제2 영역 사이에 다이오드가 형성되고, 제1 영역은 이 다이오드를 통해 기입정보 설정선에 접속되고,
(G) 제2 영역은 기입정보 설정선에 접속되고,
(H) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부는 소정의 전위를 갖는 라인에 접속되는
반도체 메모리 셀을 특징으로 한다.
또한, 본 발명의 제4의 양태에 의한 반도체 메모리 셀에 있어서는 제2의 도전성 영역 SC2가 기입정보 설정선에 접속된 구조에는, 제2의 도전성 영역 SC2가 기입정보 설정선의 일부분과 공통인 구조도 포함된다.
본 발명의 제4의 양태에 의한 반도체 메모리셀에 있어서도, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2의 사이에 다이오드 D가 형성되어 있다. 이 다이오드 D가 래치업할 가능성이 존재하는 경우에는, 그 원리도를 도 15 (A)에 나타낸 바와 같이, 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되도록 하는 것이 바람직하다. 또는, 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며, 상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖도록 해도 된다.
본 발명의 제1∼제4 양태에 따른 반도체 메모리 셀은 반도체 기판의 표면 영역에 형성되거나, 반도체 기판 또는 지지 기판 상에 형성된 반도체 절연층 또는 절연체 상에 형성되거나, 또는 전기 절연체 상에 형성되며, 바람직하게는 알파(α) 입자 또는 중성자에 의해 유도되는 소프트 에러를 방지하기 위해 제1 도전형의 웰(well)에 형성되거나 또는 절연층 및 절연 기판을 포함하는 절연체 상에 형성된다.
본 발명의 제1∼제4의 양태에 의한 반도체 메모리 셀에 있어서는, 제3의 도전성 영역 SC3의 하부에 제2 도전형의 고농도 불순물함유층 SC7이 형성되어 있는 것이, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다는 면에서 바람직하다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 셀의 제조방법은, 본 발명의 제1∼제4의 양태에 의한 반도체 메모리 셀의 제조방법이다.
즉, 적어도 하나의 제1 도전형의 독출용 제1 트랜지스터와, 하나의 제2 도전형의 기입용 제2 트랜지스터와, 하나의 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지고,
(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),
(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,
(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,
(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,
(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및
(바) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부
를 포함하며,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,
(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되는 반도체 메모리 셀을 제조하는 방법에 있어서,
a) 상기 배리어층을 적어도 제1 영역과 제3 영역 상에 형성한 후, 상기 배리어층 상에 상기 게이트부를 형성하는 단계, 및
b) 상기 접합 전계 효과 트랜지스터의 대향하는 게이트 영역들 간의 거리를 최적화하고, 또한 접합 전계 효과 트랜지스터의 대향하는 게이트 영역 및 채널 영역의 불순물 농도를 최적화하기 위해 제3 영역, 제4 영역, 및 제5 영역을 임의의 순서로 이온 주입법에 의해 형성하는 단계
를 포함하는 반도체 메모리 셀 제조 방법을 특징으로 한다.
본 발명의 제1∼제4의 양태에 의한 반도체 메모리 셀에서의 도전성 영역에는 반도전성 영역도 포함된다. 본 발명의 제1∼제4의 양태에 의한 반도체 메모리 셀에 있어서는, 제1의 도전성 영역 SC1, 제3의 도전성 영역 SC3및 제4의 도전성 영역 SC4는 반도체로부터 구성되는 것이 바람직하고, 한편, 제2의 도전성 영역 SC2및 제5의 도전성 영역 SC5는 실리사이드나 금속, 금속화합물로부터 구성되어 있어도 되지만, 반도체로 구성되어 있는 것이 바람직하다. 또한, 본 발명의 제1∼제4의 양태에 의한 반도체 메모리 셀에 있어서, 제6의 도전성 영역 SC6를 형성하는 경우에는, 이 제6의 도전성 영역 SC6은 반도체로 구성되어 있어도 되지만, 실리사이드나 금속, 금속화합물로 구성되는 것이 바람직하고, 나아가서 이 경우, 제2의 도전성 영역 SC2는 반도체로 구성되어 있는 것이 바람직하다.
본 발명의 반도체 메모리 셀에 있어서는, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 각각의 도전게이트는, 메모리셀 선택용 제1 배선에 접속되어 있다. 따라서, 메모리셀 선택용 제1 배선은 1본이면 되고, 칩 면적을 작게 할 수 있다.
본 발명의 반도체 메모리 셀에 있어서는, 스위치용 트랜지스터 TR2의 다른쪽 소스/드레인 영역인 제3의 도전성 영역 SC3는, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 상당한다. 또, 스위치용 트랜지스터 TR2의 채널형성영역 CH2에 상당할 뿐 아니라 독출용 트랜지스터 TR1의 다른 쪽 소스/드레인 영역에 상당한 제1의 도전성 영역 SC1이 기입정보 설정선에 접속되어 있다. 그리고 메모리셀 선택용 제1 배선의 전위를 적절히 선택함으로써, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 온·오프상태를 제어할 수 있다. 즉, 정보의 기입시, 제1 배선의 전위를 스위치용 트랜지스터 TR2가 충분히 온으로 되는 전위에 설정하면, 스위치용 트랜지스터 TR2는 도통하고, 기입정보 설정선의 전위에 의존하여 스위치용 트랜지스터 TR2에서의 제1의 도전성 영역 SC1과 제3의 도전성 영역 SC3사이에 형성된 캐패시터에 전하가 충전된다. 그 결과, 정보는 독출용 트랜지스터 TR1의 채널형성영역 CH1(제3의 도전성 영역 SC3)에, 제1의 도전성 영역 SC1과의 전위차 또는 전하의 형태로 축적된다. 정보의 독출시, 제1의 도전성 영역 SC1의 전위는 독출전위로 되고, 독출용 트랜지스터 TR1에 있어서는 채널형성영역 CH1에 축적된 전위 또는 전하(정보)는 채널형성영역 CH1에 상당하는 제3의 도전성 영역 SC3와 소스/드레인 영역에 상당하는 제4의 도전성 영역 SC4와의 사이의 전위차 또는 전하로 변환되고, 그 전하(정보)에 의존하여 도전게이트 G에서 본 독출용 트랜지스터 TR1의 스래시홀드치가 변화한다. 따라서, 정보의 독출시, 적절히 선정된 전위를 도전게이트 G에 인가함으로써, 독출용 트랜지스터 TR1의 온/오프동작을 제어할 수 있다. 이 독출용 트랜지스터 TR1의 동작상태를 검출함으로써 정보의 독출을 행할 수 있다.
또한, 본 발명의 반도체 메모리 셀에 있어서는, 제1 도전형의 독출용 트랜지스터 TR1및 제2 도전형의 스위치용 트랜지스터 TR2에 추가하여, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3는 정보의 독출시, 온/오프동작의 제어가 이루어지므로, 제1의 도전성 영역 SC1 내지 제4의 도전성 영역 SC4를 흐르는 전류의 마진을 매우 크게 취하는 결과, 예를 들면 제2 배선에 접속할 수 있는 반도체 메모리 셀의 수에 제한을 받기 어렵고, 나아가서 반도체 메모리 셀의 정보유지시간(리텐션 시간)을 길게 할 수 있다.
또, 다이오드 D, D1이 형성되어 있으므로, 제1의 도전성 영역 SC1에 접속할 배선을 배설할 필요가 없다. 그런데, 이와 같은 본 발명의 반도체 메모리 셀에 있어서, 정보의 독출시, 기입정보 설정선에 인가하는 전압이, 제2의 도전성 영역 SC2와 제1의 도전성 영역 SC1의 접합부에 있어서 큰 순방향전류가 흐르지 않는 정도의 소전압(pn접합의 경우, 0.4V 이하)이 아니면, 래치업의 위험성이 있다. 래치업을 없애는 하나의 방법으로서, 앞에서 설명한 바와 같이, 제1의 도전성 영역 SC1의 표면영역에 제6의 도전성 영역 SC6을 형성하고, 제6의 도전성 영역 SC6를 실리사이드나 금속, 금속화합물로 구성하고, 제6의 도전성 영역 SC6과 제1의 도전성 영역 SC1과의 접합을 쇼트키접합과 같이 다수 캐리어가 주로하여 순방향전류를 구성하는 접합으로 하는 방법을 들수 있다. 즉, 제6의 도전성 영역 SC6을, 실리사이드층 또는 Mo 나 Al등으로 이루어지는 금속층으로 구성하고, 쇼트키접합형의 다이오드 D1을 형성하면 된다. 또한, 제6의 도전성 영역 SC6는 기입정보 설정선과 공통의 재료(예를 들면, 배리어층, 글루레이어로서 사용되는 티탄실리사이드나 TiN 등의 재료)로 구성하는 것도 가능하다. 즉, 제6의 도전성 영역 SC6을 제1의 도전성 영역 SC1의 표면에 형성하고, 이 제6의 도전성 영역 SC6을 기입정보 설정선의 일부분과 공통으로 하는 구조로 하는 것도 가능하다. 이 경우, 배선재료와 실리콘 반도체기판의 실리콘이 반응하여 형성된 화합물로부터 제6의 도전성 영역 SC6이 구성된 상태도, 제6의 도전성 영역 SC6가 기입정보 설정선의 일부분과 공통인 구조에 포함된다.
본 발명의 제2의 양태 및 제4의 양태에 의한 반도체 메모리 셀에 있어서는 전류제어용 접합형 트랜지스터 TR3에 추가하여 기입용 트랜지스터 TR4가 형성되어 있고, 정보의 독출시, 온/오프동작의 제어가 이루어지므로, 제1의 도전성 영역 SC1및 제4의 도전성 영역 SC4을 흐르는 전류의 마진을 한층 확실하게 매우 크게 취하는 결과, 예를 들면 제2 배선에 접속할 수 있는 반도체 메모리 셀의 수에 제한을 한층 받기 어렵다.
상기의 목적을 달성하기 위한 본 발명의 제5의 양태에 의한 반도체 메모리 셀은, 도 24 (A)에 원리도를 나타낸 바와 같이,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,
(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,
(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,
(마) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,
(바) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및
(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부
를 포함하고,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역으로 구성되고,
(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역 및 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 일부로 구성되고,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,
(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(E) 제3 영역은 기입정보 설정선에 접속되고,
(F) 제4 영역은 메모리 셀 선택용의 제2 라인에 접속되고,
(G) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되고,
(H) 제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는 것을 특징으로 한다.
본 발명의 제1의 양태에 의한 반도체 메모리 셀에 있어서는, 도 1(B)에 원리도를 나타낸 바와 같이, 제5의 도전성 영역 SC5를, 제2의 소정의 전위에 접속하는 대신에 기입정보 설정선에 접속하는 구조로 할 수도 있다. 이에 따라, 반도체 메모리 셀의 배선구조의 간소화를 도모할 수 있다.
또는, 본 발명의 제1의 양태에 의한 반도체 메모리 셀에 있어서는, 도 31 (A)에 나타낸 바와 같이, 제4의 도전성 영역 SC4를, 메모리셀 선택용의 제2 배선에 접속하는 대신에, 소정의 전위에 접속하고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을, 소정의 전위에 접속하는 대신에 메모리셀 선택용 제2 배선에 접속하는 구조로 할 수도 있다. 이 경우에도 도 31 (B)에 원리도를 나타낸 바와 같이, 제5의 도전성 영역 SC5를, 제2의 소정의 위치에 접속하는 대신에, 기입정보 설정선에 접속하는 구조로 할 수도 있다.
또한, 본 발명의 제1의 양태에 의한 반도체 메모리 셀에 있어서는, 제3의 도전성 영역 SC3이 기입정보 설정선에 접속하는 구조에는, 제3의 도전성 영역 SC3이 기입정보 설정선의 일부분과 공통인 구조도 포함된다. 제4의 도전성 영역 SC4가 메모리셀 선택용인 제2 배선에 접속된 구조에는, 제4의 도전성 영역 SC4이 메모리셀 선택용 제2 배선의 일부분과 공통인 구조도 포함된다. 나아가서, 제5의 도전성 영역 SC5가 제2의 소정의 전위에 접속된 구조에는, 제5의 도전성 영역 SC5가 제2의 소정의 전위와의 접속용 배선의 일부분과 공통인 구조도 포함된다. 또는, 제5의 도전성 영역 SC5가 기입정보 설정선에 접속된 구조에는, 제5의 도전성 영역 SC5가 기입정보 설정선의 일부분과 공통인 구조도 포함된다. 나아가서는 제4의 도전성 영역 SC4가 소정의 전위에 접속된 구조에는, 제4의 도전성 영역 SC4가 소정의 전위와의 접속용 배선의 일부분과 공통인 구조도 포함된다.
상기의 목적을 달성하기 위한 본 발명의 제6의 양태에 의한 반도체 메모리 셀은, 도 33 (A)에 원리도를 나타낸 바와 같이,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역,
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,
(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,
(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,
(마) 제4 영역의 표면 영역에 형성되며, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,
(바) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및
(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부
를 포함하고,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되고,
(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제2 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,
(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(E) 제3 영역은 기입정보 설정선에 접속되고,
(F) 제1 영역은 소정의 전위를 갖는 라인에 접속되고,
(G) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되고,
(H) 제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는 것을 특징으로 한다.
본 발명의 제2의 양태에 의한 반도체 메모리 셀에 있어서는, 도 33 (B)에 원리도를 나타낸 바와 같이, 제5의 도전성 영역 SC5를, 제2의 소정의 전위에 접속하는 대신에 제2의 도전성 영역 SC2에 접속하는 구조로 할 수도 있다. 이에 따라, 반도체 메모리 셀의 배선구조의 간소화를 도모할 수 있다.
또는, 본 발명의 제6의 양태에 의한 반도체 메모리 셀에 있어서는, 도 39 (A)에 나타낸 바와 같이, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을, 메모리셀 선택용의 제2 배선에 접속하는 대신에, 소정의 전위에 접속하고, 제1의 도전성 영역을, 소정의 전위에 접속하는 대신에 메모리셀 선택용 제2 배선에 접속하는 구조로 할 수도 있다. 이 경우에도 도 39 (B)에 원리도를 나타낸 바와 같이, 제5의 도전성 영역 SC5를, 제2의 소정의 위치에 접속하는 대신에, 제2의 도전성 영역 SC2에 접속하는 구조로 할 수도 있다.
또한, 본 발명의 제6의 양태에 의한 반도체 메모리 셀에 있어서는, 제3의 도전성 영역 SC3가 기입정보 설정선에 접속된 구조에는, 제3의 도전성 영역 SC3가 기입정보 설정선의 일부분과 공통인 구조도 포함된다. 또, 제5의 도전성 영역 SC5가 제2의 소정의 전위에 접속된 구조에는, 제5의 도전성 영역 SC5가 제2의 소정의 전위와의 접속용 배선의 일부분과 공통인 구조도 포함된다.
상기의 목적을 달성하기 위한 본 발명의 제7의 양태에 의한 반도체 메모리셀은, 도 41에 원리도를 나타낸 바와 같이, 본 발명의 제6의 양태에 의한 반도체 메모리 셀의 구조에 대하여 제6의 도전성 영역 SC6가 또한 형성되고, 제1 도전형인 제2의 전류제어용 접합형 트랜지스터 TR4가 부가되어 있다.
즉, 본 발명의 제7의 양태에 의한 반도체 메모리 셀은,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와, 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역,
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 반도전성 영역,
(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,
(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,
(마) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제5 반도전성 반도전성 또는 도전성 영역,
(바) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 반도전성 또는 도전성 영역,
(사) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및
(아) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부
를 포함하고,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제2 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 제1 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,
(D-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제6 영역 및 제3 영역으로 구성되고,
(D-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제6 영역과 제3 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,
(D-3) 제2 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역과 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 일부로 구성되고,
(D-4) 제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,
(E) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(F) 제3 영역은 기입정보 설정선에 접속되고,
(G) 제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되고,
(H) 제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되고,
(I) 제5 영역과 제6 영역은 소정의 전위를 갖는 제2 라인에 접속되는 것을 특징으로 한다.
본 발명의 제7의 양태에 의한 반도체 메모리 셀에 있어서는, 원리도를 도 44에 나타낸 바와 같이, 제1의 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을, 메모리셀 선택용의 제2 배선에 접속하는 대신에, 소정의 전위에 접속하고, 제2의 전류제어용 접합형 트랜지스터 TR4의 다른 쪽의 소스/드레인 영역을 소정의 전위에 접속하는 대신에 메모리셀 선택용의 제2 배선에 접속하는 구조로 할 수도 있다.
또는, 본 발명의 제7의 양태에 의한 반도체 메모리 셀에 있어서는, 제5의 도전성 영역 SC5를, 제2의 소정의 전위에 접속하는 대신에, 제2의 도전성 영역 SC2에 접속하는 구조로 할 수 있다. 또, 제6의 도전성 영역 SC6를, 제2의 소정의 전위에 접속하는 대신에, 기입정보 설정선에 접속하는 구조로 할 수도 있다. 또한, 원리도를 도 46에 나타낸 바와 같이, 제5의 도전성 영역 SC5를, 제2의 소정의 전위에 접속하는 대신에, 제2의 도전성 영역 SC2에 접속하고, 제6의 도전성 영역 SC6를, 제2의 소정의 전위에 접속하는 대신에 기입정보 설정선에 접속하는 구조로 하는 것도 가능하다. 이러한 경우에도, 원리도를 도 51에 예시하는 바화 같이, 제1의 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을, 메모리셀 선택용의 제2 배선에 접속하는 대신에 소정의 전위를 접속하고, 제2의 전류제어용 접합형 트랜지스터 TR4의 다른 쪽의 소스/드레인 영역을, 소정의 전위로 접속하는 대신에 메모리셀 선택용의 제2의 배선에 접속하는 구조로 할 수도 있다.
또한, 본 발명의 제7의 양태에 의한 반도체 메모리 셀에 있어서는, 제3의 도전성 영역 SC3가 기입정보 설정선에 접속된 구조에는, 제3의 도전성 영역 SC3이 기입정보 설정선의 일부분과 공통인 구조도 포함된다. 또, 제5의 도전성 영역 SC5및 제6의 도전성 영역 SC6가 제2의 소정의 전위에 접속된 구조에는, 제5의 도전성 영역 SC5및 제6의 도전성 영역 SC6가 제2의 소정의 전위와의 접속용 배선의 일부분과 공통인 구조도 포함된다. 또한, 제6의 도전성 영역 SC6가 기입정보 설정선에 접속된 구조에는 제6의 도전성 영역 SC6가 기입정보 설정선의 일부분과 공통인 구조도 포함된다.
상기의 목적을 달성하기 위한 본 발명의 제8의 양태에 의한 반도체 메모리 셀은, 도 53에 원리도를 나타낸 바와 같이, 본 발명의 제6의 양태에 의한 반도체 메모리 셀의 구조에 유사한 구조에 있어서, 제2 도전형의 기입용 트랜지스터 TR5가 부가되어 있다.
즉, 본 발명의 제8의 양태에 의한 반도체 메모리 셀은,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터와, 제2 도전형의 기입용 제3 트랜지스터로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역,
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,
(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,
(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,
(마) 제4 영역의 표면 영역에 형성되며, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,
(바) 제1 및 제3 트랜지스터에 의해 공유되며, 제1 영역과 제4 영역, 및 제2 영역과 제1 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 게이트부, 및
(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부
를 포함하고,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되고,
(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제2 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,
(D-1) 제3 트랜지스터의 한 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 영역으로 구성되고,
(D-2) 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5 영역으로 구성되고,
(D-3) 제3 트랜지스터의 채널 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역으로 구성되고,
(E) 제1 트랜지스터와 제3 트랜지스터에 의해 공유되는 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(F) 제3 영역은 기입정보 설정선에 접속되고,
(G) 제1 영역은 소정의 전위를 갖는 라인에 접속되고,
(H) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되는 것을 특징으로 한다.
본 발명의 제8의 양태에 의한 반도체 메모리 셀에 있어서는, 원리도를 도 57에 나타낸 바와 같이, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을, 메모리셀 선택용의 제2 배선에 접속하는 대신에 소정의 전위에 접속하고, 제1의 도전성 영역 SC1을, 소정의 전위에 접속하는 대신에 메모리셀 선택용의 제2 배선에 접속하는 구조로 할 수 있다.
또한, 본 발명의 제8의 양태에 의한 반도체 메모리 셀에 있어서는, 제3의 도전성 영역 SC3가 기입정보 설정선에 접속된 구조에는 제3의 도전성 영역 SC3이 기입정보 설정선의 일부분과 공통인 구조도 포함된다.
상기의 목적을 달성하기 위한 본 발명의 제9의 양태에 의한 반도체 메모리 셀은, 도 59에 원리도를 나타낸 바와 같이, 본 발명의 제3의 양태에 의한 반도체 메모리 셀의 구조와 본 발명의 제8의 양태에 의한 반도체 메모리 셀의 구조를 조합시킨 구조를 갖는다. 즉, 본 발명의 제6의 양태에 의한 반도체 메모리 셀의 구조에, 제6의 도전성 영역 SC6가 또한 형성되고, 제1 도전형인 제2의 전류제어용 접합형 트랜지스터 TR4가 부가되고, 나아가서 제2 도전형인 기입용 트랜지스터 TR5가 부가되어 있다.
즉, 본 발명의 제9의 양태에 의한 반도체 메모리 셀은,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와, 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와, 제2 영역과 제3 영역을 브리지하기 위한 제3 표면으로 이루어지며,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제2 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,
(C-3) 제1 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,
(C-4) 제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,
(D-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제6 영역 및 제3 영역으로 구성되고,
(D-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제6 영역과 제3 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,
(D-3) 제2 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역과 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 일부로 구성되고,
(D-4) 제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,
(E-1) 제3 트랜지스터의 한 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역으로 구성되고,
(E-2) 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5 영역으로 구성되고,
(E-3) 제3 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역으로 구성되고,
(F) 제1 트랜지스터와 제3 트랜지스터에 의해 공유되는 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(G) 제3 영역은 기입정보 설정선에 접속되고,
(H) 제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되고,
(I) 제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되고,
(J) 제6 영역은 소정의 전위를 갖는 제2 라인에 접속되는 것을 특징으로 한다.
본 발명의 제9의 양태에 의한 반도체 메모리 셀에 있어서는, 원리도를 도 39에 나타낸 바와 같이, 제1의 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을, 메모리셀 선택용의 제2 배선에 접속하는 대신에, 소정의 전위에 접속하고, 제2의 전류제어용 접합형 트랜지스터 TR4의 다른 쪽의 소스/드레인 영역을 소정의 전위에 접속하는 대신에 메모리셀 선택용의 제2 배선에 접속하는 구조로 할 수도 있다.
또는, 본 발명의 제9의 양태에 있어서는, 원리도를 도 64에 나타낸 바와 같이, 제6의 도전성 영역 SC6를, 제2의 소정의 전위에 접속하는 대신에, 기입정보 설정선에 접속하는 구조로 할 수 있다. 이 경우에도, 원리도를 도 69에 나타낸 바와 같이, 제1의 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을, 메모리셀 선택용의 제2 배선에 접속하는 대신에 소정의 전위를 접속하고, 제2의 전류제어용 접합형 트랜지스터 TR4의 다른 쪽의 소스/드레인 영역을, 소정의 전위로 접속하는 대신에 메모리셀 선택용의 제2의 배선에 접속하는 구조로 할 수도 있다.
또한, 본 발명의 제9의 양태에 의한 반도체 메모리 셀에 있어서는, 제3의 도전성 영역 SC3가 기입정보 설정선에 접속된 구조에는, 제3의 도전성 영역 SC3이 기입정보 설정선의 일부분과 공통인 구조도 포함된다. 또, 제6의 도전성 영역 SC6가 제2의 소정의 전위에 접속된 구조에는, 제6의 도전성 영역 SC6가 제2의 소정의 전위와의 접속용 배선의 일부분과 공통인 구조도 포함된다. 또한, 제6의 도전성 영역 SC6가 기입정보 설정선에 접속된 구조에는 제6의 도전성 영역 SC6가 기입정보 설정선의 일부분과 공통인 구조도 포함된다.
상기 목적을 달성하기 위한 본 발명의 제2의 양태에 의한 반도체 메모리 셀의 제조방법은, 본 발명의 제5의 양태에 의한 반도체 메모리 셀을 제조하기 위한 방법이다.
즉, 제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,
(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,
(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,
(마) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,
(바) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및
(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부
를 포함하고,
상기 제1 트랜지스터는
(A-1) 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되는 한 쪽 소스/드레인 영역,
(A-2) 제4 영역으로 구성되는 다른 쪽 소스/드레인 영역,
(A-3) 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되는 채널 형성 영역
을 가지며,
제2 트랜지스터는
(B-1) 제3 영역으로 구성되는 한 쪽 소스/드레인 영역,
(B-2) 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되는 다른 쪽 소스/드레인 영역,
(B-3) 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되는 채널 형성 영역
을 가지며,
전류제어용 접합 전계 효과 트랜지스터는
(C-1) 제5 영역 및 제5 영역과 대향하는 제3 영역으로 구성되는 게이트 영역,
(C-2) 제5 영역과 제3 영역 사이에 놓여 있는 제1 영역의 일부로 구성되는 채널 영역,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역 및 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 일부로 구성되는 한 쪽 소스/드레인 영역,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되는 다른 쪽 소스/드레인 영역
을 포함하는 반도체 메모리 셀의 제조 방법에 있어서,
a) 제1 주면 상에 배리어층을 형성한 후 그 배리어층 상에 제1 트랜지스터의 게이트부를 형성하며, 제2 주면 상에 배리어층을 형성한 후 그 배리어층 상에 제2 트랜지스터의 게이트부를 형성하는 단계, 및
b) 상기 접합 전계 효과 트랜지스터의 대향하는 게이트 영역들 간의 거리를 최적화하고, 또한 접합 전계 효과 트랜지스터의 대향하는 게이트 영역 및 채널 영역의 불순물 농도를 최적화하기 위해 제3 영역, 제4 영역, 및 제5 영역을 임의의 순서로 이온 주입법에 의해 형성하는 단계로 이루어진다.
상기 목적을 달성하기 위한 본 발명의 제2의 양태에 의한 반도체 메모리 셀의 제조방법은, 본 발명의 제6∼제9의 양태에 의한 반도체 메모리 셀을 제조하기 위한 방법이다.
즉, 제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지며, 적어도
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,
(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,
(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,
(마) 제4 영역의 표면 영역에 형성되며, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,
(바) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및
(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부
를 포함하고,
상기 제1 트랜지스터는
(A-1) 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되는 한 쪽 소스/드레인 영역,
(A-2) 제4 영역으로 구성되는 다른 쪽 소스/드레인 영역,
(A-3) 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되는 채널 형성 영역
을 가지며,
제2 트랜지스터는
(B-1) 제3 영역으로 구성되는 한 쪽 소스/드레인 영역,
(B-2) 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되는 다른 쪽 소스/드레인 영역,
(B-3) 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되는 채널 형성 영역
을 가지며,
전류제어용 접합 전계 효과 트랜지스터는
(C-1) 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되는 게이트 영역,
(C-2) 제5 영역과 제2 영역 사이에 놓여 있는 제4 영역의 일부로 구성되는 채널 영역,
(C-3) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되는 한 쪽 소스/드레인 영역,
(C-4) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되는 다른 쪽 소스/드레인 영역
을 포함하는 반도체 메모리 셀의 제조 방법에 있어서,
a) 제1 주면 상에 배리어층을 형성한 후 그 배리어층 상에 제1 트랜지스터의 게이트부를 형성하며, 제2 주면 상에 배리어층을 형성한 후 그 배리어층 상에 제2 트랜지스터의 게이트부를 형성하는 단계, 및
b) 상기 접합 전계 효과 트랜지스터의 대향하는 게이트 영역들 간의 거리를 최적화하고, 또한 접합 전계 효과 트랜지스터의 대향하는 게이트 영역 및 채널 영역의 불순물 농도를 최적화하기 위해 제2 영역, 제4 영역, 및 제5 영역을 임의의 순서로 이온 주입법에 의해 형성하는 단계로 이루어진다.
본 발명의 제2 또는 제3 양태에 따른 반도체 메모리 셀 제조 방법에 있어서, 제1 트랜지스터 TR1의 게이트부 G1및 제2 트랜지스터 TR2의 게이트부 G2의 제조 공정 순서는 생성될 반도체 메모리 셀의 구조를 고려하여 선택할 수 있다. 제1 트랜지스터 TR1의 게이트부 G1, 제2 트랜지스터 TR2의 게이트부 G2및 접합 전계 효과 트랜지스터 TR3의 대향하는 개별 게이트 영역들의 제조 공정 순서도 또한 생성될 반도체 메모리 셀의 구조를 고려하여 선택할 수 있다.
본 발명의 제5 양태에 따른 반도체 메모리 셀 내의 제3 영역 SC3, 제4 영역 SC4, 및 제5 영역 SC5는 실리사이드, 금속, 또는 금속 화합물로 구성될 수 있으며, 바람직하게는 반도체로 구성된다. 본 발명의 제6 양태 또는 제8 양태에 따른 반도체 메모리 셀 내의 제4 영역 SC4는 바람직하게는 반도체로 구성되고, 본 발명의 제6 양태 또는 제8 양태에 따른 반도체 메모리 셀 내의 제3 영역 SC3및 제5 영역 SC5는 각각 실리사이드, 금속, 또는 금속 화합물로 구성될 수 있으며, 바람직하게는 반도체로 구성된다. 본 발명의 제7 양태 또는 제9 양태에 따른 반도체 메모리 셀 내의 제4 영역 SC4는 바람직하게는 반도체로 구성되고, 본 발명의 제7 양태 또는 제9 양태에 따른 반도체 메모리 셀 내의 제3 영역 SC3, 제5 영역 SC5, 및 제6 영역 SC6은 각각 실리사이드, 금속, 또는 금속 화합물로 구성될 수 있으며, 바람직하게는 반도체로 구성된다. 도전성 영역이 실리사이드, 금속, 또는 금속 화합물로 구성되고 배선(wiring)에 접속될 경우, 도전성 영역은 배리어층 또는 글루층(glue layer)으로 사용된 티타늄 실리사이드 또는 TiN과 같은 해당 배선을 구성하는 재료와 공통의 재료로 구성될 수 있다. 즉, 반도체 메모리 셀은 바람직하게는 도전성 영역이 배선의 일부와 공통 영역을 구비한 구성을 갖는다.
본 발명의 반도체 메모리 셀에 있어서는, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 각각의 도전게이트가 도전체층을 거쳐 대향하고 있으므로, 칩 면적을 작게 할 수 있다. 또, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 각각의 도전게이트 G1, G2는 메모리셀 선택용의 제1 배선에 접속되어 있으므로, 메모리셀 선택용의 제1 배선은 1본이면 되고, 칩 면적을 작게 할 수 있다.
본 발명의 반도체 메모리 셀에 있어서는, 스위치용 트랜지스터 TR2의 다른쪽 소스/드레인 영역인 제2의 도전성 영역 SC2에 있어서, 독출용 트랜지스터 TR1의 채널형성영역 CH1이 구성되어 있다. 또, 스위치용 트랜지스터 TR2의 한쪽의 소스/드레인 영역에 상당한 제3의 도전성 영역 SC3이 기입정보 설정선에 접속되어 있다. 그리고 메모리셀 선택용 제1 배선의 전위를 적절히 선택함으로써, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 온·오프상태를 제어할 수 있다. 즉, 정보의 기입시, 제1 배선의 전위를 스위치용 트랜지스터 TR2가 충분히 온으로 되는 전위에 설정하면, 스위치용 트랜지스터 TR2는 도통하고, 기입정보 설정선의 전위에 의존하여 스위치용 트랜지스터 TR2에서의 제1의 도전성 영역 SC1과 제3의 도전성 영역 SC3사이에 형성된 캐패시터에 전하가 충전된다. 그 결과, 정보는 독출용 트랜지스터 TR1의 채널형성영역 CH1(제2의 도전성 영역 SC2)에, 제1의 도전성 영역 SC1과의 전위차 또는 전하의 형태로 축적된다. 정보의 독출시, 제1의 도전성 영역 SC1의 전위는 독출전위로 되고, 독출용 트랜지스터 TR1에 있어서는 채널형성영역 CH1에 축적된 전위 또는 전하(정보)는 채널형성영역 CH1에 상당하는 제3의 도전성 영역 SC3와 소스/드레인 영역에 상당하는 제4의 도전성 영역 SC4와의 사이의 전위차 또는 전하로 변환되고, 그 전하(정보)에 의존하여 도전게이트 G1에서 본 독출용 트랜지스터 TR1의 스래시홀드치가 변화한다. 따라서, 정보의 독출시, 적절히 선정된 전위를 도전게이트 G1에 인가함으로써, 독출용 트랜지스터 TR1의 온/오프동작을 제어할 수 있다. 따라서 이 독출용 트랜지스터 TR1의 동작상태를 검출함으로써 정보의 독출을 행할 수 있다.
또한, 본 발명의 반도체 메모리 셀에 있어서는, 제1 도전형의 독출용 트랜지스터 TR1및 제2 도전형의 스위치용 트랜지스터 TR2에 추가하여, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3는 정보의 독출시, 온/오프동작의 제어가 이루어지므로, 제1의 도전성 영역 SC1내지 제4의 도전성 영역 SC4를 흐르는 전류의 마진을 매우 크게 취하는 결과, 예를 들면 제2 배선에 접속할 수 있는 반도체 메모리 셀의 수에 제한을 받기 어렵고, 나아가서 반도체 메모리 셀의 정보유지시간(리텐션 시간)을 길게 할 수 있다.
본 발명의 제9의 양태에 의한 반도체 메모리 셀에 있어서는, 전류제어용 접합형 트랜지스터에 추가하여 기입용 트랜지스터 TR5가 배설되어 있고, 정보의 독출시, 온/오프동작의 제어가 행해지므로, 제1의 도전성 영역 SC1내지 제4의 도전성 영역 SC4를 흐르는 전류의 마진을 한층 확실하고 매우 크게 얻은 결과, 예를 들면 제2 배선에 접속할 수 있는 반도체 메모리 셀의 수에 제한을 한층 받기 어렵다.
본 발명의 제10의 양태에 관한 반도체 메모리 셀은, 도 76의 (A) 또는 도 77의 (A)에 원리도를 나타낸 바와 같이,
반도체 메모리 셀에 있어서,
a) 제1 도전형의 독출용 제1 트랜지스터,
b) 제2 도전형의 기입용 제2 트랜지스터, 및
c) 다이오드
를 포함하고,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 메모리 셀 선택용 제2 라인에 접속되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 다이오드의 일단을 구성하고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 기입정보 설정선에 접속되고, 다이오드의 타단을 구성하며,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역의 기능을 하고,
(C) 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 다른 쪽 소스/드레인 영역은 메모리 셀 선택용 제1 라인에 접속되는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제11의 양태에 관한 반도체 메모리 셀은 도 76 (B) 또는 도 77 (B)에 도시한 바와 같이,
반도체 메모리 셀에 있어서,
a) 제1 도전형의 독출용 제1 트랜지스터,
b) 제2 도전형의 기입용 제2 트랜지스터, 및
c) 다이오드
를 포함하고,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 다이오드의 일단을 구성하고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 기입정보 설정선에 접속되고, 다이오드의 타단을 구성하며,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역의 기능을 하고,
(C) 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 다른 쪽 소스/드레인 영역은 메모리 셀 선택용 제1 라인에 접속되는 것을 특징으로 한다.
그리고, 본 발명의 제12의 양태에 관한 반도체 메모리 셀에서는,
제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 다이오드로 이루어지고,
(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),
(나) 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,
(다) 제1 영역과 접하고, 제2 영역과는 떨어져 형성되는 제1 도전형의 제3 반도전성 영역,
(라) 제3 영역의 표면 영역에 형성되고, 제3 영역과 함께 정류(整流)접합을 형성하는 제4 반도전성 또는 도전성 영역, 및
(마) 제2 영역과 제3 영역, 및 제1 영역과 제4 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부
를 포함하며,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 영역과 제4 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,
(C) 다이오드는 제3 영역 및 제4 영역으로 구성되고,
(D) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(E) 제2 영역은 메모리 셀 선택용의 제2 라인에 접속되고,
(F) 제4 영역은 기입정보 설정선에 접속되는 것을 특징으로 한다.
그리고, 본 발명의 제13의 양태에 관한 반도체 메모리 셀에서는,
제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 다이오드로 이루어지고,
(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),
(나) 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,
(다) 제1 영역과 접하고, 제2 영역과는 떨어져 형성되는 제2 도전형의 제3 반도전성 영역,
(라) 제3 영역의 표면 영역에 형성되고, 제3 영역과 함께 정류(整流)접합을 형성하는 제4 반도전성 또는 도전성 영역, 및
(마) 제2 영역과 제3 영역, 및 제1 영역과 제4 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부
를 포함하며,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역과 제4 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,
(C) 다이오드는 제1 영역 및 제2 영역으로 구성되고,
(D) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(E) 제4 영역은 메모리 셀 선택용의 제2 라인에 접속되고,
(F) 제2 영역은 기입정보 설정선에 접속되는 것을 특징으로 한다.
그리고, 본 발명의 제13의 양태에 관한 반도체 메모리 셀에서는,
제4의 영역 SC4는 메모리셀 선택용의 제2의 배선에 접속되는 대신, 소정의 전위에 접속되고, 제2의 영역 SC2는 기입정보 설정선에 접속되는 대신, 메모리 선택용의 제2의 배선에 접속되어 있는 구성으로 할 수도 있다. 또, 제3의 영역 SC3의 아래에, 제1 도전형의 고농도 불순물 함유영역 SC5를 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
본 발명의 제10 내지 제13 양태의 반도체 메모리 셀은 반도체기판 표면영역, 반도체 기판 또는 지지기판에 배설된 절연층(절연체) 상, 반도체 기판에 배설된 웰(제12의 양태에 관한 반도체 메모리 셀에서는 제2 도전형, 제13의 양태에 관한 반도체 메모리 셀에서는 제1 도전형을 가지는 웰) 구조 내, 또는 절연체 상에 형성할 수 있지만, α선 대책의 면에서, 반도체 메모리 셀은 웰 구조 내에 형성되고, 또는 절연체 상에 형성되어 있는 것이 바람직하다.
본 발명의 제12 또는 제13 양태에 따른 반도체 메모리 셀 내의 제2 영역 SC2및 제4 영역 SC4는 각각 실리사이드, 금속, 또는 금속 화합물로 구성될 수 있는 도전성 영역으로 구성된다. 이러한 도전성 영역이 실리사이드, 금속, 또는 금속 화합물로 구성되고, 이들 도전성 영역이 각각 각각 배선(wiring)에 접속될 경우, 이들 도전성 영역은 각각 배리어층 또는 글루층(glue layer)으로 사용된 티타늄 실리사이드 또는 TiN과 같은 해당 배선을 구성하는 재료와 공통의 재료로 구성될 수 있다. 즉, 반도체 메모리 셀은 바람직하게는 상기 도전성 영역이 각각 배선의 일부와 공통 영역을 구비한 구성을 갖는다.
본 발명의 제10 내지 13의 양태의 반도체 메모리 셀에서는, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 각각의 게이트영역은 공통이고, 메모리셀 선택용의 제1의 배선에 접속되어 있다. 따라서, 메모리셀 선택용의 제1의 배선은 1개로 되어, 칩면적을 작게 할 수 있다.
본 발명의 제10 또는 제11의 양태에 관한 반도체 메모리 셀에서는, 스위치용 트랜지스터 TR2의 다른 쪽의 소스/드레인 영역은 독출용 트랜지스터 TR1의 채널형성영역 CH1와 공통이다. 또, 본 발명이 제12의 양태에 관한 반도체 메모리 셀에서는, 스위치용 트랜지스터 TR2의 다른 쪽의 소스/드레인 영역인 제1의 영역 SC1는 독출용 트랜지스터 TR1의 채널형성영역 CH1에 상당하고 있다. 또한, 본 발명의 제13의 양태에 관한 반도체 메모리 셀에서는, 스위치용 트랜지스터 TR2의 다른 쪽의 소스/드레인 영역인 제3의 영역 SC3는 독출용 트랜지스터 TR1의 채널형성영역 CH1에 상당하고 있다. 그리고, 정보의 기입 시, 스위치용 트랜지스터 TR2은 도통하고, 그 결과, 정보는 독출용 트랜지스터 TR1의 채널형성영역 CH1에전위 또는 전하의 형태로 축적된다. 정보의 독출 시, 독출용 트랜지스터 TR1에서는, 채널형성영역 CH1에 축적된 전위 또는 전하(정보)에 의존하여, 게이트영역 에서 본 독출용 트랜지스터 TR1의 스레시홀드치가 변화된다. 따라서, 정보의 독출 시, 적절히 선정된 전위를 게이트영역에 인가함으로써, 독출용 트랜지스터 TR1의 정보축적상태를 채널전류의 대소(0을 포함하여)로 판정할 수 있다. 즉, 이 독출용 트랜지스터 TR1의 동작상태를 검출함으로써, 정보의 독출을 행할 수 있다.
더욱이, 스위치용 트랜지스터 TR2의 채널형성영역 CH2에 상당하고, 또한 독출용 트랜지스터 TR1의 소스/드레인 영역의 다른 쪽에 상당하는 제3의 영역 SC2또는 제1의 영역 SC1는, 다이오드 D를 통해 기입정보 설정선 또는 메모리셀 선택용의 제2의 배선에 접속되어 있으므로, 이른바 독출선을 생략할 수 있어, 배선 구성을 간소화할 수 있다.
상기의 목적을 달성하기 위한 본 발명의 제14의 양태에 관한 반도체 메모리 셀은,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,
(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,
(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,
(마) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및
(바) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부
를 포함하고,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(D) 제3 영역은 기입정보 설정선에 접속되고,
(E) 제4 영역은 메모리 셀 선택용의 제2 라인에 접속되고,
(F) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되는 것을 특징으로 한다.
이 발명의 제14의 양태에 관한 반도체 메모리 셀에서는,
제4의 영역은 메모리셀 선택용의 제2의 배선에 접속되는 대신, 소정의 전위에 접속되고, 독출용 트랜지스터의 다른 쪽의 소스/드레인 영역은 소정의 전위에 접속되는 대신, 제2의 배선에 접속되어 있는 구성으로 할 수도 있다. 그리고, 이와 같은 구성을 본 발명의 제15의 양태에 관한 반도체 메모리 셀이라고 부른다.
상기의 목적을 달성하기 위한 본 발명의 제16의 양태에 관한 반도체 메모리 셀은,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 다이오드로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,
(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,
(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,
(마) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및
(바) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부
를 포함하고,
(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C) 다이오드는 제1 영역 및 제3 영역으로 구성되고,
(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,
(E) 제3 영역은 기입정보 설정선에 접속되고,
(F) 제4 영역은 메모리 셀 선택용의 제2 라인에 접속되는 것을 특징으로 한다.
이 발명의 제16의 양태에 관한 반도체 메모리 셀에서는,
제3의 영역은 기입정보 설정선에 접속되는 대신, 메모리셀 선택용의 제2의 배선에 접속되고, 제4의 영역은 메모리셀 선택용의 제2의 배선에 접속되는 대신, 소정의 전위에 접속되어 있는 구성으로 할 수도 있다. 그리고, 이와 같은 구성은 본 발명의 제17의 양태에 관한 반도체 메모리 셀이라고 부른다.
본 발명의 제14 내지 제17 양태에 따른 반도체 메모리 셀 내의 제3 영역 SC3및 제4 영역 SC4가 도전성 영역으로 구성되는 경우, 이들 도전성 영역은 각각 실리사이드, 금속, 또는 금속 화합물로 구성될 수 있다. 이들 도전성 영역이 각각 실리사이드, 금속, 또는 금속 화합물로 구성되고, 배선(wiring)에 접속될 경우, 이들 도전성 영역은 각각 배리어층 또는 글루층(glue layer)으로 사용된 티타늄 실리사이드 또는 TiN과 같은 해당 배선을 구성하는 재료와 공통의 재료로 구성될 수 있다. 즉, 반도체 메모리 셀은 바람직하게는 상기 도전성 영역이 각각 배선의 일부와 공통 영역을 구비한 구성을 갖는다.
본 발명의 제14 내지 제17의 양태에 관한 반도체 메모리 셀에 있어서, 제3의 영역 SC3, 또는 제4의 영역 SC4를 도전성의 영역으로 하는 경우, 이들의 영역을 실리사이드나 금속, 금속화합물로 구성할 수 있다. 그리고, 이들의 영역을 실리사이드나 금속, 금속화합물로 구성하는 경우로서, 더욱이 이들의 영역이 배선과 접속되어 있는 경우에는, 이들의 영역을 배선과 공통의 재료(예를 들면, 배리어층, 글루 레이어로서 사용되는 티탄실리사이드나 TiN등의 재료)로 구성할 수도 있다. 즉, 이들의 영역을 배선의 일부분과 공통으로 하는 구조로 하는 것도 가능하다.
본 발명의 반도체 메모리 셀에서는, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 각각의 게이트영역이 도전체층을 통해 대향하고 있으므로, 칩면적을 작게 할 수 있다. 또, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 각각의 게이트영역 G1, G2는 메모리셀 선택용의 제1의 배선에 접속되어 있으므로, 메모리셀 선택용의 제1의 배선은 1개로 되어, 칩면적을 작게 할 수 있다.
본 발명의 반도체 메모리 셀에서는, 스위치용 트랜지스터 TR2의 다른 쪽의 소스/드레인 영역인 제2의 영역 SC2에 의해, 독출용 트랜지스터 TR1의 채널형성영역 CH1가 구성되어 있다. 또, 독출용 트랜지스터 TR2의 한 쪽의 소스/드레인 영역에 상당하는 제3의 영역 SC3가 기입정보 설정선 또는 제2의 배선에 접속되어 있다. 그리고, 메모리셀 선택용의 제1의 배선의 전위를 적절히 선택함으로써, 독출용 트랜지스터 TR1및 스위치용 트랜지스터 TR2의 온·오프상태를 제어할 수 있다. 즉, 정보의 기입 시 제1의 배선의 전위를 스위치용 트랜지스터 TR2이 충분히 온이 되는 전위로 설정하면, 스위치용 트랜지스터 TR2은 도통하고, 기입정보 설정선의 전위에 의존하여 스위치용 트랜지스터 TR2에서의 제1의 영역 SC1와 제2의 영역 SC2사이에 형성된 캐패시터에 전하가 충전된다. 그 결과, 정보는 독출용 트랜지스터 TR1의 채널형성영역 CH1(제2의 영역 SC2)에, 제1의 영역 SC1와의 전위차 또는 전하의 형태로 축적된다. 정보의 독출 시, 제2의 영역 SC2에 축적된 전위차 또는 전하(정보)에 의존하여, 게이트영역 GA에서 본 제1의 독출용 트랜지스터 TR1의 스레시홀드치가 변화된다. 따라서, 정보의 독출 시, 적절히 선정된 전위를 게이트영역 G1에 인가함으로써, 독출용 트랜지스터 TR1의 온/오프동작을 제어할 수 있다. 이 독출용 트랜지스터 TR1의 동작상태를 검출함으로써, 정보의 독출을 행할 수 있다.
본 발명의 제16 또는 제17의 양태에 관한 반도체 메모리 셀에서는, 다이오드를 배설하고 있으므로, 본 발명의 제14 또는 제15의 양태에 관한 반도체 메모리 셀과 비교하여, 배선 구성의 간소화를 도모할 수 있다. 그리고, 본 발명의 상기 각 양태에 관한 반도체 메모리 셀에서는, 제1의 주면측에 배설된 독출용 트랜지스터의 게이트영역과, 제2의 주면측에 배설된 스위치용 트랜지스터의 게이트영역과는, 반도체 메모리 셀마다 접속되어 있을 필요는 없어, 규정수 또는 규정 배치가 서로 인접하는 반도체 메모리 셀의 독출용 트랜지스터의 게이트영역끼리, 및 스위치용 트랜지스터의 게이트영역끼리를 접속하고, 또한 이들을 메모리셀 선택용의 제1의 배선에 접속해도 된다.
상기의 목적을 달성하기 위한 본 발명의 제18의 양태에 관한 반도체 메모리 셀은, 도 122에 그 원리도를 나타낸 바와 같이,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,
(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과 반대인 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제1 도전형과 반대인 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되고, 제3-A 영역과 함께 정류접합을 형성하는 제4-A 반도전성 또는 도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되고, 제3-B 영역과 함께 정류접합을 형성하는 제4-B 반도전성 또는 도전성 영역,
(마-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(마-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C) 제1 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-A 라인에 접속되고,
(c) 제2 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-B 라인에 접속되고,
(D) 제2-A 영역은 기입정보 설정선-A에 접속되고,
(d) 제2-B 영역은 기입정보 설정선-B에 접속되고,
(E) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(e) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,
(F) 제1 영역은 소정의 전위를 갖는 라인에 접속되는 것을 특징으로 한다.
본 발명의 제18의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 124에 나타낸 바와 같이, 제4A의 영역 SC4A는 메모리셀 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되고, 제1의 영역 SC1는 소정의 전위에 접속되는 대신, 메모리셀 선택용의 제2의 배선에 접속되어 있는 구성으로 할 수도 있다.
상기의 목적을 달성하기 위한 본 발명의 제19의 양태에 관한 반도체 메모리 셀은 도 135에 그 원리도를 나타낸 바와 같이,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,
(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과 반대인 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제1 도전형과 반대인 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되고, 제3-A 영역과 함께 정류접합을 형성하는 제4-A 반도전성 또는 도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되고, 제3-B 영역과 함께 정류접합을 형성하는 제4-B 반도전성 또는 도전성 영역,
(마-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(마-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C) 제1 다이오드는 제1 영역과 제2-A 영역으로 구성되고,
(c) 제2 다이오드는 제1 영역과 제2-B 영역으로 구성되고,
(D) 제1 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-A 라인에 접속되고,
(d) 제2 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-B 라인에 접속되고,
(E) 제2-A 영역은 기입정보 설정선-A에 접속되고,
(e) 제2-B 영역은 기입정보 설정선-B에 접속되고,
(F) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(f) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되는 있는 것을 특징으로 한다.
또, 본 발명의 제19의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 139에 나타낸 바와 같이, 기입정보 설정선 A 및 기입정보 설정선 B를 공통으로 할 수 있다. 또, 본 발명의 제19의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 139에 나타낸 바와 같이, 제2A의 영역 SC2A는 기입정보 설정선 A에 접속되는 대신, 메모리 선택용의 제2A의 배선에 접속되고, 제2B의 영역 SC2B는 기입정보 설정선 B에 접속되는 대신, 메모리 선택용의 제2B의 배선에 접속되고, 제4A의 영역 SC4A는 메모리 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되어 있는 구성으로 할 수도 있다. 이 경우, 원리도를 도 141에 나타낸 바와 같이, 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
또한, 본 발명의 제19의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 143에 나타낸 바와 같이, 제1의 영역 SC1의 제1의 주면을 포함하는 표면영역에 배설된 도전성의 제5A의 영역 SC5A, 및 제1의 영역 SC1의 제2의 주면을 포함하는 표면영역에 배설된 도전성의 제5B의 영역 SC5B를 더 구비하고, 제1의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A로 구성되는 대신, 제1의 영역 SC1및 제5A의 영역 SC5A로 구성된 쇼트키다이오드 DSA로 이루어지고, 제2의 다이오드는 제1의 영역 SC1및 제2B의 영역 SC2B로 구성되는 대신, 제1의 영역 SC1및 제5B의 영역 SC5B로 구성(이하, 본 발명의 제20의 양태에 관한 반도체 메모리 셀이라고 부르는 경우가 있음)으로 할 수도 있다.
본 발명의 제20의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 147에 나타낸 바와 같이, 제2A의 영역 SC2A는 기입정보 설정선 A에 접속되는 대신, 메모리 선택용의 제2A의 배선에 접속되고, 제2B의 영역 SC2B는 기입정보 설정선 B에 접속되는 대신, 메모리 선택용의 제2B의 배선에 접속되고, 제4A의 영역 SC4A는 메모리 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되어 있는 구성으로 할 수 있다. 이 경우, 원리도를 도 149에 나타낸 바와 같이, 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
또, 본 발명의 제19의 양태에 관한 반도체 메모리 셀에 있어서, 원리도를 도 151에 나타낸 바와 같이, 기입정보 설정선 A 및 기입정보 설정선 B는 공통이고, 제1의 주면으로부터 제2의 주면에 걸쳐 상기 반도체층에 배설되고, 제1의 영역 SC1와 접하는 도전성의 제5의 영역 SC5를 더 구비하고,
제1의 다이오드 및 제2의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A, 및 제1의 영역 SC1및 제2B의 영역 SC2B로 구성되는 대신, 제1의 영역 SC1및 제5의 영역 SC5로 구성된 쇼트키다이오드 DS로 이루어지는 구성으로 할 수도 있다.
이 경우, 원리도를 도 153에 나타낸 바와 같이, 제2A의 영역 SC2A및 제2B의 영역 SC2B는 공통의 기입정보 설정선에 접속되는 대신, 메모리 선택용의 제2의 배선에 접속되고, 제4A의 영역 SC4A는 메모리 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되어 있는 구성으로 할 수도 있다.
상기의 목적을 달성하기 위한 본 발명의 제21의 양태에 관한 반도체 메모리 셀은 원리도를 도 155에 나타낸 바와 같이,
제1 및 제2의 대향하는 2개의 주면을 가지는 반도체층을 구비하고,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는, 제1 도전형과 반대인 제2 도전형의 제2 반도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되고, 제3-A 영역과 함께 정류접합을 형성하는 제4-A 반도전성 또는 도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되고, 제3-B 영역과 함께 정류접합을 형성하는 제4-B 반도전성 또는 도전성 영역,
(마-1) 제1 영역과 제4-A 영역, 및 제2 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(마-2) 제1 영역과 제4-B 영역, 및 제2 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제2 영역의 표면 영역과 제1 주면을 포함하는 제3-A 영역의 표면 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제2 영역의 표면 영역과 제2 주면을 포함하는 제3-B 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C) 제1 다이오드는 제2 다이오드와 공통이고, 제1 다이오드와 제2 다이오드는 각각 제1 영역과 제2 영역으로 구성되고,
(D) 제1 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-A 라인에 접속되고,
(d) 제2 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-B 라인에 접속되고,
(E) 제2 영역은 기입정보 설정선에 접속되고,
(F) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(f) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되는 있는 것을 특징으로 한다.
본 발명의 제21의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 157에 나타낸 바와 같이, 제2A의 영역 SC2A는 기입정보 설정선에 접속되는 대신, 메모리 선택용의 제2의 배선에 접속되고, 제4A의 영역 SC4A는 메모리 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되어 있는 구성으로 할 수도 있다.
그리고, 기입정보 설정선 A 및 기입정보 설정선 B를 공통으로 하고, 또는 제2A의 배선 및 제2B의 배선을 공통으로 할 경우, 반도체 메모리 셀마다 이들의 기입정보 설정선 또는 제2의 배선을 서로 접속할 필요은 없고, 규정수 또는 규정배치가 서로 인접하는 반도체 메모리 셀에서의 기입정보 설정선 또는 제2의 배선끼리 접속해도 된다. 또, 반도체메모리소자의 셀마다 제1A의 배선과 제1B의 배선을 서로 접속해도 되고, 규정수 또는 규정배치가 서로 인접하는 반도체 메모리 셀에서의 제1A의 배선과 제1B의 배선을 접속해도 된다.
본 발명의 제18∼제21의 양태에 관한 반도체 메모리 셀에 있어서, 제2A 또는 제2B의 영역 SC2A, SC2B또는 제4A 또는 제4B의 영역 SC4A, SC4B를 도전성의 영역으로 하는 경우, 또는 본 발명의 제4의 양태에 관한 반도체 메모리 셀에서의 제4A 또는 제4B의 영역 SC4A, SC4B를 도전성의 영역으로 하는 경우에는 이들의 영역을 실리사이드나 Mo나 Al 등의 금속, 또는 금속화합물로 구성할 수 있다. 그리고, 이들의 영역을 실리사이드나 금속, 금속화합물로 구성하는 경우로서, 더욱이 이들의 영역이 배선과 접속되어 있는 경우에는, 이들의 영역을 배선과 공통의 재료(예를 들면, 배리어층, 글루 레이어로서 사용되는 티탄실리사이드나 TiN등의 재료)로 구성할 수도 있다. 즉, 이들의 영역을 배선의 일부분과 공통으로 하는 구조로 하는 것도 가능하다. 또는, 제5A의 영역 SC5A, 제5B의 영역 SC5B또는 제5의 영역 SC5를 실리사이드나 금속, 금속화합물로 구성할 수 있다.
그리고, 본 발명의 제18∼제21의 양태에 관한 반도체 메모리 셀에 있어서, 제1의 영역 SC1와 제3A의 영역 SC3A의 사이, 또 제1의 영역 SC1와 제3B의 영역 SC3B의 사이에 제1 도전형의 고농도 불순물 함유영역 SC6A, SC6B를 더 구비하면, 독출용 트랜지스터 TR1A, TR1B의 채널형성영역 CH1A, CH1B에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
본 발명의 반도체 메모리 셀에서는, 반도체층의 제1의 주면 및 제2의 주면을 포함하는 부분에 제1의 반도체메모리소자, 제2의 반도체메모리소자가 대향하여 형성되어 있으므로, 본래 1개의 반도체 메모리 셀을 형성해야 할 영역 내에 2개의 반도체메모리소자를 배설할 수 있어, 반도체 메모리 셀의 집적도를 높일 수 있다.
또, 본 발명의 반도체 메모리 셀의 각각의 반도체메모리소자에서는, 독출용 트랜지스터 및 기입용 트랜지스터의 각각의 게이트영역은 공통이고, 메모리셀 선택용의 제1A, 제1B의 배선에 접속되어 있다. 따라서, 각각의 반도체메모리소자에 대한 메모리셀 선택용의 제1A, 제1B의 배선은 1개로 되어, 칩면적을 작게 할 수 있다.
본 발명의 반도체 메모리 셀에서는, 예를 들면 제1의 반도체메모리소자에 관해 설명하면, 제1의 기입용 트랜지스터 TR2A의 다른 쪽의 소스/드레인 영역인 제3A의 영역 SC3A는 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A가 구성되어 있다. 또, 제1의 기입용 트랜지스터 TR2A의 한 쪽의 소스/드레인 영역에 상당하는 제2의 영역 SC2A가 기입정보 설정선 A 또는 제2A의 배선에 접속되어 있다. 그리고, 메모리셀 선택용의 제1A의 배선의 전위를 적절히 선택함으로써, 제1의 독출용 트랜지스터 TR1A및 제1의 기입용 트랜지스터 TR2A의 온·오프상태를 제어할 수 있다. 즉, 정보의 기입 시 제1A의 배선의 전위를 제1의 기입용 트랜지스터 TR2A이 충분히 온이 되는 전위로 설정하면, 제1의 기입용 트랜지스터 TR2A은 도통하고, 기입정보 설정선 A 또는 제2A의 배선의 전위에 의존하여 제1의 기입용 트랜지스터 TR2A에서의 제1의 영역 SC1와 제3A의 영역 SC3A사이에 형성된 캐패시터에 전하가 충전된다. 그 결과, 정보는 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A(제3A의 영역 SC3A)에, 제1의 영역 SC1와의 전위차 또는 전하의 형태로 축적된다. 정보의 독출 시, 제3A의 영역 SC3A에 축적된 전위차 또는 전하(정보)에 의존하여, 게이트영역 GA에서 본 제1의 독출용 트랜지스터 TR1A의 스레시홀드치가 변화된다. 따라서, 정보의 독출 시, 적절히 선정된 전위를 게이트영역 G1A에 인가함으로써, 제1의 독출용 트랜지스터 TR1A의 온/오프동작을 제어할 수 있다. 이 독출용 트랜지스터 TR1A의 동작상태를 검출함으로써, 정보의 독출을 행할 수 있다.
본 발명의 제19∼제21의 양태에 관한 반도체 메모리 셀에서는, 다이오드가 배설되어 있고, 본 발명의 제18의 양태에 관한 반도체 메모리 셀과 비교하여, 배선 구성의 간소화를 도모할 수 있다.
본 발명의 제22의 양태에 관한 반도체 메모리 셀은, 도 160에 그 원리도를 나타낸 바와 같이, 대향하여 배치된 2개의 반도체메모리소자로 구성되고, 각 반도체메모리소자는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 3개의 트랜지스터로 구성되어 있다.
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,
(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되고, 제3-A 영역과 함께 정류접합을 형성하는 제4-A 반도전성 또는 도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되고, 제3-B 영역과 함께 정류접합을 형성하는 제4-B 반도전성 또는 도전성 영역,
(마-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(마-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제2-A 영역 및 제3-A 영역으로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제2-A 영역 및 제3-A 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,
(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제2-B 영역 및 제3-B 영역으로 구성되고,
(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제2-B 영역 및 제3-B 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,
(D) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,
(d) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,
(E) 제2-A 영역은 기입정보 설정선-A에 접속되고,
(e) 제2-B 영역은 기입정보 설정선-B에 접속되고,
(F) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(f) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,
(G) 제1 영역은 소정의 전위를 갖는 라인에 접속되는 있는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제23의 양태에 관한 반도체 메모리 셀도 대향하여 배치된 2개의 반도체메모리소자로 구성되고, 각 반도체메모리소자는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 3개의 트랜지스터로 구성되어 있다. 본 발명의 제23의 양태에 관한 반도체 메모리 셀이 제22의 양태에 관한 반도체 메모리 셀과 상위한 점은, 전류제어용 접합형 트랜지스터를 구성하는 영역이 상위한 점, 제4A의 영역 SC4A및 제4B의 영역 SC4B가 반도체성의 영역으로 구성되어 있는 점, 제5A의 영역 SC5A및 제5B의 영역 SC5B가 배설되어 있는 점에 있다.
즉, 본 발명의 제23의 양태에 관한 반도체 메모리 셀은 도 164에 원리도를 나타낸 바와 같이,
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,
(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,
(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,
(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,
(바-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(바-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,
(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,
(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,
(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,
(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,
(D) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,
(d) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,
(E) 제2-A 영역은 기입정보 설정선-A에 접속되고,
(e) 제2-B 영역은 기입정보 설정선-B에 접속되고,
(F) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(f) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,
(G) 제1 영역은 소정의 전위를 갖는 라인에 접속되고,
(H) 제5-A 영역은 기입정보 설정선-A에 접속되고,
(h) 제5-B 영역은 기입정보 설정선-B에 접속되는 있는 것을 특징으로 한다.
또, 본 발명의 제23의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 168에 나타낸 바와 같이,
제1의 반도체메모리소자는 제1 도전형의 제3의 전류제어용 접합형 트랜지스터 TR5A을 더 구비하고, 제2의 반도체메모리소자는 제1 도전형의 제4의 전류제어용 접합형 트랜지스터 TR5B을 더 구비하고,
(I-1) 제3의 전류제어용 접합형 트랜지스터 TR5A의 게이트영역은 제2A의 영역 SC2A및 제3A의 영역 SC3A로 구성되고,
(I-2) 제3의 전류제어용 접합형 트랜지스터 TR5A의 채널영역 CH5A는 제2A의 영역 SC2A와 제3A의 영역 SC3A로 끼워진 제1의 영역 SC1의 부분으로 구성되고,
(i-1) 제4의 전류제어용 접합형 트랜지스터 TR5B의 게이트영역은 제2B의 영역 SC2B및 제3B의 영역 SC3B로 구성되고,
(i-2) 제4의 전류제어용 접합형 트랜지스터 TR5B의 채널영역 CH5B는 제2B의 영역 SC2B와 제3B의 영역 SC3B로 끼워진 제1의 영역 SC1의 부분으로 구성되어 있는 양태로 할 수도 있다.
또, 본 발명의 제23의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 172에 나타낸 바와 같이, 상기 제5A의 영역 SC5A는 기입정보 설정선 A에 접속되는 대신, 제3A의 영역 SC3A에 접속되고, 상기 제5B의 영역 SC5B는 기입정보 설정선 B에 접속되는 대신, 제3B의 영역 SC3B에 접속되어 있는 양태로 할 수도 있다. 그리고, 이러한 양태를 본 발명의 제2A의 양태라고 부르는 경우가 있다.
그리고, 본 발명의 제24의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 177에 나타낸 바와 같이, 제1의 반도체메모리소자는 제1 도전형의 제3의 전류제어용 접합형 트랜지스터 TR5A를 더 구비하고, 제2의 반도체메모리소자는 제1 도전형의 제4의 전류제어용 접합형 트랜지스터 TR5B을 더 구비하고,
(I-1) 제3의 전류제어용 접합형 트랜지스터 TR5A의 게이트영역은 제2A의 영역 SC2A및 제3A의 영역 SC3A로 구성되고,
(I-2) 제3의 전류제어용 접합형 트랜지스터 TR5A의 채널영역 CH2A는 제2A의 영역 SC2A와 제3A의 영역 SC3A로 끼워진 제1의 영역 SC1의 부분으로 구성되고,
(i-1) 제4의 전류제어용 접합형 트랜지스터 TR5B의 게이트영역은 제2B의 영역 SC2B및 제3B의 영역 SC3B로 구성되고,
(i-2) 제4의 전류제어용 접합형 트랜지스터 TR5B의 채널영역 CH5B는 제2B의 영역 SC2B와 제3B의 영역 SC3B로 끼워진 제1의 영역 SC1의 부분으로 구성되어 있는 양태로 할 수도 있다.
상기의 목적을 달성하기 위한 본 발명의 제25의 양태에 관한 반도체 메모리 셀은 원리도를 도 181에 나타낸 바와 같이, 대향하여 배치된 2개의 반도체메모리소자로 구성되고, 각 반도체메모리소자는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 또 다른 기입용 트랜지스터의 4개의 트랜지스터로 구성되어 있다.
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제3 트랜지스터를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제4 트랜지스터를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,
(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,
(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,
(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,
(바-1) 제1 영역과 제4-A 영역, 제2-A 영역과 제3-A 영역, 및 제3-A 영역과 제5-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(바-2) 제1 영역과 제4-B 영역, 제2-B 영역과 제3-B 영역, 및 제3-B 영역과 제5-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,
(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,
(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,
(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,
(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,
(D-1) 기입용 제3 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제1 트랜지스터의 채널 형성 영역으로 기능하는 제3-A 영역의 표면 영역으로 구성되고,
(D-2) 기입용 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-A 영역으로 구성되고,
(D-3) 기입용 제3 트랜지스터의 채널 형성 영역은 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-A 영역의 표면 영역으로 구성되고,
(d-1) 기입용 제4 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제2 트랜지스터의 채널 형성 영역으로 기능하는 제3-B 영역의 표면 영역으로 구성되고,
(d-2) 기입용 제4 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-B 영역으로 구성되고,
(d-3) 기입용 제4 트랜지스터의 채널 형성 영역은 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-B 영역의 표면 영역으로 구성되고,
(E) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,
(e) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,
(F) 제2-A 영역은 기입정보 설정선-A에 접속되고,
(f) 제2-B 영역은 기입정보 설정선-B에 접속되고,
(G) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(g) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,
(H) 제1 영역은 소정의 전위를 갖는 라인에 접속되는 있는 것을 특징으로 한다.
본 발명의 제25의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 186에 나타낸 바와 같이, 제1의 반도체메모리소자는 제1 도전형의 제3의 전류제어용 접합형 트랜지스터 TR5A을 더 구비하고, 제2의 반도체메모리소자는 제1 도전형의 제4의 전류제어용 접합형 트랜지스터 TR5B을 더 구비하고,
(I-1) 제3의 전류제어용 접합형 트랜지스터 TR5A의 게이트영역은 제2A의 영역 SC2A및 제3A의 영역 SC3A로 구성되고,
(I-2) 제3의 전류제어용 접합형 트랜지스터 TR5A의 채널영역 CH5A는 제2A의 영역 SC2A와 제3A의 영역 SC3A로 끼워진 제1의 영역 SC1의 부분으로 구성되고,
(i-1) 제4의 전류제어용 접합형 트랜지스터 TR5B의 게이트영역은 제2B의 영역 SC2B및 제3B의 영역 SC3B로 구성되고,
(i-2) 제4의 전류제어용 접합형 트랜지스터 TR5B의 채널영역 CH5B는 제2B의 영역 SC2B와 제3B의 영역 SC3B로 끼워진 제1의 영역 SC1의 부분으로 구성되어 있는 양태로 할 수도 있다.
각종의 변형을 포함하는 본 발명의 제22∼제25의 양태에 관한 반도체 메모리 셀에서는, 제4A의 영역 SC4A는 메모리셀 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되고, 제1의 영역 SC1는 소정의 전위에 접속되는 대신, 메모리셀 선택용의 제2의 배선에 접속되어 있는 구성으로 할 수도 있다.
본 발명의 제26의 양태에 관한 반도체 메모리 셀은 원리도를 도 190에 나타낸 바와 같이, 대향하여 배치된 2개의 반도체메모리소자로 구성되고, 각 반도체메모리소자는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 3개의 트랜지스터, 및 1개의 다이오드로 구성되어 있고, 이들의 반도체메모리소자의 구조는 제23의 양태에 관한 반도체 메모리 셀에서의 반도체메모리소자의 구조와 유사하다.
제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,
(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,
(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,
(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,
(바-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(바-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,
(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,
(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,
(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,
(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,
(D) 제1 다이오드는 제2-A 영역 및 제1 영역으로 구성되고,
(d) 제2 다이오드는 제2-B 영역 및 제1 영역으로 구성되고,
(E) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,
(e) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,
(F) 제2-A 영역은 기입정보 설정선-A에 접속되고,
(f) 제2-B 영역은 기입정보 설정선-B에 접속되고,
(G) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(g) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,
(H) 제1-A 영역은 기입정보 설정선-A에 접속되고,
(h) 제1-B 영역은 기입정보 설정선-B에 접속되는 있는 것을 특징으로 한다.
또, 본 발명의 제26의 양태에 관한 반도체 메모리 셀에서는 원리도를 도 194에 나타낸 바와 같이, 제1의 영역 SC1의 제1의 주면을 포함하는 표면영역에 배설된 도전성의 제6A의 영역 SC6A, 및 제1의 영역 SC1의 제2의 주면을 포함하는 표면영역에 배설된 도전성의 제6B의 영역 SC6B를 더 구비하고, 제1의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A로 구성되는 대신, 제1의 영역 SC1및 제6A의 영역 SC6A로 구성된 쇼트키다이오드 DSA로 이루어지고, 제2의 다이오드는 제1의 영역 SC1및 제2B의 영역 SC2B로 구성되는 대신, 제1의 영역 SC1및 제6B의 영역 SC6B로 구성된 쇼트키다이오드 DSB로 이루어지는 구성으로 할 수도 있다.
또, 본 발명의 제26의 양태에 관한 반도체 메모리 셀에서는 원리도를 도 39에 나타낸 바와 같이, 기입정보 설정선 A 및 기입정보 설정선 B는 공통이고, 제1의 주면으로부터 제2의 주면에 걸쳐 상기 반도체층에 배설되고, 제1의 영역 SC1와 접하는 도전성의 제6의 영역 SC6를 더 구비하고, 제1의 다이오드 및 제2의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A, 및 제1의 영역 SC1및 제2B의 영역 SC2B로 구성되는 대신, 제1의 영역 SC1및 제6의 영역 SC6로 구성된 쇼트키다이오드 DS로 이루어지는 구성으로 할 수도 있다.
또한, 본 발명의 제26의 양태에 관한 반도체 메모리 셀에서는 원리도를 도 202에 나타낸 바와 같이, 상기 제5A의 영역 SC5A는 기입정보 설정선 A에 접속되는 대신, 제3A의 영역 SC3A에 접속되고, 상기 제5B의 영역 SC5B는 기입정보 설정선 B에 접속되는 대신, 제3B의 영역 SC3B에 접속되어 있는 양태로 할 수도 있다. 그리고, 이와 같은 양태는 본 발명의 제27의 양태라고 부르는 경우가 있다.
본 발명의 제27의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 206에 나타낸 바와 같이, 제1영역 SC1의 제1의 주면을 포함하는 표면영역에 배설된 도전성의 제6A의 영역 SC6A, 및 제1의 영역 SC1의 제2의 주면을 포함하는 표면영역에 배설된 도전성의 제6B의 영역 SC6B를 더 구비하고, 제1의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A로 구성되는 대신, 제1의 영역SC1및 제6의 영역 SC6A로 구성된 쇼트키다이오드 DSA로 이루어지고, 제2의 다이오드는 제1의 영역 SC1및 제2B의 영역 SC2B로 구성되는 대신, 제1의 영역 SC1및 제6B의 영역 SC6B로 구성된 쇼트키다이오드 DSB로 이루어지는 구성으로 할 수도 있다.
또, 본 발명의 제27의 양태에 관한 반도체 메모리 셀에서는 원리도를 도 210에 나타낸 바와 같이, 기입정보 설정선 A 및 기입정보 설정선 B는 공통이고, 제1의 주면으로부터 제2의 주면에 걸쳐 상기 반도체층에 배설되어, 제1의 영역 SC1와 접하는 도전성의 제6의 영역 SC6를 더 구비하고, 제1의 다이오드 및 제2의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A, 및 제1의 영역 SC1및 제2B의 영역 SC2B로 구성되는 대신, 제1의 영역 SC1및 제6의 영역 SC6으로 구성된 쇼트키다이오드 DS로 이루어지는 구성으로 할 수 있다.
상기의 목적을 달성하기 위한 본 발명의 제28의 양태에 관한 반도체 메모리 셀은 원리도를 도 214에 나타낸 바와 같이, 대향하여 배치된 2개의 반도체메모리소자로 구성되고, 각 반도체메모리소자는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 또 다른 기입용 트랜지스터의 4개의 트랜지스터, 및 1개의 다이오드로 구성되어 있고, 이들의 반도체메모리소자의 구조는 제3의 양태에 관한 반도체 메모리 셀에서의 반도체메모리소자의 구조와 유사하다.
즉, 제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제3 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제4 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,
(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,
(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,
(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,
(바-1) 제1 영역과 제4-A 영역, 제2-A 영역과 제3-A 영역, 및 제3-A 영역과 5-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(바-2) 제1 영역과 제4-B 영역, 제2-B 영역과 제3-B 영역, 및 제3-B 영역과 5-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,
(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,
(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,
(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,
(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,
(D-1) 기입용 제3 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제1 트랜지스터의 채널 형성 영역으로 기능하는 제3-A 영역의 표면 영역으로 구성되고,
(D-2) 기입용 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-A 영역으로 구성되고,
(D-3) 기입용 제3 트랜지스터의 채널 형성 영역은 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-A 영역의 표면 영역으로 구성되고,
(d-1) 기입용 제4 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제2 트랜지스터의 채널 형성 영역으로 기능하는 제3-B 영역의 표면 영역으로 구성되고,
(d-2) 기입용 제4 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-B 영역으로 구성되고,
(d-3) 기입용 제4 트랜지스터의 채널 형성 영역은 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-B 영역의 표면 영역으로 구성되고,
(E) 제1 다이오드는 제2-A 영역 및 제1 영역으로 구성되고,
(e) 제2 다이오드는 제2-B 영역 및 제1 영역으로 구성되고,
(F) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,
(f) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,
(G) 제2-A 영역은 기입정보 설정선-A에 접속되고,
(g) 제2-B 영역은 기입정보 설정선-B에 접속되고,
(H) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(h) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되는 것을 특징으로 한다.
또, 본 발명의 제28의 양태에 관한 반도체 메모리 셀에서는 원리도를 도 218에 나타낸 바와 같이, 제1의 영역 SC1의 제1의 주면을 포함하는 표면영역에 배설된 도전성의 제6A의 영역 SC6A, 및 제1의 영역 SC1의 제2의 주면을 포함하는 표면영역에 배설된 도전성의 제6B의 영역 SC6B를 더 구비하고, 제1의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A로 구성되는 대신, 제1의 영역 SC1및 제6A의 영역 SC6A로 구성된 쇼트키다이오드 DSA로 이루어지고, 제2의 다이오드는 제1의 영역 SC1및 제2B의 영역 SC2B로 구성되는 대신, 제1의 영역 SC1및 제6B의 영역 SC6B로 구성된 쇼트키다이오드 DSB로 이루어지는 구성으로 할 수도 있다.
또, 본 발명의 제28의 양태에 관한 반도체 메모리 셀에서는 원리도를 도 222에 나타낸 바와 같이, 기입정보 설정선 A 및 기입정보 설정선 B는 공통이고, 제1의 주면으로부터 제2의 주면에 걸쳐 상기 반도체층에 배설되고, 제1의 영역 SC1와 접하는 도전성의 제6의 영역 SC6를 더 구비하고, 제1의 다이오드 및 제2의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A, 및 제1의 영역 SC1및 제2B의 영역 SC2B로 구성되는 대신, 제1의 영역 SC1및 제6의 영역 SC6로 구성된 쇼트키다이오드 DS로 이루어지는 구성으로 할 수도 있다.
각종의 변형을 포함하는 본 발명의 제26 또는 제28의 양태에 관한 반도체 메모리 셀에서는, 기입정보 설정선 A와 기입정보 설정선 B는 공통으로 할 수 있다.
또, 각종의 변형을 포함하는 본 발명의 제26 또는 제28의 양태에 관한 반도체 메모리 셀에서는, 제4A의 영역 SC4A는 메모리셀 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되고, 제2A의 영역 SC2A는 기입정보 설정선 A에 접속되는 대신, 메모리셀 선택용의 제2A의 배선에 접속되고, 제2B의 영역 SC2B는 기입정보 설정선 B에 접속되는 대신, 메모리셀 선택용의 제2B의 배선에 접속되어 있는 구성으로 할 수도 있다. 그리고, 이들의 경우, 메모리셀 선택용의 제2A와 메모리셀 선택용의 제2B의 배선을 공통으로 할 수 있다. 또, 제4A의 영역 SC4A는 메모리셀 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되고, 제2A의 영역 SC2A및 제2B의 영역 SC2B는 기입정보 설정선에 접속되는 대신, 메모리셀 선택용의 제2의 배선에 접속되어 있는 구성으로 할 수도 있다.
상기의 목적을 달성하기 위해 본 발명의 제29의 양태에 관한 반도체 메모리 셀은 원리도를 도 226에 나타낸 바와 같이, 대향하여 배치된 2개의 반도체메모리소자로 구성되고, 각 반도체메모리소자는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 3개의 트랜지스터, 및 1개의 다이오드로 구성되어 있고, 이들의 반도체메모리소자의 구조는 제2의 영역의 구성이 상위한 점을 제외하고, 제4의 양태에 관한 반도체 메모리 셀에서의 반도체메모리소자의 구조와 유사하다.
즉, 제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는, 제1 도전형과는 반대인 제2 도전형의 제2 반도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,
(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,
(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,
(바-1) 제1 영역과 제4-A 영역, 및 제2 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(바-2) 제1 영역과 제4-B 영역, 및 제2 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제1 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,
(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,
(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,
(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,
(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,
(D) 제1 다이오드와 제2 다이오드는 각각 제1 영역과 제2 영역으로 구성되고,
(E) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,
(e) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,
(F) 제2 영역은 기입정보 설정선에 접속되고,
(G) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(g) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,
(H) 제5-A 영역 및 제5-B 영역은 기입정보 설정선에 접속되는 있는 것을 특징으로 한다.
본 발명의 제29의 양태에 관한 반도체 메모리 셀에서는 원리도를 도 230에 나타낸 바와 같이, 상기 제5A의 영역 SC5A는 기입정보 설정선에 접속되는 대신, 제3A의 영역 SC3A에 접속되고, 상기 제5B의 영역 SC5B는 기입정보 설정선에 접속되는 대신, 제3B의 영역 SC3B에 접속되어 있는 구성으로 할 수 있다.
그리고, 본 발명의 제29의 양태에 관한 반도체 메모리 셀에서는 제4A의 영역 SC4A는 메모리셀 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되고, 제2의 영역 SC2는 기입정보 설정선에 접속되는 대신, 메모리셀 선택용의 제2의 배선에 접속되어 있는 구성으로 할 수도 있다.
본 발명의 제30의 양태에 관한 반도체 메모리 셀은 원리도를 도 234에 나타낸 바와 같이, 대향하여 배치된 2개의 반도체메모리소자로 구성되고, 각 반도체메모리소자는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 또 다른 기입용 트랜지스터의 4개의 트랜지스터, 및 1개의 다이오드로 구성되어 있고, 이들의 반도체메모리소자의 구조는 제2의 영역의 구성이 상위한 점을 제외하고, 제5의 양태에 관한 반도체 메모리 셀에서의 반도체메모리소자의 구조와 유사하다.
즉, 제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제3 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제4 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,
(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),
(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는, 제1 도전형과는 반대인 제2 도전형의 제2 반도전성 영역,
(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-A 반도전성 영역,
(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,
(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,
(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,
(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,
(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,
(바-1) 제1 영역과 제4-A 영역, 제2 영역과 제3-A 영역, 및 제3-A 영역과 제5-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및
(바-2) 제1 영역과 제4-B 영역, 제2 영역과 제3-B 영역, 및 제3-A 영역과 제5-A 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부
를 포함하고,
(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,
(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,
(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,
(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제1 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,
(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,
(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,
(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,
(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,
(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,
(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,
(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,
(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,
(D-1) 기입용 제3 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제1 트랜지스터의 채널 형성 영역으로 기능하는 제3-A 영역의 표면 영역으로 구성되고,
(D-2) 기입용 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-A 영역으로 구성되고,
(D-3) 기입용 제3 트랜지스터의 채널 형성 영역은 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-A 영역의 표면 영역으로 구성되고,
(d-1) 기입용 제4 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제2 트랜지스터의 채널 형성 영역으로 기능하는 제3-B 영역의 표면 영역으로 구성되고,
(d-2) 기입용 제4 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-B 영역으로 구성되고,
(d-3) 기입용 제4 트랜지스터의 채널 형성 영역은 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-B 영역의 표면 영역으로 구성되고,
(E) 제1 다이오드와 제2 다이오드는 각각 제1 영역과 제2 영역으로 구성되고,
(F) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,
(f) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,
(G) 제2 영역은 기입정보 설정선에 접속되고,
(H) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,
(h) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되는 있는 것을 특징으로 한다.
본 발명의 제31의 양태에 관한 반도체 메모리 셀에서는, 원리도를 도 236에 나타낸 바와 같이, 제4A의 영역 SC4A는 메모리셀 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A에 접속되고, 제4B의 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B에 접속되고, 제2의 영역 SC2는 기입정보 설정선에 접속되는 대신, 메모리셀 선택용의 제2의 배선에 접속되어 있는 구성으로 할 수도 있다.
본 발명의 제22∼제29의 형태에 관한 반도체메모리에 있어서, 제3A의 영역 SC3A와 제1의 영역 SC1의 사이, 또는 제3B의 영역 SC3B와 제1의 영역 SC1의 사이에 제1 도전형의 고농도 불순물 함유영역 SC7A, SC7B를 더 구비하면, 독출용 트랜지스터 TR1A, TR1B의 채널형성영역 CH1A, CH1B에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
본 발명의 제25∼제28의 형태에 관한 반도체 메모리 셀에 있어서, 기입정보 설정선 A 및 기입정보 설정선 B를 공통으로 하고, 또는 제2A의 배선 및 제2B의 배선을 공통으로 할 경우, 반도체 메모리 셀마다 이들의 기입정보 설정선 A, B 또는 제2A, 제2B의 배선을 서로 접속할 필요은 없고, 규정수 또는 규정배치가 서로 인접하는 반도체 메모리 셀에서의 기입정보 설정선 A, B 또는 제2A, 제2B의 배선끼리 접속해도 된다. 또, 반도체메모리소자의 셀마다 제1A의 배선과 제1B의 배선을 서로 접속해도 되고, 규정수 또는 규정배치가 서로 인접하는 반도체 메모리 셀에서의 제1A의 배선과 제1B의 배선을 접속해도 된다.
본 발명의 제22∼제30의 양태에 관한 반도체 메모리 셀에서의 각 영역을 도전성의 영역으로 구성할 경우, 실리사이드나 Mo나 Al 등의 금속, 또는 금속화합물로 구성할 수 있다. 그리고, 본 발명의 제4의 양태 또는 제5의 양태에 관한 반도체 메모리 셀에 있어서, 도전성의 제6의 영역 SC6, 제6A의 영역 SC6A, 제6B의 영역 SC6B를 형성할 경우에는, 제2A의 영역 SC2A, 제2B의 영역 SC2B를 반도체성의 영역으로 구성하는 것이 바람직하다.
본 발명의 제22∼제30의 양태에 관한 반도체 메모리 셀에서는, 반도체층의 제1의 주면 및 제2의 주면을 포함하는 부분에 제1의 반도체메모리소자, 제2의 반도체메모리소자가 대향하여 형성되어 있으므로, 본래 1개의 반도체 메모리 셀을 형성해야 할 영역 내에 2개의 반도체메모리소자를 배설할 수 있어, 반도체 메모리 셀의 집적도를 높힐 수 있다.
또, 본 발명의 반도체 메모리 셀에서는, 독출용 트랜지스터 TR1A, TR1B및 기입용 트랜지스터 TR2A, TE2B의 각각의 게이트영역은 메모리셀 선택용의 제1A의 배선, 제1B의 배선에 접속되어 있다. 따라서, 메모리셀 선택용의 제1A의 배선, 제1B의 배선은 1개로 되어, 칩면적을 작게 할 수 있다.
본 발명의 제22∼제30의 양태에 관한 반도체 메모리 셀에서의 제1의 반도체메모리소자에서는, 제1의 기입용 트랜지스터 TR2A의 다른 쪽의 소스/드레인 영역인 제3A의 영역 SC3A는 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A에 상당하고 있다. 그리고, 정보의 기입 시, 제1의 기입용 트랜지스터 TR2A은 도통하고, 그 결과, 정보는 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A에 전위 또는 전하의 형태로 축적된다. 정보의 독출 시, 제1의 독출용 트랜지스터 TR1A에서는, 채널형성영역 CH1A에 축적된 전위 또는 전하(정보)에 의존하여, 게이트영역 GA에서 본 제1의 독출용 트랜지스터 TR1A의 스레시홀드치가 변화된다. 따라서, 정보의 독출 시, 적절히 선정된 전위를 게이트영역 GA에 인가함으로써, 제1의 독출용 트랜지스터 TR1A의 정보축적상태를 채널전류의 대소(0도 포함)로 판정할 수 있다. 즉, 이 제1의 독출용 트랜지스터 TR1A의 동작상태를 검출함으로써, 정보의 독출을 행할 수 있다. 그리고, 제2의 반도체메모리소자에서도 동일하다.
즉, 본 발명의 반도체 메모리 셀에서의 제1의 반도체메모리소자에서는, 정보의 기입 시, 제1A의 배선의 전위를 제1의 기입용 트랜지스터TR2A이 충분히 온으로 되는 전위에 설정하면, 제2A의 배선의 전위에 의존하여 제1의 기입용 트랜지스터 TR2A에서의 제1의 영역 SC1와 제3A의 영역 SC3A사이에 형성된 캐패시터에 전하가 충전된다. 그 결과, 정보는 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A(제3A의 영역 SC3A)에, 제1의 영역 SC1와의 전위차 또는 전하의 형태로 축적된다. 정보의 독출 시, 예를 들면 제4A의 영역 SC4A의 전위가 독출되어 전위로 되고, 제1의 독출용 트랜지스터 TR1A에서는, 채널형성영역 CH1A에 축적된 전위 또는 전하(정보)가 채널형성영역 CH1A에 상당하는 제3A의 영역 SC3A와 소스/드레인 영역에 상당하는 제1의 영역 SC1와의 사이의 전위차 또는 전하로 변환되고, 그 전하(정보)에 의존하여 게이트영역 GA에서 본 제1의 독출용 트랜지스터 TR1A의 스레시홀드치가 변화된다. 따라서, 정보의 독출 시, 적절히 선정된 전위를 게이트영역 GA에 인가함으로써, 제1의 독출용 트랜지스터 TR1A의 온/오프동작을 제어할 수 있다. 즉, 이 제1의 독출용 트랜지스터 TR1A의 동작상태를 검출함으로써, 정보의 독출을 행할 수 있다. 그리고, 제2의 반도체메모리소자에서도 동일하다.
더욱이, 본 발명의 제22∼제30의 양태에 관한 반도체 메모리 셀에서는 제1 도전형의 독출용 트랜지스터 및 제2 도전형의 기입용 트랜지스터에 더하여, 제1 도전형의 전류제어용 접합형 트랜지스터가 구비되어 있다. 이 전류제어용 접합형 트랜지스터는 정보의 독출 시, 온/오프동작의 제어가 이루어지므로, 제1의 영역 SC1내지 제4A의 영역 SC4A또는 제1의 영역 SC1내지 제4B의 영역 SC4B를 흐르는 전류의 마진을 매우 크게 취하는 결과, 제2의 배선에 접속할 수 있는 반도체 메모리 셀의 수에 제한을 받기 어렵고, 나아가, 반도체 메모리 셀의 정보유지시간(리텐션시간)을 길게 할 수 있다.
또, 본 발명의 제22∼제30의 양태에 관한 반도체 메모리 셀에서는, 다이오드 D가배설되어 있으므로, 예를 들면 본 발명의 제1의 양태에 관한 반도체 메모리 셀에서의 제1의 영역 SC1를 소정의 전위에 접속하는 구조를 필요로 하지 않아, 배선 구성의 간소화를 도모할 수 있다. 그런데, 이와 같은 본 발명의 제3∼제7의 양태에 관한 반도체 메모리 셀에서, 다이오드를 pn접합으로 구성한 경우, 다이오드를 형성하는 각 영역에서의 전위 설정, 또는 각 영역의 불순물 농도 관계의 설계가 부적절하면, 정보의 독출 시, 래치업을 발생시킬 가능성이 있다. 이를 회피하기 위해, 정보의 기입 시나 독출 시 기입정보 설정선이나 제2의 배선에 인가할 전압을 제2A의 영역 SC2A또는 제2B의 영역 SC2B와 제1의 영역 SC1의 접합부에서 큰 순방향 전류가 흐르지 않는 정도의 소전압(pn접합의 경우, 0.4V 이하)으로 할 필요가 있다. 래치업을 회피하는 방법의 하나로서, 제1의 영역 SC1의 표면영역에 제6A의 영역 SC6A, 제6B의 영역 SC6B를 형성하고, 또는 제1의 영역 SC1에 제6의 영역 SC6을 형성하고, 제6A의 영역 SC6A나 제6B의 영역 SC6B, 또는 제6의 영역 SC6를 실리사이드나 금속, 금속화합물로 구성하고, 제6A의 영역 SC6A나 제6B의 영역 SC6B, 또는 제6의 영역 SC6와, 제1의 영역 SC1의 접합을 쇼트키접합과 같이 다수 캐리어를 주로 하여 순방향 전류를 구성하는 접합으로 하는 방법을 들 수 있다. 즉, 제6A의 영역 SC6A나 제6B의 영역 SC6B, 제6의 영역 SC6를 실리사이드층 또는 Mo나 Al 등으로 이루어지는 금속층, 금속화합물로 구성하여, 쇼트키접합형의 다이오드를 형성하면, 래치업의 위험성을 회피할 수 있어, 기입정보 설정선이나 제2의 배선에 인가하는 전압에의 제한은 실질적으로 없어진다.
그리고, 본 발명의 제22∼제30의 양태에 관한 반도체 메모리 셀에 있어서, 제5A의 영역 SC5A를 제3A의 영역 SC3A에 접속하고, 또는 제5B의 영역 SC5B를 제3B의 영역 SC3B에 접속하면, 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다. 또, 본 발명의 반도체 메모리 셀에서는 독출용 트랜지스터와 기입용 트랜지스터가 하나로 병합되어 있으므로, 작은 셀면적과 리크전류의 저감을 도모할 수 있다.
또, 본 발명의 제22, 제28 또는 제30의 양태에 관한 반도체 메모리 셀에서는 전류제어용 접합형 트랜지스터에 더하여 또 다른 기입용 트랜지스터가 배설되어 있고, 정보의 독출 시, 온/오프동작의 제어가 이루어지므로, 제1의 영역 SC1내지 제4A의 영역 SC4A또는 제4B의 영역 SC4B를 흐르는 전류의 마진을 한층 확실하게 매우 크게 취하는 결과, 제2의 배선에 접속할 수 있는 반도체 메모리 셀의 수에 제한을 한층 받기 어렵다.
이하, 도면을 참조하여, 발명의 실시형태(이하 실시형태로 약칭함) 본 발명을 설명한다.
(실시형태 1)
실시형태 1은, 본 발명의 제1의 양태에 의한 반도체 메모리 셀에 관한 것으로, 나아가서 본 발명의 반도체 메모리 셀의 제조방법에 관한 것이다. 도 1 (A)에 원리도를, 그리고 도 1 (B)에 모식적인 일부 단면도의 일예를 나타낸 바와 같이, 실시형태 1의 반도체 메모리 셀은, 제1 도전형(예를 들면 n형)의 독출용(讀出用) 트랜지스터 TR1과, 제2 도전형(예를 들면 p형)의 스위치(write-in)용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형(junction-field-effect transitor) 트랜지스터 TR3과 다이오드 D로 이루어진다. 실시형태 1에 있어서는, 독출용 트랜지스터 TR1과 스위치용 트랜지스터 TR2는 한 개의 병합된 유닛으로 구성되어 있다. 즉, 실시형태 1에서의 반도체 메모리 셀은 면적면으로는 한 개의 트랜지스터에 상당하는 영역으로 구성되어 있다.
그리고 실시형태 1의 반도체 메모리 셀은,
(1) 제1 도전형(예를 들면 n형)의 제1 도전성 영역(바람직하게는 반도전성 영역) SC1,
(2) 제1 도전성 영역 SC1의 표면영역에 형성되고, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형) 또는 제1 도전성 영역 SC1과 정류접합을 형성하여 접하는 실리사이드나 금속, 금속화합물 등의 제2의 도전성 영역 SC2,
(3) 제1 도전성 영역 SC1의 표면영역에 형성될 뿐 아니라, 제2 도전성 영역 SC2와는 떨어져서 형성된 제2 도전형(예를 들면 p+형)의 제3 도전성 영역(바람직하게는 반도전성 영역) SC3,
(4) 제3의 도전성 영역 SC3의 표면영역에 형성되고, 제1 도전형(예를 들면 n+형)의 제4의 도전성 영역(바람직하게는 반도전성 영역) SC4,
(5) 제4의 도전성 영역 SC4의 표면영역에 형성되고, 제2 도전형(예를 들면 p+형) 또는 제4의 도전성 영역 SC4와 정류접합을 형성하여 접하는 실리사이드나 금속, 금속화합물 등의 제5의 도전성 영역 SC5, 및
(6) 제1의 도전성 영역 SC1과 제4의 도전성 영역 SC4, 및 제2의 도전성 영역 SC2와 제3의 도전성 영역 SC3를 중개할 때마다 배리어층을 거쳐 형성되고, 독출용 트랜지스터 TR1과 스위치용 트랜지스터 TR2로 공유된 도전 게이트 G
를 갖는다.
독출용 트랜지스터 TR1에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은 제4의 도전성 영역 SC4의 표면영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은 제2의 도전성 영역 SC2와 제3의 도전성 영역 SC3으로 좁혀진(즉 사이에 위치하는) 제1의 도전성 영역 SC1의 표면영역으로 구성되고,
(A-3) 채널형성영역 CH1은 제1의 도전성 영역 SC1의 표면영역과 제4의 도전성 영역 SC4의 표면영역으로 좁혀진(즉 사이에 위치하는) 제3의 도전성 영역 SC3의 표면영역으로 구성되어 있다.
또, 스위치용 트랜지스터 TR2에 관하여는,
(B-1) 한쪽의 소스/드레인 영역은, 제2의 도전성 영역 SC2로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 독출용 트랜지스터 TR1의 채널형성영역 CH1를 구성하는 제3의 도전성 영역 SC3의 표면영역으로 구성되고,
(B-3) 채널형성영역 CH2는 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인 영역을 구성하는 제1의 도전성 영역 SC1의 표면영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관하여는,
(C-1) 게이트영역은 제5의 도전성 영역 SC5, 및 제5의 도전성 영역 SC5와 대향하는 제3의 도전성 영역 SC3의 부분으로 구성되고,
(C-2) 채널영역 CH3는 제5의 도전성 영역 SC5와 제3의 도전성 영역 SC3의 부분으로 좁혀진(즉 사이에 위치하는) 제4의 도전성 영역 SC4의 일부로 구성되고,
(C-3) 한 쪽의 소스/드레인 영역은 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 연장할 뿐 아니라, 독출용 트랜지스터 TR1의 한 쪽의 소스/드레인 영역을 구성하는 제4의 도전성 영역 SC4의 부분으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 타단으로부터 연장되는 제4의 도전성 영역 SC4의 부분으로 구성되어 있다.
또한, 실시형태 1의 반도체 메모리 셀에서 전류제어용 접합형 트랜지스터 TR3는,
(X) 대향하는 게이트영역(제5의 도전성 영역 SC5및 이 제5의 도전성 영역 SC5의 일부에 대향하는 제3의 도전성 영역 SC3의 부분) 사이의 거리(채널영역 CH3의 두께)를 최적화할 뿐 아니라,
(Y) 대향하는 각각의 게이트영역(제5의 도전성 영역 SC5의 및 이 제5의 도전성 영역 SC5의 일부에 대향하는 제3의 도전성 영역 SC3의 부분)에서의 불순물농도와 채널영역 CH3(구체적으로는 제3영역 SC4)에서의 불순물농도를 최적화함으로써 형성되어 있다.
실시형태 1에 있어서는, 반도체 메모리셀(구체적으로는, 제1의 도전성 영역 SC1)은 예를 들면 p형 반도체기판에 형성된 제1 도전형(예를 들면 n형)의 웰(well)구조 내에 형성되어 있다.
그리고, 실시형태 1의 반도체 메모리 셀에서 도전 게이트 G는, 메모리셀 선택용의 제1 배선(예를 들면 워드선)에 접속되고, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2의 사이에 다이오드 D가 형성되어 있고, 제1의 도전성 영역 SC1은 이 다이오드 D를 거쳐 기입정보 설정선에 접속되어 있다. 또, 제2의 도전성 영역 SC2는 기입정보 설정선에 접속되어, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽 소스/드레인 영역을 구성하는 제4의 도전성 영역 SC4의 부분은 메모리셀 선택용의 제2 배선(예를 들면 비트선)에 접속되어 제5의 도전성 영역 SC5는 소정의 전위로 접속되어 있다.
또, 실시형태 1의 반도체 메모리셀에 있어서, 제1의 도전성 영역 SC1과 제3의 도전성 영역 SC3의 사이에 제1 도전형(예를 들면 n++)의 고농도 불순물함유층 SC7을 형성하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 1의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 도 2 (A) 및 2 (B)에 나타낸다. 도 2 (A) 및 2 (B)에 나타낸 예에 있어서는, 지지기판 상의 절연층에 둘러싸인 반도체층 내에 도 1 (B)의 구조를 갖는 반도체 메모리셀이 형성되어 있다. 도 2 (A)에 나타낸 반도체 메모리셀과 도 2 (B)에 나타낸 반도체 메모리셀의 상위점은, 제2의 도전성 영역 SC2가 그 정도 아래 쪽까지 연장되는가에 있다. 그밖의 구조는 동일하다.
실시형태 1의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 또한 도 3 (B)에 나타낸다. 이 반도체 메모리셀의 원리도는 도 3(A)에 나타낸 바와 같다. 이 도 3 (B)에 나타낸 반도체 메모리셀에 있어서는, 제6의 도전성 영역 SC6가 제1의 도전성 영역 SC1의 표면영역에 형성될 뿐 아니라, 제1의 도전성 영역 SC1과 정류접합(整流接合)을 형성하여 접한다. 제6의 도전성 영역 SC6는 실리사이드로 구성되어 있다. 제6의 도전성 영역 SC6와 제1의 도전성 영역 SC1과에 의해 쇼트키접합형 다이오드 D1이 구성되어 있고, 다이오드 D1의 일단은 기입정보 설정선에 접속되어 있다. 또, 이 경우에는 제2의 도전성 영역 SC2는 반도체로 구성되어 있는 것이 바람직하다.
실시형태 1의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 다시 도 5, 도 6 및 도 7에 나타낸다. 여기에서, 도 5 (A), 도 6 (A) 및 도 7 (A)는 반도체 메모리셀의 모식적인 일부 단면도이고, 도 5 (B), 도 6 (B) 및 도 7 (B)는 도전 게이트와 각 도전성 영역의 모식적인 배치도이다. 도 5 및 도 6에 나타낸 반도체 메모리셀의 원리도는 도 4 (A)에 나타낸 바와 같다. 한편, 도 7에 나타낸 반도체 메모리셀의 원리도는 도 4 (B)에 나타낸 바와 같다. 도 1에 나타낸 반도체셀은 도 1 (B)의 반도체 메모리셀의 변형이고, 도 6에 나타낸 반도체 메모리셀은 도 2 (A)에 나타낸 반도체 메모리셀의 변형이고, 도 7에 나타낸 반도체 메모리셀은 도 3 (B)에 나타낸 반도체 메모리셀의 변형이다.
이들 반도체 메모리셀에 있어서는, 제5의 도전성 영역 SC5은 소정의 전위에 접속되는 대신에 제3의 도전성 영역 SC3에 접속되어 있다. 구체적으로는 제5의 도전성 영역 SC5와 제3의 도전성 영역 SC3의 접속은, 예를 들면, 제3의 도전성 영역 SC3의 일부분을 반도체기판의 표면 근방까지 연장시키고, 제4의 도전성 영역 SC4의 외측에서 제5의 도전성 영역 SC5와 제3의 도전성 영역 SC3의 연장한 부분이 접하게 되는 구조로 함으로써 얻어질 수 있다. 반도체 메모리셀을 이와 같은 구조로 함으로써 반도체 메모리셀의 배선구조의 간소화를 꾀할 수 있다. 도 7에 나타낸 반도체 메모리셀에 있어서는, 제6의 도전성 영역 SC6가 제1의 도전성 영역 SC1의 표면영역에 형성될 뿐 아니라, 제1의 도전성 영역 SC1과 정류접합을 형성하여 접한다. 제6의 도전성 영역 SC6는 실리사이드로 구성되어 있다. 제6의 도전성 영역 SC6와 제1의 도전성 영역 SC1에 의해 쇼트키 접합형 다이오드 D1이 구성되어 있고, 다이오드 D1의 일단은 기입정보 설정선에 접속되어 있다. 이 경우에는, 제2의 도전성 영역 SC2는 반도체로 구성되어 있는 것이 바람직하다. 또한, 제6의 도전성 영역 SC6의 평면형상은 원형에 한정되지 않고, 사각형 등 임의의 형상으로 할 수 있다.
도 1 (B)에 나타낸 실시형태 1의 반도체 메모리셀의 제조방법을 반도체기판 등의 모식적인 일부 단면도인 도 22 및 도 23을 참조하여 이하에서 설명한다.
[공정-100]
우선, 공지의 방법에 따라, p형 실리콘 반도체기판(10)에 소자분리영역(도시되지 않음), n형 웰, n형의 제1의 반도전성 영역 SC1및 배리어층에 상당하는 게이트 산화막(11)을 형성한 후, 예를 들면 불순물을 함유하는 폴리실리콘 또는 폴리사이드 구조를 갖는 도전 게이트 G를 형성한다. 이렇게 하여 도 22 (A)에 나타낸 구조를 얻을 수 있다.
[공정-110]
다음에, 레지스트재료로부터 이온주입용 마스크(22)를 형성한 후, 제2 도전형(예를 들면 p형)의 불순물을 이온주입하고, 제1의 도전성 영역 SC1의 표면영역에 제3의 반도전성 영역 SC3을 형성한다(도 22 (B) 참조). 경사(傾斜) 이온주입법으로 이온주입을 행함으로써 도전 게이트 G의 아래 쪽으로도 제3의 도전성 영역 SC3가 형성된다.
[공정-120]
다음에, 제1 도전형(예를 들면 n형)의 불순물을 이온주입하고, 제3의 도전성 영역 SC3의 표면영역에 형성되는 동시에 정류접합을 형성하여 접하는 제4의 도전성 영역 SC4를 형성한다(도 23 (A) 참조).
[공정-130]
그 후, 이온주입용 마스크(22)를 제거하고, 레지스트재료로부터 이온주입용 마스크(23)을 형성한 후, 제2 도전형(예를 들면 p형)의 불순물을 이온주입법으로 이온주입하고, 제1의 도전형영역 SC1의 표면영역에 형성되는 동시에 제3의 도전성 영역 SC3와는 떨어져서 형성된 제2 도전형의 제2의 도전성 영역 SC2를 형성한다. 이와 더불어 제2 도전형(예를 들면 p형)의 제5의 도전성형역 SC5를 제4의 도전성 영역 SC4의 표면영역에 형성한다(도 23 (B) 참조).
[공정-140]
그 후, 종래의 MOS트랜지스터의 제조방법에 따라, 반도체 메모리셀을 완성시킨다. 또한, 제2의 도전형영역 SC2는 반드시 이온주입법으로 형성할 필요는 없다. 기입정보 설정선을 형성할 때, 예를 들면, 티탄실리사이드나 TiN으로 이루어지는 배리어층이나 글루레이어를 형성하지만, 그러한 배리어층이나 글루레이어를 제1의 도전성 영역 SC1의 표면에도 형성한다. 이에 의해 기입정보 설정선의 일부분(보다 구체적으로는 배리어층이나 글루레이어의 일부분)과 공통인 제2의 도전성 영역 SC2를, 제1의 도전성 영역 SC1의 표면에 형성될 수 있다. 또한 이하에서 설명하는 반도체 메모리셀에 있어서도, 각종의 도전성 영역을 실리사이드나 금속, 금속화합물로 구성하는 경우이면서도, 도전성 영역이 배선과 접속되어 있는 경우에는, 경우에 따라서는 도전성 영역을 배선과 공통의 재료(예를 들면, 배리어층, 글루레이어로서 사용되는 티탄실리사이드나 TiN등의 재료)로 구성할 수 있다. 이에 따라, 도전성 영역이 배선의 일부분과 공통인 구조를 형성할 수 있다. 또한, 배선재료와 실리콘 반도체기판의 실리콘이 반응하여 형성된 화합물로부터 도전성 영역이 구성된 상태도 도전성 영역이 배선의 일부분과 공통인 구조에 포함된다.
또한, 이온주입조건에 따라, 전류제어용 접합형 트랜지스터 TR3의 대향하는 게이트영역(제5의 도전성 영역 SC5및 제5의 도전성 영역 SC5에 대향하는 제3의 도전성 영역 SC3의 일부)사이의 거리(채널영역 CH3의 두께)를 최적화하는 동시에, 전류제어용 접합형 트랜지스터 TR3의 대향하는 각각의 게이트영역(제5의 도전성 영역 SC5및 제5의 도전성 영역 SC5에 대향하는 제3의 도전성 영역 SC3의 일부)에서의 불순물농도와, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3(구체적으로는 제4의 도전성 영역 SC4)에서의 불순물농도를 최적화한다. 여기에서 불순물의 이온주입조건과 구조의 최적화는 컴퓨터 시뮬레이션이나 실험에 의해 행해도 된다.
실시형태 1의 반도체 메모리셀의 제조공정은, 상기 방법에 한정되지 않는다. [공정-110], [공정-120], [공정-130]의 순서는 임의의 순서로 할 수 있다. 도전게이트나 소자분리영역의 형성을, [공정-130]의 후에 행해도 된다.
도 2 및 도 6에 나타내거나 또는 후술하는 도 10, 도 13, 도 14, 도 17(B) 및 도 20(B)에 나타낸 반도체 메모리셀은 반도체기판(출발기판)에 철부(凸部)를 형성하고, 이어서, 전면에 절연체(절연층)를 형성한 후, 절연체(절연층)와 지지기판을 맞추고, 다음으로, 반도체기판을 이면(裏面)에서 연삭, 연마함으로써 얻어진 이른바 맞댄 기판을 기초로 제조할 수 있다. 또는, 예를 들면 실리콘 반도체기판에 산소를 이온주입한 후에 열처리를 행하여 얻어지는 SIMOX법에 의한 절연체(절연층)을 형성하고, 그 위에 남은 실리콘층에 반도체 메모리 셀을 제조하면 된다. 그렇지 않으면, 예를 들면 아몰퍼스실리콘층이나 폴리실리콘층을 CVD법 등에 의해 절연체(절연층) 상에 성막하고, 이어서 레이저빔이나 전자빔을 이용한 대역 용융결정화법, 절연체(절연층)에 형성된 개구부를 거쳐 결정성장을 행하는 레터럴 고상결정성장법(固相結晶成長法) 등의 각종 공지의 단결정화 기술에 의해 실리콘층을 형성하고, 이러한 실리콘층에 반도체 메모리셀을 제조하면 된다. 또는 지지기판상에 성막된 절연체(절연층) 상에 예를 들면 폴리실리콘층 또는 아몰퍼스실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스실리콘층에 반도체 메모리셀을 제조함으로써 얻을 수 있고, 이른바 TFT 구조를 갖는다.
제6의 도전성 영역 SC6의 형성방법, 즉 예를 들면 티탄실리사이드층을 제6의 도전성 영역 SC6를 형성할 제1의 도전성 영역 SC1의 표면영역에 형성하는 방법을 이하에 예시한다. 즉, 예를 들면 전면에 층간절연층을 성막하고, 티탄실리사이드층을 형성할 영역의 층간절연층을 제거한다. 다음으로, 노출한 제1의 도전성 영역 SC1의 표면을 포함하는 층간절연층 상에 티탄층을 스퍼터법으로 성막한다. 그 후 제1회 째의 어닐처리를 실시하고, 티탄층과 제1의 도전성 영역 SC1인 실리콘 반도체기판을 반응시켜 실리콘 반도체기판의 표면에 티탄실리사이드층을 형성한다. 이어서, 층간절연층상의 미반응 티탄층을 예를 들면 암모니아수로 제저한 후, 제2회 째의 어닐처리를 행함으로써, 안정한 티탄실리사이드층을 얻을 수 있다. 다이오드 D1을 형성하기 위한 재료는 티탄실리사이드에 한정되지 않고, 코발트실리사이드, 텅스텐실리사이드 등의 재료를 사용할 수도 있다. 또는 기입정보 설정선을 형성할 때, 예를 들면 티탄실리사이드나 TiN으로 이루어지는 배리어층과 글루레이어를 형성하지만, 이러한 배리어층과 글루레이어를 제1의 도전성 영역 SC1의 표면에도 형성한다. 이로써 기입정보 설정선의 일부분(보다 구체적으로는 배리어층과 글루레이어의 일부분)과 공통인 제6의 도전성 영역 SC6을 제1의 도전성 영역 SC1의 표면에 형성할 수 있다.
(실시형태 2)
실시형태 2는 본 발명의 제2의 양태에 의한 반도체 메모리셀에 관한 것이고, 나아가서 본 발명의 반도체 메모리셀의 제조방법에 관한 것이다. 도 8 (A)에 원리도를, 그리고 도 9 (A)에 모식적인 일부 단면도의 일예를 나타내고, 도 9 (B)에 도전 게이트와 각 도전성 영역의 모식적인 배치를 나타내는 바와 같이, 실시형태 2의 반도체 메모리셀은, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를 들면 p형)의 스위치용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3와, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR4와, 다이오드 D로 이루어진다. 실시형태 2에 있어서는 독출용 트랜지스터 TR1과 스위치용 트랜지스터 TR2와 기입용 트랜지스터 TR4는 하나의 병합된 유닛으로 구성되어 있다. 즉, 실시형태 2에서의 반도체 메모리셀은 면적면에서는 1개의 트랜지스터에 상당하는 영역으로 구성되어 있다.
그리고, 실시형태 2의 반도체 메모리셀은,
(1) 제1 도전형(예를 들면 n형)을 갖는 제1의 도전성 영역(바람직하게는 반도전성 영역) SC1,
(2) 제1의 도전성 영역 SC1의 표면영역에 형성되고, 제1 도전형과는 역인 제2 도전형(예를 들면 p+형), 또는 제1의 도전성 영역 SC1과 정류접합을 형성하여 접하는 실리사이드나 금속, 금속화합물 등의 제2의 도전성 영역 SC2,
(3) 제1의 도전성 영역 SC1의 표면영역에 형성되는 동시에, 제2의 도전성 영역 SC2와는 거리를 두고 형성된, 제2 도전형(예를 들면 p+형)인 제3의 도전성 영역 SC3(바람직하게는 반도전성 영역) SC3,
(4) 제3의 도전성 영역 SC3의 표면영역에 형성되고, 제1 도전형(예를 들면 n+형)의 제4의 도전성 영역(바람직하게는 반도체 영역) SC4,
(5) 제4의 도전성 영역 SC4의 표면영역에 형성되고, 제2 도전형(예를 들면 p+형) 또는 제4의 도전성 영역 SC4와 정류접합을 형성하여 접하는 실리사이드나 금속, 금속화합물 등의 제5의 도전성 영역 SC5, 및
(6) 제1의 도전성 영역 SC1과 제4의 도전성 영역 SC4, 및 제2의 도전성 영역 SC2와 제3의 도전성 영역 SC3, 및 제3의 도전성 영역 SC3와 제5의 도전성 영역 SC5를 이어주는 배리어층을 거쳐 형성되고, 독출용 트랜지스터 TR1과 스위치용 트랜지스터 TR2와 기입용 트랜지스터 TR4로 공유된 도전 게이트 G
를 갖는다.
독출용 트랜지스터 TR1에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은 제4의 도전성 영역 SC4의 표면영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은 제2의 도전성 영역 SC2와 제3의 도전성 영역 SC3으로 좁혀진(즉 사이에 위치하는) 제1의 도전성 영역 SC1의 표면영역으로 구성되고,
(A-3) 채널형성영역 CH1은 제1의 도전성 영역 SC1의 표면영역과 제4의 도전성 영역 SC4의 표면영역으로 좁혀진(즉 사이에 위치하는) 제3의 도전성 영역 SC3의 표면영역으로 구성되어 있다.
또, 스위치용 트랜지스터 TR2에 관하여는,
(B-1) 한쪽의 소스/드레인 영역은, 제2의 도전성 영역 SC2로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 독출용 트랜지스터 TR1의 채널형성영역 CH1를 구성하는 제3의 도전성 영역 SC3의 표면영역으로 구성되고,
(B-3) 채널형성영역 CH2는 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인 영역을 구성하는 제1의 도전성 영역 SC1의 표면영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관하여는,
(C-1) 게이트영역은 제5의 도전성 영역 SC5, 및 제5의 도전성 영역 SC5와 대향하는 제3의 도전성 영역 SC3의 부분으로 구성되고,
(C-2) 채널영역 CH3는 제5의 도전성 영역 SC5와 제3의 도전성 영역 SC3의 부분으로 좁혀진(즉 사이에 위치하는) 제4의 도전성 영역 SC4의 일부로 구성되고,
(C-3) 한 쪽의 소스/드레인 영역은 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 연장할 뿐 아니라, 독출용 트랜지스터 TR1의 한 쪽의 소스/드레인 영역을 구성하는 제4의 도전성 영역 SC4의 부분으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 타단으로부터 연장되는 제4의 도전성 영역 SC4의 부분으로 구성되어 있다.
또, 기입용 트랜지스터 TR4에 관하여는,
(D-1) 한 쪽의 소스/드레인 영역은 독출용 트랜지스터 TR1의 채널형성영역 CH1을 구성하는 제3의 도전성 영역 SC3의 표면영역으로 구성되고,
(D-2) 다른 쪽의 소스/드레인 영역은 제5의 도전성 영역 SC5로 구성되고,
(D-3) 채널형성영역 CH4는 독출용 트랜지스터 TR1의 한 쪽의 소스/드레인 영역에 상당하는 제4의 도전성 영역 SC4의 표면영역으로 구성되어 있다.
또한, 실시형태 2의 반도체 메모리 셀에 있어서, 전류제어용 접합형 트랜지스터 TR3는,
(X) 대향하는 게이트영역(제5의 도전성 영역 SC5및 이 제5의 도전성 영역 SC5에 대향하는 제3의 도전성 영역 SC3의 부분) 사이의 거리(채널영역 CH3의 두께)를 최적화할 뿐 아니라,
(Y) 대향하는 각각의 게이트영역(제3의 도전성 영역 SC3의 일부 및 이 제3의 도전성 영역 SC3의 일부에 대향하는 제5의 도전성 영역 SC5의 부분)에서의 불순물농도와 채널영역 CH3에서의 불순물농도를 최적화함으로써 형성되어 있다.
그리고, 상기 실시형태 2에 있어서의 도전 게이트 G는 메모리셀 선택용의 제1 배선(예를 들면 워드선)에 접속되고, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2의 사이에서 다이오드 D가 형성되어 있고, 제1의 도전성 영역 SC1은 이 다이오드 D를 거쳐 기입정보 설정선에 접속되어 있다. 또, 제2의 도전성 영역 SC2는 기입정보 설정선에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을 구성하는 제4의 도전성 영역 SC4의 부분은 메모리셀 선택용의 제2 배선(예를 들면 비트선)에 접속되어 있다.
실시형태 2에 있어서는, 반도체 메모리셀(구체적으로는 제1의 도전성 영역 SC1)은 예를 들면 p형 반도체기판에 형성된 제1 도전형(예를 들면 n형)의 웰 구조내에 형성되어 있다.
또, 실시형태 2의 반도체 메모리셀에 있어서, 제1의 도전성 영역 SC1과 제3의 도전성 영역 SC3의 사이에 제1 도전형(예를 들면 n++형)의 고농도 불순물함유층 SC7을 형성하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 2의 반도체 메모리셀에 있어서는 기입용 트랜지스터 TR4가 온 상태로 됨으로써 제3의 도전성 영역 SC3에서의 전위와 제5의 도전성 영역 SC5에서의 전위가 대략 같게 되고, 기입용 트랜지스터 TR4의 동작에 의해 전류제어용 접합형 트랜지스터 TR3의 동작이 확실히 제어된다.
실시형태 2의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 도 10 (A) 및 10 (B)에 나타낸다. 여기에서, 도 10 (A)는 반도체 메모리셀의 모식적인 일부 단면도이고, 도 10 (B)는 도전 게이트와 각 도전성 영역의 모식적인 배치도이다. 도 10 (A) 및 10 (B)에 나타낸 예에 있어서는 지지기판 상의 절연층에 둘러 싸인 반도체층 내에 도 9 (A) 및 9 (B)의 구조를 갖는 반도체 메모리셀이 형성되어 있다.
실시형태 2의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 또한 도 11 (A) 및 (B)에 나타낸다. 여기에서, 도 11 (A)는 반도체 메모리셀의 모식적인 일부 단면도이고, 도 11 (B)는 도전 게이트와 각 도전성 영역의 모식적인 배치도이다. 또한, 이 반도체 메모리셀의 원리도는 도 8 (B)에 나타낸 바와 같다. 이 도 11 (A) 및 (B)에 나타낸 반도체 메모리셀에 있어서는, 제6의 도전성 영역 SC6가 제1의 도전성 영역 SC1의 표면영역에 형성될 뿐 아니라, 제1의 도전성 영역 SC1과 정류접합을 형성하여 접한다. 제6의 도전성 영역 SC6는 예를들면 실리사이드로 구성되어 있다. 제6의 도전성 영역 SC6와 제1의 도전성 영역 SC1과에 의해 쇼트키접합형 다이오드 D1이 구성되어 있고, 다이오드 D1의 일단은 기입정보 설정선에 접속되어 있다. 또, 이 경우에는 제2의 도전성 영역 SC2는 반도체로 구성되어 있는 것이 바람직하다. 또한, 도 11에 나타낸 제6의 도전성 영역 SC6를 도 10에 나타낸 반도체 메모리셀에 적용할 수 있다.
실시형태 2의 반도체 메모리셀은, 실시형태 1의 반도체 메모리셀의 제조공정 중의 [공정-100] 및 [공정-110]과 동일한 공정을 실행하고(단, 채널형성영역 CH1을 형성하기 위해 경사 이온주입은 예외), 이어서 [공정-120]과 동일한 공정에 있어서, 제3의 도전성 영역 SC3의 표면영역에 경사 이온주입법에 의해 제4의 도전성 영역 SC4를 형성하고, 또한 [공정-130] 및 [공정-140]과 동일한 공정을 실행함으로써 제조할 수 있다. 또는, [공정-100]∼[공정-120]과 동일한 공정을 실행하고 제4 도전성 영역 SC4를 형성한 후, 제3의 도전성 영역 SC3의 표면영역에 인접한 제4의 도전성 영역 SC4의 부분을 덮도록 도전 게이트를 다시 형성하고, 이어서 [공정-130] 및 [공정-140]과 동일한 공정을 실행하는 것에 의해서도 제조할 수 있다. 또한 각 공정에서의 각종 이온주입법에 있어서는 전류제어용 접합형 트랜지스터 TR3의 대향하는 게이트영역의 사이의 거리가 최적화되는 동시에 전류제어용 접합형 트랜지스터 TR3의 대향하는 각각의 게이트 영역에서의 불순물농도와 채널영역 CH3에서의 불순물농도가 최적화되도록 제3의 도전성 영역 SC3, 제4의 도전성 영역 SC4및 제5의 도전성 영역 SC5의 각각을 형성한다. 여기에서 이온주입의 순서는 본질적으로는 임의이다.
(실시형태 3)
실시형태 3은, 본 발명의 제3의 양태에 의한 반도체 메모리 셀에 관한 것으로, 나아가서 본 발명의 반도체 메모리 셀의 제조방법에 관한 것이다. 도 12 (A)에 원리도를, 그리고 도 12 (B)에 모식적인 일부 단면도의 일예를 나타낸 바와 같이, 실시형태 3의 반도체 메모리 셀은, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를 들면 p형)의 스위치용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3과 다이오드 D로 이루어진다. 실시형태 3에 있어서는, 독출용 트랜지스터 TR1과 스위치용 트랜지스터 TR2는 한 개의 병합된 유닛으로 구성되어 있다. 즉, 실시형태 3에서의 반도체 메모리 셀은 면적면으로는 한 개의 트랜지스터에 상당하는 영역으로 구성되어 있다. 또한 실시형태 3에서의 반도체 메모리셀에 있어서도, 반도체 메모리셀(구체적으로는 제1의 도전성 영역 SC1)은 예를 들면 p형 반도체기판에 형성된 제1 도전형(예를 들면 n형)의 웰 구조 내에 형성되어 있다.
실시형태 3의 반도체 메모리셀의 각 도전성 영역 SC1∼SC5의 구성은, 실시형태 1에서 설명한 반도체 메모리셀의 각 도전성 영역 SC1∼SC5의 구성과 동일하게 할 수 있으므로 상세한 설명은 생략한다. 또, 도전 게이트 G가 메모리셀 선택용의 제1 배선(예를 들면 워드선)에 접속되고, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2의 사이에 다이오드 D가 형성되어 있는 점은 동일하다. 실시형태 3의 반도체 메모리셀이 실시형태 1의 반도체 메모리셀과 상위한 점은 다음과 같다.
즉, 제1의 도전성 영역 SC1이 다이오드 D를 거쳐 기입정보 설정선(비트선을 겸용하고 있다)에 접속되고, 제2의 도전성 영역 SC2및 제5의 도전성 영역 SC5가 기입정보 설정선(비트선을 겸용하고 있다)에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을 구성하는 제4의 도전성 영역 SC4의 부분이 소정의 전위에 접속되어 있는 점이 다르다.
실시형태 3의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 도 13 및 14에 나타낸다. 도 13 및 14에 나타낸 예에 있어서는, 지지기판 상의 절연층에 둘러싸인 반도체층 내에 도 12 (B)의 구조를 갖는 반도체 메모리셀이 형성되어 있다. 도 13에 나타낸 반도체 메모리셀과 도 14에 나타낸 반도체 메모리셀의 상위점은, 제2의 도전성 영역 SC2가 어느 정도 아래 쪽까지 연장되는가에 있다. 그밖의 구조는 동일하다.
실시형태 3의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 또한 도 15 (B)에 나타낸다. 또한 이 반도체 메모리셀의 원리도는 도 15 (A)에 나타낸 바와 같다. 이 도 15 (B)에 나타낸 반도체 메모리셀에 있어서는, 제6의 도전성 영역 SC6가 제1의 도전성 영역 SC1의 표면영역에 형성될 뿐 아니라, 제1의 도전성 영역 SC1과 정류접합을 형성하여 접한다. 제6의 도전성 영역 SC6는 예를들면 실리사이드로 구성되어 있다. 또한 이 경우에는 제2의 도전성 영역 SC2는 반도체로 구성되어 있는 것이 바람직하다. 제6의 도전성 영역 SC6와 제1의 도전성 영역 SC1과에 의해 쇼트키접합형 다이오드 D1이 구성되어 있고, 다이오드 D1의 일단은 기입정보 설정선에 접속되어 있다. 또한 도 15 (B)에 나타낸 반도체 메모리셀의 제6의 도전성 영역 SC6을 도 13에 나타낸 반도체 메모리셀에 적용할 수 있다.
실시형태 3의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 다시 도 17 (A), 17 (B) 및 도 18에 나타낸다. 도 17 (A) 및 도 17 (B)에 나타낸 반도체 메모리셀의 원리도는 도 16 (A)에 나타낸 바와 같다. 한편, 도 17에 나타낸 반도체 메모리셀의 원리도는 도 16 (B)에 나타낸 바와 같다. 또한, 도 17 (A)에 나타낸 반도체 메모리셀은 도 12 (B)에 나타낸 반도체 메모리셀의 변형이고, 도 17 (B)에 나타낸 반도체 메모리셀은 도 13에 나타낸 반도체 메모리셀의 변형이고, 도 18에 나타낸 반도체 메모리셀은 도 15 (B)에 나타낸 반도체 메모리셀의 변형이다.
이들 반도체 메모리셀에 있어서는, 도 17 (A) 및 (B)에 나타낸 바와 같이, 제5의 도전성 영역 SC5은 기입정보설정선에 접속되는 대신에 제3의 도전성 영역 SC3에 접속되어 있다. 구체적으로는 제5의 도전성 영역 SC5와 제3의 도전성 영역 SC3의 접속은, 예를 들면, 제3의 도전성 영역 SC3의 일부분을 반도체기판의 표면 근방까지 연장시키고, 제4의 도전성 영역 SC4의 외측에서 제5의 도전성 영역 SC5와 제3의 도전성 영역 SC3의 연장한 부분이 접하게 되는 구조로 함으로써 얻어질 수 있다. 반도체 메모리셀을 이와 같은 구조로 함으로써 반도체 메모리셀의 배선구조의 간소화를 꾀할 수 있다. 도 18에 나타낸 반도체 메모리셀에 있어서는, 제6의 도전성 영역 SC6가 제1의 도전성 영역 SC1의 표면영역에 형성될 뿐 아니라, 제1의 도전성 영역 SC1과 정류접합을 형성하여 접한다. 제6의 도전성 영역 SC6는 예를들면 실리사이드로 구성되어 있다. 또한 이 경우에는 제2의 도전성 영역 SC2는 반도체로 구성되어 있는 것이 바람직하다. 제6의 도전성 영역 SC6와 제1의 도전성 영역 SC1에 의해 쇼트키 접합형 다이오드 D1이 구성되어 있고, 다이오드 D1의 일단은 기입정보 설정선에 접속되어 있다.
또한, 실시형태 3의 반도체 메모리셀에 있어서, 제1의 도전성 영역 SC1과 제3의 도전성 영역 SC3의 사이에 제1 도전형(예를 들면 n++)의 고농도 불순물함유층 SC7을 형성하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 3의 반도체 메모리셀은 실시형태 1에서 설명한 반도체 메모리셀의 제조방법과 실질적으로 동일한 방법으로 제조할 수 있으므로, 상세한 설명은 생략한다.
(실시형태 4)
실시형태 4는, 본 발명의 제4의 양태에 의한 반도체 메모리 셀에 관한 것으로, 나아가서 본 발명의 반도체 메모리 셀의 제조방법에 관한 것이다. 도 19 (A)에 원리도를, 그리고 도 20 (A)에 모식적인 일부 단면도의 일예를 나타낸 바와 같이, 실시형태 4의 반도체 메모리셀은, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를 들면 p형)의 스위치용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3과, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR4와, 다이오드 D로 이루어진다. 실시형태 4에 있어서는, 독출용 트랜지스터 TR1과 스위치용 트랜지스터 TR2와 기입용 트랜지스터 TR4는, 한 개의 병합된 유닛으로 구성되어 있다. 즉, 실시형태 4에서의 반도체 메모리셀은 면적면으로는 두 개의 트랜지스터에 상당하는 영역으로 구성되어 있다. 또한 도 20(A)에 나타낸 실시형태 4에서의 반도체 메모리셀에 있어서도, 반도체 메모리셀(구체적으로는 제1의 도전성 영역 SC1)은 예를 들면 p형 반도체기판에 형성된 제1 도전형(예를 들면 n형)의 웰 구조 내에 형성되어 있다.
실시형태 4의 반도체 메모리셀의 각 도전성 영역 SC1∼SC5의 구성은, 실시형태 2에서 설명한 반도체 메모리셀의 각 도전성 영역 SC1∼SC5의 구성과 동일하게 할 수 있으므로 상세한 설명은 생략한다. 또, 도전 게이트 G가 메모리셀 선택용의 제1 배선(예를 들면 워드선)에 접속되고, 제1의 도전성 영역 SC1과 제2의 도전성 영역 SC2의 사이에 다이오드 D가 형성되어 있는 점은 실시형태 2에서의 반도체 메모리 셀과 동일하다. 실시형태 4의 반도체 메모리셀이 실시형태 2의 반도체 메모리셀과 상위한 점은 다음과 같다.
즉, 제1의 도전성 영역 SC1이 다이오드 D를 거쳐 기입정보 설정선(비트선을 겸용하고 있다)에 접속되고, 제2의 도전성 영역 SC2가 기입정보 설정선(비트선을 겸용하고 있다)에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인 영역을 구성하는 제4의 도전성 영역 SC4의 부분이 소정의 전위에 접속되어 있는 점이 다르다.
실시형태 4의 반도체 메모리셀의 변형예의 모식적인 일부 단면도를 도 20 B) 및 도 21에 나타낸다. 도 20 (B)에 나타낸 예에 있어서는, 지지기판 상의 절연층에 둘러싸인 반도체층 내에 도 19 (B)의 구조를 갖는 반도체 메모리셀이 형성되어 있다. 그 밖의 구조는 도 20 (A)에 나타낸 반도체 메모리셀의 구조와 동일하다. 도 21에 나타낸 반도체 메모리셀의 원리도는 도 19 (B)에 나타낸 바와 같다. 이 도 21에 나타낸 반도체 메모리셀에 있어서는, 제6의 도전성 영역 SC6가 제1의 도전성 영역 SC1의 표면영역에 형성될 뿐 아니라, 제1의 도전성 영역 SC1과 정류접합을 형성하여 접한다. 제6의 도전성 영역 SC6는 예를들면 실리사이드로 구성되어 있다. 또한 이 경우에는 제2의 도전성 영역 SC2는 반도체로 구성되어 있는 것이 바람직하다. 제6의 도전성 영역 SC6와 제1의 도전성 영역 SC1과에 의해 쇼트키접합형 다이오드 D1이 구성되어 있고, 다이오드 D1의 일단은 기입정보 설정선에 접속되어 있다. 또한, 도 21에 나타낸 반도체 메모리셀의 제6의 도전성 영역 SC6를 도 20 (B)에 나타낸 반도체 메모리셀에 적용할 수 있다.
또한, 실시형태 4의 반도체 메모리셀에 있어서도, 제1의 도전성 영역 SC1과 제3의 도전성 영역 SC3의 사이에 제2 도전형(예를 들면 n++)의 고농도 불순물함유층 SC7을 형성하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 4의 반도체 메모리셀은 실시형태 2에서 설명한 반도체 메모리셀의 제조방법과 실질적으로 동일한 방법으로 제조할 수 있으므로, 상세한 설명은 생략한다.
(실시형태 5)
실시형태 5는, 본 발명의 제5 양태에 관한 반도체 메모리 셀에 관한 것으로, 상세하게는 본 발명의 제2 양태에 관한 반도체 메모리셀의 제조방법에 관한 것이다. 도 24의 (A)에 원리도를, 그리고 도 25의 (A)에 모식적인 일부 단면도의 일예를 도시한바와 같이, 실시형태 5의 반도체 메모리셀은, 제1 도전형(예를들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를들면 p형)의 스위치용 트랜지스터 TR2와, 제1 도전형(예를들면 n형)의 전류 제어용 접합형 트랜지스터 TR3로 이루어진다. 실시형태 5의 반도체 메모리 셀은 제1 주면A1과 제1 주면A1과 반대인 제2 주면A2을 가지는 반도체층이 형성된다. 도 25의 (A)에 도시한 실시형태 5의 반도체 메모리 셀에 있어서는 독출용 트랜지스터 TR1의 도전 게이트부 G1과 스위치용 트랜지스터 TR2의 도전 게이트부 G2와는, 도전체층이 좁혀져 제1 및 제2의 주면 A1, A2상에 각각 마련되어 있고, 이들의 배치관계는 수직방향에 있어서 약간 어긋나 있다. 또, 반도체 메모리 셀은 지지기판상에 형성된 절연층에 둘러싸여 형성되어 있다. 이른바 SOI 구조를 갖는다. 또한, 도 25의 (A)에 도시한 실시형태 1의 반도체 메모리 셀에 있어서는, 아래부터 지지기판, 절연층, 스위치용 트랜지스터 TR2의 게이트부 G2, 독출용 트랜지스터 TR1의 게이트부 G1의 순으로 배치되어 있다.
그리고, 실시형태 5의 반도체 메모리 셀은,
(1) 제1 주면 A1으로부터 제2 주면 A2에 걸쳐 그 반도전체층에 마련되고, 제1 도전형(예를들면 n형)의 제1 도전성 영역(바람직하게는 반도체 영역)SC1,
(2) 제1 주면 A1으로부터 제2 주면 A2에 걸쳐 그 반도전체층에 마련되어, 제1 도전성 영역 SC1과 접하며 제1도전형에 반대인 제2 도전형(예를들면 p+형)의 제2 도전성 영역(바람직하게는 반도체 영역)SC2,
(3) 제1 도전성 영역 SC1의 제2 주면 A2를 포함하는 표면 영역에 제2 도전성 영역 SC2와는 떨어져 배치되고, 제2 도전형(예를들면 p+형), 또는 제1 도전성 영역SC1과 정류접합을 형성하여 접하는 실리 사이드나 금속, 금속 화합물등의 제3 반도전성 영역 SC3,
(4) 제2 도전성 영역 SC2의 제1 주면 A1을 포함하는 표면 영역에 제1 도전성 영역 SC1와는 떨어져 배치되고, 또, 제1 도전형(예를들면 n+형), 또는 제2 도전형 영역SC2와 정류접합을 형성하여 접하는 실리 사이드나 금속, 금속 화합물등의 제4도전성 영역 SC4,
(5) 제1 도전성 영역 SC1의 제1 주면 A1을 포함하는 표면 영역에 제2 도전성 영역 SC2와는 떨어져 배치되고, 또, 제2 도전형(예를들면 p+형), 또는 제1 도전형 영역SC1와 정류접합을 형성하여 접하는 실리 사이드나 금속, 금속 화합물등의 제5도전성 영역 SC5,
(6) 제1 주면 A1에 형성된 베리어층상에, 제1 도전성 영역 SC1과 제4 도전성 영역 SC4를 중개하듯이 마련된 독출용 트랜지스터 TR1의 게이트부 G1, 및
(7) 제2 주면 A2에 형성된 베리어층상에, 제2 도전성 영역 SC2와 제3 도전성 영역 SC3를 중개하듯이 마련된 스위치용 트랜지스터 TR2의 게이트부 G2,
를 보유한다.
독출용 트랜지스터 TR1에 관해서는
(A-1) 일측의 소스/드레인 영역은, 제1 도전성 영역 SC1의 제1 주면을 포함하는 표면 영역으로 구성되고,
(A-2) 타측의 소스/드레인 영역은, 제4 도전성 영역 SC4로 구성되며,
(A-3) 채널 형성 영역 CH1는, 제1 도전성 영역 SC1의 제1 주면 A1을 포함하는 그 그 표면 영역과 제4의 도전성 영역 SC4와로 좁혀지고, 제2 도전성 영역 SC2의 제1 주면 A1을 포함하는 표면 영역으로 구성되어 있다.
또, 스위치용 트랜지스터 TR2에 관해서는,
(B-1) 일측의 소스/드레인 영역은, 제3 도전성 영역 SC3로 구성되고,
(B-2) 타측의 소스/드레인 영역은, 제2 도전성 영역 SC2의 제2 주면 A2를 포함하는 표면 영역으로 구성되며,
(B-3) 채널 형성 영역 CH2는, 제3 도전성 영역 SC3과 제2 도전성 영역 SC2의 제2 주면 A2를 포함하는 그 표면 영역으로 좁아진 제1 도전성 영역 SC1의 제2 주면 A2를 포함하는 표면영역으로 구성되어 있다.
또한, 전류 제어용 접합형 트랜지스터 TR3에 관해서는
(C-1) 게이트 영역은, 제5 도전성 영역 SC5, 및, 그 제5 조전성 영역 SC5와 대향하는 제3 도전성 영역으로 구성되고,
(C-2) 채널 영역 CH3는, 제5 도전성 영역 SC5와 제3 도전성 영역 SC3로 좁혀진 제1 도전성 영역 SC1의 부분으로 구성되며,
(C-3) 일측 소스/드레인 영역은, 전류 제어용 접합형 트랜지스터 TR3의 채널 영역CH3의 일단으로부터 연장되고, 또, 독출용 트랜지스터 TR1의 일측 소스/드레인 영역 및 스위치용 트랜지스터 TR2의 채널 형성 영역 CH2를 구성하는 제1 도전성 영역 SC1의 부분으로 구성되고,
(C-4) 타측 소스/드레인 영역은, 전류 제어용 접합형 트랜지스터 TR3의 채널 영역 CH3의 타단으로부터 연장되는 제1 도전성 영역 SC1의 부분으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3는,
(X) 전류제어용 접합형 트랜지스터 TR3의 대향하는 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제3 도전성 영역 SC3) 사이의 거리(채널 영역 CH3의 두께)를 최적화하고,
(Y) 전류제어용 접합형 트랜지스터 TR3의 대향하는 각각의 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제3 도전성 영역 SC3)에 있어서 불순물농도와 채널 영역 CH3(구체적으로는 제1 도전성 영역 SC1)에 있어서 불순물 농도와를 최적화하는것에 의해 형성되어 있다.
그리고 독출용 트랜지스터 TR1의 도전 게이트 G1 및 스위치용 트랜지스터 TR2의 도전 게이트 G2는 메모리 셀 선택용 제1 배선(예를들면 워드선)에 접속되고, 제3 도전성 영역 SC3은 기입 정보 설정선에 접속되어 있다. 또, 제4의 도전성 영역 SC4는 메모리 셀 선택용 제2 배선(예를들면 비트 선)에 접속되며, 전류 제어용 접합형 트랜지스터 TR3의 타측 소스/드레인 영역은 전위에 접속되고, 제5 도전성 영역 SC5는 제2 소정의 전위에 접속되어 있다.
도 25 (A)의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도 25의 (B) 및 도 26의 (A) 및 (B)에 도시하였다. 도 25의 (B)에 도시한 예에 있어서는, 도 25의 (A)에 도시한 예와 다르고, 독출용 트랜지스터 TR1의 게이트영역 G1과 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 대체로 일치하고 있다. 즉, 위에서 볼 때(평면도), 게이트 G2 및 게이트 G1은 거의 중복된다. 이와같이 하는 것으로 반도체 메모리 셀의 면적의 축소화를 도모할 수 있다. 도26의 (A) 및 (B)에 도시한 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 독출용 트랜지스터 TR1의 게이트 G1, 스위치용 트랜지스터 TR2의 게이트 G2 순으로 배치되어 있다. 그리고 각 도전성 영역의 상하 위치관계는 도 26에 도시한 반도체 메모리 셀에서 각 도전성 영역의 상하 위치 관계와 역으로 되어 있다. 도 26의 (B)에 도시한 예에 있어서는, 도 26의 (A)에 도시한 예와 다르고, 독출용 트랜지스터 TR1의 도전 게이트 G1과 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 대체로 일치하고 있다.
실시형태 5의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도 27, 도 28, 도 29 및 도 30에 도시한다. 이들의 도면에 도시한 반도체 메모리 셀의 원리도는 도 24의 (B)에 도시되어 있다. 도 27의 (A),(B) 및 도 28의 (A),(B)에 도시한 반도체 메모리 셀은 도 25의 (A), (B)에 도시한 반도체 메모리 셀의 변형이고, 도 28의 (A),(B) 및 도 30의 (A), (B)에 도시한 반도체 메모리 셀은 도 26의 (A),(B)에 도시한 반도체 메모리 셀 변형이다.
이들 반도체에 있어서는, 제5 도전성 영역 SC5는, 제2 소정의 전위에 접속되는 대신에, 기입 정보 설정선에 접속되어 있다. 또한, 기입 정보 설정선에 접속되어 있는것으로는, 제3의 도전성 영역 SC3에 접속되어 있면 등가이다. 구체적으로는 제5 도전성 영역 SC5와 제3 도전성 영역 SC3과의 접속은, 예를들면, 제3의 도전성 영역 SC3의 일부분을 반도전체 층의 제1 주면 A1까지 연재되고, 제1 도전성 영역 SC1의 외측에서, 제5 도전성 영역 SC5와 제3 도전성 영역 SC3의 연재한 부분이 접하는것과 같은 구조로 하는것에 의해서 얻을 수 있다. 반도체 메모리 셀을 이러한 구조로 하는것에 의해 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다.
또한, 실시형태 5에서 반도체 메모리 셀에 있어서는, 도 31의 (A)에 원도를 도시하고, 모식적인 일부 단면도를 도 32의 (A)에 도시한바와 같이, 제4 도전성 영역 SC4를, 메모리 셀 선택용 제2 배선에 접속하는 대신에, 소정의 전위를 접속하고, 전류 제어용 접합용 트랜지스터 TR3의 타측 소스/드레인 영역을, 소정의 전위에 접속하는 대신에, 메모리 셀 선택용 제1 배선에 접속하는 구조로 하는것도 가능하다. 이 경우에도, 도 31의 (B)에 원리도를 도시하고, 모식적인 일부 단면도를 도 32의 (B)에 도시한바와 같이, 제5 도전성 영역 SC5를, 제2 소전의 전위에 접속하는 대신에 기입 정보 설정선에 접속하는 구조(제3 조전성 영역 SC3에 접속하는 구조와 등가이다)로 하는 것도 가능하다. 또한, 도 32의 (A), (B)에 예시한 반도체 메모리 셀의 구조를 도 25 (A) ∼ 도 30 (B)에 예시한 반도체 메모리 셀 구조에 적용할 수 있다는 것은 말할 것도 없다.
도 25의 (B)에 도시한 실시형태 5의 반도체 메모리 셀 제조방법을, 지지기판등 모식적인 일부 단면도이고, 도 71 (A)∼ 도 75 (B)를 참조하여, 이하 설명한다.
[공정- 500]
우선, 실리콘 반도체 기판(10)을 에칭 가공하여, 반도체 메모리 셀을 형성할 만한 실리콘 반도체 기판(10)의 영역을 돌기형으로 남기고, 다음에, 실리콘 반도체 기판(10)의 요입부를 절연층(11)으로 메우고, 실리콘 반도체 기판(10) 돌기부의 표면이 노출된 상태로 한다. 또한, 절연층(11)은 소자 분리 영역에 상당한다. 다음에, 돌기형의 실리콘 반도체 기판(10)의 부분에 제1 도전형(예를들면 n형)의 제1 도전성 영역 SC1을 형성한다. 또한, 제1 도전성 영역 SC1과 돌기형 실리콘 반도체 기판의 영역 형성의 순서는 역으로 하여도 좋다. 그 후, 돌기형의 실리콘 반도체 기판(10)의 표면에, 예를들면 두께 10nm 정도의 실리콘 산화막(12)(베리어층에 상당한다)을 공지의 실리콘 산화막 형성방법에 따라 형성한다. 이 상태를, 모식적인 일부 단면도로서 도 71의 (A)에 도시하였다. 또한, 이 돌기형의 실리콘 반도체 기판(10)의 표면이 제2 주면 A2에 상당한다, 돌기형 실리콘 기판(10) 부분의 높이는, 0.3∼0.4 ㎛로 하면 좋다.
[공정-510]
다음에, 레지스트(30)을 마스크로서, 경사 이온 주입법에 의해, 제2 도전형(예를들면, p+형)의 제2 도전성 영역 SC2를 형성한다. 제1 도전형 (에를들면 n형)의 제1 도전성 영역 SC1이 그리하여, 제1 주면(후술하는)부터 제2 주면 A2에 걸쳐 도전체층(10A)(돌기형실리콘 반도체 기판(10)의 부분에 상당한다)에 마련된다. 제1 도전형(예를들면 n형)의 제1 도전성 영역 SC1과 접하는 제1 주면부터 제2 주면A2에 걸쳐 도전체층(10A)에 마련되고, 제1 도전성 영역 SC1과 접하는 제2 도전형(예를들면 p+형)의 제2 도전성 영역 SC2를 형성할 수 있다(도 71의 (B) 참조). 그리고, 공지의 방법에 따라, 예를들면 불순물을 포함하는 폴리 실리콘 혹은 폴리 사이드 구조를 갖는 스위치용 트랜지스터용의 도전 게이트 G2를 형성한다, 이 상태를, 모식적인 일부 단면도로서 도 72의 (A)에 도시하였다.
[공정-520]
그 후, 레지스트(31)를 마스크로서, 이온 주입을 행하고, 다음으로 경사 이온 주입을 행하는 것에 의해, 제1 도전성 영역 SC1의 제2 주면A2를 포함하는 표면 영역에 제2 도전성 영역 SC2와는 떨어져 마련되며, 또한, 제1 도전성 영역 SC1과 정류 접합을 형성하여 접하는 제3 도전성 영역 SC3을 형성한다. 이 상태를 모식적인 일부 단면도로서 도 72의 (B)에 도시하였다. 그, 후 전면에 층간 절연층(13A)를 형성하여, 제3 도전성 영역 SC3의 상측에 층간 절연층(13A) 개구부를 마련하고, 이러한 개구부내를 포함하는 층간 절연층(13A)의 전면에 배선 재료층을 형성하며, 다음으로 배선 재료층을 퍼터링하는 것에 의해, 제3 도전성 영역 SC3와 도통하는 기입 정보 설정선을 형성한다. 또한, 제3 도전성 영역 SC3는, 반드시 이온 주입법으로 형성할 필요는 없다. 기입 정보 설정선을 형성할 때, 예를들면, 티탄 실리 사이드나 TiN로 이루어지는 배리어 층이나 글루 레이어를 형성하지만, 이러한 배리어층이나 글루 레이어를 개구부의 저부에 노출시킨 제1 도전성 영역 SC1의 표면에도 형성한다. 이것에 의해, 기입 정보 설정선의 일부분(보다 구체적으로는, 배리어 층이나 글루 레이어의 일부분)과 공통이고 제3 도전성 영역 SC3을, 제1 도전성 영역 SC1의 표면에 형성할 수 있다.
[공정-530]
다음에, 도 73의 (A)에 도시한바와 같이, 예를들면 SiO2로 이루어진 절연층(13B)를 CVD법으로 전면에 형성하고, 이 절연층(13B)의 표면을 연마하여 표면을 평탄화한다. 그리고 절연층(13B)의 표면과 지지기판(14)와를 서로 부착시킨 후(도 73)의 (B) 참조), 실리콘 반도체 기판(10)을 이면으로부터 연마하여, 절연층(11)의 저부(11A)를 노출시킨다(도 74의 (A)참조). 절연층(11)내에 실리콘 반도체 기판(10)의 돌기부에 상당하는 도전체층(10A)이 남게 된다. 또한, 도전체층(10A)의 표면이 제1 주면 A1에 상당한다.
[공정-540]
그 후, 반도체층(10A)의 표면에, 예를들면 두께 10nm 정도의 실리콘 산화막(10)(배리어 층에 상당한다)을 공지의 실리콘 산화막 형성 방법에 따라 형성한 후, 공지의 방법에 따라, 예를들면 불순물을 함유하는 폴리 실리콘 혹은 폴리 사이드 구조를 갖는 독출용 트랜지스터용 도전 게이트 G1을 형성한다(도 74의 (B)참조). 또한, 독출용 트랜지스터의 도전 게이트 G1과 스위치용 트랜지스터의 도전 게이트 G2와는, 도전체층(10A)을 좁혀 마련되어 있고, 이들의 배치관계는 수직방향에서 대체로 일치하고 있다.
[공정-550]
다음에, 레지스트(22)를 마스크로서, 이온 주입법을 행하고, 다음에서, 경사 이온 주입을 행하는것에 의해, 도 32 도전성 영역 SC4를 형성한다(도 75의 (A) 참조)
[공정-560]
또한, 레지스트(33)를 마스크로서, 이온 주입법을 행하고, 제5 도전성 영역 SC5를 형성한다(도 75의 (B) 참조)
[공정-570]
그 후, 절연층을 전면에 형성하고, 제4 도전성 영역 SC4, 제5 도전성 영역 SC5, 제1 주면 A1에 연재하는 제1 도전성 영역 SC1의 상방으로 절연층에 개구부를 형성하고, 이들 개구부를 포함하는 절연층 상에 배선 재료층을 형성한다. 다음으로, 이러한 배선 재료층을 패터닝하는 것에 의해, 제2메모리-셀 선택 배선, 소정의 전위와의 접속용 배선, 제2 소정의 전위와의 접속용 배선을 형성한다. 이렇게 하여 도 25 (B)에 도시한 구조를 갖는 실시형태5의 반도체 셀을 완성시킨다. 또한, 제4 도전성 영역 SC4와 제5 도전성 영역 SC5는, 반드시, 이온 주입법 으로 형성할 필요는 없다. 제2 배선 및 제2 소정의 전위와의 접속용 배선을 형성할 때, 예를들면, 티탄 실리 사이드나 TiN으로 형성되는 배리어층이나 글루 레이어를 형성하지만, 이러한 배리어층이나 글루 레이어를 제1 도전성 영역 SC1 및 제2 도전성 영역 SC2의 표면에도 형성한다. 이것에 의해 제2 배선 및 제2 소정의 전위와의 접속용 배선의 일부분(보다 구체적으로는, 배리어 층이나 글루 레이어의 일부분)과 공통이고 제4 도전성 영역 SC4 및 제5 도전성 영역 SC5을 제1 도전성 영역 SC1 및 제2 도전성 영역 SC2의 표면에 형성할 수 있다. 제2 소정의 전위의 제5 영역 SC5 (보다 구체적으로는,배리어층, 또는 글루 레이어 일부)와 공통이다. 또, 이하에 설명하는 반도체 메모리 셀에 있어서도, 각종의 도전성 영역이 배선과 접속되어 있는 경우에는, 도전성 영역을 배선과 공통의 재료(예를들면, 배리어 층, 글루 레이어로 이용하는 티탄 실리 사이드 나 TiN등의 재료)로 구성할 수 있다. 이것에 의해 도전성 영역이 배선의 일부분과 공통인 구조를 형성할 수 있다. 또한, 배선재료와 실리콘 반도체 기판의 실리콘이 반응하여 형성된 화합물로 도전성 영역이 구성된 상태도, 도전성 영역이 배선의 일부분과 공통인 구조에 포함된다. 또한, 반도체 메모리의 제조공정은 상기의 방법에 한정되는 것은 아니다. 예를들면, 제2 도전성 영역 SC2의 형성을, [공정-510]에서 행하는 대신에, [공정-540]에서, 예를들면 두께10nm 정도의 실리콘 산화막(14)을 도전체층(10A)의 표면에 형성한 후에, 형성할 수 있다. 각 도전성 영역의 이온 주입에 의한 형성의 순서는, 공정에 의존하는것일 뿐, 본질적으로는 임의이다.
또한, 이온 주입 조건에 의해, 전류 제어용 접합형 트랜지스터 TR3에 대향하는 게이트 영역의 사이의 거리(채널 영역 CH3의 두께)를 최적화하고, 또 전류 제어용 접합형 트랜지스터 TR3에 대향하는 각각의 게이트영역(제3 도전성 영역 SC3 및 제5 도전성 영역 SC5)에서 불순물 농도와, 전류 제어용 접합형 트랜지스터 TR3의 채널 영역 CH3(구체적으로는 제1 도전성 영역 SC1)에서 불순물 농도와를 최적화한다. 여기서 불순물의 이온 주입이아 구조의 최적화는, 컴퓨터 시뮬레이션이나 실험에 의해 행하면 좋다.
(실시형태 6)
실시형태 6은 본 발명의 제6 양태에 관한 반도체 메모리 셀에 관한 것으로, 상세하게는 본 발명의 제3 양태에 관한 반도체 메모리의 제조방법에 관한 것이다. 도 33의 (A)에 원리도를, 그리고 도 34의 (A)에 모식적인 입부 단면도의 일예를 도시하고, 도전 게이트나 각 도전성 영역의 모식적인 배치를 도 37의 (A)에 도시한바와 같이, 실시형태 6의 반도체 메모리셀은, 제1 도전형(예를들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를들면 p형)의 스위치용 트랜지스터 TR2와, 제1 도전형(예를들면 n형)의 전류 제어용 접합형 트랜지스터 TR3로 이루어진다. 도 34의 (A)에 도시한 실시형태 6의 반도체 메모리 셀에 있어서는, 독출용 트랜지스터 TR1의 도전 게이트 G1과 스위치용 트랜지스터 TR2의 도전 게이트 G2와는, 도전체 층을 좁혀 제1 및 제2의 주면 A1, A2 상에 각각 마련되어 있고, 이들의 배치관계는 수직방향에 있어서 약간 어긋나 있다. 또, 반도체 메모리 셀은 지지기판상에 형성된 절연층에 둘러싸여 형성되어 있다. 이른바 SOI 구조를 갖는다. 또한, 도 34의 (A)에 도시한 실시형태 6의 반도체 메모리 셀에 있어서는, 아래부터 지지기판, 절연층, 스위치용 트랜지스터 TR2의 도전 게이트 G2, 독출용 트랜지스터 TR1의 도전 게이트 G1 순으로 배치되어 있다. 게이트 G1및 제3 영역 SC3은 도 37의 (A)에서 생략하였다.
그리고, 실시형태 6의 반도체 메모리 셀에 있어서는,
(1) 제1 주면 A1으로부터 제2 주면 A2에 걸쳐 그 도전체층에 마련되고, 제1 도전형(예를들면 n형)의 제1 도전성 영역(바람직하게는 반도체 영역)SC1,
(2) 제1 주면 A1으로부터 제2 주면 A2에 걸쳐 그 도전체층에 마련되어, 제1 도전성 영역 SC1과 접하며, 제1 도전형과는 역의 제2 도전형(예를들면 p+형)의 제2 도전성 영역(바람직하게는 반도체 영역)SC2,
(3) 제1 도전성 영역 SC1의 제2 주면 A2를 포함하는 표면 영역에 제2 도전성 영역 SC2와는 떨어져 배치되고, 제2 도전형(예를들면 p+형), 또는 제1 도전성 영역SC1과 정류접합을 형성하여 접하는 실리 사이드나 금속, 금속 화합물등의 제3도전성 영역 SC3,
(4) 제2 도전성 영역 SC2의 제1 주면 A1을 포함하는 표면 영역에 제1 도전성 영역 SC1와는 떨어져 배치되고, 또, 제1 도전형(예를들면 n+형), 또는 제2 도전형 영역SC2와 정류접합을 형성하여 접하는 실리 사이드나 금속, 금속 화합물등의 제4도전성 영역 SC4,
(5) 제4 도전성 영역 SC4의 표면 영역에 마련되고 또, 제2 도전성 영역(예를들면 p+), 또는 제4 도전형 영역SC4와 정류접합을 형성하여 접하는 실리 사이드나 금속, 금속 화합물등의 제5도전성 영역 SC5,
(6) 제1 주면 A1에 형성된 배리어층상에, 제1 도전성 영역 SC1과 제4 도전성 영역 SC4를 중개하듯이 마련된 독출용 트랜지스터 TR1의 도전 게이트 G1, 및
(7) 제2 주면 A2에 형성된 배리어층상에, 제2 도전성 영역 SC2와 제3 도전성 영역 SC3를 중개하듯이 마련된 스위치용 트랜지스터 TR2의 도전 게이트 G2,
를 보유한다.
독출용 트랜지스터 TR1에 관해서는
(A-1) 일측의 소스/드레인 영역은, 제1 도전성 영역 SC1의 제1 주면을 포함하는 표면 영역으로 구성되고,
(A-2) 타측의 소스/드레인 영역은, 제4 도전성 영역 SC4로 구성되며,
(A-3) 채널 형성 영역 CH1은, 제1 도전성 영역 SC1의 제1 주면 A1을 포함하는 그 표면 영역과 제4의 도전성 영역 SC4와로 좁혀지고, 제2 도전성 영역 SC2의 제1 주면 A1을 포함하는 표면 영역으로 구성되어 있다.
또, 스위치용 트랜지스터 TR2에 관해서는,
(B-1) 일측의 소스/드레인 영역은, 제3 도전성 영역 SC3로 구성되고,
(B-2) 타측의 소스/드레인 영역은, 제2 도전성 영역 SC2의 제2 주면 A2를 포함하는 표면 영역으로 구성되며,
(B-3) 채널 형성 영역 CH2는, 제3 도전성 영역 SC3과 제2 도전성 영역 SC2의 제2 주면 A2를 포함하여 그 표면 영역으로 좁혀지고, 제1 도전성 영역 SC1의 제2 주면 A2를 포함하는 표면영역으로 구성되어 있다.
또한, 전류 제어용 접합형 트랜지스터 TR3에 관해서는
(C-1) 게이트 영역은, 제5 도전성 영역 SC5, 및, 그 제5 도전성 영역 SC5와 대향하는 제2 도전성 영역 SC2로 구성되고,
(C-2) 채널 영역 CH3은, 제5 도전성 영역 SC5와 제2 도전성 영역 SC2로 좁혀진 제4 도전성 영역 SC4의 부분으로 구성되며,
(C-3) 일측 소스/드레인 영역은, 전류 제어용 접합형 트랜지스터 TR3의 채널 영역CH3의 일단으로부터 연장되고, 또, 독출용 트랜지스터 TR1의 타측 소스/드레인 영역을 구성하는 제4 도전성 영역 SC4의 부부으로 구성되고,
(C-4) 타측 소스/드레인 영역은, 전류 제어용 접합형 트랜지스터 TR3의 채널 영역 CH3의 타단으로부터 연장되는 제1 도전성 영역 SC1의 부분으로 구성되어 있다.
또한, 실시형태 6의 반도체 메모리 셀에 있어서, 전류제어용 접합형 트랜지스터 TR3는,
(X) 대향하는 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제2 도전성 영역 SC2의 일부) 사이의 거리(채널 영역 CH3의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제2 도전성 영역 SC2의 일부)에 있어서 불순물농도와 채널 영역 CH3(제4 도전성 영역 SC4)에 있어서 불순물 농도와를 최적화하는것에 의해 형성되어 있다.
그리고, 실시형태 6의 반도체 메모리 셀에 있어서, 독출용 트랜지스터 TR1의 도전 게이트 G1 및 스위치용 트랜지스터 TR2의 도전 게이트 G2는, 메모리 셀 선택용 제1 배선(예를들면 워드선)에 접속되고, 제3 도전성 영역 SC3은 기입 정보 설정선에 접속되어 있다. 또, 제1의 도전성 영역 SC1은 소정의 전위에 접속되고, 전류 제어용 접합형 트랜지스터 TR3의 타측 소스/드레인 영역은, 메모리 셀 선택용 제2 배선(예를들면 비트선)에 접속되고, 제5 도전성 영역 SC5는, 제2 소정의 전위에 접속되어 있다.
실시형태 6의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도 34의 (B) 및 도 35의 (A) 및 (B)에 도시하였다. 도 34의 (B)에 도시한 예에 있어서는, 도 34의 (A)에 도시한 예와 다르고, 독출용 트랜지스터 TR1의 도전 게이트 G1과 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 대체로 일치하고 있다. 즉, 위에서 볼 때(평면도), 게이트 G 및 게이트 G1은 거의 중복된다. 이와같이 하는 것으로 반도체 메모리 셀의 면적의 축소화를 도모할 수 있다. 도 35의 (A) 및 (B)에 도시한 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 독출용 트랜지스터 TR1의 도전 게이트 G1, 스위치용 트랜지스터 TR2의 도전 게이트 G2 순으로 배치되어 있다. 그리고 각 도전성 영역의 상하 위치관계는 도 34에 도시한 반도체 메모리 셀에서 각 도전성 영역의 상하 위치 관계와 역으로 되어 있다. 도 35의 (B)에 도시한 예에 있어서는, 도 34의 (A)에 도시한 예와 다르고, 독출용 트랜지스터 TR1의 도전 게이트 G1과 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 대체로 일치하고 있다.
실시형태 6의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도36 및 도38에 도시한다. 또, 도 36의 (A)에 도시한 반도체 메모리 셀에 있어서 도전 게이트나 각 도전성 영역의 모식적인 배치도를 도 37의 (B)에 도시하였지만, 도 37의 (B)에 있어서는, 도전 게이트 G2 및 제3 도전성 영역 SC3의 도시를 생략한다, 이들 도면에 도시된 반도체 메모리 셀의 원리도는 도 33의 (B)에 도시한것과 같다. 즉, 이들의 반도체 메모리 셀에 있어서는, 제5 도전성 영역 SC5는, 제2 소정의 전위에 접속되는 대신에, 제2 도전성 영역 SC2에 접속되어 있다. 구체적으로는, 제5 도전성 영역 SC5와 제2 도전성 영역 SC2와의 접속은, 예를들면, 제2 도전성 영역 SC2의 일부분을 도전체층의 제1 주면 A1까지 연재하고, 제4 도전성 영역 SC4의 외측에서, 제5 도전성 영역 SC5와 제2 도전성 영역 SC2의 연재한 부분이 접하도록 구조로 한 것에 의해서, 얻을 수 있다. 반도체 메모리 셀을 이러한 구조로 한 것에 의해, 반도체 메모리 배선 구조의 간소화를 도모할 수 있다. 여기서 도 36의 (A),(B)에 도시한 반도체 메모리 셀은 도 34의 (A), (B)에 도시한 반도체 메모리 셀의 변형이고, 도 38의 (A),(B)에 도시한 반도체 메모리 셀은 도 35의 (A),(B)에 도시한 반도체 메모리 셀 변형이다.
또한, 실시형태 6에서 반도체 메모리 셀에 있어서는, 도 39의 (A)에 원리도를 도시하고, 모식적인 일부 단면도를 도 40의 (A)에 도시한 바와 같이, 전류 제어용 접합용 트랜지스터 TR3의 타측 소스/드레인 영역을, 소정의 전위에 접속하고, 제1 도전성 영역 SC1을, 소정의 전위에 접속하는 대신에, 메모리 셀 선택용 제2 배선에 접속하는 것도 좋다. 이 경우에도, 도 40의 (B)에 원리도를 도시하고, 모식적인 일부 단면도를 도 40의 (B)에 도시한바와 같이, 제5 도전성 영역 SC5를, 제2 소정의 전위에 접속하는 대신에, 제2 도전성 영역 SC2에 접속하는 구조로도 할 수 있다. 또, 도 40의 (A),(B)에 예시한 반도체 셀의 구조를, 도 34 (A) ∼ 도 38 (B)에 도시한 반도체 메모리 셀의 구조에 적용할 수 있다는 것은 말할것도 없다.
또 실시형태 6의 반도체 메모리 셀은, 제5 도전성 영역 SC5의 형성이 다른 것은 제외하고, 실질적으로 실시형태 5에서 설명한 반도체 메모리 셀의 제조방법에서 제조하는 것이 가능하기 때문에 상세한 설명은 생략한다.
(실시형태 7)
실시형태 7은 본 발명의 제3 양태에 관한 반도체 메모리 셀에 관한 것으로, 상세하게는 본 발명의 제3 양태에 관한 반도체 메모리의 제조방법에 관한 것이다. 도 41 (A)에 원리도를, 그리고 도 42의 (A)에 모식적인 일부 단면도의 일예를 도시한바와 같이, 실시형태 7의 반도체 메모리셀은, 제1 도전형(예를들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를들면 p형)의 스위치용 트랜지스터 TR2와, 제1 도전형(예를들면 n형)의 제1 전류 제어용 접합형 트랜지스터 TR3과, 제1 도전형(예를들면 n형)의 제2 전류 제어용 접합형 트랜지스터 TR4로 이루어진다. 즉, 실시형태 7의 반도체 메모리 셀은 실시형태 6에서 설명한 본 발명의 제2 상태에 관한 메모리 셀의 구조에 제6 도전성 영역 SC6이 더욱 형성되고, 제1 도전형 제2 전류 제어용 접합용 트랜지스터 TR5가 부가된 구조를 갖는다.
도 42의 (A)에 도시한 실시형태 7의 반도체 메모리에 있어서는, 독출용 트랜지스터 TR1 도전 게이트 G1과 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은, 지지기판상에 형성된 절연층에 둘러싸여 형성되어 있다. 이른바 SOI 구조를 갖는다. 또한, 도 42의 (A)에 도시한 실시 양태 3의 반도체 메모리 셀에 있어서는 아래로부터 지지기판, 절연층, 스위치용 트랜지스터 TR2의 도전 게이트 독출용 트랜지스터 TR1의 도전 게이트 G1의 순으로 배치되어 있다.
실시형태 7의 반도체 메모리에 있어서는, 제1 도전성 영역 SC1, 제2 도전성 영역 SC2, 제3 도전성 영역 SC3, 제4 도전성 영역 SC4 및 제5 도전성 영역 SC5의 배치는, 실시형태 6의 반도체 메모리 셀과 동일하다.
독출용 트랜지스터 TR1. 스위치용 트랜지스터 TR2 및 제1 전류제어용 접합형 트랜지스터 TR3의 구조도, 실시형태 6에서 설명한 반도체 메모리 셀의 구조와 동일하다.
실시형태 7에서는, 제1 도전성 영역 SC1의 주면 A1을 포함하는 표면 영역에 제2 도전성 영역 SC2와는 서로 거리를 두고 형성하고, 또, 제1 도전성 영역 SC1과 정류 접합을 형성하여 접하는 제6 도전성 영역 SC6이 형성되어 있다.
제2의 정류 제어용 접합형 트랜지스터 TR5에 관해서는,
(D-1) 게이트 영역은, 제6 도전성 영역 SC6, 및, 그 제6 도전성 영역 SC6과 대향하는 제3 도전성 영역 SC3로 구성되고,
(D-2) 채널 영역 CH4은, 제6 도전성 영역 SC6와 제3 도전성 영역 SC3로 좁혀진 제1 도전성 영역 SC1의 부분으로 구성되며,
(D-3) 일측 소스/드레인 영역은, 제2 전류 제어용 접합형 트랜지스터 TR5의 채널 영역CH5의 일단으로부터 연장되고, 또, 독출용 트랜지스터 TR1의 일측 소스/드레인 영역및 스위치용 트랜지스터 TR2의 채널 영역 CH2를 구성하는 제1 도전성 영역 SC1의 부분으로 구성되고,
(D-4) 타측 소스/드레인 영역은, 제2 전류 제어용 접합형 트랜지스터 TR5의 채널 영역 CH5의 타단으로부터 연장되는 제1 도전성 영역 SC1의 부분으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3, TR5는,
(X) 대향하는 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제2 도전성 영역 SC2 부분 및 제6 도전성 영역 SC6에 대향하는 제3의 도전성 영역 SC3) 사이의 거리(채널 영역 CH3,CH4의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제2 도전성 영역 SC2 부분 및 제6 도전성 영역 SC6 및 이 제6 도전성 영역 SC6에 대향하는 제3의 도전성 영역 SC3)에 있어서 불순물 농도와, 채널 영역 CH3, CH4(제4 도전성 영역 SC4 및 제1 도전성 영역 SC1)에 있어서 불순물 농도와를 최적화하는것에 의해 형성되어 있다.
그리고 독출용 트랜지스터 TR1의 도전 게이트 G1 및 스위치용 트랜지스터 TR2의 도전 게이트 G2는, 메모리 셀 선택용 제1 배선(예를들면 워드선)에 접속되고, 제3 도전성 영역 SC3은 기입 정보 설정선에 접속되어 있다. 또, 제2 전류 제어용 접합형 트랜지스터 TR4의 타측 소스/드레인 영역은 소정의 전위에 접속되고, 제1 전류 제어용 접합형 트랜지스터 TR3의 타측 소스/드레인 영역은, 메모리 셀 선택용 제2 배선(예를들면 비트선)에 접속되고, 제5 도전성 영역 SC5 및 제6 도전성 영역 SC6는, 제2 소정의 전위에 접속되어 있다.
실시형태 7의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도 42의 (B) 및 도 43의 (A) 및 (B)에 도시하였다. 도 42의 (B)에 도시한 예에 있어서는, 도 42의 (A)에 도시한 예와 다르고, 독출용 트랜지스터 TR1의 도전 게이트 G1과 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 대체로 일치하고 있다. 즉, 위에서 볼 때(평면도), 게이트 G1 과 게이트 G2는 거의 중복된다. 이와같이 하는 것으로 반도체 메모리 셀의 면적의 축소화를 도모할 수 있다. 도20의 (A) 및 (B)에 도시한 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 독출용 트랜지스터 TR1의 도전 게이트 G1, 스위치용 트랜지스터 TR2의 도전 게이트 G2 순으로 배치되어 있다. 그리고 각 도전성 영역의 상하 위치관계는 도 42에 도시한 반도체 메모리 셀에서 각 도전성 영역의 상하 위치 관계와 역으로 되어 있다. 도 43의 (B)에 도시한 예에 있어서는, 도 43의 (A)에 도시한 예와 다르고, 독출용 트랜지스터 TR1의 도전 게이트 G1과 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 대체로 일치하고 있다.
또한, 실시형태 7에서 반도체 메모리 셀에 있어서는, 도 44의 (A)에 원리도를 도시하고, 모식적인 일부 단면도를 도 45의 (A)에 도시한바와 같이, 제1 전류 제어용 접합용 트랜지스터 TR3의 타측 소스/드레인 영역을, 메모리 셀 선택용 제2 배선에 접속하는 대신에, 소정의 전위에 접속하고, 제2 전류 제어용 접합형 트랜지스터 TR5의 타측 소스/드레인 영역을, 소정의 전위에 접속하는 대시에, 메모리 셀 선택용 제2 배선에 접하여도 좋다. 또, 도 45에 예시한 반도체 메모리 셀의 구조를, 도 42 ∼ 도43에 예시한 반도체 메모리 셀의 구조에 적용할 수 있다는 것은 말할것도 없다.
실시형태 7에서 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도 47 (A),(B) 및 도 48 (A),(B), 도 49 (A),(B), 도 50 (A),(B)에 도시하고, 이들의 반도체 메모리 셀의 원리도를 도 46에 도시하였다. 이들의 반도체 메모리에 있어서는, 제5의 도전성 영역 SC5는, 제2 소정의 전위에 접속되는 대신에, 제2 도전성 영역 SC2에 접속되고, 제6 도전성 영역 SC6은, 제2 소정의 전위에 접속되는 대신에 , 기입 정보 설정선에 접속되어 있다. 또한, 기입 정보 설정선에 접속되어 있는 것은, 제3 도전성 영역 SC3에 접속되는것과 등가이다. 제5 도전성 영역 SC5과 제2 도전성 SC2 과의 접속은, 실시형태 6에서 설명한 방법으로 행할 수 있다. 또, 제6 도전성 역역 SC6과 기입 정보 설정선과의 접속(제6 도전성 영역 SC6과 제3 도전성 영역 SC3과의 접속)은, 실시형태 5에서 설명한 제5 도전성 영역 SC5와 제3 도전성 영역 SC3과의 접속 방법과 동일한 방법으로 행할 수 있다. 또, 도 47의 (A),(B) 및 도 48의 (A),(B)의 각각에 도시한 반도체 메모리 셀의 구조는, 도 42의 (A), (B)의 각각에 도시한 반도체 메모리 셀의 구조와 기본적으로 동일하고, 도 49의 (A),(B) 및 도 50의 (A),(B)의 각각에 도시한 반도체 메모리 셀의 구조는, 도 43의 (A)(B)의 각각에 도시한 반도체 메모리 셀의 구조와 기본적으로 동일하므로 상세한 설명은 생략한다. 경우에 따라서는, 제5 도전성 메모리 영역 SC5를, 제2 소정의 전위에 접속하는 대신에, 제2 도전성 영역 SC2에 접속하는 구조로 하는것도 가능하다. 혹은, 제6 도전성 영역 SC6을, 제2 소정의 전위에 접속하는 대신에, 기입 정보 설정선에 접속하는 구조로 하는것도 가능하다.
또한, 실시형태 7에서 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를 도 52에 도시하고, 이 반도체 메모리 셀의 원리도를 도 51에 도시하였다. 이 반도체 메모리 셀에 있어서는, 제1 전류 제어용 접합형 트랜지스터 TR3의 타측 소스/드레인 영역은, 메모리 셀 선택용 제2 배선에 접속되는 대신에, 소정의 전위에 접속되고, 제2 전류 제어용 접합형 트랜지스터 TR4의 타측 소스/드레인 영역은, 소정의 전위에 접속되는 대신에, 메모리 셀 선택용 제2 배선에 접속하는것도 좋다. 도 52에 도시한 반도체 메모리의 구조는, 기본적으로는 도 47의 (A)에 도시한 반도체 메모리의 구조와 동일하므로 상세한 설명은 생략한다. 또한, 도 52에 도시한 반도체 메모리 셀의 구조는, 도 47 (A) ∼ 도 50 (B)에 도시한 반도체 메모리 셀의 구조에 적용할 수 있다는 것은 말할것도 없다.
또, 실시형태 7의 반도체 메모리 셀은, 제5 도전성 영역 SC5 및 제6 도전성 영역 SC6의 형성이 다른 것은 제외하고, 실질적으로 실시형태 5에서 설명한 반도체 메모리 셀의 제조방법으로 제조하는 것이 가능하기 때문에 상세한 설명은 생략한다.
(실시형태 8)
실시형태 8은, 본 발명의 제5 양태에 관한 반도체 메모리 셀에 관한 것으로, 상세하게는 본 발명의 제3 양태에 관한 반도체 메모리의 제조방법에 관한 것이다. 도 53의 (A)에 원리도를, 그리고 도 54의 (A)에 모식적인 일부 단면도의 일예를 도시하고, 도전 게이트나 각 도전성 영역의 모식적인 배치도를 도 54의 (B)에 도시한바와 같이, 실시형태 8의 반도체 메모리셀은, 제1 도전형(예를들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를들면 p형)의 스위치용 트랜지스터 TR2와, 제1 도전형(예를들면 n형)의 전류 제어용 접합형 트랜지스터 TR3과, 제2 도전형(예를들면 p형)의 기입용 트랜지스터 TR4로 이루어진다. 즉, 실시형태 8의 반도체 메모리 셀은, 실시형태 6에서 설명한 본 발명의 제2 양태에 관한 메모리 셀의 구조에 유사한 구조이고, 제2 도전형 기입용 트랜지스터 TR4가 부가되어 있다. 또 도 54 (B)에서 도전 게이트 G2 및 제3 도전성 영역 SC3의 도시는 생략하였다.
도 54의 (A)에 도시한 반도체 메모리에 있어서는, 독출용 트랜지스터 TR1과 기입용 트랜지스터 TR4와 공통의 도전 게이트 G1 + G4(이하, 공통 도전 게이트 G1 + G4라고 함)과 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은, 지지기판상에 형성된 절연층에 둘러싸여 형성되어 있다. 이른바 SOI 구조를 갖는다. 또한, 도 54의 (A)에 도시한 실시형태 8의 반도체 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 스위치용 트랜지스터 TR2의 도전 게이트 G2, 공통 도전 게이트 (G1 + G4)의 순으로 배치되어 있다.
그리고 실시형태 8의 반도체 메모리에 있어서는, 제1 도전성 영역 SC1, 제2 도전성 영역 SC2, 제3 도전성 영역 SC3, 제4 도전성 영역 SC4 및 제5 도전성 영역 SC5의 배치는, 실시형태 6의 반도체 메모리 셀과 동일하다.
또한, 독출용 트랜지스터 TR1, 스위치용 트랜지스터 TR2 및 전류제어용 접합형 트랜지스터 TR3의 구조도, 실시형태 6에서 설명한 반도체 메모리 셀의 구조와 동일하다. 실시형태 8의 반도체 메모리 셀이 실시형태 6의 반도체 메모리 셀과 다른 점은, 제1 주면 A1에 형성된 배리어 층상에 , 제1 도전성 영역 SC1과 제4 도전성 영역 SC4, 및 제2 도전성 영역 SC2과 제5 도전성 영역 SC5를 중개하듯이 마련된 독출용 트랜지스터 TR1 및 기입용 트랜지스터 TR4와 공통의 공통 도전 게이트(G1+G4)가 형성되어 있는 점이다. 즉, 공통 도전게이트(G1+G5)가 제4 도전성 영역 SC4의 표면 영역 단부까지 연장된 구조를 가지며, 제5 도전성 영역 SC5를 자기 정합적으로 형성할 수 있다.
또한, 기입용 트랜지스터 TR4에 관해서는,
(D-1) 일측의 소스 /드레인 영역은, 독출용 트랜지스터 TR1의 채널 형성 영역 CH1으로 구성되고,
(D-2) 타측의 소스 /드레인 영역은, 제5 도전성 영역 SC5로 구성되고,
(D-3) 채널 영역 CH4는, 독출용 트랜지스터 TR1의 타측 소스/드레인 영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3은,
(X) 대향하는 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제2 도전성 영역 SC2 부분) 사이의 거리(채널 영역 CH3의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제2 도전성 영역 SC2)에 있어서 불순물 농도와, 채널 영역 CH3(제4 도전성 영역 SC4)에 있어서 불순물 농도와를 최적화하는 것에 의해 형성되어 있다.
그리고 공통 도전게이트(G1+G5) 및 스위치용 트랜지스터 TR2의 도전 게이트 G2는, 메모리 선택용 제1 배선 (예를들면 워드선)에 접속되어 있다. 또, 제3 도전성 영역 SC3은 기입 정보 설정선에 접속되고, 전류 제어용 접합형 트랜지스터 TR3의 타측 소스/드레인 영역은 메모리 셀 선택용 제2 배선(예를들면 비트선)에 접속되어 있다.
실시형태 8의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도 55 및 도 56의 (A) 및 (B)에 도시하였다. 도 55에 도시한 예에 있어서는, 도 54의 (A)에 도시한 예와 다르고, 공통 도전 게이트(G1+G4)와 스위치용 트랜지스터 TR2의 도전 게이트 G2와 배치관계는, 수직방향에서 대체로 일치하고 있다. 즉, 위에서 볼 때(평면도), 게이트 (G1+G4)와 게이트 G2는 거의 중복된다. 이와같은 구조로 형성하는 것으로 반도체 메모리 셀의 면적의 축소화를 도모할 수 있다. 도 56의 (A) 및 (B)에 도시한 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 공통 도전 게이트(G1+G4), 스위치용 트랜지스터 TR2의 도전 게이트 G2 순으로 배치되어 있다. 그리고 각 도전성 영역의 상하 위치관계는 도 54 (A)나 도 55에 도시한 반도체 메모리 셀에서 각 도전성 영역의 상하 위치 관계와 역으로 되어 있다. 도 56의 (B)에 도시한 예에 있어서는, 도 33의 (A)에 도시한 예와 다르고, 공통 도전 게이트 (G1+G4)와 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 대체로 일치하고 있다.
또한, 실시형태 8에서 반도체 메모리 셀에 있어서는, 도 57에 원리도를 도시하고, 식적인 일부 단면도를 도 58의 (A)에 도시한바와 같이, 전류 제어용 접합용 트랜지스터 TR3의 타측 소스/드레인 영역을, 메모리 셀 선택용 제2 배선에 접속하는 대신에, 소정의 전위에 접속되고, 제1 도전성 영역 SC1은, 소정의 전위에 접속되는 대신에, 메모리 셀 선택용 제2 배선에 접속되어 있는 구조로 할 수 있다. 또, 도 58에 예시한 반도체 메모리 셀의 구조를 도 54 (A) ∼ 도 56 (B)에 도시한 반도체 메모리 셀의 구조에 적용할 수 있다는 것은 말할것도 없다.
또, 실시형태 8의 반도체 메모리 셀은, 공통 도전 게이트(G1+G4)의 형성 및 제5 도전성 영역 SC5의 형성이 다른 것은 제외하고, 실질적으로 실시의 형태 5에서 설명한 반도체 메모리의 제조방법으로 제조할 수 있기 때문에 상세한 것은 생략한다.
(실시형태 9)
실시형태 9는, 본 발명의 제6 양태에 관한 반도체 메모리 셀에 관한 것으로, 상세하게는 본 발명의 제3 양태에 관한 반도체 메모리의 제조방법에 관한 것이다. 도 59의 (A)에 원리도를, 그리고 도 60의 (A)에 모식적인 일부 단면도의 일예를 도시한 바와 같이, 실시형태 9의 메모리 반도체 셀은, 제1 도전형(예를들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를들면 p형)의 스위치용 트랜지스터 TR2와, 제1 도전형(예를들면 n형)의 제1 전류 제어용 접합형 트랜지스터 TR3과, 제1 도전형(예를들면 n형)의 제2 전류 제어용 트랜지스터 TR4와, 제2 도전형(예를들면 p형)의 기입용 트랜지스터 TR5와로 이루어진다. 즉, 실시형태 9의 반도체 메모리 셀은, 본 발명의 제7 양태에 관한 메모리 셀의 구조와, 본 발명의 제4 양태에 관한 메모리 셀의 구조와를 조합한 구조를 갖는다. 즉, 실시형태 9의 반도체 메모리 구조에, 제6 도전성 영역 SC6이 더 형성되고, 제1 도전형 제2 전류 제어용 접합형 트랜지스터 TR4가 부가되며, 또한 제2 도전형 기입용 트랜지스터 TR5가 부가되어 있다.
도 60의 (A)에 도시한 실시형태 9의 반도체 메모리에 있어서는, 공통의 도전 게이트(G1 + G4)와 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은, 지지기판상에 형성된 절연층에 둘러싸여 형성되어 있다. 이른바 SOI 구조를 갖는다. 또한, 도 60의 (A)에 도시한 실시 상태 9의 반도체 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 스위치용 트랜지스터 TR2의 도전 게이트 G2, 공통 도전 게이트 (G1 + G4)의 순으로 배치되어 있다.
그리고 실시형태 9의 반도체 메모리에 있어서는, 제1 도전성 영역 SC1, 제2 도전성 영역 SC2, 제3 도전성 영역 SC3, 제4 도전성 영역 SC4, 제5 도전성 영역 SC5 및 제6 도전성 영역의 배치는, 실시형태 9의 반도체 메모리 셀과 동일하다.
또한, 독출용 트랜지스터 TR1. 스위치용 트랜지스터 TR2, 제1 전류제어용 접합형 트랜지스터 TR3 및 제2 전류 제어용 접합형 트랜지스터 TR4의 구조도, 실시형태 7에서 설명한 반도체 메모리 셀의 구조와 동일하다. 실시형태 9의 반도체 메모리 셀이 실시형태 7의 반도체 메모리 셀과 다른 점은, 제1 주면 A1에 형성된 배리어 층상에 , 제1 도전성 영역 SC1과 제4 도전성 영역 SC4, 및 제2 도전성 영역 SC2과 제5 도전성 영역 SC5를 중개하듯이 마련된 독출용 트랜지스터 TR1과 기입용 트랜지스터 TR4와 공통의 공통 도전 게이트(G1+G4)가 형성되어 있는 점이다. 또, 제5 도전성 영역 SC5와 제2 소정의 전위에 접속되어 않은 점도 상이하다.
또한, 기입용 트랜지스터 TR4에 관해서는, 실시형태 8에서 설명한 것과 동일하게,
(E-1) 일측의 소스 /드레인 영역은, 독출용 트랜지스터 TR1의 채널 형성 영역 CH1으로 구성되고,
(E-2) 타측의 소스 /드레인 영역은, 제5 도전성 영역 SC5로 구성되고,
(E-3) 채널 영역 CH4는, 독출용 트랜지스터 TR1의 타측 소스/드레인 영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3, TR5는,
(X) 대향하는 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제2 도전성 영역 SC2 부분 및 제6 도전성 영역 SC6 및 이 제6 도전성 영역 SC6에 대향하는 제3 도전성 영역 SC3) 사이의 거리(채널 영역 CH3, CH4의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트 영역(제5 도전성 영역 SC5 및 이 제5 도전성 영역 SC5에 대향하는 제2 도전성 영역 SC2의 부분 및 제6 도전성 영역 SC6 및 이 제6 도전성 영역 SC6에 대향하는 제3 도전성 영역 SC3)에 있어서 불순물 농도와 채널 영역 CH3,CH4(도전성 영역 SC4 및 도전성 영역 SC1)에 있어서 불순물 농도와를 최적화하는것에 의해 형성되어 있다.
그리고, 공통 도전게이트(G1+G4) 및 스위치용 트랜지스터 TR2의 도전 게이트 G2는, 메모리 선택용 제1 배선 (예를들면 워드선)에 접속되어 있다. 또, 제3 도전성 영역 SC3은 기입 정보 설정선에 접속되고, 제2 전류 제어용 접합형 트랜지스터 TR4의 타측 소스/드레인 영역은 소정의 전위에 접속되고, 제1 전류 제어용 접합형 트랜지스터 TR3의 타측 소스/드레인 영역은 메모리 셀 선택용 제2 배선(예를들면 비트선)에 접속되고, 제6 도전성 영역 SC는 소정의 전위에 접속되어 있다.
실시형태 9의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도 60의 (B) 및 도 61의 (A) 및 (B)에 도시하였다. 도 60의 (B)에 도시한 예에 있어서는, 도 60의 (A)에 도시한 예와 다르고, 공통 도전 게이트(G1+G4)와 스위치용 트랜지스터 TR2의 도전 게이트 G2와 배치관계는, 수직방향에서 대체로 일치하고 있다. 즉, 위에서 볼 때(평면도), 게이트 (G1+G4)와 게이트 G2는 거의 중복된다. 이와같은 구조로 형성하는 것으로 반도체 메모리 셀의 면적의 축소화를 도모할 수 있다. 도 61의 (A) 및 (B)에 도시한 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 공통 도전 게이트(G1+G4), 스위치용 트랜지스터 TR2의 도전 게이트 G2 순으로 배치되어 있다. 그리고 각 도전성 영역의 상하 위치관계는 도 60에 도시한 반도체 메모리 셀에서 각 도전성 영역의 상하 위치 관계와 역으로 되어 있다. 도 61의 (B)에 도시한 예에 있어서는, 도 61의 (A)에 도시한 예와 다르고, 공통 도전 게이트 (G1+G4)와 스위치용 트랜지스터 TR2의 도전 게이트 G2의 배치관계는, 수직방향에서 대체로 일치하고 있다.
또한, 실시형태 9에서 반도체 메모리 셀에 있어서는, 도 62에 원리도를 도시하고, 식적인 일부 단면도를 도 63에 도시한바와 같이, 제1 전류 제어용 접합형 트랜지스터 TR3의 타측 소스/드레인 영역은, 메모리 셀 선택용 제2 배선에 접속하는 대신에, 소정의 전위에 접속되고, 제2 전류 제어용 접합형 트랜지스터 TR5의 타측 소스/드레인 영역은, 소정 전위에 접속되는 대신에, 메모리 셀 선택용 제2 배선(예를들면 비트선)에 접속되어 있는 구조로 할 수 있다. 또, 이러한 반도체 메모리 셀의 구조를 도 60 (A) ∼ 도 61 (B)에 도시한 반도체 메모리 셀의 구조에 적용할 수 있다는 것은 말할 것도 없다.
또, 실시형태 9의 반도체 메모리 셀의 모식적인 일부 단면도를 도 65 ∼도 68에 도시하고, 원리도를 도 64에 도시하였다. 이 반도체 메모리 셀에 있어서는, 도 60의 (A)에 도시한 반도체 메모리 셀과 다르고, 제6 도전성 영역 SC6은, 제2 소정의 전위에 접속되는 대신에, 기입 정보 설정선에 설정되어 있는 것과는, 제3 도전성 영역 SC3에 접속되어 있으면, 등가이다. 또, 도 65의 (A),(B) 및 도 66의 (A),(B)의 각각에 도시된 반도체 메모리 셀의 구조는, 기본적으로는, 도 60의 (A),(B)의 각각에 도시된 반도체 메모리 셀의 구조와 동일하고, 도 67의 (A),(B) 및 도 68의 (A),(B)의 각각에 도시된 반도체 메모리 셀의 구조는, 기본적으로는 도 61의 (A),(B)의 각각에 도시된 반도체 메모리 셀의 구조와 동일하므로 상세한 설명은 생략한다. 또 도 69에 원리도를 도시하고, 도 70에 모식적인 일부 단면도를 도시한바와 같이, 제1 전류 제어용 접합형 트랜지스터 TR3의 타측 소스/드레인 영역을, 메모리 선택용의 제2 배선에 접속되는 대신에, 소정의 전위에 접속하고, 제2 전류 제어용 접합형 트랜지스터 TR5의 타측 소스/드레인 영역을, 소정의 전위에 접속하는 대신에, 메모리 셀 선택용 제2 배선(예를들면 비트선)에 접속하는 구조로 하여도 좋다. 또, 도 70에 도시한 반도체 메모리의 구조를, 도 65 ∼ 도 68에 도시한 반도체 메모리 셀의 구조에 적용할 수 있는 것은 말할 것도 없다.
또, 실시형태 9의 반도체 메모리 셀은, 공통 도전 게이트(G1+G4)의 형성 및 제5 도전성 영역 SC5의 형성 및 제6 도전성 영역 SC6이 다른 것은 제외하고, 실질적으로 실시형태 5에서 설명한 반도체 메모리의 제조방법으로 제조할 수 있기 때문에 상세한 것은 생략한다.
(실시형태 10)
실시형태 10은, 본 발명의 제10 및 제12의 형태에 관한 반도체 메모리 셀에 관한 것이다. 도 76의 (A)에 원리도를, 그리고 도 78에 구성의 일예를 도시한 바와 같이, 실시형태 10의 반도체 메모리셀은, 제1 도전형(예를들면 n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를들면 p형)의 스위치용 트랜지스터 TR2와, 다이오드 D로 구성되어 있다. 도 78의 (A)는 모식적인 일부 단면도이고, 도 78의 (B)는 각 영역 및 게이트 영역의 모식적인 배치도이다.
그리고, 독출용 트랜지스터 TR1에 관해서는;
(A-1) 일측의 소스/드레인 영역은, 메모리 셀 선택용 제2의 배선(예를들면, 비트선)에 접속되며,
(A-2) 타측의 소스/드레인 영역은, 다이오드 D의 일단을 구성하고 있다.
한편, 스위치용 트랜지스터 TR2에 관해서는,
(B-1) 일측의 소스/드레인 영역은, 기입 정보 설정선에 접속되며, 또, 다이오드D의 타단을 구성하고,
(B-2) 타측의 소스/드레인 영역은, 독출용 트랜지스터 TR1의 채널 구성영역 CH1과 공통이다.
실시형태 10에서 반도체 메모리 셀은,
(1) 제2 도전형(예를들면, p형)을 보유하는 반도체성의 제1 영역SC1,
(2) 제1 영역 SC1과 정류 접합을 형성하여 접하는 반도체성 혹은 도전성 제2 영역 SC2, (실시형태 10에서는, 보다 구체적으로는, 제1 영역 SC1의 표면영역에 마련되고, 또 정류 접합을 형성하여 접하는, 제2 도전형과는 역의 제1 도전형(예를들면 n+형)을 보유하는 반도체성인, 혹은 실리 사이드나 금속, 금속화합물등으로 구성된 도전성의 제2 영역 SC2)
(3) 제1 영역 SC1과 접하고(구체적으로는, 제1 영역 SC1의 표면영역역에 마련됨), 제2 영역 SC2와는 떨어져 배치되고, 또, 제1 도전형(예를들면 n+형)을 보유하는 반도체성 제3 영역 SC3,
(4 ) 제3 영역 SC3의 표면 영역에 배치되고, 또, 정류 접합을 형성하여 접하며, 제2 도전형(예를들면 p++형)을 보유하는 반도체성인, 혹은 실리사이드나 금속, 금속 화합물등으로 구성된 도전성 제4 영역 SC4, 및
(5) 제2 영역 SC2와 제3 영역 SC3, 및 제1 영역 SC1과 제4 영역 SC4를 중개하는것과 같이 배리어 층을 개재시켜 배치되고, 독출용 트랜지스터 TR1과 스위치용 트랜지스터 TR2와로 공유되는 게이트 영역 G1, G2,를 보유하는 반도체 메모리 셀이다.
그리고 독출용 트랜지스터 TR1에 관해서는,
(A-1) 일측의 소스/드레인 영역은, 제2 영역 SC2로부터 구성되고,
(A-2) 타측의 소스/드레인 영역은, 제3 영역 SC3으로부터 구성되며,
(A-3) 채널 형성 영역 CH1은, 제2 영역 SC2와 제3 영역 SC3과로 좁아진 제1 영역SC1의 표면 영역으로부터 구성되어 있다.
한편, 스위치용 트랜지스터 TR2에 관해서는,
(B-1) 일측의 소스/드레인 영역은, 제4 영역 SC4로부터 구성되고,
(B-2) 타측의 소스/드레인 영역은, 제1 영역 SC1로부터 구성되며,
(B-3) 채널 형성 영역 CH2은, 제1 영역 SC1과 제4 영역 SC4와로 좁아진 제3 영역SC3의 표면 영역으로부터 구성되어 있다.
다시말하면, 다이오드D는 제3 영역 SC3과 제4 영역 SC4로 구성되어 있다. 또, 독출용 트랜지스터 TR1의 게이트 G1 및 스위치용 트랜지스터 TR2의 게이트 영역 G2는, 메모리 셀 선택용 제1 배선(예를들면 워드선)에 접속되고, 제2 영역 SC2는 메모리 선택용 제2 배선(예를들면 비트 선)에 접속되고, 제4 영역은 기입 정보 설정선에 접속되어 있다. 또, 독출용 트랜지스터 TR1의 게이트 영역 G1 및 스위치용 트랜지스터 TR2의 게이트 G2를 총칭하고, 단순히 게이트 영역 G라고 부르는 경우도 있다.
실시형태 10의 반도체 메모리 셀에 있어서, 제4 영역 SC4와 제3 영역 SC3로부터 pn접합을 형성하는 경우, 제3 영역SC3의 전위 설정, 혹은, 제3 영역 SC3 및 제1 영역 SC1의 불순물 농도관계의 설계가 부적절하면, 정보의 독출시, 래치업을 발생시킬 가능성이 있다. 이것을 회피하기 위하여, 기입 정보 설정선에 인가하는 전압은, 제4 영역 SC4와 제3 영역 SC3과의 접합부(즉, 다이오드 D), 및 제3 영역 SC3과 제1 영역 SC1과의 접합부에, 동시에 높은 방향순으로 전류가 흐르지 않을 정도의 전압(예를들면, 0.4볼트 이하)으로 할 필요가 있다. 제4 영역 SC4를 실리 사이드나 금속으로 구성하는 것에 의해서 제4 영역 SC4와 제3 영역 SC3과의 사이에 쇼트키 접합을 형성하고, 다수 캐리어가 주로 순방향 전류를 형성하는 형태로 하면, 래치 업의 위험성을 회피하는 것이 가능하고, 기입 정보 설정선에 인가하는 전압으로의 제한은 실질적으로 없게 된다.
실시형태 10에 있어서는, 반도체 메모리 셀은, 반도체 기판에 마련된 제2 도전형(예를들면 P형)의 웰 구조내에 형성되어 있다.
이하, 도 79 (A),(B) 및 도 80 (A),(B)를 참조하여, 실시형태 10의 반도체 메모리 셀의 제조방법을 설명한다.
[공정- 1000]
우선, 제1 도전형(예를들면 n형)의 실리콘 반도체 기판에, 제2 도전형(예를들면, p형)의 제1 영역 SC1을 이온 주입법으로서 형성한다(도 79의 (A)참조). 또한 이 제2 도전형(예를들면 p형)을 보유하는 제1 영역 SC1은 p형 웰에 상당한다.
[공정-1010]
다음에, 예를들면 열산화법에서 실리콘 반도체기판의 표면에 두께 10nm 정도의 배리어층에 상당하는 게이트 산화막을 형성하고, 다음으로, 불순물이 도핑된 폴리 실리콘층을 CVD법에서 전면적으로 퇴적된다. 그리고, 이 폴리 실리콘층 위에 패터닝된 레지스트를 형성한 후, 이러한 레지스트를 마스크로서 폴리 실리콘층을 패터닝하여, 게이트 영역 G 및 더미패턴을 형성한다. 다음으로 n형 불순물을 이온 주입하는 것에 의해 p+형 불순물을 포함하는 제1 영역 SC1의 표면 영역에 n형 불순물을 포함하는 층을 형성한다. 그 후, 예를들면 SiN층을 전면에 형성하고, 다음으로 SiN층을 이방성 에칭하는 것에 의해 게이트 영역 G 및 더미 패턴의 측벽에 사이드 웰을 형성한다. 그 후, 얇은 산화막을 형성하여 고농도의 N형 불순물을 이온 주입한다, 이것에 의해 도 79의 (B)에 도시한 바와 같이, 반도체성 제1 영역SC1의 표면 영역에 배치되고, 또, 정류 접합을 형성하여 접하는 제2 영역 SC2(n+형의 반도체성 제2 영역 SC2), 및 제1 영역 SC1의 표면 영역에 배치되며, 또, 제2 영역 SC2과는 떨어져 배치되고, 제1 도전형(예를들면 n+형)의 반도체성의 제3 영역 SC3을 형성할 수 있다.
[공정-1020]
그 후, 패터닝된 레지스트를 형성하고, 이러한 레지스트를 마스크로서 더미 패턴, 더미패턴 측벽의 사이드 웰 및 산화막을 제거한다, 그리하여 도 80의 (A)에 도시한 구조를 얻을 수 있다.
[공정-1030]
다음에, 패터닝된 레지스트를 형성한 후, 이러한 레지스트를 마스크로서 p형 불순물의 이온 주입을 행하고, 레지스트를 제거한다. 이것에 의해 도 80의 (B)에 도시한 바와 같이, 제3 영역 SC3의 표면 영역에 배치되고, 또, 정류접합을 형성하여 접하는 제4 영역 SC4의 영역 SC4(제2 도전형, 예를들면 p++형의 반도체성의 제4 영역 SC4)를 형성할 수 있다. 이상에서 설명한 각종의 이온 주입법에 있어서는, 각 영역에서 불순물 농도가 최적화가 되도록, 불순물의 이온 주입 조건을 컴퓨터 시뮬레이션이나 실험에 의해 최적화할 필요가 있다. 또, 이온 주입의 순서는 본질적으로는 임의이다.
[공정-1040]
그 후, 전면에 층간 절연층을 형성하여 이 층간 절연층에 개구부를 마련하고, 개구부내를 포함하는 층간 절연층상에 배선 재료층을 퇴적시킨 후, 배선 재료층을 패터닝하는것에 의해 각종 배선을 형성한다. 그리하여 도 78에 도시된 실시형태 10의 반도체 메모리 셀을 제조할 수 있다. 이에 더하여 제 1의 영역 SC1 아래에, 제1 도전형(예를들면 n++형)의 고농도 불순물을 함유영역 SC5를 새로이 구비하고 있는 것이 독출용 트랜지스터 TR1의 채널 형성 영역CH1에 축적된 전위 혹은 전하증가를 도모하는 관점에서 바람직하다.
실시형태 10의 반도체 메모리 셀의 변형예를 도 81의 (A) 및 (B)에 도시한다. 도 81 (A),(B)에 도시한 반도체 메모리 셀은, 예를들면 SiO2로 형성되는 절연체상에 형성되어 있다. 이른바 SOI구조를 보유한다. 이러한 반도체 메모리 셀은, 반도체 기판에 돌출부를 형성하고, 다음으로 전면에 절연체(절연층)을 형성한 후, 절연체(절연층)과 지지기판과를 대향하게 하고, 다음에, 반도체 기판을 이면으로부터 연삭, 연마하는 것에 의해 얻고, 이른바 대항하는 기판에 기초하여 제조할 수 있다. 혹은/또는, 예를들면 실리콘 반도체 기판에 산소를 이온 주입한 후에 열처리를 행하여 얻을 수 있는 SIMOX에 의한 절연체(절연층)을 형성하고, 그 위에 남았던 실리콘층에 반도체 메모리 셀을 제작하면 좋다.
또는, 도 82에 도시한바와 같이, 반도체 메모리 셀은, 이른바 TFT구조를 갖는것도 좋다. 즉, 예를들면 아몰퍼스 실리콘이나 폴리 실리콘층을 CVD법등에 의해 절연체(절연층)의 위에 막을 형성하고, 다음에, 레이저 비임이나 전자 비임을 이용한 대역 용융결정화법, 절연체(절연층)에 마련된 개구부를 개재시켜 결정 성장을 행하는 래터럴 고상결정 성장법 등의 각종 공지의 단결정화 기술에 의해 실리콘층을 형성하고, 이러한 실리콘층에 반도체 메모리 셀을 제작하면 좋다. 또한, 지지기판상에 막을 형성한 절연체(절연층)위에 예를들면, 폴리 실리콘층 혹은 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리 실리콘층 혹은 아몰퍼스 실리콘층에 반도체 메모리 셀을 제작하는것에 의해 얻을 수 있다.
다시말하면, 실시형태 10의 반도체 메모리 셀의 변형예를 도 83의 (A) 및 (B) 및 도 84의 (A) 및 (B)에 도시한다. 도 83에 도시한 반도체 메모리 셀은, 예를들면, SiO2로 이루어지는 절연체상에 형성되어 있다. 이른바 SOI 구조를 갖는다. 또한, 도 83의 (B)에 도시한 구조에 있어서는, 제4 영역 SC4가, 도 83의 (A)에 도시한 구조의 반도체 메모리 셀 보다도 절연층측으로도 깊게 연장되어 있다. 이것에 의해 제4 영역 SC4의 측부로부터 기입 정보 설정선으로의 전극을 취출하는 것이 가능하게 된다. 도 84의 (A) 및 (B)에 도시한 반도체 메모리는, TFT구조를 갖는다.
(실시형태 11)
실시형태 11은 본 발명의 제11 양태 및 제12 실시양태의 변화에 관한 반도체 메모리 셀에 관한 것이다. 도 76의 (B)에 원리도를, 그리고 도 85 (A),(B)에 일예를 도시한바와 같이, 독출용 트랜지스터 TR1의 일측 소스/드레인 영역은, 소정의 전위에 접속되고, 스위치용 트랜지스터 TR2의 일측 소스/ 드레인 영역은, 메모리 셀 선택용 제2 배선(예를들면, 비트선)에 접속되어 있다. 또, 제2 영역 SC2는, 메모리 셀 선택용 제2 배선(예를들면,비트선)에 접속되는 대신에, 소정의 전위에 접속되어 있다. 그리고, 제4 영역 SC4는, 기입 정보 설정선에 접속되는 대신에, 메모리 선택용 제2 배선(예를들면, 비트 선)에 접속되어 있다. 또한, 실시형태 11에 있어서는, 제2 배선(예를들면, 비트 선)은, 실시형태 10에서 기입 정보 설정선을 겸하고 있다. 여기서, 도 85의 (A)는 모식적인 일부 단면도이고, 도 85의 (B)는 각 영역 및 게이트 영역의 모식적인 배치도이다. 이상의 점을 제하고, 실시형태 11의 반도체 메모리 셀의 구조는, 실시예 10에서 설명한 반도체 메모리 셀의 구조와 동일하기 때문에 상세한 설명은 생략한다.
실시형태 11의 반도체 메모리 셀의 변형예를 도 86의 (A) 및 (B) 및 도 87의 (A) 및 (B)에 도시한다. 도 86에 도시한 반도체 메모리 셀은, 예를들면 SiO2로 이루어진 절연체 상에 형성되어 있다. 이른바 SOI 구조를 갖는다. 한편, 도 87에 도시한 반도체 메모리 셀은, TFT 구조를 갖는다.
또한, 실시형태 11의 반도체 메모리의 변형예를 도 88의 (A) 및 (B) 및 도 89의 (A) 및 (B)에 도시한다. 도 88에 도시한 반도체 메모리 셀은, 예를들면 SiO2로 이루어진 절연체상에 형성되어 있다. 이른바 SOI 구조를 갖는다. 또한, 도 88의 (B)에 도시한 구조에 있어서는, 제2 영역 SC2가, 도 88의 (A)에 도시한 구조의 반도체 메모리 셀 보다도 절연층측으로 깊게 연장되어 있다. 이것에 의해 제2 영역 SC2의 측부로부터 기입 정보 설정치로의 전극을 취출하는 것이 가능하게 된다. 도 89의 (A) 및 (B)에 도시한 반도체 메모리 셀은, TFT 구조를 갖는다.
(실시형태 12)
실시형태 12은 본 발명의 제10 및 제13 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 77의 (A)에 원리도를, 그리고 도 90 (A),(B)에 일예를 도시한바와 같이, 실시형태 12의 반도체 메모리 셀은, 제1 도전형(예를들면, n형)의 독출용 트랜지스터 TR1과, 제2 도전형(예를들면, p형)의 스위치용 트랜지스터 TR2와 다이오드 D로 구성되어 있다. 또한, 도 90의 (A)는 모식적인 일부 단면도이고, 도 90의 (B)는 각 영역 및 게이트 영역의 모식적인 배치도이다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 일측의 소스/드레인 영역은, 메모리 셀 선택용 제2의 배선(예를들면, 비트선)에 접속되며,
(A-2) 타측의 소스/드레인 영역은, 다이오드 D의 일단을 구성하고 있다.
한편, 스위치용 트랜지스터 TR2에 관해서는,
(B-1) 일측의 소스/드레인 영역은, 기입 정보 설정선에 접속되며, 또, 다이오드D의 타단을 구성하고,
(B-2) 타측의 소스/드레인 영역은, 독출용 트랜지스터 TR1의 채널 형성영역 CH1과 공통이다.
독출용 트랜지스터와 스위치용 트랜지스터에 공유된 게이트와 는 제1메모리-셀 선택용 배선 (예를들면 워드선)에 접속된다.
또한, 실시형태 12에서 반도체 메모리 셀은,
(1) 제1 도전형(예를들면, n형)을 보유하는 반도체성의 제1 영역SC1,
(2) 제1 영역 SC1과 정류 접합을 형성하여 접하는 반도체성 혹은 도전성 제2 영역 SC2, (실시형태 12에서는, 보다 구체적으로는, 제1 영역 SC1의 표면영역에 마련되고, 또 정류 접합을 형성하여 접하는, 제1 도전형과는 역의 제2 도전형(예를들면 p+형)을 보유하는 반도체성인, 혹은 실리 사이드나 금속, 금속화합물등으로 구성된 도전성의 제2 영역 SC2)
(3) 제1 영역 SC1과 접하고(구체적으로는, 제1 영역 SC1의 표면영역역에 마련됨), 제2 영역 SC2와는 떨어져 배치되고, 또, 제2 도전형(예를들면 p+형)을 보유하는 반도체성 제3 영역 SC3,
(4) 제3 영역 SC3의 표면 영역에 배치되고, 또, 정류 접합을 형성하여 접하며, 제1 도전형(예를들면 n+형)을 보유하는 반도체성인, 혹은, 실리 사이드나 금속, 금속 화합물등으로 구성된 도전성 제4 영역 SC4, 및
(5) 제2 영역 SC2와 제3 영역 SC3, 및 제1 영역 SC1과 제4 영역 SC4를 중개하는 것과 같이 배리어 층을 개재시켜 배치되고, 독출용 트랜지스터 TR1과 스위치용 트랜지스터 TR2와로 공유되는 게이트 영역 G1, G2,를 보유하는 반도체 메모리 셀이다.
그리고, 독출용 트렌지스터 TR1에 관해서는,
(A-1) 일측의 소스/드레인 영역은, 제4 영역 SC4로부터 구성되고,
(A-2) 타측의 소스/드레인 영역은, 제1 영역 SC1로부터 구성되며,
(A-3) 채널 형성 영역 CH1은, 제1 영역 SC1과 제4 영역 SC4와로 좁아진 제3 영역SC3의 표면 영역으로부터 구성되어 있다.
한편, 스위치용 트랜지스터 TR2에 관해서는,
(B-1) 일측의 소스/드레인 영역은, 제2 영역 SC2로부터 구성되고,
(B-2) 타측의 소스/드레인 영역은, 제3 영역 SC3로부터 구성되며,
(B-3) 채널 형성 영역 CH2은, 제2 영역 SC2와 제3 영역 SC3과로 좁아진 제1 영역SC1의 표면 영역으로부터 구성되어 있다.
더욱이, 다이오드D는 제1 영역 SC1과 제2 영역 SC2로 구성되어 있다. 또, 독출용 트랜지스터 TR1의 게이트 영역 G1 및 스위치용 트랜지스터 TR2의 게이트 영역 G2는, 메모리 셀 선택용 제1 배선(예를들면 워드선)에 접속되고, 제4 영역 SC4는 메모리 선택용 제2 배선(예를들면 비트선)에 접속되고, 제2 영역SC2는 기입 정보 설정선에 접속되어 있다.
실시형태 12의 반도체 메모리 셀에 있어서, 제2 영역 SC2와 제1 영역 SC1로부터 pn접합을 형성하는 경우, 제2 영역SC2의 전위 설정, 혹은, 제2 영역 SC2 및 제1 영역 SC1의 불순물 농도관계의 설계가 부적절하면, 정보의 독출시, 래치 업을 발생시킬 가능성이 있다. 이것을 회피하기 위하여, 기입 정보 설정선에 인가하는 전압은, 제2 영역 SC2와 제1 영역 SC1과의 접합부, 즉, 다이오드에 높은 방향순으로 전류가 흐르지 않을 정도의 전압(예를들면, 0.4볼트 이하)으로 할 필요가 있다. 제2 영역 SC2를 실리 사이드나 금속, 금속화합물로 구성하는 것에 의해서 제2 영역 SC2와 제1 영역 SC1과의 사이에 쇼트키 접합을 형성하고, 다수 캐리어가 주로 순방향 전류를 형성하는 형태로 하면, 래치 업의 위험성을 회피하는 것이 가능하고, 기입 정보 설정선에 인가하는 전압으로의 제한은 실질적으로 없게 된다.
실시형태 12에 있어서는, 반도테 메모리 셀은, 반도체 기판에 마련된 제1 도전형(예를들면 n형)의 웰 구조내에 형성되어 있다.
이하, 도 91 (A),(B), 도 92 (A),(B), 도 93 (A),(B)를 참조하여, 실시형태 12의 반도체 메모리 셀의 제조방법을 설명한다.
[공정- 1200]
우선, 공지의 방법을 따라서, p형 실리콘 반도체 기판(10)에 소자 분리영역(도시하지 않음), n형 웰, n형 반도체성의 제1 영역 SC1, 배리어층에 상당하는 게이트 산화막(21)을 형성한 후, 예를들면 불순물을 함유하는 폴리 실리콘 혹은 폴리 사이드 구조를 보유하는 게이트 영역 G를 형성한다. 그리하여 도 91의 (A)에 도시한 구조를 얻을 수 있다.
[공정-1210]
다음에, 레지스트 재료로부터 이온 주입용 마스크(22)를 형성한 후, 제2 도전형(예를들면 P형)의 불순물을 주입하고, 제1 영역 SC1의 표면 영역에 마련되고 또한, 정류 접합을 형성한여 접하는 반도체성의 제2 영역 SC2를 형성한다(도 91의 (B)참조).
[공정-1220]
그 후, 이온 주입용 마스크(22)를 제거하여, 레지스트 재료로부터 이온 주입용 마스크(23)를 형성한 후, 제2 도전형(예를들면, p형)의 불순물을 경사 이온 주입법으로 이온 주입하여, 제1 영역 SC1의 표면 영역에 마련하고, 또 제2 영역 SC2와는 떨어져 마련된 제2 도전형의 반도체성 제3 영역 SC3을 형성한다. 경사 이온 주입법에서 이온 주입을 행하는 것에 의해 게이트 영역 G의 하방으로도 제3의 영역 SC3이 형성된다(도 92의 (A)참조).
[공정-1230]
다음에, 제1 도전형(예를들면, n형)의 불순물을 이온 주입하여, 제3의 영역 SC3의 표면 영역에 마련하고,또 정류정합을 형성하여 접하는 반도체성 제4 영역 SC4를 형성한다(도 92의 (B) 참조).
[공정-1240]
그 후, 이온 주입용 마스크(23)를 제거하여, CVD법으로 전면에 Sio2층의 막을 형성하고, 이러한 SiO2층을 에칭하는 것에 의해 게이트 영역 G의 측벽에 사이드 웰(14)를 형성한다.
[공정-1250]
다음에, 레지스트 재료로부터 이온 주입용 마스크(25)를 형성한 후, 제1 도전형(예를들면, n형)의 불순물을 이온 주입하고, 제4 영역 SC4의 불순물 농도를 1019∼ 1020cm-3정도까지 높게하는 것에 의해 제4 영역 SC4의 저저항화를 도모한다(도 93의 (A) 참조).
[공정-1260]
그 후, 이온 주입용 마스크(25)를 제거하여 레지스트 재료로부터 이온 주입용 마스크(26)을 형성한 후, 제2 도전형(예를들면, p형)의 불순물을 이온 주입하고, 제2의 영역 SC2의 일부분의 불순물 농도를 1019∼ 1020cm-3정도까지 높게하는것에 의해 제2 영역 SC2의 저저항화를 도모한다(도 93의 (B) 참조).
[공정-1270]
그 후, 종래의 MOS트랜지스터의 제조방법에 따라서 반도체 메모리 셀이 완성된다.
또한, 반도체 메모리 셀의 제조공정은, 상기의 방법에 한정되는 것이 아니다. 예를들면, [공정-1210]을 생략할 수 있다. [공정-1220], [공정-1230], [공정-1250]의 순서는 임의의 순서로 할 수 있다. 게이트 영역이나 소자분리 영역의 형성을 [공정-1260]의 후에 해도 좋다. 또한 제3 영역 SC3의 아래에, 제1 도전형(예를들면, n++형)의 고농도 불순물 함유 영역 SC5를 다시 구비하는 것이, 독출용 트랜지스터 TR1의 채널 형성영역 CH1에 축적된 전위 혹은 전하의 증가를 도모하는 관점에서 바람직하다.
실시형태 12의 반도체 메모리 셀의 변형예를 도 94의 (A) 및 (B) 및 도 95의 (A) 및 (B)에 도시한다. 도 94 (A),(B)에 도시한 반도체 메모리 셀은, 예를들면 SiO2로 형성되는 절연체상에 형성되어 있다. 이른바 SOI 구조를 보유한다. 또한, 도 94의 (B)에 도시된 구조에 있어서는, 제2의 영역 SC2가, 도 94의 (A)에 도시한 구조의 반도체 메모리 보다도 절연층측으로와 깊게 연장되어 있다. 이것에 의해 제2의 영역 SC2의 측부로부터 기입 정보선으로의 전극을 취출하는 것이 가능하게 된다. 도 95의 (A) 및 (B)에 도시한 반도체 메모리는 TFT 구조를 갖는다.
(실시형태 13)
실시형태 13는 본 발명의 제11 양태 및 제13 양태의 변형에 관한 반도체 메모리 셀에 관한 것이다. 도 77의 (B)에 원리도를, 그리고 도 96의 (A) 및 (B)에 일예를 도시한바와 같이, 독출용 트랜지스터 TR1의 일측 소스/드레인 영역은 소정의 전위에 접속되고, 스위치용 트랜지스터 TR2의 일측 소스/드레인 영역은, 메모리 셀 선택용 배선(예를들면 비트 선)에 접속되어 있다. 또 제4 영역 SC4은, 메모리 셀 선택용 제2 배선(예를들면, 비트 선)에 접속되어 있는 대신에 소정의 전위에 접속되고, 제2 영역 SC2는, 기입 정보 설정선에 접속되어 있는 대신에 메모리 선택용 제2 배선(예를들면, 비트 선)에 접속되어 있다. 또한, 실시형태 13에 있어서는, 제2 배선(예를들면, 비트 선)은, 실시형태 12에서 기입 정보 설정선을 겸하고 있다. 이상의 점을 제외하고, 실시형태 13의 반도체 메모리 셀의 구조는, 실시형태 12에서 설명한 반도체 메모리 셀 구조와 동일하기 때문에, 상세한 설명은 생략한다.
실시형태 13의 반도체 메모리 셀의 변형예를 도 97의 (A) 및 (B) 및 도 98의 (A) 및 (B)에 도시한다. 도 97의 (A) 및 (B)에 도시한 반도체 메모리 셀은, 예를들면 SiO2로 이루어진 절연체상에 형성되어 있다. 이른바 SOI 구조를 갖는다, 한편, 도 98의 (A) 및 (B)에 도시한 반도체 메모리 셀은, TFT구조를 갖는다.
(실시형태 14)
실시형태 14는, 본 발명의 제14 양태에 관한 반도체 메모리 셀에 관한 것이다.
도101 (A)에 원리도를, 그리고 도 103 (A)에 모식적인 일부단면도의 일예를 나타내는 바와 같이, 실시형태 14의 반도체 메모리 셀은, 제1도전형(예를들면 n형)의 독출용 트랜지스터 TR1과, 제2도전형(예를들면 p형)의 스위치용 트랜지스터 TR2로 이루어진다. 도 103의 (A)에 나타내는 실시형태 14의 반도체 메모리 셀에 있어서는, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2와는, 도전체층을 사이에 두고 제1 및 제2주면 A1, A2상에 각각 마련되어 있고, 이들 배치관계는 수직방향에 있어서 약간 어긋나 있다. 또, 반도체 메모리 셀은, 지지기판상에 형성된 절연측에 둘러싸여 형성되어 있다. 이른바 SOI구조를 갖는다. 더욱, 도 103의 (A)에 나타내는 실시형태 14의 반도체 메모리 셀에 있어서는, 아래에서부터, 지지기판, 절연층, 스위치용 트랜지스터 TR2의 게이트 영역G2, 독출용 트랜지스터 TR1의 게이트 영역G1의 순으로 배치되어 있다.
그리고, 실시형태 14의 반도체 메모리 셀은,
(1) 제1주면A1으로부터 제2주면A2에 걸쳐서 그 반도체층에 마련된 제1도전형(예를들면 n형)을 갖는 반도체성의 제1영역SC1,
(2) 제1주면A1으로부터 제2주면A2에 걸쳐서 그 반도체층에 마련되며,제1영역SC1과 접하는 제1도전형과는 역의 제2도전형(예를들면 P＋형)을 갖는 반도체성의 제2영역SC2,
(3) 제1영역SC1의 제2주면A2을 포함하는 표면영역에 제2영역SC2와는 떨어져 마련되고, 또 제1영역 SC1과 함께 정류접합을 형성하며 접하고, 제2도전형(예를들면 P++형)을 갖는 반도체성의, 혹은 실리 사이드나 금속, 금속화합물등으로 구성된 도전성의 제3영역SC3,
(4) 제2영역SC2의 제1주면A1을 포함하는 표면영역에 제1영역SC1과는 떨어져 마련되고, 또 제2영역 SC2과 함께 정류접합을 형성하며 접하고, 제1도전(예를들면 n++형)을 갖는 반도체성의, 혹은, 실리 사이드나 금속, 금속화합물등으로 구성된 도전성의 제4영역SC4,
(5) 제1주면A1에 형성된 배리어층상에, 제1영역SC1과,제4영역SC4를 교도하는 것과 같이 마련된 독출용 트랜지스터 TR1의 게이트영역G1, 및,
(6) 제2주면A2에 형성된 배리어층상에, 제2영역SC2와 제3영역SC3를 교도하는 것과 같이 마련된 스위치용 트랜지스터TR2의 게이트영역G2를 갖는다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 일측의 소스/드레인 영역은, 제4영역SC4로 구성되고,
(A-2) 타측의 소스/드레인 영역은, 제1영역SC1의 제1주면A1을 포함하는 표면영역으로 구성되고,
(A-3) 채널형성영역CH1은, 제1영역SC1의 제1주면A1을 포함하는 표면영역과 제4영역SC4와의 사이에서 끼워진(즉 사이에 위치하는) 제2영역SC2의 제1주면A1을 포함하는 표면영역으로 구성되어 있다.
또, 스위치용 트랜지스터 TR2에 관해서는,
(B-1) 일측의 소스/드레인 영역은, 제3영역SC3로 구성되고,
(B-2) 타측의 소스/드레인 영역은, 제2영역SC2의 제2주면A2를 포함하는 표면영역으로 구성되고,
(B-3) 채널형성영역CH2는, 제2영역SC2의 제2주면A2를 포함하는 표면영역과 제3영역SC3와의 사이에 끼워진(즉 사이에 위치하는) 제1영역SC1의 제2주면A2를 포함하는 표면영역으로 구성되어 있다.
그리고, 실시형태 14의 반도체 메모리 셀에 있어서, 독출용 트랜지스터 TR1의 게이트 영역G1및 스위치용 트랜지스터 TR2의 게이트 영역G2은 메모리 셀 선택용의 제1배선(예를들면, 워드선)에 접속되고, 제3영역SC3는 기입정보설정선에 접속되고, 제4영역SC4는 메모리 셀 선택용의 제2배선(예를들면, 비트선)에 접속되고, 독출용 트랜지스터 TR1의 타측의 소스/드레인 영역은 소정의 전위에 접속되어 있다.
실시형태 14의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를, 도103의(B) 및 도 104의 (A) 및 (B)에 나타낸다.
도 103 (B)에 나타내는 예에 있어서는, 도103 (A)에 나타낸 예와 다르며, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트영역G2배치관계는, 수직방향에서 대체로 모여있다. 즉, 위에서 볼 때(평면도), 게이트영역G1및 게이트영역 G2는 거의 겹친다. 이러한 구조로 하는 것에서, 반도체 메모리 셀의 면적의 축소화를 도모하는 것이 가능하다. 도 104 (A) 및 (B)에 나타내는 반도체 메모리 셀에 있어서는, 아래부터, 지지기판, 절연층, 독출용 트랜지스터TR1의 게이트 영역G1, 스위치용 트랜지스터 TR2의 게이트 영역G2의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치관계는 도 103 (A) 및 (B)에 나타낸 반도체 메모리 셀에 있어서 각 영역의 상하 위치관계와 반대로 되어 있다. 도 104 (B)에 나타내는 예에 있어서는, 도 104의 (A)에 나타낸 예와 다르고, 독출용 트랜지스터 TR1의 게이트영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2의 배치관계는, 수직방향에서 대체적으로 모여 있다.
도 103의 (B)에 나타낸 실시형태 14의 반도체 메모리 셀의 제조방법을, 지지기판 등의 모식적인 일부 단면도인 도 105 (A) 및 (B), 도 106 (A) 및 (B),도 107 (A) 및 (B), 도 108 (A) 및 (B), 도 109를 참조하여 이하 설명한다.
〔공정 - 1400〕
먼저, 실리콘 반도체 기판(10)을 에칭가공하고, 반도체 메모리 셀을 형성해야할 실리콘 반도체 기판(10)의 영역을 돌기상으로 남겨두고, 다음에, 실리콘 반도체 기판(10)의 오목부를 절연층(11)으로 메워넣고, 실리콘 반도체 기판(10)의 돌기부의 표면이 노출된 상태로 한다. 더욱, 절연층(11)은 소자분리영역에 상당한다. 다음에, 돌기상의 실리콘 반도체 기판(10)의 부분에 제1도전형(예를들면 n형)을 갖는 반도체성의 제1영역SC1을 형성한다. 더욱 제1영역SC1과 실리콘 반도체 기판의 돌기상의 영역의 형성순서는 반대로 하여도 좋다. 그 후, 돌기상의 실리콘 반도체 기판(10)의 표면에, 예를들면 두께 10nm정도의 실리콘 산화막(12)(제2배리어층에 상당한다)을 공지의 실리콘 산화막 형성방법에 기초하여 형성한다. 이 상태를, 모식적인 일부 단면도로서 도 105의 (A)에 나타낸다. 더욱 이 돌기상의 실리콘 반도체 기판(10)의 표면이 제2주면A2에 상당한다. 돌기상의 실리콘 반도체 기판(10)의 부분높이는, 0.3 ∼ 0.4㎛하면 좋다.
〔공정-1410〕
다음으로, 레지스트(30)를 마스크로 하고, 경사이온주입법에 의해, 제2도전형(예를들면 P+형)을 갖는 반도체성의 제2영역SC2를 형성한다. 이렇게 하여 제1주면(후술함)으로부터 제2주면A2에 걸쳐서 반도전체층(10A)(돌기상의 실리콘 반도체 기판10의 부분에 상당함)에 마련된 제1도전형(예를들면 n형)을 갖는 반도체성의 제1영역SC1, 및 제1주면으로부터 제2주면A2에 걸쳐서 반도전체층(10A)에 마련되고, 제1영역SC1과 접하는 제2도전형(예를들면 P+형)을 갖는 반도체성의 제2영역SC2을 형성하는 것이 가능하다(도 105 (B)참조). 그리고 공지의 방법에 기초하여, 예를들면 불순물을 함유하는 폴리 실리콘 혹은 폴리 사이드 구조를 갖는 스위치용 트랜지스터용의 게이트 영역G2를 형성한다. 이 상태를, 모식적인 일부 단면도로서 도 106의 (A)에 나타낸다.
〔공정-1420〕
그 후, 레지스트(31)를 마스크로하여 이온주입을 행하고, 이어서 경사이온주입을 행하는 것에 의하여 제1영역SC1의 제2주면A2를 포함하는 표면영역에 제2영역SC2와는 사이를 띄워 마련하고, 또, 제1영역SC1과 정류접합을 형성하여 접하는 P++형의 반도체 영역인 제3영역SC3를 형성한다. 이 상태를, 모식적인 일부 단면도로서 도 106의 (B)에 나타낸다. 그 후, 전면에 층간절연층(13A)을 형성하고, 제3영역SC3의 상방 층간절연층(13A)에 개구부를 마련하며, 이러한 개구부내를 포함하는 층간절연층(13A)의 전면에 배선재료층을 형성하고, 이어서 배선재료층을 패터닝하는 것에 의하여 제3영역SC3과 도통한 기입정보설정선을 마련한다. 제3영역SC3는 반드시 이온주입법에 의해서 마련할 필요는 없다. 기입정보설정선을 형성할 때, 예를들면 티탄 실리사이드나 TiN으로 이루어지는 배리어층이나 글루 레이어를 형성하지만, 이러한 배리어층이나 글루 레이어를 개구부의 저부로 노출한 제1영역SC1의 표면에도 형성한다. 이것에 의해서, 기입정보 설정선의 일부분(보다 구체적으로는, 배리어층이나 글루 레이어의 일부분)과 공통인 도전성의 제3영역SC3를, 제1영역SC1의 표면영역에 형성하는 것이 가능하다.
〔공정-1430〕
다음에, 도 107의 (A)에 표시한 바와 같이, 예를들면 SiO2로 이루어지는 절연층(13B)을 CVD법에 의해서 전면에 형성하고, 이 절연층(13B)의 표면을 연마하여 표면을 평탄화한다. 그리고 절연층(13B)의 표면과 지지기판(14)과를 서로 붙인 후(도 107의 (B)참조), 실리콘 반도체 기판(10)을 이면으로부터 연마하고, 절연층(11)의 저부(11A)를 노출시킨다(도 108의 (A)참조). 절연층(11)내에 실리콘 반도체 기판(10)의 돌기부에 상당하는 도전체층(10A)이 남게된다. 도전체층(10A)의 표면이 제1주면A1에 상당한다.
〔공정-1440〕
그 후, 도전체층(10A)의 표면에, 예를들면 두께 10nm정도의 실리콘 산화막(15)(제1배리어층에 상당함)을 공지의 실리콘 산화막 형성방법에 기초하여 형성한 후, 공지의 방법에 기초하여, 예를들면 불순물을 함유하는 폴리 실리콘 혹은 폴리 사이드 구조를 갖는 독출용 트랜지스터용의 게이트 영역G1을 형성한다(도 108의 (B) 참조). 독출용 트랜지스터용의 게이트G1과 스위치용 트랜지스터 게이트G2는, 도전체층(10A)을 사이에 두고 마련되어 있고, 이들 배치관계는 수직방향에서 대략 모여져 있다.
〔공정-1450〕
다음에, 레지스트(32)를 마스크로 하여 이온주입을 행하고, 이어서, 경사이온주입을 행하는 것에 의해서, n++형의 반도체성의 영역인 제4영역SC4를 형성한다(도 109 참조).
〔공정-1460〕
그 후, 절연층을 전면에 형성하고, 제4영역SC4및 제1주면A1에 위치하는 제1영역SC1상방의 절연층에 개구부를 형성하고, 이들 개구부내를 포함하는 절연층의 위에 배선재료를 형성한다. 다음에, 이러한 배선재료를 패터닝하는 것에 의해서, 소정의 전위와의 제2메모리-셀-선택 배선을 형성한다. 이렇게 하여 도 103의 (B)에 나태는 구조를 갖는 반도체 메모리 셀을 완성시킨다. 제4영역SC4는, 반드시 이온주입법으로 마련할 필요는 없다. 제2메모리-셀-선택 배선을 형성할 때, 예를들면 티탄 실리사이드나 TiN으로 이루어지는 배리어층이나 글루 레이어를 형성하지만, 이러한 배리어층이나 글루 레이어를 제2영역SC2의 표면에도 형성한다. 이것에 의하여, 제2메모리-셀-선택 배선의 일부분(보다 구체적으로는, 배리어층이나 글루 레이어의 일부분)과 공통인 도전성의 제4영역SC4을 제2영역SC2의 표면에 형성하는 것이 가능하다.
실시형태 14의 반도체 메모리 셀의 제조공정은, 상기의 방법에 한정되지 않는다. 예를들면 제2영역SC2의 형성을, 〔공정-1410〕에 의해서 행하는 대신에, 〔공정-1440〕에 있어서, 예를들면 두께 10nm정도의 실리콘 산화막(15)을 도전체층(10A)의 표면에 형성한 후에 형성하는 것이 가능하다. 각 영역의 이온주입에 의한 형성순서는, 공정에 의존하는 것같이 본질적으로는 임의이다. 또, 이상에 설명한 각종의 이온주입법에 있어서는, 각 영역에 있어서의 불순물농도가 최적화되는 바와 같이, 불순물의 이온주입조건의 최적화를 컴퓨터 시뮬레이션이나 실험으로 행할 필요가 있다.
(실시형태 15)
실시형태 15는, 본 발명의 제15양태에 관한 반도체 메모리 셀에 관한 것이다. 도 101의 (B)에 원리도를, 그리고 도 110의 (A) 및 (B) 또 도 111의 (A) 및 (B)에 모식적인 일부 단면도를 예시하는 바와 같이, 실시형태 15의 반도체 셀의 각 영역의 배치는, 실시형태 14에서 설명한 반도체 메모리 셀과 같다. 실시형태 15의 반도체 메모리 셀이 실시형태 14의 반도체 메모리 셀과 다른점은, 제4영역SC4이, 메모리 셀 선택용의 제2배선에 접속되는 대신에, 소정의 전위에 접속되고, 독출용 트랜지스터 TR1의 타측 소스/드레인 영역이, 소정의 전위에 접속되는 대신에, 제2배선(예를들면 비드선)에 접속되어 있는 점이다. 도 110 (A)에 나타내는 실시형태 15의 반도체 메모리 셀에 있어서는, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2과는, 도전체층을 끼우고 제1 및 제2주면A1,A2상에 각각 마련되어 있고, 그들의 배치관계는 수직방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은, 지지기판상에 형성된 절연층에 둘러싸여 형성되어 있는, 이른바 SOI 구조를 갖는다. 도 110 (A) 및 (B)에 나타내는 실시형태 15의 반도체 메모리 셀에 있어서는, 아래로부터, 지지기판, 절연층, 스위치용 트랜지스터 TR2의 게이트G2, 독출용 트랜지스터 TR1의 게이트G1의 순으로 배치되어 있다.
한편, 도 110의 (B)에 나타내는 예에 있어서는, 도 110의 (A)에 나타낸 예와 다르게 되고, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2의 배치관계는, 수직방향에서 대략 모여져 있다. 즉 위에서 볼 때(평면도), 게이트영역G1과 게이트영역G2은 거의 겹쳐진다. 이러한 구조로 하는 것에 있어서는, 반도체 메모리 셀의 면적 축소화를 도모하는 것이 가능하다.
도 111의 (A) 및 (B)에 표시하는 반도체 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 독출용 트랜지스터 TR1의 게이트 영역G1, 스위치용 트랜지스터 TR2의 게이트 영역G2의 순으로 배치되어 있다. 그리고, 각 영역의 상하위치 관계는 도 110에 나타낸 반도체 메모리 셀에 있어서 각 영역의 상하 위치관계와 반대로 되어 있다.
도 111의 (B)에 나타내는 예에 있어서는, 도 111의 (A)에 나타낸 예와 다르고, 독출용 트랜지스터 TR1의 게이트영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2의 배치관계는 수직방향에 있어서 대략 모여 있다.
(실시형태 16)
실시형태 16은, 본 발명의 제16양태에 관한 반도체 메모리 셀에 관한 것이다. 도 102의 (A)에 원리도를, 그리고 도 112의 (A)에 모식적인 일부 단면도의 일예를 표시하는 바와 같이, 실시형태 16의 반도체 메모리 셀은, 제1도전형(예를들면n형)의 독출용 트랜지스터 TR1과, 제2도전형(예를들면P형)의 스위치용 트랜지스터 TR2와, 다이오드D로 이루어진다. 도 112의 (A)에 나타내는 실시형태 16의 반도체 메모리 셀은 제1주면A1과 제1주면A1에 반대로 제2주면A2을 가지는 반도체층이 형성된다.도 112의 (A)에 나타내는 실시형태 16의 반도체 메모리 셀에 있어서는, 독출용 트랜지스터 TR1의 게이트영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2과는, 도전체층을 끼워서 제1 및 제2주면A1,A2상에 각각 마련하고, 이들의 배치관계는 수직방향에 있어서 약간 어긋나 있다. 또, 반도체 메모리 셀은, 지지기판상에 형성된 절연층에 포위되어 형성되어 있는, 이른바 SOI구조를 갖는다.
도 112의 (A)에 표시하는 실시형태 16의 반도체 메모리 셀에 있어서는, 아래로부터 지지기판, 절연층, 스위치용 트랜지스터 TR2의 게이트 영역G2, 독출용 트랜지스터 TR1의 게이트 영역G1의 순으로 배치되어 있다.
그리고, 실시형태 16의 반도체 메모리 셀은,
(1) 제1주면A1으로부터 제2주면A2에 걸쳐서 반도전체층에 마련된 제1도전형(예를들면n형)을 갖는 반도체성의 제1영역SC1,
(2) 제1주면A1으로부터 제2주면A2에 걸쳐서 반도전체층에 마련되고, 제1영역SC1과 접하는 제1도전형과는 역의 제2도전형(예를들면p+형)을 갖는 반도체성의 제2영역SC2,
(3) 제1영역SC1의 제2주면A2를 포함하는 표면영역에 제2영역SC2와는 떨어져 마련되고, 또 제1영역SC1과 함께 정류접합을 형성하여 접하며, 제1도전형과는 반대의 제2도전형(예를들면p++형)을 갖는 반도체성의, 혹은 실리 사이드나 금속, 금속화합물로 구성된 도전성의 제3영역SC3,
(4) 제2영역SC2의 제1주면A1을 포함하는 표면영역에 제1영역SC1과는 떨어져 마련되고, 또 제2영역SC2과 함께 정류접합을 형성하며 접하고, 제1도전형(예를들면n++형)을 갖는 반도체성의 혹은,실리사이드나 금속, 금속화합물로 구성된 도전성의 제4영역SC4,
(5) 제1주면A1에 형성된 제1배리어 층상에, 제1영역SC1과 제4영역SC4를 중개하는 것과 같이 마련된 독출용 트랜지스터 TR1의 게이트 영역G1, 및
(6) 제2주면A2에 형성된 제2배리어층상에, 제2영역SC2와 제3영역SC3를 중개하는 것으로 마련된 스위치용 트랜지스터 TR2의 게이트 영역G2를 갖는다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 일측의 소스/드레인 영역은, 제4영역SC4로 구성되고,
(A-2) 타측의 소스/드레인 영역은, 제1영역SC1의 제1주면A1을 포함하는 표면영역으로 구성되고,
(A-3) 채널형성영역CH1은, 제1영역SC1의 제1주면A1을 포함하는 표면영역과 제4영역SC4과의 사이에 끼워진(즉 사이에 위치하는) 제2영역SC2의 제1주면A1을 포함하는 표면영역으로 구성되어 있다.
또, 스위치용 트랜지스터 TR2에 관해서는,
(B-1) 일측의 소스/드레인 영역은, 제3영역SC3로 구성되고,
(B-2) 타측의 소스/드레인 영역은, 제2영역SC2의 제2주면A2를 포함하는 표면영역으로 구성되며,
(B-3) 채널형성영역CH2는, 제2영역SC2의 제2주면A2를 포함하는 표면영역과 제3영역SC3과의 사이에 끼워진(즉 사이에 위치하는) 제1영역SC1의 제2주면A2를 포함하는 표면영역으로 구성되어 있다.
더구나, 다이오드D는, 제1영역SC1및 제3영역SC3로 구성되어 있다. 다이오드D를 마련하는 것에 의하여, 실시형태 14의 반도체 메모리 셀과 다르며, 소정의 전위와 접속용 배선을 마련할 필요가 없으며, 배선구성의 간소화를 도모하는 것이 가능하다.
실시형태 16의 반도체 메모리 셀에 있어서, 제3영역SC3과 제1영역SC1으로 pn접합을 형성하는 경우, 제3영역SC3의 전위설정, 혹은, 제3영역SC3및 제1영역SC1의 불순물농도 관계의 설계가 부적절하면, 정보독출시, 래치업을 일으킬 가능성이 있다. 이것을 회피하기 위하여, 기입정보설정선에 인가하는 전압은, 다이오드D에 높은 순방향 전류가 흐르지 않을 정도의 전압(예를들면 0.4볼트이하)으로 할 필요가 있다. 제3영역SC3을 실리사이드나 금속, 금속화합물 등으로 구성하는 것에 의해 제3영역SC3과 제1영역SC1와의 사이에 쇼트키 접합을 형성하고, 다수 캐리어가 주로서 순방향 전류를 구성하는 형태로 하면, 래치 업의 위험성을 회피하는 것이 가능하고, 기입 정보설정선에 인가하는 전압으로의 제한은 실질적으로 없게 된다.
실시형태 16의 반도체 메모리 셀에 있어서는, 더욱, 독출용 트랜지스터 TR1의 게이트영역G1및 스위치용 트랜지스터 TR2의 게이트 영역은 메모리 셀 선택용의 제1배선(예를들면, 워드선)에 접속되고, 제3영역SC3은 기입정보설정선에 접속되고, 제4영역SC4는 메모리 셀 선택용의 제2배선(예를들면 비트선)에 접속되어 있다.
실시형태 16의 반도체 메모리 셀의 변형예의 모식적인 일부 단면도를,도112의 (B) 및 도 113의 (A) 및 (B)에 표시한다. 도 112의 (B)에 나타내는 예에 있어서는, 도 112의 (A)에 나타낸 예와 다르며, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2의 배치관계는, 수직방향에 있어서 대략 모여져 있다. 이러한 구조로 하는 것에 의해서, 반도체 메모리 셀의 면적 축소화를 도모하는 것이 가능하다. 도 113의 (A) 및 (B)에 표시하는 반도체 메모리 셀에 있어서는, 아래로부터, 지지기판, 절연층, 독출용 트랜지스터 TR1의 게이트 영역G1, 스위치용 트랜지스터 TR2의 게이트 영역G2의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치관계는 도 112에 표시한 반도체 메모리 셀에 있어서 각 영역의 상하 위치관계와 역으로 되어 있다. 도 113의 (B)에 나타내는 예에 있어서는, 도 113의 (A)에 나타낸 예와 다르며, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2의 배치관계는 수직방향에서 대략 모여 있다.
(실시형태 17)
실시형태 17는, 본 발명의 제17양태에 관한 반도체 메모리 셀에 관한 것이다. 도 102의 (B)에 원리도를, 그리고 도 114의 (A) 및 (B) 및 도 115의 (A) 및 (B)에 모식적인 일부 단면도를 예시하는 바와 같이, 실시형태 17의 반도체 메모리 셀의 각 영역의 배치는, 실시형태 16에서 설명한 반도체 메모리 셀과 같다. 실시형태 17의 반도체 메모리 셀이 실시형태 16의 반도체 메모리 셀과 상이한 점은, 제3영역SC3이, 기입 정보설정선에 접속되는 대신에, 메모리 셀 선택용의 제2배선(예를들면 비트선)에 접속되고, 제4영역SC4가, 메모리 셀 선택용의 제2배선에 접속되는 대신에, 소정의 전위에 접속되어 있는 점이다.
도 114의 (A)에 나타내는 실시형태 17의 반도체 메모리 셀은 제1주면A1과 제1주면A1에 반대로 제2주면A2을 가지는 반도체층이 형성된다. 도 114의 (A)에 나타내는 실시형태 17의 반도체 메모리 셀에 있어서는, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2와는, 도전체층을 끼워서 제1 및 제2주면A1,A2상에 각각 마련되어 있으며, 이들의 배치관계는 수직방향에 있어서 약간 어긋나 있다. 또, 반도체 메모리 셀은, 지지기판상에 형성된 절연층에 둘러싸여 형성되어 있는, 이른바 SOI구조를 갖는다.
도 114의 (A)에 나타내는 실시형태 17의 반도체 메모리 셀에 있어서는, 아래로부터, 지지기판, 절연층, 스위치용 트랜지스터TR2의 게이트 영역G2, 독출용 트랜지스터 TR1의 게이트 영역G1의 순으로 배치되어 있다. 한편, 도 114의 (B)에 나타내는 예에 있어서는, 도 114의 (A)에 나타낸 예와 다르며, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2의 배치관계는, 수직방향에서 대략 모여져 있다. 이러한 구조로 하는 것으로서, 반도체 메모리 셀의 면적의 축소화 도모가 가능하다. 도 115의 (A) 및 (B)에 나타내는 반도체 메모리 셀에 있어서는, 아래로부터, 지지기판, 절연층, 독출용 트랜지스터 TR1의 게이트 영역G1, 스위치용 트랜지스터 TR2의 게이트 영역G2의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치관계는, 도 114에 나타낸 반도체 메모리 셀에 있어서 각 영역의 상하 위치관계와 반대로 되어 있다. 도 115의 (B)에 나타내는 예에 있어서는, 도 115의 (A)에 나타낸 예와 다르며, 독출용 트랜지스터 TR1의 게이트 영역G1과 스위치용 트랜지스터 TR2의 게이트 영역G2의 배치관계는, 수직방향에 있어서 대략 모여져 있다.
실시형태 15 - 실시형태 17에서 설명한 반도체 메모리 셀의 만드는 방법은, 기본적으로는 실시형태 14에서 설명한 반도체 메모리 셀의 만드는 방법과 동일하게 하는 것이 가능하므로, 상세한 설명은 생략한다.
(실시형태 18)
실시형태 18은 본 발명 제18의 양태에 대한 반도체 메모리 셀에 관한 것이다. 도 122에 원리도를, 그리고 도 123에 모식적인 일부 단면도의 예를 표시하는 것과 같이 실시형태 18의 반도체 메모리 셀은 제1 또는 제2에 대향하는 두개의 주면 A1,A2를 가지고 있는 반도체층(10A)을 준비하고 있다. 그리고 제1 도전형(예를들면 n형)의 제1의 독출용 트랜지스터 TR1A또는 제2 도전형(예를들면 p형)의 제1의 기입용 트랜지스터 TR2A부터 성립되는 제1의 반도체메모리소자 TRA와, 제1 도전용(예를들면 n형) 제2의 독출용 트랜지스터 TRIB또는 제2 도전형(예를들면 p형)의 제2의 기입용 트랜지스터 TR2B부터 성립되는 제1의 반도체메모리소자 TRB로 구성되어 있다. 한편, 반도체 메모리셀은 지지기판(14) 위에 형성되어 있는 절연층(11)에 둘러 싸여 형성되어 있는 이른바 SOI 구조를 가지고 있다. 도 122에서 나타나고 있는 실시형태 18의 반도체 메모리셀에 관련하여서는 하단에서부터 지지기판(14), 절연층(13), 제1의 반도체메모리소자 TRA,제2의 반도체메모리소자 TRB의 순으로 배치되어 있다.
그리고 실시형태 18의 반도체 메모리 셀은
(1) 제1 주면 A1에서 제2의주면 A2에 걸쳐서 반도체층(10A)에 설치되어 있는 제1 도전형(예를들면 n형)을 가지고 있는 반도체성의 제1의 영역 SC1,
(2-1) 제1의 영역 SC1의 제1 주면 A1를 포함하는 표면영역에 설치되어 제1의 영역 SC1과 정류접합을 형성하여 접하고 있는 제1 도전형과는 반대로 제2 도전형(예를들면 p+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물 등으로 구성되어있는 도전성 제2A의 영역 SC2A,
(2-2) 제1 영역 SC1의 제2 주면 A2를 포함하는 표면영역에 설치되어 있는 제1의 영역SC1과 정류접합을 형성하여 접하고 있는 제1 도전형과는 반대로 제2 도전형(예를들면p+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물등으로 구성되어 있는 도전성 제2B의 영역 SC2B,
(3-1) 제1 영역SC1의 제1 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A와는 간격을 두고 설치되어 있으며 더욱이 제1 도전형과는 반대로 제2 도전형(예를 들면 p+형)을 가지고 있는 제3A의 영역 SC3A,
(3-2) 제1 영역SC1의 제2 주면 A2를 포함하는 표면영역에 제2B의 영역 SC2B와는 간격을 두고 설치되어 있으며 더욱이 제1 도전형과는 반대로 제2 도전형(예를들면p+형)을 가지고 있는 제3B의 영역 SC3B,
(4-1) 제3A의 영역 SC3A의 제1 주면 A1을 포함하는 표면영역에 설치되어 있으며 제3A의 영역 SC3A와 정류접합을 형성하여 접하고 있는 제1 도전형(예를들면 n+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물로 구성되어 있는 도전성 제4A의 영역 SC4A,
(4-2) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 설치되어 있고 제3B의 영역 SC3B와 정류접합을 형성하여 접하고 있는 제1 도전형(예를들면 n+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물로 구성되어 있는 도전성 제4B의 영역 SC4B,
(5-1) 제1의 주면 A1에 형성된 제1의 바리아층 위에 제1의 영역SC1과 제4A의 영역SC4A, 및 제2A의 영역 SC2A와 제3A의 영역 SC3A를 중개하는 역할을 하도록 설치되어 있는 제1 반도체 메모리소자 TRA의 게이트영역 GA(=G1A+G2A,G1A는 제1 독출용 트랜지스터 TR1A의 게이트영역이고, G2A는 제1 기입용 트랜지스터 TR2A의 게이트영역임), 그리고
(5-2) 제2의 주면 A2에 형성된 제2의 배리아층 위에 제1의 영역SC1과 제4B의 영역 SC4B, 및 제2B의 영역 SC2B와 제3B의 영역 SC3B를 중개하는 역할을 하도록 설치되어 있는 제2반도체 메모리소자 TRB의 게이트영역 GB(=G1B+G2B,G1B는 제2 독출용 트랜지스터 TR2A의 게이트영역이고, G2B는 제2 기입용 트랜지스터 TR2B의 게이트영역임)를 가지고 있다.
또한, 도 123에 표시되어 있는 실시형태 18의 반도체셀에 대하여서는 제1의 반도체 메모리소자 TRA의 게이트영역GA와 제2의 반도체 메모리소자 TRB의 게이트영역GB는 대체로 수직방향으로 정렬하여 배치되어 있다.
그리고 제1의 반도체 메모리소자 TRA에 대한 제1의 독출용 트랜지스터1A에 관련하여서는
(A-1) 한쪽 방향의 소스/드레인 영역은 제4A의 영역 SC4A로 구성되어 있고,
(A-2) 다른 방향의 소스/드레인 영역은 제1의 영역SC1의 제1의 주면A1을 포함하는 표면영역으로 구성되어 있으며,
(A-3) 채널형성영역CH1A는 제1의 영역SC1의 제1의 주면 A1을 포함하는 표면영역과 제4A의 영역 SC4A의 사이에 위치하여 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또한 제2의 반도체 메모리소자 TRB에 대한 제2의 독출용 트랜지스터 TR1B에 관련하여서는,
(a-1) 한쪽 방향의 소스/드레인 영역은 제4B의 영역SC4B로 구성되어 있고,
(a-2) 다른 방향의 소스/드레인 영역은 제1의 영역SC1의 제2의 주면 A2를 포함하는 표면영역으로 구성되어 있으며,
(a-3) 채널형성영역 CH1B는 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B의 사이에 위치하여 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
더욱이 제1의 반도체 메모리소자 TRA에 대한 제1의 기입용 트랜지스터TR2A에 관련하여서는,
(B-1) 한쪽 방향의 소스/드레인 영역은 제2A의 영역 SC2A로 구성되어 있고,
(B-2) 다른 방향의 소스/드레인 영역은 제3A의 영역 SC3A의 제1의 주면A1을 포함하는 표면영역으로 구성되어 있으며,
(B-3) 채널형성영역 CH2A는 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역과 제2A의 영역 SC2A의 사이에 위치하여 제1의 영역SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또한 제2의 반도체 메모리소자 TRB에 대한 제2의 기입용 트랜지스터 TR2B에 관련하여서는,
(b-1) 한쪽 방향의 소스/드레인 영역은 제2B의 영역 SC2B로 구성되어 있고,
(b-2) 다른 방향의 소스/드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2를 포함하는 표면영역으로 구성되어 있으며,
(b-3) 채널형성영역 CH2B는 제3B의 영역 SC3B의 제2의 주면 A2를 포함하는 표면영역과 제2B의 영역 SC2B의 사이에 위치하여 제1의 영역SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
그리고, 실시형태 18의 반도체 메모리 셀에서, 제1의 반도체 메모리소자 TRA의 게이트영역 GA(=G1A+G2A)는, 메모리셀 선택용의 제1A의 배선(예를 들면워드선)에 접속되어, 제2의 반도체메모리소자 TRB의 게이트영역 GB(=G1B+G2B)과 메모리셀선택용 제1B의 배선(예를 들면 워드선)에 접속되어 있다. 또한 제2A의 영역 SC2A는 기입용 정보설정선 A에 접속되어, 제2B의 영역 SC2B는 기입용 정보설정선 B에 접속되어 있다. 더욱이, 제4A의 영역 SC4A는 메모리셀 선택용 제2A의 배선(예를 들면 비트선)에 접속되어, 제4B의 영역 SC4B는 메모리셀 선택용 제2B의 배선(예를 들면 비트선)에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되어 있다. 한편 제1의 영역 SC1의 소정의 전위에의 접속은 제1의 영역 SC1을 도 123의 지면수직방향으로 연재하여 그 연재부에 콘택트부를 형성하는 것으로 하여 실행하는 것이 가능하게 된다.
실시형태 18의 반도체 메모리 셀의 변형예의 원리도를 도 124에 표시하고, 모식적인 일부 단면도를 도 125에 표시한다. 이 변형예에 관련하여서는,
제4A의 영역 SC4A는 메모리셀 선택용의 제2A의 배선에 접속되는 대신, 소정의 전위 A를 접속하고, 제4B의 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되는 대신, 소정의 전위 B를 접속하고, 제1의 영역 SC1은 소정의 전위에 접속되는 대신, 메모리셀 선택용의 제2의 배선에 접속되어 있다.
도 123에 표시된 실시형태 18의 반도체 메모리 셀의 제조방법을 지지기판 등의 모식적인 일부 단면도인 도 126A, 126B, 127A, 127B, 128, 129, 130, 131,132, 133, 134를 참조하여 다음과 같이 설명한다.
［공정-1800］
먼저, n형 실리콘 반도체기판(10)을 에칭가공하여, 반도체 메모리셀을 형성한 실리콘 반도체기판(10)의 영역을 돌기상태로 남기고, 이어서 실리콘반도체기판(10)의 요철부분을 절연층(11)으로 막아서 실리콘 반도체기판(10)의 돌기부의 표면이 노출된 상태로 한다. 한편, 절연층(11)은 소자분리영역에 해당한다. 이렇게 하여 돌기상태의 실리콘 반도체기판(10) 부분이 제1 도전형 (예를들면 n형)을 가지고 있는 반도체성의 제1의 영역 SC1을 형성한다. 그 다음 단계로 돌기상태의 실리콘 반도체기판(10)의 표면에, 예를들면 두께 10nm정도의 실리콘 산화막(12)(제1 배리어층에 상당함)를 널리 알려져 있는 실리콘산화막 형성방법에 의하여 형성한다. 이어서 전면에 불순물을 포함하고 있는 폴리실리콘층의 막을 형성하고 형성된 폴리실리콘층을 패터닝을 하여 제1 반도체 메모리소자 TRA의 게이트영역 GA를 형성한다. 한편 이러한 게이트영역 GA의 연재부는 메모리셀 선택용 제1A의 배선(예를 들면 워드선)의 기능도 가지고 있다. 이러한 상태를 모식적인 일부단면도로 도 126의 (A)에 표시한다. 이 돌기상태의 실리콘 반도체기판(10) 부분의 높이는 0.3∼0.4 μm로 하면 된다.
［공정-1810］
이어서, 레지스트(30A)를 마스크로 하여, 이온주입법으로 제2 도전형(예를들면 p+형)을 가지고 있는 반도체성의 제2A의 영역 SC2A를 형성한다. 이렇게 하여 제1의 주면A1에서 제2의 주면(후술함)에 걸쳐서 반도체층 10A(돌기상태의 실리콘반도체기판(10)의 부분에 상당함)에 설치되어 있는,. 제1 도전형(예를 들면 n형)을 가지고 있는 반도체성 제1의 SC1, 또는 제1의 영역 SC1의 제1 주면 A1을 포함하는 표면영역에 설치되어, 제1의 영역 SC1과 정류접합을 형성하여 접하는 p형 불순물을 함유한 반도체성 제2A의 영역 SC2A를 형성하는 것이 가능하게 된다.(도 126의 (B) 참조)
다음으로 레지스트(20A)를 제거하여 레지스트(21A)를 마스크로 하여 경사이온주입법으로 제2 도전형(예를 들면 p+형)을 가지고 있는 반도체성 제3A의 영역 SC3A를 형성한다. 이렇게 하여 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A와는 간격을 두고 설치되어 있으며, 더욱이 제1 도전형(예를 들면 n형)과는 반대로 제2 도전형(예를 들면 p+형)을 가지고 있는 반도체성 제3A의 영역 SC3A를 형성하는 것이 가능하다(도 127의 (A) 참조). 한편 제3A의 영역 SC3A의 형성에 대하여서는 2회의 이온주입을 실행하여 각 이온주입에 관한 이온의 입사각을 다르게 하는 것이 바람직하다. 특히 첫번째 이온의 주입에 대한 이온입사각을 예를들면 60도로 설정함으로서 게이트영역 GA의 하단 부분 제3A의 영역 SC3A에 관한 불순물 농도를 높은 정도로 잘 제어할 수 있다.
그 후에 이온주입법에 의하여 제1 도전형 (예를 들면 n+형)을 가지고 있는 반도체성의 제4A의 영역 SC4A를 형성한다. 이렇게 하여 제3A의 영역 SC3A의 제1 주면 A1을 포함하는 표면영역에 설치되어 제3A의 영역 SC3A와 정류접합을 형성하여 접하는 반도체성 제4A의 영역 SC4A를 형성하는 것이 가능하다(도 127의 (B) 참조).
한편, 그런 후에 전면에 예를들면 SiN층을 CVD법으로 형성하고 이어서 SiN층을 이방성 에칭을 함으로서 게이트영역 GA의 측벽에 사이드월을 형성 한 후, 다시 한번 제2의 영역 SC2A에 고농도의 p형 불순물을 이온주입 하여 제4A의 영역 SC4A에 고농도의 n형 불순물을 이온주입 하여도 좋다.
［공정-1820］
다음으로 레지스트(21A)를 제거하고 전면에 예를들면 SiO2로 구성된 절연막을 CVD법으로 막을 만들고, 제2A의 영역 SC2A또는 제4A의 영역 SC4A의 위의 부분의 절연막에 개구부를 형성한다. 그리고 개구부의 내부를 포함하는 절연막 상부에 배선재료층을 형성하여 이것에 관련된 배선재료층을 패터닝한다. 이것으로서 제2A의 영역 SC2A와 접속되어진 기록정보 설정선 A 또는 제4A 의 영역 SC4A와 접속되어진 제2A의 배선(비트선)을 형성가능하게 한다(도 128 참조). 한편 제2A의 영역 SC2A나 제4A의 영역 SC4A는 반드시 이온주입법으로 설치할 필요는 없다.
기록정보 설정선 A나 제2A의 배선을 형성 할 때에 예를들면 티탄실리사이드나 TiN으로 구성된 배리어층 또는 글루레이어를 형성하지만 이것과 관련된 배리어층이나 글루레이어를개구부의 낮은 부분에 노출된 제1의 영역 SC1의 표면에도 형성한다. 이것으로서 기록정보 설정선 A나 제2A의 배선의 일부분(보다구체적으로는 배리어층이나 글루레이어의 일부분)과 공통된 도전성의 제2A의 영역 SC2A또는 제4A의 영역 SC4A를 제1의 영역 SC1의 표면영역에 형성하는 것이 가능 하다.
［공정-1830］
다음으로 도 129에 표시된 것과 같이 예를들면 SiO2로 구성된 절연층(13)을 CVD법으로 전면에 형성하고, 이 절연층(13)의 표면을 연마하여 표면을 평탄화 시킨다. 그리고 예를들면 실리콘 반도체기판으로 구성된 지지기판(14)의 표면과 절연층(13)의 표면을 서로 접착한후 실리콘 반도체기판(10)을 뒷부분부터 연마하여 절연층(11A)를 노출시킨다(도 130 참조). 그결과 절연층(11)의 내부에 실리콘 반도체기판(10)의 돌기부에 상당하는 반도체층(10A)가 남는다. 한편 반도체층(10A)의 표면이 제2의 주면 A2에 상당한다.
［공정-1840］
그런후에 반도체층(10A)의 제2의 주면 A2에 예를들면 두께 10nm정도의 실리콘 산화막(15)(제2의 배리어층에 해당함)을 널리알려진 실리콘 산화막형성방법으로 형성한다. 이어서 전면에 불순물을 함유한 폴리실리콘층의 막을 만들고 폴리실리콘을 패터닝 함으로서 제2의 반도체 메모리소자 TRB의 게이트영역 GB를 형성한다. 한편 이러한 게이트영역 GB의 연재부는 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)의 기능도 가지고 있다. 이러한 상태를 모식적인 일부단면도로서 도 131에 표시한다.
[공정-1850］
다음으로 레지스트(30B)를 마스크로 하여 이온주입법으로 제2 도전형(예를들면 p+형)을 가지고 있는 반도체성 제2B의 영역 SC2B를 형성한다. 이러한 방법으로 제1의 영역 SC1의 제2의 주면 A2를 포함하는 표면영역을 설치하고, 제1의 영역 SC1과 정류접합을 형성하여 접하는 반도체성의 제2B의 영역 SC2B를 형성하는 것이 가능하다(도 132).
이어서, 레지스트(30B)를 제거하고, 레지스트(31B)를 마스크로 하여 경사이온주입법에 의하여 제2 도전형(예를 들면 p+형)을 가지고 있는 반도체성의 제3B의 영역 SC3B를 형성한다. 이렇게 하여 제1의 영역 SC1의 제2의 주면 A2를 포함하는 표면영역을 제2의 영역 SC2B와는 간격을 두고 설치하고 더욱이 제1 도전형 (예를 들면 n형)과는 반대로 제2 도전형(예를 들면 p+형)을 가지고 있는 반도체성의 제3B의 영역을 형성 할 수 있다(도 133 참조). 한편 제3B의 영역 SC3B의 영역에 대하여서는 두번의 이온 주입을 실행하고 각 이온 주입에 관한 이온의 입사각은 다르게 하는 것이 바람직하다. 특히, 첫번째 이온주입에 때한 이온 입사각을 60도로 설정함으로서 게이트영역 GB의 하단부에 3B의 영역 SC3B의 불순물농도를 높은 정도로 제어 할 수 있다
그 후에 이온주입법에 의하여 제1 도전형 (예를 들면 n+형)을 가지고 있는 반도체성의 제4B의 영역 SC4B를 형성한다. 이렇게 하여 제3B의 영역 SC3B의 제2 주면 A2을 포함하는 표면영역에 설치되어 제3B의 영역 SC3B와 정류접합을 형성하여 접하는 반도체성 제4B의 영역 SC4B를 형성하는 것이 가능하다(도 134참조).
한편, 그런 후에 전면에 예를들면 SiN층을 CVD법으로 형성하고 이어서 SiN층을 이방성에칭을 함으로서 게이트영역GB의 측벽에 사이드월을 형성 한 후, 다시 한번 제2의 영역 SC2B에 고농도의 p형 불순물을 이온주입하여 제4B의 영역 SC4B에 고농도의 n형 불순물을 이온주입하여도 좋다.
［공정-1860］
다음으로 레지스트(31B)를 제거하고 전면에 예를 들면 SiO2로 구성된 절연막을 CVD법으로 만들고, 제2B의 영역 SC2B또는 제4B 영역 SC4B의 상단 부분의 절연막에 개구부를 형성한다. 그리고 개구부의 내부를 포함하는 절연막 위에 배선재료층을 형성하여 이것에 관련된 배선재료층을 패터닝한다. 이것으로서 제2B의 영역 SC2B와 접속되어진 기록정보 설정선 B 또는 제4B의 영역 SC4B와 접속되어진 제2B의 배선(비트선)을 형성가능하게 한다(도 123 참조). 한편 제2B의 영역 SC2B나 제4B의 영역 SC4B는 반드시 이온주입법으로 설치할 필요는 없다. 기록정보 설정선 B나 제2B의 배선을 형성 할 때에 예를들면 티탄실리사이드나 TiN으로 구성된 배리어층 또는 글루레이어를 형성하지만 이것과 관련된 배리어층이나 글루레이어를 개구부의 낮은 부분에 노출된 제1의 영역 SC1의 표면에도 형성한다. 이것으로서 기록정보 설정선 B나 제2B의 배선의 일부분(보다 구체적으로는 배리어층이나 글루레이어의 일부분)과 공통된 도전성의 제2B의 영역 SC2B또는 제4B의 영역 SC4B를 제1의 영역 SC1의 표면영역에 형성하는 것이 가능 하다.
실시형태 18의 반도체 메모리셀의 제조과정은 상기의 방법만으로 한정되지는 않는다. 각 영역의 이온주입의한 형성의 순서는 공정에 의존하지만 본질적으로는 임의에 의한 것이다. 또한 이상에서 설명한 각종의 이온주입법에 관련하여서는 각영역에 대한 불순물농도가 최적화로 될 수 있도록 불순물의 이온주입조건의 최적화를 컴퓨터시뮬레이션이나 실험을 통하여 검토 할 필요가 있다.
한편 제1 영역 SC1과 제3A의 영역 SC3A와의 사이에 그리고 제1 영역 SC1과 제3B의 영역 SC3B의 사이에는 제1 도전형의 고농도불순물 함유영역 SC6A, SC6B를 형성하면 독출용 트랜지스터 TR1A, TR1B의 채널형성영역 CH1A, CH1B에 축적되어진 전위 또는 전하의 증가를 표시하는 것이 가능하다.
(실시형태 19)
실시형태 19는 본발명의 제19의 양태에 관련된 반도체 메모리셀에 관련된 것이다. 도 135에 원리도를 나타내고 도 136에는 모식적인 일부 단면도의 예를 표시한 것과 같이, 실시형태 19의 반도체 메모리 셀은 제1 또는 제2에 대향하는 두개의 주면 A1, A2를 가지고 있는 반도체층(10A)를 준비하고 있다. 그리고 제1 도전형(예를 들면 n형)의 제1의 독출용 트랜지스터 TR1A, 제2 도전형(예를 들면p형)의 제1의 기입용 트랜지스터 TR2A또는 제1의 다이오드 DA로 구성된 제1의 반도체 메모리소자 TRA와 ② 제1 도전형(예를 들면 n형)의 제2의 독출용 트랜지스터 TR1B, 제2 도전형(예를들면p형)의 제2의 기입용 트랜지스터 TR2B또는 제2의 다이오드 DB로 구성된 제2의 반도체 메모리소자 TRB로 구성되어 있다. 한편, 반도체 메모리 셀은 지지기판(14)에 형성되어진 절연층(11)에 둘러싸여져 형성되어 있으며, 이른바 SOI구조를 가지고 있다. 도면 136에 표시되어 있는 반도체 메모리 셀에 관련하여서는 하단부터 지지기판(14), 절연층(13), 제1의 반도체 메모리소자 TRA, 제2의 반도체 메모리소자 TRB의 순으로 배치되어 있다.
그리고 실시형태 19의 반도체 메모리셀은,
(1) 제1의 주면 A1에서 제2의 주면 A2에 걸쳐서 반도체층(10A)에 설치되어 있는 제1 도전형(예를 들면 n형)을 가지고 있는 반도체성의 제1의 영역 SC1,
(2-1) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 설치되어 제1의 영역 SC1과 정류접합을 형성하여 접하고 있는 제1 도전형과는 반대로 제2 도전형(예를 들면 p+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물 등으로 구성되어있는 도전성 제2A의 영역 SC2A,
(2-2)제1의 영역 SC1의 제2의 주면 A2를 포함하는 표면영역에 설치되어 있는 제1의 영역 SC1과 정류접합을 형성하여 접하고 있는 제1 도전형과는 반대로 제2 도전형(예를 들면 p+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물 등으로 구성되어 있는 도전성 제2B 의 영역 SC2B,
(3-1)제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A와는 간격을 두고 설치되어 있으며 더욱이 제1 도전형과는 반대로 제2 도전형(예를 들면 p+ 형)을 가지고 있는 제3A의 영역 SC3A,
(3-2) 제1의 영역 SC1의 제1의 주면 A2을 포함하는 표면영역에 제2B의 영역 SC2B와는 간격을 두고 설치되어 있으며 더욱이 제1 도전형과는 반대로 제2 도전형(예를 들면 p+형)을 가지고 있는 제3B의 영역 SC3B,
(4-1) 제3A의 영역 SC3A의 제1의 주면A1을 포함하는 표면영역에 설치되어 있으며 제3A의 영역 SC3A와 정류접합을 형성하여 접하고 있는 제1 도전형(예를들면n+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물로 구성되어 있는 도전성 제4A의 영역 SC4A,
(4-2) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 설치되어 있고 제3B의 영역 SC3B와 정류접합을 형성하여 접하고 있는 제1 도전형(예를들면 n+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물로 구성되어 있는 도전성의 제4B의 영역 SC4B,
(5-1)제1의 주면 A1에 형성된 제1의 배리어층 위에 제1의 영역 SC1과 제4A의 영역 SC4A, 및 제2A의 영역 SC2A와 제3A의 영역 SC3A를 중개하는 역할을 하도록 설치되어 있는 제1 반도체 메모리소자 TRA의 게이트영역 GA(=G1A+G2A, G1A는 제1 독출용 트랜지스터 TR1A의 게이트영역이고, G2A는 제1 기입용 트랜지스터 TR2A의 게이트영역임) 그리고
(5-2) 제2의 주면 A2에 형성된 제2의 배리어층 위에 제1의 영역 SC1과 제4B의 영역 SC4B, 및 제2B의 영역 SC2B와 제3B의 영역 SC3B를 중개하는 역할을 하도록 설치되어 있는 제2반도체 메모리소자 TRB의 게이트영역GB(=G1B+G2B, G1B는 제2 독출용 트랜지스터 TR1B의 게이트영역이고, G2B는 제2 기입용 트랜지스터 TR2B의 게이트영역임) 를 가지고 있다.
한편, 도 136에 표시되어 있는 실시형태 19의 반도체셀에 대하여서는 제1의 반도체 메모리소자 TRA의 게이트영역 GA와 제2의 반도체메모리소자 TRB의 게이트영역 GB는 대체로 수직방향으로 정렬하여 배치되어 있다.
그리고 제1의 반도체메모리소자 TRA에 대한 제1의 독출용 트랜지스터 TR1A에 관련하여서는
(A-1) 한쪽 방향의 소스/드레인 영역은 제4A의 영역 SC4A으로 구성되어 있고,
(A-2)다른 방향의 소스/드레인 영역은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있으며,
(A-3) 채널형성영역CH1A는 제1의 영역 SC1의 제1의 주면A1을 포함하는 표면영역과 제4A의 영역 SC4A의 사이에 위치하여 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또한 제2의 반도체 메모리소자 TRB에 대한 제2의 독출용 트랜지스터 TR1B에 관련하여서는,
(a-1) 한쪽 방향의 소스/드레인 영역은 제4B의 영역 SC4B로 구성되어 있고,
(a-2) 다른 방향의 소스/드레인 영역은 제1의 영역 SC1의 제2의 주면 A2를 포함하는 표면영역으로 구성되어 있으며,
(a-3) 채널형성영역 CH1B는 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B의 사이에 위치하여 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
더욱이 제1의 반도체 메모리소자 TRA에 대한 제1의 기입용 트랜지스터TR2A에 관련하여서는,
(B-1) 한쪽 방향의 소스/드레인 영역은 제2A의 영역 SC2A로 구성되어 있고,
(B-2) 다른 방향의 소스/드레인 영역은 제3A의 영역 SC3A의 제1의 주면A1을 포함하는 표면영역으로 구성되어 있으며,
(B-3) 채널형성영역 CH2A는 제3A의 영역 SC3A의 제1의 주면A1을 포함하는 표면영역과 제2A의 영역 SC2A의 사이에 위치하여 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또한 제2의 반도체메모리소자 TRB에 대한 제2의 기입용 트랜지스터 TR2B에 관련하여서는,
(b-1) 한쪽 방향의 소스/드레인 영역은 제2B의 영역 SC2B로 구성되어 있고,
(b-2) 다른 방향의 소스/드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2를 포함하는 표면영역으로 구성되어 있으며,
(b-3) 채널형성영역 CH2B는 제3B의 영역 SC3B의 제2의 주면 A2를 포함하는 표면영역과 제2B의 영역 SC2B의 사이에 위치하여 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
더욱이 제1 다이오드 DA는 제1의 영역 SC1또는 제2A의 영역 SC2A로 구성되어 있으며 제2 다이오드 DB는 제1의 영역 SC1또는 제2B의 영역 SC2B로 구성되어 있다.
그리고, 제1의 반도체메모리소자 TRA의 게이트영역 GA(=G1A+G2A)는, 메모리셀 선택용의 제1A의 배선(예를들면워드선)에 접속되어, 제2의 반도체메모리소자 TRB의 게이트영역 GB(=G1B+G2B)와 메모리셀 선택용 제1B의 배선(예를들면 워드선)에 접속되어 있다. 또한 제2A의 영역 SC2A는 기록정보 설정선 A에 접속되고, 제2B의 영역 SC2B는 기록정보 설정선 B에 접속되어 있다. 더욱이, 제4A의 영역 SC4A는 메모리셀 선택용 제2A의 배선(예를 들면 비트선)에 접속되어, 제4B의 영역 SC4B는 메모리셀 선택용 제2B의 배선(예를 들면 비트선)에 접속되어 있다. 실시형태 19의 반도체 메모리 셀에 관련하여서는 다이오드 DA, DB가 설치되어 있기 때문에 실시형태 18의 반도체 메모리 셀과는 다르며, 제1의 영역 SC1은 소정의 전위에 접속할 필요는 없다.
한편, 원리도의 도 137에 나타내고 모식적인 일부단면도를 도면 138에 표시한 것과 같이 기록정보 설정선 A 또는 기록정보 설정선 B를 공통으로 하는 것도 가능하며 이것으로서 배선구성의 간소화를 생각 할 수 도 있다.
한편, 기록정보 설정선 A 또는 기록정보 설정선 B를 공통으로 하기 위해서는, 예를들면 제2A의 영역 SC2A를 형성 할때 제2A의 영역 SC2A의 연재부를 동시에 형성하도록 하고, 제2B의 영역 SC2B를 형성하기 전, 또는 형성한 후에 제2A의 영역 SC2A를 연재부에서 제2의 주면 A2에 이르기까지 p++형불순물을 가지도록 도전성 영역을 형성하고, 제2B의 영역 SC2B를 형성할 때 동시에 제2B의 영역 SC2B로부터 p++형 불순물을 가지고 있는 도전성 영역에 이르기까지 연재부를 형성하면 된다. 한편 본 발명의 18 내지 21 양태의 다른 반도체 메모리 셀에 관련하여서는, 제2의 배선을 공통으로 하는 경우에도 상기와 같은 구조로 하면 된다.
실시형태 19의 반도체 메모리셀의 변형예의 원리도를 도면 139에 나타내고 모식적인 일부 단면도를 도면 140에 표시한다. 이 변형예에 대하여서는 제2A의 영역 SC2A는 기록정보 설정선 A에 접속되어지는 대신에 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되어지고, 제2A의 영역 SC2B는 기록정보 설정선 B에 접속되어지는 대신에 메모리셀 선택용 제2B의 배선(예를 들면 비트선)에 접속되어지고, 제4A의 영역 SC4A는 메모리셀 선택용 제2A의 배선에 접속되어지는 대신, 소정의 전위A에 접속되어지고, 제4B 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되어지는 대신, 소정의 전위B에 접속되어있는 구성을 할 수 있다. 이 변형예와 관련하여 메모리셀 선택용 제2A, 제2B의 배선은 기록정보설정선 A, B를 겸하고 있다.
이 경우 원리도를 도 141에 나타내고 모식적인 일부 단면도를 도 142에 표시한 것과 같이, 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
실시형태 19에서 반도체 메모리 셀 제조방법은 실시형태 18의 반도체 메모리 셀 제조방법과 실질적으로 동일하여 상세한 설명을 생략한다.
(실시형태 20)
실시형태 20은 본 발명의 제19의 양태에 대한 반도체 메모리 셀의 변형에 관련된 것이고, 또한 본 발명의 제20의 양태에 관계된 반도체 메모리 셀의 변형에 관련된 것이다. 실시형태 20의 반도체 메모리 셀은, 원리도 도 143에 나타내고 모식적인 일부 단면도를 도 144에 표시한 것처럼 제1의 영역 SC1의 제1의 주면A1을 포함하는 표면영역에 설치된 도전성 제5A의 영역SC5A, 또는 제1의 영역 SC1의 제2의 주면 A2를 포함하는 표면영역에 설치되어진 도전성 제5B의 영역SC5B를 부가적으로 준비하고 있다. 그리고 제1의 다이오드는 제1의 영역 SC1또는 제2의 영역 SC2A로 구성되어지는 대신, 제1의 영역 SC1또는 제5A의 영역SC5A로 구성되어진 쇼트키다이오드SA로 되며, 제2의 다이오드는 제1의 영역 SC1또는 제2B의 영역 SC2B로 구성되어지는 대신, 제1의 영역 SC1또는 제5B의 영역SC5B로 구성되어진 쇼트키다이오드 DSB로 된다.
한편, 원리도를 도면 145에 나타내고, 모식적인 일부 단면도를 도 146에 표시한 것과 같이 기록정보 설정선 A 또는 기록정보 설정선 B를 공통으로 가지는 것이 가능하다. 제5A의 영역 SC5A또는 제5B의 영역 SC5B는 실리사이드층 또는 Mo나 A1 등으로 이루어진 금속층으로 구성하면 된다.
또는 원리도를 도 147에 나타내고 모식적인 일부 단면도를 도 148에 표시한 것과 같이, 제2A의 영역 SC2A는 기록정보 설정선 A에 접속되어지는 대신 메모리셀 선택용의 제2A의 배선에 접속되어지고, 제2A의 영역 SC2B는 기록정보 설정선 B에 접속되어지는 대신에 메모리셀 선택용제2B의 배선에 접속되어지고, 제4A의 영역 SC4A는 메모리셀 선택용 제2A의 배선에 접속되어지는 대신, 소정의 전위 A에 접속되어지고, 제4B의 영역 SC4B는 메모리셀 선택용의 제2B의 배선에 접속되어지는 대신, 소정의 전위B에 접속되어져있는 구성을 할 수 있다.
이 경우 원리도를 도 149에 나타내고 모식적인 일부 단면도를 도 150에 표시한 것과 같이 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다. 지금부터 변형예에 관해서는 메모리셀 선택용 제2A, 2B의 배선은 기록정보 설정선 A, B를 겸하고 있다.
더욱이 원리도를 도 151에 나타내고 모식적인 일부 단면도를 도 152에 표시한 것과 같이 기록정보 설정선 A 또는 기록정보 설정선 B는 공통이며, 제1의 주면 A1에서 제2의 주면 A2에 걸쳐서 반도체층10A에 설치되고 제1의 영역 SC1과 접하는 도전성의 제5의 영역 SC5를 구비하고, 제1 다이오드 및 제2 다이오드는 제1의 영역 SC1또는 제2A의 영역 SC2A및 제1의 영역 SC1또는 제2B의 영역 SC2B로 구성되어지는 대신, 제1의 영역 SC1또는 제5의 영역 SC5로 구성되어지는 쇼트키다이오드 DS로 구성하는 것도 가능하다.
이 경우 원리도를 도 153에 나타내고 모식적인 일부 단면도를 도 154에 표시한 것과 같이 제2A의 영역 SC2A또는 제2B의 영역 SC2B는 공통의 기록정보설정선에 접속되어지는 대신에 메모리셀 선택용 제2의 배선에 접속되며, 제4의 영역 SC4A는 메모리셀 선택용 제2A의 배선에 접속되어지는 대신에 소정의 전위A에 접속되며, 제4B의 영역 SC4B는 메모리셀 선택용 제2B의 배선에 접속되어지는 대신 소정의 전위B에 접속되어지는 구성을 할 수도 있다. 이 변형예에 관련하여서는 메모리셀 선택용 제2의 배선은 기록정보설정선을 겸하고 있다.
실시의 형태 20의 반도체 메모리 셀은 제5A의 영역 SC5A, 제5B의 영역SC5B또는 제5의 영역 SC5를 형성하는 점을 제외하고, 실질적으로는 실시형태 18에서 설명한 반도체 메모리셀의 제조방법과 같은 방법으로 할 수 있기 때문에 상세한 설명은 생략한다. 한편 제5의 영역 SC5는, 예를 들면 실시형태 18의 〔공정-1800〕에 있어서 n형 실리콘 반도체기판(10)을 에칭가공하여 반도체 메모리셀을 형성하여야 하는 실리콘 반도체기판(10)의 영역을 돌기상태로 남긴 후에 경사스파크법으로 실리콘 반도체기판(10)의 돌기상태의 영역 일부분에 실리사이드층 또는 Mo이나 A1등으로 구성되는 금속층의 막을 만드는 것으로서 형성하는 것이 가능하게 된다.
실시형태 20의 반도체 메모리 셀에 있어서 다이오드 DA, DB를 제1의 영역 SC1과 제2의 영역 SC2A또는 제1의 영역 SC1과 제2B의 영역 SC2B로 구성되어진 pn접합으로부터 형성되어진 경우, 제1의 영역 SC1, 제2A의 영역 SC2A, 제2B의 영역 SC2B의 전위설정 또는 제1의 영역 SC1, 제2A의 영역 SC2A, 제2B의 영역 SC2B의 불순물 농도관계의 설계가 부적절하다면, 정보를 읽었을 경우 래치업이 발생할 가능성이 있다. 이것을 회피하기 위하여 예를 들면 기록정보설정선에 인가하는 전압은 제2A의 영역 SC2A와 제1의 영역 SC1과의 접합부 또는 제2B의 영역 SC2B와 제1의 영역 SC1과의 접합부 즉 다이오드 DA, DB에 높은 순서로의 방향전류가 흐르지 않는 정도의 전압(예를 들면 0.4볼트 이하)으로 할 필요가 있다. 제5A의 영역SC5A나 제5B의 영역SC5B를 실리사이드나 금속, 금속화합물 등으로 구성하는 것에 의하여 제5A의 영역SC5A와 제1의 영역 SC1과의 사이에, 또는 제5B의 영역 SC5B와 제1의 영역 SC1과의 사이에 쇼트키접합을 형성하고, 다수캐리어가 주된 순방향전류를 구성하는 형태라고 한다면 래치업의 위험성을 회피하는 것이 가능하며, 기록정보 설정선 또는 메모리셀 선택용의 제2A, 제2B의 배선에 인가하는 전압으로의 제한은 실질적으로 없어진다.
(실시형태 21)
실시형태 21은 본 발명 제21의 양태에 대한 반도체 메모리 셀에 관련된 것이다. 도 155는 원리도, 그리고 도 156은 모식적인 일부 단면도의 일례를 나타내는 것처럼 실시형태 21의 반도체 메모리 셀은 제1 또는 제2의 대향하는 두개의 주면 A1, A2를 가지고 있는 반도체층 1A를 준비하고 있다. 그리고 제1 도전형의 제1 독출용 트랜지스터 TR1A, 제2 도전형의 제1 기입용 트랜지스터 TR2A또는 제1의 다이오드로 구성된 제1의 반도체 메모리소자 TRA, 제1 도전형의 제2 독출용 트랜지스터 TR1B, 제2 도전형의 제2기입용 트랜지스터 TR2B, 또는 제2 다이오드로 구성된 제2 반도체메모리소자 TRB로 구성되어져 있다. 한편, 반도체 메모리 셀은 지지기판(14)위의 형성되어진 절연층(11)에 둘러싸여져 형성되어져 있는 이른바 SOI구조를 가지고 있다. 도 156에 나타나 있는 실시형태 21의 반도체 메모리 셀에 대해서는 하단부터 지지기판(14), 절연층(13), 제1 반도체 메모리 소자 TRA, 제2반도체 메모리 소자 TRB의 순으로 배치되어져 있다.
그리고 실시형태 21의 반도체 메모리 셀에 대하여서는
(1) 제1의 주면 A1에서 제2의 주면 A2에 걸쳐서 반도체층(10A)에 설치되어 있는 제1 도전형(예를 들면 n형)을 가지고 있는 반도체성의 제1의 영역 SC1,
(2) 제1의 주면A1에서 제2의 주면 A2에 걸쳐서 반도체층(10A)에 설치되어 있고, 제1의 영역 SC1과 접하는 제2 도전형(예를 들면 p형)을 가지고 있는 반도체성의 제2의 영역 SC2,
(3-1) 제1의 영역 SC1의 제1의 주면A1를 포함하는 표면영역에 설치되어 제2의 영역 SC2와는 간격을 두고 설치되어 있고, 제2 도전형(예를 들면 p+형)을 가지고 있는 반도체성의 영역 SC3A,
(3-2) 제1의 영역 SC1의 제2의 주면 A2를 포함하는 표면영역에 설치되어 있는 제2의 영역 SC2와는 간격을 두고 설치되고, 제2 도전형(예를 들면 p+형)을 가지고 있는 반도체성의 제3B의 영역 SC3B,
(4-1) 제3A의 영역 SC3A의 제1의 주면A1을 포함하는 표면영역에 설치되어 제3A의 영역 SC3A와 정류접합을 형성하여 접하고 있는 제1 도전형(예를 들면 n+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물로 구성되어 있는 도전성 제4A의 영역 SC4A,
(4-2) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 설치되어 제3B의 영역 SC3B와 정류접합을 형성하여 접하고 있는 제1 도전형(예를 들면n+형)을 가지고 있는 반도체성의, 또는 실리사이드나 금속, 금속화합물로 구성되어 있는 도전성의 제4B의 영역 SC4B,
(5-1) 제1의 주면 A1에 형성된 제1의 배리어층 위에 제1의 영역 SC1과 제4A의 영역 SC4A, 및 제2의 영역 SC2와 제3A의 영역 SC3A를 중개하는 역할을 하도록 설치되어 있는 제1 반도체 메모리소자 TRA의 게이트영역 GA(=G1A+G2A,G1A는 제1 독출용 트랜지스터 TR2A의 게이트영역이고, G2A는 제1 기입용 트랜지스터 TR2A의 게이트영역임) 그리고
(5-2) 제2의 주면 A2에 형성된 제2의 배리어층 위에 제1의 영역 SC1과 제4B의영역 SC4B, 및 제2의 영역 SC2와 제3B의 영역 SC3B를 중개하는 역할을 하도록 설치되어 있는 제2반도체 메모리소자 TRB의 게이트영역 GB(=G1B+G2B, G1B는 제2 독출용 트랜지스터 TR1B의 게이트영역이고, G2B는 제2 기입용 트랜지스터 TR2B의 게이트영역임) 를 가지고 있다.
또한, 도 156에 표시되어 있는 실시형태 21의 반도체셀에 대하여서는 제1의 반도체 메모리소자 TRA의 게이트영역 GA와 제2의 반도체메모리소자 TRB의 게이트영역 GB는 대체로 수직방향으로 정렬하여 배치되어 있다.
그리고 제1의 반도체 메모리소자 TRA에 대한 제1의 독출용 트랜지스터 1A에 관련하여서는
(A-1) 한쪽 방향의 소스/드레인 영역은 제4A의 영역 SC4A으로 구성되어 있고,
(A-2) 다른 방향의 소스/드레인 영역은 제1의 영역 SC1의 제1의 주면A1을 포함하는 표면영역으로 구성되어 있으며,
(A-3) 채널형성영역CH1A는 제1의 영역 SC1의 제1의 주면A1을 포함하는 표면영역과 제4A의 영역 SC4A의 사이에 위치하여 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또한 제2의 반도체 메모리소자 TRB에 대한 제2의 독출용 트랜지스터 TR1B에 관련하여서는,
(a-1) 한쪽 방향의 소스/드레인 영역은 제4B의 영역 SC4B로 구성되어 있고,
(a-2)다른 방향의 소스/드레인 영역은 제1의 영역 SC1의 제2의 주면 A2를 포함하는 표면영역으로 구성되어 있으며,
(a-3) 채널형성영역CH1B는 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B의 사이에 위치하여 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
더욱이, 제1의 반도체 메모리소자 TRA에 대한 제1의 기입용 트랜지스터TR2A에 관련하여서는,
(B-1) 한쪽 방향의 소스/드레인 영역은 제2A의 영역 SC2A로 구성되어 있고,
(B-2) 다른 방향의 소스/드레인 영역은 제3A의 영역 SC3A의 제1의 주면A1을 포함하는 표면영역으로 구성되어 있으며,
(B-3) 채널형성영역 CH2A는 제3A의 영역 SC3A의 제1의 주면A1을 포함하는 표면영역과 제2A의 영역 SC2A의 사이에 위치하여 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또한 제2의 반도체 메모리소자 TRB에 대한 제2의 기입용 트랜지스터 TR2B에 관련하여서는,
(b-1) 한쪽 방향의 소스/드레인 영역은 제2B의 영역 SC2B로 구성되어 있고,
(b-2) 다른 방향의 소스/드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2를 포함하는 표면영역으로 구성되어 있으며,
(b-3) 채널형성영역 CH2B는 제3B의 영역 SC3B의 제2의 주면 A2를 포함하는 표면영역과 제2B의 영역 SC2B의 사이에 위치하여 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
더욱이, 제1 또는 제2의 다이오드 D는 공통이며, 제1의 영역 SC1또는 제2의 영역 SC2로 구성되어 있으며 제1의 반도체 메모리소자 TRA의 게이트영역 GA(=G1A+G2A)는, 메모리셀 선택용의 제1A의 배선에 접속되어, 제2의 반도체메모리소자 TRB의 게이트영역 GB(=G1B+G2B)와 메모리셀 선택용 제1B의 배선에 접속되며, 제2의 영역 SC2는 기입용정보 설정선 A에 접속되고, 제4A의 영역 SC4A는 메모리셀 선택용 제2A의 배선에 접속되어, 제4B의 영역 SC4B는 메모리셀 선택용 제2B의 배선(예를 들면 비트선)에 접속되어 있다.
한편, 원리도의 도 157에 표시되어 모식적인 일부단면도의 도 158에 나타낸 것같이 기록정보 설정선 A 또는 기록정보 설정선 B를 공통으로 하는 것이 가능하다. 이러한 변형예는 메모리셀 선택용 제2의 배선은 기록정보설정선을 겸하고 있다.
실시형태 21의 반도체 메모리 셀의 제조방법은 실시형태 18에서 설명한 반도체 메모리 셀의 제조방법과 관련하여 제2A의 영역 SC2A또는 제2B의 영역 SC2B를 형성하는 대신 ［공정-1800］에서, n형 실리콘 반도체기판(10)에 p형 불순물을 이온주입하여 제2의 영역 SC2를 형성한 후에 , 실리콘 반도체기판(10)을 에칭가공하여, 반도체 메모리 셀을 형성해야만 하는 실리콘 반도체기판(10)영역을 돌기상태로 남겨두는 것으로써, n형 불순물을 포함한 제1의 영역 SC1, 또는 p형 불순물을 포함한 제2의 영역 SC2을 형성하는 것이 가능하다. 또는, 실리콘 반도체기판(10)을 에칭가공하여 반도체 메모리 셀을 형성하여야 하는 실리콘 반도체기판(10)의 영역을 돌기상태로 남겨놓은 후에 이것에 대응하는 돌기상태의 영역에 p형 불순물을 이온주입하여 제2의 영역 SC2를 형성하여도 좋다. 실시형태 21의 반도체 메모리 셀의 제조방법은 이러한 점을 빼고 실질적으로는 실시형태 18에서 설명한 반도체 메모리 셀의 제조방법과 같은 방법으로 가능하기 때문에 상세한 설명은 생략한다.
(실시형태 22)
실시형태 22는 본 발명의 제22의 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 160에 원리도를, 그리고 도 161에 모식적인 일부 단면도의 일예를 나타낸 바와 같이, 실시형태 22의 반도체 메모리 셀은, 대향하여 배치된 제1의 반도체 메모리소자 TRA, 제2의 반도체 메모리소자 TRB로 구성되고, 각 반도체 메모리소자 TRA,TRB는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 3개의 트랜지스터로 구성되어 있다. 즉 제1 및 제2의 대향하는 2개의 주면(主面) A1,A2을 가지는 반도체층(10A)을 구비하고, 제1 도전형(예를 들면 n형)의 제1의 독출용 트랜지스터 TR1A, 제2 도전형(예를 들면 p형)의 제1의 기입용 트랜지스터 TR2A, 및 제1 도전형(예를 들면 n형)의 제1의 전류제어용 접합형 트랜지스터 TR3A로 이루어지는 제1의 반도체 메모리소자 TRA와, 제1 도전형(예를 들면 n형)의 제2의 독출용 트랜지스터 TR1B, 제2 도전형(예를 들면 p형)의 제2의 기입용 트랜지스터 TR2B, 및 제1 도전형(예를 들면 n형)의 제2의 전류제어용 접합형 트랜지스터 TR3B로 이루어지는 제2의 반도체 메모리소자 TRB로 구성되어 있다. 그리고 반도체 메모리 셀은 지지기판(14) 상에 형성된 절연층(11)에 둘러싸여 형성되어 있는, 이른 바 SOI 구조를 가진다. 도 161에 나타낸 반도체 메모리 셀에서는, 밑으로부터 지지기판(14), 절연층(13), 제1의 반도체 메모리소자 TRA, 제2의 반도체 메모리소자 TRB의 순서로 배치되어 있다.
그리고, 실시형태 22의 반도체 메모리 셀은,
(1) 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1,
(21) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제2A의 영역 SC2A,
(22) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제2B의 영역 SC2B,
(31) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A과는 이간하여 배설되고, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A,
(32) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 제2B의 영역 SC2B과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3B의 영역 SC3B,
(41) 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제3A의 영역 SC3A과 정류접합을 형성하여 접하는, 제1 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제4A의 영역 SC4A,
(42) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제3B의 영역 SC3B과 정류접합을 형성하여 접하는, 제1 도전형(예를 들면 n+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제4B의 영역 SC4B,
(51) 제1의 주면 A1에 형성된 제1의 배리어층 상에, 제1의 영역 SC1과 제4A의 영역 SC4A, 및 제2A의 영역 SC2A과 제3A의 영역 SC3A을 브리지하기 위해 배설된 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A및 G2A(G1A는 제1의 독출용 트랜지스터 TR1A의 게이트영역이며,G2A는 제1의 기입용 트랜지스터 TR2A의 게이트영역임))
(52) 제2의 주면에 형성된 제2의 배리어층 상에, 제1의 영역 SC1과 제4B의 영역 SC4B, 및 제2B의 영역 SC2B과 제3B의 영역 SC3B을 브리지하기 위해 배설된 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B및 G2B(G1B는 제2의 독출용 트랜지스터 TR2A의 게이트영역이며,G2B는 제2의 기입용 트랜지스터 TR2B의 게이트영역임))
를 가진다.
그리고, 도 161에 나타낸 실시형태 22의 반도체 메모리 셀에서는, 제1의 반도체 메모리소자 TRA의 게이트영역 GA과, 제2의 반도체 메모리소자 TRB의 게이트영역 GB은 수직방향으로 대략 정렬되어 배치되어 있다.
그리고, 제1의 반도체 메모리소자 TRA에서의 제1의 독출용 트랜지스터 TR1A에 관해서는,
(A1) 한 쪽의 소스／드레인 영역은 제4A의 영역 SC4A으로 구성되고,
(A2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(A3) 채널형성영역 CH1A은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역과 제4A의 영역 SC4A에 끼워진 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 독출용 트랜지스터 TR1B에 관해서는,
(a1) 한 쪽의 소스／드레인 영역은 제4B의 영역 SC4B으로 구성되고,
(a2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(a3) 채널형성영역 CH1B은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B에 끼워진 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
한편 제1의 반도체 메모리소자 TRA에서의 제1의 기입용 트랜지스터 TR2A에 관해서는,
(B1) 한 쪽의 소스／드레인 영역은 제2A의 영역 SC2A으로 구성되고,
(B2) 다른 쪽의 소스／드레인 영역은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(B3) 채널형성영역 CH2A은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역과 제2A의 영역 SC2A에 끼워진 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 기입용 트랜지스터 TR2B에 관해서는,
(b1) 한 쪽의 소스／드레인 영역은 제2B의 영역 SC2B으로 구성되고,
(b2) 다른 쪽의 소스／드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(b3) 채널형성영역 CH2B은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역과 제2B의 영역 SC2B에 끼워진 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제1의 전류제어용 접합형 트랜지스터 TR3A에 관해서는,
(C1) 게이트영역은 제2A의 영역 SC2A및 제3A의 영역 SC3A으로 구성되고,
(C2) 채널영역 CH3A은 제2A의 영역 SC2A과 제3A의 영역 SC3A에 끼워진 제1의 영역 SC1의 부분으로 구성되어 있다.
한편, 제2의 반도체 메모리소자 TRB에서의 제2의 전류제어용 접합형 트랜지스터 TR3B에 관해서는,
(c1) 게이트영역은 제2B의 영역 SC2B및 제3B의 영역 SC3B으로 구성되고,
(c2) 채널영역 CH3B은 제2B의 영역 SC2B과 제3B의 영역 SC3B에 끼워진 제1의 영역 SC1의 부분으로 구성되어 있다.
그리고, 실시형태 22의 반도체 메모리 셀에 있어서, 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A+ G2A)은, 메모리셀 선택용의 제1A의 배선(예를 들면 워드선)에 접속되고, 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B+ G2B)은, 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되고, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되고,
제1의 영역 SC1은 소정의 전위에 접속되어 있다.
그리고, 제1의 영역 SC1의 소정의 전위로의 접속은, 예를 들면 제1의 영역 SC1을, 도 161의 지면 수직방향으로 연재시키고, 이 연재부에 콘택트부를 형성함으로써 행할 수 있다. 다음의 실시형태에서의 반도체 메모리 셀에서도 동일하게 하면 된다.
그리고, 전류제어용 접합형 트랜지스터 TR3A,TR3B는
(X) 대향하는 게이트영역(제2A의 영역 SC2A과 제3A의 영역 SC3A, 제2B의 영역 SC2B과 제3B의 영역 SC3B)의 사이의 거리(채널영역 CH3A,CH3B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제2A의 영역 SC2A과 제3A의 영역 SC3A, 제2B의 영역 SC2B과 제3B의 영역 SC3B)에서의 불순물 농도와 채널영역(제1의 영역 SC1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고 제3A의 영역 SC3A과 제1의 영역 SC1의 사이, 또는 제3B의 영역 SC3B과 제1의 영역 SC1의 사이에, 제1 도전형의 고농도 불순물함유 영역 SC7A,SC7B을 더 구비하면, 독출용 트랜지스터 TR1A,TR1B의 채널형성영역 CH1A,CH1B에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 22의 반도체 메모리 셀의 변형 예의 원리도를 도 162에 나타내고, 모식적인 일부 단면도를 도 163에 나타낸다. 이 변형 예에서는 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되는 대신 소정의 전위 B에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있다.
도 161 (B)에 나타낸 실시형태 22의 반도체 메모리 셀의 제조방법을 지지기판 등의 모식적인 일부 단면도인 도 238∼도 246을 참조하여 다음에 설명한다.
[공정2200]
먼저 n형 실리콘 반도체기판(10)을 에칭 가공하여 반도체 메모리 셀을 형성할 실리콘 반도체기판(10)의 영역을 돌기상으로 남기고, 이어서 실리콘 반도체기판(10)의 요부(凹部)를 절연층(11)에서 파묻고, 실리콘 반도체기판(10)의 돌기부의 표면이 노출된 상태로 한다. 그리고 절연층(11)은 소자분리영역에 상당한다. 이렇게 하여 돌기상의 실리콘 반도체기판(10)의 부분에 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1을 형성한다. 그후 돌기상의 실리콘 반도체기판(10)의 표면에, 예를 들면 두께 10nm 정도의 실리콘산화막(12)(제1의 배리어층에 상당함)을 공지의 실리콘산화막 형성방법에 따라 형성한다. 이어서 전체 면에 불순물을 함유한 폴리실리콘층을 성막(成膜)하고, 이러한 폴리실리콘층을 패터닝함으로써 제1의 반도체 메모리소자 TRA의 게이트영역 GA을 형성한다. 그리고 이 게이트영역 GA의 연재부는 메모리셀 선택용의 제1A의 배선(예를 들면 워드선)으로서도 기능을 한다. 이 상태를 모식적인 일부 단면도로서 도 238 (A)에 나타낸다. 이 돌기상의 실리콘 반도체기판(10)의 표면이 제1의 주면 A1에 상당한다. 돌기상의 실리콘 반도체기판(10)의 부분의 높이는 0.3∼0.4㎛로 하면 된다.
[공정2210]
이어서, 레지스트(30A)를 마스크로 하여 이온 주입법에 의해 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제2A의 영역 SC2A을 형성한다. 이렇게 하여 제1의 주면 A1으로부터 제2의 주면(후술함)에 걸쳐 반도체층(10A(돌기상의 실리콘 반도체기판(10)의 부분에 상당함)에 배설된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1, 및 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는 p형 불순물을 함유하는 반도체성의 제2A의 영역 SC2A을 형성할 수 있다(도 238의 (B) 참조).
다음에, 레지스트(30A)를 제거하고 레지스트(31A)를 마스크로 하여 경사 이온 주입법에 의해 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A을 형성한다. 이렇게 하여 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A과는 이간하여 배설되고, 또한 제1 도전형(예를 들면 n형)과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A을 형성할 수 있다(도 239의 (A) 참조). 그리고, 제3A의 영역 SC3A의 형성에서는 2회의 이온 주입을 실행하고 각 이온 주입에서의 이온 입사각을 상이하게 하는 것이 바람직하다. 특히 제1회째의 이온 주입에서의 이온 입사각을 예를 들면 60°로 설정함으로써 게이트영역 GA의 하방의 제3A의 영역 SC3A에서의 불순물 농도를 높은 정밀도로 제어할 수 있다.
그 후, 이온 주입법에 의해 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4A의 영역 SC4A을 형성한다. 이렇게 하여 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제3A의 영역 SC3A과 정류접합을 형성하여 접하는 반도체성의 제4A의 영역 SC4A을 형성할 수 있다(도 239의 (B) 참조). 또한 제1의 영역 SC1의 제1의 주면을 포함하는 표면영역과 제4A의 영역 SC4A에 끼워진 제3A의 영역 SC3A의 제1의 주면을 포함하는 표면영역으로 구성된, 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A이 형성된다. 또 제3A의 영역 SC3A의 제1의 주면을 포함하는 표면영역과 제2A의 영역 SC2A에 끼워진 제1의 영역 SC1의 제1의 주면을 포함하는 표면영역으로 구성된, 제1의 기입용 트랜지스터 TR2A의 채널형성영역 CH2A이 형성된다. 또한 제2A의 영역 SC2A과 제3A의 영역 SC3A의 사이에 끼인 제1의 영역 SC1의 부분으로 구성된, 제1의 전류제어용 접합형 트랜지스터 TR3A의 채널형성영역 CH3A이 형성된다.
그리고, 그후 전체 면에 예를 들면 SiN층을 CVD법으로 형성하고, 이어서 SiN층을 이방성(異方性) 에칭함으로써 게이트영역 GA의 측벽(側壁)에 사이드 월을 형성한 후, 재차 제2A의 영역 SC2A에 고농도의 p형 불순물을 이온 주입하고, 제4A의 영역 SC4A에 고농도의 n형 불순물을 이온 주입해도 된다.
[공정2220]
다음에, 레지스트(31A)를 제거하고 전체 면에 예를 들면 SiO2로 이루어지는 절연막을 CVD법으로 성막하고, 제2A의 영역 SC2A및 제4A의 영역 SC4A의 상방의 절연막에 개구부(開口部)를 형성한다. 그리고 개구부 내를 포함하는 절연막 상에 배선재료층을 형성하고, 이러한 배선재료층을 패터닝한다. 이에 따라서 제2A의 영역 SC2A과 접속된 기입정보 설정선 A, 및 제4A의 영역 SC4A과 접속된 제2A의 배선(비트선)을 형성할 수 있다(도 240 참조). 그리고 제2A의 영역 SC2A이나 제4A의 영역 SC4A은 반드시 이온 주입법에 의해 형성할 필요는 없다. 기입정보 설정선 A이나 제2A의 배선을 형성할 때 예를 들면 티탄실리사이드나 TiN으로 이루어지는 배리어층이나 글루레이어를 형성하지만, 이러한 배리어층이나 글루레이어를 개구부의 저부에 노출된 제1의 영역 SC1의 표면에도 형성한다. 이에 따라서 기입정보 설정선 A이나 제2A의 배선의 일부분(보다 구체적으로는 배리어층이나 글루레이어의 일부분)과 공통인 도전성의 제2A의 영역 SC2A및 제4A의 영역 SC4A을 제1의 영역 SC1의 표면영역에 형성할 수 있다.
[공정2230]
이어서, 도 241에 나타낸 바와 같이, 예를 들면 SiO2로 이루어지는 절연층(13)을 CVD법으로 전체 면에 형성하고, 이 절연층(13)의 표면을 연마하여 표면을 평탄화한다. 그리고 예를 들면 실리콘 반도체기판으로 이루어지는 지지기판(14)의 표면과 절연층(13)의 표면을 서로 붙인 후, 실리콘 반도체기판(10)을 이면으로부터 연마하고, 절연층(11)의 저부(11A)를 노출시킨다(도 242 참조). 절연층(11) 내를 실리콘 반도체기판(10)의 돌기부에 상당하는 반도체층(10A)이 남겨진다. 그리고 반도체층(10A)의 표면이 제2의 주면 A2에 상당한다.
[공정2240]
그 후, 반도체층(10A)의 제2의 주면 A2에, 예를 들면 두께 10nm 정도의 실리콘산화막(15)(제2의 배리어층에 상당함)을 공지의 실리콘산화막 형성방법에 따라 형성한다. 이어서 전체 면에 불순물을 함유한 폴리실리콘층을 성막하고 이러한 폴리실리콘층을 패터닝함으로써 제2의 반도체 메모리소자 TRB의 게이트영역 GB을 형성한다. 그리고 이 게이트영역 GB의 연재부는 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)으로서도 기능을 한다. 이 상태를 모식적인 일부 단면도로서 도 243에 나타낸다.
[공정2250]
이어서, 레지스트(30B)를 마스크로 하여 이온 주입법에 의해 제2 도전형(예를 들면 p+형을 가지는 반도체성의 제2B의 영역 SC2B을 형성한다. 이렇게 하여 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는 p형 불순물을 함유하는 반도체성의 제2B의 영역 SC2B을 형성할 수 있다(도 244 참조).
다음에, 레지스트(30B)를 제거하고 레지스트(30B)를 마스크로 하여 경사 이온 주입법에 의해 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3B의 영역 SC3B을 형성한다. 이렇게 하여 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 제2B의 영역 SC2B과는 이간하여 배설되고, 또한 제1 도전형(예를 들면 n형)과는 역의 제2 도전형(예를 들면 p형)을 가지는 반도체성의 제3B의 영역 SC3B을 형성할 수 있다(도 245 참조). 그리고 제3B의 영역 SC3B의 형성에서는 2회의 이온 주입을 실행하고 각 이온 주입에서의 이온 입사각을 상이하게 하는 것이 바람직하다. 특히 제1회째의 이온 주입에서의 이온 입사각을 예를 들면 60°로 설정함으로써 게이트영역 GB의 하방의 제3B의 영역 SC3B에서의 불순물 농도를 높은 정밀도로 제어할 수 있다.
그 후, 이온 주입법에 의해 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4B의 영역 SC4B을 형성한다. 이렇게 하여 제3B의 영역 SC3B의 제2의 주면 MS2을 포함하는 표면영역에 배설되고, 제3B의 영역 SC3B과 정류접합을 형성하여 접하는 반도체성의 제4B의 영역 SC4B을 형성할 수 있다(도 246 참조). 또한 제1의 영역 SC2의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B에 끼워진 제3B의 영역 SC3B의 제2의 주면을 포함하는 표면영역으로 구성된, 제2의 독출용 트랜지스터 TR1B의 채널형성영역 CH1B이 형성된다. 또 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역과 제2B의 영역 SC2B에 끼워진 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성된, 제2의 기입용 트랜지스터 TR2B의 채널형성영역 CH2B이 형성된다. 또한 제2B의 영역 SC2B과 제3B의 영역 SC3B의 사이에 끼인 제1의 영역 SC1의 부분으로 구성된, 제2의 전류제어용 접합형 트랜지스터 TR3B의 채널형성영역 CH3B이 형성된다.
그리고, 그 후 전체 면에 예를 들면 SiN층을 CVD법으로 형성하고, 이어서 SiN층을 이방성 에칭함으로써 게이트영역 GB의 측벽에 사이드 월을 형성한 후, 재차 제2B의 영역 SC2B에 고농도의 p형 불순물을 이온 주입하고, 제4B의 영역 SC4B에 고농도의 n형 불순물을 이온 주입해도 된다.
[공정2260]
다음에, 레지스트(31B)를 제거하고 전체 면에 예를 들면 SiO2로 이루어지는 절연막을 CVD법으로 성막하고, 제2B의 영역 SC2B및 제4B의 영역 SC4B의 상방의 절연막에 개구부를 형성한다. 그리고 개구부 내를 포함하는 절연막 상에 배선재료층을 형성하고, 이러한 배선재료층을 패터닝한다. 이에 따라서 제2B의 영역 SC2B과 접속된 기입정보 설정선 B, 및 제4B의 영역 SC4B과 접속된 제2B의 배선(비트선)을 형성할 수 있다(도 161 참조). 그리고 제2B의 영역 SC2B이나 제4B의 영역 SC4B은 반드시 이온 주입법에 의해 형성할 필요는 없다. 기입정보 설정선 B이나 제2B의 배선을 형성할 때 예를 들면 티탄실리사이드나 TiN으로 이루어지는 배리어층이나 글루레이어를 형성하지만, 이러한 배리어층이나 글루레이어를 개구부의 저부에 노출된 제1의 영역 SC1의 표면에도 형성한다. 이에 따라서 기입정보 설정선 B이나 제2A의 배선의 일부분(보다 구체적으로는 배리어층이나 글루레이어의 일부분)과 공통인 도전성의 제2B의 영역 SC2B및 제4B의 영역 SC4B을 제1의 영역 SC1의 표면영역에 형성할 수 있다.
실시형태 22의 반도체 메모리 셀의 제조공정은 상기의 방법에 한정되지 않는다. 각 영역의 이온 주입에 의한 형성순서는, 공정에 의존하지만 본질적으로는 임의로 한다. 또 이상에 설명한 각종의 이온 주입법에서는 각 영역에서의 불순물 농도가 최적화되도록 불순물의 이온 주입 조건의 최적화를 컴퓨터 시뮬레이션이나 실험에 의해 행할 필요가 있다.
(실시형태 23)
실시형태 23은 본 발명의 제23의 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 164에 원리도를, 그리고 도 165에 모식적인 일부 단면도의 일예를 나타낸 바와 같이, 실시형태 23의 반도체 메모리 셀은, 대향하여 배치된 2개의 반도체 메모리소자 TRA,TRB로 구성되고, 각 반도체 메모리소자 TRA,TRB는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 3개의 트랜지스터로 구성되어 있다. 실시형태 23의 반도체 메모리 셀이 실시형태 23의 반도체 메모리 셀과 상이한 점은, 전류제어용 접합형 트랜지스터를 구성하는 영역이 상이한 점, 제5A의 영역 SC5A및 제5B의 영역 SC5B이 배설되어 있는 점에 있다.
즉, 실시형태 23의 반도체 메모리 셀은, 제1 및 제2의 대향하는 2개의 주면 A1,A2을 가지는 반도체층(10A)을 구비하고, 제1 도전형(예를 들면 n형)의 제1의 독출용 트랜지스터 TR1A, 제2 도전형(예를 들면 p형)의 제1의 기입용 트랜지스터 TR2A, 및 제1 도전형(예를 들면 n형)의 제1의 전류제어용 접합형 트랜지스터 TR3A로 이루어지는 제1의 반도체 메모리소자 TRA와, 제1 도전형(예를 들면 n형)의 제2의 독출용 트랜지스터 TR1B, 제2 도전형(예를 들면 p형)의 제2의 기입용 트랜지스터 TR2B, 및 제1 도전형(예를 들면 n형)의 제2의 전류제어용 접합형 트랜지스터 TR4B로 이루어지는 제2의 반도체 메모리소자 TRB로 구성되어 있다. 그리고 반도체 메모리 셀은 지지기판(14) 상에 형성된 절연층(11)에 둘러싸여 형성되어 있는, 이른 바 SOI 구조를 가진다. 도 165에 나타낸 실시형태 2의 반도체 메모리 셀에서는, 밑으로부터 지지기판(14), 절연층(13), 제1의 반도체 메모리소자 TRA, 제2의 반도체 메모리소자 TRB의 순서로 배치되어 있다.
그리고 실시형태 23의 반도체 메모리 셀은,
(1) 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1,
(21) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제2A의 영역 SC2A,
(22) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제2B의 영역 SC2B,
(31) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A과는 이간하여 배설되고, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A,
(32) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 제2B의 영역 SC2B과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3B의 영역 SC3B,
(41) 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4A의 영역 SC4A,
(42) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4B의 영역 SC4B,
(51) 제4A의 영역 SC4A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제4A의 영역 SC4A과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제5A의 영역 SC5A,
(마2) 제4B의 영역 SC4B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제4B의 영역 SC4B과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제5B의 영역 SC5B,
(61) 제1의 주면 A1에 형성된 제1의 배리어층 상에, 제1의 영역 SC1과 제4A의 영역 SC4A, 및 제2A의 영역 SC2A과 제3A의 영역 SC3A을 브리지하기 위해 배설된 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A+ G2A(G1A는 제1의 독출용 트랜지스터 TR1A의 게이트영역이며,G2A는 제1의 기입용 트랜지스터 TR2A의 게이트영역임)), 및,
(바2) 제2의 주면 A2에 형성된 제2의 배리어층 상에, 제1의 영역 SC1과 제4B의 영역 SC4B, 및 제2B의 영역 SC2B과 제3B의 영역 SC3B을 브리지하기 위해 배설된 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B+ G2B(G1B는 제2의 독출용 트랜지스터 TR1B의 게이트영역이며,G2B는 제2의 기입용 트랜지스터 TR2B의 게이트영역임))
를 가진다.
그리고, 도 165에 나타낸 실시형태 23의 반도체 메모리 셀에서는, 제1의 반도체 메모리소자 TRA의 게이트영역 GA과, 제2의 반도체 메모리소자 TRB의 게이트영역 GB은 수직방향으로 대략 정렬되어 배치되어 있다.
그리고, 제1의 반도체 메모리소자 TRA에서의 제1의 독출용 트랜지스터 TR1A에 관해서는,
(A1) 한 쪽의 소스／드레인 영역은 제4A의 영역 SC4A으로 구성되고,
(A2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(A3) 채널형성영역 CH1A은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역과 제4A의 영역 SC4A에 끼워진 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 독출용 트랜지스터 TR1B에 관해서는,
(a1) 한 쪽의 소스／드레인 영역은 제4B의 영역 SC4B으로 구성되고,
(a2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(a3) 채널형성영역 CH1B은 제1의영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B에 끼워진 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
한편, 제1의 반도체 메모리소자 TRA에서의 제1의 기입용 트랜지스터 TR2A에 관해서는,
(B1) 한 쪽의 소스／드레인 영역은 제2A의 영역 SC2A으로 구성되고,
(B2) 다른 쪽의 소스／드레인 영역은 제3A의 영역 SC3A의 제1의 주면을 포함하는 표면영역으로 구성되고,
(B3) 채널형성영역 CH2A은 제3A의 영역 SC3A의 제1의 주면을 포함하는 표면영역과 제2A의 영역 SC2A에 끼워진 제1의 영역 SC1의 제1의 주면을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 기입용 트랜지스터 TR2B에 관해서는,
(b1) 한 쪽의 소스／드레인 영역은 제2B의 영역 SC2B으로 구성되고,
(b2) 다른 쪽의 소스／드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(b3) 채널형성영역 CH2B은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역과 제2B의 영역 SC2B에 끼워진 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
또한, 제1의 반도체 메모리소자 TRA에서의 제1의 전류제어용 접합형 트랜지스터 TR4A에 관해서는,
(C1) 게이트영역은 제5A의 영역 SC5A, 및 이 제5A의 영역 SC5A과 대향하는 제3A의 영역 SC3A의 부분으로 구성되고,
(C2) 채널영역 CH4A은 제5A의 영역 SC5A과 제3A의 영역 SC3A의 이 부분에 끼워진 제4A의 영역 SC4A의 일부로 구성되고,
(C3) 소스／드레인 영역은 제1의 전류제어용 접합형 트랜지스터 TR4A의 채널영역 CH4A의 양끝으로부터 뻗는 제4A의 영역 SC4A으로 구성되어 있다.
한편 제2의 반도체 메모리소자 TRB에서의 제2의 전류제어용 접합형 트랜지스터 TR4B에 관해서는,
(c1) 게이트영역은 제5B의 영역 SC5B및 이 제5B의 영역 SC5B과 대향하는 제3B의 영역 SC3B의 부분으로 구성되고,
(c2) 채널영역 CH4B은 제5B의 영역 SC5B과 제3B의 영역 SC3B의 이 부분에 끼워진 제4B의 영역 SC4B의 일부로 구성되고,
(c3) 소스／드레인 영역은 제2의 전류제어용 접합형 트랜지스터 TR4B의 채널영역 CH4B의 양끝으로부터 뻗는 제4B의 영역 SC4B으로 구성되어 있다.
그리고, 실시형태 23의 반도체 메모리 셀은, 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A및 G2A)은, 메모리셀 선택용의 제1A의 배선(예를 들면 워드선)에 접속되고, 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B및 G2B)은, 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되고, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되고, 제5A의 영역 SC5A은 기입정보 설정선 A에 접속되고, 제5B의 영역 SC5B은 기입정보 설정선 B에 접속되어 있다.
그리고 제1의 영역 SC1의 소정의 전위로의 접속은, 제1의 영역 SC1을, 도 165의 지면 수직방향으로 연재시키고, 이 연재부에 콘택트부를 형성함으로써 행할 수 있다.
실시형태 23의 반도체 메모리 셀에 있어서, 전류제어용 접합형 트랜지스터 TR4A,TR4B는
(X) 대향하는 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)의 사이의 거리(채널영역 CH4A,CH4B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)에서의 불순물 농도와 채널영역(제4A의 영역 SC4A, 제4B의 영역 SC4B)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고 제3A의 영역 SC3A과 제1의 영역 SC1의 사이, 또는 제3B의 영역 SC3B과 제1의 영역 SC1의 사이에, 제1 도전형의 고농도 불순물함유 영역 SC7A,SC7B을 더 구비하면, 독출용 트랜지스터 TR1A,TR1B의 채널형성영역 CH1A,CH1B에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 23의 반도체 메모리 셀의 변형 예의 원리도를 도 166에 나타내고, 모식적인 일부 단면도를 도 167에 나타낸다. 이 변형 예에서는 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있다.
실시형태 23의 반도체 메모리 셀의 다른 변형 예의 원리도를 도 168에 나타내고, 모식적인 일부 단면도를 도 109에 나타낸다. 이 변형 예에서는 제1의 반도체 메모리소자 TRA는 제1 도전형(예를 들면 n형)의 제3의 전류제어용 접합형 트랜지스터 TR5A를 더 구비하고, 제2의 반도체 메모리소자 TRB는 제1 도전형(예를 들면 n형)의 제4의 전류제어용 접합형 트랜지스터 TR5B를 더 구비하고,
(I-1) 제3의 전류제어용 접합형 트랜지스터 TR5A의 게이트영역은 제2A의 영역 SC2A및 제3A의 영역 SC3A으로 구성되고,
(I-2) 채널영역 CH5A은 제2A의 영역 SC2A과 제3A의 영역 SC3A에 끼워진 제1의 영역 SC1의 부분으로 구성되고,
(i-1) 제4의 전류제어용 접합형 트랜지스터 TR5B의 게이트영역은 제2B의 영역 SC2B및 제3B의 영역 SC3B으로 구성되고,
(i-2) 채널영역 CH5B은 제2B의 영역 SC2B과 제3B의 영역 SC3B에 끼워진 제1의 영역의 부분으로 구성되어 있다.
그리고, 제3 및 제4의 전류제어용 접합형 트랜지스터 TR5A,TR5B는
(X) 대향하는 게이트영역(제2A의 영역 SC2A과 제3A의 영역 SC3A, 제2B의 영역 SC2B과 제3B의 영역 SC3B)의 사이의 거리(채널영역 CH5A,CH5B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제2A의 영역 SC2A과 제3A의 영역 SC3A, 제2B의 영역 SC2B과 제3B의 영역 SC3B)에서의 불순물 농도와 채널영역(제1의 영역 SC1에서의 불순물 농도를 최적화함으로써 형성되어 있다.
이 변형예에서도 원리도를 도 170에 나타내고, 모식적인 일부 단면도를 도 171에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있는 구성으로 할 수 있다.
실시형태 23 반도체 메모리 셀의 또 다른 변형예의 원리도를 도 172에 나타내고, 모식적인 일부 단면도를 도 173에 나타낸다. 또 각 영역과 게이트영역의 배치를 도 174의 (A)에 나타내고, 도 174의 (A)의 화살표 BB에 따른 모식적인 단면도를 도 174의 (B)에 나타낸다. 이 변형 예에서는 제5A의 영역 SC5A은 기입정보 설정선 A에 접속되는 대신 제3A의 영역 SC3A에 접속되고, 제5B의 영역 SC5B은 기입정보 설정선 B에 접속되는 대신 제3B의 영역 SC3B에 접속되어 있다. 제5A의 영역 SC5A과 제3A의 영역 SC3A과의 접속은, 예를 들면 제3A의 영역 SC3A의 일부분을 제1의 주면 A1근방까지 연재시키고, 제4A의 영역 SC4A의 외측에서, 제5A의 영역 SC5A과 제3A의 영역 SC3A의 연재한 부분이 접하는 구조로 함으로써 얻을 수 있다. 제5B의 영역 SC5B과 제3B의 영역 SC3B과의 접속도 동일하게 하면 된다. 반도체 메모리 셀을 이와 같은 구조로 함으로써 반도체 메모리 셀의 배선구조의 간소화를 도모할 수 있다.
본 발명의 제24의 양태에 관한 반도체 메모리 셀의 변형 예에서도 원리도를 도 175에 나타내고, 모식적인 일부 단면도를 도 176에 나타낸다. 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있는 구성을 할 수 있다.
본 발명의 제24의 양태에 관한 반도체 메모리 셀의 다른 변형 예의 원리도를 도 177에 나타내고, 모식적인 일부 단면도를 도 178에 나타낸다. 이 변형 예에서는 제1의 반도체 메모리소자 TRA는 제1 도전형(예를 들면 n형)의 제3의 전류제어용 접합형 트랜지스터 TR5A를 더 구비하고, 제2의 반도체 메모리소자 TRB는 제1 도전형(예를 들면 n형)의 제4의 전류제어용 접합형 트랜지스터 TR5B를 더 구비하고,
(I-1) 제3의 전류제어용 접합형 트랜지스터의 게이트영역 TR5A은 제2A의 영역 SC2A및 제3A의 영역 SC3A으로 구성되고,
(I-2)채널영역 CH5A은 제2A의 영역 SC2A과 제3A의 영역 SC3A에 끼워진 제1의 영역 SC1의 부분으로 구성되고,
(i-1) 제4의 전류제어용 접합형 트랜지스터 TR5B의 게이트영역은 제2B의 영역 SC2B및 제3B의 영역 SC3B으로 구성되고,
(i-2) 채널영역 CH5B은 제2B의 영역 SC2B과 제3B의 영역 SC3B에 끼워진 제1의 영역의 부분으로 구성되어 있다.
그리고, 제3 및 제4의 전류제어용 접합형 트랜지스터 TR5A,TR5B는
(X) 대향하는 게이트영역(제2A의 영역 SC2A과 제3A의 영역 SC3A, 제2B의 영역 SC2B과 제3B의 영역 SC3B)의 사이의 거리(채널영역 CH5A,CH5B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제2A의 영역 SC2A과 제3A의 영역 SC3A, 제2B의 영역 SC2B과 제3B의 영역 SC3B)에서의 불순물 농도와 채널영역(제1의 영역 SC1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
이 변형예에서도 원리도를 도 179에 나타내고, 모식적인 일부 단면도를 도 180에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있는 구성으로 할 수 있다.
실시형태 23 반도체 메모리 셀은 제5A의 영역 SC5A및 제5B의 영역 SC5B을 형성하는 점을 제외하고 실질적으로는 실시형태 22에서 설명한 반도체 메모리 셀의 제조방법과 동일하게 할 수 있으므로 제조방법의 상세한 설명은 생략한다.
(실시형태 24)
실시형태 24는 본 발명의 제24의 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 181에 원리도를, 그리고 도 182에 모식적인 일부 단면도의 일 예를 나타낸 바와 같이, 실시형태 24의 반도체 메모리 셀은, 대향하여 배치된 2개의 반도체 메모리소자 TRA,TRB로 구성되고, 각 반도체 메모리소자 TRA,TRB는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 또 다른 기입용 트랜지스터의 4개의 트랜지스터로 구성되어 있다. 실시형태 24의 반도체 메모리 셀이 실시형태 23의 반도체 메모리 셀과 상이한 점은, 또 다른 기입용 트랜지스터가 배설되어 있는 점에 있다.
즉, 실시형태 24의 반도체 메모리 셀은, 제1 및 제2의 대향하는 2개의 주면 A1,A2을 가지는 반도체층(10A)을 구비하고, 제1 도전형(예를 들면 n형)의 제1의 독출용 트랜지스터 TR1A, 제2 도전형(예를 들면 p형)의 제1의 기입용 트랜지스터 TR2A, 제1 도전형(예를 들면 n형)의 제1의 전류제어용 접합형 트랜지스터 TR4A, 및 또 다른 기입용 트랜지스터인 제2 도전형(예를 들면 p형)의 제3의 기입용 트랜지스터 TR6A로 이루어지는 제1의 반도체 메모리소자 TRA와, 제1 도전형(예를 들면 n형)의 제2의 독출용 트랜지스터 TR1B, 제2 도전형(예를 들면 p형)의 제2의 기입용 트랜지스터 TR2B, 제1 도전형(예를 들면 n형)의 제2의 전류제어용 접합형 트랜지스터 TR4B, 및 또 다른 기입용 트랜지스터인 제2 도전형(예를 들면 p형)의 제4의 기입용 트랜지스터 TR6B로 이루어지는 제2의 반도체 메모리소자 TRB로 구성되어 있다. 그리고 반도체 메모리 셀은 지지기판(14) 상에 형성된 절연층(11)에 둘러싸여 형성되어 있는, 이른 바 SOI 구조를 가진다. 도 182에 나타낸 실시형태 3의 반도체 메모리 셀에서는, 밑으로부터 지지기판(14), 절연층(13), 제1의 반도체 메모리소자 TRA, 제2의 반도체 메모리소자 TRB의 순서로 배치되어 있다.
그리고 실시형태 24의 반도체 메모리 셀은,
(1) 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1,
(21) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제2A의 영역 SC2A,
(22) 제1의 영역 SC1의 제2의 주면 A1을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제2B의 영역 SC2B,
(31) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A과는 이간하여 배설되고, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A,
(32) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 제2B의 영역 SC2B과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3B의 영역 SC3B,
(41) 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4A의 영역 SC4A,
(42) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4B의 영역 SC4B,
(51) 제4A의 영역 SC4A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제4A의 영역 SC4A과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제5A의 영역 SC5A,
(52) 제4B의 영역 SC4B의 제2의 주면 MS2을 포함하는 표면영역에 배설되고, 제4B의 영역 SC4B과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제5B의 영역 SC5B,
(61) 제1의 주면 MS1에 형성된 제1의 배리어층 상에, 제1의 영역 SC1과 제4A의 영역 SC4A, 제2A의 영역 SC2A과 제3A의 영역 SC3A, 및 제3A의 영역 SC3A과 제5A의 영역 SC5A을 브리지하기 위해 배설된 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A,G2A및 G6A(G1A는 제1의 독출용 트랜지스터 TR1A의 게이트영역이며,G2A는 제1의 기입용 트랜지스터 TR2A의 게이트영역이고, G6A는 제3의 기입용 트랜지스터 TR6A의 게이트영역임)), 및,
(62) 제2의 주면 A2에 형성된 제2의 배리어층 상에, 제1의 영역 SC1과 제4B의 영역 SC4B, 제2B의 영역 SC2B과 제3B의 영역 SC3B, 및 제3B의 영역 SC3B과 제5B의 영역 SC5B을 브리지하기 위해 배설된 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B,G2A및 G6B(G1B는 제2의 독출용 트랜지스터 TR1B의 게이트영역이며,G2B는 제2의 기입용 트랜지스터 TR2B의 게이트영역이고, G6B는 제3의 기입용 트랜지스터 TR6B의 게이트영역임))
를 가진다.
그리고 도 182에 나타낸 실시형태 24의 반도체 메모리 셀에서는, 제1의 반도체 메모리소자 TRA의 게이트영역 GA과, 제2의 반도체 메모리소자 TRB의 게이트영역 GB은 수직방향으로 대략 정렬되어 배치되어 있다.
그리고 제1의 반도체 메모리소자 TRA에서의 제1의 독출용 트랜지스터 TR1A에 관해서는,
(A1) 한 쪽의 소스／드레인 영역은 제4A의 영역 SC4A으로 구성되고,
(A2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(A3) 채널형성영역 CH1A은 제1의 영역 SC1의 제1의 주면 A11을 포함하는 표면영역과 제4A의 영역 SC4A에 끼워진 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 독출용 트랜지스터 TR1B에 관해서는,
(a1) 한 쪽의 소스／드레인 영역은 제4B의 영역 SC4B으로 구성되고,
(a2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(a3) 채널형성영역 CH1B은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B에 끼워진 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
한편 제1의 반도체 메모리소자 TRA에서의 제1의 기입용 트랜지스터 TR2A에 관해서는,
(B1) 한 쪽의 소스／드레인 영역은 제2A의 영역 SC2A으로 구성되고,
(B2) 다른 쪽의 소스／드레인 영역은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(B3) 채널형성영역 CH2A은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역과 제2A의 영역 SC2A에 끼워진 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 기입용 트랜지스터 TR2B에 관해서는,
(b1) 한 쪽의 소스／드레인 영역은 제2B의 영역 SC2B으로 구성되고,
(b2) 다른 쪽의 소스／드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(b3) 채널형성영역 CH2B은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역과 제2B의 영역 SC2B에 끼워진 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제1의 전류제어용 접합형 트랜지스터 TR4A에 관해서는,
(C1) 게이트영역은 제5A의 영역 SC5A, 및 이 제5A의 영역 SC5A과 대향하는 제3A의 영역 SC3A의 부분으로 구성되고,
(C2) 채널영역 CH4A은 제5A의 영역 SC5A과 제3A의 영역 SC3A의 이 부분에 끼워진 제4A의 영역 SC4A의 일부로 구성되고,
(C3) 소스／드레인 영역은 제1의 전류제어용 접합형 트랜지스터 TR4A의 채널영역 CH4A의 양끝으로부터 뻗는 제4A의 영역 SC4A으로 구성되어 있다.
한편 제2의 반도체 메모리소자 TRB에서의 제2의 전류제어용 접합형 트랜지스터 TR4B에 관해서는,
(c1) 게이트영역은 제5B의 영역 SC5B및 이 제5B의 영역 SC5B과 대향하는 제3B의 영역 SC3B의 부분으로 구성되고,
(c2) 채널영역 CH4B은 제5B의 영역 SC5B과 제3B의 영역 SC3B의 이 부분에 끼워진 제4B의 영역 SC4B의 일부로 구성되고,
(c3) 소스／드레인 영역은 제2의 전류제어용 접합형 트랜지스터 TR4B의 채널영역 CH4B의 양끝으로부터 뻗는 제4B의 영역 SC4B으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제3의 기입용 트랜지스터 TR6A에 관해서는,
(D1) 한 쪽의 소스／드레인 영역은 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A에 상당하는 제3A의 영역 SC3A의 이 표면영역으로 구성되고,
(D2) 다른 쪽의 소스／드레인 영역은 제5A의 영역 SC5A으로 구성되고,
(D3) 채널형성영역 CH6A은 제1의 독출용 트랜지스터 TR1A의 한 쪽의 소스／드레인 영역에 상당하는 제4A의 영역 SC4A의 표면영역으로 구성되어 있다.
한편 제2의 반도체 메모리소자 TRB에서의 제4의 기입용 트랜지스터 TR6B에 관해서는,
(d1) 한 쪽의 소스／드레인 영역은 제2의 독출용 트랜지스터 TR1B의 채널형성영역 CH1B에 상당하는 제3B의 영역 SC3B의 이 표면영역으로 구성되고,
(d2) 다른 쪽의 소스／드레인 영역은 제5B의 영역 SC5B으로 구성되고,
(d3) 채널형성영역 CH6B은 제2의 독출용 트랜지스터 TR1B의 한 쪽의 소스／드레인 영역에 상당하는 제4B의 영역 SC4B의 표면영역으로 구성되어 있다.
그리고, 실시형태 24의 반도체 메모리 셀에 있어서, 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A,G2A및 G6A)은 메모리셀 선택용의 제1A의 배선(예를 들면 워드선)에 접속되고, 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B,G2B및 G6B)은 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되고, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되어 있다.
그리고 제1의 영역 SC1의 소정의 전위로의 접속은, 제1의 영역 SC1을, 도 182의 지면 수직방향으로 연재시키고, 이 연재부에 콘택트부를 형성함으로써 행할 수 있다.
전류제어용 접합형 트랜지스터 TR4A,TR4B는
(X) 대향하는 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)의 사이의 거리(채널영역 CH4A,CH4B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)에서의 불순물 농도와 채널영역(제4A의 영역 SC4A, 제4B의 영역 SC4B)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고 제3A의 영역 SC3A과 제1의 영역 SC1의 사이, 또는 제3B의 영역 SC3B과 제1의 영역 SC1의 사이에, 제1 도전형의 고농도 불순물함유 영역 SC7A,SC7B을 더 구비하면, 독출용 트랜지스터 TR1A,TR1B의 채널형성영역 CH1A,CH1B에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 24의 반도체 메모리 셀의 변형 예의 원리도를 도 184에 나타내고, 모식적인 일부 단면도를 도 185에 나타낸다. 이 변형 예에서는 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있다.
실시형태 24의 반도체 메모리 셀의 다른 변형 예의 원리도를 도 186에 나타내고, 모식적인 일부 단면도를 도 187에 나타낸다. 이 변형 예에서는 제1의 반도체 메모리소자 TRA는 제1 도전형(예를 들면 n형)의 제3의 전류제어용 접합형 트랜지스터 TR5A를 더 구비하고, 제2의 반도체 메모리소자 TRB는 제1 도전형(예를 들면 n형)의 제4의 전류제어용 접합형 트랜지스터 TR5B를 더 구비하고,
(I-1) 제3의 전류제어용 접합형 트랜지스터 TR5A의 게이트영역은 제2A의 영역 SC2A및 제3A의 영역 SC3A으로 구성되고,
(I-2) 채널영역 CH5A은 제2A의 영역 SC2A과 제3A의 영역 SC3A에 끼워진 제1의 영역 SC1의 부분으로 구성되고,
(i-1) 제4의 전류제어용 접합형 트랜지스터 TR5B의 게이트영역은 제2B의 영역 SC2B및 제3B의 영역 SC3B으로 구성되고,
(i-2) 채널영역 CH5B은 제2B의 영역 SC2B과 제3B의 영역 SC3B에 끼워진 제1의 영역 SC1의 부분으로 구성되어 있다.
그리고, 제3 및 제4의 전류제어용 접합형 트랜지스터 TR5A,TR5B는
(X) 대향하는 게이트영역(제2A의 영역 SC2A과 제3A의 영역 SC3A, 제2B의 영역 SC2B과 제3B의 영역 SC3B)의 사이의 거리(채널영역 CH5A,CH5B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제2A의 영역 SC2A과 제3A의 영역 SC3A, 제2B의 영역 SC2B과 제3B의 영역 SC3B)에서의 불순물 농도와 채널영역(제1의 영역 SC1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
이 변형 예에서도 원리도를 도 188에 나타내고, 모식적인 일부 단면도를 도 189에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제1의 영역 SC1은 소정의 전위에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있는 구성으로 할 수 있다.
실시형태 24의 반도체 메모리 셀은, 제5A의 영역 SC5A및 제5B의 영역 SC5B을 형성하는 점과, 제5A의 영역 SC5A및 제5B의 영역 SC5B의 상방까지 뻗는 게이트영역을 형성하는 점을 제외하고는 실질적으로 실시형태 22에서 설명한 반도체 메모리 셀의 제조방법과 동일하게 할 수 있으므로 제조방법의 상세한 설명은 생략한다.
(실시형태 25)
실시형태 25는 본 발명의 제26의 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 190에 원리도를, 그리고 도 191에 모식적인 일부 단면도의 일 예를 나타낸 바와 같이, 실시형태 25의 반도체 메모리 셀도, 대향하여 배치된 2개의 반도체 메모리소자 TRA,TRB로 구성되고, 각 반도체 메모리소자 TRA,TRB는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 3개의 트랜지스터, 및 1개의 다이오드로 구성되어 있으며, 반도체 메모리소자의 구조는 제2의 양태에 관한 반도체 메모리 셀에서의 반도체 메모리소자의 구조와유사하다.
즉 실시형태 25의 반도체 메모리 셀은, 제1 및 제2의 대향하는 2개의 주면 A1,A2을 가지는 반도체층(10A)을 구비하고, 제1 도전형(예를 들면 n형)의 제1의 독출용 트랜지스터 TR1A, 제2 도전형(예를 들면 p형)의 제1의 기입용 트랜지스터 TR2A, 제1 도전형(예를 들면 n형)의 제1의 전류제어용 접합형 트랜지스터 TR4A, 및 pn접합을 가지는 제1의 다이오드 D4로 이루어지는 제1의 반도체 메모리소자 TRA와, 제1 도전형(예를 들면 n형)의 제2의 독출용 트랜지스터 TR1B, 제2 도전형(예를 들면 P형)의 제2의 기입용 트랜지스터 TR2B, 및 제1 도전형(예를 들면 n형)의 제2의 전류제어용 접합형 트랜지스터 TR4B, 및 pn접합을 가지는 제2의 다이오드 DB로 이루어지는 제2의 반도체 메모리소자 TRB로 구성되어 있다. 그리고 반도체 메모리 셀은 지지기판(14) 상에 형성된 절연층(11)에 둘러싸여 형성되어 있는, 이른 바 SOI 구조를 가진다. 도 191에 나타낸 실시형태 25의 반도체 메모리 셀에서는, 밑으로부터 지지기판(14), 절연층(13), 제1의 반도체 메모리소자 TRA, 제2의 반도체 메모리소자 TRB의 순서로 배치되어 있다.
그리고 실시형태 25의 반도체 메모리 셀은,
(1) 제1의 주면 MS1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1,
(21) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제2A의 영역 SC2A,
(22) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제2B의 영역 SC2B,
(31) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A과는 이간하여 배설되고, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A,
(32) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 제2B의 영역 SC2B과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3B의 영역 SC3B,
(41) 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4A의 영역 SC4A,
(42) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4B의 영역 SC4B,
(51) 제4A의 영역 SC4A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제4A의 영역 SC4A과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제5A의 영역 SC5A,
(52) 제4B의 영역 SC4B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제4B의 영역 SC4B과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제5B의 영역 SC5B,
(61) 제1의 주면 A1에 형성된 제1의 배리어층 상에, 제1의 영역 SC1과 제4A의 영역 SC4A, 및 제2A의 영역 SC2A과 제3A의 영역 SC3A을 브리지하기 위해 배설된 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A및 G2A(G1A는 제1의 독출용 트랜지스터 TR1A의 게이트영역이며,G2A는 제1의 기입용 트랜지스터 TR1B의 게이트영역임)), 및,
(62) 제2의 주면 A2에 형성된 제2의 배리어층 상에, 제1의 영역 SC1과 제4B의 영역 SC4B, 및 제2B의 영역 SC2B과 제3B의 영역 SC3B을 브리지하기 위해 배설된 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B및 G2B(G1B는 제2의 독출용 트랜지스터 TR2A의 게이트영역이며,G2B는 제2의 기입용 트랜지스터 TR2B의 게이트영역임))
를 가진다.
그리고 도 191에 나타낸 실시형태 25의 반도체 메모리 셀에서는, 제1의 반도체 메모리소자 TRA의 게이트영역 GA과, 제2의 반도체 메모리소자 TRB의 게이트영역 GB은 수직방향으로 대략 정렬되어 배치되어 있다.
그리고 제1의 반도체 메모리소자 TRA에서의 제1의 독출용 트랜지스터 TR1A에 관해서는,
(A1) 한 쪽의 소스／드레인 영역은 제4A의 영역 SC4A으로 구성되고,
(A2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(A3) 채널형성영역 CH1A은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역과 제4A의 영역 SC4A에 끼워진 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 독출용 트랜지스터 TR1B에 관해서는,
(a1) 한 쪽의 소스／드레인 영역은 제4B의 영역 SC4B으로 구성되고,
(a2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(a3) 채널형성영역 CH1B은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B에 끼워진 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
한편 제1의 반도체 메모리소자 TRA에서의 제1의 기입용 트랜지스터 TR2A에 관해서는,
(B1) 한 쪽의 소스／드레인 영역은 제2A의 영역 SC2A으로 구성되고,
(B2) 다른 쪽의 소스／드레인 영역은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(B3) 채널형성영역 CH2A은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역과 제2A의 영역 SC2A에 끼워진 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 기입용 트랜지스터 TR2B에 관해서는,
(b1) 한 쪽의 소스／드레인 영역은 제2B의 영역 SC2B으로 구성되고,
(b2) 다른 쪽의 소스／드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(b3) 채널형성영역 CH2B은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역과 제2B의 영역 SC2B에 끼워진 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제1의 전류제어용 접합형 트랜지스터 TR4A에 관해서는,
(C1) 게이트영역은 제5A의 영역 SC5A, 및 이 제5A의 영역 SC5A과 대향하는 제3A의 영역 SC3A의 부분으로 구성되고,
(C2) 채널영역 CH4A은 제5A의 영역 SC5A과 제3A의 영역 SC3A의 이 부분에 끼워진 제4A의 영역 SC4A의 일부로 구성되고,
(C3) 소스／드레인 영역은 제1의 전류제어용 접합형 트랜지스터 TR4A의 채널영역 CH4A의 양끝으로부터 뻗는 제4A의 영역 SC4A으로 구성되어 있다.
한편 제2의 반도체 메모리소자 TRB에서의 제2의 전류제어용 접합형 트랜지스터 TR4B에 관해서는,
(c1) 게이트영역은 제5B의 영역 SC5B, 및 이 제5B의 영역 SC5B과 대향하는 제3B의 영역 SC3B의 부분으로 구성되고,
(c2) 채널영역 CH4B은 제5B의 영역 SC5B과 제3B의 영역 SC3B의 이 부분에 끼워진 제4B의 영역 SC4B의 일부로 구성되고,
(c3) 소스／드레인 영역은 제2의 전류제어용 접합형 트랜지스터 TR4B의 채널영역 CH4B의 양끝으로부터 뻗는 제4B의 영역 SC4B으로 구성되어 있다.
그리고,
(D) 실시형태 25에서, 제1의 다이오드 DA는 제2A의 영역 SC2A과 제1의 영역 SC1으로 구성되고,
(d) 제2의 다이오드 DB는 제2B의 영역 SC2B과 제1의 영역 SC1으로 구성되고,
(E) 제1의 반도체 메모리소자 TRA의 게이트영역은, 메모리셀 선택용의 제1A의 배선(예를 들면 워드선)에 접속되고,
(e) 제2의 반도체 메모리소자 TRB의 게이트영역은, 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)에 접속되고,
(F) 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되고,
(f) 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되고,
(G) 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고,
(g) 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되고,
(H) 제5A의 영역 SC5A은 기입정보 설정선 A에 접속되고,
(h) 제5B의 영역 SC5B은 기입정보 설정선 B에 접속되어 있다.
전류제어용 접합형 트랜지스터 TR4A,TR4B는
(X) 대향하는 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B의 사이의 거리(채널영역 CH4A,CH4B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)에서의 불순물 농도와 채널영역(제4A의 영역 SC4A, 제4B의 영역 SC4B)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
실시형태 25의 반도체 메모리 셀에서는 다이오드 DA,DB가 배설되어 있으므로 실시형태 23의 반도체 메모리 셀과는 달리, 제1의 영역 SC1을 소정의 전위로 접속할 필요가 없어 배선구성의 간소화를 도모할 수 있다.
그리고, 실시형태 25의 기입정보 설정선 A 및 기입정보 설정선 B을 공통으로 할 수도 있고, 이에 따라서 배선구성의 간소화를 도모할 수 있다. 기입정보 설정선 A 및 기입정보 설정선 B을 공통으로 하기 위해서는, 예를 들면 제2A의 영역 SC2A을 형성할 때 제2A의 영역 SC2A의 연재부를 동시에 형성해 두고, 제2B의 영역 SC2B을 형성하기 전에, 또는 형성한 후 제2A의 영역 SC2A의 연재부로부터 제2의 주면 A2까지 뻗는 p++형 불순물을 가지는 도전성 영역을 형성하고, 제2B의 영역 SC2B을 형성할 때 동시에 제2B의 영역 SC2B으로부터 p++형 불순물을 가지는 도전성 영역까지 뻗는 연재부를 형성하면 된다. 또는 또 반도체 메모리 셀의 외부에서 기입정보 설정선 A과 기입정보 설정선 B을 접속하고 있어도 된다. 또한 규정 수 또는 규정 배치의 서로 인접하는 반도체 메모리 셀에서의 기입정보 설정선 A과 기입정보 설정선 B을 접속해도 된다. 그리고 본 발명의 다른 제22 양태 내지 제30 양태의 반도체 메모리 셀에서 제2의 배선을 공통으로 하는 경우에도, 동일한 구조로 하면 된다.
제3A의 영역 SC3A과 제1의 영역 SC1의 사이, 또는 제3B의 영역 SC3B과 제1의 영역 SC1의 사이에, 제1 도전형의 고농도 불순물함유 영역 SC7A,SC7B을 더 구비하면, 독출용 트랜지스터 TR1A,TR1B의 채널형성영역 CH1A,CH1B에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 25의 반도체 메모리 셀의 변형 예의 원리도를 도 192에 나타내고, 모식적인 일부 단면도를 도 193에 나타낸다. 이 변형 예에서 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되는 대신 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되는 대신 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되어 있다. 이 경우 메모리셀 선택용의 제2A, 2B의 배선은 기입정보 설정선 A,B을 겸하고 있다. 여기에서 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
실시형태 25의 반도체 메모리 셀의 다른 변형 예의 원리도를 도 194에 나타내고, 모식적인 일부 단면도를 도 195에 나타낸다. 이 변형 예에서 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설된 도전성의 제6A의 영역 SC6A, 및 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 배설된 도전성의 제6B의 영역 SC6B을 더 구비하고, 제1의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A으로 구성되는 대신 제1의 영역 SC1및 제6A의 영역 SC6A으로 구성된 쇼트키 다이오드 DSA로 이루어지고, 제2의 다이오드는 제1의 영역 SC1및 제2B의 영역 SC2B으로 구성되는 대신 제1의 영역 SC1및 제6B의 영역 SC6B으로 구성된 쇼트키 다이오드 DSB로 이루어진다. 그리고 제6A의 영역 SC6A또는 제6B의 영역 SC6B은 실리사이드층 또는 Mo나 Al 등으로 이루어지는 금속층으로 구성하면 된다. 그리고 기입정보 설정선 A 및 기입정보 설정선 B을 공통으로 할 수도 있다.
이 실시형태 25에서도 원리도를 도 196에 나타내고, 모식적인 일부 단면도를 도 197에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되는 대신 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되는 대신 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되어 있는 구성으로 할 수 있다. 이 경우 메모리셀 선택용의 제2A, 2B의 배선은 기입정보 설정선 A,B을 겸하고 있다. 여기에서 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
실시형태 25의 반도체 메모리 셀의 또 다른 변형 예의 원리도를 도 198에 나타내고, 모식적인 일부 단면도를 도 199에 나타낸다. 이 변형예에서 기입정보 설정선 A 및 기입정보 설정선 B은 공통이며, 제1의 주면 A1으로부터 제2의 주면 MS2에 걸쳐 반도체층(10A)에 배설되고, 제1의 영역 SC1과 접하는 도전성의 제6의 영역 SC6을 더 구비하고, 제1의 다이오드 및 제2의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A, 그리고 제1의 영역 SC1및 제2B의 영역 SC2B으로 구성되는 대신 제1의 영역 SC1및 제6의 영역 SC6으로 구성된 쇼트키 다이오드 DS로 구성된다. 그리고 제6의 영역 SC6은 실리사이드층 또는 Mo나 Al 등으로 이루어지는 금속층으로 구성하면 된다. 이 실시형태 25의 다른 변형예에서도 원리도를 도 200에 나타내고, 모식적인 일부 단면도를 도 42에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있는 구성으로 할 수 있다. 이 경우 메모리셀 선택용의 제2의 배선은 기입정보 설정선을 겸하고 있다.
실시형태 25의 반도체 메모리 셀의 또 다른 변형 예(본 발명의 제27의 양태에 관한 반도체 메모리 셀)의 원리도를 도 202에 나타내고, 모식적인 일부 단면도를 도 203에 나타낸다. 이 변형 예에서 제5A의 영역 SC5A은 기입정보 설정선 A에 접속되는 대신 제3A의 영역 SC3A에 접속되고, 제5B의 영역 SC5B은 기입정보 설정선 B에 접속되는 대신 제3B의 영역 SC3B에 접속되어 있다. 제5A의 영역 SC5A과 제3A의 영역 SC3A과의 접속은, 예를 들면 제3A의 영역 SC3A의 일부분을 제1의 주면 MS1근방까지 연재시키고, 제4A의 영역 SC4A의 외측에서, 제5A의 영역 SC5A과 제3A의 영역 SC3A의 연재한 부분이 접하는 구조로 함으로써 얻을 수 있다. 제5B의 영역 SC5B과 제3B의 영역 SC3B과의 접속도 동일하게 하면 된다. 반도체 메모리 셀을 이와 같은 구조로 함으로써 반도체 메모리 셀의 배선구조의 간소화를 도모할 수 있다. 그리고 기입정보 설정선 A 및 기입정보 설정선 B을 공통으로 할 수도 있다.
본 발명의 제27의 양태에 관한 반도체 메모리 셀의 변형 예의 원리도를 도 204에 나타내고, 모식적인 일부 단면도를 도 205에 나타낸다. 이 변형 예에서 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되는 대신 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되는 대신 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되어 있다. 이 경우 메모리셀 선택용의 제2A, 2B의 배선은 기입정보 설정선 A,B을 겸하고 있다. 여기에서 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
본 발명의 제27의 양태에 관한 반도체 메모리 셀의 다른 변형 예의 원리도를 도 206에 나타내고, 모식적인 일부 단면도를 도 207에 나타낸다. 이 변형 예에서 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설된 도전성의 제6A의 영역 SC6A, 및 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 배설된 도전성의 제6B의 영역 SC6B을 더 구비하고, 제1의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A으로 구성되는 대신 제1의 영역 SC1및 제6A의 영역 SC6A으로 구성된 쇼트키 다이오드 DSA로 이루어지고, 제2의 다이오드는 제1의 영역 SC1및 제2B의 영역 SC2B으로 구성되는 대신 제1의 영역 SC1및 제6B의 영역 SC6B으로 구성된 쇼트키 다이오드 DSB로 이루어진다. 그리고 기입정보 설정선 A 및 기입정보 설정선 B을 공통으로 할 수도 있다.
본 발명의 제27 양태에 관한 반도체 메모리 셀의 다른 변형예에서도 원리도를 도 208에 나타내고, 모식적인 일부 단면도를 도 209에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되는 대신 메모리셀 선택용의 제2A의 배선(예를 들면 비트선에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되는 대신 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되어 있다. 이 경우 메모리셀 선택용의 제2A, 2B의 배선은 기입정보 설정선 A,B을 겸하고 있다. 여기에서 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
또는, 본 발명의 제27의 양태에 관한 반도체 메모리 셀의 다른 변형예의 원리도를 도 210에 나타내고, 모식적인 일부 단면도를 도 211에 나타낸다. 이 변형예에서 기입정보 설정선 A 및 기입정보 설정선 B은 공통이며, 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설되고, 제1의 영역 SC1과 접하는 도전성의 제6의 영역 SC6을 더 구비하고, 제1의 다이오드 및 제2의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A, 그리고 제1의 영역 SC1및 제2B의 영역 SC2B으로 구성되는 대신 제1의 영역 SC1및 제6의 영역 SC6으로 구성된 쇼트키 다이오드 DS로 구성된다.
본 발명의 제27의 양태에 관한 반도체 메모리 셀의 다른 변형예의 원리도를 도 212에 나타내고, 모식적인 일부 단면도를 도 213에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 및 제2B의 영역은 기입정보 설정선에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있는 구성으로 할 수도 있다. 이 경우 메모리셀 선택용의 제2의 배선은 기입정보 설정선을 겸하고 있다.
실시형태 25의 반도체 메모리 셀은 제5A의 영역 SC5A및 제5B의 영역 SC5B을 형성하는 점, 및 게이트영역을 형성할 영역이 상이한 점을 제외하고 실질적으로는 실시형태 1에서 설명한 반도체 메모리 셀의 제조방법과 동일하게 할 수 있으므로 제조방법의 상세한 설명은 생략한다.
그리고 다이오드를 형성하기 위해, 제6의 영역 SC6을 형성하는 경우, 제6의 영역 SC6은 예를 들면 실시형태 1의 [공정2200]에서 n형 실리콘 반도체기판(10)을 에칭 가공하여 반도체 메모리 셀을 형성할 실리콘 반도체기판(10)의 영역을 돌기상으로 남긴 후, 경사 스퍼터법으로 실리콘 반도체기판(10)의 돌기상의 영역의 일부분에 실리사이드층 또는 Mo나 Al 등으로 이루어지는 금속층을 성막함으로써 형성할 수 있다.
또 제1의 영역 SC1의 표면영역에 제6A의 영역 SC6A, 제6B의 영역 SC6B을 티탄실리사이드로 구성하는 경우, 이들 영역은 다음에 예시하는 방법으로 형성할 수 있다. 즉 예를 들면 전체 면에 층간 절연층을 성막하고 티탄실리사이드층을 형성할 영역의 층간 절연층을 제거한다. 이어서 노출된 반도체층(10A)의 표면을 포함하는 층간 절연층 위에 티탄층을 스퍼터법으로 성막한다. 그후 제1회째의 어닐링 처리를 실시하고, 티탄층과 반도체층(10A)을 구성하는 실리콘과를 반응시켜 반도체층(10A)의 표면에 티탄실리사이드층을 형성한다. 이어서 층간 절연층 상의 미반응의 티탄층을, 예를 들면 암모니아 과수(NH4OH:H2O:H2O)로 제거한 후, 제2회째의 어닐링 처리를 행함으로써 안정된 티탄실리사이드층을 얻을 수 있다. 다이오드를 형성하기 위한 재료는 티탄실리사이드에 한정되지 않고, 코발트실리사이드, 텅스텐실리사이드 등의 재료를 이용할 수도 있다.
(실시형태 26)
실시형태 26은 본 발명의 제28의 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 214에 원리도를, 그리고 도 215에 모식적인 일부 단면도의 일 예를 나타낸 바와 같이, 실시형태 26의 반도체 메모리 셀은, 대향하여 배치된 2개의 반도체 메모리소자 TRA,TRB로 구성되고, 각 반도체 메모리소자 TRA,TRB는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 또 다른 기입용 트랜지스터의 4개의 트랜지스터, 및 1개의 다이오드로 구성되어 있으며, 이들 반도체 메모리소자의 구조는 다이오드가 배설되어 있는 점을 제외하고, 제25의 양태에 관한 반도체 메모리 셀에서의 반도체 메모리소자의 구조와 유사하다.
즉 실시형태 26의 반도체 메모리 셀은, 제1 및 제2의 대향하는 2개의 주면 A1,A2을 가지는 반도체층(10A)을 구비하고, 제1 도전형(예를 들면 n형)의 제1의 독출용 트랜지스터 TR1A, 제2 도전형(예를 들면 p형)의 제1의 기입용 트랜지스터 TR2A, 제1 도전형(예를 들면 n형)의 제1의 전류제어용 접합형 트랜지스터 TR4A, 또 다른 기입용 트랜지스터인 제2 도전형(예를 들면 p형)의 제3의 기입용 트랜지스터 TR6A, 및 pn접합을 가지는 제1의 다이오드 D4로 이루어지는 제1의 반도체 메모리소자 TRA와, 제1 도전형(예를 들면 n형)의 제2의 독출용 트랜지스터 TR1B, 제2 도전형(예를 들면 p형)의 제2의 기입용 트랜지스터 TR2B, 제1 도전형(예를 들면 n형)의 제2의 전류제어용 접합형 트랜지스터 TR4B, 또 다른 기입용 트랜지스터인 제2 도전형(예를 들면 p형)의 제4의 기입용 트랜지스터 TR6B, 및 pn접합을 가지는 제2의 다이오드 DB로 이루어지는 제2의 반도체 메모리소자 TRB로 구성되어 있다.
그리고 실시형태 26의 반도체 메모리 셀은,
(1) 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1,
(21) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제2A의 영역 SC2A,
(22) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제2B의 영역 SC2B,
(31) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2A의 영역 SC2A과는 이간하여 배설되고, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A,
(32) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 제2B의 영역 SC2B과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3B의 영역 SC3B,
(41) 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4A의 영역 SC4A,
(42) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4B의 영역 SC4B,
(51) 제4A의 영역 SC4A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제4A의 영역 SC4A과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제5A의 영역 SC5A,
(52) 제4B의 영역 SC4B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제4B의 영역 SC4B과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제5B의 영역 SC5B,
(61) 제1의 주면 A1에 형성된 제1의 배리어층 상에, 제1의 영역 SC1과 제4A의 영역 SC4A, 및 제2A의 영역 SC2A과 제3A의 영역 SC3A을 브리지하기 위해 배설된 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A,G2A및 G6A(G1A는 제1의 독출용 트랜지스터 TR1A의 게이트영역이며,G2A는 제1의 기입용 트랜지스터 TR2A의 게이트영역이고, G6A는 제3의 기입용 트랜지스터 TR6A의 게이트영역임)), 및,
(62) 제2의 주면 MS2에 형성된 제2의 배리어층 상에, 제1의 영역 SC1과 제4B의 영역 SC4B, 제2B의 영역 SC2B과 제3B의 영역 SC3B, 및 제3B의 영역 SC3B과 제5B의 영역 SC5B을 브리지하기 위해 배설된 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B, G2B및 G6B(G1B는 제2의 독출용 트랜지스터 TR1B의 게이트영역이며,G2B는 제2의 기입용 트랜지스터 TR2B의 게이트영역이고, G6B는 제4의 기입용 트랜지스터 TR6B의 게이트영역임))
를 가진다.
그리고 도 215에 나타낸 실시형태 26의 반도체 메모리 셀에서는, 제1의 반도체 메모리소자 TRA의 게이트영역 GA과, 제2의 반도체 메모리소자 TRB의 게이트영역 GB은 수직방향으로 대략 정렬되어 배치되어 있다.
그리고 제1의 반도체 메모리소자 TRA에서의 제1의 독출용 트랜지스터 TR1A에 관해서는,
(A1) 한 쪽의 소스／드레인 영역은 제4A의 영역 SC4A으로 구성되고,
(A2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(A3) 채널형성영역 CH1A은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역과 제4A의 영역 SC4A에 끼워진 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 독출용 트랜지스터 TR1B에 관해서는,
(a1) 한 쪽의 소스／드레인 영역은 제4B의 영역 SC4B으로 구성되고,
(a2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(a3) 채널형성영역 CH1B은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B에 끼워진 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
한편 제1의 반도체 메모리소자 TRA에서의 제1의 기입용 트랜지스터 TR2A에 관해서는,
(B1) 한 쪽의 소스／드레인 영역은 제2A의 영역 SC2A으로 구성되고,
(B2) 다른 쪽의 소스／드레인 영역은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(B3) 채널형성영역 CH2A은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역과 제2A의 영역 SC2A에 끼워진 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 기입용 트랜지스터 TR2B에 관해서는,
(b1) 한 쪽의 소스／드레인 영역은 제2B의 영역 SC2B으로 구성되고,
(b2) 다른 쪽의 소스／드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(b3) 채널형성영역 CH2B은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역과 제2B의 영역 SC2B에 끼워진 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제1의 전류제어용 접합형 트랜지스터 TR4A에 관해서는,
(C1) 게이트영역은 제5A의 영역 SC5A, 및 이 제5A의 영역 SC5A과 대향하는 제3A의 영역 SC3A의 부분으로 구성되고,
(C2) 채널영역 CH4A은 제5A의 영역 SC5A과 제3A의 영역 SC3A의 이 부분에 끼워진 제4A의 영역 SC4A의 일부로 구성되고,
(C3) 소스／드레인 영역은 제1의 전류제어용 접합형 트랜지스터 TR4A의 채널영역 CH4A의 양끝으로부터 뻗는 제4A의 영역 SC4A으로 구성되어 있다.
한편 제2의 반도체 메모리소자 TRB에서의 제2의 전류제어용 접합형 트랜지스터 TR4B에 관해서는,
(c1) 게이트영역은 제5B의 영역 SC5B, 및 이 제5B의 영역 SC5B과 대향하는 제3B의 영역 SC3B의 부분으로 구성되고,
(c2) 채널영역 CH4B은 제5B의 영역 SC5B과 제3B의 영역 SC3B의 이 부분에 끼워진 제4B의 영역 SC4B의 일부로 구성되고,
(c3) 소스／드레인 영역은 제2의 전류제어용 접합형 트랜지스터 TR4B의 채널영역 CH4B의 양끝으로부터 뻗는 제4B의 영역 SC4B으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제3의 기입용 트랜지스터 TR6A에 관해서는,
(D1) 한 쪽의 소스／드레인 영역은 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A에 상당하는 제3A의 영역 SC3A의 이 표면영역으로 구성되고,
(D2) 다른 쪽의 소스／드레인 영역은 제5A의 영역 SC5A으로 구성되고,
(D3) 채널형성영역 CH6A은 제1의 독출용 트랜지스터 TR1A의 한 쪽의 소스／드레인 영역에 상당하는 제4A의 영역 SC4A의 표면영역으로 구성되어 있다.
한편 제2의 반도체 메모리소자 TRB에서의 제4의 기입용 트랜지스터 TR6B에 관해서는,
(d1) 한 쪽의 소스／드레인 영역은 제2의 독출용 트랜지스터 TR1B의 채널형성영역 CH1B에 상당하는 제3B의 영역 SC3B의 이 표면영역으로 구성되고,
(d2) 다른 쪽의 소스／드레인 영역은 제5B의 영역 SC5B으로 구성되고,
(d3) 채널형성영역 CH6B은 제2의 독출용 트랜지스터 TR1B의 한 쪽의 소스／드레인 영역에 상당하는 제4B의 영역 SC4B의 표면영역으로 구성되어 있다.
그리고,
(E) 실시형태 26에서, pn접합을 가지는 제1의 다이오드 DA는 제2A의 영역 SC2A및 제1의 영역 SC1으로 구성되고,
(e) pn접합을 가지는 제2의 다이오드 DB는 제2B의 영역 SC2B및 제1의 영역 SC1으로 구성되고,
(F) 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A,G2A및 G6A)은, 메모리셀 선택용의 제1A의 배선(예를 들면 워드선)에 접속되고,
(f) 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B,G2B및 G6B)은, 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)에 접속되고,
(G) 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되고,
(g) 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되고,
(H) 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고,
(h) 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되어 있다.
그리고 기입정보 설정선 A과 기입정보 설정선 B을 공통으로 해도 된다.
전류제어용 접합형 트랜지스터 TR4A,TR4B는
(X) 대향하는 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)의 사이의 거리(채널영역 CH4A,CH4B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)에서의 불순물 농도와 채널영역(제4A의 영역 SC4A, 제4B의 영역 SC4B)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고 제3A의 영역 SC3A과 제1의 영역 SC1의 사이, 또는 제3B의 영역 SC3B과 제1의 영역 SC1의 사이에, 제1 도전형의 고농도 불순물함유 영역 SC7A,SC7B을 더 구비하면, 독출용 트랜지스터 TR1A,TR1B의 채널형성영역 CH1A,CH1B에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시형태 26의 반도체 메모리 셀의 변형 예의 원리도를 도 216에 나타내고, 모식적인 일부 단면도를 도 217에 나타낸다. 이 변형 예에서 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되는 대신 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되는 대신 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되어 있다. 이 경우 메모리셀 선택용의 제2A, 2B의 배선은 기입정보 설정선 A,B을 겸하고 있다. 여기에서 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
실시형태 26의 반도체 메모리 셀의 다른 변형 예의 원리도를 도 218에 나타내고, 모식적인 일부 단면도를 도 219에 나타낸다. 이 변형 예에서는 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 배설된 도전성의 제6A의 영역 SC6A, 및 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 배설된 도전성의 제6B의 영역 SC6B을 더 구비하고, 제1의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A으로 구성되는 대신 제1의 영역 SC1및 제6A의 영역 SC6A으로 구성된 쇼트키 다이오드 DSA로 이루어지고, 제2의 다이오드는 제1의 영역 SC1및 제2B의 영역 SC2B으로 구성되는 대신 제1의 영역 SC1및 제6B의 영역 SC6B으로 구성된 쇼트키 다이오드 DSB로 이루어진다. 그리고 기입정보 설정선 A 및 기입정보 설정선 B을 공통으로 할 수도 있다.
이 실시형태 26의 반도체 메모리 셀의 다른 변형예에서도 원리도를 도 220에 나타내고, 모식적인 일부 단면도를 도 221에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 SC2A은 기입정보 설정선 A에 접속되는 대신 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고, 제2B의 영역 SC2B은 기입정보 설정선 B에 접속되는 대신 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되어 있는 구성으로 할 수도 있다. 이 경우 메모리셀 선택용의 제2A, 2B의 배선은 기입정보 설정선 A,B을 겸하고 있다. 여기에서 제2A의 배선 및 제2B의 배선을 공통으로 할 수 있다.
실시형태 26의 반도체 메모리 셀의 또 다른 변형 예의 원리도를 도 222에 나타내고, 모식적인 일부 단면도를 도 223에 나타낸다. 이 변형 예에서 기입정보 설정선 A 및 기입정보 설정선 B은 공통이며, 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설되고, 제1의 영역 SC1과 접하는 도전성의 제6의 영역 SC6을 더 구비하고, 제1의 다이오드 및 제2의 다이오드는 제1의 영역 SC1및 제2A의 영역 SC2A, 그리고 제1의 영역 SC1및 제2B의 영역 SC2B으로 구성되는 대신 제1의 영역 SC1및 제6의 영역 SC6으로 구성된 쇼트키 다이오드 DS로 이루어진다.
그리고 이 실시형태 26의 다른 변형예에서도 원리도를 도 65에 나타내고, 모식적인 일부 단면도를 도 225에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2A의 영역 SC2A및 제2B의 영역 SC2B은 기입정보 설정선에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있는 구성으로 할 수 있다. 이 경우 메모리셀 선택용의 제2의 배선은 기입정보 설정선을 겸하고 있다.
실시형태 26의 반도체 메모리 셀은 제5A의 영역 SC5A및 제5B의 영역 SC5B을 형성하는 점, 제5A의 영역 SC5A및 제5B의 영역 SC5B의 상방까지 뻗는 게이트영역을 형성하는 점을 제외하고는 실질적으로 실시형태 22에서 설명한 반도체 메모리 셀의 제조방법과 동일하게 할 수 있으므로 제조방법의 상세한 설명은 생략한다.
(실시형태 27)
실시형태 27은 본 발명의 제29의 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 226에 원리도를, 그리고 도 227에 모식적인 일부 단면도의 일예를 나타낸 바와 같이, 실시형태 27의 반도체 메모리 셀은, 대향하여 배치된 2개의 반도체 메모리소자 TRA,TRB로 구성되고, 각 반도체 메모리소자 TRA,TRB는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 3개의 트랜지스터, 및 1개의 다이오드로 구성되어 있다. 반도체 메모리소자의 구조는 제2의 영역의 구성이 상이한 점을 제외하고 실시형태 25에서 설명한 반도체 메모리 셀에서의 반도체 메모리소자의 구조와 유사하다.
즉 실시형태 27의 반도체 메모리 셀은, 제1 및 제2의 대향하는 2개의 주면 A1,A2을 가지는 반도체층(10A)을 구비하고, 제1 도전형(예를 들면 n형)의 제1의 독출용 트랜지스터 TR1A, 제2 도전형(예를 들면 p형)의 제1의 기입용 트랜지스터 TR2A, 제1 도전형(예를 들면 n형)의 제1의 전류제어용 접합형 트랜지스터 TR4A, 및 pn접합을 가지는 제1의 다이오드로 이루어지는 제1의 반도체 메모리소자 TRA와, 제1 도전형(예를 들면 n형)의 제2의 독출용 트랜지스터 TR1B, 제2 도전형(예를 들면 p형)의 제2의 기입용 트랜지스터 TR2B, 제1 도전형(예를 들면 n형)의 제2의 전류제어용 접합형 트랜지스터 TR4B, 및 pn접합을 가지는 제2의 다이오드로 이루어지는 제2의 반도체 메모리소자 TRB로 구성되어 있다.
그리고 실시형태 27의 반도체 메모리 셀은,
(1) 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1,
(2) 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설되고, 제1의 영역 SC1과 접하고, 제1 도전형과는 역의 제2도전형(예를 들면 p+형)을 가지는 반도체성의 제2의 영역 SC2,
(31) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2의 영역 SC2과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A,
(32) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 제2의 영역 SC2과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3B의 영역 SC3B,
(41) 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4A의 영역 SC4A,
(42) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4B의 영역 SC4B,
(51) 제4A의 영역 SC4A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제4A의 영역 SC4A과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제5A의 영역 SC5A,
(52) 제4B의 영역 SC4B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제4B의 영역 SC4B과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속 등의 도전성의 제5B의 영역 SC5B,
(61) 제1의 주면 A1에 형성된 제1의 배리어층 상에, 제1의 영역 SC1과 제4A의 영역 SC4A, 및 제2의 영역 SC2과 제3A의 영역 SC3A을 브리지하기 위해 배설된 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A및 G2A(G1A는 제1의 독출용 트랜지스터 TR1A의 게이트영역이며,G2A는 제1의 기입용 트랜지스터 TR2A의 게이트영역임)), 및,
(62) 제2의 주면 A2에 형성된 제2의 배리어층 상에, 제1의 영역 SC1과 제4B의 영역 SC4B, 및 제2의 영역 SC2과 제3B의 영역 SC3B을 브리지하기 위해 배설된 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B및 G2B(G1B는 제2의 독출용 트랜지스터 TR1B의 게이트영역이며,G2B는 제2의 기입용 트랜지스터 TR2B의 게이트영역이고, G6B는 제3의 기입용 트랜지스터 TR6B의 게이트영역임))
를 가진다.
그리고 도 227에 나타낸 실시형태 27의 반도체 메모리 셀에서는, 제1의 반도체 메모리소자 TRA의 게이트영역 GA과, 제2의 반도체 메모리소자 TRB의 게이트영역 GB은 수직방향으로 대략 정렬되어 배치되어 있다.
그리고 제1의 반도체 메모리소자 TRA에서의 제1의 독출용 트랜지스터 TR1A에 관해서는,
(A1) 한 쪽의 소스／드레인 영역은 제4A의 영역 SC4A으로 구성되고,
(A2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(A3) 채널형성영역 CH1A은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역과 제4A의 영역 SC4A에 끼워진 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 독출용 트랜지스터 TR1B에 관해서는,
(a1) 한 쪽의 소스／드레인 영역은 제4B의 영역 SC4B으로 구성되고,
(a2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제2의 주면 A1을 포함하는 표면영역으로 구성되고,
(a3) 채널형성영역 CH1B은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B에 끼워진 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
한편 제1의 반도체 메모리소자 TRA에서의 제1의 기입용 트랜지스터 TR2A에 관해서는,
(B1) 한 쪽의 소스／드레인 영역은 제2의 영역 SC2의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(B2) 다른 쪽의 소스／드레인 영역은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(B3) 채널형성영역은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역과 제2의 영역 SC2의 제1의 주면 A1을 포함하는 표면영역에 끼워진 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 기입용 트랜지스터 TR2B에 관해서는,
(b1) 한 쪽의 소스／드레인 영역은 제2B의 영역 SC2B의 제2의 주면 MS2을 포함하는 표면영역으로 구성되고,
(b2) 다른 쪽의 소스／드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(b3) 채널형성영역 CH2B은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역과 제2의 영역 SC2의 제2의 주면 A2을 포함하는 표면영역에 끼워진 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제1의 전류제어용 접합형 트랜지스터 TR4A에 관해서는,
(C1) 게이트영역은 제5A의 영역 SC5A, 및 이 제5A의 영역 SC5A과 대향하는 제3A의 영역 SC3A의 부분으로 구성되고,
(C2) 채널영역 CH4A은 제5A의 영역 SC5A과 제3A의 영역 SC3A의 이 부분에 끼워진 제4A의 영역 SC4A의 일부로 구성되고,
(C3) 소스／드레인 영역은 제1의 전류제어용 접합형 트랜지스터 TR4A의 채널영역 CH4A의 양끝으로부터 뻗는 제4A의 영역 SC4A으로 구성되어 있다.
한편 제2의 반도체 메모리소자 TRB에서의 제2의 전류제어용 접합형 트랜지스터 TR4B에 관해서는,
(c1) 게이트영역은 제5B의 영역 SC5B, 및 이 제5B의 영역 SC5B과 대향하는 제3B의 영역 SC3B의 부분으로 구성되고,
(c2) 채널영역 CH4B은 제5B의 영역 SC5B과 제3B의 영역 SC3B의 이 부분에 끼워진 제4B의 영역 SC4B의 일부로 구성되고,
(c3) 소스／드레인 영역은 제2의 전류제어용 접합형 트랜지스터 TR4B의 채널영역 CH4B의 양끝으로부터 뻗는 제4B의 영역 SC4B으로 구성되어 있다.
그리고,
(D) 실시형태 27에서, pn접합을 가지는 제1의 다이오드 및 제2의 다이오드는 제2의 영역 SC2과 제1의 영역 SC1으로 구성되고,
(E) 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A및 G2A)은, 메모리셀 선택용의 제1A의 배선(예를 들면 워드선)에 접속되고,
(e) 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B및 G2B)은, 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)에 접속되고,
(F) 제2의 영역 SC2은 기입정보 설정선에 접속되고,
(G) 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고,
(g) 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되고,
(H) 제5A의 영역 SC5A및 제5B의 영역 SC5B은 기입정보 설정선에 접속되어 있다.
그리고 실시형태 27에서는 제5B의 영역 SC5B은 제2의 영역 SC2을 통하여 기입정보 설정선에 접속되어 있다.
전류제어용 접합형 트랜지스터 TR4A,TR4B는
(X) 대향하는 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)의 사이의 거리(채널영역 CH4A,CH4B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)에서의 불순물 농도와 채널영역(제4A의 영역 SC4A, 제4B의 영역 SC4B)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
실시형태 27의 반도체 메모리 셀의 변형 예의 원리도를 도 228에 나타내고, 모식적인 일부 단면도를 도 229에 나타낸다. 이 변형 예에서 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2의 영역 SC2은 기입정보 설정선에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선에 접속되어 있다. 이 경우 메모리셀 선택용의 제2의 배선은 기입정보 설정선을 겸하고 있다.
또는 또, 실시형태 27의 반도체 메모리 셀의 다른 변형 예의 원리도를 도 230에 나타내고, 모식적인 일부 단면도를 도 231에 나타낸다. 이 변형 예에서는 제5A의 영역 SC5A은 기입정보 설정선에 접속되는 대신 제3A의 영역 SC3A에 접속되고, 제5B의 영역 SC5B은 기입정보 설정선에 접속되는 대신 제3B의 영역 SC3B에 접속되어 있다. 이 실시형태 27의 반도체 메모리 셀의 다른 변형예에서 원리도를 도 232에 나타내고, 모식적인 일부 단면도를 도 233에 나타낸 바와 같이, 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2의 영역 SC2은 기입정보 설정선에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있다. 이 경우 메모리셀 선택용의 제2의 배선은 기입정보 설정선 A,B을 겸하고 있다.
실시형태 27의 반도체 메모리 셀의 제조에서는, 실시형태 22에서 설명한 반도체 메모리 셀의 제조방법에서 제2A의 영역 SC2A및 제2B의 영역 SC2B을 형성하는 대신 [공정2200]에서 n형 실리콘 반도체기판(10)에 p형 불순물을 주입하여 제2의 영역 SC2을 형성한 후, 실리콘 반도체기판(10)을 에칭 가공하여 반도체 메모리 셀을 형성할 실리콘 반도체기판(10)의 영역을 돌기상으로 남김으로써 n형 불순물을 포함하는 제1의 영역 SC1및 p형 불순물을 포함하는 제2의 영역 SC2을 형성할 수 있다. 또는 또 실리콘 반도체기판(10)을 형성한 후 에칭 가공하여 반도체 메모리 셀을 형성할 실리콘 반도체기판(10)의 영역을 돌기상으로 남긴 후 이러한 돌기상의 영역에 p형 불순물을 이온 주입하여 제2의 영역 SC2을 형성해도 된다. 실시형태 27의 반도체 메모리 셀의 제조방법은 이러한 점들을 제외하고는 실질적으로 실시형태 22에서 설명한 반도체 메모리 셀의 제조방법과 동일하게 할 수 있으므로 제조방법의 상세한 설명은 생략한다.
(실시형태 28)
실시형태 28은 본 발명의 제30의 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 234에 원리도를, 그리고 도 235에 모식적인 일부 단면도의 일 예를 나타낸 바와 같이, 실시형태 28의 반도체 메모리 셀은, 대향하여 배치된 2개의 반도체 메모리소자 TRA,TRB로 구성되고, 각 반도체 메모리소자 TRA,TRB는 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 또 다른 기입용 트랜지스터의 4개의 트랜지스터, 및 1개의 다이오드로 구성되어 있다. 반도체 메모리소자의 구조는 제2의 영역의 구성이 상이한 점을 제외하고 실시형태 26에서 설명한 반도체 메모리 셀에서의 반도체 메모리소자의 구조와 유사하다.
즉 실시형태 28의 반도체 메모리 셀에서는, 제1 및 제2의 대향하는 2개의 주면 A1,A2을 가지는 반도체층(10A)을 구비하고, 제1 도전형(예를 들면 n형)의 제1의 독출용 트랜지스터 TR1A, 제2 도전형(예를 들면 p형)의 제1의 기입용 트랜지스터 TR2A, 제1 도전형(예를 들면 n형)의 제1의 전류제어용 접합형 트랜지스터 TR4A, 또 다른 기입용 트랜지스터인 제2 도전형(예를 들면 p형)의 제3의 기입용 트랜지스터 TR6A, 및 pn접합을 가지는 제1의 다이오드로 이루어지는 제1의 반도체 메모리소자 TRA와, 제1 도전형(예를 들면 n형)의 제2의 독출용 트랜지스터 TR1B, 제2 도전형(예를 들면 p형)의 제2의 기입용 트랜지스터 TR2B, 제1 도전형(예를 들면 n형)의 제2의 전류제어용 접합형 트랜지스터 TR4B, 또 다른 기입용 트랜지스터인 제2 도전형(예를 들면 p형)의 제4의 기입용 트랜지스터 TR6B, 및 pn접합을 가지는 제2의 다이오드로 이루어지는 제2의 반도체 메모리소자로 구성되어 있다.
그리고 실시형태 28의 반도체 메모리 셀은,
(1) 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제1의 영역 SC1,
(2) 제1의 주면 A1으로부터 제2의 주면 A2에 걸쳐 반도체층(10A)에 배설되고, 제1의 영역 SC1과 접하고, 제1 도전형과는 역의 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제2의 영역 SC2,
(31) 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역에 제2의 영역 SC2과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3A의 영역 SC3A,
(32) 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역에 제2의 영역 SC2과는 이간하여 배설되고, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제3B의 영역 SC3B,
(41) 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4A의 영역 SC4A,
(42) 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제4B의 영역 SC4B,
(51) 제4A의 영역 SC4A의 제1의 주면 A1을 포함하는 표면영역에 배설되고, 제4A의 영역 SC4A과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제5A의 영역 SC5A,
(52) 제4B의 영역 SC4B의 제2의 주면 A2을 포함하는 표면영역에 배설되고, 제4B의 영역 SC4B과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성이나, 또는 실리사이드나 금속, 금속화합물 등의 도전성의 제5B의 영역 SC5B,
(61) 제1의 주면 A1에 형성된 제1의 배리어층 상에, 제1의 영역 SC1과 제4A의 영역 SC4A, 제2의 영역 SC2과 제3A의 영역 SC3A, 및 제3A의 영역 SC3A과 제5A의 영역 SC5A을 브리지하기 위해 배설된 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A,G2A및 G6A(G1A는 제1의 독출용 트랜지스터 TR1A의 게이트영역이며,G2A는 제1의 기입용 트랜지스터 TR2A의 게이트영역이고, G6A는 제3의 기입용 트랜지스터 TR6A의 게이트영역임)), 및,
(62) 제2의 주면 A2에 형성된 제2의 배리어층 상에, 제1의 영역 SC1과 제4B의 영역 SC4B, 제2의 영역 SC2과 제3B의 영역 SC3B, 및 제3B의 영역 SC3B과 제5B의 영역 SC5B을 브리지하기 위해 배설된 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B, G2B및 G6B(G1B는 제2의 독출용 트랜지스터 TR1B의 게이트영역이며,G2B는 제2의 기입용 트랜지스터 TR2B의 게이트영역이고, G6B는 제4의 기입용 트랜지스터 TR6B의 게이트영역임))
를 가진다.
그리고 도 235에 나타낸 실시형태 28의 반도체 메모리 셀에서는, 제1의 반도체 메모리소자 TRA의 게이트영역 GA과, 제2의 반도체 메모리소자 TRB의 게이트영역 GB은 수직방향으로 대략 정렬되어 배치되어 있다.
그리고 제1의 반도체 메모리소자 TRA에서의 제1의 독출용 트랜지스터 TR1A에 관해서는,
(A1) 한 쪽의 소스／드레인 영역은 제4A의 영역 SC4A으로 구성되고,
(A2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(A3) 채널형성영역 CH1A은 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역과 제4A의 영역 SC4A에 끼워진 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 독출용 트랜지스터 TR1B에 관해서는,
(a1) 한 쪽의 소스／드레인 영역은 제4B의 영역 SC4B으로 구성되고,
(a2) 다른 쪽의 소스／드레인 영역은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(a3) 채널형성영역 CH1B은 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역과 제4B의 영역 SC4B에 끼워진 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
한편 제1의 반도체 메모리소자 TRA에서의 제1의 기입용 트랜지스터 TR2A에 관해서는,
(B1) 한 쪽의 소스／드레인 영역은 제2의 영역 SC2의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(B2) 다른 쪽의 소스／드레인 영역은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역으로 구성되고,
(B3) 채널형성영역은 제3A의 영역 SC3A의 제1의 주면 A1을 포함하는 표면영역과 제2의 영역 SC2의 제1의 주면 A1을 포함하는 표면영역에 끼워진 제1의 영역 SC1의 제1의 주면 A1을 포함하는 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제2의 기입용 트랜지스터 TR2B에 관해서는,
(b1) 한 쪽의 소스／드레인 영역은 제2B의 영역 SC2B의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(b2) 다른 쪽의 소스／드레인 영역은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역으로 구성되고,
(b3) 채널형성영역 CH2B은 제3B의 영역 SC3B의 제2의 주면 A2을 포함하는 표면영역과 제2의 영역 SC2의 제2의 주면 A2을 포함하는 표면영역에 끼워진 제1의 영역 SC1의 제2의 주면 A2을 포함하는 표면영역으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제1의 전류제어용 접합형 트랜지스터 TR4A에 관해서는,
(C1) 게이트영역은 제5A의 영역 SC5A, 및 이 제5A의 영역 SC5A과 대향하는 제3A의 영역 SC3A의 부분으로 구성되고,
(C2) 채널영역 CH4A은 제5A의 영역 SC5A과 제3A의 영역 SC3A의 이 부분에 끼워진 제4A의 영역 SC4A의 일부로 구성되고,
(C3) 소스／드레인 영역은 제1의 전류제어용 접합형 트랜지스터 TR4A의 채널영역 CH4A의 양끝으로부터 뻗는 제4A의 영역 SC4A으로 구성되어 있다.
한편 제2의 반도체 메모리소자 TRB에서의 제2의 전류제어용 접합형 트랜지스터 TR4B에 관해서는,
(c1) 게이트영역은 제5B의 영역 SC5B, 및 이 제5B의 영역 SC5B과 대향하는 제3B의 영역 SC3B의 부분으로 구성되고,
(c2) 채널영역 CH4B은 제5B의 영역 SC5B과 제3B의 영역 SC3B의 이 부분에 끼워진 제4B의 영역 SC4B의 일부로 구성되고,
(c3) 소스／드레인 영역은 제2의 전류제어용 접합형 트랜지스터 TR4B의 채널영역 CH4B의 양끝으로부터 뻗는 제4B의 영역 SC4B으로 구성되어 있다.
또한 제1의 반도체 메모리소자 TRA에서의 제3의 기입용 트랜지스터 TR6A에 관해서는,
(D1) 한 쪽의 소스／드레인 영역은 제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1A에 상당하는 제3A의 영역 SC3A의 이 표면영역으로 구성되고,
(D2) 다른 쪽의 소스／드레인 영역은 제5A의 영역 SC5A으로 구성되고,
(D3) 채널형성영역 CH6A은 제1의 독출용 트랜지스터 TR1A의 한 쪽의 소스／드레인 영역에 상당하는 제4A의 영역 SC4A의 표면영역으로 구성되어 있다.
또 제2의 반도체 메모리소자 TRB에서의 제4의 기입용 트랜지스터 TR6B에 관해서는,
(d1) 한 쪽의 소스／드레인 영역은 제2의 독출용 트랜지스터 TR1B의 채널형성영역 CH1B에 상당하는 제3B의 영역 SC3B의 이 표면영역으로 구성되고,
(d2) 다른 쪽의 소스／드레인 영역은 제5B의 영역 SC5B으로 구성되고,
(d3) 채널형성영역 CH6B은 제2의 독출용 트랜지스터 TR1B의 한 쪽의 소스／드레인 영역에 상당하는 제4B의 영역 SC4B의 표면영역으로 구성되어 있다.
그리고,
(E) pn접합을 가지는 제1의 다이오드 및 제2의 다이오드는 제2의 영역 SC2및 제1의 영역 SC1으로 구성되고,
(F) 제1의 반도체 메모리소자 TRA의 게이트영역 GA(G1A,G2A및 G6A)은, 메모리셀 선택용의 제1A의 배선(예를 들면 워드선)에 접속되고,
(f) 제2의 반도체 메모리소자 TRB의 게이트영역 GB(G1B,G2B및 G6B)은, 메모리셀 선택용의 제1B의 배선(예를 들면 워드선)에 접속되고,
(G) 제2의 영역 SC2은 기입정보 설정선에 접속되고,
(H) 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선(예를 들면 비트선)에 접속되고,
(h) 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선(예를 들면 비트선)에 접속되어 있다.
전류제어용 접합형 트랜지스터 TR4A,TR4B는
(X) 대향하는 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)의 사이의 거리(채널영역 CH4A,CH4B의 두께)를 최적화하고,
(Y) 대향하는 각각의 게이트영역(제3A의 영역 SC3A과 제5A의 영역 SC5A, 제3B의 영역 SC3B과 제5B의 영역 SC5B)에서의 불순물 농도와 채널영역(제4A의 영역 SC4A, 제4B의 영역 SC4B)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
실시형태 28의 반도체 메모리 셀의 변형 예의 원리도를 도 236에 나타내고, 모식적인 일부 단면도를 도 237에 나타낸다. 이 변형 예에서 제4A의 영역 SC4A은 메모리셀 선택용의 제2A의 배선에 접속되는 대신 소정의 전위 A에 접속되고, 제4B의 영역 SC4B은 메모리셀 선택용의 제2B의 배선에 접속되는 대신 소정의 전위 B에 접속되고, 제2의 영역 SC2은 기입정보 설정선에 접속되는 대신 메모리셀 선택용의 제2의 배선(예를 들면 워드선)에 접속되어 있다. 이 경우 메모리셀 선택용의 제2의 배선은 기입정보 설정선을 겸하고 있다.
실시형태 28의 제조방법은, 제5A의 영역 SC5A및 제5B의 영역 SC5B의 상방까지 뻗는 게이트영역을 형성하는 점을 제외하고는 실질적으로 실시형태 22, 실시형태 27에서 설명한 반도체 메모리 셀의 제조방법과 동일하게 할 수 있으므로 상세한 설명은 생략한다.
다음에 실시형태 1의 반도체 메모리 셀에서의 제1의 반도체 메모리소자 TRA의 동작을 설명한다. 그리고 실시형태 1∼실시형태 28의 반도체 메모리 셀 또는 제2의 반도체 메모리소자 TRB의 동작원리는 실질적으로 동일하다. 반도체메모리선택용 제2배선(예를들면 비트선)은 실시형태 11 또는 13에서 기입정보역할을 하고, 기입정보설정선은 제2 메모리선택(예를들면 비트선)으로 대체할 수 있다.
기입 시각 부위에서의 전위를 다음의 표 1과 같이 한다.
〔표 1〕
메모리셀 선택용의 제1A의 배선:VW
기입정보 설정선
"0”의 기입 시:V0
"1”1”의 기입 시:V1
독출시 각 부위에서의 전위를 다음의 표 2와 같이 한다. 또 독출시 실시형태 1 또는 2에서 제4의 영역 SC4이 접속된 제2의 배선의 전위를, 실시형태 5 내지 28 각각에서 메모리셀 선택용 제2 배선의 전위 또는 실시형태 3 또는 4에서 제1의 영역 SC1에 연결된 기입정보설정선(비트선으로도 사용)은, 다음의 표 2와 같이 한다. 그리고, 실시형태 3또는 4에서 제4 영역 SC1이 연결된 배선, 실시형태 5내지 9에서 제1 영역 또는 제4 영역에 연결된 배선(실시형태 11에서 제2 영역 SC2,실시형태 13에서 제4 영역 SC4또는 실시형태 14내지 28에서 제1 영역SC1이 연결된 배선에는, 0전위를 포함하는 전위가 부여되어 있다.
〔표 2〕
메모리셀 선택용의 제1A의 배선:VR
메모리셀 선택용의 제2A의 배선:V2
독출 시 게이트영역 GA으로부터 본 제1의 독출용 트랜지스터 TR1의 스레시홀드치를 다음의 표 3과 같이 한다. 또 제1의 독출용 트랜지스터 TR1에서의 전위의 관계를 다음의 표 3과 같이 설정한다. 그리고 ”0”의 독출 시와 ”1”의 독출 시에서는, 채널형성영역 CH1의 전위가 상이하다. 이 영향을 받아 ”0”의 독출 시 및 "1”의 독출 시에 게이트영역 GA으로부터 본 제1의 독출용 트랜지스터 TR1의 스레시홀드치가 변화한다. 다만 종래의 DRAM이 필요로 하는 큰 캐패시터를 필요로 하지 않는다. 다만 제1의 전류제어용 접합형 트랜지스터 TR3의 온／오프 전류비가 큰 경우에는, ｜VR｜≥｜VTH＿11｜에서도 독출 에러 없이 독출을 행할 수 있다.
〔표 3〕
"0"의 독출 시:VTH＿10
"1"의 독출 시:VTH＿11
｜VTH＿11｜＞｜VR｜＞｜VTH＿10｜
[정보의 기입시]
"0"(기입정보 설정선 A의 전위:V0) 또는 "1"(기입정보 설정선 A의 전위:V1)의 정보의 기입시, 제1A의 배선의 전위를 VW(＜0)으로 한다. 그 결과 제1의 기입용 트랜지스터 TR2의 게이트영역 G2의 전위도 VW(＜0)으로 된다. 따라서 제1의 기입용 트랜지스터 TR2는 온의 상태이다. 그러므로 제1의 독출용 트랜지스터 TR1의 채널형성영역 CH1의 전위는 VO("0"인 정보의 경우) 또는 V1(｜VW｜＜｜V1+VTH2｜인 경우 VW-VTH2)("1"인 정보의 경우)로 된다.
정보의 기입 후 독출 전의 정보유지상태에서는, 제1의 독출용 트랜지스터 TR1및 제1의 기입용 트랜지스터 TR2가 도통하지 않도록 각 트랜지스터의 각 부분에서의 전위를 설정한다. 이를 위해서는 예를 들면 제1A의 배선의 전위를 0(V)으로 하고 기입정보 설정선 A의 전위를 V1로 하면 된다.
정보의 기입시, 제1의 독출용 트랜지스터 TR1의 게이트영역 G1의 전위는 VW(＜0)이다. 따라서 제1의 독출용 트랜지스터 TR1는 오프 상태이다. 이렇게 하여 "0" 또는 "1"인 정보의 기입시, 제1의 독출용 트랜지스터 TR1의 채널형성영역 CH1의 전위는 V0(”0”인 정보의 경우), 또는 V1("1"인 정보의 경우)로 되고, 이 상태는 정보의 독출 시까지 누설전류(제1의 독출용 트랜지스터 TR1A의 채널형성영역 CH1과 예를 들면 반도체기판 간, 제1의 기입용 트랜지스터 TR2의 오프전류 등)로 인해 시간의 경과에 따라 변화하지만, 허용범위 내로 유지된다. 그리고 제1의 독출용 트랜지스터 TR1의 채널형성영역 CH1의 전위의 시간의 경과에 따른 변화가 독출동작에 에러를 부여할 정도로 커지기 전에 이른 바 리후레쉬 동작을 행한다.
[정보의 독출시]
"0" 또는 "1"인 정보의 독출시, 제1A의 배선의 전위는 VR(＞0)이다. 그 결과 제1의 기입용 트랜지스터 TR2의 게이트영역 G2의 전위는 VR(＞0)으로 되고, 제1의 기입용 트랜지스터 TR2는 오프 상태이다.
제1의 독출용 트랜지스터 TR1의 게이트영역 G1의 전위는 VR(＞0)이다. 또 게이트영역 G으로부터 본 제1의 독출용 트랜지스터 TR1의 스레시홀드치는 VTH＿10또는 VTH＿11이다. 이 제1의 독출용 트랜지스터 TR1의 스레시홀드치는 채널형성영역 CH1의 전위의 상태에 의존한다. 이들의 전위의 사이에는,
｜VTH＿11｜＞｜VR｜＞｜VTH＿10｜
라는 관계를 있다. 따라서 축적된 정보가 "0"인 경우, 제1의 독출용 트랜지스터 TR1A는 온 상태로 된다. 또 축적된 정보가 "1"인 경우, 제1의 독출용 트랜지스터 TR1A는 오프 상태로 된다. 다만, 제1의 전류제어용 접합형 트랜지스터 TR3A의 온／오프 전류비가 큰 경우에는, ｜VR｜≥｜VTH＿11｜에서도 독출 에러가 없이 독출을 행할 수 있다.
또한 제1의 전류제어용 접합형 트랜지스터 TR3의 게이트영역을 구성하는 제2A의 영역 SC2및 제3A의 영역 SC3에 대한 바이어스 조건에 따라, 제1의 독출용 트랜지스터 TR1는 제1의 전류제어용 접합형 트랜지스터 TR3에 의해 제어된다. 즉 축적된 정보가 "0"인 경우, 제1의 전류제어용 접합형 트랜지스터 TR3를 온 상태로 하고, 축적된 정보가 "1"인 경우, 제1의 전류제어용 접합형 트랜지스터 TR3를 오프 상태로 한다.
이렇게 하여 축적된 정보에 의존하여 제1의 독출용 트랜지스터 TR1는 확실하게 온 상태 또는 오프 상태로 된다. 제4의 영역 SC4는 메모리셀 선택용 제2 배선 (예를 들면 비트선)에 연결되거나 또는 제1의 영역이 실시형태 1 내지 4에서 비트선으로서 제공되는 기입정보설정선에 연결되어 있으므로, 제4의 영역 또는 제1의 영역 이 실시형태 5 내지 9에서 메모리셀 선택용 제2 배선(예를들면 비트선)에 연결되어 있으므로, 제2 영역이 실시형태 10 내지 13에서 메모리셀 선택용 제2 배선(예를들면 비트선)에 연결되었거나, 또는 제4 영역 이 실시형태 14 내지 28에서 메모리셀 선택용 제2 배선(예를들면) 비트선)에 연결되어 있으므로, 축적된 정보("0" 또는 "1")에 의존하여, 제1의 독출용 트랜지스터 TR1에 전류가 흐르거나, 또는 흐르지 않는다. 이렇게 하여 축적된 정보를 제1의 독출용 트랜지스터 TR1에 의해 독출할 수 있다.
이상에 설명한 제1의 독출용 트랜지스터 TR1, 제1의 기입용 트랜지스터 TR2및 제1의 전류제어용 접합형 트랜지스터 TR3의 동작상태를 표 4에 정리하였다. 그리고 표 4 중 각 부위의 값은 예시한 것이며, 상기의 조건을 만족하는 값이면 어떤 값을 취하는 것도 가능하다.
〔표 4〕
단위:볼트
| [기입시] | "0”의 기입 | "1”의 기입 | ||
| 제1의 배선의 전위 | VW | -3.0 | VW | -3.0 |
| 기입정보 설정선의 전위 | V0 | 0 | V1 | -2.0 |
| 도전게이트의 전위 | VW | -3.0 | VW | -3.0 |
| TR2의 상태 | ON | ON | ||
| 채널형성영역(CH1)의 전위 | V0 | 0 | V1 | -2.0 |
| TR1의 상태 | OFF | OFF | ||
| TR3의 상태 | ON | OFF |
| [독출시] | "0”의 독출 | "1”의 독출 | ||
| 제1의 배선의 전위 | VR | 1.0 | VR | 1.0 |
| 도전게이트의 전위 | VR | 1.0 | VR | 1.0 |
| TR2의 상태 | OFF | OFF | ||
| 채널형성영역(CH1)의 전위 | V0 | 0 | V1 | -2.0 |
| 도전게이트로부터 본 TR의 스레시홀드 | VTH1＿0 | 0.5 | VTH1＿1 | 1.1 |
| TR1의 상태 | ON | OFF | ||
| 기입정보설정선의 전위 | 1.0 | 1.0 | ||
| TR3의 상태 | ON | OFF |
이상 바람직한 발명의 실시형태에 따라 본 발명의 반도체 메모리 셀을 설명하였지만, 본 발명은 이러한 발명의 실시형태에 한정되지 않는다. 발명의 실시형태에서 설명한 반도체 메모리 셀의 구조나 전압, 전위 등의 수치는 예시한 것이며, 적당하게 변경할 수 있다. 또 예를 들면 각 발명의 실시형태에서 설명한 본 발명의 반도체 메모리 셀에서, 독출용 트랜지스터 및 전류제어용 접합형 트랜지스터를 p형 트랜지스터로 하고, 기입용 트랜지스터나 또 다른 기입용 트랜지스터를 n형 트랜지스터로 할 수 있다. 각 트랜지스터에서의 각 요소의 배치는 예시한 것이며, 적당하게 변경할 수 있다. 또 각종의 영역으로의 불순물의 도입은 이온 주입법뿐만 아니라, 확산법으로 행할 수도 있다. 또 실리콘 반도체뿐만 아니라 예를 들면 GaAs계 등의 화합물 반도체로 구성된 메모리셀에도 본 발명을 적용할 수 있다. 또한 본 발명의 반도체 메모리 셀은 MES형 FET 구조를 가지는 반도체 메모리 셀에도 적용할 수 있다.
발명의 실시형태 10 또는 11의 반도체 메모리 셀은 발명의 실시형태 12에서 설명한 반도체 메모리 셀의 제조방법으로 제조할 수 있다. 실시형태 12 도는 13의 반도체 메모리 셀은 실시형태 10에서 설명한 반도체 메모리 셀의 제조방법으로 제조할 수 있다.
발명의 실시형태에서 설명한 반도체 메모리 셀의 제조방법에서는, 반도체기판의 돌출부를 형성하고, 이어서 전체 면에 절연체(절연층)를 형성한 후, 절연체(절연층)와 지지기판을 서로 붙이고, 다음에 반도체기판을 이면으로부터 연삭(硏削), 연마함으로써 얻어진 이른 바 서로 붙임 기판에 따라, 이른 바 SOI 구조를 가지는 실시형태 5 내지 9 및 14 내지 28의 반도체 메모리 셀을 제조하였지만, 그 대신 이른 바 TET 구조를 가지는 반도체 메모리 셀을 제작할 수도 있다. 즉 절연체(절연층)의 위에 게이트영역 GA을 형성하고, 이어서 예를 들면 아몰퍼스 실리콘층이나 폴리실리콘층을 CVD법 등에 의해 전체 면에 성막하고, 이어서 레이저 빔이나 전자 빔을 이용한 대역 용융 결정화법(帶域溶融結晶化法), 절연체(절연층)에 형성된 개구부를 통하여 결정성장을 행하는 라테랄 고상 결정 성장법(固相結晶成長法) 등의 각종의 공지의 단결정화 기술에 의해 실리콘층을 형성하고, 이러한 실리콘층을 반도체층으로 하여 반도체 메모리 셀을 제작할 수도 있다. 또는, 실시형태 5내지 9 및 14 내지 28 에서는 지지기판 상에 게이트영역 GA을 형성한 후 전체 면에 예를 들면 폴리실리콘층 또는 아몰퍼스실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층을 반도체층으로 하여 반도체 메모리 셀을 제작함으로써 얻을 수 있다.
실시예 16 또는 17의 반도체 메모리 셀에서, 다이오드 D는 쇼트키 접합을 형성할 수 있다. 즉, 도 116 (A) 및 도 116 (B)은 개략적으로 부분 단면을 도시한 도면으로, 반도체 메모리 셀은 다이오드 D가 제1 영역 SC1과 규화물층 또는 Mo나 Al 층과 같은 금속층의 제5 영역 SC5로 구성되는 구조를 가질 수 있다. 도 116 (A)에 도시된 반도체 메모리 셀은 도 112 (B)에 도시된 실시예 16의 반도체 메모리 셀의 변형이다. 도 116 (B)의 반도체 메모리 셀은 도 114 (B)에 도시된 실시예 17의 반도체 메모리 셀의 변형이다.
실시예 14에서 설명한 반도체 메모리 셀에서, 고농도의 제1 도전형 (예를 들어, n++형)의 불순물을 포함한 영역 SC1A는 제1 트랜지스터 TR1의 다른 소스/드레인 영역을 구성하는 제1 영역으로 대체될 수 있고, 고농도의 제2 도전형 (예를 들어, p++형)의 불순물을 포함한 영역 SC2A는 제2 트랜지스터 TR2의 다른 소스/드레인 영역을 구성하는 제2 영역 중 제2 주면을 포함하는 표면 영역으로 대체될 수 있다. 도 103 (A) 및 도 104 (A)에 도시된 반도체 메모리 셀에 관한 이러한 변형된 실시예는 도 117 (A) 및 도 117 (B)에 각각 도시되어 있다.
실시예 15에서 설명한 반도체 메모리 셀에서, 고농도의 제1 도전형 (예를 들어, n++형)의 불순물을 포함한 영역 SC1A는 제1 트랜지스터 TR1의 다른 소스/드레인 영역을 구성하는 제1 영역 중 제1 주면을 포함하는 표면 영역으로 대체될 수 있고, 고농도의 제2 도전형 (예를 들어, p++형)의 불순물을 포함한 영역 SC2A는 제2 트랜지스터 TR2의 다른 소스/드레인 영역을 구성하는 제2 영역 중 제2 주면을 포함하는 표면 영역으로 대체될 수 있다. 도 110 (A) 및 도 111 (A)에 도시된 반도체 메모리 셀에 관한 이러한 변형된 실시예는 도 118 (A) 및 도 118 (B)에 각각 도시되어 있다.
더욱이, 실시예 16에서 설명한 반도체 메모리 셀에 관해서, 고농도의 제1 도전형 (예를 들어, n++형)의 불순물을 포함한 영역 SC1A는 제1 트랜지스터 TR1의 다른 소스/드레인 영역을 구성하는 제1 영역 중 제1 주면을 포함하는 표면 영역으로 대체될 수 있고, 고농도의 제2 도전형 (예를 들어, p++형)의 불순물을 포함한 영역 SC2A는 제2 트랜지스터 TR2의 다른 소스/드레인 영역을 구성하는 제2 영역 중 제2 주면을 포함하는 표면 영역으로 대체될 수 있다. 도 112 (A) 및 도 113 (A)에 도시된 반도체 메모리 셀에 관한 이러한 변형된 실시예는 도 119 (A) 및 도 119 (B)에 각각 도시되어 있다.
실시예 17에서 설명한 반도체 메모리 셀에서, 고농도의 제1 도전형 (예를 들어, n++형)의 불순물을 포함한 영역 SC1A는 제1 트랜지스터 TR1의 다른 소스/드레인 영역을 구성하는 제1 영역 중 제1 주면을 포함하는 표면 영역으로 대체될 수 있고, 고농도의 제2 도전형 (예를 들어, p++형)의 불순물을 포함한 영역 SC2A는 제2 트랜지스터 TR2의 다른 소스/드레인 영역을 구성하는 제2 영역 중 제2 주면을 포함하는 표면 영역으로 대체될 수 있다. 도 114 (A) 및 도 115 (A)에 도시된 반도체 메모리 셀에 관한 이러한 변형된 실시예는 도 120 (A) 및 도 120 (B)에 각각 도시되어 있다.
본 발명의 제10 양태 내지 제13 양태 중 하나에 따른 반도체 메모리 셀은 채널 형성 영역을 둘러싸는 게이트부를 가진 반도체 메모리 셀에 적용될 수 있다. 도 99는 이러한 반도체 메모리 셀의 실시예를 개략적으로 도시한 사시도이며, 이러한 반도체 메모리 셀은 채널 형성 영역을 둘러싸는 게이트부를 제외하고는 도 83 (B)에 도시된 실시예 10의 반도체 메모리 셀과 동일한 구조를 가지고 있다. 이러한 종류의 반도체 메모리 셀에서, 제1 영역 SC1, 제2 영역 SC2, 제3 영역 SC3및 제4 영역 SC4는 거의 직사각형의 병렬 파이프 형태의 반도체층으로 형성되고, 절연층으로부터 돌출된다. 게이트부 G가 직사각형의 병렬 파이프 형태의 반도체층의 상부 표면을 덮을 뿐아니라 그 측면까지 연장되어 U자형의 게이트부 G가 채널 형성 영역을 둘러싸는 구조를 제공한다. 도 99의 화살표로 표시되는 절취선 A-A를 포함하는 평면으로 이러한 영역을 절단하여 얻어지는 이러한 영역의 배열은 도 83 (B)에 도시된 것과 동일하다. 도 99는 개별적인 영역과 게이트부만을 도시하며 배선이 생략되었음에 주의하여야 한다.
본 발명의 반도체 메모리 셀은 이른바 사이드-게이트형이라는 반도체 메모리 셀에도 적용할 수 있다. 도 100 (A)은 사이드-게이트형의 반도체 메모리 셀의 실시예를 개략적으로 도시한 사시도이며, 이러한 반도체 메모리 셀은 게이트부의 위치를 제외하고는 도 83 (B)에 도시된 실시예 10의 반도체 메모리 셀과 동일한 구조를 가지고 있다. 이러한 종류의 반도체 메모리 셀에서, 제1 영역 SC1, 제2 영역 SC2, 제3 영역 SC3및 제4 영역 SC4는 거의 직사각형의 병렬 파이프 형태의 반도체층으로 형성되고, 절연층으로부터 돌출된다. 게이트부 G가 직사각형의 병렬 파이프 형태의 반도체층의 측부 평면을 덮는다. 대안적으로, 도 100 (B)의 개략적인 사시도에 의해 도시되는 바와 같이, 측부 평면의 일부로부터 직사각형의 병렬 파이프형태의 반도체 층의 상부 표면의 일부까지 연장되는 L자형의 게이트부 G를 형성할 수도 있다. 도 100 (A)의 화살표로 표시되는 절취선 A-A를 포함하는 평면 및 도 100 (B)의 화살표로 표시되는 절취선 B-B를 포함하는 평면으로 이러한 영역을 절단하여 얻어지는 이러한 영역의 배열은 도 83 (B)에 도시된 것과 동일하다. 도 100 (A) 및 도 100 (B)은 개별적인 영역과 게이트부만을 도시하며 배선이 생략되었음에 주의하여야 한다.
도 121 (A) 및 도 121 (B)은 사이드-게이트형의 반도체 메모리 셀의 실시예를 개략적으로 도시한 사시도이며, 이러한 반도체 메모리 셀은 게이트부의 위치를 제외하고는 실시예 14의 반도체 메모리 셀과 동일한 구조를 가지고 있다. 도 121 (A)에 도시된 바와 같이, 이러한 종류의 반도체 메모리 셀에서, 제1 영역 SC1, 제2 영역 SC2, 제3 영역 SC3및 제4 영역 SC4는 거의 직사각형의 병렬 파이프 형태의 반도체층으로 형성되고, 절연층으로부터 돌출된다. 각각의 게이트부 G1및 G2가 직사각형의 병렬 파이프 형태의 반도체층의 각각의 측부 평면을 덮는다. 대안적으로, 도 121 (B)의 개략적인 사시도에 의해 도시되는 바와 같이, 측부 평면의 일부로부터 직사각형의 병렬 파이프형태의 반도체층의 상부 표면의 일부까지 연장되는 L자형의 게이트부 G1및 G2를 형성할 수도 있다. 도 121 (A)의 화살표로 표시되는 절취선 A-A를 포함하는 평면 및 도 121 (B)의 화살표로 표시되는 절취선 B-B를 포함하는 평면으로 이러한 영역을 절단하여 얻어지는 이러한 영역의 배열은 도 103 (B)에 도시된 것과 동일하다. 도 121 (A) 및 도 121 (B)은 개별적인 영역과 게이트부만을 도시하며 배선이 생략되었음에 주의하여야 한다.
또한, 본 발명의 제18 양태 내지 제21 양태 중 어느 하나의 양태에 따른 반도체 메모리 셀도 사이드-게이트형의 반도체 메모리 셀에 적용될 수 있다. 도 159 (A) 및 도 159 (B)는 사이드-게이트형의 반도체 메모리 셀의 실시예를 개략적으로 도시한 사시도이며, 이러한 반도체 메모리 셀은 게이트부의 위치를 제외하고는 실시예 18의 반도체 메모리 셀과 동일한 구조를 가지고 있다. 도 159 (A)에 도시된 바와 같이, 이러한 종류의 반도체 메모리 셀에서, 제1 영역 SC1, 제2-A 및 제2-B 영역 SC2A,SC2B, 제3-A 및 제3-B 영역 SC3A,SC3B및 제4-A 및 제4-B 영역 SC4A,SC4B는 거의 직사각형의 병렬 파이프 형태의 반도체층으로 형성되고, 절연층으로부터 돌출된다. 각각의 게이트부 GA및 GB는 병렬 파이프 형태의 반도체층의 각각의 측부 평면의 일부에 형성된다. 대안적으로, 도 159 (B)의 개략적인 사시도에 의해 도시되는 바와 같이, 측부 평면의 일부로부터 직사각형의 병렬 파이프형태의 반도체층의 상부 표면의 일부까지 연장되는 L자형의 게이트부 GA및 GB를 형성할 수도 있다. 도 159 (A)의 화살표로 표시되는 절취선 A-A를 포함하는 평면 및 도 159 (B)의 화살표로 표시되는 절취선 B-B를 포함하는 평면으로 이러한 영역을 절단하여 얻어지는 이러한 영역의 배열은 도 123에 도시된 것과 동일하다. 도 159 (A) 및 도 159 (B)는 개별적인 영역과 게이트부만을 도시하며 배선이 생략되었음에 주의하여야 한다. 도 159 (A) 및 도 159 (B)에 도시된 이러한 사이드-게이트형 반도체 메모리 셀은 실시예 19 내지 실시예 21에서 설명된 반도체 메모리 셀에도 적용할 수 있다.
또한, 본 발명의 제22 양태 내지 제30 양태 중 어느 하나의 양태에 따른 반도체 메모리 셀도 사이드-게이트형의 반도체 메모리 셀에 적용될 수 있다. 도 247 (A) 및 도 247 (B)은 사이드-게이트형의 반도체 메모리 셀의 실시예를 개략적으로 도시한 사시도이며, 이러한 반도체 메모리 셀은 게이트부의 위치를 제외하고는 실시예 22의 반도체 메모리 셀과 동일한 구조를 가지고 있다. 도 247 (A)에 도시된 바와 같이, 이러한 종류의 반도체 메모리 셀에서, 제1 영역 SC1, 제2-A 및 제2-B 영역 SC2A,SC2B, 제3-A 및 제3-B 영역 SC3A,SC3B및 제4-A 및 제4-B 영역 SC4A,SC4B는 거의 직사각형의 병렬 파이프 형태의 반도체층으로 형성되고, 절연층으로부터 돌출된다. 각각의 게이트부 GA및 GB는 병렬 파이프 형태의 반도체층의 각각의 측부 평면의 일부에 형성된다. 대안적으로, 도 247 (B)의 개략적인 사시도에 의해 도시되는 바와 같이, 측부 평면의 일부로부터 직사각형의 병렬 파이프형태의 반도체층의 상부 표면의 일부까지 연장되는 L자형의 게이트부 GA및 GB를 형성할 수도 있다. 도 247 (A)의 화살표로 표시되는 절취선 A-A를 포함하는 평면 및 도 247 (B)의 화살표로 표시되는 절취선 B-B를 포함하는 평면으로 이러한 영역을 절단하여 얻어지는 이러한 영역의 배열은 도 161에 도시된 것과 동일하다. 도 247 (A) 및 도 247 (B)은 개별적인 영역과 게이트부만을 도시하며 배선이 생략되었음에 주의하여야 한다. 도 247 (A) 및 도 247 (B)에 도시된 이러한 사이드-게이트형 반도체 메모리 셀은 실시예 23 내지 실시예 28에서 설명된 반도체 메모리 셀에도 적용할 수 있다.
쇼트키 접합을 형성하는 방법 또는 다수의 영역의 평면부에 도전성 영역을 형성하는 방법은 전술한 실시예에서 설명한 것에 제한되지 않는다. 예를 들어, 메모리 셀 선택용 제2 배선이 형성될 때 티타늄 실리사이드 또는 TiN이 배리어층 또는 글루층을 형성하기 위하여 사용되며, 이러한 배리어층 또는 글루층은 예를 들어 제1 영역 SC1의 표면 상에 형성될 수 있어서, 예를 들어 메모리 셀 선택용 제2 배선의 일부(더욱 구체적으로는 배리어층 또는 글루층의 일부)와 같은 제6-A 도전성 영역 SC6A또는 제6-B 도전성 영역 SC6B는 제1 영역 SC1의 표면에 형성될 수 있다. 이와 마찬가지로, 도전성 영역은 각각의 영역의 표면부에 형성될 수 있다.
본 발명에 따른 반도체 메모리 셀에서, 독출용 제1 트랜지스터(또는 독출용 제1 및 제2 트랜지스터)의 동작은 그 채널 형성 영역에 저장된 전위 또는 전하(정보)에 의해 정해진다. 트랜지스터의 전류인 정보는 리프레시 시간 내에 독출되며, 커패시턴스가 부가되더라도 이와(예를 들어, 게이트부의 커패시턴스 + 부가된 커패시턴스 등) 무관하다. 따라서, 종래의 반도체 메모리 셀의 커패시턴스 문제가 해결될 수 있고, 부가의 캐패시터가 부가되더라도 DRAM에 있는 것과 같은 매우 용량이 큰 캐패시터가 더 이상 필요하지 않게 된다.
또한, 반도체 메모리 셀의 최대 면적은 종래의 2개의 트랜지스터의 면적 또는 종래의 1개의 트랜지스터의 면적과 동일하거나 더 작아진다.
더욱이, 접합 전계 효과 트랜지스터가 제공되어 정보 독출 동작 중에 턴 온 또는 턴 오프되기 때문에 예를 들어 제2 영역과 제3 영역 사이 또는 제1 영역과 제4 영역 사이에서 흐르는 전류의 마진이 커진다. 결과적으로, 비트선에 접속된 반도체 메모리 셀의 숫자가 좀처럼 제한되지 않으며, 반도체 메모리 셀의 정보 유지 시간(보유 시간)이 증가될 수 있다.
본 발명의 제2, 제4 또는 제9 양태에 따른 반도체 메모리 셀에서, 게이트부가 제4 영역의 표면의 단부를 덥도록 연장되고 제5 영역이 자기 정렬 방식(self-aligned manner)으로 형성되기 때문에 반도체 메모리 셀의 면적은 더 소형화된다.
본 발명의 제10 또는 제11 양태에 따른 반도체 메모리 셀에서, 다이오드는 제1 트랜지스터의 다른 소스/드레인 영역 및 제2 트랜지스터의 소스/드레인 영역으로 이루어진다. 본 발명의 제12 또는 제13 양태에 따른 반도체 메모리 셀에서, 다이오드는 제3 영역과 제4 영역 또는 제1 영역과 제2 영역으로 이루어진다. 따라서, 다이오드 자체는 반도체 메모리 셀에서 면적을 차지하지 않으며, 이른바 독출 라인이 생략되기 때문에 반도체 메모리 셀은 종래의 단일 트랜지스터와 거의 동일한 면적에서 구현될 수 있다.
본 발명의 제16 또는 제17 양태에 따른 반도체 메모리 셀에서, 다이오드는 제1 영역과 제3 영역으로 이루어지며, 소정의 전위 라인을 생략할 수 있게 한다. 또한, 본 발명의 제19 내지 제21 양태 중 어느 한 양태 및 제26 양태 내지 제30 양태에서 어느 한 양태에 의해 형성된 다이오드는 배선 구조가 간단해질 수 있다.
본 발명에 따른 반도체 메모리 셀에 대한 각각의 공정은 MOS 로직 회로 형성 방법과 호환성이 있다. 따라서, 1개의 트랜지스터의 면적은 몇몇 실시예에서 1개의 반도체 메모리 셀을 형성하기에 거의 충분한 면적이고, DRAM 기능은 단계수를 약간 증가 시켜 MOS 로직 회로로 집적될 수 있다.
Claims (133)
- 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지고,(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및(바) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부를 포함하며,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되고,(D) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(E) 제1 영역과 제2 영역 사이에 다이오드가 형성되고, 제1 영역은 이 다이오드를 통해 기입정보 설정선에 접속되고,(F) 제2 영역은 기입정보 설정선에 접속되고,(G) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부는 메모리 셀 선택용의 제2 라인에 접속되고,(H) 제5 영역은 소정의 전위를 갖는 라인에 접속되는반도체 메모리 셀.
- 제1항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제1항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며,상기 다이오드는 제6 영역과 제1 영역으로 구성되고,상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖는반도체 메모리 셀.
- 제1항에 있어서, 제5 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 제3 영역에 접속되는 반도체 메모리 셀.
- 제4항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제4항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며,상기 다이오드는 제6 영역과 제1 영역으로 구성되고,상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖는반도체 메모리 셀.
- 제1항에 있어서, 상기 반도체 메모리 셀이 제1 도전형을 갖는 웰(well) 내에 형성되는 반도체 메모리 셀.
- 제1항에 있어서, 상기 반도체 메모리 셀이 절연체 상에 형성되는 반도체 메모리 셀.
- 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터와, 제2 도전형의 기입용 제3 트랜지스터로 이루어지고,(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및(바) 제1 영역과 제4 영역, 제2 영역과 제3 영역, 및 제3 영역과 제5 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터, 제2 트랜지스터, 및 제2 트랜지스터에 의해 공유되는 게이트부를 포함하며,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되고,(D-1) 제3 트랜지스터의 한 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,(D-2) 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5 영역으로 구성되고,(D-3) 제3 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 한 쪽 소스/드레인 영역의 기능을 하는 제4 영역의 표면 영역으로 구성되고,(E) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(F) 제1 영역과 제2 영역 사이에 다이오드가 형성되고, 제1 영역은 이 다이오드를 통해 기입정보 설정선에 접속되고,(G) 제2 영역은 기입정보 설정선에 접속되고,(H) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부는 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제9항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제9항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며,상기 다이오드는 제6 영역과 제1 영역으로 구성되고,상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖는반도체 메모리 셀.
- 제9항에 있어서, 상기 반도체 메모리 셀이 제1 도전형을 갖는 웰(well) 내에 형성되는 반도체 메모리 셀.
- 제9항에 있어서, 상기 반도체 메모리 셀이 절연체 상에 형성되는 반도체 메모리 셀.
- 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지고,(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및(바) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부를 포함하며,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되고,(D) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(E) 제1 영역과 제2 영역 사이에 다이오드가 형성되고, 제1 영역은 이 다이오드를 통해 기입정보 설정선에 접속되고,(F) 제2 영역 및 제5 영역은 기입정보 설정선에 접속되고,(G) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부는 소정의 전위를 갖는 라인에 접속되는반도체 메모리 셀.
- 제14항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제14항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며,상기 다이오드는 제6 영역과 제1 영역으로 구성되고,상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖는반도체 메모리 셀.
- 제14항에 있어서, 제5 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 제3 영역에 접속되는 반도체 메모리 셀.
- 제17항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제17항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며,상기 다이오드는 제6 영역과 제1 영역으로 구성되고,상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖는반도체 메모리 셀.
- 제14항에 있어서, 상기 반도체 메모리 셀이 제1 도전형을 갖는 웰(well) 내에 형성되는 반도체 메모리 셀.
- 제14항에 있어서, 상기 반도체 메모리 셀이 절연체 상에 형성되는 반도체 메모리 셀.
- 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터와, 제2 도전형의 기입용 제3 트랜지스터 로 이루어지고,(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및(바) 제1 영역과 제4 영역, 제2 영역과 제3 영역, 및 제3 영역과 제5 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터, 제2 트랜지스터, 및 제2 트랜지스터에 의해 공유되는 게이트부를 포함하며,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되고,(D-1) 제3 트랜지스터의 한 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,(D-2) 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5 영역으로 구성되고,(D-3) 제3 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 한 쪽 소스/드레인 영역의 기능을 하는 제4 영역의 표면 영역으로 구성되고,(E) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(F) 제1 영역과 제2 영역 사이에 다이오드가 형성되고, 제1 영역은 이 다이오드를 통해 기입정보 설정선에 접속되고,(G) 제2 영역은 기입정보 설정선에 접속되고,(H) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부는 소정의 전위를 갖는 라인에 접속되는반도체 메모리 셀.
- 제22항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 다이오드의 일단은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제22항에 있어서,제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 또는 도전성 영역을 추가로 포함하고,상기 다이오드는 제6 영역과 제1 영역으로 구성되고, 상기 제6 영역과 제1 영역 사이의 정류접합이 쇼트키 접합 또는 ISO-타입의 헤테로 접합과 같은 다수 캐리어 접합이 되며,상기 다이오드는 제6 영역과 제1 영역으로 구성되고,상기 제6 영역은 기입정보 설정선의 일부와 공통 영역을 갖는반도체 메모리 셀.
- 제22항에 있어서, 상기 반도체 메모리 셀이 제1 도전형을 갖는 웰(well) 내에 형성되는 반도체 메모리 셀.
- 제22항에 있어서, 상기 반도체 메모리 셀이 절연체 상에 형성되는 반도체 메모리 셀.
- 적어도 하나의 제1 도전형의 독출용 제1 트랜지스터와, 하나의 제2 도전형의 기입용 제2 트랜지스터와, 하나의 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지고,(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),(나) 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,(다) 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 형성된 제2 도전형의 제3 반도전성 영역,(라) 제3 영역의 표면 영역에 형성되는 제1 도전형의 제4 반도전성 영역,(마) 제4 영역의 표면 영역에 형성되고, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역, 및(바) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부를 포함하며,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역의 표면 영역과 제4 영역의 표면 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역을 구성하는 제3 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제1 영역의 표면 영역으로 구성되고,(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역의 일부로 구성되고,(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되는 반도체 메모리 셀을 제조하는 방법에 있어서,a) 상기 배리어층을 적어도 제1 영역과 제3 영역 상에 형성한 후, 상기 배리어층 상에 상기 게이트부를 형성하는 단계, 및b) 상기 접합 전계 효과 트랜지스터의 대향하는 게이트 영역들 간의 거리를 최적화하고, 또한 접합 전계 효과 트랜지스터의 대향하는 게이트 영역 및 채널 영역의 불순물 농도를 최적화하기 위해 제3 영역, 제4 영역, 및 제5 영역을 임의의 순서로 이온 주입법에 의해 형성하는 단계를 포함하는 반도체 메모리 셀 제조 방법.
- 제1 주면(主面) 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,(마) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,(바) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부를 포함하고,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제3 영역으로 구성되고,(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제3 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역 및 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 일부로 구성되고,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(E) 제3 영역은 기입정보 설정선에 접속되고,(F) 제4 영역은 메모리 셀 선택용의 제2 라인에 접속되고,(G) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되고,(H) 제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는반도체 메모리 셀.
- 제28항에 있어서, 제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는 대신, 기입정보 설정선에 영역에 접속되는 반도체 메모리 셀.
- 제28에 있어서,제4 영역은 메모리 셀 선택용의 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제30항에 있어서, 제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는 대신, 기입정보 설정선에 영역에 접속되는 반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역,(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,(마) 제4 영역의 표면 영역에 형성되며, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,(바) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부를 포함하고,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되고,(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제2 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(E) 제3 영역은 기입정보 설정선에 접속되고,(F) 제1 영역은 소정의 전위를 갖는 라인에 접속되고,(G) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되고,(H) 제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는반도체 메모리 셀.
- 제32항에 있어서, 제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는 대신, 제2 영역에 접속되는 반도체 메모리 셀.
- 제32에 있어서,전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제34항에 있어서, 제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는 대신, 제2 영역에 접속되는 반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와, 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역,(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 반도전성 영역,(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,(마) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제5 반도전성 반도전성 또는 도전성 영역,(바) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제6 반도전성 반도전성 또는 도전성 영역,(사) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및(아) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부를 포함하고,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제2 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 제1 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,(D-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제6 영역 및 제3 영역으로 구성되고,(D-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제6 영역과 제3 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,(D-3) 제2 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역과 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 일부로 구성되고,(D-4) 제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,(E) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(F) 제3 영역은 기입정보 설정선에 접속되고,(G) 제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되고,(H) 제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되고,(I) 제5 영역과 제6 영역은 소정의 전위를 갖는 제2 라인에 접속되는반도체 메모리 셀.
- 제36항에 있어서,제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제36항에 있어서,제5 영역은 소정의 전위를 갖는 제2 라인에 접속되는 대신, 제2 영역에 접속되고,제6 영역은 소정의 전위를 갖는 제2 라인에 접속되는 대신, 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제38항에 있어서,제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터와, 제2 도전형의 기입용 제3 트랜지스터로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역,(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,(마) 제4 영역의 표면 영역에 형성되며, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,(바) 제1 및 제3 트랜지스터에 의해 공유되며, 제1 영역과 제4 영역, 및 제2 영역과 제1 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 게이트부, 및(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부를 포함하고,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 전류제어용 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되고,(C-2) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제2 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,(D-1) 제3 트랜지스터의 한 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 영역으로 구성되고,(D-2) 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5 영역으로 구성되고,(D-3) 제3 트랜지스터의 채널 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역으로 구성되고,(E) 제1 트랜지스터와 제3 트랜지스터에 의해 공유되는 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(F) 제3 영역은 기입정보 설정선에 접속되고,(G) 제1 영역은 소정의 전위를 갖는 라인에 접속되고,(H) 전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제40항에 있어서,전류제어용 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와, 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와, 제2 영역과 제3 영역을 브리지하기 위한 제3 표면으로 이루어지며,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5 영역과 제2 영역의 일부 사이에 놓여 있는 제4 영역의 일부로 구성되고,(C-3) 제1 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되고,(C-4) 제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,(D-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제6 영역 및 제3 영역으로 구성되고,(D-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제6 영역과 제3 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,(D-3) 제2 접합 전계 효과 트랜지스터의 한 쪽 소스/드레인 영역은 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역과 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 일부로 구성되고,(D-4) 제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되고,(E-1) 제3 트랜지스터의 한 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역으로 구성되고,(E-2) 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5 영역으로 구성되고,(E-3) 제3 트랜지스터의 채널 형성 영역은 제1 트랜지스터의 다른 쪽 소스/드레인 영역으로 구성되고,(F) 제1 트랜지스터와 제3 트랜지스터에 의해 공유되는 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(G) 제3 영역은 기입정보 설정선에 접속되고,(H) 제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되고,(I) 제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되고,(J) 제6 영역은 소정의 전위를 갖는 제2 라인에 접속되는반도체 메모리 셀.
- 제42항에 있어서,제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제43항에 있어서, 제6 영역은 메모리 셀 선택용의 제2 라인에 접속되는 대신, 기입정보 설정선에 접속되는 반도체 메모리 셀.
- 제44항에 있어서,제1 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 메모리 셀 선택용의 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제2 접합 전계 효과 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,(마) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,(바) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부를 포함하고,상기 제1 트랜지스터는(A-1) 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되는 한 쪽 소스/드레인 영역,(A-2) 제4 영역으로 구성되는 다른 쪽 소스/드레인 영역,(A-3) 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되는 채널 형성 영역을 가지며,제2 트랜지스터는(B-1) 제3 영역으로 구성되는 한 쪽 소스/드레인 영역,(B-2) 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되는 다른 쪽 소스/드레인 영역,(B-3) 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되는 채널 형성 영역을 가지며,전류제어용 접합 전계 효과 트랜지스터는(C-1) 제5 영역 및 제5 영역과 대향하는 제3 영역으로 구성되는 게이트 영역,(C-2) 제5 영역과 제3 영역 사이에 놓여 있는 제1 영역의 일부로 구성되는 채널 영역,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 한 쪽 소스/드레인 영역 및 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 일부로 구성되는 한 쪽 소스/드레인 영역,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 일부로 구성되는 다른 쪽 소스/드레인 영역을 포함하는 반도체 메모리 셀의 제조 방법에 있어서,a) 제1 주면 상에 배리어층을 형성한 후 그 배리어층 상에 제1 트랜지스터의 게이트부를 형성하며, 제2 주면 상에 배리어층을 형성한 후 그 배리어층 상에 제2 트랜지스터의 게이트부를 형성하는 단계, 및b) 상기 접합 전계 효과 트랜지스터의 대향하는 게이트 영역들 간의 거리를 최적화하고, 또한 접합 전계 효과 트랜지스터의 대향하는 게이트 영역 및 채널 영역의 불순물 농도를 최적화하기 위해 제3 영역, 제4 영역, 및 제5 영역을 임의의 순서로 이온 주입법에 의해 형성하는 단계를 포함하는 반도체 메모리 셀 제조 방법.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합 전계 효과 트랜지스터로 이루어지며, 적어도(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,(마) 제4 영역의 표면 영역에 형성되며, 제4 영역과 함께 정류접합을 형성하는 제5 반도전성 또는 도전성 영역,(바) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및(사) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부를 포함하고,상기 제1 트랜지스터는(A-1) 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되는 한 쪽 소스/드레인 영역,(A-2) 제4 영역으로 구성되는 다른 쪽 소스/드레인 영역,(A-3) 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되는 채널 형성 영역을 가지며,제2 트랜지스터는(B-1) 제3 영역으로 구성되는 한 쪽 소스/드레인 영역,(B-2) 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되는 다른 쪽 소스/드레인 영역,(B-3) 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되는 채널 형성 영역을 가지며,전류제어용 접합 전계 효과 트랜지스터는(C-1) 제5 영역 및 제5 영역과 대향하는 제2 영역의 일부로 구성되는 게이트 영역,(C-2) 제5 영역과 제2 영역 사이에 놓여 있는 제4 영역의 일부로 구성되는 채널 영역,(C-3) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 일단으로부터 연장되고, 제1 트랜지스터의 다른 쪽 소스/드레인 영역을 구성하는 제4 영역의 일부로 구성되는 한 쪽 소스/드레인 영역,(C-4) 전류제어용 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 일부로 구성되는 다른 쪽 소스/드레인 영역을 포함하는 반도체 메모리 셀의 제조 방법에 있어서,a) 제1 주면 상에 배리어층을 형성한 후 그 배리어층 상에 제1 트랜지스터의 게이트부를 형성하며, 제2 주면 상에 배리어층을 형성한 후 그 배리어층 상에 제2 트랜지스터의 게이트부를 형성하는 단계, 및b) 상기 접합 전계 효과 트랜지스터의 대향하는 게이트 영역들 간의 거리를 최적화하고, 또한 접합 전계 효과 트랜지스터의 대향하는 게이트 영역 및 채널 영역의 불순물 농도를 최적화하기 위해 제2 영역, 제4 영역, 및 제5 영역을 임의의 순서로 이온 주입법에 의해 형성하는 단계를 포함하는 반도체 메모리 셀 제조 방법.
- 반도체 메모리 셀에 있어서,a) 제1 도전형의 독출용 제1 트랜지스터,b) 제2 도전형의 기입용 제2 트랜지스터, 및c) 다이오드를 포함하고,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 메모리 셀 선택용 제2 라인에 접속되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 다이오드의 일단을 구성하고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 기입정보 설정선에 접속되고, 다이오드의 타단을 구성하며,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역의 기능을 하고,(C) 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 다른 쪽 소스/드레인 영역은 메모리 셀 선택용 제1 라인에 접속되는반도체 메모리 셀.
- 반도체 메모리 셀에 있어서,a) 제1 도전형의 독출용 제1 트랜지스터,b) 제2 도전형의 기입용 제2 트랜지스터, 및c) 다이오드를 포함하고,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 다이오드의 일단을 구성하고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 기입정보 설정선에 접속되고, 다이오드의 타단을 구성하며,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 트랜지스터의 채널 형성 영역의 기능을 하고,(C) 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 다른 쪽 소스/드레인 영역은 메모리 셀 선택용 제1 라인에 접속되는반도체 메모리 셀.
- 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 다이오드로 이루어지고,(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),(나) 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,(다) 제1 영역과 접하고, 제2 영역과는 떨어져 형성되는 제1 도전형의 제3 반도전성 영역,(라) 제3 영역의 표면 영역에 형성되고, 제3 영역과 함께 정류(整流)접합을 형성하는 제4 반도전성 또는 도전성 영역, 및(마) 제2 영역과 제3 영역, 및 제1 영역과 제4 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부를 포함하며,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제1 영역과 제4 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,(C) 다이오드는 제3 영역 및 제4 영역으로 구성되고,(D) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(E) 제2 영역은 메모리 셀 선택용의 제2 라인에 접속되고,(F) 제4 영역은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제50항에 있어서, 제1 도전형의 갖는, 고농도 불순물을 포함하는 영역이 제1 영역 아래에 형성되는 반도체 메모리 셀.
- 제50항에 있어서, 상기 반도체 메모리 셀이 제2 도전형을 갖는 웰(well) 내에 형성되는 반도체 메모리 셀.
- 제50항에 있어서, 상기 반도체 메모리 셀이 절연체 상에 형성되는 반도체 메모리 셀.
- 제50항에 있어서,제2 영역은 메모리 셀 선택용 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제4 영역은 기입정보 설정선에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제54항에 있어서, 제1 도전형의 갖는, 고농도 불순물을 포함하는 영역이 제1 영역 아래에 형성되는 반도체 메모리 셀.
- 제54항에 있어서, 상기 반도체 메모리 셀이 제2 도전형을 갖는 웰(well) 내에 형성되는 반도체 메모리 셀.
- 제54항에 있어서, 상기 반도체 메모리 셀이 절연체 상에 형성되는 반도체 메모리 셀.
- 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 다이오드로 이루어지고,(가) 제1 도전형을 가지는 제1 반도전성 영역(semi-conductive region),(나) 제1 영역과 함께 정류(整流)접합을 형성하는 제2 반도전성 또는 도전성 영역,(다) 제1 영역과 접하고, 제2 영역과는 떨어져 형성되는 제2 도전형의 제3 반도전성 영역,(라) 제3 영역의 표면 영역에 형성되고, 제3 영역과 함께 정류(整流)접합을 형성하는 제4 반도전성 또는 도전성 영역, 및(마) 제2 영역과 제3 영역, 및 제1 영역과 제4 영역을 브리지하기 위해 배리어층(barrier layer) 상에 형성되고, 제1 트랜지스터와 제2 트랜지스터에 의해 공유되는 게이트부를 포함하며,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 영역과 제4 영역 사이에 놓여 있는, 제3 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제2 영역과 제3 영역 사이에 놓여 있는, 제1 영역의 표면 영역으로 구성되고,(C) 다이오드는 제1 영역 및 제2 영역으로 구성되고,(D) 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(E) 제4 영역은 메모리 셀 선택용의 제2 라인에 접속되고,(F) 제2 영역은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제58항에 있어서, 제1 도전형의 갖는, 고농도 불순물을 포함하는 영역이 제3 영역 아래에 형성되는 반도체 메모리 셀.
- 제58항에 있어서, 상기 반도체 메모리 셀이 제1 도전형을 갖는 웰(well) 내에 형성되는 반도체 메모리 셀.
- 제58항에 있어서, 상기 반도체 메모리 셀이 절연체 상에 형성되는 반도체 메모리 셀.
- 제58항에 있어서,제4 영역은 메모리 셀 선택용 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제2 영역은 기입정보 설정선에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제62항에 있어서, 제1 도전형의 갖는, 고농도 불순물을 포함하는 영역이 제3 영역 아래에 형성되는 반도체 메모리 셀.
- 제62항에 있어서, 상기 반도체 메모리 셀이 제1 도전형을 갖는 웰(well) 내에 형성되는 반도체 메모리 셀.
- 제62항에 있어서, 상기 반도체 메모리 셀이 절연체 상에 형성되는 반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,(마) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및(바) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부를 포함하고,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(D) 제3 영역은 기입정보 설정선에 접속되고,(E) 제4 영역은 메모리 셀 선택용의 제2 라인에 접속되고,(F) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되는반도체 메모리 셀.
- 제66항에 있어서,제4 영역은 메모리 셀 선택용 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되고,제1 트랜지스터의 다른 쪽 소스/드레인 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 다이오드로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 도전체층을 통해 형성되며, 제1 영역과 접하는 제2 도전형의 제2 도전성 영역,(다) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있으며, 제1 영역과 함께 정류접합을 형성하는 제3 반도전성 또는 도전성 영역,(라) 제1 주면을 포함하는 제2 영역의 표면 영역에 형성되고, 제1 영역과는 떨어져 있으며, 제2 영역과 함께 정류접합을 형성하는 제4 반도전성 또는 도전성 영역,(마) 제1 영역과 제4 영역을 브리지하기 위해 제1 주면 상에 형성된 배리어층 상에 형성되는 제1 트랜지스터의 게이트부, 및(바) 제2 영역과 제3 영역을 브리지하기 위해 제2 주면 상에 형성된 배리어층 상에 형성되는 제2 트랜지스터의 게이트부를 포함하고,(A-1) 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4 영역으로 구성되고,(A-2) 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4 영역 사이에 놓여 있는, 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-1) 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제3 영역으로 구성되고,(B-2) 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-3) 제2 트랜지스터의 채널 형성 영역은 제3 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C) 다이오드는 제1 영역 및 제3 영역으로 구성되고,(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 라인에 접속되고,(E) 제3 영역은 기입정보 설정선에 접속되고,(F) 제4 영역은 메모리 셀 선택용의 제2 라인에 접속되는반도체 메모리 셀.
- 제68항에 있어서,제3 영역은 기입정보 설정선에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되고,제4 영역은 메모리 셀 선택용 제2 라인에 접속되는 대신, 소정의 전위를 갖는 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과 반대인 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제1 도전형과 반대인 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되고, 제3-A 영역과 함께 정류접합을 형성하는 제4-A 반도전성 또는 도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되고, 제3-B 영역과 함께 정류접합을 형성하는 제4-B 반도전성 또는 도전성 영역,(마-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(마-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C) 제1 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-A 라인에 접속되고,(c) 제2 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-B 라인에 접속되고,(D) 제2-A 영역은 기입정보 설정선-A에 접속되고,(d) 제2-B 영역은 기입정보 설정선-B에 접속되고,(E) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(e) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,(F) 제1 영역은 소정의 전위를 갖는 라인에 접속되는반도체 메모리 셀.
- 제70항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되며, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과 반대인 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제1 도전형과 반대인 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되고, 제3-A 영역과 함께 정류접합을 형성하는 제4-A 반도전성 또는 도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되고, 제3-B 영역과 함께 정류접합을 형성하는 제4-B 반도전성 또는 도전성 영역,(마-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(마-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C) 제1 다이오드는 제1 영역과 제2-A 영역으로 구성되고,(c) 제2 다이오드는 제1 영역과 제2-B 영역으로 구성되고,(D) 제1 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-A 라인에 접속되고,(d) 제2 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-B 라인에 접속되고,(E) 제2-A 영역은 기입정보 설정선-A에 접속되고,(e) 제2-B 영역은 기입정보 설정선-B에 접속되고,(F) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(f) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되는반도체 메모리 셀.
- 제72항에 있어서, 상기 기입정보 설정선-A가 기입정보 설정선-B와 공통인 반도체 메모리 셀.
- 제72항에 있어서,제2-A 영역은 기입정보 설정선-A에 접속되는 대신, 메모리 셀 선택용 제2-A 라인에 접속되고,제2-B 영역은 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2-B 라인에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되는반도체 메모리 셀.
- 제74항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제72항에 있어서,상기 반도체 메모리 셀이 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되는 제5-A 도전성 영역, 및 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되는 제5-B 도전성 영역을 추가로 가지며,상기 제1 다이오드는 제1 영역 및 제2-A 영역으로 구성되는 대신, 제1 영역 및 제5-A 영역으로 구성되는 쇼트키 다이오드를 포함하고,상기 제2 다이오드는 제1 영역 및 제2-B 영역으로 구성되는 대신, 제1 영역 및 제5-B 영역으로 구성되는 쇼트키 다이오드를 포함하는반도체 메모리 셀.
- 제76항에 있어서, 상기 기입정보 설정선-A가 기입정보 설정선-B와 공통인 반도체 메모리 셀.
- 제76항에 있어서,제2-A 영역은 기입정보 설정선-A에 접속되는 대신, 메모리 셀 선택용 제2-A 라인에 접속되고,제2-B 영역은 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2-B 라인에 접속되고,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되는반도체 메모리 셀.
- 제78항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제72항에 있어서,상기 기입정보 설정선-A가 기입정보 설정선-B와 공통이고,상기 반도체 메모리 셀이 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는 제5 도전성 영역을 추가로 가지며,상기 제1 다이오드는 제1 영역 및 제2-A 영역으로 구성되는 대신, 제1 영역 및 제5 영역으로 구성되는 쇼트키 다이오드를 포함하고, 상기 제2 다이오드는 제1 영역 및 제2-B 영역으로 구성되는 대신, 제1 영역 및 제5 영역으로 구성되는 쇼트키 다이오드를 포함하는반도체 메모리 셀.
- 제80항에 있어서,제2-A 영역 및 제2-B 영역은 기입정보 설정용 공통 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되고,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는, 제1 도전형과 반대인 제2 도전형의 제2 반도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되고, 제3-A 영역과 함께 정류접합을 형성하는 제4-A 반도전성 또는 도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되고, 제3-B 영역과 함께 정류접합을 형성하는 제4-B 반도전성 또는 도전성 영역,(마-1) 제1 영역과 제4-A 영역, 및 제2 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(마-2) 제1 영역과 제4-B 영역, 및 제2 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제2 영역의 표면 영역과 제1 주면을 포함하는 제3-A 영역의 표면 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제2 영역의 표면 영역과 제2 주면을 포함하는 제3-B 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C) 제1 다이오드는 제2 다이오드와 공통이고, 제1 다이오드와 제2 다이오드는 각각 제1 영역과 제2 영역으로 구성되고,(D) 제1 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-A 라인에 접속되고,(d) 제2 반도체 메모리 장치의 게이트부는 메모리 선택용 제1-B 라인에 접속되고,(E) 제2 영역은 기입정보 설정선에 접속되고,(F) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(f) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되는반도체 메모리 셀.
- 제82항에 있어서,제2 영역은 기입정보 설정선에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되고,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되고, 제3-A 영역과 함께 정류접합을 형성하는 제4-A 반도전성 또는 도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되고, 제3-B 영역과 함께 정류접합을 형성하는 제4-B 반도전성 또는 도전성 영역,(마-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(마-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제2-A 영역 및 제3-A 영역으로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제2-A 영역 및 제3-A 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제2-B 영역 및 제3-B 영역으로 구성되고,(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제2-B 영역 및 제3-B 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,(D) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,(d) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,(E) 제2-A 영역은 기입정보 설정선-A에 접속되고,(e) 제2-B 영역은 기입정보 설정선-B에 접속되고,(F) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(f) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,(G) 제1 영역은 소정의 전위를 갖는 라인에 접속되는반도체 메모리 셀.
- 제84항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,(바-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(바-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,(D) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,(d) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,(E) 제2-A 영역은 기입정보 설정선-A에 접속되고,(e) 제2-B 영역은 기입정보 설정선-B에 접속되고,(F) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(f) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,(G) 제1 영역은 소정의 전위를 갖는 라인에 접속되고,(H) 제5-A 영역은 기입정보 설정선-A에 접속되고,(h) 제5-B 영역은 기입정보 설정선-B에 접속되는반도체 메모리 셀.
- 제86항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제86항에 있어서,상기 제1 반도체 메모리 장치는 제1 도전형의 전류제어용 제3 접합 전계 효과 트랜지스터를, 상기 제2 반도체 메모리 장치는 제1 도전형의 전류제어용 제4 접합 전계 효과 트랜지스터를 추가로 가지며,(I-1) 제3 접합 전계 효과 트랜지스터의 게이트 영역은 제2-A 영역 및 제3-A 영역으로 구성되고,(I-2) 제3 접합 전계 효과 트랜지스터의 채널 영역은 제2-A 영역 및 제3-A 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,(i-1) 제4 접합 전계 효과 트랜지스터의 게이트 영역은 제2-B 영역 및 제3-B 영역으로 구성되고,(i-2) 제4 접합 전계 효과 트랜지스터의 채널 영역은 제2-B 영역 및 제3-B 영역 사이에 놓여 있는 제1 영역의 일부로 구성되는반도체 메모리 셀.
- 제88항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제86항에 있어서,제5-A 영역은 기입정보 설정선-A에 접속되는 대신, 제3-A 영역에 접속되고,제5-B 영역은 기입정보 설정선-B에 접속되는 대신, 제3-B 영역에 접속되는반도체 메모리 셀.
- 제90항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제90항에 있어서,상기 제1 반도체 메모리 장치는 제1 도전형의 전류제어용 제3 접합 전계 효과 트랜지스터를, 상기 제2 반도체 메모리 장치는 제1 도전형의 전류제어용 제4 접합 전계 효과 트랜지스터를 추가로 가지며,(I-1) 제3 접합 전계 효과 트랜지스터의 게이트 영역은 제2-A 영역 및 제3-A 영역으로 구성되고,(I-2) 제3 접합 전계 효과 트랜지스터의 채널 영역은 제2-A 영역 및 제3-A 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,(i-1) 제4 접합 전계 효과 트랜지스터의 게이트 영역은 제2-B 영역 및 제3-B 영역으로 구성되고,(i-2) 제4 접합 전계 효과 트랜지스터의 채널 영역은 제2-B 영역 및 제3-B 영역 사이에 놓여 있는 제1 영역의 일부로 구성되는반도체 메모리 셀.
- 제92항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제3 트랜지스터를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제4 트랜지스터를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,(바-1) 제1 영역과 제4-A 영역, 제2-A 영역과 제3-A 영역, 및 제3-A 영역과 제5-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(바-2) 제1 영역과 제4-B 영역, 제2-B 영역과 제3-B 영역, 및 제3-B 영역과 제5-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,(D-1) 기입용 제3 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제1 트랜지스터의 채널 형성 영역으로 기능하는 제3-A 영역의 표면 영역으로 구성되고,(D-2) 기입용 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-A 영역으로 구성되고,(D-3) 기입용 제3 트랜지스터의 채널 형성 영역은 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-A 영역의 표면 영역으로 구성되고,(d-1) 기입용 제4 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제2 트랜지스터의 채널 형성 영역으로 기능하는 제3-B 영역의 표면 영역으로 구성되고,(d-2) 기입용 제4 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-B 영역으로 구성되고,(d-3) 기입용 제4 트랜지스터의 채널 형성 영역은 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-B 영역의 표면 영역으로 구성되고,(E) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,(e) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,(F) 제2-A 영역은 기입정보 설정선-A에 접속되고,(f) 제2-B 영역은 기입정보 설정선-B에 접속되고,(G) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(g) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,(H) 제1 영역은 소정의 전위를 갖는 라인에 접속되는반도체 메모리 셀.
- 제94항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제94항에 있어서,상기 제1 반도체 메모리 장치는 제1 도전형의 전류제어용 제3 접합 전계 효과 트랜지스터를, 상기 제2 반도체 메모리 장치는 제1 도전형의 전류제어용 제4 접합 전계 효과 트랜지스터를 추가로 가지며,(I-1) 제3 접합 전계 효과 트랜지스터의 게이트 영역은 제2-A 영역 및 제3-A 영역으로 구성되고,(I-2) 제3 접합 전계 효과 트랜지스터의 채널 영역은 제2-A 영역 및 제3-A 영역 사이에 놓여 있는 제1 영역의 일부로 구성되고,(i-1) 제4 접합 전계 효과 트랜지스터의 게이트 영역은 제2-B 영역 및 제3-B 영역으로 구성되고,(i-2) 제4 접합 전계 효과 트랜지스터의 채널 영역은 제2-B 영역 및 제3-B 영역 사이에 놓여 있는 제1 영역의 일부로 구성되는반도체 메모리 셀.
- 제96항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제1 영역은 소정의 전위를 갖는 라인에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,(바-1) 제1 영역과 제4-A 영역, 및 제2-A 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(바-2) 제1 영역과 제4-B 영역, 및 제2-B 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,(D) 제1 다이오드는 제2-A 영역 및 제1 영역으로 구성되고,(d) 제2 다이오드는 제2-B 영역 및 제1 영역으로 구성되고,(E) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,(e) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,(F) 제2-A 영역은 기입정보 설정선-A에 접속되고,(f) 제2-B 영역은 기입정보 설정선-B에 접속되고,(G) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(g) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,(H) 제1-A 영역은 기입정보 설정선-A에 접속되고,(h) 제1-B 영역은 기입정보 설정선-B에 접속되는반도체 메모리 셀.
- 제98항에 있어서, 상기 기입정보 설정선-A가 기입정보 설정선-B와 공통인 반도체 메모리 셀.
- 제98항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역은 기입정보 설정선-A에 접속되는 대신, 메모리 셀 선택용 제2-A 라인에 접속되고,제2-B 영역은 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2-B 라인에 접속되는반도체 메모리 셀.
- 제100항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제98항에 있어서,상기 반도체 메모리 셀은 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되는 제6-A 도전성 영역 및 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되는 제6-B 도전성 영역을 추가로 가지며,상기 제1 다이오드는 제1 영역 및 제2-A 영역으로 구성되는 대신, 제1 영역 및 제6-A 영역으로 구성되는 쇼트키 다이오드를 포함하고,상기 제2 다이오드는 제1 영역 및 제2-B 영역으로 구성되는 대신, 제1 영역 및 제6-B 영역으로 구성되는 쇼트키 다이오드를 포함하는반도체 메모리 셀.
- 제102항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제102항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역은 기입정보 설정선-A에 접속되는 대신, 메모리 셀 선택용 제2-A 라인에 접속되고,제2-B 영역은 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2-B 라인에 접속되는반도체 메모리 셀.
- 제104항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제98항에 있어서,상기 기입정보 설정선-A는 기입정보 설정선-B와 공통이고,상기 반도체 메모리 셀은 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는 제6 도전성 영역을 가지며,상기 제1 다이오드는 제1 영역 및 제2-A 영역으로 구성되는 대신, 제1 영역 및 제6 영역으로 구성되는 쇼트키 다이오드를 포함하고,상기 제2 다이오드는 제1 영역 및 제2-B 영역으로 구성되는 대신, 제1 영역 및 제6 영역으로 구성되는 쇼트키 다이오드를 포함하는반도체 메모리 셀.
- 제106항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역 및 제2-B 영역은 기입정보 설정선-A 및 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제98항에 있어서,제5-A 영역은 기입정보 설정선-A에 접속되는 대신, 제3-A 영역 접속되고,제5-B 영역은 기입정보 설정선-B에 접속되는 대신, 제3-B 영역 접속되는반도체 메모리 셀.
- 제108항에 있어서, 상기 기입정보 설정선-A가 기입정보 설정선-B와 공통인 반도체 메모리 셀.
- 제108항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역은 기입정보 설정선-A에 접속되는 대신, 메모리 셀 선택용 제2-A 라인에 접속되고,제2-B 영역은 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2-B 라인에 접속되는반도체 메모리 셀.
- 제110항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제108항에 있어서,상기 반도체 메모리 셀은 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되는 제6-A 도전성 영역 및 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되는 제6-B 도전성 영역을 추가로 가지며,상기 제1 다이오드는 제1 영역 및 제2-A 영역으로 구성되는 대신, 제1 영역 및 제6-A 영역으로 구성되는 쇼트키 다이오드를 포함하고,상기 제2 다이오드는 제1 영역 및 제2-B 영역으로 구성되는 대신, 제1 영역 및 제6-B 영역으로 구성되는 쇼트키 다이오드를 포함하는반도체 메모리 셀.
- 제112항에 있어서, 상기 기입정보 설정선-A가 기입정보 설정선-B와 공통인 반도체 메모리 셀.
- 제112항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역은 기입정보 설정선-A에 접속되는 대신, 메모리 셀 선택용 제2-A 라인에 접속되고,제2-B 영역은 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2-B 라인에 접속되는반도체 메모리 셀.
- 제114항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제108항에 있어서,상기 기입정보 설정선-A는 기입정보 설정선-B와 공통이고,상기 반도체 메모리 셀은 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는 제6 도전성 영역을 가지며,상기 제1 다이오드는 제1 영역 및 제2-A 영역으로 구성되는 대신, 제1 영역 및 제6 영역으로 구성되는 쇼트키 다이오드를 포함하고,상기 제2 다이오드는 제1 영역 및 제2-B 영역으로 구성되는 대신, 제1 영역 및 제6 영역으로 구성되는 쇼트키 다이오드를 포함하는반도체 메모리 셀.
- 제116항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역 및 제2-B 영역은 기입정보 설정선-A 및 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제3 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제4 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-A 반도전성 또는 도전성 영역,(나-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제1 영역과 함께 정류(整流)접합을 형성하는 제2-B 반도전성 또는 도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-A 영역과는 떨어져 있는, 제1 도전형과는 반대인 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2-B 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,(바-1) 제1 영역과 제4-A 영역, 제2-A 영역과 제3-A 영역, 및 제3-A 영역과 5-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(바-2) 제1 영역과 제4-B 영역, 제2-B 영역과 제3-B 영역, 및 제3-B 영역과 5-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제2-A 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제2-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2-B 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,(D-1) 기입용 제3 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제1 트랜지스터의 채널 형성 영역으로 기능하는 제3-A 영역의 표면 영역으로 구성되고,(D-2) 기입용 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-A 영역으로 구성되고,(D-3) 기입용 제3 트랜지스터의 채널 형성 영역은 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-A 영역의 표면 영역으로 구성되고,(d-1) 기입용 제4 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제2 트랜지스터의 채널 형성 영역으로 기능하는 제3-B 영역의 표면 영역으로 구성되고,(d-2) 기입용 제4 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-B 영역으로 구성되고,(d-3) 기입용 제4 트랜지스터의 채널 형성 영역은 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-B 영역의 표면 영역으로 구성되고,(E) 제1 다이오드는 제2-A 영역 및 제1 영역으로 구성되고,(e) 제2 다이오드는 제2-B 영역 및 제1 영역으로 구성되고,(F) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,(f) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,(G) 제2-A 영역은 기입정보 설정선-A에 접속되고,(g) 제2-B 영역은 기입정보 설정선-B에 접속되고,(H) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(h) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되는반도체 메모리 셀.
- 제118항에 있어서, 상기 기입정보 설정선-A가 기입정보 설정선-B와 공통인 반도체 메모리 셀.
- 제118항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역은 기입정보 설정선-A에 접속되는 대신, 메모리 셀 선택용 제2-A 라인에 접속되고,제2-B 영역은 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2-B 라인에 접속되는반도체 메모리 셀.
- 제120항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제118항에 있어서,상기 반도체 메모리 셀은 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되는 제6-A 도전성 영역 및 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되는 제6-B 도전성 영역을 추가로 가지며,상기 제1 다이오드는 제1 영역 및 제2-A 영역으로 구성되는 대신, 제1 영역 및 제6-A 영역으로 구성되는 쇼트키 다이오드를 포함하고,상기 제2 다이오드는 제1 영역 및 제2-B 영역으로 구성되는 대신, 제1 영역 및 제6-B 영역으로 구성되는 쇼트키 다이오드를 포함하는반도체 메모리 셀.
- 제118항에 있어서, 상기 기입정보 설정선-A가 기입정보 설정선-B와 공통인 반도체 메모리 셀.
- 제122항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역은 기입정보 설정선-A에 접속되는 대신, 메모리 셀 선택용 제2-A 라인에 접속되고,제2-B 영역은 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2-B 라인에 접속되는반도체 메모리 셀.
- 제124항에 있어서, 상기 메모리 셀 선택용 제2-A 라인이 메모리 셀 선택용 제2-B 라인과 공통인 반도체 메모리 셀.
- 제118항에 있어서,상기 기입정보 설정선-A는 기입정보 설정선-B와 공통이고,상기 반도체 메모리 셀은 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는 제6 도전성 영역을 가지며,상기 제1 다이오드는 제1 영역 및 제2-A 영역으로 구성되는 대신, 제1 영역 및 제6 영역으로 구성되는 쇼트키 다이오드를 포함하고,상기 제2 다이오드는 제1 영역 및 제2-B 영역으로 구성되는 대신, 제1 영역 및 제6 영역으로 구성되는 쇼트키 다이오드를 포함하는반도체 메모리 셀.
- 제126항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2-A 영역 및 제2-B 영역은 기입정보 설정선-A 및 기입정보 설정선-B에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는, 제1 도전형과는 반대인 제2 도전형의 제2 반도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,(바-1) 제1 영역과 제4-A 영역, 및 제2 영역과 제3-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(바-2) 제1 영역과 제4-B 영역, 및 제2 영역과 제3-B 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제1 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,(D) 제1 다이오드와 제2 다이오드는 각각 제1 영역과 제2 영역으로 구성되고,(E) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,(e) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,(F) 제2 영역은 기입정보 설정선에 접속되고,(G) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(g) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되고,(H) 제5-A 영역 및 제5-B 영역은 기입정보 설정선에 접속되는반도체 메모리 셀.
- 제128항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2 영역은 기입정보 설정선에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제128항에 있어서,제5-A 영역은 기입정보 설정선에 접속되는 대신, 제3-A 영역에 접속되고,제5-B 영역은 기입정보 설정선에 접속되는 대신, 제3-B 영역에 접속되는반도체 메모리 셀.
- 제130항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2 영역은 기입정보 설정선에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
- 제1 주면 및 제1 주면에 대향하는 제2 주면을 가지는 반도전체층을 구비하고, 제1 도전형의 독출용 제1 트랜지스터와 제2 도전형의 기입용 제1 트랜지스터와 제1 도전형의 전류제어용 제1 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제3 트랜지스터와 제1 다이오드를 포함하는 제1 반도체 메모리 장치와, 제1 도전형의 독출용 제2 트랜지스터와 제2 도전형의 기입용 제2 트랜지스터와 제1 도전형의 전류제어용 제2 접합 전계 효과 트랜지스터와 제2 도전형의 기입용 제4 트랜지스터와 제2 다이오드를 포함하는 제2 반도체 메모리 장치로 이루어지며,(가) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성된 제1 도전형의 제1 반도전성 영역(semi-conductive region),(나) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도전체층을 통해 형성되고, 제1 영역과 접하는, 제1 도전형과는 반대인 제2 도전형의 제2 반도전성 영역,(다-1) 제1 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-A 반도전성 영역,(다-2) 제2 주면을 포함하는 제1 영역의 표면 영역에 형성되고, 제2 영역과는 떨어져 있는, 제2 도전형의 제3-B 반도전성 영역,(라-1) 제1 주면을 포함하는 제3-A 영역의 표면 영역에 형성되는 제1 도전형의 제4-A 반도전성 영역,(라-2) 제2 주면을 포함하는 제3-B 영역의 표면 영역에 형성되는 제1 도전형의 제4-B 반도전성 영역,(마-1) 제1 주면을 포함하는 제4-A 영역의 표면 영역에 형성되고, 제4-A 영역과 함께 정류접합을 형성하는 제5-A 반도전성 또는 도전성 영역,(마-2) 제2 주면을 포함하는 제4-B 영역의 표면 영역에 형성되고, 제4-B 영역과 함께 정류접합을 형성하는 제5-B 반도전성 또는 도전성 영역,(바-1) 제1 영역과 제4-A 영역, 제2 영역과 제3-A 영역, 및 제3-A 영역과 제5-A 영역을 브리지하기 위해 제1 주면 상에 형성된 제1 배리어층 상에 형성되는 제1 반도체 메모리 장치의 게이트부, 및(바-2) 제1 영역과 제4-B 영역, 제2 영역과 제3-B 영역, 및 제3-A 영역과 제5-A 영역을 브리지하기 위해 제2 주면 상에 형성된 제2 배리어층 상에 형성되는 제2 반도체 메모리 장치의 게이트부를 포함하고,(A-1) 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제4-A 영역으로 구성되고,(A-2) 독출용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(A-3) 독출용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제1 영역의 표면 영역과 제4-A 영역 사이에 놓여 있는, 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(a-1) 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제4-B 영역으로 구성되고,(a-2) 독출용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(a-3) 독출용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제1 영역의 표면 영역과 제4-B 영역 사이에 놓여 있는, 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(B-1) 기입용 제1 트랜지스터의 한 쪽 소스/드레인 영역은 제1 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(B-2) 기입용 제1 트랜지스터의 다른 쪽 소스/드레인 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역으로 구성되고,(B-3) 기입용 제1 트랜지스터의 채널 형성 영역은 제1 주면을 포함하는 제3-A 영역의 표면 영역과 제1 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제1 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(b-1) 기입용 제2 트랜지스터의 한 쪽 소스/드레인 영역은 제2 주면을 포함하는 제2 영역의 표면 영역으로 구성되고,(b-2) 기입용 제2 트랜지스터의 다른 쪽 소스/드레인 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역으로 구성되고,(b-3) 기입용 제2 트랜지스터의 채널 형성 영역은 제2 주면을 포함하는 제3-B 영역의 표면 영역과 제2 주면을 포함하는 제2 영역의 표면 영역 사이에 놓여 있는, 제2 주면을 포함하는 제1 영역의 표면 영역으로 구성되고,(C-1) 제1 접합 전계 효과 트랜지스터의 게이트 영역은 제5-A 영역 및 제5-A 영역과 대향하는 제3-A 영역의 일부로 구성되고,(C-2) 제1 접합 전계 효과 트랜지스터의 채널 영역은 제5-A 영역 및 제3-A 영역의 일부 사이에 놓여 있는 제4-A 영역의 일부로 구성되고,(C-3) 제1 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-A 영역의 일부, 제1 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-A 영역의 일부 중 한 쪽, 및 제1 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-A 영역의 일부 중 다른 쪽으로 구성되고,(c-1) 제2 접합 전계 효과 트랜지스터의 게이트 영역은 제5-B 영역 및 제5-B 영역과 대향하는 제3-B 영역의 일부로 구성되고,(c-2) 제2 접합 전계 효과 트랜지스터의 채널 영역은 제5-B 영역 및 제3-B 영역의 일부 사이에 놓여 있는 제4-B 영역의 일부로 구성되고,(c-3) 제2 접합 전계 효과 트랜지스터의 소스/드레인 영역은 제4-B 영역의 일부, 제2 접합 전계 효과 트랜지스터의 채널 영역의 일단(一端)으로부터 연장되는 제4-B 영역의 일부 중 한 쪽, 및 제2 접합 전계 효과 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4-B 영역의 일부 중 다른 쪽으로 구성되고,(D-1) 기입용 제3 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제1 트랜지스터의 채널 형성 영역으로 기능하는 제3-A 영역의 표면 영역으로 구성되고,(D-2) 기입용 제3 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-A 영역으로 구성되고,(D-3) 기입용 제3 트랜지스터의 채널 형성 영역은 독출용 제1 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-A 영역의 표면 영역으로 구성되고,(d-1) 기입용 제4 트랜지스터의 한 쪽 소스/드레인 영역은 독출용 제2 트랜지스터의 채널 형성 영역으로 기능하는 제3-B 영역의 표면 영역으로 구성되고,(d-2) 기입용 제4 트랜지스터의 다른 쪽 소스/드레인 영역은 제5-B 영역으로 구성되고,(d-3) 기입용 제4 트랜지스터의 채널 형성 영역은 독출용 제2 트랜지스터의 한 쪽 소스/드레인 영역으로 기능하는 제4-B 영역의 표면 영역으로 구성되고,(E) 제1 다이오드와 제2 다이오드는 각각 제1 영역과 제2 영역으로 구성되고,(F) 제1 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-A 라인에 접속되고,(f) 제2 반도체 메모리 장치의 게이트부는 메모리 셀 선택용 제1-B 라인에 접속되고,(G) 제2 영역은 기입정보 설정선에 접속되고,(H) 제4-A 영역은 메모리 셀 선택용의 제2-A 라인에 접속되고,(h) 제4-B 영역은 메모리 셀 선택용의 제2-B 라인에 접속되는반도체 메모리 셀.
- 제132항에 있어서,제4-A 영역은 메모리 셀 선택용 제2-A 라인에 접속되는 대신, 소정의 전위를 갖는 라인-A에 접속되고,제4-B 영역은 메모리 셀 선택용 제2-B 라인에 접속되는 대신, 소정의 전위를 갖는 라인-B에 접속되고,제2 영역은 기입정보 설정선에 접속되는 대신, 메모리 셀 선택용 제2 라인에 접속되는반도체 메모리 셀.
Applications Claiming Priority (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP97-297559 | 1997-10-29 | ||
| JP97-297560 | 1997-10-29 | ||
| JP29756097 | 1997-10-29 | ||
| JP29755997 | 1997-10-29 | ||
| JP10024652A JPH11224906A (ja) | 1998-02-05 | 1998-02-05 | 半導体メモリセル |
| JP98-24651 | 1998-02-05 | ||
| JP98-24652 | 1998-02-05 | ||
| JP10024651A JPH11224907A (ja) | 1998-02-05 | 1998-02-05 | 半導体メモリセル及びその製造方法 |
| JP98-38690 | 1998-02-20 | ||
| JP10038690A JPH11238811A (ja) | 1998-02-20 | 1998-02-20 | 半導体メモリセル |
| JP98-50348 | 1998-03-03 | ||
| JP10050348A JPH11251456A (ja) | 1998-03-03 | 1998-03-03 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990037483A true KR19990037483A (ko) | 1999-05-25 |
| KR100536928B1 KR100536928B1 (ko) | 2006-04-21 |
Family
ID=27549196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980045696A KR100536928B1 (ko) | 1997-10-29 | 1998-10-29 | 반도체 메모리 셀 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6274912B1 (ko) |
| EP (1) | EP0913867B1 (ko) |
| KR (1) | KR100536928B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100819996B1 (ko) * | 2006-03-31 | 2008-04-08 | 산켄덴키 가부시키가이샤 | 복합 반도체장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596851B1 (ko) * | 2004-09-02 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 채널 이온 주입 방법 |
| US11367479B2 (en) * | 2019-09-30 | 2022-06-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM structure and method |
| TWI755874B (zh) | 2019-09-30 | 2022-02-21 | 台灣積體電路製造股份有限公司 | 半導體裝置及其形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4417325A (en) * | 1981-07-13 | 1983-11-22 | Eliyahou Harari | Highly scaleable dynamic ram cell with self-signal amplification |
| JPH0671068B2 (ja) * | 1983-09-09 | 1994-09-07 | 株式会社東芝 | 半導体記憶装置 |
| JPH0799251A (ja) | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| US5370516A (en) * | 1993-08-30 | 1994-12-06 | Hoover Universal, Inc. | Apparatus for manufacturing seating components |
| JPH11191596A (ja) * | 1997-04-02 | 1999-07-13 | Sony Corp | 半導体メモリセル及びその製造方法 |
-
1998
- 1998-10-23 US US09/177,390 patent/US6274912B1/en not_active Expired - Fee Related
- 1998-10-29 KR KR1019980045696A patent/KR100536928B1/ko not_active IP Right Cessation
- 1998-10-29 EP EP98402702A patent/EP0913867B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100819996B1 (ko) * | 2006-03-31 | 2008-04-08 | 산켄덴키 가부시키가이샤 | 복합 반도체장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100536928B1 (ko) | 2006-04-21 |
| EP0913867A3 (en) | 2009-05-06 |
| US6274912B1 (en) | 2001-08-14 |
| EP0913867A2 (en) | 1999-05-06 |
| EP0913867B1 (en) | 2012-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100497708B1 (ko) | 반도체메모리셀 및 그 제조방법 | |
| US6891225B2 (en) | Dynamic semiconductor memory device | |
| US6246083B1 (en) | Vertical gain cell and array for a dynamic random access memory | |
| KR100388341B1 (ko) | 비휘발성 랜덤 액세스 메모리 셀 어레이 및 그 제조 방법 | |
| US20030168677A1 (en) | One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region | |
| JP2005158952A (ja) | 半導体装置及びその製造方法 | |
| US20060138558A1 (en) | Semiconductor memory device and method of fabricating the same | |
| JP2851968B2 (ja) | 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法 | |
| KR20100051355A (ko) | 커패시터 없는 디램 소자 | |
| JPS6136384B2 (ko) | ||
| KR19990037483A (ko) | 반도체 메모리 셀 및 그 제조방법 | |
| JP2001024161A (ja) | 半導体メモリセル | |
| KR100688314B1 (ko) | 반도체 메모리 셀 | |
| KR19980025062A (ko) | 반도체메모리셀 및 그 제조방법 | |
| US6501110B1 (en) | Semiconductor memory cell | |
| Mukai et al. | Proposal of a logic compatible merged-type gain cell for high-density embedded DRAM's | |
| US20230422492A1 (en) | Semiconductor structure and method for manufacturing same, memory and operation method thereof | |
| JP2000349171A (ja) | 半導体メモリセル | |
| JPH11238811A (ja) | 半導体メモリセル | |
| JPH11224907A (ja) | 半導体メモリセル及びその製造方法 | |
| JPH11224906A (ja) | 半導体メモリセル | |
| JP2000269360A (ja) | 半導体メモリセル | |
| JP2000294657A (ja) | 半導体メモリセル | |
| JPH1093047A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2000299392A (ja) | 半導体メモリセル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111129 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20121130 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |