KR100388341B1 - 비휘발성 랜덤 액세스 메모리 셀 어레이 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 랜덤 액세스 메모리(non-volatile random access memory : NVRAM) 셀 및 그 제조 방법에 관한 것이다. NAND와 같은 구조로 스택(stack)된 3 개의 FET를 각각이 포함하는 NVRAM 셀의 쌍이 실리콘 기둥 내에서 수직으로 형성된다. 기둥의 바닥에 있는 소스(source) 소자는 셀들 중 하나에 접지 전압을 선택적으로 제공한다. 부동 게이트는 소스 소자의 게이트 라인으로부터 위쪽으로 연장한다. 인접한 기둥 사이에서 뻗어있는 제어 게이트 판은 프로그래밍 전압을 제어 게이트에 선택적으로 제공한다. 소스 게이트 및 제어 게이트는 실리콘 함량비가 높은 산화물을 통해 부동 게이트에 캐패시턴스성 결합을 한다. 실리콘 기둥 사이의 폴리실리콘 플러그는 인접한 기둥 내에 있는 셀에 대한 워드 라인 게이트이다. 각 기둥의 상부에 있는 확산부는 기둥에 있는 두 셀에 대한 비트 라인 콘택트이다. 기둥 상에 있는 각 셀의 쌍은 공통 비트 라인 및 공통 워드 라인 상에 있다. 워드 라인, 제어 게이트, 소스 게이트 라인은 쌍에 있는 개개의 셀을 선택한다.
Description
관련 출원
본 발명은 본 출원의 양수인에게 양도되며 청 에이치. 람(Chung H. Lam)에 의해 출원된 "NVRAM Array Architecture Utilizing Common Bitline And Wordline"이라는 제목의 미국 특허 출원 제09/224,827호(대리인 문서 번호 BU9-98-017)와 관련된 것이다.
본 발명은 전반적으로 비휘발성 메모리 셀에 관한 것으로, 보다 상세하게는 높은 집적도를 갖는 직접 기록 방식의 3 차원 비휘발성 랜덤 액세스 메모리(non-volatile random access memory : NVRAM) 셀 및 와 그 제조 방법에 관한 것이다.
비휘발성 랜덤 액세스 메모리(NVRAM) 어레이 내의 비휘발성 부동 게이트 메모리 셀은 업계에 널리 알려져 있다. NVRAM 셀 내에서, 셀의 도전 상태는 셀의 부동 게이트의 충전 상태에 의해 결정된다. 부동 게이트는 2 소자 NAND와 같은 구조로 적층(stack)된 전계 효과 트랜지스터(field effect transistor : FET)의 전기적으로 격리된 게이트이다. 전하는 얇은 절연층을 통해 부동 게이트로 들어가거나 이로부터 제거되며, 이 얇은 절연층은 통상적으로 (판독 동작 중에) 게이트를 다른 인접한 도전층으로부터 전기적으로 격리시킨다. 전형적으로, 음(negative)으로 충전된 부동 게이트는 이진수의 1 상태를 나타내지만, 충전되지 않은 부동 게이트는 이진수의 0 상태를 나타낸다. NAND와 같은 구조의 다른 소자가 선택적인 셀 판독 및 기록 선택을 제공한다.
셀에 기록하기 위해, 제어 게이트(혹은 프로그램 게이트)가 어레이의 일부분에 있는 부동 게이트에 캐패시턴스성 결합을 한다. 제어 게이트 상에 인가된 프로그램 전압은 제어 게이트에 접속된 셀의 부동 게이트를 충분히 바이어스(bias)하여 셀의 부동 게이트 상의 전하를 변경, 즉 선택된 셀에 기록한다.
통상적으로, 종래의 메모리 셀에 데이터를 기록하기 위해서는 기존에 기록된 것을 소거한 다음 기록하여야만 한다. 각각의 이러한 동작은 예컨대 10 밀리세컨드(millisceond)와 같은 하나 이상의 머신 사이클(machine cycle), 8-20 볼트와 같이 상당히 높은 외부 전압 공급을 필요로 하기도 한다. 정상 전압보다 높은 이러한 전압을 셀에 제공하기 위해서 특별한 디코더 회로가 사용된다.
셀 크기를 최소로 함으로써 셀 집적도를 최대로 하는 것이 통상적인 설계 목표이다. 그러나, 메모리 설계자는 현재의 기술 수준으로 6-8 스퀘어(square)보다 작은 단위 셀을 달성하지 못했는데, 여기서 스퀘어는 주어진 기술에 대한 최소의 단위 설계 면적, 예컨대 0.2 ㎛ × 0.2 ㎛이다. 어떠한 소자 제조 기술도 더욱 조밀한 메모리 어레이를 제조하거나 칩 소요 전력을 감소시키지 못하였다.
따라서, 더 소형이며 더 조밀한 NVRAM 셀에 대한 필요성이 제기된다.
본 발명의 목적은 NVRAM 셀 크기를 감소시키는 것이다.
본 발명의 다른 목적은 단일의 집적 회로 칩 상에 포함될 수 있는 NVRAM 셀의 개수를 증가시키는 것이다.
본 발명은 비휘발성 랜덤 액세스 메모리(NVRAM) 셀 및 그 제조 방법에 관한 것이다. 각각이 NAND와 같은 구조로 스택된 3 개의 FET를 포함하는 NVRAM 셀 쌍이 실리콘 기둥 내에 수직으로 형성된다. 기둥의 바닥에 있는 소스 소자는 접지 전압을 셀들 중 하나에 선택적으로 제공한다. 부동 게이트는 소스 소자의 게이트 라인으로부터 위쪽으로 뻗는다. 인접한 기둥 사이에 걸친 제어 게이트 판은 프로그래밍 전압을 제어 게이트에 선택적으로 제공한다. 소스 게이트 및 제어 게이트 모두는 실리콘 함량비가 높은 산화물(silicon rich oxide)을 통해 캐패시턴스성으로 부동 게이트에 결합된다. 실리콘 기둥 사이의 폴리실리콘 플러그(plug)는 인접한 기둥 내에 있는 셀에 대한 워드 라인(word line) 게이트이다. 각 기둥의 상부에 있는 확산부는 그 기둥에 있는 양쪽 셀에 대한 비트 라인 콘택트(bit line contact)이다. 기둥에 있는 각 셀의 쌍은 공통 비트 라인 및 공통 워드 라인 상에 있다. 워드 라인 및 제어 게이트 혹은 소스 게이트 라인은 개별적으로 각각의 쌍 내에 있는 셀을 선택한다.
도 1a는 바람직한 비휘발성 랜덤 액세스 메모리(NVRAM) 셀의 개략도,
도 1b는 도 1a의 셀의 바람직한 실시예 어레이의 일부분의 단면도,
도 1c는 서브어레이 구성과 바람직한 실시예에 따른 NVRAM 셀의 서브어레이용 셀 디코더의 개략도,
도 2는 바람직한 실시예의 NVRAM을 형성하는 바람직한 실시 방법의 흐름도,
도 3-12는 도 2의 각 단계를 완성한 후의 바람직한 실시예에 따른 어레이의 단면도,
도 13은 어레이 형성 및 금속 워드 라인 형성을 완성한 후의 도 3-12의 바람직한 실시예의 단면도.
도면의 주요 부분에 대한 부호의 설명
158 : 트렌치 180 : 소스 게이트 기둥
194 : 부동 게이트 판 232 : 제어 게이트 콘택트 기둥
234 : TEOS 덮개 294 : 비트 라인 확산부
312 : 비트 라인 콘택트 스터드 316 : 질화물 플러그
전술한 목적 및 여타 목적, 특징, 이점은 도면에 대한 본 발명의 바람직한실시예의 다음의 상세한 설명을 참조하면 더 잘 이해될 수 있을 것이다.
이제 도면, 특히 도 1a를 참조하면, 도 1a는 바람직한 비휘발성 랜덤 액세스 메모리(non-volatile random access memory : NVRAM) 셀(100)을 개략적으로 도시한다. 3 개의 FET(102, 104, 106)가 NAND와 같은 구조로 스택(stack)된다. 접지와 부동(floating) 게이트 소자(104) 사이에 접속된 소스(source) 소자(102)는 소스 게이트(SG) 라인(line)에 연결된 게이트를 구비한다. 워드(word) 라인 선택 소자(106)는 비트(bit) 라인(BL)과 부동 게이트 소자(104) 사이에 접속되며, 패싱(passing) 워드 라인(WL)에 연결된 게이트를 구비한다. 제어 게이트(CG) 라인 및 SG는 각 부동 게이트 소자(104)의 부동 게이트(점선(108)으로 표시함)에 캐패시턴스성으로 결합된다.
바람직한 실시예에 따른 어레이의 일부분의 단면인 도 1b로부터 알 수 있는 바와 같이, 종래 기술의 NVRAM 셀과는 달리 인접한 바람직한 NVRAM 셀(100)의 쌍은 공통 워드 라인(WL)과 공통 비트 라인(BL)을 공유한다. 도 1b에서, 각각의 소스 게이트 라인(110, 112)은 트렌치(trench)(114, 116)의 바닥을 따라 각각 연장된다. 각각의 소스 게이트 라인(110, 112)은 소스 게이트 콘택트(contact) 기둥(118)(도 1b에는 소스 게이트 소자(110)에 접속된 소스 게이트 기둥(118)만을 도시함)에 의해 한쪽 끝으로부터 구동된다.
각 트렌치(114, 116)의 바닥을 따라 형성된 확산부(도시하지 않음)는 트렌치(114, 116)를 따르는 각 소스 소자(102)의 소스 확산부이다. 인접한 소스 게이트 콘택트 기둥(118)의 양측면에서 게이트되는 기둥(120, 122) 내의 측벽 FET(field effect transistor)를 통해 접지 전압이 확산부로 공급된다.
평평한 제어 게이트 라인(124, 126)은 각각 소스 게이트 라인(110, 112)과의 바로 위 동일선 상에 있다. 각각의 제어 게이트 라인(124, 126)은 한 쌍의 부동 게이트(108-1과 108-2 및 108-3과 108-4)에 각각 결합된다. 소스 게이트 라인(110, 112)의 경우와 마찬가지로, 평평한 제어 게이트 라인(124, 126)은 제어 게이트 콘택트 기둥(128)에 의해 한쪽 끝으로부터 구동된다.
바람직한 실시예에서, 각각의 워드 라인(130)은 워드 라인 플러그(132, 134)에 접속된다. 각각의 워드 라인 플러그(132, 134)는 부동 게이트 쌍(108-1과 108-2 및 108-3과 108-4)과 적어도 약간은 겹치면서 기둥들(136, 138, 140) 중 두 개의 기둥 사이에서 위쪽으로 뻗어있다. 따라서, 각각의 워드 라인 플러그(132, 134)는 한 쌍의 워드 라인 선택 소자(106)에 대한 게이트이다. 도 1b에 도시된 바와 같이, 각 기둥(136, 138, 140)의 상부에 있는 비트 라인 콘택트(142, 144, 146), 구체적으로는 기둥(138)과 비트 라인 콘택트(144)는 인접한 셀 쌍에 공유되어 있다.
판독하는 동안에, 각각의 셀은 셀의 소스 게이트 라인(110 혹은 112)이 하이(high) 상태임과 동시에 셀의 워드 라인(130)이 하이 상태이면 선택된다. 기록하는 동안에는, 각각의 셀은 셀의 제어 게이트 라인(124 혹은 126)이 하이 상태임과 동시에 셀의 워드 라인(130)이 하이 상태이면 선택된다. 아래의 표 1에는 바람직한 실시예에 따른 NVRAM 셀의 각 단자에서의 판독 및 기록 동작 중의 전압의 예가 나타나 있다.
따라서, 제어 게이트(124)가 하이 상태이고 워드 라인(130)이 하이 상태로구동되는 경우, 부동 게이트 쌍(108-1, 108-2)에 표현된 데이터는 셀로부터 비트 라인(142, 144)에 각각 제공된다. 이와 달리, 제어 게이트(126)가 하이 상태이고 워드 라인(130)이 하이 상태로 구동되는 경우, 부동 게이트 쌍(108-3, 108-4)에 표현된 데이터는 셀로부터 비트 라인(144, 146)에 각각 제공된다. 먼저 셀을 소거하지 않고도 기록이 행해질 수 있다.
| 판 독 | 기 록 | |
| 비트 라인 | 1 V | 00 = 0 V11 = 3 V |
| 워드 라인 | 3 V | 3 V |
| 제어 게이트 | 0 V | 12 V |
| 소스 게이트 | 3 V | 0 V |
따라서, 바람직한 실시예에 따른 NVRAM 칩(chip)의 어레이는 셀의 행 및 열의 다중 서브어레이(sub-array)를 포함한다. 각각의 서브-어레이는 도 1c의 개략도에 도시한 바와 같이 두 개의 제어 게이트(124, 126)와 두 개의 소스 게이트 라인(110, 112)을 포함한다. 임의의 하나의 기록 동작에서는 두 개의 제어 게이트(124, 126) 중 하나만이 하이 상태로 구동되며, 임의의 하나의 판독 동작에서는 두 개의 소스 게이트 라인(110, 112) 중 하나만이 하이 상태로 구동된다. 성능을 최적화 시키기 위해서는, 어떤 하나의 서브-어레이 내에 있는 상이한 제어 게이트 상의 셀에 대한 액세스들 사이에 또 다른 서브-어레이가 액세스된다. 바람직한 실시예 NVRAM에 대한 바람직한 칩 구조가, 본 출원의 양수인에게 양도되며 본 명세서의 내용에 포함되는 것으로 인용된 청 에이치. 람(Chung H. Lam)에 의한 "NVRAM Array Architecture Utilizing Common Bitline And Wordline"이라는 명칭의 미국 특허 출원 제09/224,827호(대리인 문서 번호 BU9-98-017)에 개시되어 있다.
도 2는 바람직한 NVRAM을 형성하는 바람직한 방법의 흐름도이다. 따라서, 제 1 단계(150)는 도 3에 도시한 바와 같이, 실리콘 기판층(152), 바람직하게는 p 형의 필드(field) 도핑된 (p-) 실리콘 웨이퍼에서 시작된다. 통상적인 패드(pad) 산화물 형성(도시하지 않음), 패드 질화물(154) 형성, 패드 TEOS(tetra-ethy-oxy-silane) 증착(도시하지 않음)을 한 후에, 트렌치(156)가 웨이퍼(152) 내에 형성된다. 트렌치(156)는 널리 알려진 임의의 마스크 및 에칭 공정을 사용하여 형성될 수 있다. n 형 도펀트(dopant)가 트렌치(156)의 바닥면(158)에 방향성을 갖도록 주입되어 확산된다. 얇은 게이트 산화물층(160)이 트렌치의 측벽(162) 상에 형성되어 소스 소자의 게이트 산화물을 형성한다. n 형 폴리실리콘을 증착하여 소스 게이트 라인용 폴리(164)로 상기 트렌치를 충진한다. 마지막으로, 임의의 적합한 방법이 사용될 수도 있지만, 바람직하게는, 화학 기계 연마법(chemical mechanical polishing : CMP)을 사용하여 잉여 폴리실리콘을 제거한다.
다음에, 도 4에 도시한 바와 같이 단계(170)에서는, 폴리(164)를 마스크한 다음 에칭하여 이를 트렌치 아래 부분까지 리세스(recess)시켜 소스 게이트 라인(172, 174, 176)을 형성한다. 먼저, 폴리 충진물(164)을 잔여 패드 질화물(154) 아래까지 리세스시킨다. TEOS의 덮개층(178)이 리세스된 구조 위에 증착되며, 이 덮개층(178)은 바람직하게 CMP를 사용하여 평탄화된다. 널리 알려진 임의의 레지스트(resist) 및 에칭 공정을 사용하여 덮개층을 패터닝하여 리세스된 폴리 충진물(164)로부터 TEOS 덮개층(178)을 제거한다. 소스 게이트 콘택트 기둥(예컨대, (118))이 형성될 장소에 TEOS가 남게 된다. 마지막으로, 단계(170)에서는 선택적 에칭을 사용하여 폴리 충진물(164)의 노출된 일부분을 제거하여 한쪽 끝이 TEOS 덮개(178)로 덮여진 소스 게이트 콘택트 기둥(180)을 각각이 구비하는 소스 게이트 라인(172, 174, 176)을 남게 한다.
다음에, 단계(190)에서는 도 5에 도시한 바와 같이, 부동 게이트(108)가 형성된다. 먼저, 사전 세정(pre-clean) 단계에서 도 4의 구조가 세정된다. 이어서, 부동 게이트 산화물이 노출된 트렌치 실리콘 측벽 상에 형성된다. 초기 부합적 폴리실리콘층이 10 ㎚ 미만으로 증착되어 트렌치의 측벽 상에 실리콘 버퍼를 형성한다. 이 Si 버퍼를 형성한 후에, Si를 산화물 안으로 이온 주입하여 실리콘 함량비가 높은 부동 게이트 산화물(192)을 형성한다. Si 버퍼는 원하지 않게 부동 게이트 산화물 안으로 Si가 주입되는 것을 방지한다. 산화물 안으로 Si를 주입하는 것이 바람직하기는 하지만, 본 기술에서 실리콘 함량비가 높은 산화물을 형성하는 널리 알려진 다른 방법이 사용될 수도 있다. 실리콘 함량비가 높은 부동 게이트 산화물을 형성한 다음, 폴리실리콘의 얇은 부합층이 구조 상에 증착된다. 바람직하게는 반응성 이온 에칭 기법(reactive ion etch : RIE)을 사용하여 부합적 폴리층을 방향성이 있게 에칭하여 수평면으로부터 폴리를 제거한다. RIE는 얇은 폴리(194) 시트(sheet)가 트렌치 측벽(160)의 일부분(부동 게이트가 형성될 장소)만을 따라 남게 될 때까지 계속된다.
다음에, 단계(210)에서는 도 6에 도시한 바와 같이, 제어 게이트용의 얇은 폴리실리콘 라이너(liner)(212)가 도 5의 구조에 추가로 형성된다. 그렇게 하기 위해서, 원래의 산화물을 제거하기 위한 사전 세정 후에, 실리콘 함량비가 높은 산화물이 특히 폴리 시트(194)에 증착된다. 다음에, 20-50 ㎚ 정도로 얇은, 바람직하게는 n 형 폴리실리콘인 부합적 폴리 라이너층(212)이 이 구조에 추가로 형성된다. 질화물 스페이서막(spacer)을 폴리 라이너(212) 상에 증착한 다음 이를 방향성으로 에칭하여 수평면상의 질화물 스페이서막을 제거한다. 이어서, 노출된 폴리 라이너를 산화시켜 산화물(214)을 형성한다. 마지막으로, 질화물 스페이서막을 스트립하여 도 6의 구조가 되게 한다.
다음에, 단계(230)에서는 도 7에 도시한 바와 같이, 도 6의 폴리 라이너(212)가 실리사이드(silicide)로 충진된 다음 리세스된다. 실리사이드로는 CoSiX가 바람직하지만 TiSiX혹은 WSiX가 사용될 수도 있다. 따라서, 도 4에 도시한 소스 게이트 폴리실리콘의 경우와 마찬가지로 폴리 라이너(212)를 실리사이드로 충진한 후에, 실리사이드와 폴리 라이너(212)가 약간 리세스된 다음 TEOS 덮개층이 증착된다. TEOS 덮개층은, 바람직하게 CMP를 사용하여, 표면이 평탄화되면서 부분적으로 제거된다. TEOS 덮개층을 패터닝한 다음, TEOS 덮개(234) 때문에 잔존하게 되는 제어 게이트 콘택트 기둥(232)에 있는 TEOS 덮개(234) 부분만 제외하고, 실리사이드 충진된 폴리 라이너로부터 TEOS 덮개를 제거한다. 이어서, 노출된 실리사이드 충진 폴리 라이너(212)가 부동 게이트 판(194)의 상부 에지(edge) 아래까지리세스되어 잔존한 폴리 라이너(212) 사이에 끼워진 평평한 제어 게이트 라인(236, 238, 240)을 형성한다.
다음에, 단계(250)에서는 도 8에 도시한 바와 같이, 개개의 워드 라인을 형성하기 위해 도 7의 구조에 폴리실리콘이 충진된다. 소정의 원래의 산화물을 제거하기 위한 사전 세정 단계 후에, 게이트 산화물(252)이 노출된 트렌치 측벽(162) 상에 성장된다. 폴리실리콘(254), 바람직하게는 n 형 폴리실리콘이 상기 구조 상에 증착되어 트렌치(158)를 충진한다. 잉여 폴리실리콘(254)은 바람직하게는 CMP를 사용하여 제거된다. 트렌치(158) 내에 남아 있는 워드 라인 폴리실리콘(254)이 약간 리세스된 다음 TEOS 덮개층으로 덮여진다. 바람직하게 CMP를 사용하여 워드 라인 폴리실리콘(254) 상의 TEOS 덮개(256)만 남기고 잉여 TEOS를 제거한다.
다음에, 단계(270)에서는 도 9에 도시한 바와 같이, 제 1 트렌치 세트와 직각인 제 2 트렌치(270, 272, 274) 세트를 도 8의 구조에 에칭함으로써 개개의 셀이 규정된다. 바람직하게, 실리사이드에 대해 선택성을 갖는 방향성 RIE를 사용하여 실리사이드 제어 게이트 라인(236, 238, 240)만 제외한 나머지 모두를 에칭한다. 소스 게이트 라인(172, 174, 176)의 상부면이 약간 에칭될 때까지 제 2 트렌치를 계속하여 에칭한다. 소스 게이트 라인(172, 174, 176)이 완전히 제거되지 않는 한 그 에칭된 양은 중요하지 않다.
소스 게이트 기둥(180)과 제어 게이트 콘택트 기둥(232) 사이에서 트렌치(274)가 에칭되며, 개개의 제어 게이트 콘택트 기둥(232) 사이의 실리콘이 제거되는데, 바람직하게는 게이트 콘택트 기둥(232)까지 뻗어 있고 게이트 콘택트기둥(232)의 양쪽면 상에 있는 양쪽의 제 2 트렌치에 걸친 단일의 넓은 트렌치가 형성된다. 제 2 트렌치를 에칭한 후에, NVRAM 어레이의 개개의 워드 라인(276)이 규정된다. 워드 라인(276)이 규정된 다음, 도 9의 구조 내에 있는 트렌치(272, 274)가 TEOS(도시하지 않음)로 충진되며, 이 충진된 구조는 다시 평탄화되어 어레이 구조가 실질적으로 완성된다.
단계(290)에서는 칩(chip) 제조 공정이 계속되어 통상적으로 감지 증폭기, 디코더, 수신기, 오프 칩 구동기, 타이밍 논리 회로와 같은 주변 회로용 소자를 규정한다. 도 10으로부터 알 수 있는 바와 같이, 이러한 단계 중에 질화물 덮개(154)의 잔류물을 제거한 다음 비트 라인 확산부를 규정하여 p- 실리콘 소자 기둥(292) 안으로 n 형 도펀트를 주입하고 확산시키는 것만 제외하고 어레이는 그대로 있게 된다. 각각의 비트 라인 확산부(294)는 한 쌍의 워드 라인 선택 소자(106)의 공통 드레인(drain)을 형성한다. 다음에, PSG(Phosphosilica Glass)를 사용하여 전체 웨이퍼 표면, 즉 주변 회로 및 어레이 모두를 패시베이션(passivation)한다.
다음에, 단계(310)에서는 도 11에 도시한 바와 같이, 비트 라인 콘택트 스터드(stud)(312)가 p- 실리콘 소자 기둥(292) 상에 있는 비트 라인 확산부(294)에 형성된다. 먼저, 비트 라인 확산부(294)에 있는 PSG가 에칭되어 제거된다. 다음에, 질화물의 부합층이 증착된 다음 방향성으로 에칭되어 질화물 측벽(314)이 남게 된다. 질화물 측벽(314)은 후속하여 형성되는 워드 라인 및 비트 라인 콘택트 사이에서 스페이서로서 작용한다. 비트 라인 확산부(294)로부터 원래의 산화물을 제거하기 위한 사전 세정 후에, 얇은 티타늄 질화물(TiN) 라이너가 증착된다. TiN 라이너 상에 텅스텐이 증착된다. 예비 에칭을 하여 대부분의 증착된 텅스텐 덩어리를 웨이퍼 표면으로부터 제거한다. 다음에, CMP를 사용하여 표면 상에 남아 있는 텅스텐을 전부 제거한다. 마지막으로, 질화물 측벽(314)을 충진하기에 충분한 질화물이 웨이퍼 상에 증착된다. 증착된 질화물을 평탄화한 후에, 질화물 플러그(316)가 비트 라인 텅스텐 스터드(312) 위에 덮여진다.
다음에, 단계(330)에서는 도 12에 도시한 바와 같이, 콘택트 스터드(332)가 워드 라인 플러그(334), 소스 게이트 기둥(180), 제어 게이트 콘택트 기둥(232)에 형성된다. 먼저, 질화물에 대해 선택성을 갖는 에칭을 사용하여 PSG를 패터닝하여 워드 라인 플러그(334), 소스 게이트 기둥(180), 제어 게이트 콘택트 기둥(232)에 대한 콘택트를 노출시킨다. 원래의 산화물을 전부 제거하기 위한 사전 세정을 한 후에, 얇은 부합적 TiN 라이너가 증착되고, 텅스텐이 그 TiN 라이너 상에 증착된다. 증착된 텅스텐 덩어리를 웨이퍼 표면으로부터 제거하기 위하여 예비 에칭을 행한 후에, CMP를 사용하여 표면 상에 남아 있는 텅스텐을 모두 제거하여 텅스텐 스터드(332)만 남게 한다.
마지막으로, 도 13의 금속 워드 라인(352)이 각각의 워드 라인(352)에 형성된다. 비트 라인 콘택트는 주변 논리 회로 콘택트와 함께 형성하고 적절한 반도체 칩 배선 공정을 사용하여 웨이퍼 배선을 완성한다.
본 발명을 바람직한 실시예로서 설명하였으나, 당업자라면 첨부한 특허 청구 범위의 사상 및 범주를 벗어나지 않고 본 발명이 변형될 수 있음을 알 수 있을 것이다.
본 발명에 따르면, NVRAM 셀 크기를 감소시켜 단일의 집적 회로 칩 상에 포함될 수 있는 NVRAM 셀의 개수를 증가시킨 NVRAM 셀 어레이 및 그 제조 방법이 제공된다.
Claims (19)
- 하나 이상의 비휘발성 랜덤 액세스 메모리(non-volatile random access memory : NVRAM) 셀 쌍의 NVRAM 어레이에 있어서, 상기 NVRAM 셀 쌍 중 각각의 셀이,워드(word) 라인에 의해 게이팅되며 제1 및 제2 도전체 단자를 구비하는 워드 라인 선택 소자- 상기 제1 도전체 단자는 비트 라인(bit line)에 접속되는 것임- 와,제3 및 제4 도전체 단자를 구비하는 부동 게이트 소자- 상기 제3 도전체 단자는 상기 워드 라인 선택 소자의 제 2 도전체 단자에 접속되는 것임- 와,소스 게이트 라인에 의해 게이팅되며 제5 도전체 단자를 구비하는 소스 소자- 상기 제5 도전체 단자는 상기 부동 게이트 소자의 제4 도전체 단자에 접속되는 것임- 를 포함하고,상기 비트 라인 및 상기 워드 라인은 각각의 상기 NVRAM 셀 쌍의 양쪽 셀에 공통인NVRAM 셀 어레이.
- 제 1 항에 있어서,제 1 소스 게이트 제어 라인이 각각의 상기 NVRAM 셀 쌍 중 제 1 셀의 소스 게이트 라인에 접속되며, 제 2 소스 게이트 제어 라인이 상기 NVRAM 셀 쌍 중 각각의 제 2 셀의 소스 게이트 라인에 접속되는 NVRAM 셀 어레이.
- 제 1 항에 있어서,제 1 제어 게이트 라인이 각각의 상기 NVRAM 셀 쌍 중 제 1 셀의 제어 게이트에 접속되며, 제 2 제어 게이트 라인이 상기 NVRAM 셀 쌍 중 각각의 제 2 셀의 제어 게이트에 접속되는 NVRAM 셀 어레이.
- 제 2 항에 있어서,제 1 제어 게이트 라인이 각각의 상기 NVRAM 셀 쌍 중 상기 제 1 셀의 제어 게이트에 접속되며, 제 2 제어 게이트 라인이 상기 NVRAM 셀 쌍 중 각각의 제 2 셀의 제어 게이트에 접속되는 NVRAM 셀 어레이.
- 제 1 항에 있어서,상기 NVRAM 셀 쌍의 각 셀 내에서, 상기 부동 게이트 소자의 부동 게이트가 상기 셀의 소스 게이트 라인에 캐패시턴스성으로 결합되는 NVRAM 셀 어레이.
- 다수의 비휘발성 랜덤 액세스 메모리(non-volatile random access memory : NVRAM) 셀 쌍의 NVRAM 어레이에 있어서, 각각의 상기 NVRAM 셀의 쌍이,실리콘층으로부터 위쪽으로 뻗어있는 실리콘 기둥과,상기 실리콘 기둥의 상단부에 있는 비트 라인 확산부와,상기 실리콘 기둥 양측의 상기 실리콘층 내에 있는 한 쌍의 확산부와,각각의 상기 확산부로부터 상기 실리콘 기둥을 따라 위쪽으로 뻗어있는 소스 게이트와,상기 실리콘 기둥을 따라 각각의 상기 소스 게이트로부터 위쪽으로 뻗어있는 부동 게이트와,각각의 상기 소스 게이트로부터 위쪽으로 평행하게 뻗어있으며 상기 부동 게이트에 캐패시턴스성으로 결합된 제어 게이트와,각각의 상기 제어 게이트의 상부에서, 상기 부동 게이트와 상기 비트 라인 확산부 사이의 상기 실리콘 기둥을 따라 배열된 상기 실리콘 기둥 양측의 워드 라인 플러그를 포함하는 NVRAM 셀 어레이.
- 제 6 항에 있어서,상기 부동 게이트와 상기 소스 게이트 사이에 실리콘 함량비가 높은 산화물을 더 포함하는 NVRAM 셀 어레이.
- 제 7 항에 있어서,상기 부동 게이트와 상기 제어 게이트 사이에 실리콘 함량비가 높은 산화물을 더 포함하는 NVRAM 셀 어레이.
- 제 8 항에 있어서,적어도 하나의 상기 제어 게이트가 인접한 상기 실리콘 기둥 상의 인접한 상기 셀의 쌍 내에 있는 한 쌍의 부동 게이트 사이의 판인 NVRAM 셀 어레이.
- 제 9 항에 있어서,상기 워드 라인 플러그가 각각의 상기 인접한 실리콘 기둥 내에 있는 워드 라인 소자용 워드 라인 게이트인 NVRAM 셀 어레이.
- 비휘발성 랜덤 액세스 메모리(NVRAM) 셀의 어레이를 형성하는 방법이,① 반도체층 내에 다수의 트렌치를 에칭하는 단계와,② 상기 트렌치 내에 제 1 도전성 재료로 된 소스 게이트 라인을 형성하는 단계와,③ 상기 트렌치의 측벽을 따라 상기 소스 게이트 라인 위에 상기 제 1 도전성 재료의 측벽을 형성하는 단계와,④ 상기 제 1 도전성 재료 측벽 사이에 제 2 도전성 재료로 된 플레이트를 형성하는 단계와,⑤ 상기 플레이트 위의 상기 트렌치를 상기 제 1 도전성 재료로 메우는 단계와,⑥ 상기 트렌치에 수직으로 다수의 제 2 트렌치를 형성하는 단계를 포함하되,상기 제 2 트렌치는 반도체 기둥이 형성되도록 상기 트렌치를 분할하고, 상기 제 1 도전성 재료 측벽은 상기 반도체 기둥에 인접한 부동 게이트로 나누어지며, 상기 트렌치를 메우는 상기 제 1 도전성 재료는 상기 반도체 기둥에 인접한 워드 라인 플러그로 나누어지는 NVRAM 셀 어레이 형성 방법.
- 제 11 항에 있어서,상기 소스 게이트 라인 형성 단계 ②는,㉠ 확산부를 상기 트렌치의 바닥 안으로 주입 형성하는 단계와,㉡ 상기 트렌치의 상기 측벽 상에 게이트 산화물층을 형성하는 단계와,㉢ 상기 트렌치를 상기 제 1 도전성 재료로 충진하는 단계와,㉣ 상기 트렌치 내에 상기 제 1 도전성 재료의 소스 게이트 라인이 남을 때까지 상기 트렌치로부터 상기 제 1 도전성 재료를 에칭하는 단계를 포함하는 NVRAM 셀 어레이 형성 방법.
- 제 12 항에 있어서,상기 제 1 도전성 재료의 기둥이 상기 소스 게이트 라인으로부터 각각의 상기 트렌치 내에 있는 상기 반도체 재료 위로 뻗어있게 유지되도록 상기 제 1 도전성 재료가 상기 에칭 단계 ㉣에서 에칭되는 NVRAM 셀 어레이 형성 방법.
- 제 12 항에 있어서,상기 제 1 도전성 재료 측벽 형성 단계 ③은,㉤ 상기 소스 게이트 라인 상에 산화물층을 형성하며 상기 트렌치의 상기 측벽 상에 게이트 산화물층을 형성하는 단계와,㉥ 상기 제 1 도전성 재료의 제 1 층을 증착하는 단계와,㉦ 상기 반도체 재료를 상기 산화물층 안으로 주입하는 단계와,㉧ 상기 제 1 도전성 재료의 부합층을 증착하는 단계와,㉨ 상기 반도체 측벽 아래에 있는 상기 측벽을 따라 상기 부합층을 방향성으로 에칭하는 단계를 포함하는 NVRAM 셀 어레이 형성 방법.
- 제 12 항에 있어서,상기 제 2 도전성 재료 플레이트 형성 단계 ④는,㉩ 상기 제 1 도전성 재료의 얇은 부합적 라이너(liner)를 형성하는 단계와,㉪ 상기 얇은 부합적 라이너의 수평 부분을 산화시키는 단계와,㉫ 상기 라이너를 상기 제 2 도전성 재료로 충진하는 단계를 포함하는 NVRAM 셀 어레이 형성 방법.
- 제 15 항에 있어서,상기 단계 ④는,㉬ 상기 제 2 도전성 재료 및 상기 얇은 부합적 라이너를 상기 제 1 재료 측벽의 상부 에지 아래에 있는 상기 트렌치 안으로 에칭하는 단계를 더 포함하는 NVRAM 셀 어레이 형성 방법.
- 제 16 항에 있어서,상기 제 2 도전성 재료의 기둥이 상기 제 2 도전성 재료 플레이트으로부터 각각의 상기 트렌치 내에 있는 상기 반도체 재료 위로 뻗어있는 채로 유지되도록 상기 제 2 도전성 재료 및 얇은 제 1 도전성 재료가 상기 에칭 단계 ㉬에서 에칭되는 NVRAM 셀 어레이 형성 방법.
- 제 12 항에 있어서,⑦ 각 기둥의 상부면에 비트 라인 확산부를 형성하는 단계와,⑧ 각각의 열 내에서, 모든 비트 라인 확산부를 함께 접속시키는 단계와,⑨ 각각의 행 내에서, 모든 워드 라인 플러그를 함께 접속시키는 단계를 더 포함하는 NVRAM 셀 어레이 형성 방법.
- 제 12 항에 있어서,상기 반도체 재료는 실리콘이고, 상기 제 1 도전성 재료는 폴리실리콘이며, 상기 제 2 도전성 재료는 실리사이드인 NVRAM 셀 어레이 형성 방법.
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