KR102132845B1 - 비휘발성 메모리 장치 - Google Patents
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Abstract
비휘발성 메모리 장치를 제공한다. 실시예에 따른 비휘발성 메모리 장치는 복수의 핑거를 포함한 플로팅 게이트; 수직방향으로 상기 플로팅 게이트와 중첩되는 액티브 컨트롤 게이트를 이용한 제1커플링부; 수평방향으로 상기 플로팅 게이트와 중첩되는 복수의 컨트롤 플러그를 이용한 제2커플링부; 및 상기 액티브 컨트롤 게이트와 상기 컨트롤 플러그 사이를 전기적으로 연결하되, 상기 액티브 컨트롤 게이트에 인가되는 바이어스를 제어하는 제어부를 포함할 수 있다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치에 관한 것이다.
최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 아날로그에서 디지털로 전환되면서 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 하게 되었다. 이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip, SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다. 이처럼 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 디지털회로(digital circuit)와 아날로그회로(analog circuit)가 혼재된 복합기능을 갖는 칩이 최근 주류로 떠오르고 있다. 이에 따라, 아날로그장치(analog device)를 트리밍(trimming)하거나, 내부 연산 알고리즘(algorithm)을 저장할 임베디드 메모리(embedded memory)에 대한 필요성이 점점 증가하고 있다.
그러나, 임베디드 메모리는 로직회로(logic circuit)를 형성하기 위한 CMOS공정(CMOS process) 또는 로직공정(logic process)을 기반으로 제작되기 때문에 집적도를 향상시키기 어렵다.
본 발명의 실시예들은 집적도를 향상시킬 수 있는 비휘발성 메모리 장치를 제공한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 핑거를 포함한 플로팅 게이트; 수직방향으로 상기 플로팅 게이트와 중첩되는 액티브 컨트롤 게이트를 이용한 제1커플링부; 수평방향으로 상기 플로팅 게이트와 중첩되는 복수의 컨트롤 플러그를 이용한 제2커플링부; 및 상기 액티브 컨트롤 게이트와 상기 컨트롤 플러그 사이를 전기적으로 연결하되, 상기 액티브 컨트롤 게이트에 인가되는 바이어스를 제어하는 제어부를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성된 액티브 컨트롤 게이트; 상기 기판상에 형성되어 상기 액티브 컨트롤 게이트와 중첩되도록 분기된 복수의 핑거를 포함하는 플로팅 게이트; 상기 액티브 컨트롤 게이트 상에 형성되어 상기 복수의 핑거와 갭을 갖고 이웃하는 복수의 컨트롤 플러그; 및 상기 액티브 컨트롤 게이트와 상기 컨트롤 플러그 사이를 전기적으로 연결하되, 상기 액티브 컨트롤 게이트에 인가되는 바이어스를 제어하는 정류소자를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성된 제2도전형의 제1웰; 상기 기판에 형성되고 상기 제2도전형과 상보적인 제1도전형의 제2웰; 상기 기판상에 형성되어 상기 제1 및 제2웰과 중첩되고, 상기 제1웰과 중첩되는 복수의 핑거를 포함하는 플로팅 게이트; 상기 기판상에 형성되어 상기 제2웰과 중첩되는 선택 게이트; 상기 제1웰 상에 형성되어 상기 복수의 핑거와 갭을 갖고 이웃하는 복수의 컨트롤 플러그; 상기 플로팅 게이트 및 상기 선택 게이트 측벽에 형성되고 상기 갭을 갭필하는 스페이서; 및 상기 컨트롤 플러그 아래 제1웰에 형성되어 상기 컨트롤 플러그와 상기 제1웰 사이를 전기적으로 연결하는 제2도전형의 불순물영역을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 플로팅 게이트에 대하여 수직방향으로 전계가 작용하는 액티브 컨트롤 게이트를 포함한 제1커플링부 및 플로팅 게이트에 대하여 수평방향으로 전계가 작용하는 복수의 컨트롤 플러그를 포함한 제2커플링부를 구비함으로써, 최소한의 면적내에서 장치가 요구하는 커플링비를 확보할 수 있다. 따라서, 장치의 집적도를 향상시킬 수 있다.
또한, 장치가 요구하는 커플링비를 확보함으로써, 프로그램, 소거 및 리드를 위한 구조물(예컨대, 웰 구조물)을 단순화시킬 수 있어 장치의 집적도를 더욱더 향상시킬 수 있다. 아울러, 동작 방식의 다양성을 확보할 수 있고, 동작 특성을 향상시킬 수 있다.
또한, 제어부를 구비함으로써, 플로팅 게이트를 커플링시키기 위해 사용되는 바이어스의 극성으로부터 자유롭기 때문에 메모리 셀에 바이어스를 공급하는 주변회로의 사이즈를 감소시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있다.
또한, 예정된 로직공정을 이용하여 별도의 추가 공정 없이 메모리 장치를 형성할 수 있다. 따라서, 로직호환성이 우수하여 임베디드 메모리에 적용이 용이하고, 생산성을 향상시킬 수 있다.
도 1은 실시예에 따른 비휘발성 메모리 장치를 도시한 사시도.
도 2는 실시예에 따른 비휘발성 메모리 장치를 도시한 평면도.
도 3 및 도 4는 실시예에 따른 비휘발성 메모리 장치를 도 2에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도.
도 5는 실시예에 따른 비휘발성 메모리 장치의 등가회로도.
도 6은 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 7a 내지 도 7d 및 도 8a 내지 도 8d는 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도.
도 2는 실시예에 따른 비휘발성 메모리 장치를 도시한 평면도.
도 3 및 도 4는 실시예에 따른 비휘발성 메모리 장치를 도 2에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도.
도 5는 실시예에 따른 비휘발성 메모리 장치의 등가회로도.
도 6은 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 7a 내지 도 7d 및 도 8a 내지 도 8d는 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술할 실시예들은 복잡한 기술이 집약되어 있는 시스템 온 칩(System on Chip, SoC) 분야에서 각광받고 있는 임베디드 메모리(embedded memory)에 적용이 용이하고, 집적도가 향상된 비휘발성 메모리 장치를 제공한다. 이를 위해, 실시예들은 임베디드 메모리에 적용이 용이하여 각광받고 있는 플래시 EEPROM(Flash Electrically Erasable Programmable Read-Only Memory)을 예시하여 설명하기로 한다. 참고로, 플래시 EEPROM은 롬(ROM, Read-only memory)처럼 전원이 없는 상태에서도 데이터를 저장할 수 있고, 전기적으로 데이터의 소거와 프로그램이 가능한 비휘발성 메모리 장치이다. 플래시 EEPROM에는 하나의 게이트(예컨대, 플로팅 게이트)를 구비한 싱글 게이트(single gate) EEPROM, 두 개의 게이트(예컨대, 플로팅 게이트 및 컨트롤 게이트가 수직으로 적층된 적층 게이트(stack gate, ETOX) EEPROM, 싱글 게이트 EEPROM과 적층 게이트 EEPROM의 중간에 해당하는 듀얼 게이트(dual gate) EEPROM, 분리 게이트(split gate) EEPROM등이 있다.
싱글 게이트 EEPROM은 로직공정에 부합하여 별도의 추가 공정 없이 제조할 수 있다는 장점이 있다. 그러나, 장치가 요구하는 커플링비(coupling ratio)를 확보하기 위해서는 큰 면적의 웰 구조물(예컨대, Active Control Gate, ACG)이 필요하고, 프로그램과 소거를 위한 수단(예컨대, 웰 구조물)을 각각 독립적으로 구비해야하기 때문에 집적도가 낮다는 단점이 있다. 이에 반해, 적층 게이트 EEPROM, 듀얼 게이트 EEPROM 및 분리 게이트 EEPROM은 싱글 게이트 EEPROM 대비 장치가 요구하는 커플링비를 쉽게 확보할 수 있어 집적도를 용이하게 증가시킬 수 있다는 장점이 있다. 그러나, 예정된 로직공정 이외에 수 내지 수십장에 이르는 마스크(mask)를 더 필요로하는 추가공정으로 인해 생산성이 낮고, 임베디드 메모리에 적용이 어렵다는 단점이 있다.
따라서, 후술하는 실시예들은 로직공정에 부합하여 별도의 추가 공정 없이 제조할 수 있음과 동시에 집적도를 향상시킬 수 있는 비휘발성 메모리 장치를 제공한다. 집적도를 향상시키기 위해서는 최소한의 면적에서 장치가 요구하는 커플링비를 확보해야 한다. 이를 위해, 실시예들은 플로팅 게이트에 대하여 수직방향으로 전계가 작용하는 액티브 컨트롤 게이트(Active Control Gate, ACG) 및 플로팅 게이트에 수평방향으로 전계가 작용하는 컨트롤 플러그(Control Plug, CP)를 포함할 수 있다.
한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는, 실시예들에 따른 비휘발성 메모리 장치가 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서 제1도전형은 P형으로, 제2도전형은 N형으로 한다. 즉, N-채널타입의 비휘발성 메모리 장치를 예시하여 설명하기로 한다.
도 1 내지 도 4는 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면이다. 구체적으로, 도 1은 사시도, 도 2는 평면도, 도 3 및 도 4는 각각 도 2에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 1 내지 도 4에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 기판(101)상에 형성되고 복수의 핑거(FG1, FG2)를 포함한 플로팅 게이트(FG), 기판(101)에 형성되어 복수의 핑거(FG1, FG2)와 중첩되는 액티브 컨트롤 게이트(106)를 이용한 제1커플링부, 기판(101)상에 형성되어 복수의 핑거(FG1, FG2)와 갭(112)을 갖고 이웃하는 복수의 컨트롤 플러그(113)를 이용한 제2커플링부 및 액티브 컨트롤 게이트(106)와 컨트롤 플러그(113) 사이를 전기적으로 연결하되, 컨트롤 플러그(113)를 통해 액티브 컨트롤 게이트(106)에 인가되는 바이어스를 제어하는 제어부(120)를 포함할 수 있다. 여기서, 제어부(120)는 정류소자(rectifier element)를 포함할 수 있다. 예컨대, 제어부(120)는 다이오드를 포함할 수 있다. 다이오드는 PN접합(PN junction) 다이오드를 포함할 수 있다.
이하, 실시예에 따른 비휘발성 메모리 장치의 각 구성요소에 대하여 자세히 설명하기로 한다.
실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성되어 제1활성영역(103) 및 제2활성영역(104)을 정의하는 소자분리막(102)을 포함할 수 있다. 기판(101)은 반도체기판일 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판(101)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator) 기판일 수 있다.
소자분리막(102)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 소자분리막(102)에 의해 정의된 제1활성영역(103) 및 제2활성영역(104)은 소정 간격 이격되어 배치될 수 있다. 제1활성영역(103)은 커플링영역에 대응할 수 있고, 제2활성영역(104)은 터널링영역 및 리드영역에 대응할 수 있다. 즉, 제1활성영역(103)은 플로팅 게이트(FG)를 커플링시키기 위한 영역일 수 있고, 제2활성영역(104)은 프로그램, 소거 및 리드를 위한 영역일 수 있다. 따라서, 제1활성영역(103)의 면적이 제2활성영역(104)의 면적보다 클 수 있다.
실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성된 제2도전형의 딥웰(deep well, ll5, 예컨대 DNW), 제1활성영역(103)에 대응하도록 딥웰(105)에 형성된 제2도전형의 제1웰(106, 예컨대 NW) 및 제2활성영역(104)에 대응하도록 딥웰(105)에 형성된 제1도전형의 제2웰(107, 예컨대 PW)을 포함할 수 있다. 여기서, 제1웰(106)은 액티브 컨트롤 게이트(106)로 작용한다. 따라서, 제1웰(106)과 액티브 컨트롤 게이트(106)는 동일한 도면부호를 사용하기로 한다. 딥웰(105), 제1웰(106) 및 제2웰(107)은 기판(101)에 불순물을 이온주입하여 형성된 것일 수 있다. 제1웰(106) 및 제2웰(107)은 소정 간격 이격되어 배치되거나, 또는 일측면에 서로 접하도록 배치될 수 있다. 제1웰(106) 및 제2웰(107)이 서로 접하도록 배치되는 경우 도전형의 차이로 인해 이들 사이는 접합절연(junction isolation)될 수 있다.
실시예에 따른 비휘발성 메모리 장치는 플로팅 게이트(FG), 선택 게이트(SG) 및 플로팅 게이트(FG)와 선택 게이트(SG) 측벽에 형성된 스페이서(110)를 포함할 수 있다. 플로팅 게이트(FG) 및 선택 게이트(SG)는 게이트절연막(108)과 게이트전극(109)이 적층된 적층구조물일 수 있다. 게이트절연막(108)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다. 게이트전극(109)은 실리콘 함유 재료 예컨대, 폴리실리콘막 또는/및 금속성막을 포함할 수 있다.
플로팅 게이트(FG)는 논리정보를 저장하는 역할을 수행한다. 플로팅 게이트(FG)는 제1활성영역(103) 및 제2활성영역(104)과 중첩될 수 있다. 즉, 플로팅 게이트(FG)는 제1웰(106) 및 제2웰(107)과 중첩될 수 있다. 플로팅 게이트(FG)는 제2활성영역(104) 상에서 제1활성영역(103) 상으로 연장된 형태를 가질 수 있다. 제1활성영역(103) 상의 플로팅 게이트(FG)는 분기된 복수의 핑거(FG1, FG2)를 포함할 수 있다. 즉, 플로팅 게이트(FG)는 멀티 핑거(FG1, FG2) 타입일 수 있다. 구체적으로, 플로팅 게이트(FG)는 제1활성영역(103)에 대응하는 제1웰(106) 즉, 액티브 컨트롤 게이트(106)와 수직방향으로 중첩되도록 분기된 복수의 핑거(FG1, FG2)를 포함할 수 있다. 복수의 핑거(FG1, FG2)는 플로팅 게이트(FG)와 액티브 컨트롤 게이트(106) 사이의 중첩면적을 증가시켜 이들 사이의 커플링비를 증가시키는 역할을 수행한다. 아울러, 후술하겠지만 복수의 핑거(FG1, FG2)는 수평방향으로 플로팅 게이트(FG)와 컨트롤 플러그(113) 사이의 중첩면적을 증가시켜 이들 사이의 커플링비를 증가시키는 역할도 수행한다.
선택 게이트(SG)는 과소거(over eraes)를 방지하는 역할을 수행한다. 선택 게이트(SG)는 제2활성영역(104)과 중첩될 수 있다. 선택 게이트(SG)는 플로팅 게이트(FG) 일측에 소정 간격 이격되어 배치될 수 있다. 선택 게이트(SG)는 플로팅 게이트(FG)와 동시에 형성된 것일 수 있다.
스페이서(110)는 절연막을 포함할 수 있다. 예컨대, 스페이서(110)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다. 플로팅 게이트(FG) 측벽에 형성된 스페이서(110)는 전하차단막으로 작용할 수도 있다. 즉, 스페이서(110)가 플로팅 게이트(FG)와 컨트롤 플러그(113) 사이의 전하를 차단하는 역할도 수행할 수 있다.
실시예에 따른 비휘발성 메모리 장치는 플로팅 게이트(FG) 및 선택 게이트(SG)를 포함한 구조물 전면을 덮는 층간절연막(111) 및 층간절연막(111)을 관통하여 플로팅 게이트(FG)와 갭(112)을 갖고 이웃하는 복수의 컨트롤 플러그(113)를 포함할 수 있다. 여기서, 플로팅 게이트(FG)와 컨트롤 플러그(113) 사이에 대응하는 갭(112)에는 스페이서(110)가 갭필될 수 있다. 즉, 이들 사이의 스페이서(110)가 전하차단막으로 작용할 수 있다. 층간절연막(111)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막일 수 있다.
컨트롤 플러그(113)는 액티브 컨트롤 게이트(106)와 더불어서 플로팅 게이트(FG)를 커플링시키는 역할을 수행한다. 이를 위해, 컨트롤 플러그(113)는 플로팅 게이트(FG)와 적어도 하나 이상의 마주보는 측벽을 가질 수 있다. 예컨대, 컨트롤 플러그(113)는 복수의 핑거(FG1, FG2) 사이에 위치할 수 있다. 수평방향으로 복수의 컨트롤 플러그(113)와 플로팅 게이트(FG)가 서로 마주보는 측벽의 면적이 증가할수록 이들 사이의 커플링비를 증가시킬 수 있다. 아울러, 컨트롤 플러그(113)는 액티브 컨트롤 게이트(106)에 인가되는 바이어스를 전달하는 역할을 수행한다. 이를 위해, 컨트롤 플러그(113)는 제1활성영역(103) 상에 위치하여 액티브 컨트롤 게이트(106)에 전기적으로 연결될 수 있다.
실시예에 따른 비휘발성 메모리 장치는 제1활성영역(103)에 형성된 제1도전형의 제1불순물영역(114) 및 제2활성영역(104)에 형성된 제2도전형의 제2불순물영역(115)을 포함할 수 있다. 제1불순물영역(114) 및 제2불순물영역(115)은 이온주입공정을 통해 형성된 것일 수 있다. 제1불순물영역(114) 및 제2불순물영역(115)은 LDD 구조를 가질 수 있다.
제1불순물영역(114)은 컨트롤 플러그(113) 아래 제1웰(106)에 형성되어 복수의 핑거(FG1, FG2)와 중첩될 수 있다. 제1불순물영역(114)은 액티브 컨트롤 게이트(106) 및 컨트롤 플러그(113)에 전기적으로 연결될 수 있으며, 이들과 더불어서 플로팅 게이트(FG)를 커플링시키는 역할을 수행할 수 있다. 아울러, 제1불순물영역(114)은 제1웰(106)과 PN접합을 형성하는 바, 액티브 컨트롤 게이트(106)와 컨트롤 복수의 컨트롤 플러그(113) 사이를 전기적으로 연결하되, 컨트롤 플러그(113)를 통해 액티브 컨트롤 게이트(106)에 인가되는 바이어스를 제어하는 제어부(120)로 작용할 수 있다. 즉, 제어부(120)는 제1웰(106)과 제1불순물영역(114)으로 이루어진 다이오드를 포함할 수 있다. 다이오드는 양극(anode)이 컨트롤 플러그(113)에 연결될 수 있고, 다이오드의 음극(cathode)이 액티브 컨트롤 게이트(106)에 연결될 수 있다.
참고로, 액티브 컨트롤 게이트(106)를 이용하여 플로팅 게이트(FG)를 커플링시키는 메모리 장치는 포지티브 바이어스 또는 네거티브 바이어스 중 어느 하나만을 사용해야만 한다. 이에 반해, 실시예에 따른 비휘발성 메모리 장치는 액티브 컨트롤 게이티 이외에도 플로팅 게이트(FG)를 커플링 시킬 수 있는 컨트롤 플러그(113)를 구비함과 동시에 액티브 컨트롤 게이트(106)에 선택적으로 바이어스를 인가할 수 있는 제어부(120)를 구비함으로써, 플로팅 게이트(FG)를 커플링시키기 위해 메모리 셀에 인가되는 바이어스의 극성으로부터 자유로울 수 있다.
제2불순물영역(115)은 플로팅 게이트(FG)의 일측, 선택 게이트(SG)의 타측 및 플로팅 게이트(FG)와 선택 게이트(SG) 사이 제2웰(107)에 형성될 수 있다. 제2불순물영역(115)은 접합영역 즉, 소스영역 및 드레인영역으로 작용할 수 있다. 플로팅 게이트(FG)와 선택 게이트(SG) 사이에 형성된 제2불순물영역(115)은 플로팅 게이트(FG)에 의한 채널과 선택 게이트(SG)에 의한 채널을 연결하는 역할을 수행할 수 있다.
실시예에 따른 비휘발성 메모리 장치는 층간절연막(111)의 관통하여 플로팅 게이트(FG)에 인접한 제2불순물영역(115)에 연결된 제1콘택플러그(116), 선택 게이트(SG)에 인접한 제2불순물영역(115)에 연결된 제2콘택플러그(117) 및 선택 게이트(SG)에 연결된 제3콘택플러그(118)를 포함할 수 있다. 제1콘택플러그(116) 내지 제3콘택플러그(118)는 컨트롤 플러그(113)와 동시에 형성된 것일 수 있다.
실시예에 따른 비휘발성 메모리 장치는 층간절연막(111) 상에 형성되어 복수의 컨트롤 플러그(113)와 연결된 컨트롤라인(CL), 각각 제1콘택플러그(116), 제2콘택플러그(117) 및 제3콘택플러그(118)에 연결된 제1비트라인(BL1), 제2비트라인(BL2) 및 선택라인(SL)을 포함할 수 있다. 컨트롤라인(CL) 및 선택라인(SL)은 서로 평행하게 배치될 수 있으며, 동일 평면상에 위치할 수 있다. 제1비트라인(BL1) 및 제2비트라인(BL2)은 서로 평행하게 배치될 수 있으며, 동일 평면상에 위치할 수 있다. 컨트롤라인(CL) 및 선택라인(SL)은 제1비트라인(BL1) 및 제2비트라인(BL2)과 교차할 수 있으며, 서로 상이한 평면상에 위치할 수 있다. 즉, 컨트롤라인(CL) 및 선택라인(SL)은 제1비트라인(BL1) 및 제2비트라인(BL2)과 다층배선구조를 가질 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅 게이트(FG)에 대하여 수직방향으로 전계가 작용하는 액티브 컨트롤 게이트(106)를 포함한 제1커플링부 및 플로팅 게이트(FG)에 대하여 수평방향으로 전계가 작용하는 컨트롤 플러그(113)를 포함한 제2커플링부를 구비함으로써, 최소한의 면적내에서 장치가 요구하는 커플링비를 확보할 수 있다. 따라서, 장치의 집적도를 향상시킬 수 있다.
또한, 장치가 요구하는 커플링비를 확보함으로써, 프로그램, 소거 및 리드를 위한 구조물(예컨대, 웰 구조물)을 단순화시킬 수 있어 장치의 집적도를 더욱더 향상시킬 수 있다.
이하에서는, 실시예에 따른 비휘발성 메모리 장치의 동작방법에 대한 일례를 도 1 내지 도 4와 더불어서 도 5 및 아래 표 1을 참조하여 설명하기로 한다.
도 5는 실시예에 따른 비휘발성 메모리 장치의 등가회로도이다.
도 5에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 플로팅 게이트(FG)의 커플링에 영향을 미치는 제1 내지 제3캐패시터(C1, C2, C3)을 포함할 수 있다. 제1캐패시터(C1)는 수직방향으로 플로팅 게이트(FG)와 중첩되는 액티브 컨트롤 게이트(106)에 의한 것으로, 제1커플링부에 대응하는 것일 수 있다. 제2캐패시터(C2)는 수평방향으로 플로팅 게이트(FG)와 중첩되는 복수의 컨트롤 플러그(113)에 의한 것으로, 제2커플링부에 대응하는 것일 수 있다. 그리고, 제3캐패시터(C3)는 수직방향으로 플로팅 게이트(FG)와 중첩되는 제1불순물영역(114)에 의한 것으로, 제어부(120)에 의한 것일 수 있다. 제1 내지 제3캐패시터(C1, C2, C3)의 캐패시턴스 즉, 플로팅 게이트(FG)의 커플링비에 미치는 영향은 이들의 면적에 비례한다.
컨트롤 플러그(113)와 액티브 컨트롤 게이트(106) 사이를 연결하되, 컨트롤 플러그(113)를 통해 액티브 컨트롤 게이트(106)로 전달되는 바이어스를 제어하는 제어부(120)는 예컨대, 다이오드는 양극(anode)이 컨트롤 플러그(113)에 연결될 수 있고, 다이오드의 음극(cathode)이 액티브 컨트롤 게이트(106)에 연결될 수 있다. 제어부(120)에 의해 프로그램동작 및 소거동작시 플로팅 게이트(FG)의 커플링비에 영향을 미치는 캐패시터들이 상이할 수 있다. 구체적으로, 프로그램동작시 제1캐패시터(C1) 및 제2캐패시터(C2)에 의해 플로팅 게이트(FG)가 커플링될 수 있다. 그리고, 소거동작시 제2캐패시터(C2) 및 제3캐패시터(C3)에 의해 플로팅 게이트(FG)가 커플링될 수 있다.
실시예에 따른 비휘발성 메모리 장치는 프로그램 동작시 HCI(Hot Carrier Injection) 방식 또는 FN터널링(FN Tunneling) 방식을 적용할 수 있고, 소거 동작시 BTBT(Band To Band Tuneling) 방식 또는 FN터널링 방식을 적용할 수 있다. 아래 표 1은 실시예에 따른 비휘발성 메모리 장치의 동작 조건에 대한 일례를 나타낸 것으로, 프로그램동작 및 소거동작시 FN터널링 방식을 사용하는 경우를 예시한 것이다. 이는, HCI 방식 및 BTBT 방식 대비 FN터널링 방식이 플로팅 게이트(FG)에 대해 더 큰 커플링비를 요구하기 때문이다. 즉, 충분한 커플링비를 확보하여야지만 FN터널링 방식을 이용한 동작이 가능하다.
먼저, 프로그램동작은 제1비트라인(BL1) 및 제2비트라인(BL2)을 플로팅시킨 상태에서 컨트롤라인(CL) 및 기판(101)에 각각 펌핑전압(VPP) 및 네거티브 펌핑전압(-VPP)을 인가할 수 있다. 펌핑전압(VPP)은 전원전압(VCC)을 승압시킨 전압을 의미한다.
컨트롤라인(CL)에 인가되는 펌핑전압(VPP)은 액티브 컨트롤 게이트(106), 컨트롤 플러그(113) 및 제1불순물영역(114)에 모두 동일하게 인가된다. 액티브 컨트롤 게이트(106) 및 제1불순물영역(114) 양측 모두에 동일한 펌핑전압(VPP)이 인가되기 때문에 제어부(120) 즉, 제1불순물영역(114)에 의한 제3캐패시터(C3)는 프로그램동작시 플로팅 게이트(FG)의 커플링비에 영향을 미치지 않는다. 즉, 프로그램동작시 제1캐패시터(C1) 및 제2캐패시터(C2)에 의해 플로팅 게이트(FG)를 커플링시킬 수 있다. 이때, 컨트롤라인(CL)에 펌핑전압(VPP)이 인가됨에 따라 제어부(120) 즉, 다이오드가 순방향 턴온(turn on)되기 때문에 제1캐패시터(C1)에 의해 플로팅 게이트(FG)를 커플링시킬 수 있다.
다음으로, 소거동작은 프로그램동작과 반대로 제1비트라인(BL1) 및 제2비트라인(BL2)을 플로팅시킨 상태에서 컨트롤라인(CL) 및 기판(101)에 각각 네거티브 펌핑전압(-VPP) 및 펌핑전압(VPP)을 인가할 수 있다.
컨트롤라인(CL)에 인가되는 네거티브 펌핑전압(-VPP)은 액티브 컨트롤 게이트(106)에는 인가되지 않고, 컨트롤 플러그(113) 및 제1불순물영역(114)에만 인가된다. 이는, 컨트롤라인(CL)에 네거티브 펌핑전압(-VPP)이 인가됨에 따라 제어부(120) 즉, 다이오드가 역방향 턴오프(turn off)되어 제1캐패시터(C1)는 플로팅되기 때문이다. 따라서, 소거동작시 제2캐패시터(C2) 및 제3캐패시터(C3)에 의해 플로팅 게이트(FG)를 커플링시킬 수 있다. 즉, 소거동작시 액티브 컨트롤 게이트(106)를 사용하지 않더라도 소거동작을 위해 장치가 요구하는 커플링비를 제공할 수 있다.
다음으로, 리드동작은 컨트롤라인(CL)에 전원전압(VCC)을 인가한 상태에서 제1비트라인(BL1) 및 제2비트라인(BL2)에 각각 리드전압(Vread) 및 접지전압(GND)을 인가할 수 있다. 경우에 따라 제2비트라인(BL2)에 리드전압(Vread)을 인가하고, 제1비트라인(BL1)에 접지전압(GND)을 인가할 수도 있다.
상술한 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 장치가 요구하는 커플링비를 확보함으로써, 동작 방식의 다양성을 확보할 수 있고, 동작 특성을 향상시킬 수 있다. 즉, 충분한 커플링비를 확보함에 따라 프로그램동작 및 소거동작시 HCI(Hot Carrier Injection) 방식, BTBT(Band To Band Tuneling) 방식, FN터널링(FN tuneling) 방식 등을 모두 사용할 수 있다. 따라서, 각 동작 방식의 장점을 선별적으로 이용 가능하다.
또한, 제어부(120)를 구비함으로써, 플로팅 게이트(FG)를 커플링시키기 위해 사용되는 바이어스의 극성으로부터 자유롭기 때문에 메모리 셀에 바이어스를 공급하는 주변회로의 사이즈를 감소시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있다.
도 6은 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도이다. 참고로, 셀 어레이는 복수개의 단위셀이 배열된 것으로 후술하는 셀 어레이는 실시예에 따른 비휘발성 메모리 장치의 단위셀을 포함할 수 있다. 설명의 편의를 위해 실시예에 따른 비휘발성 메모리 장치의 단위셀과 동일한 도면부호를 사용하기로 한다.
도 6에 도시된 바와 같이, 딥웰(105)내에 제1방향(D1)으로 연장된 라인타입의 제1웰(106) 및 제2웰(107)이 복수개 배치되어 있다. 제1웰(106) 및 제2웰(107)은 제2방향(D2)으로 교번 배치될 수 있다. 제1웰(106) 및 제2웰(107)과 중첩되고, 제1웰(106) 상에서 분리된 복수의 핑거(FG1, FG2)를 갖는 플로팅 게이트(FG) 및 제2웰(107)과 중첩되는 선택 게이트(SG)가 매트릭스 형태로 배치되어 있다. 제1웰(106) 상에는 복수의 컨트롤 플러그(113)가 배치되어 있다. 컨트롤 플러그(113)는 어느 하나의 단위셀에서 복수의 핑거(FG1, FG2) 사이에 배치될 수 있다. 아울러, 컨트롤 플러그(113)는 인접한 단위셀 사이의 핑거(FG1, FG2) 사이에 배치될 수 있다. 플로팅 게이트(FG) 일측 제2웰(107) 및 선택 게이트(SG) 타측 제2웰(107) 상에 각각 제1콘택플러그(116) 및 제2콘택플러그(117)가 배치될 수 있다. 인접한 단위셀은 제1콘택플러그(116) 및/또는 제2콘택플러그(117)를 서로 공유할 수 있다.
도면에 도시하지는 않았지만, 제1방향(D1)으로 연장되어 컨트롤 플러그(113)와 연결된 컨트롤라인(CL), 제2방향(D2)으로 연장되어 제1콘택플러그(116)/제2콘택플러그(117)와 연결되는 비트라인 및 제1방향(D1)으로 연장되어 선택 게이트(SG)에 연결된 선택라인(SL)이 배치될 수 있다. 컨트롤라인(CL) 및 선택라인(SL)은 비트라인과 다층배선구조를 가질 수 있다.
도 7a 내지 도 7d 및 도 8a 내지 도 8d는 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도이다. 도 7a 내지 도 7b는 도 2에 도시된 A-A'절취선을 따라 도시한 공정단면도이고, 도 8a 내지 도 8d는 도 2에 도시된 B-B'절쉬선을 따라 도시한 공정단면도이다.
도 7a 및 도 8a에 도시된 바와 같이, 기판(10)을 준비한다. 기판(10)은 반도체기판을 사용할 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(10)으로는 벌크 실리콘기판 또는 SOI(Silicon On Insulator)기판을 사용할 수 있다.
한편, 도면에 도시하지는 않았지만 기판(10)은 로직영역(logic region) 및 메모리영역(memory region)을 포함할 수 있다. 로직영역은 NMOS 및 PMOS을 포함한 CMOS가 형성될 수 있고, 메모리영역에는 실시예에 따른 비휘발성 메모리 장치가 형성될 수 있다.
다음으로, 기판(10)에 제2도전형의 딥웰(12)을 형성한다. 이어서, 딥웰(12)에 제2도전형의 제1웰(16) 및 제1도전형의 제2웰(18)을 형성한다. 제1웰(16)은 액티브 컨트롤 게이트로 작용할 수 있다. 제1웰(16) 및 제2웰(18)은 소정의 간격을 갖도록 이격되어 형성되거나, 또는 일측면이 서로 접하도록 형성할 수 있다. 딥웰(12), 제1웰(16) 및 제2웰(18)은 이온주입공정을 통해 형성할 수 있다.
한편, 딥웰(12), 제1웰(16) 및 제2웰(18)을 형성함과 동시에 로직영역에는 로직웰(logic well)을 형성할 수 있다.
다음으로, 기판(10)에 복수의 활성영역을 정의하는 소자분리막(14)을 형성한다. 구체적으로, 제1웰(16) 및 제2웰(18)에 각각 대응하는 제1활성영역 및 제2활성영역을 정의하는 소자분리막(14)을 형성한다. 소자분리막(14)은 STI(Shallow Trench Isolation)공정으로 형성할 수 있다. STI공정은 기판(10)을 선택적으로 식각하여 소자분리 트렌치를 형성하고, 소자분리 트렌치 내부에 절연물질을 갭필하는 일련의 공정을 의미한다.
도 7a 및 도 8b에 도시된 바와 같이, 기판(10) 전면에 게이트절연막(20) 및 게이트도전막이 순차적으로 적층된 적층막을 형성한다. 이어서, 적층막을 선택적으로 식각하여 게이트절연막(20)과 게이트전극(22)이 적층된 게이트구조물을 형성한다, 구체적으로, 기판(10)상에 복수의 핑거(FG1, FG2)를 갖는 멀티 핑거(FG1, FG2) 타입의 플로팅 게이트(FG)를 형성함과 동시에 선택 게이트(SG)를 형성한다. 플로팅 게이트(FG)는 제1웰(16) 및 제2웰(18)과 중첩되고, 복수의 핑거(FG1, FG2)는 제1웰(16)과 중첩되도록 형성할 수 있다. 선택 게이트(SG)는 제2웰(18)과 중첩되고, 플로팅 게이트(FG)로부터 소정 간격 이격되도록 형성할 수 있다.
한편, 플로팅 게이트(FG) 및 선택 게이트(SG)를 형성함과 동시에 로직영역에는 로직게이트 예컨대, NMOS게이트, PMOS게이트 등을 형성할 수 있다.
도 7c 및 도 8c에 도시된 바와 같이, 플로팅 게이트(FG) 및 선택 게이트(SG) 측벽에 스페이서(24)를 형성한다. 플로팅 게이트(FG)의 측벽 특히, 복수의 핑거(FG1, FG2) 측벽에 형성되는 스페이서(24)는 전하차단막으로 작용할 수 있다. 따라서, 스페이서(24)는 절연막 예컨대, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다. 스페이서(24)는 플로팅 게이트(FG) 및 선택 게이트(SG)를 포함한 구조물 표면을 따라 절연막을 형성한 이후에 전면식각공정 예컨대, 에치백을 진행하는 일련의 공정을 통해 형성할 수 있다.
한편, 스페이서(24) 형성공정시 로직영역의 로직 게이트 측벽에도 스페이서(24)를 형성할 수 있다.
다음으로, 복수의 핑거(FG1, FG2)에 의해 노출된 제1웰(16)에 제1도전형의 제1불순물영역(26)을 형성한다. 그리고, 플로팅 게이트(FG) 및 선택 게이트(SG)에 의해 노출된 제2웰(18)에 제2도전형의 제2불순물영역(28)을 형성한다. 제1불순물영역(26) 및 제2불순물영역(28)은 이온주입공정을 통해 형성할 수 있다. 제1불순물영역(26) 및 제2불순물영역(28)은 LDD 구조를 갖도록 형성할 수 있다.
한편, 제1불순물영역(26) 및 제2불순물영역(28)을 형성함과 동시에 로직영역에도 소스영역 및 드레인영역을 포함한 접합영역, 픽업영역 등을 형성할 수 있다.
도 7d 및 도 8d에 도시된 바와 같이, 기판(10) 전면에 층간절연막(30)을 형성한다. 층간절연막(30)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다.
다음으로, 층간절연막(30)을 관통하여 제1불순물영역(26)에 접하는 복수의 컨트롤 플러그(32)를 형성한다. 이와 동시에 플로팅 게이트(FG)에 인접한 제2불순물영역(28)에 접하는 제1콘택플러그(34), 선택 게이트(SG)에 인접한 제2불순물영역(28)에 접하는 제2콘택플러그(36) 및 선택 게이트(SG)에 접하는 제3콘택플러그(38)를 형성한다. 층간절연막(30)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀 내부를 갭필하도록 전면에 도전물질을 형성한 후, 층간절연막(30)이 노출될때까지 평탄화공정을 진행하는 일련의 공정을 통해 상술한 복수의 플러그 구조물을 한번에 형성할 수 있다. 즉, 메모리영역에 복수의 플러그 구조물을 형성함과 동시에 로직영역에도 복수의 플러그 구조물을 형성할 수 있다.
다음으로, 도면에 도시하지는 않았지만 각각의 플러그에 접하는 배선을 형성한다. 이후, 공지된 공지된 반도체 제조기술을 이용하여 장치를 완성할 수 있다.
상술한 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 예정된 로직공정을 통해 형성할 수 있다. 즉, 별도의 추가 공정 없이 메모리 장치를 형성할 수 있다. 따라서, 로직호환성이 우수하여 임베디드 메모리에 적용이 용이하고, 생산성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 소자분리막
103 : 제1활성영역 104 : 제2활성영역
105 : 딥웰 106 : 제1웰
107 : 제2웰 108 : 게이트절연막
109 : 게이트전극 110 : 스페이서
111 : 층간절연막 112 : 갭
113 : 컨트롤 플러그 114 : 제1불순물영역
115 : 제2불순물영역 116 : 제1콘택플러그
117 : 제2콘택플러그 118 : 제3콘택플러그
120 : 제어부 FG : 플로팅 게이트
FG1, FG2 : 핑거 SG : 선택 게이트
CL : 컨트롤라인 SL : 선택라인
BL1 : 제1비트라인 BL2 : 제2비트라인
103 : 제1활성영역 104 : 제2활성영역
105 : 딥웰 106 : 제1웰
107 : 제2웰 108 : 게이트절연막
109 : 게이트전극 110 : 스페이서
111 : 층간절연막 112 : 갭
113 : 컨트롤 플러그 114 : 제1불순물영역
115 : 제2불순물영역 116 : 제1콘택플러그
117 : 제2콘택플러그 118 : 제3콘택플러그
120 : 제어부 FG : 플로팅 게이트
FG1, FG2 : 핑거 SG : 선택 게이트
CL : 컨트롤라인 SL : 선택라인
BL1 : 제1비트라인 BL2 : 제2비트라인
Claims (19)
- 복수의 핑거를 포함한 플로팅 게이트;
수직방향으로 상기 플로팅 게이트와 중첩되는 제2도전형의 액티브 컨트롤 게이트를 이용한 제1커플링부;
수평방향으로 상기 플로팅 게이트와 중첩되는 복수의 컨트롤 플러그를 이용한 제2커플링부; 및
상기 액티브 컨트롤 게이트와 상기 컨트롤 플러그 사이를 전기적으로 연결하는 상기 제2도전형과 상보적인 제1도전형의 불순물 영역
을 포함하는 비휘발성 메모리 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 액티브 컨트롤 게이트는 상기 복수의 핑거와 중첩되는 비휘발성 메모리 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 액티브 컨트롤 게이트는 상기 플로팅 게이트 아래 기판에 형성된 웰을 포함하는 비휘발성 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 컨트롤 플러그는 상기 복수의 핑거와 적어도 하나 이상의 마주보는 측벽을 갖는 비휘발성 메모리 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 불순물 영역과 상기 액티브 컨트롤 게이트는 다이오드를 형성하는 비휘발성 메모리 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 다이오드의 양극이 상기 컨트롤 플러그에 연결되고, 상기 다이오드의 음극이 상기 액티브 컨트롤 게이트에 연결되는 비휘발성 메모리 장치.
- 기판에 형성된 제2도전형의 웰을 포함하는 액티브 컨트롤 게이트;
상기 기판 상에 형성되어 상기 액티브 컨트롤 게이트와 중첩되도록 분기된 복수의 핑거를 포함하는 플로팅 게이트;
상기 액티브 컨트롤 게이트 상에 형성되어 상기 복수의 핑거와 갭을 갖고 이웃하는 복수의 컨트롤 플러그; 및
상기 액티브 컨트롤 게이트와 상기 컨트롤 플러그 사이를 전기적으로 연결하는 상기 제2도전형과 상보적인 제1도전형의 불순물 영역
을 포함하는 비휘발성 메모리 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 플로팅 게이트 측벽에 형성되어 상기 갭을 갭필하는 스페이서를 더 포함하는 비휘발성 메모리 장치.
- 삭제
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 불순물 영역은 수직방향으로 상기 복수의 핑거와 중첩되는 비휘발성 메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 액티브 컨트롤 게이트가 플로팅될 때, 상기 불순물 영역은 상기 플로팅 게이트를 커플링시키는 비휘발성 메모리 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 불순물 영역과 상기 액티브 컨트롤 게이트는 다이오드를 형성하는 비휘발성 메모리 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 다이오드의 양극이 상기 컨트롤 플러그에 연결되고, 상기 다이오드의 음극이 상기 액티브 컨트롤 게이트에 연결되는 비휘발성 메모리 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 컨트롤 플러그는 상기 복수의 핑거와 적어도 하나 이상의 마주보는 측벽을 갖는 비휘발성 메모리 장치.
- 기판에 형성된 제2도전형의 제1웰;
상기 기판에 형성되고 상기 제2도전형과 상보적인 제1도전형의 제2웰;
상기 기판 상에 형성되어 상기 제1 및 제2웰과 중첩되고, 상기 제1웰과 중첩되는 복수의 핑거를 포함하는 플로팅 게이트;
상기 기판상에 형성되어 상기 제2웰과 중첩되는 선택 게이트;
상기 제1웰 상에 형성되어 상기 복수의 핑거와 갭을 갖고 이웃하는 복수의 컨트롤 플러그;
상기 플로팅 게이트 및 상기 선택 게이트 측벽에 형성되고 상기 갭을 갭필하는 스페이서; 및
상기 컨트롤 플러그 아래 제1웰에 형성되어 상기 컨트롤 플러그와 상기 제1웰 사이를 전기적으로 연결하는 제1도전형의 불순물 영역
을 포함하는 비휘발성 메모리 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제15항에 있어서,
상기 컨트롤 플러그는 상기 복수의 핑거와 적어도 하나 이상의 마주보는 측벽을 갖는 비휘발성 메모리 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제15항에 있어서,
상기 불순물영역은 상기 플로팅 게이트와 중첩되는 비휘발성 메모리 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제15항에 있어서,
제1극성의 바이어스가 상기 컨트롤 플러그에 인가되는 경우 상기 제1웰 및 상기 불순물영역에는 상기 컨트롤 플러그와 동일한 제1극성의 바이어스가 인가되는 비휘발성 메모리 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 제1극성과 반대인 제2극성의 바이어스가 상기 컨트롤 플러그에 인가되는 경우 상기 불순물영역에는 상기 컨트롤 플러그와 동일한 제2극성의 바이어스가 인가되고, 상기 제1웰은 플로팅되는 비휘발성 메모리 장치.
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Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9691776B2 (en) * | 2013-06-13 | 2017-06-27 | SK Hynix Inc. | Nonvolatile memory device |
| KR102132845B1 (ko) * | 2014-02-11 | 2020-07-13 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
| US20160005749A1 (en) * | 2014-07-01 | 2016-01-07 | Qualcomm Incorporated | Series ferroelectric negative capacitor for multiple time programmable (mtp) devices |
| KR20170027561A (ko) * | 2015-09-02 | 2017-03-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US9882566B1 (en) * | 2017-01-10 | 2018-01-30 | Ememory Technology Inc. | Driving circuit for non-volatile memory |
| JP6885779B2 (ja) * | 2017-04-28 | 2021-06-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11063772B2 (en) | 2017-11-24 | 2021-07-13 | Ememory Technology Inc. | Multi-cell per bit nonvolatile memory unit |
| KR20200143113A (ko) * | 2019-06-14 | 2020-12-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US10978459B2 (en) * | 2019-09-05 | 2021-04-13 | Nanya Technology Corporation | Semiconductor device with bit lines at different levels and method for fabricating the same |
| TWI755943B (zh) * | 2020-11-23 | 2022-02-21 | 力晶積成電子製造股份有限公司 | 非揮發性記憶體元件及其製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005038894A (ja) | 2003-07-15 | 2005-02-10 | Sony Corp | 不揮発性半導体メモリ装置、および、その動作方法 |
| US20060244043A1 (en) * | 2004-03-05 | 2006-11-02 | Alex Wang | Nonvolatile memory solution using single-poly pFlash technology |
| US20070048939A1 (en) * | 2005-08-29 | 2007-03-01 | Ralph Oberhuber | Single-poly eprom device and method of manufacturing |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026019A (en) * | 1998-06-19 | 2000-02-15 | International Business Machines Corporation | Two square NVRAM cell |
| US6727149B1 (en) * | 2000-12-07 | 2004-04-27 | Advanced Micro Devices, Inc. | Method of making a hybrid SOI device that suppresses floating body effects |
| KR20020058460A (ko) * | 2000-12-30 | 2002-07-12 | 박종섭 | 비휘발성 메모리 소자 |
| US6747308B2 (en) * | 2001-12-28 | 2004-06-08 | Texas Instruments Incorporated | Single poly EEPROM with reduced area |
| US6528842B1 (en) * | 2001-12-31 | 2003-03-04 | Jet City Electronics, Inc. | Electronically erasable memory cell using CMOS technology |
| KR100500448B1 (ko) * | 2003-02-06 | 2005-07-14 | 삼성전자주식회사 | 선택적 디스포저블 스페이서 기술을 사용하는 반도체집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로 |
| US20060255398A1 (en) * | 2003-09-09 | 2006-11-16 | Tower Semiconductor Ltd. | Ultra-violet protected tamper resistant embedded EEPROM |
| CN1855499A (zh) * | 2005-04-18 | 2006-11-01 | 力晶半导体股份有限公司 | 非挥发性存储器及其制造方法以及其操作方法 |
| US7471570B2 (en) * | 2005-09-19 | 2008-12-30 | Texas Instruments Incorporated | Embedded EEPROM array techniques for higher density |
| KR100744139B1 (ko) * | 2006-06-28 | 2007-08-01 | 삼성전자주식회사 | 단일 게이트 구조를 가지는 ｅｅｐｒｏｍ 및 그 동작 방법 |
| US8247861B2 (en) * | 2007-07-18 | 2012-08-21 | Infineon Technologies Ag | Semiconductor device and method of making same |
| US7800156B2 (en) * | 2008-02-25 | 2010-09-21 | Tower Semiconductor Ltd. | Asymmetric single poly NMOS non-volatile memory cell |
| US7859043B2 (en) * | 2008-02-25 | 2010-12-28 | Tower Semiconductor Ltd. | Three-terminal single poly NMOS non-volatile memory cell |
| US8344443B2 (en) * | 2008-04-25 | 2013-01-01 | Freescale Semiconductor, Inc. | Single poly NVM devices and arrays |
| KR101030297B1 (ko) * | 2008-07-30 | 2011-04-20 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 그 제조 방법 |
| US7989875B2 (en) * | 2008-11-24 | 2011-08-02 | Nxp B.V. | BiCMOS integration of multiple-times-programmable non-volatile memories |
| KR20100072979A (ko) | 2008-12-22 | 2010-07-01 | 주식회사 동부하이텍 | 싱글 게이트 구조의 반도체 메모리 소자 |
| US8072022B2 (en) * | 2008-12-24 | 2011-12-06 | Intel Corporation | Apparatus and methods for improved flash cell characteristics |
| US8587045B2 (en) * | 2010-08-13 | 2013-11-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of forming the same |
| US8598642B2 (en) * | 2011-02-14 | 2013-12-03 | Synopsys, Inc. | Very dense NVM bitcell |
| KR20130007121A (ko) * | 2011-06-29 | 2013-01-18 | 삼성전자주식회사 | 깊이 센서의 단위 픽셀, 이를 포함하는 3차원 이미지 센서 및 그 제조방법 |
| KR101858622B1 (ko) * | 2011-07-01 | 2018-06-28 | 삼성전자주식회사 | 반도체 소자 |
| US8999785B2 (en) * | 2011-09-27 | 2015-04-07 | Tower Semiconductor Ltd. | Flash-to-ROM conversion |
| US8873302B2 (en) * | 2011-10-28 | 2014-10-28 | Invensas Corporation | Common doped region with separate gate control for a logic compatible non-volatile memory cell |
| US8674422B2 (en) * | 2012-01-30 | 2014-03-18 | Synopsys, Inc. | Asymmetric dense floating gate nonvolatile memory with decoupled capacitor |
| KR101978450B1 (ko) * | 2012-12-21 | 2019-05-14 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| US9312014B2 (en) * | 2013-04-01 | 2016-04-12 | SK Hynix Inc. | Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array |
| KR102029918B1 (ko) * | 2013-04-18 | 2019-10-08 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| US9691776B2 (en) * | 2013-06-13 | 2017-06-27 | SK Hynix Inc. | Nonvolatile memory device |
| KR102109462B1 (ko) * | 2013-06-13 | 2020-05-12 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| US9362374B2 (en) * | 2013-06-27 | 2016-06-07 | Globalfoundries Singapore Pte. Ltd. | Simple and cost-free MTP structure |
| US9001580B1 (en) * | 2013-12-04 | 2015-04-07 | Synopsys, Inc. | Asymmetric dense floating gate nonvolatile memory with decoupled capacitor |
| KR102132845B1 (ko) * | 2014-02-11 | 2020-07-13 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
-
2014
- 2014-02-11 KR KR1020140015404A patent/KR102132845B1/ko active IP Right Grant
- 2014-07-17 US US14/334,222 patent/US9355729B2/en active Active
- 2014-09-22 TW TW103132610A patent/TWI646661B/zh active
- 2014-12-22 CN CN201410806284.3A patent/CN104835823B/zh active Active
-
2016
- 2016-04-28 US US15/141,215 patent/US9472565B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005038894A (ja) | 2003-07-15 | 2005-02-10 | Sony Corp | 不揮発性半導体メモリ装置、および、その動作方法 |
| US20060244043A1 (en) * | 2004-03-05 | 2006-11-02 | Alex Wang | Nonvolatile memory solution using single-poly pFlash technology |
| US7339229B2 (en) | 2004-03-05 | 2008-03-04 | Chingis Technology Corporation | Nonvolatile memory solution using single-poly pFlash technology |
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