TWI624033B - 具有單一層閘極的非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列 - Google Patents

具有單一層閘極的非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列 Download PDF

Info

Publication number
TWI624033B
TWI624033B TW103125073A TW103125073A TWI624033B TW I624033 B TWI624033 B TW I624033B TW 103125073 A TW103125073 A TW 103125073A TW 103125073 A TW103125073 A TW 103125073A TW I624033 B TWI624033 B TW I624033B
Authority
TW
Taiwan
Prior art keywords
region
well
line
single layer
layer gate
Prior art date
Application number
TW103125073A
Other languages
English (en)
Other versions
TW201541562A (zh
Inventor
宋賢旻
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201541562A publication Critical patent/TW201541562A/zh
Application granted granted Critical
Publication of TWI624033B publication Critical patent/TWI624033B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/10—Floating gate memory cells with a single polysilicon layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Power Engineering (AREA)

Abstract

一種非揮發性記憶體裝置包括單一層閘極、第一區和第二區。所述第一區包括第一阱區域、佈置在所述第一阱區域中的第一接觸區域以及佈置在所述第一阱區域中的所述單一層閘極的兩側處的源極區域和汲極區域。所述第二區包括第二阱區域、佈置以重疊在所述第二阱區域中的單一層閘極的一部分的第二接觸區域以及佈置在所述第二阱區域中的第三接觸區域。

Description

具有單一層閘極的非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列 【相關申請案的交叉參考】
本申請案基於35 U.S.C 119(a)主張2014年4月18日於韓國知識產權局所提申的韓國申請案第10-2014-0046993號的優先權，其通過引用將其整體併入本文中。
本發明的各種實施例涉及一種非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列，更具體地說，涉及一種具有單一層閘極的非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列。
用於記憶體裝置的各種非揮發性記憶體單元和記憶體單元陣列結構已經被提出，其中數據存儲在所述記憶體單元中的記憶體裝置將被保留而不接入電源。在非揮發性記憶體裝置的習知記憶體單元結構中，堆疊的閘極結構已普遍採用，其中在垂直方向上依序排列的閘極絕緣層、浮動閘極、閘極間絕緣層以及控制閘極。然而，隨著電子設備的尺寸繼續縮小並且製造技術被開發，能夠執行各種功能的半導體裝置已經被嵌入在 一個半導體晶粒中。這種類型的半導體晶粒佈局(稱為系統單晶片(system on chip，SoC)的系統)包括邏輯裝置和記憶體裝置，並且作為數位產品的核心部分而發生。嵌入在系統單晶片(SoC)系統中的嵌入式非揮發性記憶體裝置的製造技術已經被開發出來。
嵌入在系統單晶片(SoC)中的嵌入式非揮發性記憶體裝置製造魚與系統單晶片(SoC)的邏輯裝置的製程步驟相同的製程步驟。非揮發性記憶體裝置可以採用帶有堆疊的閘極結構的電晶體，而邏輯裝置採用帶有單一閘極結構的電晶體。當帶有堆疊的閘極結構的非揮發性記憶體裝置和帶有單一閘極結構的邏輯裝置被嵌入在同一基板中，其之製造製程變得很複雜。因此，已經企圖採用在非揮發性記憶體裝置中的單一層閘極，代替堆疊閘極結構。在採用具有單一層閘極的非揮發性記憶體裝置中，當製造邏輯裝置時，系統單晶片(SoC)可以容易地通過使用的互補金屬氧化物半導體(CMOS)的一般製造製程而製造。
各個實施例涉及到具有單一層閘極的非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列。
根據本發明概念的實施例，一種非揮發性記憶體裝置包括：單一層閘極；第一區，其包括第一阱區域、佈置在所述第一阱區域中的第一接觸區域以及佈置在所述第一阱區域中的所述單一層閘極的兩側處的源極區域和汲極區域；以及第二區，其包括第二阱區域、佈置以重疊在所述第二阱區域中的所述單一層閘極的一部分的第二接觸區域以及佈置在所述第二阱區域中的第三接觸區域，其中所述第一和第二阱區域以及所述第一 和第三接觸區域具有第一導電性，而所述第二接觸區域和所述源極區域和汲極區域具有第二導電性。
根據本發明概念的實施例，一種非揮發性記憶體裝置包括：單一層閘極；穿隧線，其通過穿隧電容器和第一二極體而連接到所述單一層閘極；阱偏壓線，其通過耦合電容器而連接到所述單一層閘極；以及位元線和源極線，其分別通過第二二極體和第三二極體而連接到所述阱偏壓線。
根據本發明概念的實施例，一種操作包含單一層閘極的單位單元的非揮發性記憶體裝置的方法，所述方法包括：執行所述單位單元的編程和擦除的操作藉由通過耦合電容器施加第一電壓至連接到所述單一層閘極的阱偏壓線，以及通過穿隧電容器和第一二極體施加第一電壓至連接到所述單一層閘極的穿隧線；以及執行所述單位單元的讀取操作藉由分別通過第二和第三二極體施加第二電壓至所述阱偏壓線、所述穿隧線和連接到所述阱偏壓線的所述位元和源極線。
根據本發明概念的實施例，一種非揮發性記憶體裝置的單元陣列，包含：複數個第一阱區域，其佈置在第一方向中以彼此分隔開，同時在第二方向中延伸；複數個主動區，其佈置在所述第二方向中，以在所述複數個第一阱區域的各者中彼此分隔開；源極區域和汲極區域，其佈置在所述主動區的各者中；第一接觸區域，其設置成在所述複數個第一阱區域的各者中與所述主動極區域隔開；複數個第二阱區域，其佈置在所述第一阱區域之間的所述第二方向中以彼此分隔開；第二接觸區域和第三接觸區域，其佈置在所述第二阱區域的各者中；以及單一層閘極，其在所述第 一方向中延伸，以在其之第一端部處重疊所述第一阱區域以及在其之第二端部處重疊所述第二接觸區域。
100‧‧‧非揮發性記憶體裝置
102‧‧‧基板
104‧‧‧溝槽隔離層
110‧‧‧耦合電容器/讀取電晶體區域
112‧‧‧第一阱區域
114‧‧‧主動區
116‧‧‧汲極區域
117‧‧‧源極區域
118‧‧‧第一接觸區域
120‧‧‧穿隧電容器區域
122‧‧‧第二阱區域
124‧‧‧第二接觸區域
125‧‧‧第三接觸區域
130‧‧‧單一層閘極
130a‧‧‧第一單一層閘極
130b‧‧‧第二單一層閘極
140‧‧‧閘極絕緣層
150‧‧‧閘極絕緣層
161‧‧‧第一接觸
162‧‧‧第二接觸
163‧‧‧第三接觸
164‧‧‧第四接觸
165‧‧‧第五接觸
170‧‧‧虛線
700‧‧‧所選擇的單位單元
本發明的概念的各種實施例將參照所附圖式和所附的詳細描述變得更加清楚，其中：圖1是說明了根據本揭示的實施例的具有單一層閘極的非揮發性記憶體裝置之一佈局圖；圖2是沿著圖1的線I-I'所截取的橫截面圖；圖3是沿著圖1的線II-II'所截取的橫截面圖；圖4是沿著圖1的線III-III'所截取的橫截面圖；圖5是參照圖1至4所描述的非揮發性記憶體裝置的等效電路圖；圖6是用於解釋圖1至5的非揮發性記憶體裝置的操作的表；圖7是根據本揭示的實施例的非揮發性記憶體裝置的單元陣列的佈局圖；以及圖8是用於解釋圖7的非揮發性記憶體裝置的操作方法的表。
各種實施例將參照附圖更詳細地描述如下。但是，本發明也可以不同的形式具體實現並且不應被解釋為限制於本文所闡述的實施例。更確切地說，提供這些實施例，使得本揭示將是徹底和完整的，並且將完整地傳達本發明的範疇給熟知本領域的技術人士。附圖不一定是按比例繪製，並且在一些情況下，比例可能被誇大了，以便清楚地說明本實施例的 特徵。在整個揭示中，類似的元件符號直接對應於在本發明的各個附圖和實施例中的類似的部件。
在本發明中，將理解的是，當元件被稱為位於另一元件“上”、“之上”、“上方”、“下方”、“之下”或“下”時，它可直接接觸另一元件，或者至少一個插入元件可以存在其間。因此，使用於本文中的諸如“上”、“之上”、“上方”、“下方”、“之下”、“下”以及相似用語僅用於描述特定實施例的目的，並且並非意圖限制本揭示的範圍。
圖1是說明了根據本發明一個實施例的具有單一層閘極的非揮發性記憶體裝置的一佈局圖。圖2至圖4是分別沿著圖1的線I-I'、II-II'和III-III'所截取的橫截面圖。在圖1到4中的相同的元件符號指示相同的元件。
參考圖1，一種非揮發性記憶體裝置100包括耦合電容器/讀取電晶體區110和穿隧電容器區域120。耦合電容器/讀取電晶體區110和穿隧電容器區域120排列成彼此相隔開並且共享單一層閘極130。單一層閘極130可以具有在圖1中的第一方向上延伸的條狀結構。耦合電容器/讀取電晶體區110重疊單一層閘極130的第一端部，以及穿隧電容器區120重疊單一層閘極130的第二端部。
參考圖1和2，耦合電容器Ccp和讀取電晶體被排列在所述耦合電容器/讀取電晶體區110中。詳細地說，第一阱區域112被排列在基板102的上部的預定區中。例如第一阱區域112具有p型導電性。第一阱區域112被排列成重疊單一層閘極130的第一端部。主動區114和第一接觸區域118被排列在第一阱區域112的上部的預定區中。主動區114和第一接觸區域118被排 列在第二方向上以彼此間隔開。主動區114和第一接觸區域118可以藉由溝槽隔離層104所定義，例如，第一接觸區域118具有p+型導電性，其比所述第一阱區域112還重地摻雜。
汲極區域116和源極區域117被排列在主動區114中。例如，汲極區域116和源極區域117具有n+型導電性。汲極區域116和源極區域117被排列在第二方向上以彼此間隔開。汲極區域116和源極區域117之間的第一阱區域112的表面可以用作在預定條件下的通道區域。在一個實施例中，汲極區域116和源極區域117可以通過相同的佈植製程而形成。在這種情況下，汲極區域116和源極區域117可以具有實質上相同的雜質摻雜濃度。汲極區域116可以與第一阱區域112一起構成第二pn二極體D2。源極區域117可以與第一阱區域112一起構成第三pn二極體D3。汲極區域116是通過第一接觸161而連接到位元線BL。源極區域117通過第二接觸162而連接到源極線SL。第一接觸區域118通過第三接觸163而連接到阱偏壓線WBL。
閘極絕緣層140和單一層閘極130垂直排列在汲極區域116和源極區域117之間的第一阱區域112的表面上。例如，閘極絕緣層140可以包括氧化物層。第一阱區域112和單一層閘極130(其相互重疊同時具有置於其間的閘極絕緣層140)構成了耦合電容器Ccp。耦合電容器Ccp的電容可以藉由材料和閘極絕緣層140的厚度以及第一阱區域112和單一層閘極130的重疊區所決定。汲極區域116、源極區域117、閘極絕緣層140和單一層閘極130構成帶有金屬氧化物半導體(MOS)結構的讀取電晶體。耦合電容器Ccp進行在非揮發性記憶體裝置100的編程操作和擦除操作中將耦合電導入單一層閘極130的功能。讀取電晶體執行非揮發性記憶體裝置100的讀取操作的功能。
參考圖1和3，穿隧電容器Ctn被排列在穿隧電容器區120中。詳細地，第二阱區域122被排列在基板102的上部的預定區中。例如，第二阱區域122具有p型導電性。在一個實施例中，第二阱區域122和第一阱區域112可以通過相同的佈植製程來形成。在這種情況下，第二阱區域122可以具有與第一阱區域112的雜質摻雜濃度實質上相同的雜質摻雜濃度。第二接觸區域124和第三接觸區域125被排列在第二阱區域122的上部中。例如，第二接觸區域124具有n+型導電性，並且第三接觸區域125具有比第二阱區域122還重的摻雜之p+型導電性。在一個實施例中，第二接觸區域124可以通過諸如汲極區域116和源極區域117的相同佈植製程的佈植製程而形成。在這種情況下，第二接觸區域124可以具有與汲極區域116和源極區域117的雜質摻雜濃度實質上相同的雜質摻雜濃度。第二接觸區域124可以與第二阱區域122一起構成第一pn二極體D1。
第二接觸區域124通過第四接觸164連接到穿隧線TNL。第三接觸區域125通過第五接觸165被連接到穿隧線TNL。換言之，第二接觸區域124和第三接觸區125共享穿隧線TNL。因此，相同的偏壓電壓可以從穿隧線TNL施加到第二接觸區域124和第三接觸區域125。因此，如本實施方式所述，為了減少其中有第二接觸區域124和第三接觸區125所排列的第二阱區域122的面積，第二接觸區域124的一側可以與第三接觸區域125的一側接觸。然而，在其它實施例中，第二接觸區域124和第三接觸區域125可以被彼此分隔開。
在圖1，如藉由虛線170所指示，第二接觸區域124重疊單一層閘極130的第二端部的邊緣。相互重疊且有閘極絕緣層140插入其間的第二 接觸區域124和單一層閘極130構成穿隧電容器Ctn。穿隧電容器Ctn的電容可以藉由閘極絕緣層140的材料和厚度以及第二接觸區域124和單一層閘極130的重疊區來決定。穿隧電容器Ctn在非揮發性記憶體裝置100的編程操作以及擦除操作中的預定條件下允許載子可以穿隧到單一層閘極130或從單一層閘極130穿隧出。
連同圖1參考圖4，閘極絕緣層140和單一層閘極130被排列在第一方向上延伸。在第一方向上的閘極絕緣層140和單一層閘極130的一個端部重疊耦合電容器/讀取電晶體區110，並且閘極絕緣層140和單一層閘極130的另一端部重疊穿隧電容器區120。在穿隧電容器區120中，單一層閘極130的另一端部重疊第二接觸區域124的一部分，並且該重疊部分構成如參考圖3所描述的穿隧電容器Ctn。
圖5是參照圖1到4所描述的非揮發性記憶體裝置的等效電路圖。參照圖5，具有單一層閘極FG的讀取電晶體Tr的源極區域和汲極區域分別連接到源極線SL和位元線BL。以浮動狀態排列的單一層閘極FG連接到穿隧電容器Ctn的第一端子。穿隧電容器Ctn的第二端子連接到第一pn二極體D1的陰極。第一pn二極體D1的陽極連接到穿隧線TNL。如參考圖3，穿隧電容器Ctn包括第二接觸區域(圖3中的124)、閘極絕緣層(圖3中的140)以及單一層閘極(圖3的130)。第一pn二極體D1包括第二阱區域(圖3中的122)和第二接觸區域(圖3中的124)的pn接面。
單一層閘極FG被連接到耦合電容器Ccp的第一端子。耦合電容器Ccp的第二端子被連接到第二pn二極體D2的陽極和第三pn二極體D3的陽極。耦合電容器Ccp的第二端子與第二pn二極體D2的陽極和第三pn二極體 D3的陽極一起連接到阱偏壓線WBL。耦合電容器Ccp和穿隧電容器Ctn彼此平行地連接在單一層閘極FG的基礎上。第二pn二極體D2的陰極連接至位元線BL，並且第三pn二極體D3的陰極連接到源極線SL。如參考圖2所示，耦合電容器Ccp包括第一阱區域(圖2中的112)、閘極絕緣層(圖2中的140)以及單一層閘極(圖2中的130)。第二pn二極體D2包括第一阱區域(在圖2中的112)和汲極區域(圖2中的116)的pn接面。第三pn二極體D3包括第一阱區域(圖2的112)和源極區域(圖2中的117)的pn接面。
圖6是用於解釋圖1-5的非揮發性記憶體裝置的操作的表。參考圖6連同圖1至5，為了程式化非揮發性記憶體裝置，編程電壓Vpp被施加到阱偏壓線WBL，並且0V被施加到穿隧線TNL。例如，編程電壓Vpp可以是大約6V。當編程電壓Vpp被施加到阱偏壓線WBL時，第二pn二極體D2和第三pn二極體D3進入正向偏壓狀態。因此，在不考慮在二極體中的電壓降時，編程電壓Vpp可以被施加到位元線BL和源極線SL。在編程操作製程的實施例中，沒有分離的偏壓施加到位元線BL和源極線SL。
當編程電壓Vpp被施加到阱偏壓線WBL時，編程電壓Vpp也通過第一接觸區域118而被施加到第一阱區域112，因此，耦合電壓通過耦合電容器Ccp而導入單一層閘極130。耦合電壓可以藉由耦合電容器Ccp的耦合比來決定。例如，當耦合電容器Ccp的耦合比為0.9並且編程電壓Vpp為6V，5.4V的耦合電壓被導入到單一層閘極130。
當耦合電壓被導入到單一層閘極130並且0V被施加到穿隧線TNL時，對應於耦合電壓的電壓差產生於穿隧電容器區120中的穿隧電容器Ctn的兩個端部之間。藉由電壓差，在第二接觸區域124中的電子通過F-N 穿隧機制而穿隧到閘極絕緣層150，並且被存儲在單一層閘極130中。當電子被存儲在單一層閘極130時，在耦合電容器/讀取電晶體區域110中的讀取電晶體Tr的閾值電壓升高到預定值或更大，以便非揮發性記憶體裝置進入編程狀態。
為了擦除非揮發性記憶體裝置，將0V施加到阱偏壓線WBL，並且擦除電壓Vee被施加到穿隧線TNL。例如，擦除電壓Vee可以為約6V。當0V施加到阱偏壓線WBL時，耦合電壓沒有導入到單一層閘極130。此外，當擦除電壓Vee被施加到穿隧線路TNL時，第一pn二極體D1進入正向偏壓狀態。因此，在不考慮在二極體中的電壓降，擦除電壓Vee被施加到第二接觸區域124。當擦除電壓Vee被施加到第二接觸區域124時，對應於擦除電壓Vee的電壓差產生在穿隧電容器區域120中的穿隧電容器Ctn的兩個端部之間。藉由電壓差，存儲在單一層閘極130的電子通過F-N穿隧機制而穿隧閘極絕緣層150到第二接觸區域124。當電子從單一層閘極130排出時，在耦合電容器/讀取電晶體區域110中的讀取電晶體Tr的閾值電壓被降低到預定值或更小，使得非揮發性記憶體裝置進入擦除狀態。
為了讀取非揮發性記憶體裝置，將0V施加到阱偏壓線WBL和穿隧線TNL。然後，位元線電壓Vdd被施加到位元線BL，並且0V被施加到源極線SL。根據上述所描述的偏壓電壓條件下，當讀取電晶體Tr的閾值電壓是高的時，讀取電晶體Tr未開啟，即，在編程狀態中，使得在位元線BL和源極線SL之間沒有電流流動。此外，當讀取電晶體Tr的閾值電壓是低的時，即，在擦除狀態中，讀取電晶體Tr導通，使得電流在位元線BL和源極線SL之間流動。因此，非揮發性記憶體裝置的狀態可以藉由檢測在位元線 BL和源極線SL之間是否電流流動而被讀取。
圖7是根據本發明的一個實施例的非揮發性記憶體裝置的單元陣列的佈局圖。在本佈局圖中，非揮發性記憶體裝置具有將單位單元700由預定的規則來重複地排列的結構，其中截面結構和單位單元700的等效電路圖是如參考圖2至4和圖5所描述的相同。
參考圖7，複數個第一阱區域112被排列以在圖7中的水平方向的第二方向上延伸。每個第一阱區域112具有p型導電性。第一阱區域112被排列在圖7中的垂直方向的第一方向中以彼此分隔開。第一阱區域112重疊在第一方向上延伸的複數個單一層閘極130A、130B的端部。在第一方向112中的複數個第一阱區域之間，複數個第二阱區域122被排列在第二方向中以彼此分隔開。第二阱區域122與第一阱區域112以預定距離隔開，其中第一阱區域在第一方向中為相鄰的，並且一方向相反於第一方向。
複數個主動區114排列在第二方向中以在每個第一阱區域112中彼此分隔開。在本實施例中，三個主動區114排列在每個第一阱區域112中。但是，這僅用於說明的目的，並且本揭示內容不局限於此。第一接觸區域118被排列在第一阱區域112的第二方向中的一個端部處以與主動區114分隔開。第一接觸區域118通過接觸而電連接到阱偏壓線WBL。第一接觸區域118具有p+型導電性。第二接觸區域124和第三接觸區125被排列在每個第二阱區域122中。第二接觸區域124和第三接觸區域125分別具有n+型和p+型導電率。如參考圖1所示，第二接觸區域124和第三接觸區域125可以被排列成具有彼此接觸的接面。因此，第二接觸區域124和第三接觸區域125藉由接觸而電耦合到一個穿隧線TNL。
每個主動區114橫越兩個單一層閘極130a和130b。兩個單一層閘極130a和130b中的一個朝著第一方向延伸，並且另一個朝向從主動區114與第一方向相反的方向上延伸。用於簡單的描述，朝向第一方向延伸的單一層閘極130a被定義為“第一單一層閘極”，並且朝向與第一方向相反的方向延伸的單一層閘極130b被定義為“第二單一層閘極”。第一單一層閘極130a的一個端部重疊主動區114，並且第一單一層閘極130a的另一端部重疊在第一方向上相鄰第二阱區域122中的第二接觸區域124。第二單一層閘極130b的一個端部重疊主動區114，並且第二單一層閘極130b的另一端部重疊在與第一方向相反的方向上相鄰第二阱區域122中的第二接觸區域124。一個第二接觸區124通常覆蓋第一單一層閘極130a和第二單一層閘極130b。
汲極區域116是排列在第一單一層閘極130a和第二單一層閘極130b的一側處的主動區114中，並且源極區117被排列在第一單一層閘極130a和第二單一層閘極130b之間的主動區114中。源極區域117是常用在包括第一單一層閘極130a的單位單元和包括第二單一層閘極130b的單位單元中。汲極區域116和源極區域117分別具有n+型導電率。排列在第一單一層閘極130a的一側處的主動區114中的汲極區域116通過接觸而電連接至位元線BL0。排列在第二單一層閘極130b的一側處的主動區114中的汲極區域116通過接觸而電性耦合至位元線BL1。源極區域117通過接觸而電耦合到源極線SL。
圖8是用於解釋圖7的非揮發性記憶體裝置的單元陣列的操作方法的表。參照圖8連同圖7一起，為了程式化從構成非揮發性記憶體裝置的單元陣列的複數個單位單元之間所選擇的單位單元700，編程電壓Vpp 和0V被分別施加到連接到所選擇的單位單元700之阱偏壓線WBL和穿隧線TNL。沒有連接到所選擇的單位單元700之其他的阱偏壓線WBL和穿隧線TNL都是浮動的。例如，編程電壓Vpp可以是大約6V。當編程電壓Vpp被施加到阱偏壓線WBL時，所選擇的單位單元700通過如參考圖6所述的F-N穿隧機制而程式化。
與所選擇的單位單元700共享阱偏壓線WBL之其他的單位單元(也就是說，共享相同的第一阱區域112之其他的單位單元)沒有被程式化，因為其之穿隧線TNL為浮動的。同樣地，與所選擇的單位單元700共享穿隧線TNL之其他的單位單元(也就是說，共享相同的第二接觸區域124之其他單位單元)沒有被程式化，因為其之阱偏壓線WBL為浮動的。在針對所選擇的單位單元700之編程製程中，沒有分離的偏壓電壓被施加到位元線BL0和BL1和源極線SL。
為了擦除從構成非揮發性記憶體裝置的單元陣列的複數個單位單元之間所選擇的單位單元700，0V和擦除電壓Vee被分別施加到連接到所選擇的單位單元700之阱偏壓線WBL和穿隧線TNL。沒有連接到所選擇的單位單元700之其他阱偏壓線WBL和穿隧線TNL都是浮動的。例如，擦除電壓Vee可為約6V。當擦除電壓Vee被施加到穿隧線TNL時，所選擇的單位單元700通過如參照圖6所述的F-N穿隧機制而擦除。
與所選擇的單位單元700共享偏壓線WBL之其他的單位單元(也就是說，共享相同的第一阱區域112之其他單位單元)不會被擦除，因為其之穿隧線TNL為浮動的。同樣地，與所選擇的單位單元700共享穿隧線TNL之其他的單位單元(也就是說，共享相同的第二接觸區域124之其他單位單 元)不會被擦除，因為其之阱偏壓線WBL為浮動的。在本實施例中，只擦除所選擇的單位單元700的方法進行說明，但是將0V施加到所有的阱偏壓線WBL，並且擦除電壓Vee施加至所有穿隧線TNL，使得單位單元可以在單位單元的組塊的基礎上擦除。
為了讀取來自構成非揮發性記憶體裝置的單元陣列的複數個單位單元之間所選擇的單位單元700，將0V施加至連接到所選擇的單位單元700之阱偏壓線WBL和穿隧線TNL。位元線電壓Vdd和0V被施加至連接到所選擇的單位單元700的位元線BL1和源極線SL。不連接到所選擇的單位單元700之其他位元線BL0和源極線SL都是浮動的。此外，沒有連接到所選擇的單位單元700之其他的阱偏壓線WBL和穿隧線TNL都是浮動的。例如，位元線電壓Vdd可以為約1.2V。當0V被施加至連接到所選擇的單位單元700之阱偏壓線WBL和穿隧線TNL，並且位元線電壓Vdd和0V被施加到位元線BL1和源極線SL，所選擇的單位單元700的狀態可以藉由檢測如參照圖6所述的所選擇的單位單元700的電流流動來決定。
與所選擇的單位單元700共享位元線BL之其他的單位單元不受制讀取操作，因為其之源極線SL為浮動的。與所選擇的單位單元700共享源極線SL之其他的單位單元不受制讀取操作，因為其之位元線BL0為浮動的。此外，與所選擇的單位單元700共享穿隧線TNL之其他的單位單元(也就是說，共享相同的第二接觸區域124之其他單位單元)不受制讀取操作，因為其之阱偏壓線WBL、位元線BL0和BL1以及源極線SL都是浮動的。
本發明的概念的實施例已在上面揭示以用於說明的目的。本領域技術人士將會理解，各種修改、添加和替換都是可能的，而不脫離在 所附申請專利範圍書中所揭露的本發明的概念之範疇和精神。

Claims (7)

  1. 一種操作包含單一層閘極的單位單元的非揮發性記憶體裝置的方法，所述方法包括：執行所述單位單元的編程操作以藉由通過耦合電容器施加編程電壓至連接到所述單一層閘極的阱偏壓線來注入電子到所述單一層閘極，執行所述單位單元的擦除操作以藉由通過穿隧電容器和第一二極體施加擦除電壓至連接到所述單一層閘極的穿隧線而從所述單一層閘極排出電子；以及藉由分別通過第二二極體和第三二極體施加第二電壓至所述阱偏壓線、所述穿隧線和連接到所述阱偏壓線的位元線和源極線來執行所述單位單元的讀取操作。
  2. 根據申請專利範圍第1項的方法，其中，執行所述編程操作和所述擦除操作包括：分別施加所述編程電壓和0V到所述阱偏壓線和所述穿隧線，以執行所述編程操行；以及分別施加0V和所述擦除電壓到所述阱偏壓線和所述穿隧線，以執行所述擦除操作。
  3. 根據申請專利範圍第1項的方法，其中，執行所述讀取操作包括：施加0V到所述阱偏壓線和所述穿隧線；以及分別施加位元線電壓和0V至所述位元線和所述源極線。
  4. 一種非揮發性記憶體裝置的單元陣列，包含：複數個第一阱區域，其佈置在第一方向中以彼此分隔開，同時在第二 方向中延伸；複數個主動區，其佈置在所述第二方向中，以在所述複數個第一阱區域的各者中彼此分隔開；源極區域和汲極區域，其佈置在所述主動區的各者中；第一接觸區域，其設置成在所述複數個第一阱區域的各者中與所述主動區分隔開；複數個第二阱區域，其佈置在所述第一阱區域之間的所述第二方向中以彼此分隔開；第二接觸區域和第三接觸區域，其佈置在所述第二阱區域的各者中；以及單一層閘極，其在所述第一方向中延伸，以在其之第一端部處重疊所述第一阱區域以及在其之第二端部處重疊所述第二接觸區域。
  5. 根據申請專利範圍第4項的非揮發性記憶體裝置的單元陣列，其中，所述第一阱區域、所述第一接觸區域、所述第二阱區域和所述第三接觸區域具有第一導電性，以及所述汲極區域、所述源極區域和所述第二接觸區域具有第二導電性。
  6. 根據申請專利範圍第4項的非揮發性記憶體裝置的單元陣列，其中，所述單一層閘極包括：第一單一層閘極，其在所述第一方向從在所述第一阱區域中的所述主動區的一者延伸至在所述第二阱區域的一者中的第二接觸區域；以及第二單一層閘極，其在所述第一方向從所述第二阱區域的另一個中的第二接觸區域延伸到所述主動區的所述一者。
  7. 根據申請專利範圍第4項的非揮發性記憶體裝置的單元陣列，其中，所述第一接觸區域被連接到阱偏壓線，所述第二接觸區域和所述第三接觸區域被連接到穿隧線，以及所述汲極區域和所述源極區域被分別連接到位元線和源極線。
TW103125073A 2014-04-18 2014-07-22 具有單一層閘極的非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列 TWI624033B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2014-0046993 2014-04-18
KR1020140046993A KR102166525B1 (ko) 2014-04-18 2014-04-18 단일층의 게이트를 갖는 불휘발성 메모리소자 및 그 동작방법과, 이를 이용한 메모리 셀어레이

Publications (2)

Publication Number Publication Date
TW201541562A TW201541562A (zh) 2015-11-01
TWI624033B true TWI624033B (zh) 2018-05-11

Family

ID=54203893

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103125073A TWI624033B (zh) 2014-04-18 2014-07-22 具有單一層閘極的非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列

Country Status (3)

Country Link
US (1) US9153593B1 (zh)
KR (1) KR102166525B1 (zh)
TW (1) TWI624033B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102373596B1 (ko) * 2015-11-23 2022-03-14 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
KR102359372B1 (ko) * 2016-02-17 2022-02-09 에스케이하이닉스 주식회사 싱글-폴리 불휘발성 메모리 셀
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200618260A (en) * 2004-04-21 2006-06-01 Impinj Inc Counteracting overtunneling in nonvolatile memory cells
US20060140004A1 (en) * 2000-03-09 2006-06-29 Shoji Shukuri Semiconductor device
CN101013702A (zh) * 2005-11-29 2007-08-08 恩益禧电子股份有限公司 Eeprom
CN101026167A (zh) * 2005-11-28 2007-08-29 恩益禧电子股份有限公司 Eeprom
CN101030581A (zh) * 2005-11-28 2007-09-05 恩益禧电子股份有限公司 Eeprom

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2837023B1 (fr) * 2002-03-06 2004-05-28 St Microelectronics Sa Memoire non volatile programmable et effacable electriquement a une seule couche de materiau de grille
FR2838554B1 (fr) * 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
JP2005175411A (ja) * 2003-12-12 2005-06-30 Genusion:Kk 半導体装置、及びその製造方法
US6930002B1 (en) 2004-04-29 2005-08-16 United Microelectronics Corp. Method for programming single-poly EPROM at low operation voltages
US7558111B2 (en) * 2006-09-01 2009-07-07 Catalyst Semiconductor, Inc. Non-volatile memory cell in standard CMOS process
US7602029B2 (en) * 2006-09-07 2009-10-13 Alpha & Omega Semiconductor, Ltd. Configuration and method of manufacturing the one-time programmable (OTP) memory cells
KR20110022962A (ko) * 2009-08-28 2011-03-08 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR20110025498A (ko) * 2009-09-04 2011-03-10 주식회사 동부하이텍 반도체 메모리 소자
KR101194917B1 (ko) * 2010-12-17 2012-10-25 주식회사 동부하이텍 반도체 메모리 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060140004A1 (en) * 2000-03-09 2006-06-29 Shoji Shukuri Semiconductor device
TW200618260A (en) * 2004-04-21 2006-06-01 Impinj Inc Counteracting overtunneling in nonvolatile memory cells
CN101026167A (zh) * 2005-11-28 2007-08-29 恩益禧电子股份有限公司 Eeprom
CN101030581A (zh) * 2005-11-28 2007-09-05 恩益禧电子股份有限公司 Eeprom
CN101013702A (zh) * 2005-11-29 2007-08-08 恩益禧电子股份有限公司 Eeprom

Also Published As

Publication number Publication date
US20150303203A1 (en) 2015-10-22
KR20150120816A (ko) 2015-10-28
US9153593B1 (en) 2015-10-06
KR102166525B1 (ko) 2020-10-15
TW201541562A (zh) 2015-11-01

Similar Documents

Publication Publication Date Title
CN108206186B (zh) 具有擦除元件的单层多晶硅非易失性存储单元结构
TWI582959B (zh) 具有輔助閘極之非揮發性記憶胞結構及其記憶體陣列
US9041089B2 (en) Nonvolatile memory structure
KR102185079B1 (ko) 불휘발성 메모리소자 및 그 동작방법
TWI649858B (zh) 非揮發性記憶體及其製作方法
TWI705440B (zh) 單多晶非揮發性記憶單元
US9312014B2 (en) Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
US9659951B1 (en) Single poly nonvolatile memory cells, arrays thereof, and methods of operating the same
KR100932134B1 (ko) 싱글 폴리형 이이피롬 및 그의 제조 방법
US9368506B2 (en) Integrated circuits and methods for operating integrated circuits with non-volatile memory
US9293468B2 (en) Nonvolatile memory device
US20170221916A1 (en) Flash Memory
TWI624033B (zh) 具有單一層閘極的非揮發性記憶體裝置、操作其之方法以及其之記憶體單元陣列
US7869279B1 (en) EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US9627394B1 (en) Nonvolatile memory cells having lateral coupling structure and memory cell arrays using the same
US9171621B2 (en) Non-volatile memory (NVM) and method for manufacturing thereof
US10388660B2 (en) Semiconductor device and method for manufacturing the same
KR20110022962A (ko) 반도체 소자 및 그 제조 방법
TW201711140A (zh) 電可程式化唯讀記憶體單元、包含其之電可程式化唯讀記憶體單元陣列及其製造方法
US20110057242A1 (en) Nonvolatile semiconductor memory device