TW201711140A - 電可程式化唯讀記憶體單元、包含其之電可程式化唯讀記憶體單元陣列及其製造方法 - Google Patents

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Abstract

一種電可程式化唯讀記憶體(EPROM)單元包括：具有第一導電性的半導體層；具有第二導電性的第一接面區和具有第二導電性的第二接面區，其中，第一接面區和第二接面區設置在半導體層的上部區域內，並且彼此間隔開；閘極絕緣圖案和浮閘圖案，它們依序地層疊在半導體層之上且在第一接面區與第二接面區之間；第一金屬接觸插塞，其與第一接面區耦接，其中，在第一金屬接觸插塞與第一接面區之間形成歐姆接觸；以及第二金屬接觸插塞，其與第二接面區耦接，其中，在第二金屬接觸插塞與第二接面區之間形成蕭特基接觸。

Description

電可程式化唯讀記憶體單元、包括其之電可程式化唯讀記憶體單元陣列及其製造方法 【相關申請案的交叉參考】
本申請基於35 U.S.C.§ 119(a)要求於2015年9月9日提交的申請號為10-2015-0127675的韓國專利申請的優先權，其全部內容透過引用合併于此，如同全文闡述。
本發明的各種實施例涉及非揮發性記憶體裝置及其製造方法，更具體地，涉及電可程式化唯讀記憶體(EPROM)單元、包括其之EPROM單元陣列及其製造方法。
EPROM裝置可以對應於電可程式化的ROM裝置。EPROM裝置屬於非揮發性記憶體裝置，即使在中斷它們的電源時，非揮發性記憶體裝置也能保持它們存儲的資料。EPROM裝置的單位單元可以包括場效應電晶體(FET)，所述場效應電晶體具主動極區、汲極區以及在源極區與汲極區之間的導電通道區。用作EPROM裝置的單位單元的FET可以具有設置在通道區上的浮閘。EPROM單元的浮閘可以被電隔離。可以將電荷注入至EPROM單元的浮閘，以將資訊(即，資料)存儲在EPROM單元中。由 於EPROM單元的浮閘被電隔離，即使在中斷EPROM裝置的電源的情況下也能保持注入至EPROM單元的浮閘中的電荷。注入至EPROM單元的浮閘中的電荷可能會影響用作EPROM單元的FET的通道區的導電性。因而，存儲在EPROM單元中的資訊可以透過檢測流過在源極區與汲極區之間的通道區的電流來讀出。
各種實施例涉及EPROM單元、包括EPROM單元的EPROM單元陣列以及製造EPROM單元的方法。
根據一個實施例，一種EPROM單元包括：具有第一導電性的半導體層；具有第二導電性的第一接面區和具有第二導電性的第二接面區，其中，第一接面區和第二接面區設置在半導體層的上部區域內，並且彼此間隔開；閘極絕緣圖案和浮閘圖案，它們依序地層疊在半導體層之上且在第一接面區與第二接面區之間；第一金屬接觸插塞，其與第一接面區耦接，其中，在第一金屬接觸插塞與第一接面區之間形成歐姆接觸；以及第二金屬接觸插塞，其與第二接面區耦接，其中，在第二金屬接觸插塞與第二接面區之間形成蕭特基接觸。
根據另一個實施例，一種EPROM單元陣列包括：第一選擇線；第二選擇線，其與第一選擇線相交；以及單位單元，分別設置在第一選擇線與第二選擇線的交叉點處。單位單元中的每個包括：具有第一導電性的半導體層；具有第二導電性的第一接面區和具有第二導電性的第二接面區，其中，第一接面區和第二接面區設置在半導體層的上部區域內，並且彼此間隔開；閘極絕緣圖案和浮閘圖案，依序地層疊在半導體層之上且 在第一接面區和第二接面區之間；第一金屬接觸插塞，其與第一接面區耦接，其中，在第一金屬接觸插塞與第一接面區之間形成歐姆接觸；以及第二金屬接觸插塞，其與第二接面區耦接，其中，在第二金屬接觸插塞與第二接面區之間形成蕭特基接觸。
根據另一個實施例，一種EPROM單元陣列包括：多個第一選擇線；多個第二選擇線，其與多個第一選擇線相交；以及多個單位單元，分別設置在多個第一選擇線與多個第二選擇線的交叉點處，其中，多個單位單元中的每個單位單元包括MOSFET和蕭特基勢壘二極體。MOSFET和蕭特基勢壘二極體彼此串聯耦接在多個第一選擇線中的任意一個與多個第二選擇線中的任意一個之間。
根據另一個實施例，一種製造EPROM單元的方法包括：在半導體層之上形成閘極絕緣圖案，其中，半導體層具有第一導電性；在閘極絕緣圖案之上形成浮閘圖案；利用浮閘圖案作為離子佈植遮罩來將具有第二導電性的雜質離子佈植至半導體層內，以形成第一接面區和第二接面區，其中，第一接面區和第二接面區二者都具有第一雜質濃度；在浮閘圖案的第一側壁之上和閘極絕緣圖案的第一側壁之上形成第一閘極間隔件；在浮閘圖案的第二側壁之上和閘極絕緣圖案的第二側壁之上形成第二閘極間隔件；形成暴露出第一接面區並且覆蓋第二接面區的遮罩圖案；利用遮罩圖案和第一閘極間隔件作為離子佈植遮罩來將具有第二導電性的雜質離子佈植至第一接面區，以在第一接面區的上部區域內形成第一重摻雜接面區，其中，第一重摻雜接面區具有第二雜質濃度；去除遮罩圖案；以及形成分別與第一重摻雜接面區和第二接面區耦接的第一金屬接觸插塞和第二 金屬接觸插塞。第一重摻雜接面區與第一金屬接觸插塞彼此接觸，以提供歐姆接觸，而第二接面區與第二金屬接觸插塞彼此接觸，以提供蕭特基接觸。
100‧‧‧EPROM單元
101‧‧‧主動區
110‧‧‧N型半導體層
112‧‧‧溝槽隔離層
120‧‧‧第一接面區
121‧‧‧第一P型接面區
122‧‧‧第一重摻雜P型接面區
130‧‧‧第二P型接面區
140‧‧‧閘極絕緣圖案
150‧‧‧浮閘圖案
161‧‧‧第一閘極間隔件
162‧‧‧第二閘極間隔件
181‧‧‧第一金屬接觸插塞
182‧‧‧第二金屬接觸插塞
190‧‧‧蕭特基勢壘二極體
210‧‧‧金屬氧化物半導體場效應電晶體/MOSFET
220‧‧‧蕭特基勢壘二極體
300‧‧‧EPROM單元
301‧‧‧主動區
310‧‧‧N型半導體層
312‧‧‧溝槽隔離層
320‧‧‧第一接面區
321‧‧‧第一P型接面區
322‧‧‧第一重摻雜P型接面區
330‧‧‧第二P型接面區
340‧‧‧閘極絕緣圖案
350‧‧‧浮閘圖案
361‧‧‧第一閘極間隔件
362‧‧‧第二閘極間隔件
370‧‧‧金屬矽化物層
381‧‧‧第一金屬接觸插塞
382‧‧‧第二金屬接觸插塞
390‧‧‧蕭特基勢壘二極體
400‧‧‧EPROM單元
401‧‧‧主動區
410‧‧‧N型半導體層
412‧‧‧溝槽隔離層
420‧‧‧第一接面區
421‧‧‧第一P型接面區
422‧‧‧第一重摻雜P型接面區
430‧‧‧第二P型接面區
440‧‧‧閘極絕緣圖案
450‧‧‧浮閘圖案
461‧‧‧第一閘極間隔件
462‧‧‧第二閘極間隔件
471‧‧‧第一金屬矽化物層
472‧‧‧第二金屬矽化物層
481‧‧‧第一金屬接觸插塞
482‧‧‧第二金屬接觸插塞
490‧‧‧蕭特基勢壘二極體
500‧‧‧EPROM單元陣列
510‧‧‧單位單元
510-11~510-21‧‧‧單位單元
590‧‧‧蕭特基勢壘二極體
600‧‧‧EPROM單元陣列
610-11~610-23‧‧‧單位單元
650‧‧‧虛線
700‧‧‧EPROM單元陣列
710-11~710-23‧‧‧單位單元
750‧‧‧虛線
790‧‧‧蕭特基勢壘二極體
801‧‧‧主動區
810‧‧‧N型半導體層
812‧‧‧溝槽隔離層
820‧‧‧第一接面區
821‧‧‧第一P型接面區
822‧‧‧第一重摻雜P型接面區
830‧‧‧第二P型接面區
840‧‧‧閘極絕緣圖案
850‧‧‧浮閘圖案
861‧‧‧第一閘極間隔件
862‧‧‧第二閘極間隔件
881‧‧‧第一金屬接觸插塞
882‧‧‧第二金屬接觸插塞
890‧‧‧蕭特基勢壘二極體
920‧‧‧遮罩圖案
930‧‧‧箭頭
鑒於附圖和所附的詳細描述，本發明的各種實施例將變得更加顯然，其中：圖1為圖示根據一個實施例的EPROM單元的佈局圖；圖2為沿著圖1的線I-I’截取的截面圖；圖3圖示了圖1所示的EPROM單元的等效電路圖；圖4為圖示根據另一個實施的EPROM單元的佈局圖；圖5為沿著圖4中的線II-II’截取的截面圖；圖6為圖示根據又一個實施例的EPROM單元的佈局圖；圖7為沿著圖6的線III-III’截取的截面圖；圖8為圖示根據一個實施例的EPROM單元陣列的等效電路圖；圖9為圖示圖8所示的EPROM單元陣列的程式操作的等效電路圖；圖10為圖示由於普通的EPROM單元陣列的潛洩電流引起的程式錯誤的等效電路圖；圖11為圖示在圖8中所示的EPROM單元陣列中防止由於潛洩電流而發生的程式錯誤的這樣機制的等效電路圖；以及圖12至圖15為圖示根據一個實施例的製造EPROM單元的 方法的截面圖。
將理解的是，儘管術語第一、第二、第三等用於本文中以描述各種元件，但是這些元件不應當受限於這些術語。這些術語僅用於將一個元件與另一個元件區分開。因而，在不脫離本發明的教導的情況下，在一些實施例中的第一元件可以被稱為在其它實施例中的第二元件。
還將理解的是，當一個元件被提及位於另一個元件“上”、“之上”、“以上”、“之下”、“下方”、“以下”、“側面”或者“旁邊”，其可以直接與另一個元件接觸，或者在它們之間可以存在至少一個中間元件。因此，在本文中所使用的例如“上”、“之上”、“以上”、“之下”、“下方”、“以下”、“側面”或者“旁邊”等的術語是出於僅描述特定實施例的目的，並非旨在限制本發明的範圍。
還將理解的是，當一個元件被提及與另一個元件“連接”或者“耦接”時，其可以直接與其它元件連接或耦接，或者可以存在中間元件。相反地，當一個元件被提及與另一個元件“直接連接”或者“直接耦接”時，不存在中間元件。
圖1為圖示根據一個實施例的EPROM單元100的佈局圖，而圖2為沿著圖1中的線I-I’截取的截面圖。參見圖1和圖2，EPROM單元100可以包括具有主動區101的N型半導體層。主動區101可以沿著第一方向延伸，以具有條帶形狀。主動區101可以透過設置在N型半導體層110內的溝槽隔離層112來限定。N型半導體層110可以為包括諸如矽材料的半導體材料的基板。在一些實施例中，N型半導體層110可以為設置在基 板內的井區。
第一P型接面區121和第二P型接面區130可以設置在限定在N型半導體層110內的主動區101的上部區域內，以彼此間隔開。第二P型接面區130可以具有第一雜質濃度。第一雜質濃度可以被控制為低於預定的濃度，使得第二P型接面區130和接觸第二P型接面區130的金屬插塞或者金屬矽化物層呈現出整流特性，例如P-N二極體特性。在一些實施例中，可以利用相同離子佈植過程和相同的激活過程而同時地形成第一P型接面區121和第二P型接面區130。在這種情況下，第一P型接面區121和第二P型接面區130可以具有大致上相同的雜質濃度和大致上相同的接面深度。
第一重摻雜P型接面區122可以設置在第一P型接面區121的上部區域內。第一P型接面區121和第一重摻雜P型接面區122可以組成具有雙擴散汲極(double diffused drain，DDD)結構的第一接面區120。第一重摻雜P型接面區122可以具有高於第一雜質濃度的第二雜質濃度。第二雜質濃度可以被控制為足以高於某一濃度，使得第一重摻雜P型接面區122和接觸第一重摻雜P型接面區122的金屬插塞或者金屬矽化物層呈現出歐姆接觸特性。
閘極絕緣圖案140可以設置在N型半導體層110上且在第一P型接面區121與第二P型接面區130之間。浮閘圖案150可以設置在與N型半導體層110相對的閘極絕緣圖案140的上表面上。在一些實施例中，閘極絕緣圖案140可以包括氧化物層，而浮閘圖案150可以包括多晶矽層。浮閘圖案150可以完全地被絕緣層所包圍。因而，可以電隔離並且浮置浮閘 圖案150。在平面圖中，閘極絕緣圖案140和浮閘圖案150可以完全地彼此重疊，使得閘極絕緣圖案140的側壁分別地與浮閘圖案150的側壁垂直地自我對齊。浮閘圖案150可以沿與第一方向相交的第二方向延伸，以具有條帶形狀。
第一閘極間隔件161和第二閘極間隔件162可以分別設置在浮閘圖案150的兩個側壁上。第一閘極間隔件161和第二閘極間隔件162可以分別向下延伸，以覆蓋閘極絕緣圖案140的兩個側壁。在一些實施例中，第一閘極間隔件161和第二閘極間隔件162中的每個可以包括氮化物層、氧化物層或者它們的組合。第一P型接面區121和第二P型接面區130可以分別與閘極絕緣圖案140的兩個側壁對齊。第一重摻雜P型接面區122可以與第一閘極間隔件161的外側壁對齊。
第一金屬接觸插塞181可以設置在第一重摻雜P型接面區122的上表面上。第一重摻雜P型接面區122和第一金屬接觸插塞181可以彼此接觸，以提供歐姆接觸。在一些實施例中，第一金屬接觸插塞181可以為鎢插塞。第一金屬接觸插塞181可以與第一選擇線X電耦接。
第二金屬接觸插塞182可以設置在第二P型接面區130的上表面上。在一些實施例中，第二金屬接觸插塞182可以為鎢插塞。第二金屬接觸插塞182可以與第二選擇線Y電耦接。
第二P型接面區130和第二金屬接觸插塞182可以彼此接觸，以提供蕭特基接觸。即，第二P型接面區130和第二金屬接觸插塞182可以組成蕭特基勢壘二極體190。第二P型接面區130和第二金屬接觸插塞182可以分別對應於蕭特基勢壘二極體190的陽極和陰極。因而，當蕭特基 勢壘二極體190為正向偏壓時，電流可以從第二P型接面區130流向第二金屬接觸插塞182。如果蕭特基勢壘二極體190為反向偏壓，則沒有電流流經蕭特基勢壘二極體190。如果EPROM單元100被重複地排列成矩陣形式，以提供EPROM單元陣列，則由於潛洩電流而引起的EPROM單元陣列的故障可以因呈現出整流特性的蕭特基勢壘二極體190的存在而被抑制。
具有前述配置的EPROM單元100的程式操作可以取決於通過電子的雪崩注入而注入至浮閘圖案150內的電荷的傳輸。如果施加至第一接面區120或者第二P型接面區130的偏置條件滿足雪崩注入條件，則電荷可以被注入至浮閘圖案150內。
例如，如果將正的程式電壓施加至第一接面區120而第二P型接面區130接地，則施加至第一接面區120的正的程式電壓可以被傳輸至N型半導體層110。因而，可以在N型半導體層110與第二P型接面區130之間施加反向偏壓。
如果正的程式電壓具有足夠高的位準，則可以在N型半導體層110與第二P型接面區130之間產生強電場，以在N型半導體層110與第二P型接面區130之間的接面區處產生雪崩崩潰現象。因此，在N型半導體層110與第二P型接面區130之間的空乏區內產生的熱電子可以透過強電場，經由閘極絕緣圖案140而注入至浮閘圖案150內。如果熱電子被注入至浮閘圖案150內，則可以降低EPROM單元100的閾值電壓，並且EPROM單元100可以具有經程式化的狀態。
EPROM單元100的讀取操作可以透過將正的讀取電壓施加至第一接面區120以及透過將接地電壓施加至第二P型接面區130來實現。 正的讀取電壓可以具有以下的電壓位準：在具有經程式化的狀態的EPROM單元的閾值電壓與具有未經程式化的狀態的EPROM單元的閾值電壓之間。因而，在以上讀取偏壓條件下，電流可以從第一接面區120流向第二P型接面區130，或者沒有電流可以從第一接面區120流向第二P型接面區130。
即，如果EPROM單元100被程式化為具有相對低的閾值電壓，則在以上讀取偏壓條件下，電流可以從個第一接面區120流向第二P型接面區130。相反地，如果EPROM單元100沒有被程式化為具有相對高的閾值電壓，則在以上讀取偏壓條件下沒有電流可以從第一接面區120流向第二P型接面區130，或者在以上讀取偏壓條件下只有漏電流可以從第一接面區120流向第二P型接面區130。因此，可以透過感測流經EPROM單元的電流來讀出存儲在EPROM單元100中的資訊。
圖3為圖1所示的EPROM單元100的等效電路圖。參見圖3，EPROM單元100可以配置為包括金屬氧化物半導體場效應電晶體(MOSFET)210和蕭特基勢壘二極體220。MOSFET 210可以包括：浮閘FG、汲極端子D以及源極端子S。
MOSFET 210的浮閘FG可以對應於圖1和圖2所示的EPROM單元100的浮閘圖案150。MOSFET 210的汲極端子D和源極端子S可以分別對應於圖1和圖2所示的EPROM單元100的第一接面區120和第二P型接面區130。MOSFET 210的汲極端子D可以與第一選擇線X電耦接。蕭特基勢壘二極體220可以對應於包括圖1和圖2所示的第二P型接面區130和第二金屬接觸插塞182的蕭特基勢壘二極體190。蕭特基勢壘二極體 220可以耦接在MOSFET 210的源極端子S與第二選擇線Y之間。蕭特基勢壘二極體220的陽極A和陰極C可以分別耦接至MOSFET 210的源極端子S和第二選擇線Y。
圖4為圖示根據另一個實施例的EPROM單元300的佈局圖，而圖5為沿著圖4中的線II-II’截取的截面圖。參見圖4和圖5，EPROM單元300可以包括具有主動區301的N型半導體層310。主動區301可以在第一方向延伸，以具有條帶形狀。主動區301可以透過設置在N型半導體層310內的溝槽隔離層312來限定。N型半導體層310可以為包括例如矽材料的半導體材料的基板。在一些實施例中，N型半導體層310可以為設置在基板內的井區。
第一P型接面區321和第二P型接面區330可以設置在限定在N型半導體層310內的主動區301的上部區域內，以彼此間隔開。第二P型接面區330可以具有第一雜質濃度。第一雜質濃度可以被控制為低於預定的濃度，使得第二P型接面區330和接觸第二P型接面區330的金屬插塞或者金屬矽化物層呈現出例如P-N二極體特性的整流特性。
在一些實施例中，可以利用相同的離子佈植工藝和相同的啟動工藝而同時地形成第一P型接面區321和第二P型接面區330。在這種情況下，第一P型接面區321和第二P型接面區330可以具有大致相同的雜質濃度和大致相同的接面深度。
第一重摻雜P型接面區322可以設置在第一P型接面區321的上部區域內。第一P型接面區321和第一重摻雜P型接面區322可以組成具有雙擴散汲極(DDD)結構的第一接面區320。第一重摻雜P型接面區 322可以具有高於第一雜質濃度的第二雜質濃度。第二雜質濃度可以被控制為足以高於某一濃度，使得第一重摻雜P型接面區322和接觸第一重摻雜P型接面區322的金屬插塞或者金屬矽化物層呈現出歐姆接觸特性。
閘極絕緣圖案340可以設置在N型半導體層310上，在第一P型接面區321與第二P型接面區330之間。浮閘圖案350可以設置在與N型半導體層310相對的閘極絕緣圖案340的上表面上。在一些實施例中，閘極絕緣圖案340可以包括氧化物層，而浮閘圖案350可以包括多晶矽層。浮閘圖案350可以完全地被絕緣層所包圍。因而，可以電隔離和浮置浮閘圖案350。
在平面圖中，閘極絕緣圖案340和浮閘圖案350可以完全地彼此重疊，使得閘極絕緣圖案340的側壁分別與浮閘圖案350的側壁垂直自我對齊。浮閘圖案350可以沿著與第一方向相交的第二方向延伸，以具有條帶形狀。
第一閘極間隔件361和第二閘極間隔件362可以分別設置在浮閘圖案350的兩個側壁上。第一閘極間隔件361和第二閘極間隔件362可以向下延伸，以分別覆蓋閘極絕緣圖案340的兩個側壁。在一些實施例中，第一閘極間隔件361和第二閘極間隔件362中的每個可以包括：氮化物層、氧化物層或者它們的組合。
第一P型接面區321和第二P型接面區330可以分別與閘極絕緣圖案340的兩個側壁對齊。第一重摻雜P型接面區322可以與第一閘極間隔件361的外側壁對齊。
第一金屬接觸插塞381可以設置在第一重摻雜P型接面區 322的上表面上。第一重摻雜接面區322和第一金屬接觸插塞381可以彼此接觸，以提供歐姆接觸。第一金屬接觸插塞381可以與第一選擇線X電耦接。
金屬矽化物層370可以設置在第二P型接面區330上。第二金屬接觸插塞382可以設置在金屬矽化物層370上。第二金屬接觸插塞382可以與第二選擇線Y電耦接。
第二P型接面區330和金屬矽化物層370可以彼此接觸，以提供蕭特基接觸。即，第二P型接面區330和金屬矽化物層370可以組成蕭特基勢壘二極體390。第二P型接面區330和金屬矽化物層370可以分別對應於蕭特基勢壘二極體390的陽極和陰極。
因而，當蕭特基勢壘二極體390為正向偏壓時，電流可以從第二P型接面區330流向金屬矽化物層370。如果蕭特基勢壘二極體390為反向偏壓，則沒有電流流經蕭特基勢壘二極體390。如果EPROM單元300被重複地排列成矩陣形式，以提供EPROM單元陣列，則由於潛洩電流所引起的EPROM單元陣列的故障可以因呈現出整流特性的蕭特基勢壘二極體390的存在而被抑制。
圖6為圖示根據又一個實施例的EPROM單元400的佈局圖，而圖7為沿著圖6的線III-III’截取的截面圖。參見圖6和圖7，EPROM單元400可以包括具有主動區401的N型半導體層410。主動區401可以沿著第一方向延伸，以具有條帶形狀。主動區401可以透過設置在N型半導體層410內的溝槽隔離層412來限定。N型半導體層410可以為由例如矽材料的半導體材料組成的基板。在一些實施例中，N型半導體層410可以為設 置在基板內的井區。
第一P型接面區421和第二P型接面區430可以設置在限定在N型半導體層410內的主動區401的上部區域內，並彼此間隔開。第二P型接面區430可以具有第一雜質濃度。第一雜質濃度可以被控制為低於預定的濃度，使得第二P型接面區430和接觸第二P型接面區430的金屬插塞或者金屬矽化物層呈現出例如P-N二極體特性的整流特性。
在一些實施例中，可以利用相同的離子佈植過程和相同的激活過程來同時地形成第一P型接面區421和第二P型接面區430。在這種情況下，第一P型接面區421和第二P型接面區430可以具有大致上相同的雜質濃度和大致上相同的接面深度。
第一重摻雜P型接面區422可以設置在第一P型接面區421的上部區域內。第一P型接面區421和第一重摻雜P型接面區422可以組成具有雙擴散汲極(DDD)結構的第一接面區420。第一重摻雜P型接面區422可以具有高於第一雜質濃度的第二雜質濃度。第二雜質濃度可以被控制為足以高於某一濃度，使得第一重摻雜P型接面區422和接觸第一重摻雜P型接面區422的金屬插塞或者金屬矽化物層呈現出歐姆接觸特性。
閘極絕緣圖案440可以設置在N型半導體層410上，在第一P型接面區421與第二P型接面區430之間。浮閘圖案450可以設置在與N型半導體層410相對的閘極絕緣圖案440的上表面上。
在一些實施例中，閘極絕緣圖案440可以包括氧化物層，而浮閘圖案450可以包括多晶矽層。浮閘圖案450可以完全地被絕緣層所包圍。因而，可以電隔離並且浮置浮閘圖案450。在平面圖上，閘極絕緣圖案 440和浮閘圖案450可以完全地彼此重疊，使得閘極絕緣圖案440的側壁分別與浮閘圖案450的側壁垂直自我對齊。浮閘圖案450可以在與第一方向相交的第二方向上延伸，以具有條帶形狀。
第一閘極間隔件461和第二閘極間隔件462可以分別設置在浮閘圖案450的兩個側壁上。第一閘極間隔件461和第二閘極間隔件462可以向下延伸，以分別覆蓋閘極絕緣圖案440的兩個側壁。在一些實施例中，第一閘極間隔件461和第二閘極間隔件462中的每個可以包括氮化物層、氧化物層或者它們的組合。第一P型接面區421和第二P型接面區430可以分別與閘極絕緣圖案440的兩個側壁對齊。第一重摻雜P型接面區422可以與第一閘極間隔件461的外側壁對齊。
第一金屬矽化物層471可以設置在第一重摻雜P型接面區422的上表面上。第一重摻雜P型接面區422和第一金屬矽化物層471可以彼此接觸，以提供歐姆接觸。第一金屬接觸插塞481可以設置在第一金屬矽化物層471的上表面上。第一金屬接觸插塞481可以與第一選擇線X電耦接。
第二金屬矽化物層472可以設置在第二P型接面區430上。第二金屬接觸插塞482可以設置在第二金屬矽化物層472上。第二金屬接觸插塞482可以與第二選擇線Y電耦接。第二P型接面區430和第二金屬矽化物層472可以彼此接觸，以提供蕭特基接觸。即，第二P型接面區430和第二金屬矽化物層472可以組成蕭特基勢壘二極體490。第二P型接面區430和第二金屬矽化物層472可以分別對應於蕭特基勢壘二極體490的陽極和陰極。
因而，當蕭特基勢壘二極體490為正向偏壓時，電流可以從第二P型接面區430流向第二金屬矽化物層472。如果蕭特基勢壘二極體490為反向偏壓，則沒有電流流經蕭特基勢壘二極體490。如果EPROM單元400被重複地排列成矩陣形式，以提供EPROM單元陣列，則由於潛洩電流所引起的EPROM單元陣列的故障可以因呈現出整流特性的蕭特基勢壘二極體490的存在而被抑制。
圖8為圖示根據一個實施例的EPROM單元陣列500的等效電路圖。參見圖8，EPROM單元陣列500可以被配置為包括多個單位單元510，多個單位單元510沿著第一方向和第二方向排列，以具有‘m×n’矩陣形式。第一方向和第二方向可以彼此相交。多個單位單元510中的每個可以包括具有汲極端子D和源極端子S的MOSFET。
排列成與第一方向平行的單個列的單位單元510的汲極端子D可以分別與第一選擇線X1、X2、…和Xn連接。排列成與第二方向平行的單個行的單位單元510的源極端子S可以分別與第二選擇線Y1、Y2、…和Ym連接。
單位單元510中的每個還可以包括蕭特基勢壘二極體590，蕭特基勢壘二極體590耦接在MOSFET的源極端子S與第二選擇線Y1、Y2、…和Ym中的一個之間。單位單元510中的每個可以對應於參照圖1至圖7所述的EPROM單元100、300和400中的一個。
圖9為圖示圖8所示的EPROM單元陣列500的程式操作的等效電路圖。參見圖9，EPROM單元陣列500可以包括多個單位單元510-11、510-12、…、510-21、…，它們分別設置在第一選擇線X1、X2、X3、… 與第二選擇線Y1、Y2、Y3、…的交叉點處。
可以通過如下步驟來對單位單元510-11進行選擇性地程式化：將正的程式電壓+VPP施加至與選中的單位單元510-11連接的第一選擇線X1，將其餘的第一選擇線X2、X3、…電氣浮置，將與選中的單位單元510-11連接的第二選擇線Y1接地，以及將其餘的第二選擇線Y2、Y3、…浮置。在以上程式偏壓的條件下，可以經由第一選擇線X1將正的程式電壓+VPP施加至選中的單位單元510-11的汲極端子D，並且可以經由第一選擇線X1將接地電壓施加至選中的單位單元510-11的源極端子S。因而，如參照圖2所述，可以將熱電子注入至選中的單位單元510-11的浮閘內。因此，選中的單位單元510-11可以具有經程式化的狀態。
在選中的單位單元510-11被程式化時，可以將正的程式電壓+VPP施加至與選中的單位單元510-11共用第一選擇線X1的單位單元510-21的汲極端子D。然而，可以浮置單位單元510-21的源極端子S。因而，由於在單位單元510-21中不發生雪崩崩潰現象，所以單位單元510-21可以不被程式化。類似地，由於其餘的第二選擇線Y3、…被浮置，因而與選中的單位單元510-11共用第一選擇線X1的其餘的單位單元可以不被程式化。
另外，當選中的單位單元510-11被程式化時，與選中的單位單元510-11共用第二選擇線Y1的單位單元510-12的源極端子可以被接地，而單位單元510-12的汲極端子可以被浮置。因而，由於在單位單元510-12中不發生雪崩崩潰現象，所以單位單元510-12可以不被程式化。類似地，由於其餘的第一選擇線X3、…被浮置，與選中的單位單元510-11共用第二選擇線Y1的其餘的單位單元可以不被程式化。由於全部的其它的單位單元 的源極端子S和汲極端子D被浮置，因而與浮置的第一選擇線X2、X3、…和浮置的第二選擇線Y2、Y3、…連接的其它的單位單元全部不被程式化。
圖10為圖示由於不具有蕭特基勢壘二極體的普通EPROM單元陣列600蕭特基的潛洩電流導致的錯誤程式操作的等效電路圖。參見圖10，普通的EPROM單元陣列600可以被配置為包括多個單位單元610-11、610-12、610-1、…、610-21、610-22、610-23、…，它們分別設置在第一選擇線X1、X2、X3、…與第二選擇線Y1、Y2、Y3、…的交叉點處。多個單位單元610-11、610-12、610-13、…、610-21、610-22、610-23、…中的每個可以包括P通道MOSFET，P通道MOSFET具有浮閘、與第一選擇線X1、X2、X3、…中的一個連接的汲極端子D以及與第二選擇線Y1、Y2、Y3、…中的一個連接的源極端子S。
排列在同一行中的單位單元的汲極端子D可以與第一選擇線X1、X2、X3、…中的任意一個連接。例如，排列在第一行中的單位單元610-11、610-21、…的汲極端子D可以共同地與第一選擇線X1連接。
排列在同一列中的單位單元的源極端子S可以與第二選擇線Y1、Y2、Y3、…中的任意一個連接。例如，排列在第一列中的單位單元610-11、610-12、610-13、…的源極端子S可以共同地與第二選擇線Y1連接。
在下文中，將結合單位單元610-11、610-13和610-23具有經程式化的狀態以被正常地導通的示例來描述用於對與第一選擇線X1和第二選擇線Y2耦接的單位單元610-21進行選擇性地程式化的操作。為了選擇性地對單位單元610-21進行程式化，可以將正的程式電壓+VPP施加至第一選擇線X1，並且可以將接地電壓施加至第二選擇線Y2。另外，可以浮置其 餘的第一選擇線X2、X3、…和其餘的第二選擇線Y1、Y3、…。在以上偏壓條件下，選中的單位單元610-21必須透過參照圖2所述的程式操作而被程式化，而其餘的未選中的單位單元不應當被程式化。
然而，在這種情況下，不期望的電流可以沿著潛洩電流路徑Is流動，所述潛洩電流路徑Is透過第一選擇線X1、第二選擇線Y2以及未選中的單位單元610-11、610-13和610-23來提供(參見圖10中的虛線650)。因而，可以將施加至第一選擇線X1的正的程式電壓+VPP降低至不足以引起選中的單位單元610-21的雪崩崩潰現象的位準。因此，選中的單位單元610-21可以不充分地被程式化，或者可以不被程式化。
圖11為圖示如何在EPROM單元陣列500中防止由於潛洩電流引起的錯誤程式操作的EPROM單元陣列700的等效電路圖。參見圖11，EPROM單元陣列700可以具有與參照圖8所述的EPROM單元陣列500相同的配置。
即，EPROM單元陣列700可以被配置為包括多個單位單元710-11、710-12、710-13、710-21、710-22、710-23、…，它們沿著第一方向和第二方向排列，以具有矩陣形式。第一方向和第二方向可以彼此相交。多個單位單元710-11、710-12、710-13、710-21、710-22、710-23、…中的每個包括具有汲極端子D和源極端子S的MOSFET。排列在同一行中的單位單元的汲極端子D可以與第一選擇線X1、X2、X3、…中的任意一個連接。排列在同一列中的單位單元中的源極端子S可以與第二選擇線Y1、Y2、Y3、…中的任意一個電連接。
多個單位單元710-11、710-12、710-13、710-21、710-22、 710-23、…中的每個還可以包括蕭特基勢壘二極體790。蕭特基勢壘二極體790可以耦接在每個MOSFET的源極端子S與第二選擇線Y1、Y2、Y3、…中的任意一個之間。在這種情況下，蕭特基勢壘二極體790的陽極和陰極可以分別與源極端子S和第二選擇線連接。
在下文中，將描述用於對與第一選擇線X1和第二選擇線Y2耦接的單位單元710-21進行選擇性地程式化的操作。例如，可以在對單位單元710-21進行選擇性地程式化的過程中導通單位單元710-11、710-13和710-23。為了對單位單元710-21進行選擇性地程式化，可以將正的程式電壓+VPP施加至第一選擇線X1，並且可以將接地電壓施加至第二選擇線Y2。另外，可以浮置其餘的第一選擇線X2、X3、…和其餘的第二選擇線Y1、Y3、…。
根據一個實施例，在以上偏壓條件下，選中的單位單元710-21可以透過參照圖2所述的程式操作而被程式化，而其餘的未選中的單位單元不被程式化。即，可以防止由於潛洩電流引起的錯誤程式操作。
具體地，通過第一選擇線X1、第二選擇線Y1以及未選中的單位單元710-11提供的潛洩電流路徑可以透過將反向偏壓施加至未選中的單位單元710-13的蕭特基勢壘二極體790而被電打開(參見圖11中的虛線750)。因此，第二選擇線Y2仍可以具有對應於接地電壓的電壓位準，而第一選擇線X1仍可以具有對應於正的程式電壓+VPP的電壓位準。
由於單位單元710-11、710-12、710-13、710-21、710-22、710-23、…中的每個包括蕭特基勢壘二極體790，所以即使未選中的單位單元具有導通狀態，提供為從與未選中的單位單元連接的第一選擇線至具有 導通狀態的單位單元的源極端子S的潛洩電流路徑也可以被電打開。因此，可以防止由於潛洩電流引起的程式錯誤。
圖12至圖15為圖示根據一個實施例的製造EPROM單元的方法的截面圖。參見圖12，溝槽隔離層812可以形成在N型半導體層810的上部區域內，以限定主動區801。與主動區801相交的閘極絕緣圖案840和浮閘圖案850可以形成在N型半導體層810上。浮閘圖案850可以形成在閘極絕緣圖案840上，並且可以利用相同的圖案化過程來形成浮閘圖案850和閘極絕緣圖案840。因而，浮閘圖案850的側壁可以分別與閘極絕緣圖案840的側壁垂直自我對齊。在一些實施例中，閘極絕緣圖案840可以由氧化物層形成，而浮閘圖案850可以由多晶矽層形成。
參見圖13，如箭頭910所示，可以利用浮閘圖案850作為注入遮罩而將P型雜質離子佈植至主動區801內，以形成第一P型接面區821和第二P型接面區830。第一P型接面區821和第二P型接面區830可以形成為具有第一雜質濃度。第一雜質濃度可以被控制為低於預定的濃度，使得第二P型接面區830和接觸第二P型接面區830的金屬插塞或者金屬矽化物層呈現出例如P-N二極體特性的整流特性。第一P型接面區821和第二P型接面區830可以被形成為分別與浮閘圖案850的兩個側壁自我對齊。
參見圖14，第一閘極間隔件861和第二閘極間隔件862可以分別形成在浮閘圖案850的兩個側壁上。第一閘極間隔件861和第二閘極間隔件862還可以形成為分別覆蓋閘極絕緣圖案840的兩個側壁。在一些實施例中，第一閘極間隔件861和第二閘極間隔件862可以形成為包括氧化物層或者氮化物層。
遮罩圖案920可以形成在第二P型接面區830上，以暴露出第一P型接面區821。在一些實施例中，遮罩圖案920可以由光阻層形成。如箭頭930所示，可以利用遮罩圖案920和第一閘極間隔件861作為注入遮罩而將P型雜質離子佈植至第一P型接面區821內，以在第一P型接面區821的上部區域內形成第一重摻雜P型接面區822。
第一P型接面區821和第一重摻雜P型接面區822可以組成具有雙擴散汲極(DDD)結構的第一接面區820。第一重摻雜P型接面區822可以形成為具有高於第一雜質濃度的第二雜質濃度。第二雜質濃度可以被控制成具有足夠高的濃度，使得第一重摻雜P型接面區822和金屬插塞或者金屬矽化物層(隨後將形成為接觸第一重摻雜P型接面區822)呈現出歐姆接觸特性。可以在第一重摻雜P型接面區822形成之後去除遮罩圖案920。
參見圖15，第一金屬接觸插塞881和第二金屬接觸插塞882可以分別形成在第一重摻雜P型接面區822和第二P型接面區830上。在第一金屬接觸插塞881和第二金屬接觸插塞882形成時，在浮閘圖案850上沒有形成導電圖案。即，可以電隔離並且浮置浮閘圖案850。
第一金屬接觸插塞881和第一重摻雜P型接面區822可以彼此接觸，以提供歐姆接觸。第二金屬接觸插塞882和第二P型接面區830可以彼此接觸，以提供蕭特基接觸。因而，第二金屬接觸插塞882和第二P型接面區830可以組成蕭特基勢壘二極體890。儘管在圖15中未示出，但是在第一金屬接觸插塞881和第二金屬接觸插塞882形成之前，金屬矽化物層可以形成在第一重摻雜P型接面區822和第二P型接面區830中的至少一 個上。
出於說明性的目的，以上已經公開了本發明的實施例。本領域的技術人士將理解的是，在不脫離所附申請專利範圍所公開的本發明的範圍和精神的情況下，可以進行各種修改、增加以及替換。
100‧‧‧EPROM單元
110‧‧‧N型半導體層
112‧‧‧溝槽隔離層
120‧‧‧第一接面區
121‧‧‧第一P型接面區
122‧‧‧第一重摻雜P型接面區
130‧‧‧第二P型接面區
140‧‧‧閘極絕緣圖案
150‧‧‧浮閘圖案
161‧‧‧第一閘極間隔件
162‧‧‧第二閘極間隔件
181‧‧‧第一金屬接觸插塞
182‧‧‧第二金屬接觸插塞
190‧‧‧蕭特基勢壘二極體

Claims (21)

  1. 一種電可程式化唯讀記憶體(EPROM)單元，包括：具有第一導電性的半導體層；具有第二導電性的第一接面區和具有所述第二導電性的第二接面區，其中，所述第一接面區和所述第二接面區設置在所述半導體層的上部區域內，並且彼此間隔開；閘極絕緣圖案和浮閘圖案，所述閘極絕緣圖案和所述浮閘圖案依序地層疊在所述半導體層之上且在所述第一接面區與所述第二接面區之間；第一金屬接觸插塞，其與所述第一接面區耦接，其中，在所述第一金屬接觸插塞與所述第一接面區之間形成歐姆接觸；以及第二金屬接觸插塞，其與所述第二接面區耦接，其中，在所述第二金屬接觸插塞與所述第二接面區之間形成蕭特基接觸。
  2. 如申請專利範圍第1項所述的電可程式化唯讀記憶體單元，其中，所述第一導電性為N型導電性，而所述第二導電性為P型導電性。
  3. 如申請專利範圍第1項所述的電可程式化唯讀記憶體單元，其中，所述第一接面區包括：第一輕摻雜接面區，其設置在所述半導體層內，並且具有第一雜質濃度；以及第一重摻雜接面區，其設置在所述第一輕摻雜接面區的上部區域內，並且具有第二雜質濃度。
  4. 如申請專利範圍第3項所述的電可程式化唯讀記憶體單元，其中，所述第二雜質濃度高於所述第一雜質濃度。
  5. 如申請專利範圍第4項所述的電可程式化唯讀記憶體單元，其中，將所述第一輕摻雜接面區和所述第一重摻雜接面區組合而構成雙擴散汲極(double diffused drain，DDD)結構。
  6. 如申請專利範圍第5項所述的電可程式化唯讀記憶體單元，其中，所述第一輕摻雜接面區和所述第二接面區分別與所述浮閘圖案的兩個側壁對齊。
  7. 如申請專利範圍第4項所述的電可程式化唯讀記憶體單元，其中，所述第二接面區具有與所述第一接面區大致上相同的接面深度。
  8. 如申請專利範圍第4項所述的電可程式化唯讀記憶體單元，其中，所述第二接面區具有所述第一雜質濃度。
  9. 如申請專利範圍第4項所述的電可程式化唯讀記憶體單元，還包括：第一閘極間隔件和第二閘極間隔件，所述第一閘極間隔件和所述第二閘極間隔件設置在所述浮閘圖案的第一側壁和第二側壁之上，並且還分別在所述閘極絕緣圖案的第一側壁和第二側壁之上延伸，其中，所述第一重摻雜接面區與所述第一閘極間隔件的外側壁對齊。
  10. 如申請專利範圍第1項所述的電可程式化唯讀記憶體單元，還包括：金屬矽化物層，設置在所述第二接面區與所述第二金屬接觸插塞之間。
  11. 如申請專利範圍第1項所述的電可程式化唯讀記憶體單元，還包括：第一金屬矽化物層，設置在所述第一接面區與所述第一金屬接觸插塞之間；以及 第二金屬矽化物層，設置在所述第二接面區與所述第二金屬接觸插塞之間。
  12. 一種電可程式化唯讀記憶體(EPROM)單元陣列，包括：第一選擇線，第二選擇線，其與所述第一選擇線相交，以及單位單元，其分別設置在所述第一選擇線與所述第二選擇線的交叉點處，其中，所述單位單元中的每個單位單元包括：具有第一導電性的半導體層；具有第二導電性的第一接面區和具有所述第二導電性的第二接面區，其中，所述第一接面區和所述第二接面區設置在所述半導體層的上部區域內，並且彼此間隔開；閘極絕緣圖案和浮閘圖案，依序地層疊在所述半導體層之上且在所述第一接面區和所述第二接面區之間；第一金屬接觸插塞，其與所述第一接面區耦接，其中，在所述第一金屬接觸插塞與所述第一接面區之間形成歐姆接觸；以及第二金屬接觸插塞，其與所述第二接面區耦接，其中，在所述第二金屬接觸插塞與所述第二接面區之間形成蕭特基接觸。
  13. 如申請專利範圍第12項所述的電可程式化唯讀記憶體單元陣列，其中，所述第一金屬接觸插塞用作汲極端子，其中，所述第二金屬接觸插塞用作源極端子，以及其中，所述汲極端子和所述源極端子分別與所述第一選擇線中的一個 和所述第二選擇線中的一個連接。
  14. 如申請專利範圍第13項所述的電可程式化唯讀記憶體單元陣列，其中，排列在同一行內的所述單位單元的所述汲極端子共同地連接至所述第一選擇線中的一個；以及其中，排列在同一列內的所述單位單元的所述源極端子共同地連接至所述第二選擇線中的一個。
  15. 一種電可程式化唯讀記憶體單元(EPROM)陣列，包括：多個第一選擇線；多個第二選擇線，其與所述多個第一選擇線相交；以及多個單位單元，分別設置在所述多個第一選擇線與所述多個第二選擇線的交叉點處，其中，所述多個單位單元中的每個單位單元包括MOSFET和蕭特基勢壘二極體，其中，所述MOSFET和所述蕭特基勢壘二極體彼此串聯耦接在所述多個第一選擇線中的任意一個與所述多個第二選擇線中的任意一個之間。
  16. 如申請專利範圍第15項所述的電可程式化唯讀記憶體單元陣列，其中，所述蕭特基勢壘二極體的陽極和陰極分別與所述MOSFET的源極端子和所述多個第二選擇線中的一個連接。
  17. 一種製造電可程式化唯讀記憶體(EPROM)單元的方法，所述方法包括：在半導體層之上形成閘極絕緣圖案，其中，所述半導體層具有第一導電性； 在所述閘極絕緣圖案之上形成浮閘圖案；利用所述浮閘圖案作為佈植遮罩而將具有第二導電性的雜質離子佈植至所述半導體層內，以形成第一接面區和第二接面區，其中，所述第一接面區和所述第二接面區二者都具有第一雜質濃度；在所述浮閘圖案的第一側壁之上和所述閘極絕緣圖案的第一側壁之上形成第一閘極間隔件；在所述浮閘圖案的第二側壁之上和所述閘極絕緣圖案的第二側壁之上形成第二閘極間隔件；形成暴露出所述第一接面區並且覆蓋所述第二接面區的遮罩圖案；利用所述遮罩圖案和所述第一閘極間隔件作為離子佈植遮罩而將具有所述第二導電性的雜質離子佈植至所述第一接面區，以在所述第一接面區的上部區域內形成第一重摻雜接面區，其中，所述第一重摻雜接面區具有第二雜質濃度；去除所述遮罩圖案；以及形成分別與所述第一重摻雜接面區和所述第二接面區耦接的第一金屬接觸插塞和第二金屬接觸插塞，其中，所述第一重摻雜接面區與所述第一金屬接觸插塞彼此接觸，以提供歐姆接觸，以及其中，所述第二接面區與所述第二金屬接觸插塞彼此接觸，以提供蕭特基接觸。
  18. 如申請專利範圍第17項所述的方法，其中，所述第一導電性為N型導電性，而所述第二導電性為P型導電性。
  19. 如申請專利範圍第18項所述的方法，其中，所述第二雜質濃度高於所述第一雜質濃度。
  20. 如申請專利範圍第17項所述的方法，還包括在所述第一重摻雜接面區與所述第一金屬接觸插塞之間形成第一金屬矽化物層。
  21. 如申請專利範圍第17項所述的方法，還包括：在所述第一重摻雜接面區與所述第一金屬接觸插塞之間形成第一金屬矽化物層；以及在所述第二接面區與所述第二金屬接觸插塞之間形成第二金屬矽化物層。
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