CN108573863A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，其中，所述形成方法包括：提供基底，所述基底包括掺杂结构，所述基底上具有介质层，所述介质层中具有器件接触孔，所述器件接触孔暴露出所述掺杂结构；在所述掺杂结构表面形成高掺杂区，所述高掺杂区中具有第一掺杂离子；在所述器件接触孔中形成器件插塞，所述器件插塞与所述高掺杂区形成欧姆接触。高掺杂区的形成不需要使进行非晶化，因此，形成所述高掺杂区的过程不容易损伤所述高掺杂区下方的掺杂结构。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管。然而，随着半导体技术的发展，半导体领域对晶体管的性能的要求也越来越高。
为了实现晶体管与外部电路的电连接，需要形成连接晶体管源漏掺杂区和多晶硅的插塞。插塞与源漏掺杂区之间具有接触电阻，如果插塞与源漏掺杂区之间、插塞与多晶硅之间的接触电阻过大，容易增加晶体管的功耗。为了降低插塞与源漏掺杂区之间、插塞与多晶硅之间的接触电阻，往往在源漏掺杂区和插塞之间以及多晶硅与插塞之间形成金属硅化物。
然而，现有的半导体结构的形成方法容易对所形成的半导体结构的性能产生影响，从而使所形成半导体结构的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够提高所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括掺杂结构，所述基底上具有介质层，所述介质层中具有器件接触孔，所述器件接触孔暴露出所述掺杂结构；在所述掺杂结构表面形成高掺杂区，所述高掺杂区中具有第一掺杂离子；在所述器件接触孔中形成器件插塞，所述器件插塞与所述高掺杂区形成欧姆接触。
可选的，所述掺杂结构包括源漏掺杂区，所述器件接触孔暴露出所述源漏掺杂区。
可选的，所述基底还包括衬底和位于所述衬底上的金属栅极，所述源漏掺杂区位于所述衬底中；所述形成方法包括：在所述介质层中形成栅极接触孔，所述栅极接触孔暴露出所述金属栅极；形成高掺杂区之后，在所述栅极接触孔中形成栅极插塞。
可选的，所述源漏掺杂区位于所述金属栅极两侧的衬底中。
可选的，所述源漏掺杂区中具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相同。
可选的，所述掺杂结构还包括半导体栅极。
可选的，形成所述高掺杂区的步骤包括：在所述掺杂结构上形成覆盖层；对所述覆盖层进行掺杂处理，在所述覆盖层中掺入第一掺杂离子，形成高掺杂区。
可选的，形成所述高掺杂区的步骤包括：对所述掺杂结构进行掺杂处理，在所述掺杂结构中掺入第一掺杂离子，形成所述高掺杂区。
可选的，所述掺杂处理的工艺包括：等离子体离子掺杂工艺。
可选的，所述第一掺杂离子为N型离子或P型离子。
可选的，所述掺杂处理的工艺参数包括：注入能量为300eV～500eV；注入剂量为4E21atom/cm2～6E21atom/cm2。
可选的，还包括：对所述高掺杂区进行退火处理。
可选的，所述退火处理的工艺参数包括：退火温度为900℃～1000℃；退火时间为5s～40s。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括掺杂结构，所述基底上具有介质层，所述介质层中具有器件接触孔，所述器件接触孔暴露出所述掺杂结构；位于所述掺杂结构表面的高掺杂区，所述高掺杂区中具有第一掺杂离子；位于所述器件接触孔中的器件插塞，所述器件插塞与所述高掺杂区形成欧姆接触。
可选的，所述掺杂结构包括源漏掺杂区；所述基底还包括衬底和位于所述衬底上的金属栅极；所述器件接触孔暴露出所述源漏掺杂区，所述介质层中还具有栅极接触孔，所述栅极接触孔暴露出所述金属栅极；所述半导体结构还包括：位于所述栅极接触孔中的栅极插塞。
可选的，所述掺杂结构包括半导体栅极，所述半导体栅极的材料为多晶硅或多晶锗。
可选的，所述掺杂结构中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相同。
可选的，所述第一掺杂离子为N型离子或P型离子。
可选的，所述高掺杂区中第一掺杂离子的浓度为5e18atoms/cm3～5e19atoms/cm3。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，在掺杂结构表面形成高掺杂区，且所述高掺杂区与所述插塞形成欧姆接触，从而使所述高掺杂区与所述插塞之间的接触电阻较低，从而改善所形成半导体结构的性能；此外，所述高掺杂区与器件插塞直接接触形成欧姆接触，形成高掺杂区与形成器件插塞之间的其他工艺被减少，从而能够减小对形成器件插塞之前暴露出的掺杂结构表面的损伤，从而减少掺杂结构与器件插塞之间的漏电。因此，所述形成方法能够改善半导体结构的性能。
进一步，通过对源漏掺杂区进行掺杂处理，形成所述高掺杂区。所述掺杂处理的工艺为等离子体掺杂。等离子体掺杂工艺能够对注入能量、注入角度进行精确控制，从而能够使所述掺杂处理的能量较小，从而不容易损伤所述金属栅极和所述高掺杂区下方的掺杂结构，从而能够改善所形成半导体结构的性能。此外，等离子体掺杂能够使注入角度较小，从而能够降低介质层对第一掺杂离子的投影效应，进而能够使所述高掺杂区中的第一掺杂离子的浓度较高，从而能够形成欧姆接触，降低插塞与掺杂结构之间的接触电阻。
本发明技术方案提供的半导体结构中，所述掺杂结构表面具有高掺杂区，所述高掺杂区容易与所述插塞形成欧姆接触，从而使所述高掺杂区与所述插塞之间的接触电阻较低，从而改善所形成半导体结构的性能；此外，所述高掺杂区与器件插塞直接接触形成欧姆接触，形成高掺杂区与形成器件插塞之间的其他工艺被减少，从而能够减小对形成器件插塞之前暴露出的掺杂结构表面的损伤，从而减少掺杂结构与器件插塞之间的漏电。因此，所述形成方法能够改善半导体结构的性能。
附图说明
图1至图2是本发明半导体结构的形成方法各步骤的结构示意图；
图3至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析所形成的半导体结构性能较差的原因：
图1和图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100上具有金属栅极110，位于所述金属栅极110两侧衬底100中的源漏掺杂区130；所述金属栅极110、衬底100和源漏掺杂区130上具有介质层120，所述介质层120中具有源漏接触孔111和栅极接触孔112，所述源漏接触孔111暴露出所述源漏掺杂区130，所述栅极接触孔112暴露出所述金属栅极110。
继续参考图1，对所述源漏掺杂区130进行无定型化掺杂处理，在所述源漏掺杂区130表面注入无定型离子，形成无定型层113。
请参考图2，对所述无定型层113进行金属化处理，形成金属硅化物121。
后续在所述源漏接触孔111和栅极接触孔112中形成插塞。
其中，所述金属硅化物121用于减小插塞与所述源漏掺杂区130之间的接触电阻。为了降低所述金属化处理的难度，提高金属化的效率，所述金属化处理之前，需要对所述源漏掺杂区130进行无定型化掺杂处理，使部分源漏掺杂区130成为非晶态。只有当所述无定型化掺杂处理的能量较高时，才能使所述源漏掺杂区130成为非晶态，从而形成所述金属硅化物121。然而，由于所述栅极接触孔112底部暴露出所述金属栅极110，所述无定型化掺杂处理的能量较高，容易损伤所述金属栅极110，从而影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底包括掺杂结构，所述基底上具有介质层，所述介质层中具有器件接触孔，所述器件接触孔暴露出所述掺杂结构；在所述掺杂结构表面形成高掺杂区，所述高掺杂区中具有第一掺杂离子；在所述器件接触孔中形成器件插塞，所述器件插塞与所述高掺杂区形成欧姆接触。
其中，在掺杂结构表面形成高掺杂区，且所述高掺杂区与所述插塞形成欧姆接触，从而使所述高掺杂区与所述插塞之间的接触电阻较低，从而改善所形成半导体结构的性能；此外，所述高掺杂区与器件插塞直接接触形成欧姆接触，形成高掺杂区与形成器件插塞之间的其他工艺被减少，从而能够减小对形成器件插塞之前暴露出的掺杂结构表面的损伤，从而减少掺杂结构与器件插塞之间的漏电。因此，所述形成方法能够改善半导体结构的性能。
进一步，通过对源漏掺杂区进行掺杂处理，形成所述高掺杂区。所述掺杂处理的工艺为等离子体掺杂。等离子体掺杂工艺能够对注入能量、注入角度进行精确控制，从而能够使所述掺杂处理的能量较小，从而不容易损伤所述金属栅极和所述高掺杂区下方的掺杂结构，从而能够改善所形成半导体结构的性能。此外，等离子体掺杂能够使注入角度较小，从而能够降低介质层对第一掺杂离子的投影效应，进而能够使所述高掺杂区中的第一掺杂离子的浓度较高，从而能够形成欧姆接触，降低插塞与掺杂结构之间的接触电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
提供基底，所述基底包括掺杂结构，所述基底上具有介质层，所述介质层中具有器件接触孔，所述器件接触孔暴露出所述掺杂结构。
本实施例中，所述掺杂结构可以包括半导体栅极或源漏掺杂区中的一种或两种组合。所述掺杂结构用于形成MOS晶体管。在其他实施例中，所述掺杂结构还可以用于形成二极管或三级管。
具体的，所述掺杂结构包括源漏掺杂区；所述基底还包括衬底和位于所述衬底上的金属栅极，所述源漏掺杂区位于所述金属栅极两侧的衬底中；所述形成方法还包括：在所述介质层中形成栅极接触孔，所述栅极接触孔暴露出所述金属栅极。
本实施例中，形成所述金属栅极、介质层、器件接触孔和栅极接触孔的步骤如图3至图7所示。
请参考图3，提供衬底200，所述衬底200上具有伪栅极结构210，所述伪栅极结构210两侧的衬底200中具有源漏掺杂区201。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
本实施例中，所述伪栅极结构210包括：位于所述衬底200上的栅介质层；位于所述栅介质层上的伪栅极；位于所述伪栅极上的掩膜层。
本实施例中，所述伪栅极的材料为多晶硅。在其他实施例中，所述伪栅极的材料还可以为多晶锗或多晶硅锗。
所述源漏掺杂区201中具有第二掺杂离子。
本实施例中，所述源漏掺杂区201用于形成NMOS晶体管，则所述第二掺杂离子为N型离子，例如砷离子或磷离子。在其他实施例中，所述源漏掺杂区用于形成PMOS晶体管，所述第二掺杂离子为P型离子，例如：硼离子或BF2-离子。
本实施例中，所述伪栅极结构210侧壁具有侧墙211。
所述侧墙211用于控制所述源漏掺杂区201的位置，避免所述源漏掺杂区201过于靠近伪栅极结构210。
本实施例中，所述形成方法还包括：在所述源漏掺杂区201上形成第一停止层221。
所述第一停止层221用做后续刻蚀介质层形成器件接触孔的停止层。
本实施例中，所述停止层221的材料为氮化硅。
后续形成金属栅极和介质层。
本实施例中，所述介质层包括：位于所述源漏掺杂区201上的底层介质层，所述底层介质层覆盖所述伪栅极结构210侧壁，且暴露出所述伪栅极结构210顶部；位于所述底层介质层和金属栅极上的顶层介质层。
本实施例中，形成所述金属栅极和介质层的步骤如图4和图5所示。
请参考图4，在所述源漏掺杂区201上形成底层介质层220，所述底层介质层220覆盖所述伪栅极结构210侧壁，且暴露出所述伪栅极结构210顶部。
所述底层介质层220用于实现所形成晶体管与外界电路的隔离。
本实施例中，形成所述底层介质层220的步骤包括：在所述源漏掺杂区201和所述伪栅极结构210上形成初始底层介质层；对所述初始底层介质层进行平坦化处理，去除所述伪栅极结构210上的初始底层介质层。
本实施例中，所述底层介质层220的材料为氧化硅。
请参考图5，去除所述伪栅极结构210(如图4所示)，在所述底层介质层220中形成开口；在所述开口中形成金属栅极211。
本实施例中，形成所述金属栅极211之前，所述形成方法还包括：在所述开口底部的衬底200上形成栅介质层。
本实施例中，所述栅介质层的材料为高k介质材料，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
本实施例中，所述金属栅极的材料为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
本实施例中，所述形成方法还包括：在所述金属栅极211上形成第二停止层222。
所述第二停止层222后续用做刻蚀所述顶层介质层形成栅极接触孔的停止层。
本实施例中，所述第二停止层222的材料为氮化硅。
继续参考图5，在所述底层介质层220和所述金属栅极211上形成顶层介质层230。
所述顶层介质层230用于实现金属栅极211与外部电路的隔离。
本实施例中，所述顶层介质层230位于所述第二停止层222和底层介质层110上。
本实施例中，所述顶层介质层230的材料为氧化硅。
请参考图6，在所述介质层中形成器件接触孔231，所述器件接触孔231贯穿所述介质层，且所述器件接触孔231贯穿所述介质层。
所述器件接触孔231用于后续容纳源漏插塞。
本实施例中，形成所述器件接触孔231的步骤包括：在所述介质层上形成第一图形层；以所述第一图形层为掩膜，对所述介质层进行第一刻蚀至暴露出所述第一停止层221。
本实施例中，对所述介质层进行第一刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请参考图7，在所述顶层介质层230中形成栅极接触孔232，所述栅极接触孔232贯穿所述顶层介质层230。
所述栅极接触孔232用于后续容纳栅极插塞。
本实施例中，形成所述栅极接触孔232的步骤包括：在所述器件接触孔231中和所述顶层介质层230上形成第二图形层，所述第二图形层暴露出部分所述顶部介质层230表面；以所述第二图形层为掩膜对所述顶层介质层进行第二刻蚀直至暴露出所述第二停止层222。
本实施例中，对所述顶层介质层230进行第二刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
本实施例中，所述器件接触孔231还延伸至所述第一停止层221中，从而暴露出所述源漏掺杂区201；所述栅极接触孔232还延伸至所述第二停止层222中，从而暴露出所述金属栅极232。
本实施例中，形成所述器件接触孔231和栅极接触孔232的步骤还包括：对所述第一停止层221进行刻蚀至暴露出所述源漏掺杂区201，形成器件接触孔231；对所述第二停止层222进行刻蚀至暴露出所述金属栅极211顶部表面，形成栅极接触孔232。
本实施例中，对所述第二停止层222和第一停止层221进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请参考图8，在所述源漏掺杂层201表面形成高掺杂区240。
所述高掺杂区240用于降低后续形成的源漏插塞与源漏掺杂层201之间的接触电阻。
需要说明的是，在所述源漏掺杂层201表面形成高掺杂区240，所述高掺杂区240能够与后续形成的源漏插塞形成欧姆接触，从而降低所述高掺杂区240与源漏掺杂区201之间的接触电阻，从而改善所形成半导体结构的性能。同时，通过所述高掺杂区240降低所述高掺杂区240与源漏掺杂区201之间的接触电阻，则所述高掺杂区240可以为晶体，因此，形成所述高掺杂区240的能量较低，从而不容易损伤所述金属栅极211以及所述高掺杂区240下方的源漏掺杂区201。所述高掺杂区240与后续器件插塞直接接触形成欧姆接触，形成高掺杂区240与后续形成器件插塞之间的其他工艺被减少，从而能够减小对形成器件插塞之前暴露出的掺杂结构表面的损伤，从而减少掺杂结构与器件插塞之间的漏电。因此，所述形成方法能够改善半导体结构的性能。
本实施例中，通过对所述掺杂结构进行掺杂处理，在所述掺杂结构中注入第一掺杂离子，形成高掺杂区240。具体的，通过对所述源漏掺杂区201进行掺杂处理，在所述源漏掺杂区201中注入第一掺杂离子，形成高掺杂区240。
在其他实施例中，形成高掺杂区的步骤包括：在所述掺杂结构上形成覆盖层；对所述覆盖层进行掺杂处理，在所述覆盖层中注入第一掺杂离子，形成高掺杂区。
本实施例中，所述第一掺杂离子与所述第二掺杂离子的导电类型相同。
具体的，本实施例中，所述第二掺杂离子为N型离子，则所述第一掺杂离子为N型离子，例如磷离子或砷离子。在其他实施例中，所述第二掺杂离子为P型离子，则所述第一掺杂离子为P型离子，例如硼离子或BF2-。
本实施例中，所述掺杂处理的工艺包括等离子体离子掺杂入工艺。
等离子体掺杂工艺能够对注入能量、注入角度进行精确控制，从而能够使所述掺杂处理的能量较小，从而不容易损伤所述金属栅极211和所述高掺杂区240下方的掺杂结构，从而能够改善所形成半导体结构的性能。此外，等离子体掺杂能够使注入角度较小，从而能够降低介质层对第一掺杂离子的投影效应，进而能够使所述高掺杂区240中的第一掺杂离子的浓度较高，从而能够形成欧姆接触，降低插塞与掺杂结构之间的接触电阻。同时，所述等离子体掺杂工艺可以与所述第一刻蚀和第二刻蚀在同一腔室中进行，从而能够简化工艺，降低成本。
如果所述掺杂处理的注入能量过大，容易损伤所述金属栅极211；如果所述掺杂处理的注入能量过小，不利于第一掺杂离子的注入。具体的，本实施例中，所述掺杂处理的注入能量为300eV～500eV。
如果掺杂处理的注入剂量过小，容易使所述高掺杂区240中第一掺杂离子的浓度较小，从而不容易形成欧姆接触，进而不利于降低源漏插塞与高掺杂区240之间的接触电阻。具体的，所述掺杂处理的注入剂量为4E21atom/cm2～6E21atom/cm2。
所述形成方法还包括：对所述高掺杂区240进行退火处理。
所述退火处理用于激活所述高掺杂区240中的第一掺杂离子，增加所述高掺杂区240中载流子的含量，减小所述高掺杂区240的电阻。
本实施例中，所述退火处理的工艺参数包括：退火温度为900℃～1000℃；退火时间为5s～40s。
请参考图9，在所述器件接触孔231(如图8所示)中形成器件插塞241，所述器件插塞241与所述高掺杂区240形成欧姆接触。
当器件插塞241与所述高掺杂区240之间的接触电阻小于所述高掺杂区240的电阻时，器件插塞241与所述高掺杂区240形成欧姆接触。
需要说明的是，当所述高掺杂区240的掺杂浓度较高，使器件插塞241与所述高掺杂区240接触时产生的势垒区宽度变薄，从而使电子能够通过隧穿效应穿过所述势垒区，形成较大的遂穿电流，进而使所述器件插塞241与所述高掺杂区240接触面的接触电阻降低，形成欧姆接触。
本实施例中，所述形成方法还包括：在所述栅极接触孔232(如图8所示)中形成栅极插塞242。
所述器件插塞241用于实现源漏掺杂区201与外部电路的电连接；所述栅极插塞242用于实现金属栅极211与外部电路的电连接。
本实施例中，所述器件插塞241与所述栅极插塞242的材料为钨。
综上，本发明实施例提供的半导体结构的形成方法中，在掺杂结构表面形成高掺杂区，且所述高掺杂区与所述插塞形成欧姆接触，从而使所述高掺杂区与所述插塞之间的接触电阻较低，从而改善所形成半导体结构的性能；此外，所述高掺杂区与器件插塞直接接触形成欧姆接触，形成高掺杂区与形成器件插塞之间的其他工艺被减少，从而能够减小对形成器件插塞之前暴露出的掺杂结构表面的损伤，从而减少掺杂结构与器件插塞之间的漏电。因此，所述形成方法能够改善半导体结构的性能。
进一步，通过对源漏掺杂区进行掺杂处理，形成所述高掺杂区。所述掺杂处理的工艺为等离子体掺杂。等离子体掺杂工艺能够对注入能量、注入角度进行精确控制，从而能够使所述掺杂处理的能量较小，从而不容易损伤所述金属栅极和所述高掺杂区下方的掺杂结构，从而能够改善所形成半导体结构的性能。此外，等离子体掺杂能够使注入角度较小，从而能够降低介质层对第一掺杂离子的投影效应，进而能够使所述高掺杂区中的第一掺杂离子的浓度较高，从而能够形成欧姆接触，降低插塞与掺杂结构之间的接触电阻。
继续参考图9，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括掺杂结构，所述基底上具有介质层，所述介质层中具有器件接触孔，所述器件接触孔暴露出所述掺杂结构；位于所述掺杂结构表面的高掺杂区240，所述高掺杂区240中具有第一掺杂离子；位于所述器件接触孔中的器件插塞241，所述器件插塞241与所述高掺杂区240形成欧姆接触。
需要说明的是，在所述源漏掺杂层201表面形成高掺杂区240，所述高掺杂区240能够与所述器件插塞241形成欧姆接触，从而降低所述高掺杂区240与源漏掺杂区201之间的接触电阻，从而改善所形成半导体结构的性能。同时，通过所述高掺杂区240降低所述高掺杂区240与源漏掺杂区201之间的接触电阻，则在所述掺杂处理过程中，不必使所述高掺杂区240非晶化，因此，所述掺杂处理的能量较低，从而不容易损伤所述金属栅极211以及所述高掺杂区240下方的源漏掺杂区201。所述高掺杂区240与器件插塞241直接接触形成欧姆接触，形成高掺杂区240与形成器件插塞241之间的其他工艺被减少，从而能够减小对形成器件插塞241之前暴露出的掺杂结构表面的损伤，从而减少掺杂结构与器件插塞241之间的漏电。因此，所述形成方法能够改善半导体结构的性能。
本实施例中，所述掺杂结构包括半导体栅极和源漏掺杂区中的一种或两种组合，所述半导体栅极的材料为多晶硅或多晶锗。具体的，所述掺杂结构包括源漏掺杂区201；所述基底还包括衬底200和位于所述衬底200上的金属栅极211，所述源漏掺杂区201位于所述金属栅极211两侧的衬底200中。
本实施例中，所述器件接触孔暴露出所述源漏掺杂区201，所述介质层中还具有栅极接触孔，所述栅极接触孔暴露出所述金属栅极211。
本实施例中，所述半导体结构还包括：位于所述栅极接触孔中的栅极插塞242。
本实施例中，所述介质层包括：位于所述源漏掺杂区201上的底层介质层220，所述底层介质层220覆盖所述金属栅极211侧壁，且暴露出所述金属栅极211顶部；位于所述底层介质层220和金属栅极211上的顶层介质层230。
本实施例中，所述高掺杂区240中具有第一掺杂离子，所述第一掺杂离子为N型离子或P型离子。
本实施例中，所述掺杂结构中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相同。
本实施例中，所述高掺杂区240中第一掺杂离子的浓度为5e18atoms/cm3～5e19atoms/cm3。
本实施例中，所述半导体结构与图3至图9所示的半导体结构的形成方法形成的半导体结构相同，在此不多做赘述。
综上，本发明实施例提供的半导体结构中，所述掺杂结构表面具有高掺杂区，所述高掺杂区容易与所述插塞形成欧姆接触，从而使所述高掺杂区与所述插塞之间的接触电阻较低，从而改善所形成半导体结构的性能；此外，所述高掺杂区与器件插塞直接接触形成欧姆接触，形成高掺杂区与形成器件插塞之间的其他工艺被减少，从而能够减小对形成器件插塞之前暴露出的掺杂结构表面的损伤，从而减少掺杂结构与器件插塞之间的漏电。因此，所述形成方法能够改善半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括掺杂结构，所述基底上具有介质层，所述介质层中具有器件接触孔，所述器件接触孔暴露出所述掺杂结构；
在所述掺杂结构表面形成高掺杂区，所述高掺杂区中具有第一掺杂离子；
在所述器件接触孔中形成器件插塞，所述器件插塞与所述高掺杂区形成欧姆接触。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掺杂结构包括源漏掺杂区，所述器件接触孔暴露出所述源漏掺杂区。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述基底还包括衬底和位于所述衬底上的金属栅极，所述源漏掺杂区位于所述衬底中；所述形成方法包括：在所述介质层中形成栅极接触孔，所述栅极接触孔暴露出所述金属栅极；形成高掺杂区之后，在所述栅极接触孔中形成栅极插塞。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区位于所述金属栅极两侧的衬底中。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区中具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相同。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述掺杂结构还包括半导体栅极。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述高掺杂区的步骤包括：在所述掺杂结构上形成覆盖层；对所述覆盖层进行掺杂处理，在所述覆盖层中掺入第一掺杂离子，形成高掺杂区。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述高掺杂区的步骤包括：对所述掺杂结构进行掺杂处理，在所述掺杂结构中掺入第一掺杂离子，形成所述高掺杂区。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述掺杂处理的工艺包括：等离子体离子掺杂工艺。
10.如权利要求1或9所述的半导体结构的形成方法，其特征在于，所述第一掺杂离子为N型离子或P型离子。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述掺杂处理的工艺参数包括：注入能量为300eV～500eV；注入剂量为4E21atom/cm2～6E21atom/cm2。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：对所述高掺杂区进行退火处理。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述退火处理的工艺参数包括：退火温度为900℃～1000℃；退火时间为5s～40s。
14.一种半导体结构，其特征在于，包括：
基底，所述基底包括掺杂结构，所述基底上具有介质层，所述介质层中具有器件接触孔，所述器件接触孔暴露出所述掺杂结构；
位于所述掺杂结构表面的高掺杂区，所述高掺杂区中具有第一掺杂离子；
位于所述器件接触孔中的器件插塞，所述器件插塞与所述高掺杂区形成欧姆接触。
15.如权利要求14所述的半导体结构，其特征在于，所述掺杂结构包括源漏掺杂区；所述基底还包括衬底和位于所述衬底上的金属栅极；
所述器件接触孔暴露出所述源漏掺杂区，所述介质层中还具有栅极接触孔，所述栅极接触孔暴露出所述金属栅极；
所述半导体结构还包括：位于所述栅极接触孔中的栅极插塞。
16.如权利要求15所述的半导体结构，其特征在于，所述掺杂结构包括半导体栅极，所述半导体栅极的材料为多晶硅或多晶锗。
17.如权利要求14所述的半导体结构，其特征在于，所述掺杂结构中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相同。
18.如权利要求14所述的半导体结构，其特征在于，所述第一掺杂离子为N型离子或P型离子。
19.如权利要求18所述的半导体结构，其特征在于，所述高掺杂区中第一掺杂离子的浓度为5e18atoms/cm3～5e19atoms/cm3。
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