CN106158611B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供衬底，衬底表面形成有栅极结构；对栅极结构两侧的衬底进行第一掺杂处理，在栅极结构两侧的衬底内形成掺杂区；在掺杂区表面形成金属硅化物层；对金属硅化物层进行第二掺杂处理，第二掺杂处理适于降低金属硅化物层与掺杂区之间的肖特基势垒高度；在栅极结构顶部表面形成硫化锌氧化硅层；在金属硅化物层上、以及硫化锌氧化硅层表面形成层间介质层；对所述硫化锌氧化硅层进行退火处理。本发明形成半导体器件的工艺简单，且有效的提高的半导体器件的运行速率，改善了半导体器件的电学性能。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制作技术领域，特别涉及一种半导体器件的形成方法。
背景技术
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的运行速率。
目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力(Compressive Stress)，以提高PMOS器件的性能。采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区；形成所述碳硅材料是为了引入硅和碳硅(SiC)之间晶格失配形成的张应力(Tensile Stress)，以提高NMOS器件的性能。
但是，为提高半导体器件的运行速率，现有技术提供的半导体器件形成工艺较为复杂，生产成本较高，且半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，简化工艺步骤的同时，改善半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面形成有栅极结构；对所述栅极结构两侧的衬底进行第一掺杂处理，在所述栅极结构两侧的衬底内形成掺杂区；在所述掺杂区表面形成金属硅化物层；对所述金属硅化物层进行第二掺杂处理，所述第二掺杂处理适于降低金属硅化物层与掺杂区之间的肖特基势垒高度；在所述栅极结构顶部表面形成硫化锌氧化硅层；在所述金属硅化物层上以及硫化锌氧化硅层表面形成层间介质层；对所述硫化锌氧化硅层进行退火处理。
可选的，所述第二掺杂处理适于降低金属硅化物层与掺杂区之间的接触电阻。
可选的，所述金属硅化物层的材料为硅化镍；所述第二掺杂处理的掺杂离子为铝离子或者砷离子。
可选的，采用离子注入工艺进行所述第二掺杂处理。
可选的，所述第二掺杂处理的掺杂离子为砷离子；所述离子注入工艺的工艺参数为：注入能量为1kev至100kev，注入剂量为1E12atom/cm2至1E17atom/cm2。
可选的，所述第二掺杂处理的掺杂离子为铝离子；所述离子注入工艺的工艺参数为：注入能量为1kev至100kev，注入剂量为1E13atom/cm2至5E16atom/cm2。
可选的，所述第二掺杂处理的掺杂离子为砷离子；形成所述金属硅化物层且对金属硅化物层进行第二掺杂处理的工艺步骤包括：在所述掺杂区表面形成金属层，且所述金属层内包括砷离子；对所述金属层以及掺杂区进行退火工艺，使金属层与掺杂区发生金属硅化反应，形成所述金属硅化物层，且所述金属硅化物层内掺杂有砷离子；去除未发生金属硅化反应的金属层。
可选的，所述第二掺杂处理还适于提高沟道区的应力。
可选的，所述硫化锌氧化硅层适于提高沟道区的应力。
可选的，形成的半导体器件为NMOS器件，所述硫化锌氧化硅层适用于提高NMOS器件沟道区的张应力。
可选的，采用溅射工艺形成所述硫化锌氧化硅层；溅射工艺的工艺参数为：提供靶材，所述靶材的材料包括硫化锌和氧化硅，其中，靶材中硫化锌的质量百分比为10％至30％，靶材中氧化硅的质量百分比为70％至90％，提供直流功率为500瓦至1500瓦，溅射腔室压强为1毫托至20毫托。
可选的，所述硫化锌氧化硅层还位于金属硅化物层表面以及栅极结构侧壁表面。
可选的，在形成所述硫化锌之前，还包括步骤：进行所述第二掺杂处理之后，在所述金属硅化物层表面、栅极结构的顶部表面和侧壁表面形成氧化硅层。
可选的，在对所述硫化锌氧化硅层进行退火处理的同时，对第二掺杂处理后的金属硅化物层进行退火处理。
可选的，所述退火处理适于激活金属硅化物层中的掺杂离子。
可选的，所述退火处理的工艺参数为：退火温度为200摄氏度至800摄氏度，退火时长为2分钟至60分钟。
可选的，形成的半导体器件为NMOS器件，所述第一掺杂处理的掺杂离子为磷离子、砷离子或者锑离子。
可选的，在形成所述层间介质层之后，进行所述退火处理。
可选的，在所述退火处理之后，还包括步骤：刻蚀部分所述层间介质层，在所述层间介质层内形成暴露出金属硅化物层的通孔，形成暴露出栅极结构顶部表面的通孔；在所述通孔内填充满导电材料，形成电互连结构。
可选的，在所述退火处理之前，还包括步骤：刻蚀部分所述层间介质层，在所述层间介质层内形成暴露出金属硅化物层的通孔，形成暴露出栅极结构顶部表面的通孔，且所述位于栅极结构顶部上方的通孔尺寸小于栅极结构顶部尺寸。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的提供的半导体器件形成方法的技术方案中，对栅极结构两侧的衬底进行第一掺杂处理，形成掺杂区；然后在掺杂区表面形成金属硅化物层；对所述金属硅化物层进行第二掺杂处理，所述第二掺杂处理适于降低金属硅化物层与掺杂区之间的肖特基势垒高度，因此金属硅化物层与掺杂区之间的接触电阻变小，从而使得半导体器件的运行速率得到提高。接着，在栅极结构顶部表面形成硫化锌氧化硅层；在金属硅化物层上、以及硫化锌氧化硅层表面形成层间介质层；对硫化锌氧化硅层进行退火互连，所述退火处理适于使硫化锌氧化硅层体积膨胀。由于硫化锌氧化硅层体积膨胀，使得硫化锌氧化硅层向栅极结构下方的沟道区施加一定的应力作用，从而提高沟道区内的载流子迁移率，进一步提高半导体器件的运行速率，改善半导体器件的电学性能。
同时，本发明技术方案中，形成的半导体器件的沟道区内应力得到提高的同时，避免了现有技术中的刻蚀形成凹槽，以及形成填充满凹槽的应力层的工艺步骤，因此本发明形成半导体器件的工艺步骤简单，节约了生产成本。
进一步，第二掺杂处理的掺杂离子为砷离子，在金属硅化物层内掺杂砷离子后，金属硅化物层的肖特基势垒减小，从而使得金属硅化物层与掺杂区之间的肖特基势垒高度降低，进而减小金属硅化物层与掺杂区之间的接触电阻。
更进一步，本发明在形成层间介质层之后进行退火处理，由于层间介质层对硫化锌氧化硅层具有向下的挤压作用，因此当硫化锌氧化硅层发生体积膨胀时产生的应力能够大部分作用与栅极结构下方的沟道区内，从而使得沟道区内的应力显著增强。
附图说明
图1至图10为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成半导体器件的工艺较为复杂，且形成的半导体器件的电学性能仍有待提高。
经研究发现，在一个实施例中，为了提高半导体器件的载流子迁移率，半导体器件的形成工艺包括以下步骤：步骤S1、提供衬底，在所述衬底表面形成栅极结构；步骤S2、刻蚀去除所述栅极结构两侧的部分厚度的衬底，在所述衬底内形成凹槽；步骤S3、采用选择性外延工艺，在所述凹槽内沉积应力层，且所述应力层填充满所述凹槽；步骤S4、在所述应力层表面形成覆盖层；步骤S5、在所述覆盖层表面形成金属层；步骤S6、对所述金属层以及覆盖层进行退火处理，使金属层内的金属原子扩散至覆盖层内，在应力层表面形成金属硅化物层；步骤S7、在所述退火处理之后，去除所述剩余的金属层。
采用上述方法形成半导体器件时，至少经历了刻蚀工艺以及沉积工艺，且进行刻蚀工艺之前还需要形成相应的掩膜，因此上述方法形成的半导体器件的工艺复杂。
同时，在刻蚀衬底形成凹槽之前，通常在栅极结构两侧的衬底内形成有轻掺杂区，所述刻蚀工艺容易刻蚀去除已形成的轻掺杂区，造成形成的半导体器件的电学性能受到不良影响。
并且，由于应力层的材料为半导体材料，而金属硅化物层的材料为金属，例如金属硅化物的材料为硅化镍，所述应力层与金属硅化物层的接触界面处存在肖特基势垒(Schottky Barrier)，造成载流子在所述应力层与金属硅化物层的接触界面处的跃迁难度较大，使得所述应力层与导电结构之间的接触电阻较大，半导体器件的运行速率较底。
再者，采用上述方法形成的半导体器件的沟道区受到的应力作用有限，使得沟道区内的载流子迁移率仍然较低，造成半导体器件的运行速率慢。
为此，本发明提供一种半导体器件的形成方法，提供衬底，所述衬底表面形成有栅极结构；对所述栅极结构两侧的衬底进行第一掺杂处理，在所述栅极结构两侧的衬底内形成掺杂区；在所述掺杂区表面形成金属硅化物层；对所述金属硅化物层进行第二掺杂处理，所述第二掺杂处理适于降低金属硅化物层与掺杂区之间的肖特基势垒高度；在所述栅极结构顶部表面形成硫化锌氧化硅层；在所述金属硅化物层上以及硫化锌氧化硅层表面形成层间介质层；对所述硫化锌氧化硅层进行退火处理，所述退火处理适于使硫化锌氧化硅层体积膨胀。在简化半导体器件形成工艺的同时，通过降低金属硅化物层与掺杂区之间的接触电阻、以及提高沟道区的应力的方式，提高半导体器件的运行速率，改善半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图1，提供衬底200；在所述衬底200表面形成栅极结构201。
所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在本实施例中，所述衬底200为硅衬底。
所述栅极结构201用于形成晶体管。所述栅极结构201包括：位于衬底200上的栅极层、以及位于所述栅极层侧壁表面的侧墙。在本实施例中，所述栅极结构201还包括：位于所述栅极层和衬底200之间的栅介质层。其中，所述栅极层的材料为多晶硅或无定形硅，栅极层的厚度为500埃～1500埃；所述栅介质层的材料为氧化硅。
在一实施例中，所述栅极结构201能够直接用于形成晶体管，则所述栅介质层材料还能够为氮化硅或氮氧化硅。
在另一实施例中，所述栅极结构201也能够作为伪栅极结构，后续以高K栅介质层和金属栅替代所述栅极层和栅介质层，则能够形成高K金属栅结构(High K Metal Gate，简称HKMG)的晶体管，则所述栅极层和栅介质层为后续形成的高K栅介质层和金属栅占据空间位置。
在该实施例中，所述栅介质层能够在后续去除所述栅极层时，保护衬底200表面免受损伤，而所述栅介质层的材料为氧化硅，所述栅介质层与衬底200表面之间的刻蚀选择比较大，在去除所述栅介质层时，对衬底200表面的损伤较小。
所述栅介质层和栅极层的形成工艺包括：在衬底200表面形成栅介质膜；在所述栅介质膜表面形成栅极膜；在所述栅极膜表面形成图形化的第一掩膜层(未示出)，所述图形化的第一掩膜层暴露出部分栅极膜表面、且覆盖需要形成栅极层的对应区域和位置；以所述图形化的第一掩膜层为掩膜，刻蚀所述栅极膜和栅介质膜，直至暴露出所述衬底200表面为止，形成栅极层和栅介质层。其中，所述栅介质膜的形成工艺热氧化工艺、化学氧化工艺、化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述栅极膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺。
在本实施例中，在形成所述栅极层和栅介质层之后，保留所述图形化的第一掩膜层，所述图形化的第一掩膜层能够在后续形成应力层和电接触层过程中，保护所述栅极层的顶部。
刻蚀所述栅极膜的工艺为各向异性的干法刻蚀工艺，刻蚀气体Cl2、HBr、SF6中的一种或多种；刻蚀所述栅介质膜的工艺为干法刻蚀工艺、湿法刻蚀工艺中的一种或两种组合，其中，所述湿法刻蚀工艺的刻蚀液包括氢氟酸溶液，干法刻蚀的气体包括氢氟酸气体。
所述图形化的第一掩膜层材料为SiN、SiON、SiOCN、SiOBN、SiO2中的一种或多种组合，厚度为50埃～500埃。所述图形化的第一掩膜层的形成工艺包括：在所述栅极膜表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成栅极层的对应区域；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出栅极膜表面为止，形成图形化的第一掩膜层。
其中，所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺。所述图形化层能够为图形化的光刻胶层，也能够为采用多重图形掩膜工艺形成的掩膜，例如自对准双重图形(Self-Aligned Double Patterning，简称SADP)掩膜。
在其它实施例中，所述栅极结构201作为伪栅极结构，且所述栅极结构201能够包括所述栅极层与衬底之间不具有氧化硅的栅介质层，所述栅极层的材料为多晶硅，后续去除所述栅极层之后，在所述栅极层的位置形成高K栅介质层、以及位于高K栅介质层表面的金属栅。
所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种组合；所述侧墙的厚度为20埃～200埃；所述侧墙的形成工艺包括：在衬底、栅极层的侧壁表面以及图形化的第一掩膜层表面沉积侧墙膜；回刻蚀所述侧墙膜直至暴露出所述图形化的第一掩膜层底部表面、以及衬底200表面为止，形成所述侧墙。
在形成所述侧墙之前，还能够对栅极结构201两侧的衬底200进行轻掺杂区，在栅极结构201两侧的衬底200内形成轻掺杂区，位于栅极结构201一侧的轻掺杂区作为轻掺杂源区，位于栅极结构201另一侧的轻掺杂区作为轻掺杂漏区。
在本实施例中，由于在栅极层的顶部表面保留了图形化的第一掩膜层，所述图形化的第一掩膜层能够在所述回刻蚀侧墙膜的工艺中，保护所述栅极层的顶部表面。
参考图2，对所述栅极结构201两侧的衬底200进行第一掺杂处理，在所述栅极结构201两侧的衬底200内形成掺杂区202。
位于栅极结构201一侧的衬底200内的掺杂区202作为半导体器件的源极，位于栅极结构201另一侧的衬底200内的掺杂区202作为半导体器件的漏极。
本实施例以形成的半导体器件为NMOS器件为例，相应的第一掺杂处理的掺杂离子为N型离子，例如为磷离子、砷离子或者锑离子。
在其他实施例中，形成的半导体器件为PMOS器件时，相应的第一掺杂处理的掺杂离子为P型离子，例如为硼离子、镓离子或者铟离子。
参考图3，在所述掺杂区202表面形成金属层203。
所述金属层203的材料为镍或铂，所述金属层203的形成工艺为化学气相沉积、物理气相沉积或者原子层沉积工艺。所述金属层203用于在后续的退火工艺中，向掺杂区202提供金属原子，使得部分掺杂区202能够转化为金属硅化物材料的金属硅化物层。
本实施例中，所述金属层203的材料为镍。形成所述金属层203的工艺步骤包括：在所述掺杂区202表面、以及栅极结构201的顶部表面和侧壁表面形成金属膜；在所述金属膜表面形成图形化的掩膜层，所述图形化的掩膜层位于掺杂区202的正上方；以所述图形化的掩膜层为掩膜，刻蚀去除位于栅极结构201顶部表面和侧壁表面的金属膜，形成位于掺杂区202表面的金属层203。
在其他实施例中，栅极结构的栅极层的材料为多晶硅时，金属层还覆盖于栅极层的顶部表面，从而使得在栅极层顶部也形成金属硅化物层。
参考图4，对所述金属层203(参考图3)以及掺杂区202进行退火工艺，使金属层203与掺杂区202发生金属硅化反应，在所述掺杂区202表面形成金属硅化物层204。
在退火工艺中，金属层203内的金属原子向部分厚度的掺杂区202内扩散，与部分厚度的掺杂区202的材料相结合，使得金属层203与掺杂区202发生金属硅化反应，形成材料为金属硅化物材料的金属硅化物层204。
本实施例中，所述金属硅化物层204的材料为硅化镍。
所述退火工艺为快速热退火、尖峰热退火或者激光热退火。当退火工艺为快速热退火时，所述快速热退火的温度为200摄氏度至500摄氏度，退火时长为10秒至120秒，退火保护气体为氮气或惰性气体；当退火工艺为尖峰热退火时，退火温度为300摄氏度至600摄氏度，退火保护气体为氮气或惰性气体；当退火工艺为激光热退火时，退火温度为500摄氏度至900摄氏度，退火时长为0.1毫米至2毫米，退火保护气体为氮气或惰性气体。
所述退火工艺能够驱动金属层203内的金属原子进入掺杂区202内，使部分厚度的掺杂区202转化为金属硅化物层204，且所形成的金属硅化物层204的厚度随退火时间的延长而增加。
参考图5，对所述金属硅化物层204进行第二掺杂处理，所述第二掺杂处理适于降低金属硅化物层204与掺杂区202之间的肖特基势垒高度。
由于金属硅化物层204的材料为金属材料，所述掺杂区202的材料为半导体材料，因此金属硅化物层204与掺杂区202之间的接触界面具有肖特基势垒，肖特基势垒的存在使得载流子从掺杂区202内向金属硅化物层204跃迁的难度变大，且肖特基势垒高度越大，载流子从掺杂区202向金属硅化物层204跃迁的难度越大，使得掺杂区202与金属硅化物层204之间的接触电阻越大，造成半导体器件的电学性能差。
为此，本实施例对金属硅化物层204进行第二掺杂处理，所述第二掺杂区适于降低金属硅化物层204与掺杂区202之间的接触电阻。所述第二掺杂处理的掺杂离子为铝离子或者砷离子。
本实施例以第二掺杂处理的掺杂离子为砷离子为例，所述掺杂有砷离子的金属硅化物层204相较于未掺杂有砷离子的金属硅化物层204来说，具有更低的肖特基势垒，从而使得掺杂有砷离子的金属硅化物层204与掺杂区202接触界面的肖特基势垒高度低，则载流子在掺杂区202与掺杂有砷离子的金属硅化物层204之间的跃迁能力提高，掺杂区202与金属硅化物层204之间的接触电阻降低，从而改善半导体器件的电学性能，提高半导体器件的运行速度。
同时，所述第二掺杂处理还适于提高沟道区的应力。具体的，向金属硅化物层204掺杂铝离子或砷离子之后，掺杂后的金属硅化物层204向掺杂区202施加的应力作用增强，所述掺杂区202受到应力作用后相应会使得沟道区受到的应力作用发生改变。
本实施例中，所述半导体器件为NMOS器件时，在进行第二掺杂处理之后，半导体器件的沟道区受到的张应力作用得到增强，从而使得电子迁移率增加，提高半导体器件的运行速度。
当第二掺杂处理的掺杂离子为砷离子时，若砷离子浓度过小，则金属硅化物层204的肖特基势垒减小程度有限；若砷离子浓度过大，则第二掺杂处理的工艺难度较大，且砷离子容易扩散进入金属硅化物层204下方的掺杂区202内。为此，在第二掺杂处理之后，金属硅化物层204中的砷离子的浓度为1E12atom/cm3至1E17atom/cm3。
本实施例中，采用离子注入工艺进行所述第二掺杂处理。所述第二掺杂处理的掺杂离子为砷离子时，离子注入工艺的工艺参数为：注入能量为1kev至100kev，注入剂量为1E12atom/cm2至1E17atom/cm2；所述第二掺杂处理的掺杂离子为铝离子时，离子注入工艺的工艺参数为：注入能量为1kev至100kev，注入剂量为1E13atom/cm2至5E16atom/cm2。
由于后续在形成硫化锌氧化硅层之后会进行退火处理，因此本实施例中在第二掺杂处理之后，无需对掺杂后的金属硅化物层204进行退火处理，后续在对硫化锌氧化硅层进行退火处理的同时，对掺杂后的金属硅化物层204进行退火处理。
在其他实施例中，采用原位自掺杂工艺进行第二掺杂处理。具体的，所述第二掺杂处理的掺杂离子为砷离子时，形成所述金属硅化物层且对金属硅化物层进行第二掺杂的工艺步骤包括：在所述掺杂区表面形成金属层，且所述金属层内包括砷离子；对所述金属层以及掺杂区进行退火工艺，使金属层与掺杂区发生金属硅化反应，形成所述金属硅化物层，且所述金属硅化物层内掺杂有砷离子；去除未发生金属硅化反应的金属层。
采用原位自掺杂能够使金属硅化物层内的砷离子的分布更为均匀，有利于降低第二掺杂处理后的金属硅化物层的肖特基势垒，从而更有利于降低第二掺杂处理后的金属硅化物层与掺杂区之间的接触电阻。
参考图6，进行第二掺杂处理之后，在所述金属硅化物层204表面、栅极结构201的顶部表面和侧壁表面形成氧化硅层205。
后续会形成与栅极结构201以及金属硅化物层204电连接的导电结构，所述导电结构的形成工艺包括刻蚀工艺，所述氧化硅层205能够作为刻蚀停止层，防止刻蚀工艺对栅极结构201以及金属硅化物层204造成过刻蚀。
同时，所述氧化硅层205还作为金属硅化物层204与后续形成的硫化锌氧化硅层之间的过渡层，使得金属硅化物层204与硫化锌氧化硅层之间的粘附性较强，防止硫化锌氧化硅层脱落。所述氧化硅层205还作为栅极结构201与后续形成的硫化锌氧化硅层之间的过渡层，使得栅极结构201与硫化锌氧化硅层之间的粘附性较强，防止硫化锌氧化硅层脱落。
参考图7，在所述栅极结构201顶部表面形成硫化锌氧化硅(ZnS-SiO2)层206。
本实施例中，所述硫化锌氧化硅层206位于氧化硅层205表面。在其他实施例中，栅极结构顶部未形成有氧化硅层时，则硫化锌氧化硅层直接位于栅极结构顶部表面。
所述硫化锌氧化硅层206适于提高沟道区的应力。具体的，后续在硫化锌氧化硅层206表面形成层间介质层之后，会对硫化锌氧化硅层206进行退火处理，由于硫化锌氧化硅层206在退火处理过程中会发生体积膨胀，位于栅极结构201上方的硫化锌氧化硅层206对栅极结构201施加垂直于衬底200表面且向下的压力，继而向栅极结构201下方的沟道区施加垂直于衬底200表面且向下的压力，即沟道区在垂直方向上(垂直方向指的是垂直于衬底200表面的方向)受到压缩应力，相对的，沟道区在水平方向上将受到拉伸应力，从而使得沟道区在水平方向上受到张应力作用，提高沟道区内电子迁移率，进而提高半导体器件的运行速率。
为了进一步增加半导体器件的应力作用，并且降低硫化锌氧化硅层206的工艺难度，所述硫化锌氧化硅层206还位于金属硅化物层204表面以及栅极结构201侧壁表面。具体到本实施例中，由于栅极结构201侧壁表面以及金属硅化物层204表面形成有氧化硅层205，为此所述硫化锌氧化硅层206位于氧化硅层205表面。
本实施例中，采用溅射工艺形成所述硫化锌氧化硅层206。若溅射工艺中提供的直流功率过低，溅射腔室压强过小，则形成的硫化锌氧化硅层206致密度较差，导致硫化锌氧化硅层206在后续退火处理过程中体积膨胀程度小，使得半导体器件沟道区受到的应力作用弱；若溅射工艺中提供的直流功率过大，溅射腔室压强过大，则形成的硫化锌氧化硅层206致密度过强，仍会造成硫化锌氧化硅层206在后续退火处理过程中体积膨胀程度小。
为此，本实施例中，溅射工艺的工艺参数为：提供靶材，所述靶材的材料包括硫化锌和氧化硅，其中，靶材中硫化锌的质量百分比为10％至30％，靶材中氧化硅的质量百分比为70％至90％，提供直流功率为500瓦至1500瓦，溅射腔室压强为1毫托至20毫托。
参考图8，在所述金属硅化物层204上、以及硫化锌氧化硅层206表面形成层间介质层207。
所述层间介质层207顶部表面平坦，且层间介质层207顶部高于栅极结构201顶部。
本实施例中，由于硫化锌氧化硅层206还位于金属硅化物层204表面，因此形成的层间介质层207覆盖于硫化锌氧化硅层206表面。所述层间介质层207的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合。
本实施例中，所述层间介质层207的材料为氧化硅，其好处在于：后续当硫化锌氧化硅层206发生体积膨胀时，由于氧化硅材料的硬度较大，层间介质层207的形变量小，从而使得体积膨胀的硫化锌氧化硅层206产生的应力大部分作用于沟道区，从而使得沟道区受到的应力作用较强，有效的提高沟道区内载流子迁移率。
参考图9，在形成所述层间介质层207之后，对所述硫化锌氧化硅层206进行退火处理，所述退火处理适于使硫化锌氧化硅层206发生体积膨胀。
由于在退火处理过程中，硫化锌氧化硅层206会发生体积膨胀，且由于硫化锌氧化硅层206表面形成有层间介质层207，在硫化锌氧化硅层206发生体积膨胀的过程中，层间介质层207发生形变量小，从而使得体积膨胀的硫化锌氧化硅层206产生的应力大部分作用于沟道区，使得半导体器件沟道区受到的张应力作用很强，从而显著提高沟道区内的载流子迁移率，提高半导体器件的运行速率。
本实施例中，在对硫化锌氧化硅层206进行退火处理的同时，对第二掺杂处理后的金属硅化物层204进行退火处理。所述退火处理适于激活金属硅化物层204中的掺杂离子，例如激活金属硅化物层204中的砷离子或者铝离子，使得砷离子或者铝离子在金属硅化物层204中进行浓度再分布，从而进一步降低金属硅化物层204与掺杂区202之间的肖特基势垒高度，使得载流子在掺杂区202与金属硅化物层204之间的跃迁能力得到进一步提高，进一步减小掺杂区202与金属硅化物层204之间的接触电阻，从而进一步改善半导体器件的运行速率。
所述退火处理的退火温度不宜过低，否则硫化锌氧化硅层206的体积膨胀程度小，且金属硅化物层204中的掺杂离子的激活程度弱；所述退火处理的退火温度也不宜过高，否则硫化锌氧化硅层206的体积膨胀程度过大，容易造成半导体器件发生破裂；所述退火处理的退火温度过高还会导致掺杂区202内的掺杂离子发生浓度再分布问题。
为此，本实施例中，所述退火处理的工艺参数为：退火温度为200摄氏度至800摄氏度，退火时长为2分钟至60分钟。
在退火处理过程中，硫化锌氧化硅层206的体积膨胀系数为1％至25％，其中，体积膨胀系数指的是：当硫化锌氧化硅层206的温度改变1摄氏度时，硫化锌氧化硅层206体积的变化和硫化锌氧化硅层206在0摄氏度时的体积之比。
参考图10，刻蚀部分所述层间介质层207，在所述层间介质层207内形成暴露出金属硅化物层204的通孔，同时还形成暴露出栅极结构201顶部表面的通孔；在所述通孔内填充满导电材料，形成电互连结构208。
本实施例中，在刻蚀去除部分层间介质层207之后，还需要刻蚀去除位于层间介质层207下方的部分硫化锌氧化硅层206以及氧化硅层205。
所述导电材料为铜、铝或者钨；所述电互连结构208顶部与层间介质层207顶部齐平。
由于金属硅化物层204与掺杂区202之间的肖特基势垒高度低，使得载流子从金属硅化物层204与掺杂区202之间跃迁能力高，金属硅化物层204与掺杂区202之间的接触电阻小，使得电互连结构208与掺杂区202之间的电阻也相应减小，从而提高半导体器件的工作电流，改善半导体器件的运行速率。
在其他实施例中，位于栅极结构顶部上方的通孔的尺寸小于栅极结构顶部尺寸时，则还能够在进行退火处理之前，形成所述通孔，因此在刻蚀形成通孔之后，栅极结构顶部表面以及掺杂区表面仍具有一定体积的硫化锌氧化硅层；在形成通孔之后，对硫化锌氧化硅层和第二掺杂处理后的金属硅化物层进行退火处理，所述退火处理适于使硫化锌氧化硅层发生体积膨胀，从而改善沟道区的应力作用。具体的，在退火处理之前，刻蚀部分层间介质层，在层间介质层内形成暴露出金属硅化物层的通孔，形成暴露出栅极结构顶部表面的通孔，且所述位于栅极结构顶部上方的通孔尺寸小于栅极结构顶部尺寸。后续还包括在通孔内填充满导电材料，形成电互连结构，可以在形成电互连结构之前或者之后，对所述硫化锌氧化硅层进行退火处理。
综上，本实施例中，简化了半导体器件的工艺步骤，使得半导体器件的生产工艺简单。并且，通过向金属硅化物层内进行第二掺杂处理，降低金属硅化物层与掺杂区之间的肖特基势垒高度，改善了金属硅化物层与掺杂区之间的接触电阻，从而使得半导体器件的运行速率得到提高；同时，在栅极结构顶部表面形成硫化锌氧化硅层，在退火处理过程中硫化锌氧化硅层会发生体积膨胀，体积膨胀的硫化锌氧化硅层向半导体器件的沟道区施加张应力作用，相应的也会使半导体器件的运行速率得到提高。为此，本实施例中形成的半导体器件的电学性能优异，且形成工艺简单。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面形成有栅极结构；
对所述栅极结构两侧的衬底进行第一掺杂处理，在所述栅极结构两侧的衬底内形成掺杂区；
在所述掺杂区表面形成金属硅化物层；
对所述金属硅化物层进行第二掺杂处理，所述第二掺杂处理适于降低金属硅化物层与掺杂区之间的肖特基势垒高度；
在所述栅极结构顶部表面形成硫化锌氧化硅层；
在所述金属硅化物层上以及硫化锌氧化硅层表面形成层间介质层；
在形成所述层间介质层之后，对所述硫化锌氧化硅层进行退火处理。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掺杂处理适于降低金属硅化物层与掺杂区之间的接触电阻。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述金属硅化物层的材料为硅化镍；所述第二掺杂处理的掺杂离子为铝离子或者砷离子。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，采用离子注入工艺进行所述第二掺杂处理。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述第二掺杂处理的掺杂离子为砷离子；所述离子注入工艺的工艺参数为：注入能量为1kev至100kev，注入剂量为1E12atom/cm2至1E17atom/cm2。
6.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述第二掺杂处理的掺杂离子为铝离子；所述离子注入工艺的工艺参数为：注入能量为1kev至100kev，注入剂量为1E13atom/cm2至5E16atom/cm2。
7.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第二掺杂处理的掺杂离子为砷离子；形成所述金属硅化物层且对金属硅化物层进行第二掺杂处理的工艺步骤包括：在所述掺杂区表面形成金属层，且所述金属层内包括砷离子；对所述金属层以及掺杂区进行退火工艺，使金属层与掺杂区发生金属硅化反应，形成所述金属硅化物层，且所述金属硅化物层内掺杂有砷离子；去除未发生金属硅化反应的金属层。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掺杂处理还适于提高沟道区的应力。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述硫化锌氧化硅层适于提高沟道区的应力。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，形成的半导体器件为NMOS器件，所述硫化锌氧化硅层适用于提高NMOS器件沟道区的张应力。
11.根据权利要求9所述的半导体器件的形成方法，其特征在于，采用溅射工艺形成所述硫化锌氧化硅层；溅射工艺的工艺参数为：提供靶材，所述靶材的材料包括硫化锌和氧化硅，其中，靶材中硫化锌的质量百分比为10％至30％，靶材中氧化硅的质量百分比为70％至90％，提供直流功率为500瓦至1500瓦，溅射腔室压强为1毫托至20毫托。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述硫化锌氧化硅层还位于金属硅化物层表面以及栅极结构侧壁表面。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，在形成所述硫化锌氧化硅层之前，还包括步骤：进行所述第二掺杂处理之后，在所述金属硅化物层表面、栅极结构的顶部表面和侧壁表面形成氧化硅层。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，在对所述硫化锌氧化硅层进行退火处理的同时，对第二掺杂处理后的金属硅化物层进行退火处理。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述退火处理适于激活金属硅化物层中的掺杂离子。
16.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述退火处理的工艺参数为：退火温度为200摄氏度至800摄氏度，退火时长为2分钟至60分钟。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成的半导体器件为NMOS器件，所述第一掺杂处理的掺杂离子为磷离子、砷离子或者锑离子。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述退火处理之后，还包括步骤：刻蚀部分所述层间介质层，在所述层间介质层内形成暴露出金属硅化物层的通孔，形成暴露出栅极结构顶部表面的通孔；在所述通孔内填充满导电材料，形成电互连结构。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述退火处理之前，还包括步骤：刻蚀部分所述层间介质层，在所述层间介质层内形成暴露出金属硅化物层的通孔，形成暴露出栅极结构顶部表面的通孔，且所述位于栅极结构顶部上方的通孔尺寸小于栅极结构顶部尺寸。
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